CN101114673B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法。其中，通过外延生长方法在沟槽中形成P型第一SiGe混晶层以及形成P型第二SiGe混晶层。在所述第二SiGe混晶层上，形成P型第三SiGe混晶层。从该沟槽的底部至所述第一SiGe混晶层的最上表面的高度小于以硅衬底表面为基准的情况下的沟槽的深度。从该沟槽的底部至所述第二SiGe混晶层的最上表面的高度大于以硅衬底表面为基准的情况下的沟槽的深度。所述第一和第三SiGe混晶层中的Ge浓度低于所述第二SiGe混晶层中的Ge浓度。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种能够高速运行的半导体器件及其制造方法。
背景技术
在具有90nm节点及以下的工艺规则的晶体管等的LSI中，随着元件的微型化，不能忽略待机漏电流(standby off-leak current)。因此，仅通过简单地缩小晶体管的栅极长度，很难提高器件的性能。从而需要一种提高器件性能的新方法。
对于这种超微型晶体管，与传统的晶体管相比，直接位于栅极下方的沟道区尺寸非常小。在这种情况下，已知在沟道区移动的载流子(电子和空穴)的迁移率受施加至沟道区的应力的影响很大。因此，进行了多次尝试以通过调节这种应力来提高半导体器件的运行速度。
通常，在晶体管中，引入杂质的硅衬底的区域为沟道区，其中空穴的移动度低于电子的移动度。因此，在设计半导体集成电路器件时，提高使用空穴作为载流子的P沟道MOS晶体管的运行速度是个重要的课题。另外，在P沟道MOS晶体管中，已知可通过向沟道区施加单轴向压应力来提高载流子(空穴)的移动度。图18示出一种已提出的向沟道区施加压应力的结构。图18为现有技术的应变硅晶体管结构的横截面图。
如图18所示，栅极绝缘膜202和栅极203顺序形成在N型硅衬底201上。在硅衬底201的表面中，形成杂质扩散层207，从俯视图中看，杂质扩散层207将栅极203夹在中间。在杂质扩散层207中，掺入P型杂质。另外，在栅极203的侧面形成侧壁绝缘膜206。
在每个杂质扩散层207中，形成沟槽208以与侧壁绝缘膜206相匹配，并通过外延生长方法在沟槽中形成SiGe混晶层209。杂质扩散层207和SiGe混晶层209构成源-漏区。请注意，杂质扩散层207的一部分也用作延伸区。此外，硅衬底201的被源-漏区夹在中间的区域用作沟道区。因此，空穴经由沟道区从一个杂质扩散区207迁移到另一个杂质扩散区207的流动度受到施加至栅极203的栅极电压的控制。
此外，在这种P沟道MOS晶体管中，构成SiGe混晶层209的SiGe的晶格常数大于构成硅衬底201的硅的晶格常数，所以水平方向的压应力作用于硅锗混晶层209中，如箭头“a”所示。然后，随同该压应力，如箭头“b”所示，硅锗混晶层209在垂直方向发生应变。此外，由于相对于硅衬底201，硅锗混晶层209是外延生长的，所以上述应变在沟道区中引起如箭头“c”所示的垂直应变。然后，随同上述垂直应变，在沟道区中引起如箭头“d”所示的单轴向压应力。
在如上所述构造的现有技术的P沟道MOS晶体管中，由于所述单轴向压应力施加在沟道区中，所以构成沟道区的硅晶体的对称性发生局部改变。换句话说，在沟道区中产生应变。随着这种对称性的改变，重空穴价带和轻空穴价带的简并度解除，因此沟道中的空穴移动度增加，从而提高晶体管的运行速度。而且，上述空穴移动度的增加和伴随而来的晶体管运行速度的提高，尤其是在具有100nm或更短栅极长度的超微型晶体管中表现十分明显。
如上所述，在原理上已指出，在SiGe混晶层埋置在源-漏区中的晶体管中，沟道区中产生的压应变越大，则空穴的移动度增加的越多(K.Mistry等人，2004年，Symposium on VLSI Technology，Digest of Technical Papers，第50-51页)。在外延生长SiGe混晶层中，通过增加Ge的比例能够实现所述压应变的增加。然而，当在外延生长SiGe混晶层中Ge的比例过高时，构成衬底的Si与构成混晶层的SiGe之间的晶格失配变得太大，从而产生位错。这种位错不但减弱了由SiGe混晶层引起的压应变的效果，而且增加了将位错作为路径的漏电流。结果，晶体管的性能退化。
通常，当Ge的比例更高或SiGe混晶层的厚度更大时，在硅衬底上外延生长的硅锗混晶层中更容易出现位错(R.People等，Appl.Phys.Lett.47(3)卷，1985)。在理论上，将大于其则出现位错的膜厚度的界限称为临界膜厚，而对不存在位错的外延生长的硅锗混晶层来说，理想的情况是将硅锗混晶层的厚度控制为小于临界膜厚。然而，在实际制造晶体管时，存在物理损伤，例如由于离子注入导致的损伤、由于干蚀刻导致的溅射损伤以及在待形成SiGe混晶层的区域(源-漏区)中的等离子体损伤。因此，即使当将SiGe混晶层的厚度控制为小于临界膜厚度时，由于这些损伤在SiGe混晶中仍可能出现位错。
因此，在现有技术的硅晶体管中，为了确保正常运行，将Ge的浓度抑制的较低。换句话说，需要抑制载流子的移动度。
此外，在SiGe混晶层上形成布线。为了使它们之间接触良好，随后形成硅化物层。对于上述硅化物层，在90nm节点或以下的晶体管中通常使用Ni硅化物层。然而，当使用Ni硅化物层时，随着SiGe混晶层中Ge浓度(Ge的比例)变高，Ni硅化物的热稳定性更容易降低，并且也更易于形成具有高电阻率的NiSi2相。NiSi2相与NiSi相相比具有高的电阻，并且容易形成由{111}面环绕的尖峰(spike)。因此，当NiSi2层存在时，晶体管的电流驱动性能容易降低，并且也容易增加漏电流。
在日本专利申请特开平No.2006-13428中公开了相关的现有技术。
发明内容
本发明的目的是提供一种半导体器件及其制造方法，其能够在克服现有技术的问题的同时提高载流子的移动度。
为了解决上述问题，本发明的发明人通过专门研究得出本发明的如下几个方案。
根据本发明的第一方案，提供一种半导体器件，其包括：硅衬底；栅极绝缘膜，形成在该硅衬底上；栅极，形成在该栅极绝缘膜上；第一导电类型的两个杂质扩散层，形成在该硅衬底的表面中，并且所述两个杂质扩散层中的每个杂质扩散层均具有形成于其表面中的沟槽；以及第一导电类型的两个半导体层，其中所述两个半导体层中的每个半导体层从该沟槽的底部外延生长。其中，在俯视图中，所述两个杂质扩散层将该栅极夹在中间。位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型。此外，所述两个半导体层中的每个半导体层包括：第一区，其包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面以及低于该界面的部分；和第二区，其设置为与所述第一区相比更接近该沟槽的底侧。其中，所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。
根据本发明的第二方案，提供一种半导体器件，其包括：硅衬底；栅极绝缘膜，形成在该硅衬底上；栅极，形成在该栅极绝缘膜上；第一导电类型的两个杂质扩散层，形成在该硅衬底的表面中，并且所述两个杂质扩散层中的每个杂质扩散层具有形成于其表面中的沟槽；第一导电类型的两个半导体层，其中所述两个半导体层中的每个半导体层从该沟槽的底部外延生长；以及硅化物层，其形成在所述两个半导体层中的每个半导体层上。其中，在俯视图中，所述两个杂质扩散层将该栅极夹在中间。位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型。此外，所述两个半导体层中的每个半导体层包括：第四区，其包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面或低于该界面的部分，和第五区，其与该硅化物层接触，并且所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数。
根据本发明的另一方案，提供一种半导体器件的制造方法。其中，在硅衬底上形成栅极绝缘膜，之后在该栅极绝缘膜上形成栅极。接着，在硅衬底的表面中形成第一导电类型的两个杂质扩散层。其中，在俯视图中，所述两个杂质扩散层将该栅极夹在中间。然后，在所述两个杂质扩散层中的每个杂质扩散层的表面中形成沟槽。随后，从该沟槽的底部外延生长第一导电类型的半导体层。其中，位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型。此外，在外延生长所述半导体层时，形成第一区，所述第一区包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面以及低于该界面的部分。此外，在形成所述第一区之前，形成与所述第一区相比更接近该沟槽底侧的第二区。其中，所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。
根据本发明的再一方案，提供一种半导体器件的制造方法。其中，在硅衬底上形成栅极绝缘膜，之后，在该栅极绝缘膜上形成栅极。接着，在硅衬底的表面中形成第一导电类型的两个杂质扩散层。其中，在俯视图中，所述两个杂质扩散层将该栅极夹在中间。然后，在所述两个杂质扩散层中的每个杂质扩散层的表面中形成沟槽。随后，从该沟槽的底部外延生长第一导电类型的半导体层。之后，在该半导体层上形成硅化物层。其中，位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型。此外，在外延生长所述半导体层时，形成第四区并且在形成所述第四区之后形成与该硅化物层接触的第五区。其中，所述第四区包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面或低于该界面的部分。所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数。
应当注意，在这些发明中，“晶格常数更接近硅的晶格常数的区域”包括“晶格常数与硅的晶格常数严格一致的区域”。此外，每个区域不一定在边界上与位于另一区域中的层、膜等严格区分，例如其可以是某一层中的一部分。
附图说明
图1A至图1F以结构横截面图示出根据本发明第一实施例按步骤顺序制造半导体器件的方法；
图2示出第一实施例中的SiGe混晶层中的Ge浓度；
图3A为示出根据本发明第二实施例的半导体器件结构的横截面图；
图3B示出第二实施例中的SiGe混晶层中的Ge浓度；
图4A示出通态电流的测量结果；
图4B示出关态电流的测量结果；
图5A为示出根据本发明第三实施例的半导体器件结构的横截面图；
图5B示出第三实施例中的SiGe混晶层中的Ge浓度；
图6A示出薄层电阻的测量结果；
图6B示出第三实施例的开关特性；
图7A为示出半导体层的粗糙表面的显微照片图；
图7B为示出半导体层的光滑表面的显微照片图；
图8A示出SiGe混晶层中的缺陷量与开关特性之间的关系；
图8B示出SiGe混晶层中的缺陷量与滚降特性之间的关系；
图9A为示出根据本发明第四实施例的半导体器件结构的横截面图；
图9B示出第四实施例中的SiGe混晶层中的Ge浓度；
图10A为示出根据本发明第五实施例的半导体器件结构的横截面图；
图10B示出第五实施例中的SiGe混晶层中的Ge浓度；
图11示出第五实施例的开关特性；
图12A为示出根据本发明第六实施例的半导体器件结构的横截面图；
图12B示出在第六实施例的SiGe混晶层中的Ge浓度；
图13A以结构横截面图示出根据本发明第七实施例制造半导体器件的方法；
图13B为示出在第七实施例中SiGe混晶层的生长温度变化和Ge浓度变化的时序图；
图14以结构横截面图示出根据本发明第八实施例制造半导体器件的方法；
图15A至图15G以结构横截面图示出根据本发明第九实施例按步骤顺序制造半导体器件的方法；
图16以结构横截面图示出根据本发明第十实施例制造半导体器件的方法；
图17以结构横截面图示出根据本发明第十一实施例制造半导体器件的方法；以及
图18为示出现有技术的应变硅晶体管结构的横截面图。
具体实施方式
以下，参照附图具体说明本发明的实施例。为了便于说明，在某些情况下将半导体器件的结构及其制造方法一起描述。
第一实施例
首先，说明本发明的第一实施例。图1A至图1F以结构横截面图示出根据本发明第一实施例按步骤顺序制造半导体器件的方法。
在本实施例中，首先，如图1A所示，在其表面为例如(001)面的N型硅衬底1上形成厚度约为例如1.2nm的栅极绝缘膜2。形成例如热氧化膜或SiON膜作为栅极绝缘膜2。接着，在栅极绝缘膜2上形成由多晶硅构成的栅极3，其中在所述多晶硅中引入P型杂质。然后，以栅极3为掩模，离子注入P型杂质，从而分别在栅极3两侧的硅衬底表面中形成低浓度的杂质扩散层4。
之后，通过CVD方法在整个表面上形成氧化膜，进而形成绝缘膜，并对它们进行回蚀刻处理，从而形成CVD氧化膜5和侧壁绝缘膜6，如图1B所示。CVD氧化膜5覆盖硅衬底1的部分表面以及栅极3的侧表面。随后，以栅极3、CVD氧化膜5和侧壁绝缘膜6为掩模，离子注入P型杂质，从而形成高浓度的杂质扩散层7，其中各杂质扩散层7分别与各低浓度的杂质扩散层4部分重叠。
接着，如图1C所示，在高浓度的杂质扩散层7中分别形成与侧壁绝缘层6相匹配的沟槽8。
然后，如图1D所示，通过外延生长方法，在每个沟槽8中形成P型SiGe混晶层19a。此时，使得从沟槽8的底部至SiGe混晶层19a的最上表面的高度a1小于以硅衬底1表面为基准的情况下沟槽8的深度。
此外，SiGe混晶层19a中的Ge浓度x1低于例如原子百分比20％。通过适当地限定SiGe混晶层19a中的Ge浓度x1，能使SiGe混晶层19a与硅衬底1之间的晶格常数差(失配)变小，这使得SiGe混晶层19a与硅衬底1之间的界面位错很难出现。
之后，如图1E所示，通过外延生长方法，在每个SiGe混晶层19a上形成P型SiGe混晶层19b。此时，使得从沟槽8的底部至SiGe混晶层19b的最上表面的高度b1大于以硅衬底1表面为基准的情况下沟槽8的深度。
此外，SiGe混晶层19b中的Ge浓度y1为例如原子百分比20％或更高。通过适当限定SiGe混晶层19b中的Ge浓度y1，能使SiGe混晶层19b与硅衬底1之间的晶格常数差(失配)变大，这能够有效地向沟道区施加单轴向压应力。图2示出第一实施例中的SiGe混晶层中的Ge浓度。
随后，在整个表面上形成Ni层等，并进行热处理以在各SiGe混晶层19b上分别形成硅化物层10，并且在栅极3上形成硅化物层11，如图1F所示。之后，形成层间绝缘膜、布线等以完成半导体器件的制造。
下面对选择性形成P型SiGe混晶层19a和19b的具体方法进行说明。
首先，在如图1C所示形成沟槽8之后，去除硅衬底1的表面上存在的自然氧化膜。接着，将形成有沟槽8等的硅衬底1导入减压CVD设备中，并且在氢气氛中将衬底温度升高至400℃至550℃之间，其中该减压CVD设备充有氢气和惰性气体(氮气、氩气、氦气等)并且压强保持在5Pa和1330Pa之间。然后，在压强为：5Pa至1330Pa、温度为：400℃至550℃的条件下通过保持衬底最长约60分钟，进行氢烘烤。之后，在减压CVD设备中除了供给上述氢气和/或惰性气体之外还供给SiH4、B2H6、HCl和GeH4混合气体，同时保持压强和温度不变。SiH4是Si的源气体，B2H6是B(杂质)的源气体，GeH4是Ge的源气体。此外，HCl是改善生长方向选择性的气体。请注意，SiH4的分压固定在1Pa至10Pa的范围内，B2H6的分压固定在1×10-5Pa至1×10-3Pa的范围内，HCl的分压固定在1Pa至10Pa的范围内。此外，根据待形成的SiGe混晶层19a或19b中的Ge浓度，在0.1Pa至10Pa范围内选择GeH4气体的分压。此外，B的掺杂量约为1×1019cm-3至1×1021cm-3。
通过使用质量流量控制器来调节供给气体的流率，能够容易地执行供给气体的这种分压控制。因此，能够在减压CVD设备中顺序完成SiGe混晶层19a和19b的层叠过程。
在通过如上所述方法形成的SiGe混晶层19a和19b中，掺杂B约为1×1019cm-3至1×1021cm-3，其几乎是完全电激活的。因此，在形成SiGe混晶层之后不用进行热处理就能够获得低的电阻率(大约1×10-2Ωcm至1×10-3Ωcm)。
根据如上所述的第一实施例，由于在硅衬底1上直接外延生长具有低Ge浓度的SiGe混晶层19a，所以晶格常数差小，从而抑制了位错的产生。此外，在沟道区的侧面，存在具有高Ge浓度的SiGe混晶层19b而不是SiGe混晶层19a，所以能够产生足够的应变以向沟道区施加充足的应力。
此外，当SiGe混晶层的生长温度为相对较低的400℃至550℃时，混合气体中的HCl被吸附在生长的最上表面上，尤其是被吸附在具有高次(high-order)晶面方向的沟槽8的侧表面上，并溶解在其中，这降低了SiGe混晶层的生长速度。因此，SiGe混晶层19a相对于衬底的表面((001)面)以垂直方向从底部向上生长。这意味着，SiGe混晶层19a很难在位于SiGe混晶层19b和沟道区之间的沟槽8的侧表面上生长，因此，可以说由于SiGe混晶层19a而导致的应力降低根本不会发生。
根据如上所述的第一实施例，由于在硅衬底1上外延生长具有低Ge浓度的SiGe混晶层19a，所以基于它们之间的晶格常数差而产生的位错几乎不存在。因此，由于位错存在而导致的诸如压应变降低和漏电流增加的问题得到抑制。如果在沟槽8中存在的整个SiGe混晶层中的Ge浓度较低，则在沟道区中不会产生充足的应变。而在第一实施例中，在SiGe混晶层19a上存在具有高Ge浓度的SiGe混晶层19b，所以在沟道区中能够产生充足的应变。具体地，在本实施例中，由于SiGe混晶层19b而不是SiGe混晶层19a位于沟道区最上部的两侧，这对载流子(空穴)的迁移来说是重要的，所以能够保证高的移动度。
此外，在本实施例中，SiGe混晶层19a和19b埋置在沟槽8中，沟槽8形成于高浓度的杂质扩散层7中。换句话说，SiGe混晶层19b的下部和SiGe混晶层19a被高浓度的杂质扩散层7包围。因此，具有窄带隙的P型SiGe混晶层19a与N型硅衬底1(N型阱)彼此没有直接接触。从而，也抑制了在Si/SiGe界面处的PN结中漏电流的产生。
请注意，优选在与延伸区相接触的沟道区的部分处存在袋区。例如，在形成低浓度杂质扩散层4之前，通过进行诸如Sb的N型杂质的倾斜离子注入而形成该袋区。
此外，只要SiGe混晶层19a中的Ge浓度x1低于SiGe混晶层19b中的Ge浓度y1，则该浓度x1为允许的，并且这些值不限于如上所述的低于原子百分比20％、等于原子百分比20％或更高。同样，在下面的实施例中，Ge浓度仅是实例，只要满足Ge浓度的高低关系，则这种Ge浓度就是允许的。
第二实施例
接下来说明本发明的第二实施例。图3A为示出根据本发明第二实施例的半导体器件结构的横截面图。
在第二实施例中，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层29a，并通过外延生长方法在P型SiGe混晶层29a上形成P型SiGe混晶层29b。请注意，从沟槽8的底部至SiGe混晶层29a的最上表面的高度a2小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，从沟槽8的底部至SiGe混晶层29b的最上表面的高度b2大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层29a中的Ge浓度随着距沟槽8的底部距离的增加而增大，并且在SiGe混晶层29a的最上表面处的Ge浓度为y2。此外，SiGe混晶层29a中的总体Ge浓度例如低于原子百分比20％，Ge浓度y2为例如原子百分比20％或更高。另一方面，SiGe混晶层29b中的Ge浓度为y2。其它的结构与第一实施例相同。图3B示出第二实施例中的SiGe混晶层中的Ge浓度。
根据如上所述的第二实施例，Ge浓度的不连续部分不再存在，从而能够进一步地抑制由发生在异质结(heterojunction)处的急剧的晶格失配而引起的缺陷。
这里，对形成P型SiGe混晶层29a和29b的具体方法进行说明。
首先，与第一实施例相似，如图1C所示在形成沟槽8之后，去除在硅衬底1的表面上存在的自然氧化膜。接着，将形成有沟槽8等的硅衬底1导入减压CVD设备中，并且在氢气氛中将衬底温度升高至400℃至550℃之间，其中该减压CVD设备充有氢气和惰性气体(氮气、氩气、氦气等)并且压强保持在5Pa和1330Pa之间。然后，在压强为：5Pa至1330Pa、温度为：400℃至550℃的条件下通过保持衬底最长约60分钟，进行氢烘烤。之后，在减压CVD设备中除了供给上述氢气和/或惰性气体之外还供给SiH4、B2H6、HCl和GeH4混合气体，同时保持压强和温度不变。请注意，SiH4的分压固定在1Pa至10Pa的范围内，B2H6的分压固定在1×10-5Pa至1×10-3Pa的范围内，HCl的分压固定在1Pa至10Pa的范围内。此外，GeH4的分压与气体供给时间成比例地从0Pa依次增加至0.1Pa至10Pa的范围。通过这样控制分压，形成SiGe混晶层29a。之后，通过在固定GeH4的分压的条件下继续膜的形成，从而形成SiGe混晶层29b。
通过使用质量流量控制器来调节供给气体的流率，能够容易地执行供给气体的这种分压控制。因此，能够在减压CVD设备中顺序完成SiGe混晶层29a和29b的层叠过程。
此处，说明关于第二实施例由本发明的发明人实际进行的通态电流和关态电流的测量结果。为了测量通态电流，制备了具有不同Ge浓度y2的三种类型的样品。此外，作为其比较对象，制备了参考样品，在该参考样品中没有形成SiGe混晶层29a，因此在沟槽8中的所有SiGe混晶层都是SiGe混晶层29b。另一方面，为了测量关态电流，制备了具有不同Ge浓度y2的三种类型的样品(构成SRAM的晶体管)。另外，作为其比较对象，制备了参考样品(构成SRAM的晶体管)，在该参考样品中没有形成SiGe混晶层29a，因此在沟槽8中的所有SiGe混晶层都是SiGe混晶层29b。
通态电流的测量结果在图4A中示出，关态电流的测量结果在图4B中示出。请注意，在图4A中，纵轴表示样品的通态电流与作为标准的参考样品的通态电流的比率。此外，在图4B中，纵轴表示样品的关态电流与作为标准的参考样品的关态电流的比率。
如图4A和图4B所示，随着Ge浓度y2增大，通态电流的比率增加，而关态电流的比率降低。当Ge浓度y2为原子百分比20％或更高时，这种效果尤为显著。这个事实表明只有在Ge浓度y2高时，才容易出现诸如位错的晶体缺陷，但是由于应变缓冲层(SiGe混晶层29a)的存在使得位错的出现得到抑制，用位错作为路径的漏电流得到抑制，并且也不会削弱由SiGe混晶层提供的压应力。
第三实施例
接下来对本发明的第三实施例进行说明。图5A为示出根据本发明第三实施例的半导体器件结构的横截面图。
在第三实施例中，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层39a，并通过外延生长方法在SiGe混晶层39a上形成P型SiGe混晶层39b。请注意，从沟槽8的底部至SiGe混晶层39a的最上表面的高度a3大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层39a中的Ge浓度x3为例如原子百分比20％或更高，SiGe混晶层39b中的Ge浓度y3为例如低于原子百分比20％。其它的结构与第一实施例相同。图5B示出第三实施例中的SiGe混晶层中的Ge浓度。
根据如上所述的第三实施例，由于具有高Ge浓度的SiGe混晶层39a位于沟道区最上部的两侧，这对载流子(空穴)的迁移来说是重要的，所以能够保证高的移动度。另外，在具有高Ge浓度的SiGe混晶层39a与硅化物层10之间存在具有低Ge浓度的SiGe混晶层39b，所以不容易形成具有高电阻率的NiSi2相。因此，不容易形成具有(111)面的尖峰，并抑制了由这种尖峰而导致的漏电流。具体地，根据第三实施例，降低了硅化物层10中的薄层电阻，并降低了漏电流。
请注意，取代具有低Ge浓度的SiGe混晶层39b，可以使用根本不含有Ge的Si层。
此处，说明关于第三实施例由本发明的发明人实际进行的硅化物层10中的薄层电阻的测量结果。在这种测量中，制备了具有不同Ge浓度y3的五个样品。
这些结果在图6A中示出。如图6A所示，随着Ge浓度y3增大，薄层电阻增加。当Ge浓度y3为20％或更高时，薄层电阻的增加尤为显著。这个事实表明，当Ge浓度y3为20％或更高时，更容易出现与NiSi相相比具有更高电阻率的NiSi2相。因此，SiGe混晶层39a的Ge浓度y3优选为20％或更低。
接下来，说明关于第三实施例由本发明的发明人实际进行的开关特性的试验结果。为了进行上述试验，制备了在SiGe混晶层39a中Ge浓度x3为28％以及在SiGe混晶层39b中Ge浓度y3为20％的样品，并对该样品的通态电流和关态电流进行了测量。此外，作为其比较对象，还制备了参考样品，并对该参考样品的通态电流和关态电流进行了测量，其中在该参考样品中没有形成SiGe混晶层39b，因此沟槽8中的所有SiGe混晶层都是Ge浓度为28％的SiGe混晶层39a。这些结果在图6B中示出。在图6B中，“○”表示第三实施例的开关特性，“●”表示比较样品的开关特性。
如图6B所示，对于比较样品，关态电流增加，因此没有获得良好的开关特性。这是因为，硅化物层10直接形成在Ge浓度为28％的SiGe混晶层39a上。具体地，这是因为以尖峰形式形成了NiSi2相，因此结的漏电流增加。另一方面，在第三实施例的样品中，关态电流的增加得到抑制，因此获得了良好的开关特性。这意味着能够保证晶体管的正常运行。这是因为，在SiGe混晶层39a上存在Ge浓度为20％的SiGe混晶层39b，并且硅化物层11形成在SiGe混晶层39b上。
此外，在550℃形成Ge浓度约为原子百分比18％至20％的SiGe混晶层39a，其具有约为50nm的厚度，之后在700℃氢气氛中进行退火处理。结果，如图7A所示，SiGe混晶层39a的表面变得粗糙。表面粗糙度(RMS)为0.266nm。另一方面，形成类似的SiGe混晶层39a，并且代替SiGe混晶层39b进一步形成厚度约为5nm或更薄的Si层，之后进行类似的退火处理。结果，如图7B所示，Si层的表面保持光滑。其表面粗糙度(RMS)为0.090nm。这说明，Si层的存在提高了SiGe混晶层39a的稳定性，从而不容易产生缺陷。
图8A示出SiGe混晶层中的缺陷量与开关特性之间的关系，图8B示出SiGe混晶层中的缺陷量与滚降(roll-off)特性之间的关系。请注意，在图8A和图8B中，“●”表示有少量缺陷时的特性，“□”表示有很多缺陷时的特性。如图8A所示，当SiGe混晶中有很多缺陷时，沟道中的应变得到释放，通态电流降低。此外，如图8B所示，当SiGe混晶中有很多缺陷时，有利于异常扩散从而降低阈值的绝对值。另一方面，当SiGe混晶层中的缺陷被抑制得很低时，能够获得良好的开关特性和衰减特性。
第四实施例
接下来，对本发明的第四实施例进行说明。图9A为示出根据本发明第四实施例的半导体器件结构的横截面图。
在第四实施例中，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层49a，并通过外延生长方法在SiGe混晶层49a上形成P型SiGe混晶层49b。此外，在SiGe混晶层49b上，通过外延生长方法形成P型SiGe混晶层49c。请注意，从沟槽8的底部至SiGe混晶层49a的最上表面的高度a4小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，从沟槽8的底部至SiGe混晶层49b的最上表面的高度b4大于以硅衬底1表面为基准的情况下的沟槽8的深度。另外，SiGe混晶层49a中的Ge浓度x4为例如低于原子百分比20％，SiGe混晶层49b中的Ge浓度y4为例如原子百分比20％或更高，以及SiGe混晶层49c中的Ge浓度z4为例如低于原子百分比20％。其它的结构与第一实施例相同。图9B示出第四实施例的SiGe混晶层中的Ge浓度。请注意，在图9B中，Ge浓度x4和z4彼此相等，但是只要它们低于Ge浓度y4，它们可以彼此不同。
根据如上所述的第四实施例，由于具有高Ge浓度的SiGe混晶层49b位于沟道区最上部的两侧，这对载流子(空穴)的迁移是重要的，因此能够保证高的移动度。此外，与第一实施例相似，通过SiGe混晶层49a能够抑制基于位错的出现而导致的问题。另外，与第三实施例相似，通过SiGe混晶层49c能够稳定地形成硅化物层10。换句话说，能够获得第一实施例和第三实施例的效果。
注意，取代具有低Ge浓度的SiGe混晶层49c，可以使用根本不含有Ge的Si层。
第五实施例
接下来，对本发明的第五实施例进行说明。图10A为示出根据本发明第五实施例的半导体器件结构的横截面图。
在第五实施例中，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层59a，并通过外延生长方法在SiGe混晶层59a上形成P型SiGe混晶层59b。此外，在SiGe混晶层59b上，通过外延生长方法形成P型SiGe混晶层59c。请注意，从沟槽8的底部至SiGe混晶层59a的最上表面的高度a5小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，从沟槽8的底部至SiGe混晶层59b的最上表面的高度b5大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层59a中的Ge浓度随着距沟槽8的底部距离的增加而增大，并且在SiGe混晶层59a的最上表面处的Ge浓度为y5。此外，SiGe混晶层59a中的总体Ge浓度为例如低于原子百分比20％，Ge浓度y5为例如原子百分比20％或更高。此外，SiGe混晶层59c中的Ge浓度z5为例如低于原子百分比20％。其它结构与第一实施例相同。图10B示出第五实施例中的SiGe混晶层中的Ge浓度。
根据如上所述的第五实施例，能够获得第二实施例和第三实施例的效果。
此处，说明关于第五实施例由本发明的发明人实际进行的开关特性的试验结果。为了进行这些试验，制备了在SiGe混晶层59b中Ge浓度y5为28％并且在SiGe混晶层59c中Ge浓度z5为20％的样品，并对这些样品的通态电流和关态电流进行了测量。测量结果在图11中示出。在图11中，与第三实施例的试验相似，也示出了比较样品的测量结果。在图11中，“○”表示第五实施例的开关特性，“●”表示比较样品的开关特性。
如图11所示，与第三实施例的样品相似，与比较样品相比在第五实施例的样品中关态电流的增加也得到抑制，并获得了良好的开关特性。而且，第五实施例的样品获得了比第三实施例的样品更优良的开关特性。这是因为，通过SiGe混晶层59a抑制了位错的产生。
请注意，取代具有低Ge浓度的SiGe混晶层59c，可以使用根本不含有Ge的Si层。
第六实施例
接下来，对本发明的第六实施例进行说明。图12A为示出根据本发明第六实施例的半导体器件结构的横截面图。
在第六实施例中，取代沟槽8，在每个高浓度的杂质扩散层7中形成沟槽68。沟槽68的位于沟道区侧的侧表面为<111>面。在形成沟槽8之后，使用有机碱溶液通过湿蚀刻以自对准的方式可以形成这种沟槽68，其中该有机碱溶液例如为四甲基氢氧化铵(Tetra Methyl Ammonium Hydroxide，TMAH)。此外，将CVD氧化膜5的侧表面退后。在形成沟槽68之后，通过进行过量的HF处理能够实现这种侧表面退后。请注意，在通过湿蚀刻形成沟槽68时，能够去除由于干蚀刻和离子注入而导致的在沟槽8的侧表面上存在的物理损伤层，并且也能够大大提高沟槽68的平整度。
然后，通过外延生长方法在沟槽68中形成P型SiGe混晶层69a，并通过外延生长方法在SiGe混晶层69a上形成P型SiGe混晶层69b。此外，在SiGe混晶层69b上，通过外延生长方法形成P型SiGe混晶层69c。在形成SiGe混晶层69a至69c时，例如，导入具有非常高的电激活率的B作为P型杂质。请注意，从沟槽8的底部至SiGe混晶层69a的最上表面的高度a6小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，从沟槽8的底部至SiGe混晶层69b的最上表面的高度b6大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层69a中的Ge浓度随着距沟槽8的底部距离的增加而增加，并且在SiGe混晶层69a的最上表面处的Ge浓度为y6。此外，SiGe混晶层69a中的总体Ge浓度为例如低于原子百分比20％，Ge浓度y6为例如原子百分比20％或更高。此外，SiGe混晶层69c中的Ge浓度z6为例如低于原子百分比20％。另外，在本实施例中，在CVD氧化膜5的侧表面退后的部分中形成SiGe混晶层69a。其它的结构与第一实施例相同。图12B示出第六实施例中的SiGe混晶层中的Ge浓度。
根据如上所述的第六实施例，能够获得与第五实施例相同的效果。另外，在侧壁绝缘膜6与源-漏区之间，存在导入P型杂质(例如B)的SiGe混晶层69a，由于该部分的电阻率低，所以延伸区中的寄生电阻低。此外，由于该部分的位置高于延伸区，所以不会发生衰减退化，因此能够增加电流驱动性能。
另外，也实现了进一步方便控制SiGe混晶层生长方向的效果。当使用SiH4作为源气体在大约为400℃至550℃的相对较低的温度下进行SiGe混晶层的生长时，生长面上的氢的解吸决定外延生长的速率。此外，与(001)面相比，<111>面上的氢的解吸较慢，并且这两种面之间的生长速度相差好几倍。因此，当使用包括SiH4的混合气体通过减压CVD方法形成SiGe混晶层时，与从沟槽68的底表面((001)面)的生长相比，从侧表面(<111>面)的生长变得很慢。因此，与第一实施例至第五实施例相比，本实施例能够更容易地控制从底部向上的外延生长。
请注意，取代具有低Ge浓度的SiGe混晶层69c，可以使用根本不含有Ge的Si层。
第七实施例
接下来，对本发明的第七实施例进行说明。在第三实施例中，在具有高Ge浓度的SiGe混晶层39a上形成具有低Ge浓度的SiGe混晶层39b，但是SiGe混晶层的外延生长速度随着Ge浓度的降低而降低。第七实施例是一种在较短的时段内来获得与第三实施例相同结构的方法。图13A以结构横截面图示出根据本发明第七实施例制造半导体器件的方法。另外，图13B为示出在第七实施例中SiGe混晶层的生长温度变化和Ge浓度变化的时序图。
在第七实施例中，首先，与第一实施例相似，进行处理直到形成沟槽8。接着，如图13A所示，在每个沟槽8中，在通过外延生长方法形成P型SiGe混晶层79a之后，通过外延生长方法在SiGe混晶层79a上形成厚度约为例如1nm至2nm的SiGe混晶层79b。随后，在SiGe混晶层79b上形成厚度约为例如20nm至30nm的SiGe混晶层79c。之后，与第一实施例相似，进行硅化物层10和硅化物层11等的形成。
请注意，与第三实施例的SiGe混晶层39a相似，从沟槽8的底部至SiGe混晶层79a的最上表面的高度大于以硅衬底1表面为基准的情况下的沟槽8的深度。另外，SiGe混晶层79a中的Ge浓度为例如原子百分比20％或更高，SiGe混晶层79b和79c中的Ge浓度为例如低于原子百分比20％。此外，SiGe混晶层79b的生长温度与SiGe混晶层79a的生长温度相同或比其更低。此外，SiGe混晶层79c的生长温度比SiGe混晶层79a和79b的生长温度都高。例如，SiGe混晶层79a和79b的生长温度约为400℃至550℃，SiGe混晶层79c的生长温度为500℃至700℃。
根据如上所述的第七实施例，由于SiGe混晶层79c的生长温度高于SiGe混晶层79a和79b的生长温度，所以随着Ge浓度降低生长速度降低的现象能够得到弥补，从而保持高的生产率。请注意，在高温下，在SiGe混晶层79a上直接形成具有低Ge浓度的SiGe混晶层79c时，SiGe混晶层79a和79c的晶格变得不稳定，这样可能产生许多缺陷。这种缺陷导致漏电流增加和对沟道的应力降低。然而，在本实施例中，在形成SiGe混晶层79c之前，在SiGe混晶层79a上形成薄的并具有低Ge浓度的SiGe混晶层79b，所以SiGe混晶层79b起到缓冲层的作用以防止如上所述的缺陷出现。
请注意，取代具有低Ge浓度的SiGe混晶层79b和79c，可以使用根本不含有Ge的两个Si层。
第八实施例
接下来，对本发明的第八实施例进行说明。在第四实施例中，在具有高Ge浓度的SiGe混晶层49b上形成具有低Ge浓度的SiGe混晶层49c，但是如上所述，SiGe混晶层的生长速度随着Ge浓度的降低而降低。第八实施例是一种在较短的时段内来获得与第四实施例相同结构的方法。图14以结构横截面图示出根据本发明第八实施例制造半导体器件的方法。
在第八实施例中，首先，与第一实施例相似，进行处理直到形成沟槽8。接着，如图14所示，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层89a，并通过外延生长方法在SiGe混晶层89a上形成P型SiGe混晶层89b。此外，通过外延生长方法在SiGe混晶层89b上形成厚度约为例如1nm至2nm的SiGe混晶层89c，并通过外延生长方法在SiGe混晶层89c上形成厚度约为例如20nm至30nm的SiGe混晶层89d。之后，与第一实施例相似，进行硅化物层10和硅化物层11等的形成。
请注意，与第四实施例的SiGe混晶层49a相似，从沟槽8的底部至SiGe混晶层89a的最上表面的高度小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，与第四实施例的SiGe混晶层49b相似，从沟槽8的底部至SiGe混晶层89b的最上表面的高度大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层89a中的Ge浓度为例如低于原子百分比20％，SiGe混晶层89b中的Ge浓度为例如原子百分比20％或更高，以及SiGe混晶层89c和89d中的Ge浓度为例如低于原子百分比20％。另外，SiGe混晶层89c的生长温度与SiGe混晶层89b的生长温度相同或比其更低。此外，SiGe混晶层89d的生长温度比SiGe混晶层89b和89c的生长温度都高。例如，SiGe混晶层89b和89c的生长温度约为400℃至550℃，SiGe混晶层89d的生长温度为500℃至700℃。
根据如上所述的第八实施例，能够同时获得第四实施例的效果和第七实施例的效果。
请注意，取代具有低Ge浓度的SiGe混晶层89c和89d，可以使用根本不含有Ge的两个Si层。
另外，如第七和第八实施例中形成具有低Ge浓度的多个SiGe混晶层(其中在低温下形成薄的第一层之后在高温下形成第二层)的方法在第五和第六实施例中也是有效的。
第九实施例
接下来，对本发明的第九实施例进行说明。图15A至图15G以结构横截面图示出根据本发明第九实施例按步骤顺序制造半导体器件的方法。
在本实施例中，首先，如图15A所示，在其表面为例如(001)面的N型硅衬底1上形成厚度约为例如1.2nm的栅极绝缘膜2。接着，在栅极绝缘膜2上形成栅极3，其中栅极3由其中导入P型杂质的多晶硅构成。然后，通过CVD方法在整个表面上形成氧化膜，进而形成绝缘膜，并对它们进行回蚀刻处理，从而形成CVD氧化膜5和侧壁绝缘膜6。每个CVD氧化膜5覆盖硅衬底1的一部分和栅极3的侧表面。
之后，如图15B所示，形成与侧壁绝缘膜6相匹配的沟槽8。
随后，如图15C所示，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层99a。此时，与第一实施例中的SiGe混晶层19a相似，使得从沟槽8的底部至SiGe混晶层99a的最上表面的高度小于以硅衬底1表面为基准的情况下的沟槽8的深度。另外，SiGe混晶层99a中的Ge浓度为例如小于原子百分比20％。
接着，如图15D所示，通过外延生长方法，在SiGe混晶层99a上形成P型SiGe混晶层99b。此时，与第一实施例中的SiGe混晶层19b相似，使得从沟槽8的底部至SiGe混晶层99b的最上表面的高度大于以硅衬底1表面为基准的情况下的沟槽8的深度。另外，SiGe混晶层99b中的Ge浓度为例如高于原子百分比20％。
接着，如图15E所示，通过湿蚀刻去除侧壁绝缘膜6和CVD氧化膜5。在这个过程中，例如使用磷酸溶液、氢氟酸溶液等。
接着，如图15F所示，用栅极3作为掩模，离子注入P型杂质从而分别在栅极3两侧的硅衬底1的表面中形成杂质扩散层4。随后，在整个表面上，通过CVD方法形成氧化膜并进行回蚀刻处理以形成侧壁绝缘膜96。接着，用栅极3和侧壁绝缘膜96作为掩模，离子注入P型杂质以形成高浓度的杂质扩散层7，其中杂质扩散层7分别与杂质扩散层4部分重叠。
接着，如图15G所示，在整个表面上形成Ni层等，并进行热处理以在SiGe混晶层99b上分别形成硅化物层10，并且在栅极3上形成硅化物层11。之后，形成层间绝缘膜、布线等以完成半导体器件的制造。
在如上所述的第九实施例中，由于在形成SiGe混晶层99a和99b之后形成杂质扩散层4和7，所以在形成SiGe混晶层99a和99b时不会出现不需要的杂质扩散。因此，即使在将SiGe混晶层99a和99b的生长温度设得比第一实施例中的生长温度高时，也不会发生伴随杂质扩散的性能降低(当栅极长度变短时这种性能降低变得十分明显)。例如，当第一实施例中的SiGe混晶层19a和19b的生长温度约为400℃至550℃时，第九实施例中的SiGe混晶层99a和99b的生长温度可以约为500℃至800℃。
第十实施例
接下来，对本发明的第十实施例进行说明。第十实施例是一种将第九实施例的顺序应用至第七实施例的方法。图16以结构横截面图示出根据本发明第十实施例制造半导体器件的方法。
在第十实施例中，首先，与第九实施例类似，进行处理直到形成沟槽8。接着，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层109a，并通过外延生长方法在SiGe混晶层109a上形成厚度约为例如1nm至2nm的SiGe混晶层109b，如图16所示。随后，在SiGe混晶层109b上形成厚度约为例如20nm至30nm的SiGe混晶层109c。之后，与第九实施例类似，形成低浓度杂质扩散层4、侧壁绝缘膜96和高浓度杂质扩散层7等。
请注意，与第七实施例的SiGe混晶层79a相似，从沟槽8的底部至SiGe混晶层109a的最上表面的高度大于以硅衬底1表面为基准的情况下的沟槽8的深度。另外，SiGe混晶层109a中的Ge浓度为例如原子百分比20％或更高，SiGe混晶层109b和109c中的Ge浓度为例如低于原子百分比20％。此外，SiGe混晶层109b的生长温度与SiGe混晶层109a的生长温度相同或比其更低。此外，SiGe混晶层109c的生长温度比SiGe混晶层109a和109b的生长温度都高。例如，SiGe混晶层109a和109b的生长温度约为500℃至800℃，SiGe混晶层109c的生长温度为600℃至850℃。
根据如上所述的第十实施例，能够同时获得第七实施例和第九实施例的效果。
请注意，取代具有低Ge浓度的SiGe混晶层109b和109c，可以使用根本不含有Ge的两个Si层。
第十一实施例
接下来，对本发明的第十一实施例进行说明。第十一实施例是一种将第九实施例的顺序应用至第八实施例的方法。图17以结构横截面图示出根据本发明第十一实施例制造半导体器件的方法。
在第十一实施例中，首先，与第九实施例类似，进行处理直到形成沟槽8。接着，如图17所示，通过外延生长方法在每个沟槽8中形成P型SiGe混晶层119a，并通过外延生长方法在SiGe混晶层119a上形成P型SiGe混晶层119b。此外，在SiGe混晶层119b上，通过外延生长方法形成厚度约为例如1nm至2nm的SiGe混晶层119c，并通过外延生长方法在SiGe混晶层119c形成厚度约为例如20nm至30nm的SiGe混晶层119d。之后，与第九实施例类似，形成低浓度杂质扩散层4、侧壁绝缘膜96和高浓度杂质扩散层7等。
请注意，与第八实施例的SiGe混晶层89a类似，从沟槽8的底部至SiGe混晶层119a的最上表面的高度小于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，与第八实施例的SiGe混晶层89b类似，从沟槽8的底部至SiGe混晶层119b的最上表面的高度大于以硅衬底1表面为基准的情况下的沟槽8的深度。此外，SiGe混晶层119a中的Ge浓度为例如低于原子百分比20％，SiGe混晶层119b中的Ge浓度为例如原子百分比20％或更高，SiGe混晶层119c和119d中的Ge浓度为例如低于原子百分比20％。另外，SiGe混晶层119c的生长温度与SiGe混晶层119b的生长温度相同或比其更低。此外，SiGe混晶层119d的生长温度比SiGe混晶层119b和119c的生长温度都高。例如，SiGe混晶层119b和119c的生长温度约为500℃至800℃，SiGe混晶层119d的生长温度为600℃至850℃。
根据如上所述的第十一实施例，能够同时获得第八实施例和第九实施例的效果。
请注意，取代具有低Ge浓度的SiGe混晶层119c和119d，可以使用根本不含有Ge的两个Si层。
另外，在第九实施例至第十一实施例中在形成半导体层之后形成杂质扩散层的方法对第二实施例至第六实施例同样有效。
请注意，SiGe混晶层中的Ge浓度优选为原子百分比40％，或者在高应变层(SiGe混晶层19b、39a等)中更低。这是因为，当Ge浓度超过原子百分比40％时，在约为400℃至550℃的生长温度下，临界膜厚度变得约为20nm或更薄，这样容易导致位错出现。
另外，到此处为止的上述实施例仅对P沟道MOS晶体管进行解释，但是，优选在形成P沟道MOS晶体管时，也在一元件有源区中形成N沟道MOS晶体管，其中该元件有源区通过元件隔离区与P沟道MOS晶体管分离并绝缘。
此外，作为N沟道MOS晶体管，也可以形成应变硅晶体管。在这种情况下，例如在沟槽中可形成其中导入碳(C)的Si层。由于C的晶格常数低于Si的晶格常数，因此产生与在形成SiGe层情况下相反方向的应力和应变。此外，在N沟道MOS晶体管中，载流子为电子。因此，与P沟道MOS晶体管相似，提高了载流子的移动度。然后，相对于P沟道晶体管，在这种N沟道MOS晶体管中通过采用与第一实施例至第六实施例中相同的结构和/或制造方法，与传统技术相比能够获得更多更优良的特性。
请注意，当形成上述N沟道MOS晶体管时，优选在低应变层(与SiGe混晶层19a、39b等相对应的层)中C浓度低于原子百分比1％。另外，在高应变层(与SiGe混晶层19b、39a等相对应的层)中，优选C浓度为原子百分比1％或更高。此外，当C浓度超过原子百分比2％时，C原子易于进入到Si晶格之间的位置，这样容易引起晶体缺陷。因此，在高应变层中C浓度优选为原子百分比2％或更低。另外，作为N型杂质，可以使用例如磷(P)或砷(As)，其掺杂量约为例如1×1019至1×1020cm-3。
应当注意，在日本公开专利No.2005-101278的图1和图2以及相关部分中，公开了如下内容：在形成提升(elevated)源极-漏极结构的晶体管时，在形成用于另一晶体管的沟道的膜的同时SiGe层上形成1nm至10nm的Si膜。然而，恰巧同时形成所述Si膜的原因仅是存在前述另一晶体管。此外，由于仅是提升源极-漏极结构的晶体管，所以在沟道中不能产生应变，因此在前提上，本发明与其不同。
根据本发明，与硅衬底具有大的晶格常数差的半导体层区与硅衬底和栅极绝缘膜之间的界面位于同一平面内，所以能够保证载流子的高移动度。此外，当在所述半导体层区的下方存在晶格常数差小的区域时，其中的晶体缺陷例如位错能够得到抑制。此外，当在所述半导体层区与硅化物层之间存在晶格常数差小的区时，能够抑制NiSi2相的形成。因此，能够获得良好的特性。
在所有的方面，本发明的实施例均被认为是示意性的和非限制性的，因此落入权利要求等效含义和范围内的所有变化均应包括在本发明内。本发明在不脱离其精神或实质特点的情况下可以以其它具体形式实现。

Claims (23)

1.一种半导体器件，包括：
硅衬底；
栅极绝缘膜，其形成在所述硅衬底上；
栅极，其形成在所述栅极绝缘膜上；
第一导电类型的两个杂质扩散层，形成在所述硅衬底的表面中，其中在俯视图中所述两个杂质扩散层将所述栅极夹在中间，并且所述两个杂质扩散层中的每个杂质扩散层具有形成于其表面中的沟槽；以及
第一导电类型的两个半导体层，其中所述两个半导体层分别从形成于所述两个杂质扩散层的表面中的沟槽的底部外延生长，其中
位于所述栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
所述两个半导体层中的每个半导体层包括：
第一区，其包括与所述硅衬底和所述栅极绝缘膜之间的界面位于同一平面的部分，以及位于比该界面的所述同一平面更低处的部分；以及
第二区，其位于与所述第一区相比更接近所述沟槽的底侧的位置，其中所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。
2.如权利要求1所述的半导体器件，其中所述第一区的晶格常数在所述两个半导体层中是最大的。
3.如权利要求2所述的半导体器件，其中
所述第二区由锗浓度随着距所述沟槽底部距离的增加而增加的硅锗构成，以及
所述第一区由锗浓度与所述第二区最上表面处的锗浓度相一致的硅锗构成。
4.如权利要求3所述的半导体器件，其中
所述第一区中的锗浓度为原子百分比20％或更高，以及
所述第二区中的锗浓度为低于原子百分比20％。
5.如权利要求1所述的半导体器件，其中
所述两个半导体层中的每个半导体层包括第三区，其位于高于所述第一区的位置，其中所述第三区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数，以及
在所述第三区上形成有硅化物层。
6.如权利要求5所述的半导体器件，其中所述第三区由硅或锗浓度低于原子百分比20％的硅锗构成。
7.如权利要求1所述的半导体器件，其中所述沟槽的侧表面为<111>面。
8.如权利要求1所述的半导体器件，其中
所述第一导电类型为P型，
所述第二导电类型为N型，以及
所述两个半导体层中的每个半导体层包括硅锗层。
9.如权利要求1所述的半导体器件，其中
所述第一导电类型为N型，
所述第二导电类型为P型，以及
所述两个半导体层中的每个半导体层包括其中导入碳的硅层。
10.一种半导体器件，包括：
硅衬底；
栅极绝缘膜，其形成在所述硅衬底上；
栅极，其形成在所述栅极绝缘膜上；
第一导电类型的两个杂质扩散层，形成在所述硅衬底的表面中，其中在俯视图中所述两个杂质扩散层将所述栅极夹在中间，并且所述两个杂质扩散层中的每个杂质扩散层具有形成于其表面中的沟槽；
第一导电类型的两个半导体层，其中所述两个半导体层分别从形成于所述两个杂质扩散层的表面中的沟槽的底部外延生长；以及
硅化物层，其形成在所述两个半导体层中的每个半导体层上，其中
位于所述栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
所述两个半导体层中的每个半导体层包括：
第四区；以及
第五区，其与所述硅化物层接触，其中所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数，
其中所述第四区的上表面的位置高于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，
其中所述第四区的下表面的位置低于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，且
其中所述第五区形成于所述第四区上。
11.如权利要求10所述的半导体器件，其中所述第四区的晶格常数是所述两个半导体层中最大的。
12.如权利要求10所述的半导体器件，其中
所述第四区由锗浓度为原子百分比20％或更高的硅锗构成，以及
所述第五区由硅或锗浓度为低于原子百分比20％的硅锗构成。
13.一种半导体器件的制造方法，包括如下步骤：
在硅衬底上形成栅极绝缘膜；
在该栅极绝缘膜上形成栅极；
在该硅衬底的表面中形成第一导电类型的两个杂质扩散层，其中在俯视图中所述两个杂质扩散层将该栅极夹在中间；
在所述两个杂质扩散层中的每个杂质扩散层的表面中形成沟槽；以及
从该沟槽的底部外延生长第一导电类型的半导体层，其中
位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
外延生长所述半导体层的步骤包括如下步骤：
形成第一区，其中所述第一区包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面的部分，以及位于比该界面的所述同一平面更低处的部分；以及
在形成所述第一区之前形成第二区，其中所述第二区与所述第一区相比更接近该沟槽的底侧，所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。
14.如权利要求13所述的半导体器件的制造方法，其中
所述第二区由锗浓度随着距该沟槽底部距离的增加而增加的硅锗构成，以及
所述第一区由锗浓度与所述第二区最上表面处的锗浓度相一致的硅锗构成。
15.如权利要求14所述的半导体器件的制造方法，其中
所述第一区中的锗浓度为原子百分比20％或更高，以及
所述第二区中的锗浓度为低于原子百分比20％。
16.如权利要求13所述的半导体器件的制造方法，其中
外延生长所述半导体层的步骤包括如下步骤：在所述第一区上方形成第三区，其中所述第三区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数，以及
该方法还包括如下步骤：在所述第三区上形成硅化物层。
17.如权利要求16所述的半导体器件的制造方法，其中形成由硅构成的区域或者由锗浓度低于原子百分比20％的硅锗构成的区域作为所述第三区。
18.如权利要求16所述的半导体器件的制造方法，其中形成所述第三区的步骤包括如下步骤：
在第一温度下外延生长下部区；以及
在高于所述第一温度的第二温度下，在该下部区上外延生长上部区。
19.一种半导体器件的制造方法，包括如下步骤：
在硅衬底上形成栅极绝缘膜；
在该栅极绝缘膜上形成栅极；
在该硅衬底的表面中形成两个沟槽，其中在俯视图中所述两个沟槽将该栅极夹在中间；
从所述两个沟槽中的每个沟槽的底部外延生长第一导电类型的半导体层；以及
在该硅衬底的所述两个沟槽中每个沟槽的外围区域中形成第一导电类型的杂质扩散层，其中
位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
外延生长所述半导体层的步骤包括如下步骤：
形成第一区，其中所述第一区包括与该硅衬底和该栅极绝缘膜之间的界面位于同一平面的部分，以及位于比该界面的所述同一平面更低处的部分；以及
在形成所述第一区之前形成第二区，其中所述第二区与所述第一区相比更接近该沟槽的底侧，所述第二区的晶格常数与所述第一区的晶格常数相比更接近硅的晶格常数。
20.一种半导体器件的制造方法，包括如下步骤：
在硅衬底上形成栅极绝缘膜；
在该栅极绝缘膜上形成栅极；
在该硅衬底的表面中形成第一导电类型的两个杂质扩散层，其中在俯视图中所述两个杂质扩散层将该栅极夹在中间；
在所述两个杂质扩散层中的每个杂质扩散层的表面中形成沟槽；
从该沟槽的底部外延生长第一导电类型的半导体层；以及
在该半导体层上形成硅化物层；其中
位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
外延生长所述半导体层的步骤包括如下步骤：
形成第四区；以及
形成与该硅化物层接触的第五区，其中所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数，
其中所述第四区的上表面的位置高于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，
其中所述第四区的下表面的位置低于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，且
其中所述第五区形成于所述第四区上。
21.如权利要求20所述的半导体器件的制造方法，其中
所述第四区由锗浓度为原子百分比20％或更高的硅锗构成，以及
形成由硅构成的区域或者由锗浓度低于原子百分比20％的硅锗构成的区域作为所述第五区。
22.如权利要求20所述的制造半导体器件的方法，其中形成所述第五区的步骤包括如下步骤：
在第一温度下外延生长下部区；以及
在高于所述第一温度的第二温度下，在该下部区上外延生长上部区。
23.一种半导体器件的制造方法，包括：
在硅衬底上形成栅极绝缘膜；
在该栅极绝缘膜上形成栅极；
在该硅衬底的表面中形成两个沟槽，其中在俯视图中所述两个沟槽将该栅极夹在中间；
从所述两个沟槽中的每个沟槽的底部外延生长第一导电类型的半导体层；
在该硅衬底的所述两个沟槽中每个沟槽的外围区域中形成第一导电类型的杂质扩散层；以及
在所述半导体层上形成硅化物层，其中
位于该栅极绝缘膜直接下方的硅衬底区的导电类型为第二导电类型，以及
外延生长所述半导体层的步骤包括如下步骤：
形成第四区；以及
形成与该硅化物层接触的第五区，其中所述第五区的晶格常数与所述第四区的晶格常数相比更接近硅的晶格常数，
其中所述第四区的上表面的位置高于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，
其中所述第四区的下表面的位置低于与所述硅衬底和所述栅极绝缘膜之间的界面相同的平面，且
其中所述第五区形成于所述第四区上。
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