CN101048874A - 绝缘栅极半导体器件及其生产方法 - Google Patents

绝缘栅极半导体器件及其生产方法 Download PDF

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Abstract

本发明的目的在于提供一种获得高击穿电压和紧凑性的绝缘栅极型半导体器件及其生产方法。半导体器件(100)具有形成在单元区域中的多个栅极沟槽(21)和P浮置区域(51)，并且具有形成在接线区域中的多个接线沟槽(62)和P浮置沟槽(53)。另外，三个接线沟槽(62)(接线沟槽621、622、623)中的接线沟槽(62)具有类似于栅极沟槽(21)的结构，并且其它接线沟槽填充有诸如氧化硅的绝缘物质。另外，P浮置区域(51)是从栅极沟槽(21)的底表面注入杂质而形成的区域，并且P浮置区域(53)是从接线沟槽(62)的底表面注入杂质而形成的区域。

Description

绝缘栅极半导体器件及其生产方法
技术领域
本发明涉及具有沟槽栅极结构的绝缘栅极型半导体器件。具体而言，本发明涉及在沟槽下方具有浮置区域并且能够通过减小施加到半导体层的电场而稳定地获得高击穿电压的绝缘栅极型半导体器件。
背景技术
传统地，具有沟槽栅极结构的沟槽栅极型半导体器件已经被提出作为用于功率器件的绝缘栅极型半导体器件。在此沟槽栅极型半导体器件中，通常高击穿电压和低接通阻抗是处于一种折中平衡的关系。
本申请人已经提出了绝缘栅极型半导体器件900(如图14中所示)作为解决该问题的沟槽栅极型半导体器件(日本公开未审查专利申请No.2003-349806)。绝缘栅极型半导体器件900设置有N+源极区域31、N+漏极区域11、P-体区域41和N-漂移区域12。另外，通过对半导体衬底的部分上表面开沟槽形成穿过N+源极区域31和P-体区域41的栅极沟槽21。此外，沉积绝缘层23通过绝缘体的沉积形成于栅极沟槽21的底部。另外，栅电极22形成在沉积绝缘层23上。并且，栅电极22经由形成在栅极沟槽21壁表面上的栅极绝缘膜24而面向N+源极区域31和P-体区域41。此外，P浮置区域51形成于N-漂移区域12中。并且，栅极沟槽21的下端位于P浮置区域51中。
绝缘栅极型半导体器件900在N-漂移区域12中设置有P浮置区域51，并且与没有该浮置区域的绝缘栅极型半导体器件相比具有以下特性。即，当切断栅极电压时，耗尽层通过漏极和源极之间(下文称为“D-S之间”)的电压由N-漂移区域12中与P-体区域41的PN节点形成。并且在PN节点附近发生电场强度的峰值。当耗尽层的尖端达到P浮置区域51时，P浮置区域处于穿通状态，使其电势固定。此外，当D-S之间施加电压较高时，耗尽层由P浮置区域51的下端部形成。并且，除了与P-体区域41的PN节点外，在P浮置区域51的下端部附近也产生电场强度的峰值。即，电场峰值可能形成于两个点，从而降低最大峰值，以获得高的击穿电压。另外，因为确保了高击穿电压，所以提高N-漂移区域12的杂质浓度，以获得接通阻抗的降低。
另外，绝缘栅极型半导体器件900在其接线区域设置有接线沟槽62和P浮置区域53，该接线沟槽62构造成穿过P-体区域41，P浮置区域53通过注入杂质穿过接线沟槽62的底部形成，如图15中所示。因此，可以简化其生产工艺，并且可以使接线区域紧凑。
具体而言，因为在绝缘栅极型半导体器件900中，接线区域的结构与单元区域(cell area)结构基本相同，所以可以在两个区域中共同使用许多工艺。即，因为可以同时在两个区域中执行处理，所以可以简化生产工艺。
另外，与现有技术中一样，如果采用通过保护环来保持接线区域的击穿电压的方式，就必须在N-漂移区域12中确保与朝接线区域扩展的耗尽层相当或更大的区域作为保护环层的区域。因此，保护环层的区域妨碍半导体器件的整体紧凑性。另一方面，在绝缘栅极半导体器件900中，在N-漂移区域12中扩展的耗尽层沿板表面方向(即，沿图15中N-侧向)的扩展被接线沟槽62所中断，并且接线区域中P-浮置区域53造成的击穿电压下降同单元区域中一样被阻止。即，在不扩展接线区域的情况下可以获得高击穿电压。
除此之外，存在例如专利文献1公开的半导体器件，作为漂移区域中具有浮置区域的半导体器件，该半导体器件中接线区域的扩展得到了抑制。
[专利文献1]日本公开未审查专利申请No.2001-15744。
但是，在上述的绝缘栅极型半导体器件900中存在下列问题。即，虽然单元区域中的击穿电压结构和接线区域的击穿电压结构大致具有相同的结构，但是，取决于栅电极是否被内部包含在沟槽中，它们可能彼此不同。因此，在沿沟槽扩展的耗尽层的扩展中产生差别。因此，可能存在这样的情况，即接线区域的击穿电压不同于单元区域中的设计击穿电压。结果，可能存在击穿电压降低的情况。例如，在没有内部包含栅电极的接线沟槽62的附近，与栅极沟槽21附近相比，耗尽层难以扩展。因此，担心由与P-体区域41的PN节点形成的耗尽层并未连接到由P浮置区域53形成的耗尽层。另外，相似地，担心由P浮置区域51形成的耗尽层并未连接到由P浮置区域53形成的耗尽层。
另外，关于专利文献1中公开的半导体器件，单元区域中的击穿电压结构与接线区域中的击穿电压结构不同。即，耗尽层在扩展方面彼此不相同，其中可能存在不能获得预定击穿电压的情况。
提出本发明，以解决上述现有技术半导体器件中存在的问题。即，本发明的一个目的在于提供一种具有高击穿电压并且可以确保紧凑性的绝缘栅极型半导体器件以及生产该绝缘栅极型半导体器件的方法。
发明内容
为了达到本发明的目的，提供了一种绝缘栅极型半导体器件，包括：体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述绝缘栅极型半导体器件包括：第一沟槽部分组，沿所述半导体衬底的厚度方向穿过所述体区域，所述第一沟槽部分组位于单元区域中并且内部包含栅电极；第一浮置区域，由所述漂移区域所包围，并且围绕所述第一沟槽部分组中的至少一个沟槽部分的底部，所述第一浮置区域为所述第一导电型半导体；第二沟槽部分组，沿所述半导体衬底的所述厚度方向穿过所述体区域，所述第二沟槽部分组位于围绕所述单元区域的接线区域中，并且形成为环形使得从上方观察时围绕所述单元区域；以及第二浮置区域，由所述漂移区域所包围，并且围绕所述第二沟槽部分组中的至少一个沟槽部分的底部；所述第二浮置区域为所述第一导电型半导体；其中栅电极被内部包含在所述第二沟槽部分组中的至少位于最内部沟槽部分中。
即，在根据本发明的绝缘栅极型半导体器件中，通过内部包含栅电极的所述第一沟槽部分组和位于所述第一沟槽部分组中的所述各个沟槽部分下方的所述第一浮置区域，所述单元区域的击穿电压的降低被阻止。此外，通过围绕所述单元区域的所述第二浮置区域和位于所述第二沟槽部分组中的所述各个沟槽部分下方的所述第二浮置区域，所述接线区域中的击穿电压的降低被阻止。更进一步，同组成所述第一沟槽部分组的所述各个沟槽部分中一样，栅电极设置于至少所述第二沟槽部分中的所述最内部沟槽部分(位于最内部的)中。
因为在所述第二沟槽部分组中的至少所述最内部沟槽部分(位于最内部)设置有栅电极，所述单元区域和所述接线区域之间的边缘相部分具有同所述单元区域中的一样的击穿电压结构。因此，边缘相部分中位于所述单元区域侧和所述接线区域侧的耗尽层的扩展没有产生差别。因此，可以稳定地获得漂移区域中的耗尽，并且可以稳定地获得半导体器件的高击穿电压。
此外，在所述接线区域中，所述耗尽层朝向所述接线区域的扩展被所述第二沟槽部分组中的各个沟槽部分中断，由此所述耗尽层的尖端的形状变平，并且减轻了电场的集中。并且，可以进一步通过固定于所述各个沟槽部分下方的所述第二浮置区域减轻电场强度中的峰值。即，可以在不使得所述接线区域的尺寸变大的情况下获得高击穿电压。可以容易地获得所述半导体器件的整体的紧凑性。
另外，在根据本发明的半导体器件中，进一步优选的，所述第二沟槽部分组中，至少使位置特别靠外的最外部沟槽部分包括没有栅极结构。这里，“没有栅极结构”是指不包括任何用作栅极的区域的结构。具体而言，例如，虽然该结构可以是沟槽内部填充有绝缘层的结构，但也可以是下述结构：虽然像组成所述第一沟槽部分组的沟槽部分中一样内部包含多晶硅区域，但该区域并不电连接到栅电极。
另外，在根据本发明的绝缘栅极型半导体器件中，优选的，仅在所述第二沟槽部分组中位置特别靠内部的最内部沟槽部分中设置有栅电极。即，如果栅电极设置于所述第二沟槽部分组中除了位于最内部的所述最内部沟槽部分之外的沟槽部分中，就必须将端区域延伸到更靠外部的区域，以提高所述栅电极附近的击穿电压。因此，其妨碍半导体器件的整体紧凑性。因此，从使半导体器件紧凑的角度来讲，优选地，所述第二沟槽部分组中，内部包含了栅电极的沟槽部分仅仅是位于最内部的所述最内部沟槽部分。
更优选的，根据本发明的所述绝缘栅极型半导体器件的所述第二沟槽部分组中各个沟槽部分间距比所述第一沟槽部分组中的各个沟槽部分间距更窄。即，因为设置所述第二沟槽部分组的所述接线区域是非活性区域，所有没有漂移电流流动。因此，即使所述第二浮置区域之间的间隔变窄，亦没有接通阻抗变大的情况。因此，通过缩窄所述第二沟槽部分组中的所述各个沟槽部分的间距(即，缩窄所述第二浮置区域之间的间隔)，所述耗尽层变得更容易连接，从而可以获得更高的接线区域击穿电压。
另外，在根据本发明的绝缘栅极型半导体器件中，优选的，所述第二沟槽部分组中位于内部的沟槽部分比彼此相邻的沟槽部分更深。即，通过使得所述第二沟槽部分组中的各个沟槽部分的深度从内向外逐渐变得更浅，可以减小所述耗尽层的尖端部分的曲率。因此，可以获得更高的接线区域击穿电压。
此外，在根据本发明的绝缘栅极型半导体器件中，优选的，所述第二沟槽部分组的各个沟槽部分比所述第一沟槽部分组的各个沟槽部分更深。即，因为所述接线区域为非活性区域，所以没有击穿电流流动。因此，如果所述接线区域中发生绝缘损坏，恐怕器件被击穿。因此，所述第二沟槽部分组中的所述各个沟槽部分的深度比所述第一沟槽部分组中的各个沟槽部分的深度更深。即，通过使得所述第二浮置区域的位置比所述第一浮置区域的位置更深，所述接线区域中耗尽扩展的厚度比所述单元区域的厚度更厚，由此使所述接线区域比所述单元区域中的击穿电压更高，并且可以防止所述接线区域中的绝缘击穿。
另外，在上述的绝缘栅极型半导体器件中，优选的，所述第二沟槽部分组的各个沟槽部分的宽度比所述第一沟槽部分组的各个沟槽部分的宽度更宽。即，因为所述沟槽部分的宽度彼此不同，所以即使在相同条件下执行蚀刻，以可以通过微负荷效应，在槽宽更宽的沟槽中将蚀刻执行到更深的槽位置。此外，因为槽宽较宽，所以形成于所述各个沟槽部分下方的所述浮置区域的尺寸变大。因此，仅通过当执行图案化时使得沟槽的槽更宽，就可以使得所述第二浮置区域的位置更深。
另外，在根据本发明的绝缘栅极型半导体器件中，更优选的，所述体区域沿板表面方向的端部位于所述第二沟槽部分组中的所述位于最外部沟槽部分的内侧。即，通过所述体区域沿所述板表面方向的端部位于所述最外部沟槽部分的内侧，耗尽层沿所述板表面方向从与所述体区域的边缘相的扩展被所述第二沟槽部分组中的所述沟槽部分的壁表面所中断。因此，可以减小所述接线区域的尺寸，并且可以获得所述半导体器件的整体紧凑性。
此外，根据本发明的另一方面，提供了一种生产绝缘栅极型半导体器件的方法，其中所述绝缘栅极型半导体器件包括：体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述方法包括以下步骤：形成掩模图案，以形成单元区域中的第一沟槽部分组和形成第二沟槽部分组，所述第二沟槽部分组位于围绕所述单元区域的接线区域中并且围绕所述第一沟槽部分组；形成沟槽部分，以通过蚀刻构成各个沟槽部分，所述蚀刻以在所述形成掩模图案步骤中形成的所述掩模图案为基础；注入杂质，通过从所述形成沟槽部分步骤中形成的所述各个沟槽部分的底部注入杂质，以形成浮置区域，所述浮置区域为第一导电型半导体；形成沉积绝缘层，通过在所述形成沟槽部分步骤中形成的所述各个沟槽部分中沉积绝缘物质来进行；回蚀，以形成蚀刻保护层并移除所述形成沉积绝缘层步骤中形成的所述沉积绝缘层的一部分，其中所述第二沟槽部分组中的至少位于最内部沟槽部分的上部在所述蚀刻保护层中开口；以及在所述回蚀步骤中所述各个沟槽部分中产生的空间中形成栅电极。
即，根据本发明的用于生产绝缘栅极型半导体器件的方法，位于所述单元区域中的所述第一沟槽部分组和位于所述接线区域中的所述第二沟槽部分组同时在形成所述沟槽部分的步骤中形成。此外，内部包含在所述第一沟槽部分组的所述沟槽部分中的所述栅电极和内部包含在所述第二沟槽部分组的所述沟槽部分中的所述栅电极同时在形成栅电极的步骤中形成。即，除了形成所述沟槽部分和所述浮置区域的步骤之外，在所述单元区域和所述接线区域中还共同使用了形成栅电极的步骤。因此，即使所述栅电极设置在所述接线区域中，也可以简化生产工艺。
此外，优选的，根据本发明用于生产绝缘栅极型半导体器件的方法还包括以下步骤：在所述形成掩模图案步骤之前，在所述半导体衬底的一部分上形成保护层，在所述形成沟槽部分步骤中，所述保护层中的蚀刻速率大于所述形成掩模图案步骤中形成的所述掩模层中的蚀刻速率。即，在设置保护层的部分，延迟了雕刻起始时间。即，可以在单一的形成沟槽部分步骤中形成厚度彼此不同的沟槽部分。
附图说明
图1是示出根据一种实施例的绝缘栅极型半导体器件的结构的平面图；
图2是沿图1中所示的绝缘栅极型半导体器件的线A-A所取的剖视图；
图3是示出其中接线沟槽的数量为两个的绝缘栅极型半导体器件的视图；
图4是示出其中接线沟槽的数量为五个的绝缘栅极型半导体器件的视图；
图5是示出生产图2中所示的绝缘栅极型半导体器件的工艺的视图(部分1)；
图6是示出生产图2中所示的绝缘栅极型半导体器件的工艺的视图(部分2)；
图7是示出根据第一修改方案的绝缘栅极型半导体器件结构的剖视图；
图8是示出根据第二修改方案的绝缘栅极型半导体器件结构的剖视图；
图9是示出生产图8中所示的绝缘栅极型半导体器件的工艺的视图；
图10是示出根据第三修改方案的绝缘栅极型半导体器件结构的剖视图；
图11是示出芯片区域较大的绝缘栅极型半导体器件的结构的平面视图；
图12是示出其中体区域的端部位于接线沟槽外部的绝缘栅极型半导体器件结构(部分1)的平面视图；
图13是示出其中体区域的端部位于接线沟槽外部的绝缘栅极型半导体器件结构(部分2)的平面视图；
图14是示出现有技术绝缘栅极型半导体器件结构的剖视图；以及
图15是示出图14中所示的那种类型半导体器件的接线区域的结构的剖视图。
具体实施方式
下文参考附图给出本发明实施例的详细介绍。并且，本实施例是这样的，本发明应用到通过施加到绝缘栅极的电压来控制漏极和源极之间(D-S之间)导电性的功率MOS。
根据本实施例的绝缘栅极型半导体器件100(下文称为“半导体器件100”)具有图1的平面透视图和图2的剖视图中所示的结构。并且，在本说明书中假设，初始衬底和在初始衬底上由外延生长形成的一部分单晶硅的整体称为“半导体衬底”。
此模式的半导体器件100由图1中所示有电流在其中流动的单元区域(图1中的虚线X内部)和围绕该单元区域的接线区域(图1中的虚线X外部)构成。即，半导体器件100中单元区域由接线区域分成组。并且分别地，多个栅极沟槽21设置于半导体器件100的单元区域，而多个接线沟槽62设置于接线区域。此外，栅极沟槽21以带状形式布置，而接线区域62同心地布置，以包围单元区域。
图2是示出沿图1中所示的半导体器件的线A-A所取的剖视图。在根据本实施例的半导体器件100中，源电极设置于图2中半导体衬底的上表面侧，而漏电极设置于其下表面侧。另外，在半导体衬底中，分别地，N+源极区域31和触点P+区域32设置于上表面侧，而N+漏极区域11设置于下表面侧。另外，P-体区域41和N-漂移区域12在N+源极区域31和N+漏极区域11之间从上表面侧顺序设置。
此外，栅极沟槽21和接线沟槽62通过雕刻半导体衬底上表面侧的一部分形成。各个沟槽的深度为约2.3μm，并且使得各个沟槽穿过P-体区域41。另外，栅极沟槽21以约2.5μm间距形成，而接线沟槽62以约2.0μm的间距形成。
另外，沉积绝缘层23通过沉积绝缘物质而形成在栅极沟槽21的底部。具体而言，根据本实施例的沉积绝缘层23通过将氧化硅沉积到离栅极沟槽21的底部约1.1μm的高度来生产。此外，栅电极22形成在沉积绝缘层23上。栅电极22的下端位于P-体区域41下侧的下方。并且，栅电极22经由形成于栅极沟槽21壁表面上的栅极绝缘膜24面向半导体衬底的N+源极区域31和P-体区域41。即，栅电极22通过栅极绝缘膜24与N+源极区域31和P-体区域41绝缘。
通过在栅极沟槽21中设置沉积绝缘层23产生以下特性。即，因为P浮置区域51通过离子注入等穿过沟槽21的底部形成(如后所述)，多少会在沟槽21的底部产生损伤。然而，通过沉积绝缘层23的存在，可以避免由于损伤沟槽21底部引起的影响，并且可以阻止器件特性恶化以及阻止可靠性降低。另外，通过沉积绝缘层23，可以减轻栅电极22和P浮置区域51彼此面对而造成的影响，其中可以降低P-体区域41中的接通阻抗。另外，相对于不设置沉积绝缘层23的情况(即，栅电极22和P浮置区域彼此面对的情况)，栅电极22变小。因此，栅极和漏极之间的电容Cgd较小，使开关速度变快。
此外，在半导体器件100中，三个接线沟槽62(下文，假设接近于单元区域顺序设置接线沟槽621、622和623)中的接线沟槽621具有类似于栅极沟槽21的结构。其它沟槽具有填充有诸如氧化硅的绝缘物质的结构。即，在邻近单元区域的接线沟槽621中，栅电极72设置于沉积绝缘层73上。此外，栅电极72经由形成在接线沟槽621壁表面上的栅极绝缘膜74面向半导体衬底的P-体区域41。另一方面，接线沟槽622和623填充有沉积绝缘层73(即，这些没有栅极结构)。
在具有这样结构的半导体器件100中，通过施加到栅电极22的电压在P-体区域41中产生沟道效应，由此控制N+源极区域31和N+漏极区域11之间的导电性。
此外，在半导体器件100中，形成由N-漂移区域12包围的P浮置区域51和53。另外，P浮置区域51是有杂质从栅极沟槽21底表面注入的区域，并且P浮置区域53是有杂质从接线沟槽62的底表面注入的区域。各个P浮置区域的部分被大致制成圆形，圆心在各个沟槽底部附近，其半径为0.6μm。另外，在彼此相邻的P浮置区域51和51之间设置载流子在其中移动的足够空间。因此，在接通栅极电压的状态下，P浮置区域51的存在并不妨碍漏极电流。另一方面，彼此相邻的P浮置区域53和53之间的距离比P浮置区域51和51的距离更小。然而，因为在接线区域中没有漂移电流流动，所以不妨碍阻抗的降低。当然，优选的，空间使得能够确保沿板表面方向扩展的耗尽层连接到P浮置区域53。
另外，各个P浮置区域51的半径(约0.6μm)小于沉积绝缘层23厚度(约1.7μm)的一半。因此，沉积绝缘层23的上端位于P浮置区域51的上端的上方。因此，沉积在沉积绝缘层23上的栅电极22不面向P浮置区域51。因此，不影响器件特性。
通过设置于最内部接线沟槽62(接线沟槽621)中的栅电极72，根据本实施例的半导体器件100具有下述特性。即，为了使接线沟槽621的结构类似于栅极沟槽21结构，耗尽层在接线沟槽621附近的扩展等于耗尽层在栅极沟槽21附近的扩展。因此，可以稳定地将由与P-体区域41的PN节点形成的耗尽层连接到由接线沟槽621附近的P浮置区域53形成的耗尽层。此外，可以稳定地将由P浮置区域51形成的耗尽层连接到由P浮置区域53形成的耗尽层，从而可以获得设计的击穿电压。
另外，考虑到以下几点，栅电极设置于所有接线沟槽62中并不是优选的。即，在根据本实施例的半导体器件100中，电场集中在栅电极和N-漂移区域12之间。因此，如果栅电极也内部包含在最外部接线沟槽623中，就必须延伸接线区域，以阻止接线沟槽623中的栅电极附近的击穿电压降低。由此，其妨碍接线区域的紧凑性。因此，在获得紧凑的方面，位置特别靠外的最外部接线沟槽是没有任何栅电极的沟槽结构(即，没有栅极的结构)是必须的。更进一步详细而言，将最外部接线沟槽621制成内部包含栅电极的结构，以确保设计的击穿电压，除了上述之外的接线区域被制成没有栅极的结构，通过这样阻止了击穿电压降低并同时获得接线区域的紧凑性。即，为了使确保设计击穿电压和使接线区域紧凑相容，优选地将内部包含栅电极的接线沟槽62限制于最内部接线沟槽621。
另外，P-体区域41沿板表面方向(图2中的侧向)的端部位于接线沟槽62和62之间。因此，沿板表面方向扩展的耗尽层被接线沟槽62的壁表面中断。并且，因为沿厚度方向扩展的耗尽层到达P浮置区域53，所以阻止了击穿电压降低。因此，接线区域紧凑，并且由此使得整个芯片紧凑。
另外，将接线沟槽62的数量限制到三个并不是必须的。即，如果可以保持击穿电压，接线沟槽62的数量为两个(最小数量)亦是可以接受的，如图3中所示。另外，如果在三个接线沟槽的情况下难以保持击穿电压，接线沟槽62的数量可以增加到多于三个，如图4中所示。在任一个情况下，可以像栅极沟槽21中一样，将栅电极72设置于最内部接线沟槽621中。
接着，参考图5和图6，描述图1和图2中所示的半导体器件100的生产工艺。首先，在N+衬底上形成N-型硅层，N+衬底通过外延生长变成N+漏极区域11。N-型硅层(外延层)是制成N-漏极区域12、P-体区域41、N+源极区域31和触点P+区域32的各个区域的部分。
接着，P-体区域41通过离子注入等形成在半导体衬底的上表面侧。此后，通过离子注入等将N+源极区域31形成在形成P-体区域41的部分上。因此，如图5(a)中所示，形成了从上表面侧依次具有N+源极区域31和P-体区域41的半导体衬底。
接着，在半导体衬底上形成诸如HTO(高温氧化物)的硬掩模91，并且在硬掩模91上形成抗蚀剂90。并且，对栅极沟槽21和接线沟槽62执行图案化。接着，在执行掩模干法蚀刻之后，执行沟槽干法蚀刻。如图5(b)中所示，通过沟槽干法蚀刻共同地形成栅极沟槽21和接线沟槽62，该沟槽干法蚀刻穿过P-体区域41。在执行沟槽干法蚀刻之后，移除不需要的抗蚀剂90。
接着，厚度约30nm的牺牲氧化物膜通过热氧化工艺形成在各个沟槽的各个壁表面上。牺牲氧化物膜不将离子注入施加到沟槽的侧壁。
接着，如图5(c)中所示，例如从各个沟槽的底表面离子注入诸如硼(B)的杂质。此后，利用诸如CDE(化学干法蚀刻)的各向同性蚀刻方法使得各个沟槽的壁表面变光滑，并且此后，形成厚度为50nm左右的热氧化膜。在具有热氧化膜的情况下，可以提高后面描述的绝缘膜的开始(set-in)并同时可以排除由于干涉状态的影响。另外，在硅表面暴露时可以更好地执行绝缘开始的情况下，不需要形成热氧化物膜。在执行离子注入之后移除不需要的硬掩模91。
接着，如图5(d)中所示，通过CVD(化学气相沉积)方法将沉积绝缘层92沉积在各个栅极沟槽21和各个接线沟槽62中。例如，由使用TEOS(四乙基原硅酸盐：tetra-ethyl-orso-silicate)作为材料的低压CVD方法或使用臭氧和TEOS作为材料的CVD方法形成的硅氧化物层对应于绝缘层92。绝缘层92被制成图2中的沉积绝缘层23和73。
此后，执行热扩散工艺。因此，如图5(e)中所示，P浮置区域51和P浮置区域53共同地形成。即，所有区域中的P浮置区域通过一次热扩散工艺同时形成。此后，通过湿法蚀刻移除牺牲氧化层，由此移除由干法蚀刻产生的损伤层。此外，此后，在约900℃-1050℃的温度执行热氧化作为热氧化工艺，由此巩固由CVD形成的氧化层92的节点。此后，形成有栅极的部分氧化膜通过湿法蚀刻移除(约30nm左右)。
接着，抗蚀剂96形成在接线区域的除了接线沟槽621上部的部分上。并且，使用抗蚀剂96作为掩模对绝缘层92执行干法蚀刻，由此移除(回蚀)绝缘层92的一部分，如图6(f)中所示，并且确保形成栅极的空间。蚀刻之后，移除抗蚀剂96。
接着，执行热氧化工艺，并且在硅表面上形成厚度在40nm-100nm范围内的热氧化膜。热氧化膜被制成图2中的栅极氧化膜24和74。具体而言，在900℃-1100℃范围内温度、以及H2和O2的混合气体的气氛下执行热氧化工艺。
接着，在回蚀所确保的空间中沉积栅极材料93，如图6(g)中所示。具体而言，栅极材料93的膜形成条件是这样的：例如反应气体是包括SiH4的混合气体，并且膜形成温度为580℃-640℃。使用大气压CVD方法形成厚度为800nm的多晶硅层。栅极材料93被制成图2中的栅电极22和72。另外，作为形成栅电极22和72的方法，具有许多方法，其中一个是用于直接将导体沉积在各个沟槽中的方法，另外一个是在一旦沉积具有高阻抗的半导体之后对绝缘层扩散杂质的方法。
接着，在栅极材料93充当的电极层上执行蚀刻。此后，通过执行覆盖氧化在电极层表面上形成氧化物膜。此后，通过离子注入等形成P+触点区域32。此外，如图6(h)中所示，在半导体衬底上形成层间绝缘层94。最后，通过形成源电极30和漏电极10等，生产出沟槽栅极型半导体器件100，如图6(i)中所示。
在用于生产根据本实施例中的半导体器件100的方法中，单元区域的形成工艺几乎与接线区域相同，其中可以共同使用沟槽蚀刻步骤(b)、离子注入步骤(c)和热扩散步骤(d)。此外，可以共同使用形成栅电极的步骤(即，回蚀步骤)、沉积栅极材料93的步骤和形成层间绝缘层94的步骤。因此，即使在接线区域中设置栅电极72，亦可以简化步骤，并且可以由此获得生产成本的降低。
[第一修改方案]
根据第一修改方案的半导体器件110具有图7中的剖视图的结构。半导体器件110特征在于，随着接线区域的P浮置区域53的位置离开单元区域，接线沟槽变得更浅。
一般而言，在半导体器件中，耗尽层的尖端部分的曲率越小，电场的集中可以减轻，则击穿电压越高。因此，在半导体器件110中，接线区域的接线沟槽62的深度随着其离开单元区域而逐渐变得更浅。具体而言，最内部接线沟槽621的深度最深，而最外部接线沟槽625最浅。因此，由从接线沟槽62的底部注入杂质而形成的P浮置区域53的位置随着接线沟槽离开单元区域而逐渐变得更浅。结果，耗尽层的厚度随着离开单元区域而依次变薄。即，因为耗尽层的厚度逐渐变薄，则接线区域中的耗尽层的曲率相对于根据第一实施例的半导体器件100变得更小，从而相对于根据第一实施例的半导体器件100确保了更高的击穿电压。
[第二修改方案]
根据第二修改方案的半导体器件120具有图8的剖视图中所示的结构。半导体器件120特征在于：接线区域中的P浮置区域53的位置比单元区域中的P浮置区域51的位置更深。
在沟槽栅极型半导体器件中，电场易于特别集中于栅电极的底部。自然，电场集中在接线区域中的栅电极72的底部。另外，因为接线区域是非活性(inactive)区域，没有设置N+源极区域31。基于此，电场更易于集中在栅电极72上。因为N+源极区域31不设置于接线区域，所以没有击穿电流流动。因此，在绝缘击穿发生在接线区域时，担心栅极绝缘膜74等被击穿。因此，接线区域中的P浮置区域53的位置比其它区域中的P浮置区域的位置更深，其中因为接线区域中的耗尽层的厚度比单元区域中的厚度更厚，由此，与单元区域中相比，接线区域中的击穿电压较高，并且接线区域中的绝缘击穿可以被阻止。
另外，对于N-漂移区域12的厚度，必须确保在至少接线区域中形成的耗尽层沿厚度方向上足够扩展的厚度。因此，使单元区域中的N-漂移区域12处于下述状态：耗尽层的延长量比在接线区域中保持得更多。
可以考虑两个方法使得P浮置区域53的位置比单元区域中的P浮置区域51的位置更深。一个方法用于使得离子注入中的加速电压高于其它区域中。在此方法下，形成P浮置区域53的加速电压比形成P浮置区域51和52的加速电压更高。
另一种方法用于使得栅极沟槽81的深度比其它栅极沟槽的更深。为了生产这样的半导体器件，接线区域中的沟槽蚀刻和单元区域中的沟槽蚀刻分开执行，其中沟槽被雕刻到各个预定深度，或工艺经过图9中所示的程序。在此程序中，如图9(a)中所示，保护层97预先形成在形成较浅沟槽(在本实施例中，栅极沟槽21)的位置。此后，硬掩模98形成在半导体衬底上，并且如图9(b)中所示，对硬掩模98执行各个沟槽的图案化。使保护层97的蚀刻速率不同于硬掩模98中的蚀刻速率。在此状态中，通过执行沟槽干法蚀刻，可以形成深度彼此不同的沟槽，如图9(c)中所示。例如假设保护层97是SiO2，硬掩模98是HTO，干法蚀刻通过使用CH4、CHF3、Ar等执行。在图9中所示的程序中，因为可以仅在一次中就完成沟槽干法蚀刻，所以生产工艺简单。通过根据这些方法使得沟槽深度深为约0.2μm，D-S之间击穿电压增大约3V。另外，图8中所示的半导体器件300基于图9中所示的程序。
[第三修改方案]
根据第三修改方案的半导体器件130具有图10的剖视图中所示的结构。半导体器件130特征在于：接线沟槽62的槽宽比栅极沟槽21的槽宽更宽。即，即使在相同情况下执行蚀刻的情况下，蚀刻通过微负荷效应在具有较宽的槽宽的沟槽中比在具有较窄槽宽的沟槽中执行到更深位置。此外，基于更宽的槽宽，P浮置区域53的尺寸比P浮置区域51更大，其中可以仅通过加宽沟槽的槽宽来加深P浮置区域的位置。因此，如在第二修改方案中一样，接线区域中的耗尽层的厚度比单元区域中的耗尽层厚度更厚。因此，接线区域具有比单元区域更高的击穿电压，并且可以阻止接线区域中的绝缘击穿。
如上详细描述，在半导体器件100中，通过内部包含栅电极22的栅极沟槽21和位于栅极沟槽21下方的P浮置区域51，单元区域中的击穿电压被阻止降低。另外，通过围绕单元区域的接线沟槽62和位于接线沟槽62下方的P浮置区域53，接线区域中的击穿电压被阻止降低。此外，栅电极72设置在接线沟槽62的最内部接线沟槽621中。通过栅电极72可以稳定地将由与P-体区域41的PN节点形成的耗尽层连接到由接线沟槽621附近的P浮置区域53形成的耗尽层。此外，可以稳定地将由P浮置区域51形成的耗尽层连接到由P浮置区域53形成的耗尽层。因此，可以稳定地获得N-漂移区域12中的耗尽，并且可以稳定地获得半导体器件的高击穿电压。
另外，在接线区域中，沿半导体衬底的板表面方向扩展的耗尽层被接线沟槽62中断。因此，耗尽层的尖端部分的形状变平，并且电场的集中被减轻。并且，通过P浮置区域53可以进一步减小电场强度的峰值。即，在不增大接线区域的尺寸的情况下，可以获得高击穿电压，并且可以容易地获得整个半导体器件的紧凑性。因此，可以获得得到高击穿电压和紧凑性的绝缘型半导体器件。
另外，在半导体器件100中，位于单元区域中的栅极沟槽21和位于接线区域中的接线沟槽62在同一次形成。此外，P浮置区域51、53、沉积绝缘层23、73以及栅电极22、72同时处理和形成。即，除了形成沟槽和P浮置区域的步骤之外，形成栅电极的步骤也可以共同地用于单元区域和接线区域。因此，即使栅电极72设置于接线区域中，生产工艺也像半导体器件100中那样简单。
此外，实施例仅作为不限制本发明的示例。因此，本发明自然可以在不脱离本发明精神的范围内经过各种改进和修改。例如，在各个半导体区域中，P型和N型可以互换。另外，栅极绝缘膜24并不限于氧化膜，而可以是任何其它类型的绝缘膜(诸如氮化物等)，或可以是复合物膜。另外，半导体不限于硅，而可以是任何其它类型的半导体(SiC、GaN、GaAs等)。另外，根据本实施例的绝缘栅极型半导体器件可以应用到使用P型衬底的透射率调制型功率MOS。
另外，在本实施例中，虽然半导体器件由一个单元区域和一个接线区域构成，但是本发明并不限制于此。即，在具有宽芯片区域的半导体器件中(如图11中所示)，可以在多个点设置单元区域，并且可以针对各个单元区域设置围绕单元区域的环形接线区域。
另外，在本实施例中，虽然P-体区域沿板表面方向的端部位于接线沟槽62和62之间，但是本发明并不限制于此。即，如图1 2中所示，P-体区域41沿板表面方向的端部可以位于接线沟槽62组的外部。或者，如图13中所示，P-体区域41可以形成在半导体器件的整个表面上。在这些情况下，虽然击穿电压可能降低，但是P-体区域41的形式微小变化是可以接受的。因此，可以有利于其生产。
工业应用性
根据本发明，通过在邻近单元区域的沟槽部分(即，在第二沟槽部分组)的最内部沟槽部分中设置栅电极，在沟槽部分附近耗尽层的扩展并非不同于在单元区域中耗尽层的扩展。因此，可以稳定地确保设计的击穿电压。此外，因为朝向接线区域的耗尽层扩展被第二沟槽部分组所中断并且击穿电压的降低被第二浮置区域所阻止，因此使得接线区域紧凑。因此，在获得的绝缘栅极型半导体器件及其生产方法中确保了高击穿电压和紧凑性。

Claims (11)

1.一种绝缘栅极型半导体器件，包括：体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述绝缘栅极型半导体器件包括：
第一沟槽部分组，沿所述半导体衬底的厚度方向穿过所述体区域，所述第一沟槽部分组位于单元区域中并且内部包含栅电极；
第一浮置区域，由所述漂移区域所包围，并且围绕所述第一沟槽部分组中的至少一个沟槽部分的底部，所述第一浮置区域为所述第一导电型半导体；
第二沟槽部分组，沿所述半导体衬底的所述厚度方向穿过所述体区域，所述第二沟槽部分组位于围绕所述单元区域的接线区域中，并且形成为环形使得从上方观察时围绕所述单元区域；以及
第二浮置区域，由所述漂移区域所包围，并且围绕所述第二沟槽部分组中的至少一个沟槽部分的底部，所述第二浮置区域为所述第一导电型半导体；
其中栅电极被内部包含在所述第二沟槽部分组中的至少位于最内部的沟槽部分中。
2.根据权利要求1所述的绝缘栅极型半导体器件，其中所述第二沟槽部分组中至少位于最外部的沟槽部分包括没有栅极的结构。
3.根据权利要求1或2所述的绝缘栅极型半导体器件，其中栅电极仅内部包含在所述第二沟槽部分组中的位于最内部的沟槽部分中。
4.根据权利要求1-3中任一项所述的绝缘栅极型半导体器件，其中所述第二沟槽部分组中的各个沟槽部分间距比所述第一沟槽部分组中的各个沟槽部分间距更窄。
5.根据权利要求1-4中任一项所述的绝缘栅极型半导体器件，其中所述第二沟槽部分组中相邻沟槽部分的内沟槽部分比其它部分更深。
6.根据权利要求1-4中任一项所述的绝缘栅极型半导体器件，其中所述第二沟槽部分组的各个沟槽部分比所述第一沟槽部分组的各个沟槽部分更深。
7.根据权利要求6所述的绝缘栅极型半导体器件，其中所述第二沟槽部分组的各个沟槽部分的宽度比所述第一沟槽部分组的各个沟槽部分的宽度更宽。
8.根据权利要求1-7中任一项所述的绝缘栅极型半导体器件，其中所述体区域沿板表面方向的端部位于所述第二沟槽部分组中的位于最外部沟槽部分的内侧。
9.一种用于生产绝缘栅极型半导体器件的方法，其中所述绝缘栅极型半导体器件包括：体区域，位于半导体衬底内的上表面上并且是第一导电型半导体；以及漂移区域，与所述体区域的下方接触并且是第二导电型半导体；所述方法包括以下步骤：
形成掩模图案，以形成位于所述单元区域中的第一沟槽部分组和第二沟槽部分组，所述第二沟槽部分组位于围绕所述单元区域的接线区域中并且围绕所述第一沟槽部分组；
形成沟槽部分，通过蚀刻构成各个沟槽部分，所述蚀刻以在所述形成掩模图案步骤中形成的所述掩模图案为基础；
注入杂质，通过从所述形成沟槽部分步骤中形成的各个沟槽部分的底部注入杂质，以形成浮置区域，所述浮置区域为第一导电型半导体；
形成沉积绝缘层，通过在所述形成沟槽部分步骤中形成的所述各个沟槽部分中沉积绝缘物质来进行；
回蚀，形成蚀刻保护层并移除所述形成沉积绝缘层步骤中形成的所述沉积绝缘层的一部分，其中所述第二沟槽部分组中的至少位于最内部沟槽部分的上部在所述蚀刻保护层中开口；以及
在所述回蚀步骤中各个沟槽部分中产生的空间中形成栅电极。
10.根据权利要求9所述的用于生产绝缘栅极型半导体器件的方法，还包括以下步骤：在所述形成掩模图案步骤之前，在所述半导体衬底的一部分上形成保护层，在所述形成沟槽部分步骤中，所述保护层中的蚀刻速率大于所述形成掩模图案步骤中形成的所述掩模层中的蚀刻速率。
11.根据权利要求9所述的用于生产绝缘栅极型半导体器件的方法，其中在所述形成沟槽部分步骤中，用于形成所述第二沟槽部分组中的各个沟槽部分的所述掩模图案的图案宽度比用于形成所述第一沟槽部分组中的各个沟槽部分的所述掩模图案的图案宽度更宽。
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WO (1) WO2006046388A1 (zh)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809726B (zh) * 2007-10-05 2012-01-04 维西埃-硅化物公司 金属氧化物半导体场效应晶体管有源区和边缘终止区电荷平衡
CN102947937A (zh) * 2010-06-11 2013-02-27 丰田自动车株式会社 半导体装置及半导体装置的制造方法
CN103165604A (zh) * 2011-12-19 2013-06-19 英飞凌科技奥地利有限公司 具有节省空间的边缘结构的半导体部件
CN103855217A (zh) * 2012-11-30 2014-06-11 英飞凌科技股份有限公司 包括沟槽的半导体器件和制造半导体器件的方法
CN104282626A (zh) * 2013-07-03 2015-01-14 英飞凌科技德累斯顿有限责任公司 制造具有器件分离结构的半导体器件的方法及半导体器件
CN105097890A (zh) * 2014-05-20 2015-11-25 力祥半导体股份有限公司 线型架构的功率半导体元件
CN105390530A (zh) * 2014-08-28 2016-03-09 英飞凌科技奥地利有限公司 具有规则布置场电极结构和终端结构的半导体器件
CN105448720A (zh) * 2014-07-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 沟槽型mosfet的制作方法、沟槽型mosfet及半导体器件
CN105580139A (zh) * 2013-09-24 2016-05-11 丰田自动车株式会社 半导体装置
CN105679810A (zh) * 2016-03-31 2016-06-15 无锡新洁能股份有限公司 适用于电荷耦合器件的半导体结构及其制造方法
CN105849910A (zh) * 2013-12-26 2016-08-10 丰田自动车株式会社 半导体装置
CN105874577A (zh) * 2013-12-26 2016-08-17 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
CN106133913A (zh) * 2014-03-25 2016-11-16 丰田自动车株式会社 绝缘栅型半导体器件
CN106783951A (zh) * 2016-12-23 2017-05-31 株洲中车时代电气股份有限公司 一种半导体器件及其形成方法
US9755042B2 (en) 2014-04-09 2017-09-05 Toyota Jidosha Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the insulated gate semiconductor device
CN109300977A (zh) * 2018-10-08 2019-02-01 深圳市南硕明泰科技有限公司 一种晶体管及其制作方法
CN112951771A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
WO2021232796A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 半导体器件及其制备方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP4980663B2 (ja) * 2006-07-03 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置および製造方法
US9252251B2 (en) 2006-08-03 2016-02-02 Infineon Technologies Austria Ag Semiconductor component with a space saving edge structure
DE102006036347B4 (de) 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
JP5222466B2 (ja) * 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4830732B2 (ja) * 2006-09-06 2011-12-07 トヨタ自動車株式会社 半導体装置
DE102006046853B4 (de) 2006-10-02 2010-01-07 Infineon Technologies Austria Ag Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
JP4915221B2 (ja) * 2006-11-28 2012-04-11 トヨタ自動車株式会社 半導体装置
JP5091487B2 (ja) * 2007-01-09 2012-12-05 株式会社東芝 半導体装置の製造方法
JP4915297B2 (ja) * 2007-06-22 2012-04-11 トヨタ自動車株式会社 半導体装置
JP2009094203A (ja) * 2007-10-05 2009-04-30 Denso Corp 炭化珪素半導体装置
JP5612268B2 (ja) * 2008-03-28 2014-10-22 株式会社東芝 半導体装置及びｄｃ−ｄｃコンバータ
JP2010062377A (ja) * 2008-09-04 2010-03-18 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP5633135B2 (ja) * 2009-10-15 2014-12-03 トヨタ自動車株式会社 半導体装置
US8525255B2 (en) * 2009-11-20 2013-09-03 Force Mos Technology Co., Ltd. Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US8698232B2 (en) * 2010-01-04 2014-04-15 International Rectifier Corporation Semiconductor device including a voltage controlled termination structure and method for fabricating same
JP5136578B2 (ja) 2010-03-09 2013-02-06 トヨタ自動車株式会社 半導体装置
JP5710644B2 (ja) 2010-12-10 2015-04-30 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP5637916B2 (ja) * 2011-03-31 2014-12-10 トヨタ自動車株式会社 半導体装置及びその製造方法
CN102184959B (zh) * 2011-04-25 2016-03-02 上海华虹宏力半导体制造有限公司 功率mos管及其制造方法
JP6037499B2 (ja) 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
US9224852B2 (en) * 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8785279B2 (en) * 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
CN103733344B (zh) * 2011-09-08 2018-05-18 富士电机株式会社 半导体装置
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US20130181253A1 (en) * 2012-01-18 2013-07-18 Richtek Technology Corporation, R.O.C. Semiconductor structure and manufacturing method thereof
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
JP5758824B2 (ja) * 2012-03-14 2015-08-05 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
CN103390545A (zh) * 2012-05-08 2013-11-13 上海华虹Nec电子有限公司 改善沟槽型nmos漏源击穿电压的方法及其结构
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
KR20140038750A (ko) 2012-09-21 2014-03-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN103715232B (zh) * 2012-09-28 2017-10-10 中国科学院微电子研究所 用于半导体功率器件的沟槽式终端及其制备方法
CN103730499A (zh) * 2012-10-12 2014-04-16 力士科技股份有限公司 沟槽式金属氧化物半导体场效应管
JP5694285B2 (ja) * 2012-12-28 2015-04-01 トヨタ自動車株式会社 半導体装置
US9018700B2 (en) * 2013-03-14 2015-04-28 Fairchild Semiconductor Corporation Direct-drain trench FET with source and drain isolation
US9136368B2 (en) * 2013-10-03 2015-09-15 Texas Instruments Incorporated Trench gate trench field plate semi-vertical semi-lateral MOSFET
JP6160477B2 (ja) 2013-12-25 2017-07-12 トヨタ自動車株式会社 半導体装置
US9484404B2 (en) 2014-01-29 2016-11-01 Stmicroelectronics S.R.L. Electronic device of vertical MOS type with termination trenches having variable depth
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9698256B2 (en) * 2014-09-24 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Termination of super junction power MOSFET
JP6513932B2 (ja) * 2014-11-17 2019-05-15 トヨタ自動車株式会社 半導体装置
JP6563639B2 (ja) 2014-11-17 2019-08-21 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2016100466A (ja) 2014-11-21 2016-05-30 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6280057B2 (ja) 2015-01-15 2018-02-14 トヨタ自動車株式会社 半導体装置とその製造方法
CN106537603B (zh) 2015-02-16 2019-12-13 富士电机株式会社 半导体装置和半导体装置的制造方法
JP6421675B2 (ja) * 2015-03-30 2018-11-14 サンケン電気株式会社 半導体装置
JP2016189369A (ja) * 2015-03-30 2016-11-04 サンケン電気株式会社 半導体装置
JP6299658B2 (ja) * 2015-04-22 2018-03-28 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子
JP6488204B2 (ja) * 2015-07-07 2019-03-20 株式会社豊田中央研究所 半導体装置の製造方法
JP6521851B2 (ja) * 2015-12-08 2019-05-29 株式会社豊田自動織機 半導体装置及び半導体装置の製造方法
JP6681809B2 (ja) * 2016-09-14 2020-04-15 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP2018056304A (ja) * 2016-09-28 2018-04-05 トヨタ自動車株式会社 スイッチング装置とその製造方法
JP2019046991A (ja) * 2017-09-04 2019-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108063159B (zh) * 2017-12-08 2020-09-18 上海芯龙半导体技术股份有限公司 半导体功率器件的终端结构、半导体功率器件及其制作方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
KR102183362B1 (ko) * 2018-11-29 2020-11-26 부산대학교 산학협력단 높은 항복 전압을 갖는 트렌치 모스펫을 포함하는 반도체 장치
JP6648331B1 (ja) 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP7379882B2 (ja) * 2019-06-26 2023-11-15 富士電機株式会社 窒化物半導体装置
JP7326991B2 (ja) * 2019-08-22 2023-08-16 株式会社デンソー スイッチング素子
JPWO2021149500A1 (zh) * 2020-01-20 2021-07-29
CN112310195B (zh) * 2020-09-27 2022-09-30 东莞南方半导体科技有限公司 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件
DE102020214398A1 (de) * 2020-11-17 2022-05-19 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales halbleiterbauelement und verfahren zum herstellen desselben
JP7291679B2 (ja) 2020-12-08 2023-06-15 株式会社 日立パワーデバイス 半導体装置
CN112928155B (zh) * 2021-04-01 2022-04-12 四川大学 一种浮空p柱的槽栅超结IGBT

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
EP0893830A1 (en) * 1996-12-11 1999-01-27 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JP3904648B2 (ja) 1997-01-31 2007-04-11 株式会社ルネサステクノロジ 半導体装置
JP3450650B2 (ja) 1997-06-24 2003-09-29 株式会社東芝 半導体装置
JPH1187698A (ja) * 1997-09-02 1999-03-30 Kansai Electric Power Co Inc:The 高耐圧半導体装置及びこの装置を用いた電力変換器
US6342709B1 (en) * 1997-12-10 2002-01-29 The Kansai Electric Power Co., Inc. Insulated gate semiconductor device
JPH11297994A (ja) 1998-04-07 1999-10-29 Hitachi Ltd 半導体装置
US6194741B1 (en) * 1998-11-03 2001-02-27 International Rectifier Corp. MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance
WO2000042665A1 (de) * 1999-01-11 2000-07-20 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mos-leistungsbauelement und verfahren zum herstellen desselben
JP2001015744A (ja) 1999-06-30 2001-01-19 Toshiba Corp 電力用半導体素子
GB0118000D0 (en) * 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
JP4216189B2 (ja) * 2001-09-04 2009-01-28 エヌエックスピー ビー ヴィ エッジ構造を備えた半導体装置の製造方法
GB0122120D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
US6693011B2 (en) * 2001-10-02 2004-02-17 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Power MOS element and method for producing the same
DE10219398B4 (de) 2002-04-30 2007-06-06 Infineon Technologies Ag Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
GB0214618D0 (en) * 2002-06-25 2002-08-07 Koninkl Philips Electronics Nv Semiconductor device with edge structure
DE10231966A1 (de) 2002-07-15 2004-02-12 Infineon Technologies Ag Feldeffekttransistor, zugehörige Verwendung und zugehöriges Herstellungsverfahren
US6818947B2 (en) * 2002-09-19 2004-11-16 Fairchild Semiconductor Corporation Buried gate-field termination structure
JP3906181B2 (ja) * 2003-05-26 2007-04-18 株式会社東芝 電力用半導体装置
JP4398185B2 (ja) 2003-06-24 2010-01-13 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ
JP4538211B2 (ja) 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
US7078780B2 (en) * 2004-04-19 2006-07-18 Shye-Lin Wu Schottky barrier diode and method of making the same
DE102004052610B4 (de) * 2004-10-29 2020-06-18 Infineon Technologies Ag Leistungstransistor mit einem Halbleitervolumen
US8084815B2 (en) * 2005-06-29 2011-12-27 Fairchild Korea Semiconductor Ltd. Superjunction semiconductor device

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809726B (zh) * 2007-10-05 2012-01-04 维西埃-硅化物公司 金属氧化物半导体场效应晶体管有源区和边缘终止区电荷平衡
US8952430B2 (en) 2010-06-11 2015-02-10 Denso Corporation Semiconductor device and method for manufacturing semiconductor device
CN102947937A (zh) * 2010-06-11 2013-02-27 丰田自动车株式会社 半导体装置及半导体装置的制造方法
CN102947937B (zh) * 2010-06-11 2015-11-25 丰田自动车株式会社 半导体装置及半导体装置的制造方法
CN103165604A (zh) * 2011-12-19 2013-06-19 英飞凌科技奥地利有限公司 具有节省空间的边缘结构的半导体部件
CN103855217A (zh) * 2012-11-30 2014-06-11 英飞凌科技股份有限公司 包括沟槽的半导体器件和制造半导体器件的方法
CN108054144B (zh) * 2012-11-30 2022-05-13 英飞凌科技股份有限公司 包括沟槽的半导体器件和制造半导体器件的方法
CN108054144A (zh) * 2012-11-30 2018-05-18 英飞凌科技股份有限公司 包括沟槽的半导体器件和制造半导体器件的方法
CN104282626A (zh) * 2013-07-03 2015-01-14 英飞凌科技德累斯顿有限责任公司 制造具有器件分离结构的半导体器件的方法及半导体器件
CN105580139A (zh) * 2013-09-24 2016-05-11 丰田自动车株式会社 半导体装置
CN105874577B (zh) * 2013-12-26 2019-04-02 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
CN105849910B (zh) * 2013-12-26 2019-03-01 丰田自动车株式会社 半导体装置
CN105849910A (zh) * 2013-12-26 2016-08-10 丰田自动车株式会社 半导体装置
CN105874577A (zh) * 2013-12-26 2016-08-17 丰田自动车株式会社 绝缘栅型半导体装置的制造方法及绝缘栅型半导体装置
US9780205B2 (en) 2013-12-26 2017-10-03 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device having floating regions at bottom of trenches in cell region and circumferential region and manufacturing method thereof
CN106133913A (zh) * 2014-03-25 2016-11-16 丰田自动车株式会社 绝缘栅型半导体器件
US9755042B2 (en) 2014-04-09 2017-09-05 Toyota Jidosha Kabushiki Kaisha Insulated gate semiconductor device and method for manufacturing the insulated gate semiconductor device
CN105097890A (zh) * 2014-05-20 2015-11-25 力祥半导体股份有限公司 线型架构的功率半导体元件
CN105097890B (zh) * 2014-05-20 2018-04-17 力祥半导体股份有限公司 线型架构的功率半导体元件
CN105448720A (zh) * 2014-07-30 2016-03-30 中芯国际集成电路制造(上海)有限公司 沟槽型mosfet的制作方法、沟槽型mosfet及半导体器件
CN105390530A (zh) * 2014-08-28 2016-03-09 英飞凌科技奥地利有限公司 具有规则布置场电极结构和终端结构的半导体器件
CN105390530B (zh) * 2014-08-28 2019-09-03 英飞凌科技奥地利有限公司 具有规则布置场电极结构和终端结构的半导体器件
CN105679810A (zh) * 2016-03-31 2016-06-15 无锡新洁能股份有限公司 适用于电荷耦合器件的半导体结构及其制造方法
CN106783951B (zh) * 2016-12-23 2020-03-24 株洲中车时代电气股份有限公司 一种半导体器件及其形成方法
CN106783951A (zh) * 2016-12-23 2017-05-31 株洲中车时代电气股份有限公司 一种半导体器件及其形成方法
CN109300977A (zh) * 2018-10-08 2019-02-01 深圳市南硕明泰科技有限公司 一种晶体管及其制作方法
CN112951771A (zh) * 2019-12-10 2021-06-11 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
WO2021232796A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 半导体器件及其制备方法
US11799024B2 (en) 2020-05-18 2023-10-24 China Resources Microelectronics (Chongqing) Co., Ltd. Semiconductor device and preparation method therefor

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