CN108054144A - 包括沟槽的半导体器件和制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及包括沟槽的半导体器件和制造半导体器件的方法。一种半导体器件包括在第一沟槽中包括第一栅电极的第一晶体管单元。所述半导体器件进一步包括在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极被电连接。所述半导体器件进一步包括第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述半导体器件进一步包括第三沟槽中的覆盖第三沟槽的底侧和壁的电介质。

Description

包括沟槽的半导体器件和制造半导体器件的方法
本申请是申请日为2013年11月29日、优先权日为2012年11月30日、申请号为201310620898.8并且发明名称为“包括沟槽的半导体器件和制造半导体器件的方法”申请的分案申请。
技术领域
本发明涉及包括沟槽的半导体器件和制造半导体器件的方法。
背景技术
半导体器件（诸如场效应晶体管（FET）和绝缘栅双极型晶体管（IGBT））普遍地用在较宽范围的应用（例如汽车和工业）中。当由这些半导体器件切换负载时，电气特性中的不期望振荡（诸如IGBT的集电极-发射极电压的振荡）可能出现。期望提供允许减小或抑制负载切换期间的振荡的半导体器件。另外，期望提供用于制造该半导体器件的方法。
发明内容
根据半导体器件的实施例，所述半导体器件包括第一晶体管单元，所述第一晶体管单元在第一沟槽中包括第一栅电极。所述半导体器件进一步包括第二晶体管单元，所述第二晶体管单元在第二沟槽中包括第二栅电极。第一和第二栅电极被电连接。所述半导体器件进一步包括第一和第二沟槽之间的第三沟槽。第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述半导体器件进一步包括第三沟槽中的覆盖第三沟槽的底侧和壁的电介质。
进一步，第三沟槽在所述第一侧处比第一和第二沟槽宽。
进一步，第一和第二沟槽的深度等于d1。
进一步，第三沟槽进一步包括导电材料。
进一步，所述导电材料是电浮置的。
进一步，所述导电材料电连接到第一和第二栅电极。
进一步，第一和第二晶体管单元中的每一个包括源电极，并且其中第三沟槽的导电材料电连接到第一和第二晶体管单元的源电极。
进一步，半导体主体包括第一导电类型的漂移区，所述漂移区邻接第二导电类型的主体区的底侧，第二导电类型与第一导电类型互补；并且其中第一导电类型的第一半导体区邻接第三沟槽的底侧，第一半导体区包括比所述漂移区更高的净掺杂浓度。
进一步，半导体主体包括第一导电类型的漂移区，所述漂移区邻接第二导电类型的主体区的底侧，第二导电类型与第一导电类型互补；并且其中第二导电类型的第二半导体区邻接第一和第二沟槽的底侧，第二半导体区包括比所述漂移区更高的净掺杂浓度。
进一步，半导体主体包括第一导电类型的漂移区，所述漂移区邻接第二导电类型的主体区的底侧，第二导电类型与第一导电类型互补；并且其中第一半导体区邻接第三沟槽的底侧，第一半导体区包括比所述漂移区更高的净掺杂浓度；以及第二半导体区邻接第一和第二沟槽的底侧，第二半导体区的导电类型与第一半导体区相反，并且第二半导体区包括比所述漂移区更高的净掺杂浓度。
进一步，第一和第二沟槽中的每一个具有深度d1和宽度w1，并且其中第三沟槽的深度d3在d1+0.5μm和d1+4μm之间的范围内变化。
进一步，d1在1μm和8μm之间的范围内变化。
进一步，第一和第二沟槽中的每一个具有宽度w1，第三沟槽具有宽度w3，并且w1在0.05×w3和w3之间的范围内变化。
进一步，包括半导体器件的晶体管单元之间的第四沟槽，其中第四沟槽的深度d4大于第一和第二沟槽的深度d1，并且深度d4与第三沟槽的深度d3不同。
进一步，关于第一到第三沟槽，源极区仅邻接第一和第二沟槽。
进一步，作为第三沟槽的壁的衬里的电介质在与第一和第二沟槽中的栅极电介质一致的垂直层级处的厚度大于第一和第二沟槽中的栅极电介质的厚度。
进一步，第三沟槽是相接的并包围第一晶体管单元。
进一步，第三沟槽包括包围第一晶体管单元的多个沟槽段。
进一步，第一和第二沟槽中的每一个被成形为条形和多边形之一。
根据集成电路的实施例，所述集成电路包括根据之前所述的半导体器件。
根据制造半导体器件的方法的实施例，所述方法包括形成在第一沟槽中包括第一栅电极的第一晶体管单元。所述方法进一步包括形成在第二沟槽中包括第二栅电极的第二晶体管单元。所述方法进一步包括电连接第一和第二栅电极。所述方法进一步包括在第一和第二沟槽之间形成第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中。所述方法进一步包括在第三沟槽中形成覆盖第三沟槽的底侧和侧壁的电介质。
进一步包括：形成第一、第二和第三沟槽包括：在所述第一侧处形成图案化的掩模，其中所述图案化的掩模包括第一类型的开口，第一类型的开口具有比第二类型的开口大的横向宽度；以及蚀刻第一和第二沟槽穿过第二类型的开口以及蚀刻第三沟槽穿过第一类型的开口。
进一步包括：利用至少一种介电材料填充第三沟槽。
进一步包括：在填充第三沟槽之前，通过第三沟槽的底侧将掺杂剂引入到半导体主体中。
进一步包括：在填充第一和第二沟槽之前，通过第一和第二沟槽的底侧将掺杂剂引入到半导体主体中。
根据制造半导体器件的方法的实施例，包括：形成在第一沟槽中包括第一栅电极的第一晶体管单元；形成在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极被电连接；在第一和第二沟槽之间形成第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中；在第三沟槽中形成覆盖第三沟槽的底侧和侧壁的电介质；以及通过引入掺杂剂通过以下中的至少一个来形成半导体区：（i）第一和第二沟槽的底侧，以及（ii）第三沟槽的底侧；其中，所述半导体区邻接相应沟槽的底侧，并且包括比漂移区更高的净掺杂浓度，所述漂移区邻接所述半导体主体的主体区的底侧。
进一步，通过经由掩模离子注入来引入掺杂剂而形成所述半导体区。
进一步，通过在填充第三沟槽之前引入掺杂剂通过第三沟槽的底侧进入到半导体主体中而形成所述半导体区。
进一步，所述引入掺杂剂不包括引入掺杂剂通过第一和第二沟槽的底侧。
进一步，所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；所述掺杂剂是第一导电类型的掺杂剂。
进一步，利用至少一种介电材料填充第三沟槽。
进一步，通过在填充第一和第二沟槽之前引入掺杂剂通过第一和第二沟槽的底侧进入到半导体主体中而形成所述半导体区。
进一步，所述引入掺杂剂不包括引入掺杂剂通过第三沟槽的底侧。
进一步，所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；所述掺杂剂是第二导电类型的掺杂剂。
进一步，形成第一、第二和第三沟槽包括：在第一侧处形成图案化的掩模，其中所述图案化的掩模包括第一类型的开口，第一类型的开口具有比第二类型的开口大的横向宽度；以及蚀刻第一和第二沟槽通过第二类型的开口，并且蚀刻第三沟槽通过第一类型的开口。
根据半导体器件的实施例，包括：第一晶体管单元，其在第一沟槽中包括第一栅电极；第二晶体管单元，其在第二沟槽中包括第二栅电极，其中第一和第二栅电极被电连接；在第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中；第三沟槽中的电介质，其覆盖第三沟槽的底侧和壁；以及至少一个半导体区，在以下中的至少一个处形成：（i）第一和第二沟槽的底侧，以及（ii）第三沟槽的底侧；其中，所述半导体区邻接相应沟槽的底侧，并且包括比漂移区更高的净掺杂浓度，所述漂移区邻接所述半导体主体的主体区的底侧。
进一步，所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；其中第二导电类型的第二半导体区邻接第一和第二沟槽的底侧。
进一步，所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；其中第一导电类型的第一半导体区邻接第三沟槽的底侧。
进一步，第三沟槽在第一侧处比第一和第二沟槽宽。
进一步，第一和第二沟槽的深度等于d1。
进一步，第三沟槽进一步包括导电材料。
进一步，所述导电材料是电浮置的。
进一步，所述导电材料电连接到第一和第二栅电极。
进一步，第一和第二晶体管单元中的每一个包括源电极，并且其中第三沟槽的导电材料电连接到第一和第二晶体管单元的源电极。
进一步，第一和第二沟槽中的每一个具有深度d1和宽度w1，并且其中第三沟槽的深度d3在d1+0.5μm和d1+4μm的范围之间。
进一步，d1在1μm和8μm的范围之间。
进一步，第一和第二沟槽中的每一个具有宽度w1，第三沟槽具有宽度w3，并且w1在0.05×w3和w3的范围之间。
进一步，包括半导体器件的晶体管单元之间的第四沟槽，其中第四沟槽的深度d4大于第一和第二沟槽的深度d1，并且深度d4与第三沟槽的深度d3不同。
进一步，关于第一到第三沟槽，源极区仅邻接第一和第二沟槽。
进一步，第三沟槽是相接的，并且包围第一晶体管单元。
进一步，第三沟槽包括多个沟槽段，所述多个沟槽段包围第一晶体管单元。
进一步，第一和第二沟槽中的每一个被成形为条形和多边形之一。
根据集成电路的实施例，所述集成电路包括根据之前所述的半导体器件。
在阅读下面的描述并查看附图后，本领域技术人员将认识到附加的特征和优点。
附图说明
附图被包括以提供对本发明的进一步理解，并且附图被合并到本说明书中以及构成本说明书的一部分。附图图示了本发明的实施例，并且连同描述，将容易意识到预期的优点，因为通过参考下面的详细描述，预期的优点变得更好理解。附图的元件不必相对于彼此按比例绘制。相似的附图标记指定对应的类似部分。
图1A到1G图示了包括栅极沟槽晶体管单元和处于晶体管单元中的两个之间的第三沟槽的半导体器件的实施例的横截面视图。
图2A图示了在图1A到1E中的任一个中图示的第三沟槽和邻接第三沟槽的底侧的掺杂区的横截面视图。
图2B图示了在图1A到1E中的任一个中图示的第一沟槽和邻接第一沟槽的底侧的掺杂区的横截面视图。
图3图示了包括沟槽栅极晶体管单元和处于沟槽栅极晶体管的两个晶体管单元之间的第三到第五沟槽的半导体器件的一个实施例的横截面视图。
图4图示了包括具有栅极沟槽晶体管单元和处于栅极沟槽晶体管单元中的两个之间的第三沟槽的半导体器件的集成电路的一个实施例。
图5A图示了包括包围每一个沟槽栅极晶体管单元的连续第三沟槽的栅极沟槽晶体管单元场的布局上的顶视图。
图5B图示了包括包围每一个沟槽栅极晶体管单元的沟槽段的栅极沟槽晶体管单元场的布局上的顶视图。
图6图示了制造包括沟槽栅极晶体管单元和处于沟槽栅极晶体管单元中的两个之间的第三沟槽的半导体器件的工艺流程的一个实施例。
图7A到7D图示了在制造包括沟槽栅极晶体管单元和处于晶体管单元中的两个之间的第三沟槽的半导体器件期间处于不同状态的半导体主体的横截面视图。
图8是图示在不同切换条件下集电极-发射极电压和栅极沟槽的底侧处的电场强度的仿真结果的曲线图。
具体实施方式
在下面的详细描述中，参考形成该详细描述的一部分并且在其中通过图示的方式示出了可实践本发明的具体实施例的附图。应当理解的是，在不脱离本发明范围的情况下，可以利用其它实施例，并且可以做出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其它实施例上或与其它实施例结合使用以产生又一实施例。意图是，本发明包括这样的修改和变形。使用具体的语言来描述示例，该语言不应当被理解为限制所附权利要求的范围。附图不是按比例绘制的并且仅为了图示的目的。为了清楚，在不同的附图中，对应的元件已由相同的附图标记指定，除非另外声明。
术语“具有”、“包含”、“包括”、“含有”等是开放的，并且这些术语指示所声明的结构、元件或特征的存在但不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
另外，还使用诸如“第一”、“第二”等的术语来描述各种元件、区、区段等，并且这些术语也不意图进行限制。贯穿该描述，相似的术语指代相似的元件。
附图通过紧接着掺杂类型“n”或“p”指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指比“n”掺杂区的掺杂浓度更低的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区不必具有相同的绝对掺杂浓度。例如，两个不同“n”掺杂区可以具有相同或不同绝对掺杂浓度。
术语“电连接”描述电连接元件之间的持久低电阻连接，例如有关元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。
术语“电耦合”包括：可以在电耦合元件之间提供针对信号传输而适配的一个或多个介入元件，例如，可被控制以在第一状态中暂时提供低电阻连接和在第二状态中暂时提供高电阻电解耦的元件。
图1A到图1G图示了包括第一晶体管单元110、第二晶体管单元130以及第一和第二晶体管单元110、130之间的第三沟槽160的半导体器件1001……1007的实施例的横截面视图。
参考图1A中图示的半导体器件1001的示意横截面视图，第一晶体管单元110包括第二导电类型的第一主体区111，第一主体区111处于与第二导电类型互补的第一导电类型的半导体主体105中。在一个实施例中，半导体主体105包括半导体衬底（例如硅（Si）衬底、碳化硅（SiC）衬底或者其它单一半导体或化合物半导体衬底）和其上的一个或多个可选的半导体层。第一导电类型的第一源极区115邻接第一沟槽120。每一个第一沟槽120包括第一栅电极122，第一栅电极122通过第一介电结构121与半导体主体105的包围部分电隔离。
类似于第一晶体管单元110，第二晶体管单元130包括处于半导体主体150中的第二导电类型的第二主体区131。第一导电类型的第二源极区135邻接第二沟槽140。每一个第二沟槽140包括第二栅电极142，第二栅电极142通过第二介电结构141与半导体主体105的包围部分电隔离。
可以一起处理第一和第二晶体管单元110、130的类似元件。作为示例，可以例如通过离子注入来一起形成第一和第二源极区115、135。同样地，可以一起形成第一和第二介电结构121、141。可以一起形成第一和第二沟槽120、140，并且还可以一起形成第一和第二栅电极122和142。
第一和第二沟槽120、140从第一侧107（例如半导体主体105的前侧）延伸到半导体主体105中。第一和第二沟槽120、140中的每一个具有深度d1和宽度w1。第三沟槽160位于第一和第二晶体管单元110、130之间并具有深度d3和宽度w3。深度d3大于深度d1。第三沟槽160缺少包括阈值电压的、类似于第一和第二沟槽120、140的任何栅极结构。
因为第三沟槽160更深地延伸到半导体主体105中，所以例如在动态雪崩击穿期间动态电场的最高值可能从第一和第二沟槽120、140偏移开到第三沟槽160周围的区域，例如到第三沟槽160的底侧。由此，可以抑制或抵消半导体器件1001的特性参数（例如阈值电压或切换速度）的不期望的漂移，因为向第一和第二沟槽120、140中的栅极氧化物中的热载流子注射被减小或抑制。此外，可以抑制或减小切换操作期间的不期望振荡。
在一个实施例中，第三沟槽160的宽度w3大于宽度w1。可以与第一和第二晶体管单元110、130的第一和第二沟槽120、140一起处理（例如蚀刻）第三沟槽160。通过调整w3>w1，用于制造第一到第三沟槽120、140、160的相同蚀刻工艺可以自动地导致d3>d1。由此，可以避免用于制造第一和第二沟槽120、140以及第三沟槽160的分离的光刻工艺和分离的蚀刻工艺。在一个实施例中，宽度w3比w1大0.2μm，以使d3比d1大，例如大0.5μm。作为示例，宽度w1可以等于1μm，并且深度d1可以等于5μm。在一个实施例中，宽度w1在0.05×w3和w3之间的范围内变化，特别地在0.7×w3和0.9×w3之间的范围内变化。
在一个实施例中，第三沟槽160的深度d3在d1+0.5μm和d1+4μm之间的范围内变化。在另一个实施例中，第三沟槽160的深度d3在d1+0.5μm和d1+2μm之间的范围内变化。
在一个实施例中，沟槽120、140的深度d1的宽度在在1μm和8μm之间的范围内变化。
第一和第二晶体管单元110、130是晶体管单元阵列的单元。在一个实施例中，第一和第二栅电极122、142通过电连接件150而电连接。电连接件150可以包括任何低电阻材料，例如金属或高掺杂半导体或者其组合。作为示例，电连接件150可以是包括布线层级、层级间电介质、接触插头/线和通孔的布线区域的一部分。同样地，第一和第二源极区115、135可以一起电连接例如到源极线。
在图1A中图示的实施例中，利用电介质165填充第三沟槽160。电介质165可以包括一种或多种介电材料，例如氧化物和/或氮化物，诸如SiO2和Si3N4。由此，可以使第三沟槽160稳定。另外的益处包括工艺的简明、由于电介质165而改进的长期稳定性和对反向转移电容的增加的抑制。
根据一个实施例，图1A中图示的半导体器件1001或者参考下面描述的另外实施例描述的半导体器件中的任一个是分立的半导体器件，例如FET（诸如金属氧化物半导体FET（MOSFET））或IGBT。根据另一个实施例，图1A中图示的半导体器件1001或者参考下面描述的另外实施例描述的半导体器件中的任一个是集成电路的一部分。
图1B图示了半导体器件1002的示意横截面。半导体器件1001（图1A）和1002（图1B）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，利用作为第三沟槽160的侧壁和底侧的衬里的电介质166和邻接第三电介质166的导电材料167填充第三沟槽160。导电材料167可以包括金属、高掺杂半导体或其组合。在图1B中图示的实施例中，导电材料167是浮置的（floating）。换句话说，导电材料167与任何可预置电势断开。所图示的实施例的益处包括工艺的简明、由于对退化的抑制而改进的长期稳定性、对反向转移电容的增加的抑制和由于缺少与源极和/或栅极的电接触而对在切换行为上的影响的抑制。
图1C图示了半导体器件1003的示意横截面。半导体器件1001（图1A）和1003（图1C）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，利用作为第三沟槽160的侧壁和底侧的衬里的电介质166和邻接电介质166的导电材料167填充第三沟槽160。导电材料167可以包括金属、高掺杂半导体或其组合。在图1C中图示的实施例中，导电材料167通过电连接件151电连接到第一和第二栅电极122、142。电连接件151可以包括任何低电阻材料，例如金属或高掺杂半导体或者其组合。作为示例，电连接件151可以是包括布线层级、层级间电介质、接触插头/线和通孔的布线区域的一部分。
通过调整第三沟槽160中的电介质166的厚度大于对应的厚度（例如，第一和第二沟槽120、140中的第一和第二介电结构121、141的相同垂直层级处的厚度），可以使第三沟槽160稳定并且可以减小反向转移电容。所图示的实施例的益处包括工艺的简明、例如用于经由栅极电阻器控制切换速度的栅极电容的可选增加。
图1D图示了半导体器件1004的示意横截面。半导体器件1001（图1A）和1004（图1D）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，利用作为第三沟槽160的侧壁和底侧的衬里的电介质166和邻接电介质166的导电材料167填充第三沟槽160。导电材料167可以包括金属、高掺杂半导体或其组合。在图1D中图示的实施例中，导电材料167通过电连接件152电连接到第一和第二源极区115、135。电连接件152可以包括任何低电阻材料，例如金属或高掺杂半导体或者其组合。作为示例，电连接件152可以是包括布线层级、层级间电介质、接触插头/线和通孔的布线区域的一部分。另外，电连接件152还可以提供通过高掺杂的主体接触区112、132与主体区111、131的电接触。
通过调整第三沟槽160中的电介质166的厚度大于对应的厚度（例如，第一和第二沟槽120、140中的第一和第二介电结构121、141的相同垂直层级处的厚度），可以使第三沟槽160稳定并且可以减小反向转移电容。
图1E图示了半导体器件1005的示意横截面。半导体器件1001（图1A）和1005（图1E）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，第一和第二主体区111、131还邻接第三沟槽160。如图1E中图示的第一和第二主体区111、131的布置还可以与图1A到1D中图示的实施例组合。
图1E中图示的实施例允许通过节省光刻掩模来简化工艺。
图1F图示了半导体器件1006的示意横截面。半导体器件1001（图1A）和1006（图1F）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，第一和第二主体区111、131还邻接第三沟槽160。如图1F中图示的第一和第二主体区111、131的布置还可以与图1A到1E中图示的实施例组合。
第一主体区111的邻接第三沟槽160的部分经由连接件157电耦合到第一源极区115。在图1F中图示的实施例中，第一和第二主体区111、131邻接第三沟槽160，而第一主体区111的仅相应部分电耦合到第一源极区115。换句话说，根据一个实施例，第一和第二主体区111、131的邻接第三沟槽160的部分中的仅一些电耦合到第一和第二源极区115、135。图1F中图示的实施例允许在第一主体区111的邻接第三沟槽160的部分中的针对空穴的附加放电路径。
图1G图示了半导体器件1007的示意横截面。半导体器件1001（图1A）和1007（图1G）的相同部件由相同附图标记表示。不同于图1A中图示的半导体器件1001，第一和第二主体区111、131还邻接第三沟槽160。如图1G中图示的第一和第二主体区111、131的布置还可以与图1A到1E中图示的实施例组合。
第一和第二主体区111、131的邻接第三沟槽160的部分经由连接件158电耦合到第一和第二源极区115、135。图1G中图示的实施例允许在第一和第二主体区111、131的邻接第三沟槽160的部分中的针对空穴的附加放电路径。
图2A和2B图示了根据实施例的半导体器件的横截面视图，其中，第三沟槽160/第一和第二沟槽120、140的底侧处的动态雪崩的浓度是通过在这些沟槽的底侧处引入附加掺杂剂来加强的。
图2A是图1A到1E的第三沟槽160周围的且由被表示为A的边界指示的示意图示。第三沟槽160的底侧邻接第一导电类型的第一埋藏半导体区195，第一埋藏半导体区195包括比在漂移区196的包围部分中更高的净掺杂浓度。埋藏半导体区195的布置加强了将动态雪崩从第一和第二沟槽120、140偏移到第三沟槽160。
图2B是图1A到1E的第一和第二沟槽120、140周围的且由被表示为B的边界指示的示意图示。第一和第二沟槽120、140的底侧邻接第二导电类型的第二埋藏半导体区190，第二埋藏半导体区190包括比在漂移区196的包围部分中更高的净掺杂浓度。类似于第一埋藏半导体区195的布置，第二埋藏半导体区190加强了将动态雪崩从第一和第二沟槽120、140偏移到第三沟槽160。
在一个实施例中，漂移区196的掺杂浓度小于1×1014cm-3，并且第一埋藏半导体区195的掺杂浓度超过5×1014cm-3。
在一个实施例中，漂移区196的掺杂浓度小于1×1014cm-3，并且第二半导体区190的掺杂浓度超过5×1014cm-3。
图2A和2B中图示的实施例可以彼此组合。图2A和2B中图示的实施例还可以与图1A到1E中图示的实施例中的任一个组合。
图3图示了在第一晶体管单元310和第三沟槽360之间包括第四沟槽370的半导体器件300的一个实施例。
类似于图1A到1E中图示的半导体器件1001到1005的相应元件，第一晶体管单元310包括第一沟槽320、第一导电类型的第一源极区315和第二导电类型的第一主体区311。每个第一沟槽320包括第一栅电极322，第一栅电极322通过第一介电结构321与半导体主体305的包围部分电隔离。类似于第一晶体管单元310，第二晶体管单元330包括第二沟槽340、第一导电类型的第二源极区335和第二导电类型的第二主体区331。每个第二沟槽340包括第二栅电极342，第二栅电极342通过第二介电结构341与半导体主体305的包围部分电隔离。
第四沟槽370和第三沟槽360布置在第一晶体管单元310和第二晶体管单元330之间。
第一沟槽320和第二沟槽340从第一侧307延伸到半导体主体305中。第一和第二沟槽320、340的深度d1分别小于第三和第四沟槽360、370的深度d3 、d4。第四沟槽370的深度d4与第三沟槽360的深度d3 不同。
第四沟槽370允许优化半导体器件300内部的电场分布，并且由此可以更好地将动态雪崩从第一和第二沟槽320、340偏移开。可以通过将动态雪崩从第一和第二沟槽320、340分别偏移到第三和第四沟槽360、370、关于改进的长期稳定性来限定第三和第四沟槽360、370和处于单元阵列中的栅极沟槽之间的可选附加沟槽的数量和布置图案。
除了第三电介质366外，第三沟槽360还可以包括导电材料367，但是也可以仅用介电材料填充。导电材料367可以是下述各项之一或其组合：电浮置材料、电连接到第一和第二栅电极322、342的材料、和电连接到第一和第二源极区315、335的材料。
在一个实施例中，利用第二导电材料填充第四沟槽370。第二导电材料可以是下述各项之一或其组合：电浮置材料、电连接到第一和第二栅电极322、342的材料、和电连接到第一和第二源极区315、335的材料。
关于沟槽320、340和360的细节，参考图1A到1E描述的实施例的信息同样适用。
图4图示了集成电路400的一个实施例。集成电路400包括具有晶体管单元和两个晶体管单元之间的第三沟槽的半导体器件410（例如上面参考图1A到3描述的实施例中的一个）以及另外的电路元件420（诸如例如电阻器、电容器、晶体管）。
图5A图示了晶体管单元阵列500的布局的顶视图。第一晶体管单元510的第一沟槽520通过第三沟槽560与第二晶体管单元530的第二沟槽540分离。第三沟槽560是相接的（contiguous）并包围第一和第二晶体管单元510、530。例如沿由线CC’限定的横截面定位图1A到1E中图示的横截面视图。
晶体管单元阵列500的一个实施例包括也通过第三沟槽560与第一和第二晶体管单元510、530分离的第三晶体管单元514和第四晶体管单元534。晶体管单元阵列500的一个实施例包括第一到第四晶体管单元510、530、514、534和第三沟槽560的周期性连续。
图5B图示了晶体管单元阵列501的布局的顶视图。第一晶体管单元510的第一沟槽520通过第三沟槽561与第二晶体管单元530的第二沟槽540分离。第三沟槽561包括包围第一和第二晶体管单元510、530的多个沟槽段。例如沿由线DD’限定的横截面定位图1A到1E中图示的横截面视图。
晶体管单元阵列501的一个实施例包括也通过第三沟槽561分别与第一和第二晶体管单元510、530分离的第三晶体管单元514和第四晶体管单元534。晶体管单元阵列501的一个实施例包括第一到第四晶体管单元510、530、514、534和第三沟槽561的周期性连续。
图5A和5B的二维视图图示了第一晶体管单元510、第二晶体管单元530和第三沟槽560的二维图案的两个示例。第一和第二沟槽520、540可以被成形为条形，导致晶体管单元阵列的条形图案。第一和第二沟槽520、540还可以被成形为六边形形式，导致晶体管单元阵列的蜂巢图案。
图6图示了根据制造半导体器件的方法的一个实施例的简化工艺流程。
工艺特征S100包括形成在第一沟槽中包括第一栅电极的第一晶体管单元。
工艺特征S110包括形成在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极电连接。
工艺特征S120包括在第一和第二沟槽之间形成第三沟槽，其中第三沟槽从第一侧比第一和第二沟槽更深地延伸到半导体主体中。
工艺特征S130包括在第三沟槽中形成覆盖第三沟槽的底侧和侧壁的电介质。
图7A到7D图示了根据制造半导体器件的方法的一个实施例的处理期间半导体主体605的横截面视图。
图7A图示了半导体主体605的横截面视图。
参考图7B中图示的半导体主体的示意横截面视图，例如通过对掩模层的光刻图案化，在半导体主体605的第一侧上形成图案化的掩模607。图案化的掩模607包括具有不同宽度w1’和w3’的开口。适当地选择宽度w1’和w3’，以便在进一步的处理期间产生沟槽宽度w1和w3以及沟槽深度d1和d3。当遵循上面的工艺时，不同宽度和深度的沟槽可以被同时形成。
在一个实施例中，通过在半导体主体605的第一侧上沉积光致抗蚀剂的层来形成图案化的掩模607。在烘焙和掩模对准之后，曝光和显影接续并得到图案化的掩模607。光致抗蚀剂可以是正性或负性抗蚀剂。例如，可以利用紫外（UV）光来完成曝光。
参考图7C中图示的半导体主体605的示意横截面视图，例如通过蚀刻穿过图案化的掩模607来形成第一到第三沟槽620、640、660。在一个实施例中，蚀刻是湿法化学蚀刻、干法化学蚀刻和物理蚀刻之一。在一个实施例中，蚀刻是各向异性的，使用例如碱性蚀刻溶液。
在一个实施例中，通过蚀刻来形成第一沟槽620、第二沟槽640和第三沟槽660。第三沟槽660的深度是d3，并且第三沟槽660的宽度是w3。第一和第二沟槽620、640具有深度d1和宽度w1。第三沟槽660的深度d3和宽度w3分别大于第一和第二沟槽620、640的深度d1和宽度w1。
参考图7D中图示的半导体主体605的示意横截面视图，分别通过第一和第二沟槽620、640以及第三沟槽660的底侧来引入掺杂剂。根据一个实施例，通过第一和第二沟槽620、640的底侧引入的掺杂剂的导电类型与通过第三沟槽660的底侧引入的掺杂剂的导电类型相反，第三沟槽660例如通过掩模离子注入而制造。
第三沟槽660的底侧邻接第一导电类型的第一半导体区695，第一半导体区695包括比漂移区696的包围部分中的净掺杂浓度更高的净掺杂浓度。第一半导体区695的导电类型可以与漂移区696的导电类型相等。
第一和第二沟槽620、640中的每一个的底侧邻接第二导电类型的第二半导体区690，第二半导体区690包括比漂移区696的包围部分中的净掺杂浓度更高的净掺杂浓度。第二半导体区690的导电类型可以与漂移区696的导电类型相反。
可以通过经由沟槽的底侧注入掺杂剂来引入掺杂剂。可替代地或附加地，可以通过利用扩散源（例如高掺杂的硅玻璃）作为沟槽的底侧的衬里并且经由沟槽的底侧热扩散掺杂剂来引入掺杂剂。
在一个实施例中，通过第三沟槽660的底侧而不通过第一和第二沟槽620、640的底侧来引入掺杂剂。在另一个实施例中，仅通过第一和第二沟槽620、640的底侧而不通过第三沟槽660的底侧来引入掺杂剂。在又一个实施例中，通过第一到第三沟槽620、640、660来引入掺杂剂。
在通过沟槽的底侧引入掺杂剂之后，可以利用第三电介质或利用第三电介质和导电材料来填充第三沟槽660。可以利用电介质和栅电极来填充第一和第二沟槽620、640。在参考图7A到7D描述的工艺特征之前和/或之间和/或之后，可以如图1A到1E、图2A和2B、图3、图4以及图5A和5B中图示的那样形成晶体管单元。
图8是图示在不同切换条件下IGBT集电极-发射极电压（参照左侧Y轴的实线）和IGBT栅极沟槽的底侧处的电场强度（参照右侧Y轴的虚线）的仿真结果的曲线图。然而相对于左侧Y轴的三条实（虚）线曲线涉及在IGBT单元之间具有浮置p型区的n沟道IGBT，即缺少第三沟槽160的IGBT，相对于右侧Y轴的三条实（虚）线曲线涉及与图1A到1E中图示的实施例类似的在IGBT单元之间包括第三沟槽160的n沟道IGBT。如在不同切换条件下电场强度的峰值所演示的那样，IGBT单元之间的第三沟槽的布置允许减小底侧处的电场强度。
在一个实施例中，第一导电类型是n型并且第二导电类型是p型。在另一个实施例中，第一导电类型是p型并且第二导电类型是n型。
应当理解的是，本文中描述的各种实施例的特征可以彼此组合，除非以其它方式具体注明。
虽然本文中已图示并描述了具体实施例，但是本领域普通技术人员将理解的是，在不脱离本发明范围的情况下，可以用各种替换和/或等同的实施方式替代所示出和描述的具体实施例。本申请意图覆盖本文中讨论的具体实施例的任何改编或变形。因此，意图是，本发明仅由权利要求及其等同物限定。

Claims (28)

1.一种制造半导体器件的方法，包括：
形成在第一沟槽中包括第一栅电极的第一晶体管单元；
形成在第二沟槽中包括第二栅电极的第二晶体管单元，其中第一和第二栅电极被电连接；
在第一和第二沟槽之间形成第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中；
在第三沟槽中形成覆盖第三沟槽的底侧和侧壁的电介质；以及
通过引入掺杂剂通过以下中的至少一个来形成半导体区：
（i）第一和第二沟槽的底侧，以及
（ii）第三沟槽的底侧；
其中，所述半导体区邻接相应沟槽的底侧，并且包括比漂移区更高的净掺杂浓度，所述漂移区邻接所述半导体主体的主体区的底侧。
2.根据权利要求1的方法，其中，通过经由掩模离子注入来引入掺杂剂而形成所述半导体区。
3.根据权利要求1的方法，其中，通过在填充第三沟槽之前引入掺杂剂通过第三沟槽的底侧进入到半导体主体中而形成所述半导体区。
4.根据权利要求3的方法，其中，所述引入掺杂剂不包括引入掺杂剂通过第一和第二沟槽的底侧。
5.根据权利要求3的方法，其中所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；其中，所述掺杂剂是第一导电类型的掺杂剂。
6.根据权利要求3的方法，其中，利用至少一种介电材料填充第三沟槽。
7.根据权利要求1的方法，其中，通过在填充第一和第二沟槽之前引入掺杂剂通过第一和第二沟槽的底侧进入到半导体主体中而形成所述半导体区。
8.根据权利要求7的方法，其中，所述引入掺杂剂不包括引入掺杂剂通过第三沟槽的底侧。
9.根据权利要求7的方法，其中所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；其中，所述掺杂剂是第二导电类型的掺杂剂。
10.根据权利要求1的方法，其中形成第一、第二和第三沟槽包括：在第一侧处形成图案化的掩模，其中所述图案化的掩模包括第一类型的开口，第一类型的开口具有比第二类型的开口大的横向宽度；以及蚀刻第一和第二沟槽通过第二类型的开口，并且蚀刻第三沟槽通过第一类型的开口。
11.一种半导体器件，包括：
第一晶体管单元，其在第一沟槽中包括第一栅电极；
第二晶体管单元，其在第二沟槽中包括第二栅电极，其中第一和第二栅电极被电连接；
在第一和第二沟槽之间的第三沟槽，其中第三沟槽从半导体主体的第一侧比第一和第二沟槽更深地延伸到半导体主体中；
第三沟槽中的电介质，其覆盖第三沟槽的底侧和壁；以及
至少一个半导体区，在以下中的至少一个处形成：
（i）第一和第二沟槽的底侧，以及
（ii）第三沟槽的底侧；
其中，所述半导体区邻接相应沟槽的底侧，并且包括比漂移区更高的净掺杂浓度，所述漂移区邻接所述半导体主体的主体区的底侧。
12.根据权利要求11的半导体器件，
其中所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；
其中第二导电类型的第二半导体区邻接第一和第二沟槽的底侧。
13.根据权利要求11的半导体器件，
其中所述漂移区具有第一导电类型，并且所述主体区具有与第一导电类型互补的第二导电类型；
其中第一导电类型的第一半导体区邻接第三沟槽的底侧。
14.根据权利要求11的半导体器件，其中第三沟槽在第一侧处比第一和第二沟槽宽。
15.根据权利要求11的半导体器件，其中第一和第二沟槽的深度等于d1。
16.根据权利要求11的半导体器件，其中第三沟槽进一步包括导电材料。
17.根据权利要求16的半导体器件，其中所述导电材料是电浮置的。
18.根据权利要求16的半导体器件，其中所述导电材料电连接到第一和第二栅电极。
19.根据权利要求16的半导体器件，其中第一和第二晶体管单元中的每一个包括源电极，并且其中第三沟槽的导电材料电连接到第一和第二晶体管单元的源电极。
20.根据权利要求11的半导体器件，其中第一和第二沟槽中的每一个具有深度d1和宽度w1，并且其中第三沟槽的深度d3在d1+0.5μm和d1+4μm的范围之间。
21.根据权利要求20的半导体器件，其中d1在1μm和8μm的范围之间。
22.根据权利要求11的半导体器件，其中第一和第二沟槽中的每一个具有宽度w1，第三沟槽具有宽度w3，并且w1在0.05×w3和w3的范围之间。
23.根据权利要求11的半导体器件，进一步包括半导体器件的晶体管单元之间的第四沟槽，其中第四沟槽的深度d4大于第一和第二沟槽的深度d1，并且深度d4与第三沟槽的深度d3不同。
24.根据权利要求11的半导体器件，其中关于第一到第三沟槽，源极区仅邻接第一和第二沟槽。
25.根据权利要求11的半导体器件，其中第三沟槽是相接的，并且包围第一晶体管单元。
26.根据权利要求11的半导体器件，其中第三沟槽包括多个沟槽段，所述多个沟槽段包围第一晶体管单元。
27.根据权利要求11的半导体器件，其中第一和第二沟槽中的每一个被成形为条形和多边形之一。
28.一种集成电路，所述集成电路包括根据权利要求11的半导体器件。
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