WO2013121936A1 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
WO2013121936A1
WO2013121936A1 PCT/JP2013/052633 JP2013052633W WO2013121936A1 WO 2013121936 A1 WO2013121936 A1 WO 2013121936A1 JP 2013052633 W JP2013052633 W JP 2013052633W WO 2013121936 A1 WO2013121936 A1 WO 2013121936A1
Authority
WO
WIPO (PCT)
Prior art keywords
etching
film
plasma
torr
frequency power
Prior art date
Application number
PCT/JP2013/052633
Other languages
English (en)
French (fr)
Inventor
誠也 川又
昌伸 本田
Original Assignee
東京エレクトロン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京エレクトロン株式会社 filed Critical 東京エレクトロン株式会社
Priority to CN201380007751.XA priority Critical patent/CN104081502B/zh
Priority to KR1020147021411A priority patent/KR102038608B1/ko
Priority to US14/376,644 priority patent/US9202707B2/en
Publication of WO2013121936A1 publication Critical patent/WO2013121936A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155—Frequency modulation
    • H01J37/32165—Plural frequencies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • an object of the present invention is to provide a semiconductor device manufacturing method capable of increasing the etching rate in the horizontal direction of the mask material and improving the throughput.
  • a parallel plate type plasma processing apparatus having an upper electrode and a lower electrode
  • plasma is generated by introducing a processing gas and applying high frequency power to the lower electrode, and the relative dielectric constant is different on the substrate.
  • a multi-layer film in which first films and second films are alternately stacked is etched by the plasma using a photoresist layer on the multi-layer film as a mask, and a semiconductor device for forming the multi-layer film in a step shape
  • the first step of etching the first film using the photoresist layer as the mask the pressure in the processing chamber is set to 6 Torr or more and 30 Torr or less
  • the high frequency power for generating plasma and the bias Plasma is generated by applying high frequency power to the lower electrode
  • the horizontal surface of the photoresist layer is generated by the generated plasma.
  • a method for manufacturing a semiconductor device wherein the first step and the third step are repeatedly performed a predetermined number of times.
  • FIG. The whole block diagram which showed the longitudinal cross-section of the semiconductor device which concerns on one Embodiment.
  • FIG. 1 is a perspective view conceptually showing the structure of a 3D NAND flash memory.
  • FIG. 2 is a cross-sectional view taken along the line 1-1 of the 3D NAND flash memory of FIG.
  • the 3D NAND flash memory is an example of a three-dimensional stacked semiconductor memory.
  • the NAND flash memory 100 shown in FIG. 1 is composed of, for example, a plurality of blocks each serving as a unit of erasure.
  • FIG. 1 illustrates two blocks BK1 and BK2.
  • the source diffusion layer 102 is formed in the semiconductor substrate, for example, one is provided in common for all the blocks. Source diffusion layer 102 is connected to source line SL through contact plug PS.
  • On the source diffusion layer 102 for example, a multilayer film in which first films and second films having different relative dielectric constants are alternately stacked is formed.
  • the multilayer film has a six-layer structure for convenience of illustration, but may be 16 layers, 32 layers, or more.
  • the remaining five insulating films except for the uppermost layer are formed in a plate shape in each of the blocks BK1 and BK2, and the end portions in the X direction are used to contact the respective insulating films. It is formed in a staircase shape. Thereby, the multilayer film is formed in a substantially pyramid shape.
  • the lowermost layer becomes the source line side select gate line SGS, and the remaining four insulating films excluding the lowermost layer and the uppermost layer become the four word lines WL.
  • the uppermost layer is composed of a plurality of linear conductive lines extending in the X direction. For example, six conductive lines are arranged in one block BK1. For example, six conductive lines in the uppermost layer become six bit line side select gate lines SGD.
  • the plurality of active layers AC for forming the NAND cell unit are formed in a columnar shape in the Z direction (perpendicular to the surface of the semiconductor substrate) so as to penetrate the plurality of insulating films and reach the source diffusion layer 102. Is done.
  • the upper ends of the plurality of active layers AC are connected to a plurality of bit lines BL extending in the Y direction. Also, source line side select gate line SGS via the contact plug PSG, it is connected to the lead line SGS 1 extending in the X direction, the word lines WL, the lead lines extending in the X direction via the contact plugs PW1 ⁇ PW4 respectively Connected to W1 to W4.
  • bit line side select gate line SGD is connected to a lead line SGD 1 extending in the X direction via a contact plug PSD.
  • the plurality of bit lines BL, the lead lines SGS 1 and the lead lines W1 to W4 are made of, for example, metal.
  • FIG. 2 is a cross-sectional view taken along line 1-1 of FIG.
  • the source line side select gate line SGS and the word lines WL1 to WL4 are transistors Tr that constitute a driver (not shown) from the lead line SGS 1 and lead lines W1 to W4 extending in the X direction via the contact plug PSG and the contact plugs PW1 to PW4. Connected to.
  • the plasma processing apparatus 10 is configured as a parallel plate type (capacitive coupling type) plasma etching apparatus having two lower frequencies, and is, for example, a cylindrical vacuum chamber (processing vessel) made of aluminum whose surface is anodized (anodized). ) 11. The chamber 11 is grounded.
  • a mounting table 12 on which a semiconductor wafer W (hereinafter referred to as a wafer W) as an object to be processed is mounted.
  • the mounting table 12 is made of, for example, aluminum, and is supported by a cylindrical support portion 16 that extends vertically upward from the bottom of the chamber 11 via an insulating cylindrical holding portion 14.
  • a focus ring 18 made of, for example, silicon is disposed on the upper surface of the mounting table 12 and on the peripheral edge of the electrostatic chuck 40 in order to improve in-plane uniformity of etching.
  • An exhaust path 20 is formed between the side wall of the chamber 11 and the cylindrical support portion 16.
  • An annular baffle plate 22 is attached to the exhaust path 20.
  • An exhaust port 24 is provided at the bottom of the exhaust path 20 and is connected to an exhaust device 28 via an exhaust pipe 26.
  • the exhaust device 28 has a vacuum pump (not shown), and depressurizes the processing space in the chamber 11 to a predetermined degree of vacuum.
  • a transfer gate valve 30 that opens and closes the loading / unloading port for the wafer W is attached to the side wall of the chamber 11.
  • a first high-frequency power source 31 for attracting ions (for bias) and a second high-frequency power source 32 for generating plasma are electrically connected to the mounting table 12 via a matching unit 33 and a matching unit 34, respectively.
  • the first high-frequency power supply 31 applies a first high-frequency power of a frequency that contributes to drawing plasma ions into the wafer W on the mounting table 12, for example, 3.2 MHz, to the mounting table 12.
  • the second high frequency power supply 32 applies a second high frequency power of 100 MHz, for example, a frequency contributing to generate plasma in the chamber 11 to the mounting table 12.
  • the mounting table 12 also functions as a lower electrode.
  • a shower head 38 which will be described later, is provided on the ceiling of the chamber 11 as an upper electrode having a ground potential. Thereby, the high frequency power from the second high frequency power supply 32 is capacitively applied between the mounting table 12 and the shower head 38.
  • An electrostatic chuck 40 is provided on the top surface of the mounting table 12 for holding the wafer W with electrostatic attraction.
  • the electrostatic chuck 40 is obtained by sandwiching an electrode 40a made of a conductive film between a pair of insulating films.
  • a DC voltage source 42 is electrically connected to the electrode 40 a via a switch 43.
  • the electrostatic chuck 40 attracts and holds the wafer W on the electrostatic chuck with a Coulomb force by the voltage from the DC voltage source 42.
  • the heat transfer gas supply source 52 supplies a heat transfer gas such as He gas between the upper surface of the electrostatic chuck 40 and the back surface of the wafer W through the gas supply line 54.
  • the shower head 38 at the ceiling includes an electrode plate 56 having a large number of gas vent holes 56a and an electrode support 58 that detachably supports the electrode plate 56.
  • the gas supply source 62 supplies gas into the shower head 38 from the gas introduction port 60 a via the gas supply pipe 64, and is introduced into the chamber 11 through a number of gas vent holes 56 a.
  • a magnet 66 extending annularly or concentrically is arranged to control plasma generated in the plasma generation space in the chamber 11 by magnetic force.
  • a refrigerant pipe 70 is provided inside the mounting table 12.
  • a refrigerant having a predetermined temperature is circulated and supplied to the refrigerant pipe 70 from the chiller unit 71 through the pipes 72 and 73.
  • a heater 75 is provided on the back surface of the electrostatic chuck 40.
  • a desired AC voltage is applied to the heater 75 from the AC power supply 44. According to such a configuration, the wafer W can be adjusted to a desired temperature by cooling by the chiller unit 71 and heating by the heater 75. Further, these temperature controls are performed based on commands from the control device 80.
  • the control device 80 includes components attached to the plasma processing apparatus 10, such as an exhaust device 28, an AC power supply 44, a DC voltage source 42, an electrostatic chuck switch 43, first and second high frequency power supplies 31, 32, and a matching unit. 33, 34, the heat transfer gas supply source 52, the gas supply source 62, and the chiller unit 71 are controlled.
  • the control device 80 is also connected to a host computer (not shown).
  • the control device 80 has a CPU (Central Processing Unit) (not shown), a ROM (Read Only Memory), and a RAM (Random Access Memory), and the CPU executes plasma processing according to various recipes stored in a storage unit (not shown).
  • the storage unit in which the recipe is stored can be realized as a RAM or a ROM using, for example, a semiconductor memory, a magnetic disk, or an optical disk.
  • the recipe may be provided by being stored in a storage medium and read into the storage unit via a driver (not shown), or may be downloaded from a network (not shown) and stored in the storage unit. Good. Further, a DSP (Digital Signal Processor) may be used in place of the CPU in order to realize the functions of the above units.
  • the function of the control device 80 may be realized by operating using software, may be realized by operating using hardware, or may be realized using both software and hardware. May be.
  • the gate valve 30 when performing etching, the gate valve 30 is first opened and the wafer W held on the transfer arm is loaded into the chamber 11.
  • the wafer W is held by pusher pins (not shown), and is placed on the electrostatic chuck 40 when the pusher pins are lowered.
  • the gate valve 30 is closed, an etching gas is introduced into the chamber 11 from the gas supply source 62 at a predetermined flow rate and flow rate ratio, and the pressure in the chamber 11 is reduced to a set value by the exhaust device 28. .
  • high frequency power of a predetermined power is supplied from the first high frequency power supply 31 and the second high frequency power supply 32 to the mounting table 12.
  • a voltage is applied from the DC voltage source 42 to the electrode 40a of the electrostatic chuck 40 to fix the wafer W on the electrostatic chuck 40, and from the heat transfer gas supply source 52 to the upper surface of the electrostatic chuck 40 and the wafer W. He gas is supplied as a heat transfer gas between the back surface.
  • the etching gas introduced in a shower form from the shower head 38 is turned into plasma by the high-frequency power from the second high-frequency power source 32, thereby causing a gap between the upper electrode (shower head 38) and the lower electrode (mounting table 12). Plasma is generated in the plasma generation space, and the main surface of the wafer W is etched by the plasma. Further, ions in the plasma can be drawn toward the wafer W by the high frequency power from the first high frequency power supply 31.
  • the wafer W is lifted and held by the pusher pin, the gate valve 30 is opened, and the transfer arm is loaded into the chamber 11, and then the pusher pin is lowered and the wafer W is held on the transfer arm. .
  • the transfer arm goes out of the chamber 11, and the next wafer W is loaded into the chamber 11 by the transfer arm. By repeating this process, the wafer W is continuously processed.
  • a staircase shape is formed in the multilayer film.
  • a 36-layer multilayer film ml in which the first films 110 and the second films 120 are alternately stacked is formed on the substrate S.
  • 16 or more layers of the first film 110 and the second film 120 may be alternately stacked.
  • the first film 110 and the second film 120 are insulating films having different relative dielectric constants.
  • a silicon oxide film (SiO 2 ) is formed on the first film 110 and a silicon nitride film (SiN) is formed on the second film 12 as the multilayer film ml having different relative dielectric constants.
  • the combination of the first film 110 and the second film 120 is not limited to the silicon oxide film / silicon nitride film.
  • a polysilicon film impurity doping
  • a polysilicon film no impurity doping
  • the relative dielectric constants of the first film 110 and the second film 120 can be made different depending on the presence or absence of doping.
  • boron or the like may be doped as an impurity for impurity doping.
  • a silicon oxide film (SiO 2 ) is formed on the first film 110 and a polysilicon film (impurity doping) is formed on the second film 120.
  • a silicon oxide film (SiO 2 ) may be formed on the first film 110, and a polysilicon film (without impurity doping) may be formed on the second film 120.
  • a photoresist layer PR that functions as a mask is provided immediately above the multilayer film ml. Etching of the photoresist layer PR mainly in the horizontal direction contributes to the step shape formed in the multilayer film ml.
  • Examples of the material of the photoresist layer PR include an organic film and an amorphous carbon film ( ⁇ -C). It may be an i-line (wavelength 365 nm) photoresist layer PR.
  • S2 First step
  • the silicon oxide film (SiO 2 ) that is the first film 110 is etched using the photoresist layer PR as a mask.
  • the etching at this time is so-called normal etching that promotes etching in the vertical direction by ion energy, and the process conditions are as follows.
  • the photoresist layer PR is etched.
  • the process conditions are optimized so that the etching in the horizontal direction with respect to the vertical direction is enhanced and the photoresist layer PR is etched in the horizontal direction as much as possible.
  • the process conditions for the horizontal etching of the photoresist layer PR will be described in detail later.
  • ⁇ Third Step (S4)> the second film 120 is etched using the photoresist layer PR and the first film 110 as a mask. The etching at this time is etching that promotes etching in the vertical direction by ion energy, and the process conditions are as follows.
  • the first to third steps are repeatedly executed. Thereby, the multilayer film ml can be formed in a staircase shape.
  • the first and third steps are so-called normal etching that mainly promotes etching in the vertical direction.
  • a technique for selectively etching the photoresist layer PR in the horizontal direction instead of the vertical direction is required.
  • the photoresist layer PR In the first place, it is difficult to etch the photoresist layer PR in the horizontal direction, and the vertical direction is always etched. For this reason, there is a possibility that the photoresist layer PR may not be scraped before the staircase shape is completed up to the lowest layer of the multilayer film ml.
  • the ratio of the horizontal etching with respect to the vertical direction that is, the photoresist layer trimming ratio (horizontal etching index) It is desirable to increase the ratio obtained by dividing the etching rate in the direction by the etching rate in the vertical direction.
  • etching by radicals (O * ) is mainly isotropic etching with respect to the photoresist layer PR.
  • the etching with ions (O 2 +) is etching having directivity for etching depending on the ion angle.
  • the ion incident angle ⁇ is 45 °.
  • the ion incident angle ⁇ that is, the closer the ion incident angle is to 0 °
  • the more the etching by ions in the vertical direction is promoted.
  • the etching rate in the horizontal direction by ion energy is lowered, which is not preferable.
  • the incident angle of ions when the incident angle of ions is greater than 45 °, the larger the incident angle ⁇ of ions (that is, the closer the incident angle of ions is to 90 °), the lower the bottom of the processed surface to be etched (side SW in FIG. 5). It becomes difficult for ions to enter, and the contribution ratio of etching in the horizontal direction by ion energy is lowered, which is not preferable.
  • FIG. 7 and 8 show the pressure dependence of the incident angle of ions.
  • the horizontal axis of FIG. 7 is an ion incident angle (°), and the vertical axis is an ion angle contribution function IADF (Ion Angle Distribution Function).
  • IADF Ion Angle Distribution Function
  • the ions in the plasma have various angles.
  • the incident angle of ions has pressure dependency. Specifically, in the pressure region on the order of 100 mTorr, the ion scattering angle in the plasma (corresponding to the incident angle of ions) is about 20%, but most ions contribute to the etching in the horizontal direction at this angle. You can see that they are not. That is, in the pressure zones of 100 mTorr, 500 mTorr, and 1 Torr shown in FIG.
  • etching is performed in a high pressure region on the order of several Torr so that ions can contribute to etching in the horizontal direction.
  • shaft of FIG. 8 shows the incident angle of ion by the half value width (FWHM: Full Width Half Maximum).
  • the half-value width of the incident angle of ions is 1 ⁇ 2 of the value obtained by subtracting the minimum value of the angular distribution from the maximum value of the angular distribution.
  • the full width at half maximum is an index indicating ions having the most typical energy among ions.
  • the pressure at which the ion incident angle ⁇ is 45 ° is a preferable condition that makes the greatest contribution to the etching in the horizontal direction.
  • a suitable pressure may be a pressure band of 6 Torr to 30 Torr in which the half width of the ion angle is in the range of 15 ° to 75 °.
  • a bias power is applied at the time of mask trimming, and the photoresist layer PR is maintained while maintaining a pressure (6 Torr to 30 Torr) so that the ion angle in the plasma is 15 ° to 75 °. Is trimmed, the etching rate of the photoresist layer PR is improved, and high-throughput trimming can be realized.
  • the pressure in the processing chamber is set to 6 Torr to 30 Torr so that the scattering angle of ions in the plasma is 15 ° to 75 °, and the high frequency power for plasma generation and the high frequency power for bias are set. Are applied to the lower electrode.
  • the photoresist layer PR is etched by the generated plasma so as to reduce the horizontal area of the photoresist layer PR.
  • the pressure in the processing chamber is 10 Torr to 26 Torr so that the ion scattering angle is 25 ° to 65 °.
  • the pressure in the processing chamber is set to 14 Torr to 22 Torr so that the ion scattering angle is 35 ° to 55 °.
  • FIG. 9 shows an experimental result in the case of a semiconductor manufacturing apparatus applying lower two-frequency power and having a narrow electrode gap (hereinafter referred to as gap GAP) between the upper electrode and the lower electrode (hereinafter referred to as plasma processing apparatus A).
  • FIG. 10 shows an experimental result in the case of a semiconductor manufacturing apparatus to which upper and lower power is applied and an apparatus having a wide gap GAP between the upper electrode and the lower electrode (hereinafter referred to as plasma processing apparatus B).
  • the plasma processing apparatus A and the plasma processing apparatus B are capacitively coupled plasma processing apparatuses.
  • Experimental results in the case of the plasma processing apparatus A in FIG. 9 will be described.
  • Specific process conditions for etching the photoresist layer in the horizontal etching (second step) are as follows.
  • the diameter of the wafer W is 300 mm.
  • the unit W / cm 2 of RF power has the value obtained by converting the power (W) applied per unit area (cm 2).
  • Plasma processing equipment A Gap GAP 35mm High frequency application method Lower 2 frequency Second high frequency power supply High frequency (HF) 100 MHz High frequency power of the second high frequency power supply 1000 W (1.415 W / cm 2 ) High frequency (LF) of the first high frequency power supply 3.2 MHz Comparative example of high frequency power of the first high frequency power source: 0 W / cm 2
  • Example 1 200 W (0.28 W / cm 2 )
  • Example 2 500 W (0.71 W / cm 2 )
  • oxygen gas O 2 is filled in the processing chamber, and when the processing chamber reaches a predetermined pressure, the APC (Auto Pressure Controller) is closed to close the gas. After the gas was sealed in this manner, the photoresist layer was etched.
  • Etching is performed under the above process conditions.
  • the first high-frequency power LF for drawing ions in the plasma is not applied. Therefore, in the comparative example, ions do not actively contribute to the etching, and the etching is the same as the conventional method in which the etching is mainly promoted only by radicals.
  • Example 1 0.28 (W / cm 2 ) of first high frequency power LF is applied to the lower electrode.
  • the first high-frequency power LF of 0.71 (W / cm 2 ) is applied to the lower electrode. Therefore, in Example 1 and Example 2, etching is promoted by radicals and ions. In Example 1 and Example 2 under high pressure atmosphere, ions are expected to contribute positively to the horizontal etching.
  • the photoresist layer trimming ratio of Example 1 and Example 2 is equal to or higher than the photoresist layer trimming ratio of the comparative example.
  • the photoresist layer trimming ratio of Example 2 in the case of 5 Torr is the same as the photoresist layer trimming ratio of the comparative example, but the photoresist layer trimming ratio of Example 1 in the case of 5 Torr and 9 Torr.
  • the photoresist layer trimming ratio of Example 1 and Example 2 is larger than the photoresist layer trimming ratio of the comparative example.
  • the photoresist layer trimming ratio of Example 1 in the case of 9 Torr is about twice the photoresist layer trimming ratio of the comparative example.
  • Specific process conditions for etching the photoresist layer in the horizontal etching are as follows. Three conditions for changing the high-frequency power of the first high-frequency power source to 0 W (Comparative Example), 200 W (Example 1), and 500 W (Example 2), and the pressure in the processing chamber to 0.1 Torr, 0.5 Torr, 1 Torr, and 5 Torr A total of 12 experiments were performed in combination with the four conditions to be changed.
  • Example 1 200 W (0.28 W / cm 2 )
  • Example 2 500 W (0.71 W / cm 2 )
  • the first high-frequency power LF for drawing ions in the plasma is not applied. Therefore, in the comparative example, ions do not actively contribute to the etching, and the etching is the same as the conventional method in which the etching is mainly promoted only by radicals.
  • Example 1 0.28 (W / cm 2 ) of first high frequency power LF is applied to the lower electrode.
  • the first high-frequency power LF of 0.71 (W / cm 2 ) is applied to the lower electrode. Therefore, in Example 1 and Example 2, the etching mainly involves radicals and ions. In Example 1 and Example 2 under high pressure atmosphere, ions are expected to contribute positively to the horizontal etching.
  • FIG. 11 shows a graph comparing the experimental results of FIGS. 9 and 10.
  • the plasma processing apparatus A of FIG. 11 is a semiconductor manufacturing apparatus that performs etching under the process conditions shown in FIG. 9, and the plasma processing apparatus B of FIG. 11 is a semiconductor manufacturing apparatus that performs etching under the process conditions shown in FIG. Device.
  • the photoresist layer trimming ratio is higher than that of the comparative example. Becomes significantly larger. That is, it can be seen that the photoresist layer trimming ratio is remarkably high in the case of Example 1 and Example 2 in which the bias high frequency power LF is applied and the pressure is set to a high pressure.
  • the photoresist layer trimming is performed in the case of the first and second embodiments where the biasing high frequency power LF is applied and the pressure is set to 5 Torr as compared with the case of the plasma processing apparatus A.
  • the ratio is not so large. That is, in the case of Example 1 and Example 2 where the high frequency power LF for bias is applied and the pressure is set to a high pressure, the etching in the horizontal direction is slightly lower than when the pressure is set to a low pressure. It can also be seen that the horizontal etching rate is slightly increased. Looking at the photoresist layer trimming ratio of FIG.
  • the photoresist layer trimming ratio of the plasma processing apparatus A is greater than 0.6 when the bias high frequency power LF of 500 W is applied in the case of 5 Torr.
  • the photoresist layer trimming ratio of the plasma processing apparatus B when the bias high frequency power LF of 500 W is applied is 5 Torr is smaller than 0.4. Therefore, in this case, the photoresist layer trimming ratio of the plasma processing apparatus A is about 1.5 times the photoresist layer trimming ratio of the plasma processing apparatus B.
  • the photoresist layer trimming ratio of the plasma processing apparatus A in the case of 9 Torr and the application of 500 W bias high frequency power LF is about twice the photoresist layer trimming ratio of the plasma processing apparatus B in the case of 5 Torr. It has become.
  • the plasma processing apparatus B has a wider gap than the plasma processing apparatus A.
  • the plasma processing apparatus B since the high frequency for plasma generation is applied to the upper electrode, plasma is generated in the vicinity of the upper electrode.
  • the plasma processing apparatus A since a high frequency for plasma generation is applied to the lower electrode, plasma is generated in the vicinity of the lower electrode. Therefore, in the plasma processing apparatus B, the moving distance until ions in the plasma reach the substrate is long. Therefore, in the case of the plasma processing apparatus B, collisions with a large number of gases occur while ions in the plasma fly to the substrate, and most of the ion energy is lost.
  • the moving distance until ions in the plasma reach the substrate is short. Therefore, in the case of the plasma processing apparatus A, the probability that the ions in the plasma collide with the gas while flying to the substrate is less than in the case of the plasma processing apparatus B. Therefore, the ion energy reaches the substrate without much loss.
  • the high frequency power for bias is applied and the process condition is set to a high pressure of several Torr. It is considered that the etching was not accelerated and the horizontal etching rate did not increase. From the above, in order to improve the photoresist layer trimming ratio, it is found that the gap between the upper electrode and the lower electrode is preferably 20 mm to 40 mm, and it is preferable to apply the high frequency for plasma generation to the lower electrode. . (ICP (inductively coupled) plasma processing equipment) In the case of an ICP plasma processing apparatus (not shown), if the gap is narrow due to the structure of the apparatus, the uniformity of the plasma deteriorates.
  • ICP inductively coupled
  • a coil is disposed outside the chamber, and a dielectric window is formed on a part of the chamber ceiling surface located below the coil.
  • the electromagnetic wave emitted from the coil passes through the dielectric window and is introduced into the chamber.
  • the intensity distribution of the introduced electromagnetic wave has a pattern almost similar to the shape of the coil. Therefore, in the plasma in the chamber, there is a portion where the plasma density is increased in a circular shape in accordance with the electromagnetic wave pattern having high intensity. In order to suppress this poor uniformity of plasma, it is necessary to widen the gap and diffuse the plasma. Therefore, in the ICP plasma processing apparatus, in-plane uniformity of fine processing cannot be achieved unless a structure with a wide gap is provided.
  • the distance from the generated plasma to the substrate is long even if the pressure is set to a high pressure of about several Torr.
  • the photoresist layer PR formed on the multilayer film ml is etched in a state where all the following process conditions (1) to (5) are satisfied.
  • Etching is performed using a parallel plate type plasma processing apparatus (CCP plasma processing apparatus) having a gap between the upper electrode and the lower electrode of 20 mm to 40 mm.
  • HF High frequency power
  • the pressure in the processing chamber is set to 6 Torr or more and 30 Torr or less so that the scattering angle of ions in the plasma is 15 degrees or more and 75 degrees or less.
  • Bias high frequency power (LF) is applied to the lower electrode. It is preferable to apply a high frequency power of 0.28 (W / cm 2 ) to 0.71 (W / cm 2 ).
  • the photoresist layer trimming ratio can be increased and the etching rate in the horizontal direction can be increased. Therefore, in the second step, the photoresist layer PR can be etched in the horizontal direction so as to reduce the horizontal area of the photoresist layer at a desired etching rate. Thereby, throughput can be improved. In addition, it is possible to prevent the photoresist layer PR from being lost during the etching of the multilayer film ml into a stepped shape.
  • O 2 processing chamber sealing
  • the semiconductor device manufacturing method according to the present invention is not limited to this, and O 2 , H 2 , A gas selected from at least one of N 2 , CO, and CO 2 can be used.
  • the gas is sealed for convenience, but the gas supply method may continue to flow a desired gas at a predetermined gas flow rate as usual.
  • the object to be processed in the present invention is not limited to a semiconductor wafer and may be, for example, a large substrate for a flat panel display (FPD), an EL element, or a substrate for a solar cell. .
  • the pressure in the processing chamber may be set to 10 Torr or more and 26 Torr or less.
  • the pressure in the processing chamber may be set to 14 Torr or more and 22 Torr or less.
  • a high frequency power for bias of 0.28 W / cm 2 or more and 0.71 W / cm 2 or less may be applied to the lower electrode.
  • At least one gas selected from O 2 , H 2 , N 2 , CO, and CO 2 may be used as the processing gas.
  • the first film may be made of a silicon oxide film
  • the second film may be made of a silicon nitride film.
  • the multilayer film may be formed by alternately stacking 16 layers or more of the first film and the second film.
  • Plasma processing apparatus 11 Chamber 12 Mounting table (lower electrode) 31 First high frequency power supply (for bias) 32 Second high frequency power supply (for plasma generation) 38 Shower head (upper electrode) 62 Gas supply source 80 Control device 110 First film 120 Second film PR Photoresist layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Plasma Technology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

　基板上に形成された比誘電率の異なる第１の膜及び第２の膜が交互に積層された多層膜を、多層膜上のフォトレジスト層ＰＲをマスクとしてプラズマによりエッチングし、多層膜を階段形状に形成する半導体装置の製造方法であって、フォトレジスト層をマスクとして第１の膜をエッチングする第１工程と、処理室内の圧力を６～３０Ｔｏｒｒに設定し、プラズマ生成用の高周波電力とバイアス用の高周波電力を下部電極に印加することにより生成されたプラズマによって、フォトレジスト層をエッチングする第２の工程と、フォトレジスト層と第１の膜とをマスクとして第２の膜をエッチングする第３の工程とを繰り返し実行する半導体装置の製造方法が提供される。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　３Ｄ　ＮＡＮＤフラッシュメモリ等の三次元積層半導体メモリの製造には、プラズマを用いて積層膜を階段形状にエッチングする工程がある（例えば、特許文献１を参照）。この工程で行われるマスクトリミングは、積層された多層膜の積層構造を利用して階段形状を形成するために、マスク材料の鉛直方向のエッチングに対して水平方向のエッチングの比率を高めることが重要となる。
　これに対して、従来は、マスク材料に対して鉛直方向に寄与するイオンエネルギーを低くすることにより鉛直方向へのエッチングを抑止し、ラジカルによる等方的なエッチングを促進させる方法を採用していた。
特開２００９－２６６９４４号公報
　しかしながら、この方法によれば、イオンエネルギーが低いため、マスク材料のエッチングレートが低くなってしまう。このため、マスク材料の水平方向のエッチングレートを高め、スループットを向上させたいという要望があった。
　そこで、一側面によれば、マスク材料の水平方向のエッチングレートを高め、スループットを向上させることが可能な、半導体装置の製造方法を提供することを目的とする。
　一の態様では、上部電極と下部電極とを有する平行平板型プラズマ処理装置において、処理ガスを導入し前記下部電極に高周波電力を印加することによりプラズマを生成し、基板上に比誘電率の異なる第１の膜及び第２の膜が交互に積層された多層膜を、該多層膜上のフォトレジスト層をマスクとして前記プラズマによりエッチングし、前記多層膜を階段形状に形成するための半導体装置の製造方法であって、前記フォトレジスト層を前記マスクとして前記第１の膜をエッチングする第１工程と、処理室内の圧力を６Ｔｏｒｒ以上３０Ｔｏｒｒ以下に設定し、プラズマ生成用の高周波電力とバイアス用の高周波電力とを前記下部電極に印加することによりプラズマを生成し、生成されたプラズマにより前記フォトレジスト層の水平方向の面積を狭めるように前記フォトレジスト層をエッチングする第２の工程と、前記フォトレジスト層と前記第１の膜とを前記マスクとして前記第２の膜をエッチングする第３の工程と、を含み、前記第１の工程及至前記第３の工程を所定回数繰り返し実行することを特徴とする半導体装置の製造方法が提供される。
　一の態様によれば、マスク材料の水平方向のエッチングレートを高め、スループットを向上させることが可能な、半導体装置の製造方法を提供することができる。
一実施形態に係る三次元積層半導体メモリの構造を概念的に示した図。 図１の１－１断面図。 一実施形態に係る半導体装置の縦断面を示した全体構成図。 一実施形態に係る半導体装置の製造方法によるエッチング工程を示した図。 一実施形態に係る半導体装置にて実行されるエッチングの原理を説明するための図。 一実施形態に係る半導体装置にて実行されるエッチングの原理を説明するための図。 一実施形態に係るイオン入射角度の圧力依存性を示した図。 一実施形態に係るイオン入射角度の圧力依存性を示した図。 一実施形態に係るプラズマ処理装置Ａの実施例１，２及び比較例に係る水平方向のエッチングの実験結果を示した図。 一実施形態に係るプラズマ処理装置Ｂの実施例１，２及び比較例に係る水平方向のエッチングの実験結果を示した図。 図９及び図１０の実験結果を考察するために数値化したグラフ。
　以下に添付図面を参照しながら、本発明の実施形態について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　［三次元積層半導体メモリの構造］
　まず、本発明の一実施形態に係る半導体装置の製造方法を用いて製造される三次元積層半導体メモリの一例について、図１及び図２を参照しながら説明する。図１は、３Ｄ　ＮＡＮＤフラッシュメモリの構造を概念的に示した斜視図である。図２は、図１の３Ｄ　ＮＡＮＤフラッシュメモリの１－１断面図である。３Ｄ　ＮＡＮＤフラッシュメモリは、三次元積層半導体メモリの一例である。
　図１に示したＮＡＮＤフラッシュメモリ１００は、例えば、各々が消去の一単位となる複数のブロックから構成される。図１には、二つのブロックＢＫ１、ＢＫ２が例示されている。ソース拡散層１０２は、半導体基板内に形成され、例えば全てのブロックに共通して１つ設けられる。ソース拡散層１０２は、コンタクトプラグＰＳを介して、ソース線ＳＬに接続される。ソース拡散層１０２上には、例えば、比誘電率の異なる第１の膜及び第２の膜が交互に積層された多層膜が形成される。図１では、多層膜は図示の便宜のために６層構造であるが、１６層や３２層であってもよく、それ以上であってもよい。
　図１では、最上層を除く残りの５つの絶縁膜は、各ブロックＢＫ１、ＢＫ２内でそれぞれプレート状に形成され、かつ、そのＸ方向の端部は、各々の絶縁膜にコンタクトをとるために階段形状に形成される。これにより、多層膜は略ピラミッド状に形成される。最下層は、ソース線側セレクトゲート線ＳＧＳとなり、最下層及び最上層を除く残りの４つの絶縁膜は、４つのワード線ＷＬとなる。
　最上層は、Ｘ方向に延びるライン状の複数の導電線から構成される。１つのブロックＢＫ１内には、例えば、６本の導電線が配置される。最上層の例えば６本の導電線は、６つのビット線側セレクトゲート線ＳＧＤとなる。
　そして、ＮＡＮＤセルユニットを構成するための複数の活性層ＡＣは、複数の絶縁膜を突き抜けてソース拡散層１０２に達するように、Ｚ方向（半導体基板の表面に対して鉛直方向）に柱状に形成される。
　複数の活性層ＡＣの上端は、Ｙ方向に延びる複数のビット線ＢＬに接続される。また、ソース線側セレクトゲート線ＳＧＳは、コンタクトプラグＰＳＧを介して、Ｘ方向に延びる引き出し線ＳＧＳ１に接続され、ワード線ＷＬは、それぞれコンタクトプラグＰＷ１～ＰＷ４を介してＸ方向に延びる引き出し線Ｗ１～Ｗ４に接続される。
　さらに、ビット線側セレクトゲート線ＳＧＤは、それぞれ、コンタクトプラグＰＳＤを介して、Ｘ方向に延びる引き出し線ＳＧＤ１に接続される。複数のビット線ＢＬ及び引き出し線ＳＧＳ１，引き出し線Ｗ１～Ｗ４は、例えば金属から構成される。
　図２は、図１の１－１線に沿って切断された断面図である。ソース線側セレクトゲート線ＳＧＳ及びワード線ＷＬ１～ＷＬ４は、コンタクトプラグＰＳＧ、コンタクトプラグＰＷ１～ＰＷ４を介してＸ方向に延びる引き出し線ＳＧＳ１，引き出し線Ｗ１～Ｗ４から図示しないドライバを構成するトランジスタＴｒに接続される。
　［プラズマ処理装置の全体構成］
　次に、本発明の一実施形態に係るプラズマ処理装置の全体構成について、図３を参照しながら説明する。プラズマ処理装置１０は、下部２周波数の平行平板型（容量結合型）プラズマエッチング装置として構成されており、例えば表面がアルマイト処理（陽極酸化処理）されたアルミニウムからなる円筒形の真空チャンバ（処理容器）１１を有している。チャンバ１１は、接地されている。
　チャンバ１１内には、被処理体としての半導体ウエハＷ（以下、ウエハＷと称呼する）を載置する載置台１２が設けられている。載置台１２は、たとえばアルミニウムからなり、絶縁性の筒状保持部１４を介してチャンバ１１の底から鉛直上方に延びる筒状支持部１６に支持されている。載置台１２の上面であって静電チャック４０の周縁部には、エッチングの面内均一性を高めるために、例えばシリコンから構成されたフォーカスリング１８が配置されている。
　チャンバ１１の側壁と筒状支持部１６との間には排気路２０が形成されている。排気路２０には環状のバッフル板２２が取り付けられている。排気路２０の底部には排気口２４が設けられ、排気管２６を介して排気装置２８に接続されている。排気装置２８は図示しない真空ポンプを有しており、チャンバ１１内の処理空間を所定の真空度まで減圧する。チャンバ１１の側壁には、ウエハＷの搬入出口を開閉する搬送用のゲートバルブ３０が取り付けられている。
　載置台１２には、プラズマ中のイオン引き込み用（バイアス用）の第１高周波電源３１及びプラズマ生成用の第２高周波電源３２が整合器３３及び整合器３４を介してそれぞれ電気的に接続されている。第１高周波電源３１は、載置台１２上のウエハＷにプラズマのイオンを引き込むのに寄与する周波数、例えば３．２ＭＨｚの第１高周波電力を載置台１２に印加する。第２高周波電源３２は、チャンバ１１内にてプラズマを生成するために寄与する周波数、例えば１００ＭＨｚの第２高周波電力を載置台１２に印加する。このようにして載置台１２は下部電極としても機能する。チャンバ１１の天井部には、後述するシャワーヘッド３８が接地電位の上部電極として設けられている。これにより、第２高周波電源３２からの高周波電力は載置台１２とシャワーヘッド３８との間に容量的に印加される。
　載置台１２の上面にはウエハＷを静電吸着力で保持するための静電チャック４０が設けられている。静電チャック４０は導電膜からなる電極４０ａを一対の絶縁膜の間に挟み込んだものである。電極４０ａには直流電圧源４２がスイッチ４３を介して電気的に接続されている。静電チャック４０は、直流電圧源４２からの電圧により、クーロン力でウエハＷを静電チャック上に吸着保持する。
　伝熱ガス供給源５２は、Ｈｅガス等の伝熱ガスをガス供給ライン５４に通して静電チャック４０の上面とウエハＷの裏面との間に供給する。
　天井部のシャワーヘッド３８は、多数のガス通気孔５６ａを有する電極板５６と、この電極板５６を着脱可能に支持する電極支持体５８とを有する。ガス供給源６２は、ガス供給配管６４を介してガス導入口６０ａからシャワーヘッド３８内にガスを供給し、多数のガス通気孔５６ａからチャンバ１１内に導入される。
　チャンバ１１の周囲には、環状または同心円状に延在する磁石６６が配置され、磁力によりチャンバ１１内のプラズマ生成空間に生成されるプラズマを制御する。
　載置台１２の内部には冷媒管７０が設けられている。この冷媒管７０には、チラーユニット７１から配管７２，７３を介して所定温度の冷媒が循環供給される。また、静電チャック４０の裏面にはヒータ７５が設けられている。ヒータ７５には交流電源４４から所望の交流電圧が印加される。かかる構成によれば、チラーユニット７１による冷却とヒータ７５による加熱によってウエハＷを所望の温度に調整することができる。また、これらの温度制御は、制御装置８０からの指令に基づき行われる。
　制御装置８０は、プラズマ処理装置１０に取り付けられた各部、たとえば排気装置２８、交流電源４４、直流電圧源４２、静電チャック用のスイッチ４３、第１及び第２高周波電源３１，３２、整合器３３，３４、伝熱ガス供給源５２、ガス供給源６２及びチラーユニット７１を制御する。なお、制御装置８０は、図示しないホストコンピュータとも接続されている。
　制御装置８０は、図示しないＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ），ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を有し、ＣＰＵは、図示しない記憶部に格納された各種レシピに従ってプラズマ処理を実行する。レシピが格納される記憶部は、例えば半導体メモリ、磁気ディスク、または光学ディスクなどを用いてＲＡＭ、ＲＯＭとして実現されうる。レシピは、記憶媒体に格納して提供され、図示しないドライバを介して記憶部に読み込まれるものであってもよく、また、図示しないネットワークからダウンロードされて記憶部に格納されるものであってもよい。また、上記各部の機能を実現するために、ＣＰＵに代えてＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）が用いられてもよい。なお、制御装置８０の機能は、ソフトウエアを用いて動作することにより実現されてもよく、ハードウエアを用いて動作することにより実現されてもよし、ソフトウエアとハードウエアの両方を用いて実現されてもよい。
　かかる構成のプラズマ処理装置１０において、エッチングを行なう際には、先ずゲートバルブ３０を開口して搬送アーム上に保持されたウエハＷをチャンバ１１内に搬入する。ウエハＷは、図示しないプッシャーピンにより保持され、プッシャーピンが降下することにより静電チャック４０上に載置される。ウエハＷを搬入後、ゲートバルブ３０が閉じられ、ガス供給源６２からエッチングガスを所定の流量および流量比でチャンバ１１内に導入し、排気装置２８によりチャンバ１１内の圧力を設定値に減圧する。さらに、第１高周波電源３１及び第２高周波電源３２から所定のパワーの高周波電力を載置台１２に供給する。また、直流電圧源４２から電圧を静電チャック４０の電極４０ａに印加して、ウエハＷを静電チャック４０上に固定し、伝熱ガス供給源５２から静電チャック４０の上面とウエハＷの裏面との間に伝熱ガスとしてＨｅガスを供給する。シャワーヘッド３８からシャワー状に導入されたエッチングガスは、第２高周波電源３２からの高周波電力によりプラズマ化され、これにより、上部電極（シャワーヘッド３８）と下部電極（載置台１２）との間のプラズマ生成空間にてプラズマが生成され、プラズマによってウエハＷの主面がエッチングされる。また、第１高周波電源３１からの高周波電力によりウエハＷに向かってプラズマ中のイオンを引き込むことができる。
　プラズマエッチング終了後、ウエハＷがプッシャーピンにより持ち上げられ保持され、ゲートバルブ３０を開口して搬送アームがチャンバ１１内に搬入された後に、プッシャーピンが下げられウエハＷが搬送アーム上に保持される。次いで、その搬送アームがチャンバ１１の外へ出て、次のウエハＷが搬送アームによりチャンバ１１内へ搬入される。この処理を繰り返すことで連続してウエハＷが処理される。
　［階段形状を形成するためのエッチング工程］
　次に、本発明の一実施形態に係る半導体装置の製造方法により行われるエッチング工程について、図４を参照しながら説明する。図４では、本実施形態にて行われるエッチング工程開始前の初期状態（Ｓ１）、第１の工程（Ｓ２）、第２の工程（Ｓ３）、第３の工程（Ｓ４）、エッチング工程完了後の最終状態（Ｓ５）が示されている。
　本実施形態のエッチング工程では、多層膜に階段形状を形成する。
＜エッチング工程開始前の初期状態（Ｓ１）＞
　本実施形態では、基板Ｓ上に第１の膜１１０と第２の膜１２０とが交互に積層された３６層の多層膜ｍｌが形成されている。なお、多層膜ｍｌは、第１の膜１１０及び第２の膜１２０が交互に１６層以上積層されてもよい。
　第１の膜１１０及び第２の膜１２０は、比誘電率が異なる絶縁膜である。比誘電率が異なる多層膜ｍｌとして、本実施形態では、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２にシリコン窒化膜（ＳｉＮ）が形成されている。
　ただし、第１の膜１１０及び第２の膜１２０の組み合わせは、上記のシリコン酸化膜／シリコン窒化膜に限られない。例えば、第１の膜１１０にポリシリコン膜（不純物ドーピング）、第２の膜１２０にポリシリコン膜（不純物ドーピングなし）が形成されてもよい。ドープの有無により第１の膜１１０及び第２の膜１２０の比誘電率を異ならせることができる。不純物ドーピングの不純物として、例えばボロン等をドーピングしてもよい。
　第１の膜１１０及び第２の膜１２０の他の組み合わせとしては、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２０にポリシリコン膜（不純物ドーピング）が形成されてもよいし、第１の膜１１０にシリコン酸化膜（ＳｉＯ２）、第２の膜１２０にポリシリコン膜（不純物ドーピングなし）が形成されてもよい。
　多層膜ｍｌの直上には、マスクとして機能するフォトレジスト層ＰＲが設けられている。このフォトレジスト層ＰＲの主に水平方向のエッチングが、多層膜ｍｌに形成される階段形状に寄与する。フォトレジスト層ＰＲの材料としては、有機膜、アモルファスカーボン膜（α―Ｃ）が一例として挙げられる。ｉ線（波長３６５ｎｍ）のフォトレジスト層ＰＲであってもよい。
＜第１の工程（Ｓ２）＞
　第１の工程では、フォトレジスト層ＰＲをマスクとして第１の膜１１０であるシリコン酸化膜（ＳｉＯ２）をエッチングする。このときのエッチングは、イオンエネルギーにより鉛直方向のエッチングを促進する、所謂通常のエッチングであり、プロセス条件は以下の通りである。
第１の工程のプロセス条件：
圧力　３０ｍＴ（＝3.99966Ｐａ）
第１高周波電源３１及び第２高周波電源３２のパワー　１０００／４００Ｗ    （１４１．５Ｗ／ｃｍ２、５６．６Ｗ／ｃｍ２）
ガス種及びガス流量　Ｏ２／Ａｒ／Ｃ４Ｆ６＝３０／１０００／１６ｓｃｃｍ
＜第２の工程（Ｓ３）＞
　第２の工程では、フォトレジスト層ＰＲをエッチングする。第２の工程では、鉛直方向に対する水平方向のエッチングを高め、フォトレジスト層ＰＲがなるべく水平方向にエッチングされるように、プロセス条件が適正化される。フォトレジスト層ＰＲの水平方向のエッチングのプロセス条件等については後程詳述する。
＜第３の工程（Ｓ４）＞
　第３の工程では、フォトレジスト層ＰＲと第１の膜１１０とをマスクとして第２の膜１２０をエッチングする。このときのエッチングは、イオンエネルギーにより鉛直方向のエッチングを促進するエッチングであり、プロセス条件は以下の通りである。
第３の工程のプロセス条件：
圧力　１５０ｍＴ（＝19.9983Ｐａ）
第１高周波電源３１及び第２高周波電源３２のパワー　３００／８００Ｗ（４２．５Ｗ／ｃｍ２、１１３．２Ｗ／ｃｍ２）
ガス種及びガス流量　ＣＨ２Ｆ２／Ａｒ／Ｃ２＝１４０／４００／７０ｓｃｃｍ
＜エッチング工程完了後の最終状態（Ｓ５）＞
　本実施形態では、第１の工程～第３の工程を繰り返し実行する。これにより、多層膜ｍｌを階段形状に形成することができる。
　［水平方向のエッチング（第２の工程）］
　以上に説明したように、第１の工程及び第３の工程では、鉛直方向へのエッチングを主に促進する、いわゆる通常のエッチングであった。これに対して、第２の工程では、フォトレジスト層ＰＲを鉛直方向ではなく、水平方向に選択的にエッチングする技術が求められる。
　これまでは、水平方向に積極的にエッチングする技術は開示されておらず、フォトレジスト層ＰＲに対して鉛直方向に寄与するイオンエネルギーを低くすることにより鉛直方向へのエッチングを抑止し、ラジカルによる等方的なエッチングを促進させる方法を採用していた。しかしながら、この方法では、イオンエネルギーが低いためエッチングレートが低く、エッチングの加工時間が長時間になり、スループットが低下するという課題がある。
　一方、なんらの方策もとらずに基板Ｓにバイアスパワーを印加してイオンエネルギーを高めると、前述したように、水平方向のエッチング速度は高くなるが、それ以上に鉛直方向のエッチング速度が高くなり、水平方向の選択的な加工が難しくなってしまう。
　また、そもそもフォトレジスト層ＰＲを水平方向にエッチングすることは難しく、鉛直方向も必ずエッチングされてしまう。このため、多層膜ｍｌの最下層まで階段形状を作り終える前にフォトレジスト層ＰＲが削れてなくなってしまう可能性がある。
　よって、フォトレジスト層ＰＲの水平方向のエッチングレートを高め、かつスループットを向上させるために、鉛直方向に対する水平方向のエッチングの比率、すなわち、水平方向へのエッチング指標であるフォトレジスト層トリミング比率（水平方向のエッチングレートを鉛直方向のエッチングレートで割算した比率）を高めることが望まれる。
　そこで、本実施形態に係る半導体装置の製造方法では、ラジカルによる等方的なエッチングに加えて、フォトレジスト層ＰＲの鉛直方向に対する水平方向へのイオンの関与比率を高め、フォトレジスト層トリミング比率を大きくする。このため、水平方向へのイオンの入射が多くなるようにプロセス条件を改善する。以下、水平方向へのエッチングを高めるためのプロセス条件の適正化について説明する。
（圧力とイオン角度分布）
　イオンエネルギーを下げてエッチングに関与するイオンの比率を下げることにより相対的にエッチングに関与するラジカルの比率を高め、水平方向のエッチングを促進する従来方法では、バイアス用の高周波電力を下部電極に印加し、プラズマ中のイオンを基板側に鉛直方向に引き込むことは行われない。また、圧力を数百ｍＴｏｒｒに設定してエッチング処理が行われる。
　本実施形態では、イオンエネルギーによる水平方向へのエッチングを高めるため、基板に入射されるイオン角度と圧力との関係に着目する。図５に示したように、プラズマ空間にはプラスの電荷を持つイオン、マイナスの電荷をもつ電子、中性のラジカルが存在する。ラジカルは、主にラジカルと積層膜との化学反応による化学的エッチングに寄与し、イオンは、主に基板へのイオンの叩き込みによる物理的エッチングに寄与する。従って、図６に示したように、ラジカル（Ｏ＊）によるエッチングは、主にフォトレジスト層ＰＲに対して等方的なエッチングになる。一方、イオン（Ｏ２＋）によるエッチングは、イオン角度によりエッチングに指向性のあるエッチングである。プラズマ中のイオンは、シース領域内に入るとシースに掛かる電圧により加速し、基板に叩き込まれる。
　イオンエネルギーにより水平方向へのエッチングを高めるためには、イオンの入射角度θが４５°になることが理想である。イオンの入射角度が４５°より小さくなると、イオンの入射角度θが小さくなるほど（すなわち、イオンの入射角度が０°に近くなるほど）、イオンによる鉛直方向へのエッチングが促進される。その結果、イオンエネルギーによる水平方向へのエッチング比率が低くなるため好ましくない。
　一方、イオンの入射角度が４５°より大きくなると、イオンの入射角度θが大きくなるほど（すなわち、イオンの入射角度が９０°に近くなるほど）、エッチング対象加工面（図５では側面ＳＷ）の底部にイオンが入射されにくくなり、イオンエネルギーによる水平方向へのエッチングの寄与率が低くなり、好ましくない。
　図７及び図８は、イオンの入射角度の圧力依存性を示す。図７の横軸はイオンの入射角度（°）、縦軸はイオン角度寄与関数ＩＡＤＦ（Ｉｏｎ　Ａｎｇｌｅ　Ｄｉｓｔｒｉｂｕｔｉｏｎ　Ｆｕｎｃｔｉｏｎ）である。図７に示したように、プラズマ中のイオンは様々な角度を持っている。また、イオンの入射角度は、圧力依存性を有している。具体的には、１００ｍＴｏｒｒのオーダの圧力領域ではプラズマ中のイオン散乱角度（イオンの入射角度に相当）は１度のものが２０％程度あるがこの角度ではほとんどのイオンが水平方向のエッチングに寄与していないことがわかる。すなわち、図７に示した１００ｍＴｏｒｒ，５００ｍＴｏｒｒ，１Ｔｏｒｒの圧力帯では、圧力が高くなるほどイオン散乱角度が大きくなり、イオンが水平方向のエッチングに寄与する確率が高くなることが分かる。つまり、圧力が高いほど入射角度が大きいイオンの比率が高くなり、つまり、水平方向のエッチングに関与するイオンの数は増えることになる。そこで、本実施形態ではイオンを水平方向のエッチングに寄与させるべく数Ｔｏｒｒのオーダの高圧力領域でエッチングを行う。
　図８の横軸は圧力（Ｔｏｒｒ）を示す。図８の縦軸はイオンの入射角度を半値幅（ＦＷＨＭ：Ｆｕｌｌ　Ｗｉｄｔｈ　Ｈａｌｆ　Ｍａｘｉｍｕｍ）で示したものである。イオンの入射角度の半値幅は、角度分布の最大値から角度分布の最小値を減算した値の１／２である。半値幅は、イオン中の最も代表的エネルギーを持ったイオンを示す指標である。このイオンの入射角度θが４５°になる圧力が、水平方向へのエッチングへの寄与が最も高くなる好ましい条件となる。
　これに対して図８を参照すると、イオン角度θの半値幅が４５°の場合、圧力は１８Ｔｏｒｒである。よって、圧力を１８Ｔｏｒｒに設定すると、イオンが最も水平方向のエッチングに寄与すると考えられる。
　好適な圧力としては、イオン角度の半値幅が１５°～７５°の範囲の６Ｔｏｒｒ～３０Ｔｏｒｒの圧力帯であってもよい。例えば、下部２周波数印加の半導体製造装置においてマスクトリミングの際にバイアスパワーを印加し、プラズマ中のイオン角度が１５°～７５になるような圧力（６Ｔｏｒｒ～３０Ｔｏｒｒ）に維持しながらフォトレジスト層ＰＲをトリミングすると、フォトレジスト層ＰＲのエッチングレートが向上し高スループットのトリミングが実現できる。
　６Ｔｏｒｒ～３０Ｔｏｒｒの高圧力領域においては、イオンが図５に示したシース領域内に入ると、イオンは加速され衝突回数が増える。よって、イオンがシース領域内に入ると、衝突によりイオンに角度がつきやすくなり、この結果シース内でイオンのもつ角度が大きくなる。これに対して、圧力が６Ｔｏｒｒより低くなると、プラズマ中のイオンが基板に到達するまでに生じる衝突回数が少なくなり、特にシース領域内にてイオンに角度がつきにくくなり、イオンが基板の鉛直方向に入射されやすくなって、イオンの鉛直方向に対する水平方向へのエッチングの関与は減少する。一方、圧力が３０Ｔｏｒｒより高くなると、プラズマ中のイオンが基板に到達するまでに生じる衝突回数が多くなり、イオンエネルギーが減少してイオンの水平方向へのエッチングの関与は減少する。
　よって、上記第２の工程では、プラズマ中のイオンの散乱角度が１５°～７５°になるように処理室内の圧力を６Ｔｏｒｒ～３０Ｔｏｒｒに設定し、プラズマ生成用の高周波電力とバイアス用の高周波電力とを下部電極に印加する。これにより生成されたプラズマによって、フォトレジスト層ＰＲの水平方向の面積を狭めるようにフォトレジスト層ＰＲをエッチングする。
　ただし、イオンの散乱角度が２５°～６５°になるように処理室内の圧力を１０Ｔｏｒｒ～２６Ｔｏｒｒに設定するとより好ましい。
　イオンの散乱角度が３５°～５５°になるように処理室内の圧力を１４Ｔｏｒｒ～２２Ｔｏｒｒに設定すると更に好ましい。
　［水平方向のエッチング（第２の工程）の実験結果］
　以上の理論に基づき、実験を行った。まず、イオン角度と圧力との図７の関係に従って、圧力を１Ｔｏｒｒ（１３３．３２２Ｐａ），５Ｔｏｒｒ（６６６．６１Ｐａ），９Ｔｏｒｒ（１１９９．８９８Ｐａ）と変更した場合の３条件で実験した。マスク材料の水平方向のエッチングがどの程度促進されるかについて、プラズマ生成用の高周波電力とバイアス用の高周波電力の両方を下部電極に印加する下部２周波数電力印加の半導体製造装置（図３：ＣＣＰプラズマ処理装置）及びプラズマ生成用の高周波電力を上部電極へ印加し、バイアス用の高周波電力を下部電極に印加する上下部電力印加の半導体製造装置（図示せず）を用いて実験を行った。下部２周波数電力印加の半導体製造装置であって、上部電極と下部電極との電極間隔（以下ギャップＧＡＰと称する）が狭い装置（以下プラズマ処理装置Ａと称する）の場合の実験結果を図９に示す。上下部電力印加の半導体製造装置であって、上部電極と下部電極とのギャップＧＡＰが広い装置（以下プラズマ処理装置Ｂと称する）の場合の実験結果を図１０に示す。プラズマ処理装置Ａ及びプラズマ処理装置Ｂは、容量結合型のプラズマ処理装置である。
（プラズマ処理装置Ａの場合の水平方向のエッチング（第２の工程）の実験結果）
　まず、初めに図９のプラズマ処理装置Ａの場合の実験結果について説明する。水平方向のエッチング（第２の工程）のフォトレジスト層をエッチングする具体的なプロセス条件は次の通りである。なお、本実施形態ではウエハＷの直径は３００ｍｍである。第１高周波電源の高周波パワーを０Ｗ（比較例），２００Ｗ（実施例１），５００Ｗ（実施例２）に変更する３条件と、処理室内の圧力を１Ｔｏｒｒ，５Ｔｏｒｒ，９Ｔｏｒｒに変更する３条件との組み合わせにより、合計９通りの実験を行った。また、高周波パワーの単位Ｗ／ｃｍ２は単位面積当たり（ｃｍ２）に印加されるパワー（Ｗ）として換算した値を表示している。
・プラズマ処理装置Ａ
ギャップＧＡＰ　　　　　　　　　　　　　３５ｍｍ
高周波の印加方式　　　　　　　　下部２周波
第２高周波電源の高周波（ＨＦ）　１００ＭＨｚ
第２高周波電源の高周波パワー　　１０００Ｗ（１．４１５Ｗ／ｃｍ２）
第１高周波電源の高周波（ＬＦ）　３．２ＭＨｚ
第１高周波電源の高周波パワー　　比較例　：０Ｗ／ｃｍ２
　　　　　　　　　　　　　　　　実施例１：２００Ｗ（０．２８Ｗ／ｃｍ２）
　　　　　　　　　　　　　　　　実施例２：５００Ｗ（０．７１Ｗ／ｃｍ２）
ガス種　　　　　　　　　　　　　Ｏ２（処理室密閉）
伝熱ガス　　　　　　　　　　　　Ｈｅ　２０Ｔｏｒｒ
圧力　　　　　　　　　　　　　　３条件：１，５，９Ｔｏｒｒ
　なお、処理室密閉とは、酸素ガスＯ２を処理室内に充填させ、処理室内が所定の圧力に達したらＡＰＣ（Ａｕｔｏ　Ｐｒｅｓｓｕｒｅ　Ｃｏｎｔｒｏｌｌｅｒ：自動圧力制御装置）を閉じ、ガスを密閉状態とする。このようにしてガスを密閉状態とした後、フォトレジスト層のエッチングを行った。
　以上のプロセス条件において、エッチング処理を行う。比較例では、プラズマ中のイオンを引き込むための第１の高周波パワーＬＦは印加しない。よって、比較例では、イオンはエッチングに積極的に寄与せず、エッチングは主にラジカルのみによって促進される従来の方法と同じである。
　一方、実施例１では、０．２８（Ｗ／ｃｍ２）の第１の高周波パワーＬＦを下部電極に印加する。また、実施例２では、０．７１（Ｗ／ｃｍ２）の第１の高周波パワーＬＦを下部電極に印加する。よって、実施例１及び実施例２では、エッチングにはラジカルとイオンによって促進される。高圧雰囲気の下、実施例１及び実施例２では、イオンは水平方向のエッチングに積極的に寄与すると予測される。
　図９の実験結果を参照すると、５Ｔｏｒｒ及び９Ｔｏｒｒの場合、実施例１及び実施例２のフォトレジスト層トリミング比率は、比較例のフォトレジスト層トリミング比率と同じ、又はそれ以上となっている。具体的には、５Ｔｏｒｒの場合の実施例２のフォトレジスト層トリミング比率は、比較例のフォトレジスト層トリミング比率と同じであるが、５Ｔｏｒｒの場合の実施例１のフォトレジスト層トリミング比率及び９Ｔｏｒｒの場合の実施例１及び実施例２のフォトレジスト層トリミング比率は、比較例のフォトレジスト層トリミング比率より大きくなっている。特に、９Ｔｏｒｒの場合の実施例１のフォトレジスト層トリミング比率は、比較例のフォトレジスト層トリミング比率の２倍程度になっている。
　このように、圧力を１，５，９Ｔｏｒｒと３条件で実験したところ、高圧になるほど、及び第１の高周波パワーＬＦを印加したほうがフォトレジスト層トリミング比率が上昇していることが分かる。以上から、プラズマ処理装置Ａを用いた場合であって、処理室内の圧力が５Ｔｏｒｒより大きく、バイアス用の第１の高周波パワーＬＦが０．２８～０．７１（Ｗ／ｃｍ２）の場合、プラズマ中のイオンが水平方向のエッチングに効果的に関与していることが証明された。
（プラズマ処理装置Ｂの場合の水平方向のエッチング（第２の工程）の実験結果）
　次に、図１０のギャップＧＡＰが広い上下部電力印加のプラズマ処理装置Ｂの場合の実験結果について説明する。水平方向のエッチング（第２の工程）のフォトレジスト層をエッチングする具体的なプロセス条件は次の通りである。第１高周波電源の高周波パワーを０Ｗ（比較例），２００Ｗ（実施例１），５００Ｗ（実施例２）に変更する３条件と、処理室内の圧力を０．１Ｔｏｒｒ，０．５Ｔｏｒｒ，１Ｔｏｒｒ，５Ｔｏｒｒに変更する４条件との組み合わせにより、合計１２通りの実験を行った。
・プラズマ処理装置Ｂ
ギャップＧＡＰ　　　　　　　　　　　　　８７ｍｍ
高周波の印加方式　　　　　　　　上下部２周波
第２高周波電源の高周波（ＨＦ）　６０ＭＨｚ
第２高周波電源の高周波パワー　　１０００Ｗ（１．４１５Ｗ／ｃｍ２）
第１高周波電源の高周波（ＬＦ）　１３．５６ＭＨｚ
第１高周波電源の高周波パワー　　比較例　：０Ｗ／ｃｍ２
　　　　　　　　　　　　　　　　実施例１：２００Ｗ（０．２８Ｗ／ｃｍ２）
　　　　　　　　　　　　　　　　実施例２：５００Ｗ（０．７１Ｗ／ｃｍ２）
ガス種　　　　　　　　　　　　　Ｏ２（処理室密閉）
伝熱ガス　　　　　　　　　　　　Ｈｅ　２０Ｔｏｒｒ
圧力　　　　　　　　　　　　　　４条件：０．１，０．５，１，５Ｔｏｒｒ
　以上のプロセス条件において、エッチング処理を行う。比較例では、プラズマ中のイオンを引き込むための第１の高周波パワーＬＦは印加しない。よって、比較例では、イオンはエッチングに積極的に寄与せず、エッチングは主にラジカルのみによって促進される従来の方法と同じである。
　一方、実施例１では、０．２８（Ｗ／ｃｍ２）の第１の高周波パワーＬＦを下部電極に印加する。また、実施例２では、０．７１（Ｗ／ｃｍ２）の第１の高周波パワーＬＦを下部電極に印加する。よって、実施例１及び実施例２では、エッチングには主にラジカルとイオンが関与する。高圧雰囲気の下、実施例１及び実施例２では、イオンは水平方向のエッチングに積極的に寄与すると予測される。
　ところが、図１０の実験結果を参照すると、高圧方向に向かってフォトレジスト層トリミング比率が顕著に大きくなる傾向は見受けられない。また、第１高周波電源の高周波パワーが０Ｗの場合は水平方向のエッチングレートが最も高い０．１Ｔｏｒｒの場合でも２０ｎｍ／ｍｉｎとほとんど水平方向のエッチングができないことがわかる。
　図９及び図１０の実験結果をグラフ化して比較したものを図１１に示す。図１１のプラズマ処理装置Ａは、図９で示したプロセス条件によってエッチングを実行する半導体製造装置であり、図１１のプラズマ処理装置Ｂは、図１０で示したプロセス条件によってエッチングを実行する半導体製造装置である。
　これによれば、プラズマ処理装置Ａでは、バイアス用の高周波電力ＬＦを印加した実施例１及び実施例２の場合であって圧力を９Ｔｏｒｒに設定した場合、フォトレジスト層トリミング比率は比較例に比べて顕著に大きくなる。つまり、バイアス用の高周波電力ＬＦを印加した実施例１及び実施例２の場合であって圧力を高圧に設定した場合、フォトレジスト層トリミング比率が顕著に高くなっていることがわかる。
　一方、プラズマ処理装置Ｂでは、バイアス用の高周波電力ＬＦを印加した実施例１及び実施例２の場合であって圧力を５Ｔｏｒｒに設定した場合、プラズマ処理装置Ａの場合に比べてフォトレジスト層トリミング比率はさほど大きくなっていない。つまり、バイアス用の高周波電力ＬＦを印加した実施例１及び実施例２の場合であって圧力を高圧に設定した場合、低圧に設定した場合に比べて水平方向のエッチングはやや低下してしまい、かつ水平方向のエッチングレートも微増であることがわかる。図１１のフォトレジスト層トリミング比率を見ると、５Ｔｏｒｒの場合であって５００Ｗのバイアス用高周波パワーＬＦを印加した場合のプラズマ処理装置Ａのフォトレジスト層トリミング比率は、０．６より大きい。一方、５Ｔｏｒｒの場合であって５００Ｗのバイアス用高周波パワーＬＦを印加した場合のプラズマ処理装置Ｂのフォトレジスト層トリミング比率は、０．４より小さい。よって、この場合、プラズマ処理装置Ａのフォトレジスト層トリミング比率は、プラズマ処理装置Ｂのフォトレジスト層トリミング比率の１．５倍程度となっている。更に、９Ｔｏｒｒの場合であって５００Ｗのバイアス用高周波パワーＬＦを印加した場合のプラズマ処理装置Ａのフォトレジスト層トリミング比率は、５Ｔｏｒｒの場合のプラズマ処理装置Ｂのフォトレジスト層トリミング比率の２倍程度となっている。
（上部電極と下部電極の電極間隔（ギャップＧＡＰ）の大きさ）
　プラズマ処理装置Ｂは、プラズマ処理装置Ａよりギャップが広い。また、プラズマ処理装置Ｂでは、プラズマ生成用の高周波は上部電極に印加されるため、上部電極の近傍にてプラズマが生成される。一方、プラズマ処理装置Ａでは、プラズマ生成用の高周波は下部電極に印加されるため、下部電極の近傍にてプラズマが生成される。よって、プラズマ処理装置Ｂでは、プラズマ中のイオンが基板まで到達するまでの移動距離が長い。よって、プラズマ処理装置Ｂの場合、プラズマ中のイオンが、基板まで飛来する間に多数のガスとの衝突が生じ、イオンエネルギーのほとんどが失われてしまう。
　一方、プラズマ処理装置Ａでは、プラズマ中のイオンが基板まで到達するまでの移動距離が短い。よって、プラズマ処理装置Ａの場合、プラズマ中のイオンが基板まで飛来する間にガスと衝突する確率はプラズマ処理装置Ｂの場合より少ない。よって、イオンエネルギーがそれほど失われていない状態で基板まで到達する。
　そのため、ギャップが広いプラズマ処理装置Ｂでは、ギャップが狭いプラズマ処理装置Ａに比べて、バイアス用の高周波パワーを印加し、かつ数Ｔｏｒｒの高圧にプロセス条件を設定したにもかかわらず、水平方向のエッチングは促進されず、水平方向のエッチングレートも高くならなかったと考察される。以上から、フォトレジスト層トリミング比率を向上させるためには、上部電極と下部電極とのギャップは２０ｍｍ～４０ｍｍであることが好ましく、プラズマ生成用の高周波は下部電極に印加することが好ましいことがわかる。
（ＩＣＰ（誘導結合型）プラズマ処理装置）
　ＩＣＰプラズマ処理装置の場合（図示せず）、装置の構造上ギャップが狭いとプラズマの均一性が悪くなる。具体的には、ＩＣＰプラズマ処理装置では、チャンバの外部にコイルが配置され、コイルの下方に位置するチャンバ天井面の一部に誘電窓が形成されている。コイルから発せられた電磁波は、誘電窓を透過しチャンバ内に導入される。導入された電磁波の強度分布はコイルの形状とほぼ同じようなパターンを持つ。よって、チャンバ内のプラズマには、強度が高い電磁波のパターンに応じて円形状にプラズマ密度が高くなる部分が生じる。このプラズマの均一性の悪さを抑制するためには、ギャップを広く取ってプラズマを拡散させる必要がある。よって、ＩＣＰプラズマ処理装置では、装置の構造上、ギャップを広くとる構造にしなければ微細加工の面内均一性を図れない。
　以上から、ＩＣＰプラズマ処理装置の場合、プラズマ処理装置Ｂの場合と同様に、圧力を数Ｔｏｒｒ程度の高圧に設定したとしても、生成されたプラズマから基板までの距離が長いため、プラズマ中のイオンが、基板まで飛来する間に多数のガスと衝突し、イオンエネルギーのほとんどが失われてしまう。このため、水平方向のエッチングは促進されず、水平方向のエッチングレートも高くならない。
　［効果］
　以上に説明したように、本実施形態では、次のプロセス条件（１）～（５）をすべて満たした状態で、多層膜ｍｌ上に形成されたフォトレジスト層ＰＲをエッチングする。
（１）上部電極と下部電極とのギャップが２０ｍｍ～４０ｍｍの平行平板型プラズマ処理装置（ＣＣＰプラズマ処理装置）を使用してエッチングを行う。
（２）下部電極にプラズマ生成用の高周波電力（ＨＦ）を印加する。
（３）プラズマ中のイオンの散乱角度が１５度以上７５度以下になるように処理室内の圧力を６Ｔｏｒｒ以上３０Ｔｏｒｒ以下にする。
（４）下部電極にバイアス用の高周波電力（ＬＦ）を印加する。０．２８（Ｗ／ｃｍ２）～０．７１（Ｗ／ｃｍ２）の高周波電力を印加することが好ましい。
　これによれば、フォトレジスト層トリミング比率を高め、かつ水平方向のエッチングレートを高めることができる。よって、第２の工程において、所望のエッチング速度で、フォトレジスト層の水平方向の面積を狭めるように水平方向にフォトレジスト層ＰＲをエッチングすることができる。これにより、スループットを向上させることができる。また、多層膜ｍｌを段階形状にエッチングする途中で、フォトレジスト層ＰＲがなくなることを防ぐことができる。
　以上、添付図面を参照しながら本発明に係る半導体装置の製造方法の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明に係る半導体装置の製造方法の技術的範囲に属するものと了解される。
　例えば、上記実施形態の第２の工程では、処理ガスとしてＯ２（処理室密閉）が用いられたが、本発明に係る半導体装置の製造方法では、これに限らず、Ｏ２、Ｈ２、Ｎ２、ＣＯ、ＣＯ２の中から少なくとも１つ選択されたガスを使用することができる。また、上記実施形態の第２の工程では、便宜上ガスを密閉状態としたが、ガスの供給方法は、通常通り所望のガスを所定のガス流量で流し続けても良い。
　本発明においてプラズマ処理を施される被処理体は、半導体ウエハに限られず、例えば、フラットパネルディスプレイ（ＦＰＤ：Ｆｌａｔ　Ｐａｎｅｌ　Ｄｉｓｐｌａｙ）用の大型基板、ＥＬ素子又は太陽電池用の基板であってもよい。
　また、本発明に係る半導体装置の製造方法において、前記第２の工程では、前記処理室内の圧力を１０Ｔｏｒｒ以上２６Ｔｏｒｒ以下に設定してもよい。
　前記第２の工程では、前記処理室内の圧力を１４Ｔｏｒｒ以上２２Ｔｏｒｒ以下に設定してもよい。
　前記第２の工程では、０．２８Ｗ／ｃｍ２以上０．７１Ｗ／ｃｍ２以下のバイアス用の高周波電力を前記下部電極に印加してもよい。
　前記第２の工程では、処理ガスとしてＯ２、Ｈ２、Ｎ２、ＣＯ、ＣＯ２の中から少なくとも１つ選択されたガスを使用してもよい。
　前記第１の膜はシリコン酸化膜からなり、前記第２の膜はシリコン窒化膜からなってもよい。
　前記多層膜は、前記第１の膜及び前記第２の膜が交互に１６層以上積層されてもよい。
　本国際出願は、２０１２年２月１７日に出願された日本国特許出願２０１２－０３３３７２号に基づく優先権及び２０１２年２月２７日に出願された米国仮出願６１／６０３４０５号に基づく優先権を主張するものであり、その全内容を本国際出願に援用する。
　１０　　　　プラズマ処理装置
　１１　　　　チャンバ
　１２　　　　載置台（下部電極）
　３１　　　　第１高周波電源（バイアス用）
　３２　　　　第２高周波電源（プラズマ生成用）
　３８　　　　シャワーヘッド（上部電極）
　６２　　　　ガス供給源
　８０　　　　制御装置
　１１０　　　第１の膜
　１２０　　　第２の膜
　ＰＲ　　　　フォトレジスト層

Claims (7)

  1. 　上部電極と下部電極とを有する平行平板型プラズマ処理装置において、処理ガスを導入し前記下部電極に高周波電力を印加することによりプラズマを生成し、基板上に比誘電率の異なる第１の膜及び第２の膜が交互に積層された多層膜を、該多層膜上のフォトレジスト層をマスクとして前記プラズマによりエッチングし、前記多層膜を階段形状に形成するための半導体装置の製造方法であって、
    　前記フォトレジスト層を前記マスクとして前記第１の膜をエッチングする第１工程と、
    　処理室内の圧力を６Ｔｏｒｒ以上３０Ｔｏｒｒ以下に設定し、プラズマ生成用の高周波電力とバイアス用の高周波電力とを前記下部電極に印加することによりプラズマを生成し、生成されたプラズマにより前記フォトレジスト層の水平方向の面積を狭めるように前記フォトレジスト層をエッチングする第２の工程と、
    　前記フォトレジスト層と前記第１の膜とを前記マスクとして前記第２の膜をエッチングする第３の工程と、を含み、
    　前記第１の工程及至前記第３の工程を所定回数繰り返し実行することを特徴とする半導体装置の製造方法。
  2. 　前記第２の工程では、前記処理室内の圧力を１０Ｔｏｒｒ以上２６Ｔｏｒｒ以下に設定することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第２の工程では、前記処理室内の圧力を１４Ｔｏｒｒ以上２２Ｔｏｒｒ以下に設定することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 　前記第２の工程では、０．２８Ｗ／ｃｍ２以上０．７１Ｗ／ｃｍ２以下のバイアス用の高周波電力を前記下部電極に印加することを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 　前記第２の工程では、処理ガスとしてＯ２、Ｈ２、Ｎ２、ＣＯ、ＣＯ２の中から少なくとも１つ選択されたガスを使用することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第１の膜はシリコン酸化膜からなり、前記第２の膜はシリコン窒化膜からなることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 　前記多層膜は、前記第１の膜及び前記第２の膜が交互に１６層以上積層されていることを特徴とする請求項１に記載の半導体装置の製造方法。
PCT/JP2013/052633 2012-02-17 2013-02-05 半導体装置の製造方法 WO2013121936A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380007751.XA CN104081502B (zh) 2012-02-17 2013-02-05 半导体器件的制造方法
KR1020147021411A KR102038608B1 (ko) 2012-02-17 2013-02-05 반도체 장치의 제조 방법
US14/376,644 US9202707B2 (en) 2012-02-17 2013-02-05 Semiconductor device manufacturing method

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2012-033372 2012-02-17
JP2012033372A JP5912637B2 (ja) 2012-02-17 2012-02-17 半導体装置の製造方法
US201261603405P 2012-02-27 2012-02-27
US61/603,405 2012-02-27

Publications (1)

Publication Number Publication Date
WO2013121936A1 true WO2013121936A1 (ja) 2013-08-22

Family

ID=48984049

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/052633 WO2013121936A1 (ja) 2012-02-17 2013-02-05 半導体装置の製造方法

Country Status (6)

Country Link
US (1) US9202707B2 (ja)
JP (1) JP5912637B2 (ja)
KR (1) KR102038608B1 (ja)
CN (1) CN104081502B (ja)
TW (1) TW201351499A (ja)
WO (1) WO2013121936A1 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362109B2 (en) 2013-10-16 2016-06-07 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
CN105762115A (zh) * 2014-12-18 2016-07-13 中芯国际集成电路制造(上海)有限公司 存储器件的形成方法
US9401273B2 (en) 2013-12-11 2016-07-26 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9576790B2 (en) 2013-10-16 2017-02-21 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9576792B2 (en) 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
KR20190085873A (ko) 2018-01-11 2019-07-19 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US10580645B2 (en) 2018-04-30 2020-03-03 Asm Ip Holding B.V. Plasma enhanced atomic layer deposition (PEALD) of SiN using silicon-hydrohalide precursors
US11056353B2 (en) 2017-06-01 2021-07-06 Asm Ip Holding B.V. Method and structure for wet etch utilizing etch protection layer comprising boron and carbon
US11996286B2 (en) 2020-12-09 2024-05-28 Asm Ip Holding B.V. Silicon precursors for silicon nitride deposition

Families Citing this family (370)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10378106B2 (en) 2008-11-14 2019-08-13 Asm Ip Holding B.V. Method of forming insulation film by modified PEALD
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US9793148B2 (en) 2011-06-22 2017-10-17 Asm Japan K.K. Method for positioning wafers in multiple wafer transport
US10364496B2 (en) 2011-06-27 2019-07-30 Asm Ip Holding B.V. Dual section module having shared and unshared mass flow controllers
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
US8946830B2 (en) 2012-04-04 2015-02-03 Asm Ip Holdings B.V. Metal oxide protective layer for a semiconductor device
US9558931B2 (en) 2012-07-27 2017-01-31 Asm Ip Holding B.V. System and method for gas-phase sulfur passivation of a semiconductor surface
US9659799B2 (en) 2012-08-28 2017-05-23 Asm Ip Holding B.V. Systems and methods for dynamic semiconductor process scheduling
US9021985B2 (en) 2012-09-12 2015-05-05 Asm Ip Holdings B.V. Process gas management for an inductively-coupled plasma deposition reactor
US9324811B2 (en) 2012-09-26 2016-04-26 Asm Ip Holding B.V. Structures and devices including a tensile-stressed silicon arsenic layer and methods of forming same
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US9640416B2 (en) 2012-12-26 2017-05-02 Asm Ip Holding B.V. Single-and dual-chamber module-attachable wafer-handling chamber
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9484191B2 (en) 2013-03-08 2016-11-01 Asm Ip Holding B.V. Pulsed remote plasma method and system
US9589770B2 (en) 2013-03-08 2017-03-07 Asm Ip Holding B.V. Method and systems for in-situ formation of intermediate reactive species
US8993054B2 (en) 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9018111B2 (en) 2013-07-22 2015-04-28 Asm Ip Holding B.V. Semiconductor reaction chamber with plasma capabilities
US9793115B2 (en) 2013-08-14 2017-10-17 Asm Ip Holding B.V. Structures and devices including germanium-tin films and methods of forming same
US9240412B2 (en) 2013-09-27 2016-01-19 Asm Ip Holding B.V. Semiconductor structure and device and methods of forming same using selective epitaxial process
US9556516B2 (en) 2013-10-09 2017-01-31 ASM IP Holding B.V Method for forming Ti-containing film by PEALD using TDMAT or TDEAT
US9343308B2 (en) * 2013-10-28 2016-05-17 Asm Ip Holding B.V. Method for trimming carbon-containing film at reduced trimming rate
US10179947B2 (en) 2013-11-26 2019-01-15 Asm Ip Holding B.V. Method for forming conformal nitrided, oxidized, or carbonized dielectric film by atomic layer deposition
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US9447498B2 (en) 2014-03-18 2016-09-20 Asm Ip Holding B.V. Method for performing uniform processing in gas system-sharing multiple reaction chambers
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US9404587B2 (en) 2014-04-24 2016-08-02 ASM IP Holding B.V Lockout tagout for semiconductor vacuum valve
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9543180B2 (en) 2014-08-01 2017-01-10 Asm Ip Holding B.V. Apparatus and method for transporting wafers between wafer carrier and process tool under vacuum
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US9657845B2 (en) 2014-10-07 2017-05-23 Asm Ip Holding B.V. Variable conductance gas distribution apparatus and method
KR102300403B1 (ko) 2014-11-19 2021-09-09 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
KR102263121B1 (ko) 2014-12-22 2021-06-09 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 및 그 제조 방법
US9478415B2 (en) 2015-02-13 2016-10-25 Asm Ip Holding B.V. Method for forming film having low resistance and shallow junction depth
US10529542B2 (en) 2015-03-11 2020-01-07 Asm Ip Holdings B.V. Cross-flow reactor and method
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US9613824B2 (en) * 2015-05-14 2017-04-04 Tokyo Electron Limited Etching method
JP6449141B2 (ja) * 2015-06-23 2019-01-09 東京エレクトロン株式会社 エッチング処理方法及びプラズマ処理装置
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
US9899291B2 (en) 2015-07-13 2018-02-20 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10043661B2 (en) 2015-07-13 2018-08-07 Asm Ip Holding B.V. Method for protecting layer by forming hydrocarbon-based extremely thin film
US10083836B2 (en) 2015-07-24 2018-09-25 Asm Ip Holding B.V. Formation of boron-doped titanium metal films with high work function
US10087525B2 (en) 2015-08-04 2018-10-02 Asm Ip Holding B.V. Variable gap hard stop design
US9647114B2 (en) 2015-08-14 2017-05-09 Asm Ip Holding B.V. Methods of forming highly p-type doped germanium tin films and structures and devices including the films
US9711345B2 (en) 2015-08-25 2017-07-18 Asm Ip Holding B.V. Method for forming aluminum nitride-based film by PEALD
US9960072B2 (en) 2015-09-29 2018-05-01 Asm Ip Holding B.V. Variable adjustment for precise matching of multiple chamber cavity housings
KR102522161B1 (ko) * 2015-10-08 2023-04-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9704878B2 (en) 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9909214B2 (en) 2015-10-15 2018-03-06 Asm Ip Holding B.V. Method for depositing dielectric film in trenches by PEALD
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US10322384B2 (en) 2015-11-09 2019-06-18 Asm Ip Holding B.V. Counter flow mixer for process chamber
US9455138B1 (en) 2015-11-10 2016-09-27 Asm Ip Holding B.V. Method for forming dielectric film in trenches by PEALD using H-containing gas
US9905420B2 (en) 2015-12-01 2018-02-27 Asm Ip Holding B.V. Methods of forming silicon germanium tin films and structures and devices including the films
US9607837B1 (en) 2015-12-21 2017-03-28 Asm Ip Holding B.V. Method for forming silicon oxide cap layer for solid state diffusion process
US9627221B1 (en) 2015-12-28 2017-04-18 Asm Ip Holding B.V. Continuous process incorporating atomic layer etching
US9735024B2 (en) 2015-12-28 2017-08-15 Asm Ip Holding B.V. Method of atomic layer etching using functional group-containing fluorocarbon
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10468251B2 (en) 2016-02-19 2019-11-05 Asm Ip Holding B.V. Method for forming spacers using silicon nitride film for spacer-defined multiple patterning
US9754779B1 (en) 2016-02-19 2017-09-05 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10501866B2 (en) 2016-03-09 2019-12-10 Asm Ip Holding B.V. Gas distribution apparatus for improved film uniformity in an epitaxial system
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US9892913B2 (en) 2016-03-24 2018-02-13 Asm Ip Holding B.V. Radial and thickness control via biased multi-port injection settings
US10087522B2 (en) 2016-04-21 2018-10-02 Asm Ip Holding B.V. Deposition of metal borides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
KR102592471B1 (ko) 2016-05-17 2023-10-20 에이에스엠 아이피 홀딩 비.브이. 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10388509B2 (en) 2016-06-28 2019-08-20 Asm Ip Holding B.V. Formation of epitaxial layers via dislocation filtering
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9793135B1 (en) 2016-07-14 2017-10-17 ASM IP Holding B.V Method of cyclic dry etching using etchant film
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
KR102354490B1 (ko) 2016-07-27 2022-01-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10395919B2 (en) 2016-07-28 2019-08-27 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10177025B2 (en) 2016-07-28 2019-01-08 Asm Ip Holding B.V. Method and apparatus for filling a gap
US10090316B2 (en) 2016-09-01 2018-10-02 Asm Ip Holding B.V. 3D stacked multilayer semiconductor memory using doped select transistor channel
CN106206454B (zh) * 2016-09-12 2019-05-03 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
US10410943B2 (en) 2016-10-13 2019-09-10 Asm Ip Holding B.V. Method for passivating a surface of a semiconductor and related systems
US9997366B2 (en) * 2016-10-19 2018-06-12 Lam Research Corporation Silicon oxide silicon nitride stack ion-assisted etch
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10435790B2 (en) 2016-11-01 2019-10-08 Asm Ip Holding B.V. Method of subatmospheric plasma-enhanced ALD using capacitively coupled electrodes with narrow gap
US10134757B2 (en) 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10340135B2 (en) 2016-11-28 2019-07-02 Asm Ip Holding B.V. Method of topologically restricted plasma-enhanced cyclic deposition of silicon or metal nitride
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US9916980B1 (en) 2016-12-15 2018-03-13 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10283353B2 (en) 2017-03-29 2019-05-07 Asm Ip Holding B.V. Method of reforming insulating film deposited on substrate with recess pattern
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10103040B1 (en) 2017-03-31 2018-10-16 Asm Ip Holding B.V. Apparatus and method for manufacturing a semiconductor device
USD830981S1 (en) 2017-04-07 2018-10-16 Asm Ip Holding B.V. Susceptor for semiconductor substrate processing apparatus
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US10446393B2 (en) 2017-05-08 2019-10-15 Asm Ip Holding B.V. Methods for forming silicon-containing epitaxial layers and related semiconductor device structures
US10504742B2 (en) 2017-05-31 2019-12-10 Asm Ip Holding B.V. Method of atomic layer etching using hydrogen plasma
US10886123B2 (en) 2017-06-02 2021-01-05 Asm Ip Holding B.V. Methods for forming low temperature semiconductor layers and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10605530B2 (en) 2017-07-26 2020-03-31 Asm Ip Holding B.V. Assembly of a liner and a flange for a vertical furnace as well as the liner and the vertical furnace
US10312055B2 (en) 2017-07-26 2019-06-04 Asm Ip Holding B.V. Method of depositing film by PEALD using negative bias
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US10236177B1 (en) 2017-08-22 2019-03-19 ASM IP Holding B.V.. Methods for depositing a doped germanium tin semiconductor and related semiconductor device structures
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102401446B1 (ko) 2017-08-31 2022-05-24 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102374697B1 (ko) * 2017-09-07 2022-03-15 삼성전자주식회사 반도체 소자의 제조방법
US10607895B2 (en) 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
WO2019103613A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. A storage device for storing wafer cassettes for use with a batch furnace
US10290508B1 (en) 2017-12-05 2019-05-14 Asm Ip Holding B.V. Method for forming vertical spacers for spacer-defined patterning
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
TWI852426B (zh) 2018-01-19 2024-08-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沈積方法
KR102695659B1 (ko) 2018-01-19 2024-08-14 에이에스엠 아이피 홀딩 비.브이. 플라즈마 보조 증착에 의해 갭 충진 층을 증착하는 방법
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US10535516B2 (en) 2018-02-01 2020-01-14 Asm Ip Holdings B.V. Method for depositing a semiconductor structure on a surface of a substrate and related semiconductor structures
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
CN108557758B (zh) * 2018-02-08 2020-04-28 南京大学 一种循环交替刻蚀同质多级坡面台阶引导生长纳米线阵列的方法
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US10510536B2 (en) 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
CN109196644B (zh) * 2018-04-18 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法
TWI843623B (zh) 2018-05-08 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
TW202349473A (zh) 2018-05-11 2023-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
US11499222B2 (en) 2018-06-27 2022-11-15 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
KR102686758B1 (ko) 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US10483099B1 (en) 2018-07-26 2019-11-19 Asm Ip Holding B.V. Method for forming thermally stable organosilicon polymer film
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344B (zh) 2018-10-01 2024-10-25 Asmip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US10381219B1 (en) 2018-10-25 2019-08-13 Asm Ip Holding B.V. Methods for forming a silicon nitride film
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10559458B1 (en) 2018-11-26 2020-02-11 Asm Ip Holding B.V. Method of forming oxynitride film
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
KR20210089260A (ko) * 2018-12-05 2021-07-15 램 리써치 코포레이션 보이드 프리 (void free) 저응력 (low stress) 충진
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
TWI756590B (zh) 2019-01-22 2022-03-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
JP2020136678A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための方法および装置
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
CN111627809B (zh) * 2019-02-28 2024-03-22 东京毅力科创株式会社 基片处理方法和基片处理装置
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
CN110416077A (zh) * 2019-07-12 2019-11-05 深圳市华星光电技术有限公司 膜层结构的干法刻蚀方法及膜层结构
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
KR20210053193A (ko) 2019-10-29 2021-05-11 에이에스엠 아이피 홀딩 비.브이. N형 도핑된 재료를 표면 상에 선택적으로 형성하는 방법, n형 도핑된 재료를 선택적으로 형성하기 위한 시스템, 및 이를 사용하여 형성된 구조체
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11885013B2 (en) 2019-12-17 2024-01-30 Asm Ip Holding B.V. Method of forming vanadium nitride layer and structure including the vanadium nitride layer
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
JP2021111783A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー チャネル付きリフトピン
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR20210093163A (ko) 2020-01-16 2021-07-27 에이에스엠 아이피 홀딩 비.브이. 고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210132605A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
JP2021177545A (ja) 2020-05-04 2021-11-11 エーエスエム・アイピー・ホールディング・ベー・フェー 基板を処理するための基板処理システム
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202200837A (zh) 2020-05-22 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR102707957B1 (ko) 2020-07-08 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
TW202212623A (zh) 2020-08-26 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成金屬氧化矽層及金屬氮氧化矽層的方法、半導體結構、及系統
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202226899A (zh) 2020-12-22 2022-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具匹配器的電漿處理裝置
TW202242184A (zh) 2020-12-22 2022-11-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 前驅物膠囊、前驅物容器、氣相沉積總成、及將固態前驅物裝載至前驅物容器中之方法
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
CN116322057A (zh) * 2021-02-22 2023-06-23 长江存储科技有限责任公司 三维存储器装置的接触部结构及其形成方法
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
WO2024171888A1 (ja) * 2023-02-15 2024-08-22 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04280629A (ja) * 1991-03-08 1992-10-06 Fujitsu Ltd 微細階段状構造体の製造方法およびそれを用いた半導　　　　　　　　　　　　体装置
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
US6391787B1 (en) * 2000-10-13 2002-05-21 Lam Research Corporation Stepped upper electrode for plasma processing uniformity
US7851369B2 (en) * 2006-06-05 2010-12-14 Lam Research Corporation Hardmask trim method
JP2008078404A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
JP2009170661A (ja) * 2008-01-16 2009-07-30 Toshiba Corp 半導体装置の製造方法
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2009266944A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101434588B1 (ko) * 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US7786020B1 (en) * 2009-07-30 2010-08-31 Hynix Semiconductor Inc. Method for fabricating nonvolatile memory device
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011003722A (ja) * 2009-06-18 2011-01-06 Toshiba Corp 半導体装置の製造方法
JP2011166061A (ja) * 2010-02-15 2011-08-25 Toshiba Corp 半導体装置の製造方法

Cited By (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905416B2 (en) 2013-03-14 2018-02-27 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US11069522B2 (en) 2013-03-14 2021-07-20 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US11289327B2 (en) 2013-03-14 2022-03-29 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US10424477B2 (en) 2013-03-14 2019-09-24 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9564309B2 (en) 2013-03-14 2017-02-07 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US10395917B2 (en) 2013-03-14 2019-08-27 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US11587783B2 (en) 2013-03-14 2023-02-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9824881B2 (en) 2013-03-14 2017-11-21 Asm Ip Holding B.V. Si precursors for deposition of SiN at low temperatures
US9922817B2 (en) 2013-10-16 2018-03-20 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9576790B2 (en) 2013-10-16 2017-02-21 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9362109B2 (en) 2013-10-16 2016-06-07 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US10790137B2 (en) 2013-10-16 2020-09-29 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9543140B2 (en) 2013-10-16 2017-01-10 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US10410856B2 (en) 2013-10-16 2019-09-10 Asm Ip Holding B.V. Deposition of boron and carbon containing materials
US9837263B2 (en) 2013-12-11 2017-12-05 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US10818489B2 (en) 2013-12-11 2020-10-27 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based material
US10199211B2 (en) 2013-12-11 2019-02-05 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US10515794B2 (en) 2013-12-11 2019-12-24 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US9401273B2 (en) 2013-12-11 2016-07-26 Asm Ip Holding B.V. Atomic layer deposition of silicon carbon nitride based materials
US10262854B2 (en) 2014-09-17 2019-04-16 Asm Ip Holding B.V. Deposition of SiN
US11367613B2 (en) 2014-09-17 2022-06-21 Asm Ip Holding B.V. Deposition of SiN
US9576792B2 (en) 2014-09-17 2017-02-21 Asm Ip Holding B.V. Deposition of SiN
US10741386B2 (en) 2014-09-17 2020-08-11 Asm Ip Holding B.V. Deposition of SiN
CN105762115B (zh) * 2014-12-18 2018-12-21 中芯国际集成电路制造(上海)有限公司 存储器件的形成方法
CN105762115A (zh) * 2014-12-18 2016-07-13 中芯国际集成电路制造(上海)有限公司 存储器件的形成方法
US11133181B2 (en) 2015-08-24 2021-09-28 Asm Ip Holding B.V. Formation of SiN thin films
US10410857B2 (en) 2015-08-24 2019-09-10 Asm Ip Holding B.V. Formation of SiN thin films
US11784043B2 (en) 2015-08-24 2023-10-10 ASM IP Holding, B.V. Formation of SiN thin films
US11056353B2 (en) 2017-06-01 2021-07-06 Asm Ip Holding B.V. Method and structure for wet etch utilizing etch protection layer comprising boron and carbon
KR20190085873A (ko) 2018-01-11 2019-07-19 도쿄엘렉트론가부시키가이샤 에칭 방법 및 에칭 장치
US10658193B2 (en) 2018-01-11 2020-05-19 Tokyo Electron Limited Etching method and etching apparatus
US10580645B2 (en) 2018-04-30 2020-03-03 Asm Ip Holding B.V. Plasma enhanced atomic layer deposition (PEALD) of SiN using silicon-hydrohalide precursors
US11996286B2 (en) 2020-12-09 2024-05-28 Asm Ip Holding B.V. Silicon precursors for silicon nitride deposition

Also Published As

Publication number Publication date
US20140363980A1 (en) 2014-12-11
TW201351499A (zh) 2013-12-16
CN104081502B (zh) 2016-06-29
JP5912637B2 (ja) 2016-04-27
CN104081502A (zh) 2014-10-01
KR20140125370A (ko) 2014-10-28
TWI563561B (ja) 2016-12-21
US9202707B2 (en) 2015-12-01
KR102038608B1 (ko) 2019-10-30
JP2013171890A (ja) 2013-09-02

Similar Documents

Publication Publication Date Title
JP5912637B2 (ja) 半導体装置の製造方法
KR102034556B1 (ko) 플라즈마 처리 방법
US9449838B2 (en) Semiconductor device manufacturing method
TWI621176B (zh) Semiconductor device manufacturing method
WO2014069559A1 (ja) プラズマ処理方法及びプラズマ処理装置
KR102307417B1 (ko) 에칭 방법
JP6431557B2 (ja) プラズマ処理装置及びプラズマ処理方法
JP2007258426A (ja) プラズマエッチング方法
US9418863B2 (en) Method for etching etching target layer
JP2020088174A (ja) エッチング方法及び基板処理装置
CN110034021B (zh) 蚀刻方法和蚀刻装置
JP2021028968A (ja) 基板および基板処理方法
JP6077354B2 (ja) プラズマ処理方法及びプラズマ処理装置
JP7267484B2 (ja) エッチング方法およびエッチング装置
US11810792B2 (en) Etching method and substrate processing apparatus

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13749736

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20147021411

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14376644

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13749736

Country of ref document: EP

Kind code of ref document: A1