WO2008050376A1 - Procédé et appareil pour la fabrication de dispositifs semi-conducteurs - Google Patents

Procédé et appareil pour la fabrication de dispositifs semi-conducteurs Download PDF

Info

Publication number
WO2008050376A1
WO2008050376A1 PCT/JP2006/319586 JP2006319586W WO2008050376A1 WO 2008050376 A1 WO2008050376 A1 WO 2008050376A1 JP 2006319586 W JP2006319586 W JP 2006319586W WO 2008050376 A1 WO2008050376 A1 WO 2008050376A1
Authority
WO
WIPO (PCT)
Prior art keywords
bump
semiconductor device
manufacturing
heating means
heating
Prior art date
Application number
PCT/JP2006/319586
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Matsui
Yutaka Makino
Yoshito Akutagawa
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2006/319586 priority Critical patent/WO2008050376A1/ja
Priority to CN2006800559033A priority patent/CN101512741B/zh
Priority to JP2008540798A priority patent/JP5282571B2/ja
Priority to KR1020097005720A priority patent/KR101030764B1/ko
Publication of WO2008050376A1 publication Critical patent/WO2008050376A1/ja
Priority to US12/412,970 priority patent/US8302843B2/en
Priority to US13/523,007 priority patent/US20120251968A1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/742—Apparatus for manufacturing bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1181—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81012—Mechanical cleaning, e.g. abrasion using hydro blasting, brushes, ultrasonic cleaning, dry ice blasting, gas-flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/384—Bump effects
    • H01L2924/3841—Solder bridging

Definitions

  • the present invention relates to a semiconductor device manufacturing method and a manufacturing apparatus for heating a substrate in which bumps are respectively provided on a plurality of electrodes formed on a surface and melting the bumps for reflow.
  • the substrate is placed in a heat treatment chamber. And heat from the back of the board to melt the bumps and reflow.
  • Patent Documents 1 and 2 disclose a technique for introducing formic acid or the like into a heat treatment chamber that reduces and removes the acid film formed on the bump surface during the reflow process.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-210555
  • Patent Document 2 JP-A-7-164141
  • FIG. 7A to FIG. 7C are schematic diagrams for explaining the problems of the conventional solder bump reflow processing technology.
  • the upper diagram shows the inside of the heat treatment chamber
  • the lower diagram shows an enlarged view of the solder bump in the rectangular frame in the upper diagram.
  • a semiconductor wafer 110 in which solder bumps 112 are respectively provided on a plurality of electrode terminals 111 formed on the surface is formed into a heat treatment chamber 101. Install on the support pin 102 inside.
  • the solder bump 112 is formed in the upper (umbrella-shaped portion) 112b larger than the lower portion 112a (root portion), in the shape of a V, or a single bar hung by the Maki method, for example. Illustrate.
  • a reducing gas formic acid in this case, is introduced into the heat treatment chamber 101, and the heat treatment is performed by the heater 104 disposed so as to face the lower part of the heat treatment chamber 101, that is, the back surface of the semiconductor wafer 110.
  • the inside of the chamber 101 is heated to a predetermined temperature that is higher than the reduction temperature of the surface oxide film (not shown) formed on the surface of the solder bump 112 and lower than the melting temperature of the solder bump 112.
  • the surface oxide film is removed and the surface of the solder bump 112 is exposed.
  • the substrate moving mechanism (not shown) drives the support pins 102 upward and downward to move the support pins 102 downward and approach the heater 104.
  • the heater 104 heats the semiconductor wafer 110 to a predetermined temperature equal to or higher than the melting temperature of the solder bump 112.
  • the melting start timing is different between the lower portion 112a and the upper portion 112b of the solder bump 112, and melting starts from the lower portion 112a.
  • the contacted non-binder bump 112 maintains the contacted state even if it is completely melted by the above heating. Therefore, as shown in FIG. 7C, there is a problem that a bridge 113 is formed between the solder bumps 112 that are in contact with each other and a short circuit occurs.
  • the present invention has been made in view of the above-described problems, and further reduces the distance between adjacent bumps in response to the demand for further miniaturization of semiconductor devices and electronic devices. Realizes good and expected bump reflow without causing short circuit between the bumps.
  • the object is to provide a method and apparatus for manufacturing a semiconductor device that realizes a product with high performance.
  • the substrate processing method of the present invention includes a first step of heating and melting only an upper part of a bump formed on an electrode on one main surface of a semiconductor substrate, and also heating a lower part of the bump, And a second step of melting the entire bulb.
  • the semiconductor device manufacturing apparatus of the present invention includes a first heating means provided in the upper part of the chamber, and a second heating means provided in the lower part of the chamber.
  • the distance between adjacent bumps can be shortened in response to a demand for further miniaturization and higher integration of semiconductor devices and electronic devices, but a short circuit is caused between the bumps. It is possible to achieve a good and reliable bump reflow and a highly reliable product.
  • FIG. 1 is a schematic diagram showing a schematic configuration of a semiconductor device manufacturing apparatus according to the present embodiment.
  • FIG. 2A is a schematic cross-sectional view showing a method of forming solder bumps used in this embodiment in the order of steps.
  • FIG. 2B is a schematic cross-sectional view showing a method of forming solder bumps used in this embodiment in the order of steps, following FIG. 2A.
  • FIG. 2C is a schematic cross-sectional view showing a method of forming solder bumps used in this embodiment in the order of steps, following FIG. 2B.
  • FIG. 2D is a schematic cross-sectional view showing a method of forming solder bumps used in this embodiment in the order of steps, following FIG. 2C.
  • FIG. 3A is a schematic view showing the substrate processing method according to the present embodiment in the order of steps.
  • FIG. 3B is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 3A.
  • FIG. 3C is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 3B.
  • FIG. 4A shows the substrate processing method according to the present embodiment in the order of steps, following FIG. 3C. It is a schematic diagram.
  • FIG. 4B is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 4A.
  • FIG. 4C is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 4B.
  • FIG. 5A is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 4C.
  • FIG. 5B is a schematic diagram showing the substrate processing method according to the present embodiment in the order of steps, following FIG. 5A.
  • FIG. 6 is a schematic sectional view showing an example of another semiconductor wafer to be processed in the present embodiment.
  • FIG. 7A is a schematic diagram for explaining the problems of the conventional solder bump reflow processing technique.
  • FIG. 7B is a schematic diagram for explaining the problems of the conventional solder bump reflow processing technique, following FIG. 7A.
  • FIG. 7C is a schematic diagram for explaining the problems of the conventional solder bump reflow processing technology, following FIG. 7B.
  • the inventor of the present invention has conceived that the short circuit between adjacent bumps at the time of reflow of the bumps is caused by heating from below the bumps, and has arrived at the present invention.
  • the upper part of the bump is first heated to a predetermined temperature equal to or higher than the melting temperature of the bump, and the upper force is also started to melt first.
  • the lower part of the bump is heated to a predetermined temperature equal to or higher than the melting temperature of the bump to melt the lower part.
  • the upper part of the bump is already melted and the solder viscosity is lowered, and when the lower part is melted, the bump melts almost uniformly without unevenness, and has a substantially spherical (or hemispherical) shape. Takes a stable shape. Therefore, even if thermal vibration or the like occurs, there is no concern that the bump will tilt because it is already in a stable shape. A low state is obtained.
  • the present inventor has conceived a specific configuration of a semiconductor device manufacturing apparatus that realizes the above-described heat treatment.
  • the first heating means is disposed on the back surface of the substrate so as to face the front surface of the substrate in a veg heat treatment chamber in which each of the upper and lower bump heat treatments is performed freely.
  • the second heating means is arranged so as to face each other, and a configuration is adopted in which the heating means can be controlled independently or simultaneously.
  • substrate moving means for moving the substrate relative to the first heating means or the second heating means is arranged.
  • FIG. 1 is a schematic diagram showing a schematic configuration of the semiconductor device manufacturing apparatus according to the present embodiment.
  • This semiconductor device manufacturing apparatus includes a substrate to be processed, here, a heat treatment chamber 1 that houses a semiconductor wafer 1.
  • the support pins 2 are for supporting the semiconductor wafer on the outer periphery thereof, and four support pins are provided here (only two are shown in the illustrated example). O These four support pins 2
  • the semiconductor wafer is uniformly supported and fixed.
  • the support pin 2 passes through the lower heater 4 and is provided with a moving mechanism (not shown) that moves in the vertical direction with respect to the lower heater 4.
  • the upper heater 3 is, for example, an infrared lamp heater or the like, and is provided in the upper portion of the heat treatment chamber 1, that is, on the surface of the semiconductor wafer (surface on which solder bumps are provided). It is equipped with a heating control mechanism (not shown) that can be controlled at a desired heating temperature and heating time.
  • the lower heater 4 is, for example, an infrared lamp heater or the like.
  • a heating control mechanism (not shown) is provided on the back side (the side where the solder bumps are provided) of the installed semiconductor wafer and can be controlled at a desired heating temperature and heating time. ing.
  • the upper heater 3 and the lower heater 4 are configured to be able to control heating independently or simultaneously (cooperating).
  • the moving mechanism 5 moves the upper heater 3 freely upward and downward with respect to the surface of the installed semiconductor wafer.
  • the moving mechanism 5 includes an air cylinder.
  • the moving mechanism 6 moves the lower heater 4 freely upward and downward with respect to the back surface of the installed semiconductor wafer, and here is configured to include an air cylinder.
  • the moving mechanism 5 and the moving mechanism 6 operate independently of each other (the upper heater 3 and the lower heater
  • the upper heater 3 and the first heater 3 cooperate with each other so that the separation distance between the first heater 3 and the second heater 4 is kept constant, for example, about 30 mm.
  • lower heater 4 is driven.
  • the gas introduction mechanism 8 is provided with a reducing gas, for example, a predetermined amount in the heat treatment chamber 1 in order to remove the oxide film formed on the surface of the bump before the reflow treatment of the bump is performed.
  • the formic acid gas is introduced.
  • FIGS. 3C and 4A to 4C are schematic sectional views showing a method of forming solder bumps used in this embodiment in the order of steps.
  • 3A to 5B are schematic views showing the substrate processing method according to the present embodiment in the order of steps.
  • the upper diagram shows the inside of the heat treatment chamber
  • the lower diagram shows the enlarged solder bumps in the rectangular frame in the upper diagram.
  • solder bumps are formed on the surface of a semiconductor wafer.
  • semiconductor elements such as transistors and semiconductor memories are formed.
  • a semiconductor wafer (silicon wafer) 10 in which a plurality of electrode terminals 11 for external connection with these semiconductor elements are formed on the surface is prepared. Subsequently, as shown in FIG. 2B, a metal seed layer (not shown) and a resist film are applied and formed so as to cover the surface of the semiconductor wafer 10, and the resist film is processed by lithography 1 to form each electrode. A resist mask 21 is formed to expose the terminal 11 from the opening 21a in a state where the metal seed layer is formed on the surface.
  • a plating seed layer upper force solder exposed from the opening 21a of the resist mask 21 is formed by, for example, an electrolytic plating method, and SnAg solder is formed here, and each electrode terminal 11 And solder bumps 12 connected to each other.
  • the solder bumps 12 have a shape that provides a predetermined height after reflow, in this case, the height is higher than the thickness of the resist mask 21, that is, the upper part protrudes from the surface of the resist mask 21. Form. More specifically, the solder bump 12 is formed so that the upper part has a larger umbrella shape than the lower part (the part that fills the opening 21a).
  • solder bump 12 As a plating material for the solder bump 12, SnAgCu solder or PbSn solder may be used instead of SnAg solder.
  • the resist mask 21 is removed by an ashing process or the like, and the Mechseed layer under the resist mask 21 is removed using a predetermined chemical solution.
  • the semiconductor wafer 10 is in a state in which the node bumps 12 are formed on the respective electrode terminals 11 on the surface.
  • the pitch of the non-bump bumps 12 formed in parallel is, for example, about 200 ⁇ m and the size is about 180 ⁇ m.
  • each solder bump 12 of the semiconductor wafer 10 is reflowed.
  • the semiconductor wafer 10 in which the solder bumps 12 are formed on the electrode terminals 11 on the surface is introduced into the heat treatment chamber 1 of the semiconductor device manufacturing apparatus of FIG.
  • FIG. 3B shows a state in which the semiconductor wafer 10 is introduced into the heat treatment chamber 1, and the semiconductor wafer 10 is supported and fixed at the outer periphery by the support pins 2.
  • an oxide film 13 is formed on the surface of the solder bump 12 by natural oxidation or the like.
  • the oxide film 13 is removed prior to the reflow process as follows.
  • a reducing gas here a predetermined amount of formic acid gas
  • the atmospheric temperature of the heat treatment chamber 1 is set to a temperature lower than the melting temperature of the solder bumps 12 and near the reduction start temperature of the oxide film 13 (reduction start temperature ⁇ 5 ° C or so), for example, 170 ° Adjust to C level.
  • the surface bumps of the semiconductor wafer 10 also heat the solder bumps 12 by the heating drive of the upper heater 3.
  • heat treatment is performed at a temperature higher than the reduction start temperature of the oxide film 13 and lower than the melting temperature of the solder bump 12, for example, about 190 ° C. for about 2 minutes to 3 minutes.
  • the oxide film 13 reacts with the formic acid gas to be reduced and removed from the surface of the solder bump 12. As a result, the surface of the solder bump 12 is exposed.
  • the separation distance between the upper heater 3 and the surface of the semiconductor wafer 10 at the stage where the semiconductor wafer 10 is supported and fixed to the support pins 2 is as follows. The case where it is adjusted to a value suitable for heating of each solder bump 12 according to 3 is illustrated.
  • the upper heater 3 may be moved by the moving mechanism 5 and the separation distance may be adjusted to a value suitable for heating the solder bumps 12 by the upper heater 3.
  • each solder bump 12 is subsequently heated from the surface side of the semiconductor wafer 10.
  • heat treatment is performed at a temperature equal to or higher than the melting temperature of the solder bumps 12, for example, about 270 ° C. for 1 minute or longer.
  • the upper portion (umbrella-shaped portion) 12b of each solder bump 12 is melted in preference to the lower portion 12a (root portion).
  • the lower heater 4 is moved by the moving mechanism 6 so as to approach the back surface of the semiconductor wafer 10 (upward), and the lower heater 4 and the semiconductor heater are moved.
  • C) Adjust the distance from the back of 10 to a value suitable for heating each solder bump 12 by the lower heater 4.
  • the moving mechanism 5 cooperates with the moving mechanism 6 so as to keep the separation distance between the upper heater 3 and the lower heater 4 constant, for example, 30 mm.
  • the upper heater 3 is moved by the moving mechanism 5 so that the surface force of the semiconductor wafer 10 is kept away (upward).
  • the solder bumps 12 are also heated by the back side force of the semiconductor wafer 10 by the heating drive of the lower heater 4.
  • the heat treatment is performed at a temperature equal to or higher than the melting temperature of the solder bump 12, for example, about 270 ° C. for 1 minute or longer.
  • the heat treatment by the upper heater 3 may be continued as appropriate.
  • the upper heater 3 prevents the upper portion 12b of each solder bump 12 from being heated more than necessary.
  • each solder bump 12 is melted following the upper part 12b.
  • the upper part 12b of each solder bump 12 is already melted and the solder viscosity is lowered, and at the stage when the lower part 12a is melted, each solder bump 12 is melted almost uniformly without bias, for example, a substantially spherical shape. Take a stable shape. Therefore, even if thermal vibration occurs, there is no concern that each solder bump 12 tilts because it is already in a stable shape.Each solder bump 12 does not short-circuit between adjacent ones, and an expected good reflow state is obtained. It is done.
  • the heating drive of the upper heater 3 and the lower heater 4 is stopped, and the positions of the upper heater 3 and the lower heater 4 are returned to the initial state by the moving mechanisms 5 and 6 as shown in FIG. 5A. Thereafter, the formic acid gas in the heat treatment chamber 1 is discharged by driving the vacuum pump 7.
  • each solder bump 12 of the semiconductor wafer 10 is kept in a good substantially spherical shape at the time of reflow and V, such as a short circuit between adjacent ones.
  • the distance between the adjacent solder bumps 12 corresponding to the demand for further fine features of a semiconductor device or an electronic device can be shortened.
  • a good expected bump reflow can be realized without causing a short circuit between the solder bumps 12, and a highly reliable product can be realized.
  • each solder bump 12 of the semiconductor wafer 10 is formed in a mushroom-like manner in which the upper portion 12b is larger than the lower portion 12a is limited to the solder bump 12 in the present invention. It is not something.
  • a semiconductor wafer 10 in which a solder bump 22 having a straight shape (the same shape in the upper part and the lower part) is formed on the electrode terminal 11 by an electrolytic plating method may be processed.
  • the solder bump 22 having a straight shape is formed, if the reflow process is performed by the conventional substrate processing method shown in FIGS. There is.
  • the distance between adjacent bumps can be shortened in response to a demand for further miniaturization and higher integration of semiconductor devices and electronic devices, but a short circuit is caused between the bumps. It is possible to achieve a good and reliable bump reflow and a highly reliable product.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

明 細 書
半導体装置の製造方法及び製造装置
技術分野
[0001] 本発明は、表面に形成された複数の電極上にそれぞれバンプが設けられてなる基 板を加熱し、バンプを溶融させてリフローする半導体装置の製造方法及び製造装置 に関する。
背景技術
[0002] 従来、半導体装置や電子部品を製造するに際して、基板の表面に形成された複数 の電極上にそれぞれ設けられたバンプ、例えばノヽンダバンプをリフローするには、こ の基板を加熱処理チャンバ内に設置し、基板の背面から加熱し、バンプを溶融させ てリフローする。
[0003] なお、当該リフロー処理に際して、バンプ表面に形成された酸ィ匕膜を還元して除去 すべぐ加熱処理チャンバ内に蟻酸等を導入する技術が特許文献 1, 2に開示されて いる。
[0004] 特許文献 1 :特開 2002— 210555号公報
特許文献 2：特開平 7— 164141号公報
発明の開示
[0005] 近時では、半導体装置や電子部品の更なる微細化'高集積化が進行しており、こ れに伴って基板表面の電極間距離、即ちハンダバンプ間の距離を短縮することが要 求されている。このバンプ間距離の短縮化に起因して、以下のような問題が生じてい る。
[0006] 図 7A〜図 7Cは、従来のハンダバンプのリフロー処理技術の問題点を説明するた めの模式図である。図 7A〜図 7Cでは、上側の図が加熱処理チャンバ内の様子を、 下側の図が上側の図内における矩形枠内のハンダバンプを拡大した様子をそれぞ れ示す。
[0007] 先ず、図 7Aの上図に示すように、表面に形成された複数の電極端子 111上にそれ ぞれハンダバンプ 112が設けられた半導体ゥヱーハ 110を、加熱処理チャンバ 101 内の支持ピン 102上に設置する。ここでは、例えばメツキ法により、ハンダバンプ 112 がその下部 112a (根元部分)よりも上部 (傘状部分） 112bの方が大き 、、 V、わゆるォ 一バーハング形状に形成されたものである場合について例示する。
[0008] そして、加熱処理チャンバ 101内に還元性ガス、ここでは蟻酸を導入し、加熱処理 チャンバ 101内の下部、即ち半導体ゥエーハ 110の背面と対向するように配置された ヒータ 104により、加熱処理チャンバ 101内を、ハンダバンプ 112の表面に形成され た表面酸化膜 (不図示）の還元温度以上でハンダバンプ 112の溶融温度以下の所 定温度に加熱する。このとき、図 7Aの下図に示すように、表面酸化膜が除去されて ハンダバンプ 112の表面が露出した状態となる。
[0009] 続いて、図 7Bの上図に示すように、基板移動機構 (不図示）は、支持ピン 102を上 下方向に駆動して、支持ピン 102を下方へ移動させてヒータ 104に近接させる。この 状態で、ヒータ 104は半導体ゥエーハ 110をその背面力もハンダバンプ 112の溶融 温度以上の所定温度に加熱する。この加熱処理では、ハンダバンプ 112を下方から 加熱するため、ハンダバンプ 112の下部 112aと上部 112bとで溶融開始のタイミング が異なり、下部 112aから溶融が開始される。
[0010] このとき、隣接するハンダバンプ 112の離間距離が小さい場合、図 7Bの下図に示 すように、隣接するハンダバンプ 112が上部 112bで接触する。これは、上記の加熱 により下部 112aのハンダ粘性が低下し、上部 112bは未溶融状態に近 、ことから、 熱振動等によりハンダバンプ 112が傾倒してしまうことに起因する。隣接するハンダ バンプ 112の離間距離が比較的大きければ、ハンダバンプ 112が傾いても、隣接す るハンダバンプ 112間の接触は生じないが、当該離間距離が小さくなるほど、接触す る蓋然性は高くなる。
[0011] ー且接触したノヽンダバンプ 112は、上記の加熱により完全に溶融しても接触した状 態を保つ。そのため、図 7Cに示すように、接触したハンダバンプ 112間でブリッジ 11 3が形成され、短絡が生じるという問題がある。
[0012] 本発明は、上記の課題に鑑みてなされたものであり、半導体装置や電子機器の更 なる微細化'高集積ィ匕の要請に応えるベぐ隣接するバンプ間距離を短縮するも、当 該バンプ間に短絡を生ぜしめることなく良好な所期のバンプリフローを実現し、信頼 性の高!、製品を実現する半導体装置の製造方法及び製造装置を提供することを目 的とする。
[0013] 本発明の基板処理方法は、半導体基板の一方の主面の電極上に形成されたバン プの上部のみを加熱し溶融させる第 1の工程と、前記バンプの下部も加熱し、前記バ ンブ全体を溶融させる第 2の工程とを含む。
[0014] 本発明の半導体装置の製造装置は、チャンバ内の上部に設けられた第 1の加熱手 段と、前記チャンバ内の下部に設けられた第 2の加熱手段とを含む。
[0015] 本発明によれば、半導体装置や電子機器の更なる微細化 ·高集積化の要請に応 えるベぐ隣接するバンプ間距離を短縮するも、当該バンプ間に短絡を生ぜしめるこ となく良好な所期のバンプリフローを実現し、信頼性の高い製品を実現することがで きる。
図面の簡単な説明
[0016] [図 1]図 1は、本実施形態による半導体装置の製造装置の概略構成を示す模式図で ある。
[図 2A]図 2Aは、本実施形態で用いるハンダバンプを形成する方法を工程順に示す 概略断面図である。
[図 2B]図 2Bは、図 2Aに引き続き、本実施形態で用いるハンダバンプを形成する方 法を工程順に示す概略断面図である。
[図 2C]図 2Cは、図 2Bに引き続き、本実施形態で用いるハンダバンプを形成する方 法を工程順に示す概略断面図である。
[図 2D]図 2Dは、図 2Cに引き続き、本実施形態で用いるハンダバンプを形成する方 法を工程順に示す概略断面図である。
[図 3A]図 3Aは、本実施形態による基板処理方法を工程順に示す模式図である。
[図 3B]図 3Bは、図 3Aに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 3C]図 3Cは、図 3Bに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 4A]図 4Aは、図 3Cに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 4B]図 4Bは、図 4Aに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 4C]図 4Cは、図 4Bに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 5A]図 5Aは、図 4Cに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 5B]図 5Bは、図 5Aに引き続き、本実施形態による基板処理方法を工程順に示す 模式図である。
[図 6]図 6は、本実施形態の処理対象となる他の半導体ゥ ーハの例を示す概略断 面図である。
[図 7A]図 7Aは、従来のハンダバンプのリフロー処理技術の問題点を説明するための 模式図である。
[図 7B]図 7Bは、図 7Aに引き続き、従来のハンダバンプのリフロー処理技術の問題 点を説明するための模式図である。
[図 7C]図 7Cは、図 7Bに引き続き、従来のハンダバンプのリフロー処理技術の問題 点を説明するための模式図である。
発明を実施するための最良の形態
一本発明の基本骨子
本発明者は、バンプのリフロー時における隣接バンプ間の短絡が、当該バンプの 下方から加熱することに起因して生じることに着目し、本発明に想到した。本発明で は、リフロー時において、先ずバンプの上部を当該バンプの溶融温度以上の所定温 度に加熱し、当該上部力も先に溶融を開始させる。続いて、バンプの下部を当該バ ンプの溶融温度以上の所定温度に加熱し、当該下部を溶融させる。このとき、バンプ の上部は既に溶融が開始してハンダ粘性が低下した状態とされており、当該下部が 溶融した段階で当該バンプは偏りなく略均一に溶融し、略球状 (或いは半球状)の安 定形状をとる。従って、熱振動等が生じても、既に安定形状とされているためにバン プが傾倒等する懸念はなぐ各バンプは隣接間で短絡することなく所期の良好なリフ ロー状態が得られる。
[0018] 更に本発明者は、上記の加熱処理を実現する半導体装置の製造装置の具体的構 成に想到した。本発明の半導体装置の製造装置は、バンプの上部及び下部の各カロ 熱処理を自在に行うベぐ加熱処理チャンバ内において、基板の表面と対向するよう に第 1の加熱手段を、基板の裏面と対向するように第 2の加熱手段をそれぞれ配置し 、各加熱手段をそれぞれ独立に又は同時に加熱制御できる構成を採る。
[0019] 更に、本発明の半導体装置の製造装置では、基板を第 1の加熱手段又は第 2の加 熱手段に対して相対的に移動させる基板移動手段を配置する。この構成により、基 板の表面及び裏面の一方を加熱する際には、他方には当該加熱の影響を遮断する ように、基板の位置を調節することができる。
[0020] 本発明を適用した好適な実施形態
図 1は、本実施形態による半導体装置の製造装置の概略構成を示す模式図である この半導体装置の製造装置は、被処理対象となる基板、ここでは半導体ゥ ーハを 収容する加熱処理チャンバ 1と、加熱処理チャンバ 1に収容された基板を支持する支 持ピン 2と、加熱手段である上部ヒータ 3及び下部ヒータ 4と、上部ヒータ 3及び下部ヒ ータ 4をそれぞれ移動させる移動機構 5, 6と、加熱処理チャンバ 1内を真空引きする 真空ポンプ 7と、加熱処理チャンバ :L内に雰囲気ガスを導入するガス導入機構 8とを 備えて構成されている。
[0021] 支持ピン 2は、半導体ゥヱーハをその外周部で支持するものであり、ここでは 4本配 設されている（図示の例では 2本のみ示す。 ) oこれら 4本の支持ピン 2により半導体ゥ エーハが均一に支持固定される。支持ピン 2は、下部ヒータ 4内を貫通しており、下部 ヒータ 4に対して上下方向に移動させる移動機構 (不図示）が設けられている。
[0022] 上部ヒータ 3は、例えば赤外線ランプヒータ等であり、加熱処理チャンバ 1内で上部 、即ち設置された半導体ゥ ーハの表面 (ハンダバンプが設けられて 、る面)側に設 けられており、所望の加熱温度及び加熱時間に制御自在とする加熱制御機構 (不図 示）を備えている。
[0023] 下部ヒータ 4は、例えば赤外線ランプヒータ等であり、加熱処理チャンバ 1内で下部 、即ち設置された半導体ゥ ーハの背面 (ハンダバンプが設けられて 、な 、面)側に 設けられており、所望の加熱温度及び加熱時間に制御自在とする加熱制御機構 (不 図示）を備えている。
なお、上部ヒータ 3及び下部ヒータ 4は、それぞれ独立に、又は同時に (協働して） 加熱制御することができる構成を採る。
[0024] 移動機構 5は、上部ヒータ 3を、設置された半導体ゥ ーハの表面に対して上下方 向に自在に移動させるものであり、ここではエアシリンダを備えて構成されている。
[0025] 移動機構 6は、下部ヒータ 4を、設置された半導体ゥ ーハの裏面に対して上下方 向に自在に移動させるものであり、ここではエアシリンダを備えて構成されている。
[0026] 移動機構 5及び移動機構 6は、それぞれ独立に稼動する（上部ヒータ 3と下部ヒータ
4とを独立に移動制御する）ことができる。この独立稼動機能に加えて、本実施形態 では、第 1のヒータ 3と第 2のヒータ 4との離間距離が一定、例えば 30mm程度に保た れるように、両者が協働して上部ヒータ 3及び下部ヒータ 4を駆動する。この構成を採 ることにより、例えば上部ヒータ 3により基板の表面を加熱している際には、下部ヒータ
4からの加熱の影響を受けな!/、。
[0027] ガス導入機構 8は、バンプのリフロー処理が行われる前に、バンプの表面に形成さ れた酸ィ匕膜を除去するために、加熱処理チャンバ 1内に還元性ガス、例えば所定量 の蟻酸ガスを導入するものである。
[0028] 以下、図 1の半導体装置の製造装置を用いた処理方法について説明する。
図 2A〜図 2Dは、本実施形態で用いるハンダバンプを形成する方法を工程順に示 す概略断面図である。図 3A〜図 5Bは、本実施形態による基板処理方法を工程順 に示す模式図である。ここで、図 3C,図 4A〜図 4Cでは、上側の図が加熱処理チヤ ンバ内の様子を、下側の図が上側の図内における矩形枠内のハンダバンプを拡大し た様子をそれぞれ示す。
[0029] 初めに、半導体ゥヱーハの表面にハンダバンプを形成する。
先ず、図 2Aに示すように、トランジスタや半導体メモリ等の半導体素子が形成され
、これら半導体素子と外部接続するための電極端子 11が表面に複数形成されてなる 半導体ゥエーハ（シリコンゥエーハ） 10を用意する。 [0030] 続いて、図 2Bに示すように、半導体ゥ ーハ 10の表面を覆うようにメツキシード層（ 不図示)及びレジスト膜を塗布形成し、リソグラフィ一によりレジスト膜を加工して、各 電極端子 11を表面にメツキシード層が形成された状態で開口 21aから露出させるレ ジストマスク 21を形成する。
[0031] 続いて、図 2Cに示すように、例えば電解メツキ法により、レジストマスク 21の開口 21 aから露出するメツキシード層上力 ハンダ、ここでは SnAg系ハンダをメツキ成膜し、 各電極端子 11とそれぞれ接続されたハンダバンプ 12を形成する。
[0032] ハンダバンプ 12は、リフロー後に所定の高さが得られる形状、ここではその高さをレ ジストマスク 21の厚みより高くなるように、即ちその上部がレジストマスク 21の表面か らはみ出るように形成する。より具体的には、ハンダバンプ 12を、当該上部が下部（ 開口 21a内をメツキ充填する部分)よりも大きい傘形状となるように形成する。
[0033] また、ハンダバンプ 12のメツキ材料としては、 SnAg系ハンダの代わりに SnAgCu 系ハンダゃ、 PbSn系ハンダを用いても良い。
[0034] 続いて、図 2Dに示すように、灰化処理等によりレジストマスク 21を除去し、レジスト マスク 21下のメツキシード層を所定の薬液を用いて除去する。以上の諸工程を経るこ とにより、半導体ゥエーハ 10は、表面の各電極端子 11上にそれぞれノヽンダバンプ 12 が形成された状態とされる。このとき、並列形成されたノヽンダバンプ 12のピッチは例 えば 200 μ m程度、サイズは 180 μ m程度である。
[0035] 次に、半導体ゥエーハ 10の各ハンダバンプ 12をリフロー処理する。
先ず、図 3Aに示すように、表面の各電極端子 11上にそれぞれノヽンダバンプ 12が 形成された状態の半導体ゥエーハ 10を、図 1の半導体装置の製造装置の加熱処理 チャンバ 1内に導入する。
[0036] 図 3Bには、半導体ゥエーハ 10が加熱処理チャンバ 1内に導入され、半導体ゥエー ノ、 10が支持ピン 2によりその外周部で支持固定された様子を示す。
[0037] ここで、図 3Cの下図に示すように、ハンダバンプ 12の表面には、 自然酸化等により 酸化膜 13が形成された状態とされている。本実施形態では、以下のように、リフロー 処理に先立って酸化膜 13を除去する。
[0038] 先ず、真空ポンプ 7の駆動により加熱処理チャンバ 1内を所定の真空状態とした後 、図 3Cの上図に示すように、ガス導入機構 8により、加熱処理チャンバ 1内に還元性 ガス、ここでは所定量の蟻酸ガスを導入する。蟻酸ガスの導入に際しては、加熱処理 チャンバ 1の雰囲気温度を、ハンダバンプ 12の溶融温度未満で酸ィ匕膜 13の還元開 始温度付近 (還元開始温度 ± 5°C程度）の温度、例えば 170°C程度に調節する。
[0039] 続いて、図 4Aの上図に示すように、上部ヒータ 3の加熱駆動により、半導体ゥエー ノ、 10の表面側力も各ハンダバンプ 12を加熱する。ここでは、酸ィ匕膜 13の還元開始 温度以上でハンダバンプ 12の溶融温度未満の温度、例えば 190°C程度で 2分〜 3 分間程度の加熱処理を行う。この加熱処理により、図 4Aの下図に示すように、酸ィ匕 膜 13が蟻酸ガスと反応して還元され、ハンダバンプ 12の表面から除去される。これ により、ハンダバンプ 12はその表面が露出した状態とされる。
[0040] なお、図 4Aの上図では、図 3Bのように、半導体ゥエーハ 10を支持ピン 2に支持固 定した段階で、上部ヒータ 3と半導体ゥヱーハ 10の表面との離間距離が、上部ヒータ 3による各ハンダバンプ 12の加熱に適した値に調節されている場合を例示する。ここ で、当該加熱処理に際して、移動機構 5により上部ヒータ 3を移動させ、上記の離間 距離が上部ヒータ 3による各ハンダバンプ 12の加熱に適した値となるように調節する 構成としても良い。
[0041] 続いて、図 4Bの上図に示すように、上部ヒータ 3の温度を上昇させ、引き続き半導 体ゥエーハ 10の表面側から各ハンダバンプ 12を加熱する。ここでは、ハンダバンプ 1 2の溶融温度以上の温度、例えば 270°C程度で 1分間以上の加熱処理を行う。この 加熱処理により、図 4Bの下図に示すように、各ハンダバンプ 12の上部 (傘状部分） 1 2bが下部 12a (根元部分）に優先して (先立って)溶融してゆく。
[0042] 続いて、図 4Cの上図に示すように、移動機構 6により下部ヒータ 4を半導体ゥエー ハ 10の背面に接近させるように（上方向に)移動させ、下部ヒータ 4と半導体ゥ ーハ 10の裏面との離間距離を、下部ヒータ 4による各ハンダバンプ 12の加熱に適した値 に調節する。ここで、移動機構 6により下部ヒータ 4を移動させる際に、上部ヒータ 3と 下部ヒータ 4との離間距離を一定、例えば 30mmに保つように、移動機構 5が移動機 構 6と協働して稼動し、移動機構 5により上部ヒータ 3を半導体ゥエーハ 10の表面力も 遠ざけるように（上方向に)移動させる。 [0043] そして、下部ヒータ 4の加熱駆動により、半導体ゥエーハ 10の裏面側力も各ハンダ バンプ 12を加熱する。ここでは、ハンダバンプ 12の溶融温度以上の温度、例えば 27 0°C程度で 1分間以上の加熱処理を行う。この場合、上部ヒータ 3による加熱処理は、 適宜継続するようにしても良い。上記のように、上部ヒータ 3と下部ヒータ 4との離間距 離は一定に保たれているため、上部ヒータ 3により各ハンダバンプ 12の上部 12bを必 要以上に加熱することが防止される。
[0044] この加熱処理により、図 4Cの下図に示すように、各ハンダバンプ 12の下部 (根本部 分） 12aが上部 12bに続いて溶融してゆく。このとき、各ハンダバンプ 12の上部 12b は既に溶融してハンダ粘性が低下した状態とされており、当該下部 12aが溶融した 段階で、各ハンダバンプ 12は偏りなく略均一に溶融し、例えば略球状の安定形状を とる。従って、熱振動等が生じても、既に安定形状とされているために各ハンダバン プ 12が傾倒等する懸念はなぐ各ハンダバンプ 12は隣接間で短絡することなく所期 の良好なリフロー状態が得られる。
[0045] 続、て、上部ヒータ 3及び下部ヒータ 4の加熱駆動を停止し、図 5Aに示すように、移 動機構 5, 6により上部ヒータ 3及び下部ヒータ 4の位置を初期状態に戻す。その後、 真空ポンプ 7の駆動により加熱処理チャンバ 1内の蟻酸ガスを排出する。
[0046] そして、図 5Bに示すように、半導体ゥヱーハ 10を加熱処理チャンバ 1から外部へ取 り出す。このとき、半導体ゥエーハ 10の各ハンダバンプ 12は、隣接間で短絡等のな V、リフロー時の良好な略球状に保たれて 、る。
[0047] 以上説明したように、本実施形態によれば、半導体装置や電子機器の更なる微細 ィ匕 '高集積ィ匕の要請に応えるベぐ隣接するハンダバンプ 12間の距離を短縮するも 、当該ハンダバンプ 12間に短絡を生ぜしめることなく良好な所期のバンプリフローを 実現し、信頼性の高い製品を実現することができる。
[0048] なお、本実施形態では、半導体ゥエーハ 10の各ハンダバンプ 12を、その上部 12b が下部 12aよりも大きい、言わばマッシュルーム様に形成した場合について例示した 力 本発明では、このハンダバンプ 12に限定されるものではない。例えば、図 6に示 すように、電解メツキ法によりストレート形状 (上部と下部とで同一形状)のハンダバン プ 22を電極端子 11上に形成した半導体ゥエーハ 10を処理対象としてもよい。 [0049] ストレート形状のハンダバンプ 22を形成した場合、図 7A〜図 7Bに示した従来の基 板処理方法でリフロー処理を行えば、ハンダバンプ 12には顕著でないにせよ、同様 に傾倒'短絡の懸念がある。従って、本実施形態と同様の基板処理方法を適用する ことにより、例えば図 5Bと同様に、各ハンダバンプ 22が隣接間で短絡等のないリフロ 一時の良好な略球状とされた半導体ゥエーハ 10を得ることができる。
産業上の利用可能性
[0050] 本発明によれば、半導体装置や電子機器の更なる微細化 ·高集積化の要請に応 えるベぐ隣接するバンプ間距離を短縮するも、当該バンプ間に短絡を生ぜしめるこ となく良好な所期のバンプリフローを実現し、信頼性の高い製品を実現することがで きる。

Claims

請求の範囲
[1] 半導体基板の一方の主面の電極上に形成されたバンプの上部のみを加熱し溶融 させる第 1の工程と、
前記バンプの下部も加熱し、前記バンプ全体を溶融させる第 2の工程と を含むことを特徴とする半導体装置の製造方法。
[2] 前記第 1の工程と第 2の工程は、蟻酸ガス雰囲気中で行なうことを特徴とする請求 の範囲 1に記載の半導体装置の製造方法。
[3] 前記第 1の工程及び第 2の工程の前に、
前記半導体基板を前記バンプの溶融温度未満で前記バンプの表面に形成された 酸化膜の還元開始温度付近の温度に調整された蟻酸ガスで、前記酸化膜の除去を 行なうことを特徴とする請求の範囲 1に記載の半導体装置の製造方法。
[4] 前記蟻酸ガス雰囲気温度を、前記バンプの溶融温度未満で前記酸化膜の還元開 始温度 ± 5°Cの範囲内に制御することを特徴とする請求の範囲 3に記載の半導体装 置の製造方法。
[5] 前記バンプは、ハンダバンプであることを特徴とする請求の範囲 1に記載の半導体 装置の製造方法。
[6] 前記バンプは、前記上部が前記下部よりも大きいオーバーハング形状に形成され ていることを特徴とする請求の範囲 1に記載の半導体装置の製造方法。
[7] チャンバ内の上部に設けられた第 1の加熱手段と、
前記チャンバ内の下部に設けられた第 2の加熱手段と
を含むことを特徴とする半導体装置の製造装置。
[8] 前記第 1の加熱手段及び前記第 2の加熱手段は、それぞれ独立に又は同時にカロ 熱制御することを特徴とする請求の範囲 7に記載の半導体装置の製造装置。
[9] 前記第 2の加熱手段は、前記チャンバ内において、前記第 1の加熱手段と対向す るように設けられていることを特徴とする請求の範囲 7に記載の半導体装置の製造装 置。
[10] 前記第 1の加熱手段を上下方向に移動させる第 1の移動手段と、
前記第 2の加熱手段を上下方向に移動させる第 2の移動手段と を更に含むことを特徴とする請求の範囲 7に記載の半導体装置の製造装置。
[11] 前記第 1の移動手段及び前記第 2の移動手段は、前記第 1の加熱手段と前記第 2 の加熱手段との離間距離が一定に保たれるように、両者が協働して前記第 1の加熱 手段及び前記第 2の加熱手段を駆動することを特徴とする請求の範囲 10に記載の 半導体装置の製造装置。
[12] 前記チャンバ内において、被処理物を支持し、前記被処理物を上下方向に移動さ せる支持手段を更に含むことを特徴とする請求の範囲 7に記載の半導体装置の製造 装置。
[13] 前記チャンバ内に還元性ガスを導入するガス導入手段を更に含むことを特徴とする 請求の範囲 7に記載の半導体装置の製造装置。
[14] 前記第 1の加熱手段は、前記処理チャンバ内に還元性ガスを導入した際における 当該処理チャンバ内の雰囲気温度を、前記バンプの溶融温度未満で前記酸化膜の 還元開始温度士 5°Cの範囲内に制御する請求の範囲 13に記載の半導体装置の製 造装置。
PCT/JP2006/319586 2006-09-29 2006-09-29 Procédé et appareil pour la fabrication de dispositifs semi-conducteurs WO2008050376A1 (fr)

Priority Applications (6)

Application Number Priority Date Filing Date Title
PCT/JP2006/319586 WO2008050376A1 (fr) 2006-09-29 2006-09-29 Procédé et appareil pour la fabrication de dispositifs semi-conducteurs
CN2006800559033A CN101512741B (zh) 2006-09-29 2006-09-29 半导体器件的制造方法及制造装置
JP2008540798A JP5282571B2 (ja) 2006-09-29 2006-09-29 半導体装置の製造方法
KR1020097005720A KR101030764B1 (ko) 2006-09-29 2006-09-29 반도체 장치의 제조 방법 및 제조 장치
US12/412,970 US8302843B2 (en) 2006-09-29 2009-03-27 Process for producing semiconductor device and apparatus therefor
US13/523,007 US20120251968A1 (en) 2006-09-29 2012-06-14 Process for producing semiconductor device and apparatus therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/319586 WO2008050376A1 (fr) 2006-09-29 2006-09-29 Procédé et appareil pour la fabrication de dispositifs semi-conducteurs

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/412,970 Continuation US8302843B2 (en) 2006-09-29 2009-03-27 Process for producing semiconductor device and apparatus therefor

Publications (1)

Publication Number Publication Date
WO2008050376A1 true WO2008050376A1 (fr) 2008-05-02

Family

ID=39324192

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/319586 WO2008050376A1 (fr) 2006-09-29 2006-09-29 Procédé et appareil pour la fabrication de dispositifs semi-conducteurs

Country Status (5)

Country Link
US (2) US8302843B2 (ja)
JP (1) JP5282571B2 (ja)
KR (1) KR101030764B1 (ja)
CN (1) CN101512741B (ja)
WO (1) WO2008050376A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009597A (ja) * 2010-06-24 2012-01-12 Elpida Memory Inc 半導体デバイスの製造方法および半導体デバイスの製造装置
JP2012028589A (ja) * 2010-07-23 2012-02-09 Ayumi Kogyo Kk 加熱溶融処理方法および加熱溶融処理装置
CN103394781A (zh) * 2013-07-09 2013-11-20 合肥聚能电物理高技术开发有限公司 真空状态下高贴合率钎焊黄铜波导管、水冷板的装置及方法
JP7271761B1 (ja) 2022-04-21 2023-05-11 ミナミ株式会社 金属若しくは導電性の極小柱状ピンのワークの電極パッド部への接合方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201301413A (zh) * 2011-06-20 2013-01-01 Walsin Lihwa Corp 晶片結合設備
TW201301412A (zh) * 2011-06-20 2013-01-01 Walsin Lihwa Corp 晶片結合方法
US9773744B2 (en) 2011-07-12 2017-09-26 Globalfoundries Inc. Solder bump cleaning before reflow
CN103094149A (zh) * 2011-10-27 2013-05-08 沈阳芯源微电子设备有限公司 一种防止晶片翘曲的烘烤装置及其烘烤方法
JP5884448B2 (ja) * 2011-12-01 2016-03-15 富士電機株式会社 はんだ接合装置およびはんだ接合方法
JP2013143542A (ja) * 2012-01-12 2013-07-22 Tokyo Electron Ltd 半導体デバイス製造システム及び半導体デバイス製造方法
JP6011074B2 (ja) * 2012-01-20 2016-10-19 富士通株式会社 電子装置の製造方法及び電子装置の製造装置
JP2020150202A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08155675A (ja) * 1994-11-29 1996-06-18 Sony Corp はんだバンプ形成用フラックス
JPH1197448A (ja) * 1997-09-18 1999-04-09 Kemitoronikusu:Kk 熱処理装置とこれを用いた半導体結晶の熱処理法
JP2001244283A (ja) * 1999-12-20 2001-09-07 Fujitsu Ltd 半導体装置の製造方法及び電子部品の実装方法
JP2004200420A (ja) * 2002-12-18 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4833301B1 (en) * 1984-01-18 2000-04-04 Vitronics Corp Multi-zone thermal process system utilizing non-focused infrared panel emitters
JPH06164130A (ja) * 1992-11-18 1994-06-10 Toshiba Corp プリント基板のリフロー炉
JPH07164141A (ja) 1993-10-22 1995-06-27 Nippon Sanso Kk はんだ付け方法及び装置
US5532612A (en) * 1994-07-19 1996-07-02 Liang; Louis H. Methods and apparatus for test and burn-in of integrated circuit devices
JP3404021B2 (ja) 2001-01-18 2003-05-06 富士通株式会社 はんだ接合装置
TW570856B (en) * 2001-01-18 2004-01-11 Fujitsu Ltd Solder jointing system, solder jointing method, semiconductor device manufacturing method, and semiconductor device manufacturing system
JP4066872B2 (ja) * 2003-04-22 2008-03-26 セイコーエプソン株式会社 リフロ−装置及びリフロ−装置の制御方法
CN101124860B (zh) * 2005-02-21 2011-11-16 富士通株式会社 回流装置以及回流方法
US20060202001A1 (en) * 2005-03-08 2006-09-14 International Business Machines Corporation Enhanced heat system for bga/cga rework
US7402778B2 (en) * 2005-04-29 2008-07-22 Asm Assembly Automation Ltd. Oven for controlled heating of compounds at varying temperatures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08155675A (ja) * 1994-11-29 1996-06-18 Sony Corp はんだバンプ形成用フラックス
JPH1197448A (ja) * 1997-09-18 1999-04-09 Kemitoronikusu:Kk 熱処理装置とこれを用いた半導体結晶の熱処理法
JP2001244283A (ja) * 1999-12-20 2001-09-07 Fujitsu Ltd 半導体装置の製造方法及び電子部品の実装方法
JP2004200420A (ja) * 2002-12-18 2004-07-15 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012009597A (ja) * 2010-06-24 2012-01-12 Elpida Memory Inc 半導体デバイスの製造方法および半導体デバイスの製造装置
US8765594B2 (en) 2010-06-24 2014-07-01 Yoshihiro Kitamura Method of fabricating semiconductor device allowing smooth bump surface
JP2012028589A (ja) * 2010-07-23 2012-02-09 Ayumi Kogyo Kk 加熱溶融処理方法および加熱溶融処理装置
CN103394781A (zh) * 2013-07-09 2013-11-20 合肥聚能电物理高技术开发有限公司 真空状态下高贴合率钎焊黄铜波导管、水冷板的装置及方法
JP7271761B1 (ja) 2022-04-21 2023-05-11 ミナミ株式会社 金属若しくは導電性の極小柱状ピンのワークの電極パッド部への接合方法
JP2023159926A (ja) * 2022-04-21 2023-11-02 ミナミ株式会社 金属若しくは導電性の極小柱状ピンのワークの電極パッド部への接合方法

Also Published As

Publication number Publication date
US20120251968A1 (en) 2012-10-04
KR20090051765A (ko) 2009-05-22
JP5282571B2 (ja) 2013-09-04
CN101512741B (zh) 2013-10-16
US8302843B2 (en) 2012-11-06
JPWO2008050376A1 (ja) 2010-02-25
CN101512741A (zh) 2009-08-19
US20090184156A1 (en) 2009-07-23
KR101030764B1 (ko) 2011-04-27

Similar Documents

Publication Publication Date Title
JP5282571B2 (ja) 半導体装置の製造方法
US20150155226A1 (en) Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing
US20070170227A1 (en) Soldering method
JP5079304B2 (ja) 基板上に多層バンプを形成する方法
JPH10284497A (ja) 半導体装置の製造方法
JP2002270718A (ja) 配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
TW201332028A (zh) 電子裝置、其製造方法及電子裝置製造設備
US8765594B2 (en) Method of fabricating semiconductor device allowing smooth bump surface
JP4456234B2 (ja) バンプ形成方法
JP5768823B2 (ja) 半導体装置の製造装置
JP2001135667A (ja) バンプ形成方法及びこれに用いられる型、半導体装置及びその製造方法、回路基板並びに電子機器
JP2001230537A (ja) ハンダバンプの形成方法
JPH01243554A (ja) 半導体装置の製造方法
JP3267181B2 (ja) 金属突起電極形成装置及び金属突起電極形成方法
JP4952527B2 (ja) 半導体装置の製造方法及び半導体装置
KR20240009171A (ko) 솔더 범프의 형성 방법
JP2006186051A (ja) 微小ボール配列用マスク
JP2002353262A (ja) 導電性ボールの搭載装置および搭載方法
JPH09246273A (ja) バンプ構造
JP3915624B2 (ja) 電子部品装着装置および電子部品装着方法
JP6003564B2 (ja) 半導体装置及びその製造方法
JP2004247358A (ja) 半導体装置と、その製造方法と、それに用いるはんだボール
JP2000216334A (ja) 半導体装置
JP2000332052A (ja) 半導体装置の製造方法および半導体装置
JP2007116051A (ja) 半導体製造装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680055903.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 06798491

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 1020097005720

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 2008540798

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06798491

Country of ref document: EP

Kind code of ref document: A1