KR20240009171A - 솔더 범프의 형성 방법 - Google Patents
솔더 범프의 형성 방법 Download PDFInfo
- Publication number
- KR20240009171A KR20240009171A KR1020220086324A KR20220086324A KR20240009171A KR 20240009171 A KR20240009171 A KR 20240009171A KR 1020220086324 A KR1020220086324 A KR 1020220086324A KR 20220086324 A KR20220086324 A KR 20220086324A KR 20240009171 A KR20240009171 A KR 20240009171A
- Authority
- KR
- South Korea
- Prior art keywords
- light
- solder
- solder bumps
- present application
- irradiating
- Prior art date
Links
- 229910000679 solder Inorganic materials 0.000 title claims abstract description 129
- 238000000034 method Methods 0.000 title claims abstract description 50
- 230000001678 irradiating effect Effects 0.000 claims abstract description 21
- 239000010949 copper Substances 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 10
- 238000012858 packaging process Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 238000007772 electroless plating Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 238000007639 printing Methods 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- 229910052741 iridium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052703 rhodium Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 238000007796 conventional method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003792 electrolyte Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000003963 antioxidant agent Substances 0.000 description 1
- 230000003078 antioxidant effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000005554 pickling Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910001432 tin ion Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
- H01L2224/11502—Pre-existing or pre-deposited material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
- H01L2224/1155—Selective modification
- H01L2224/11552—Selective modification using a laser or a focussed ion beam [FIB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
본원은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법에 대한 것이다.
Description
본원은 솔더 범프의 형성 방법에 관한 것이다.
최근, 고성능 반도체의 필요성이 증가함에 따라 반도체 패키지의 수요가 증대되고 있다. 반도체 패키지는 대표적으로 FCBGA(Flip Chip Ball Grid Array)와 FCCSP (Flip Chip Chip Scale Package)가 있으며, FCBGA는 주로 서버 CPU, PC CPU 등에 활용되고, FCCSP는 스마트폰 AP 등 소형화가 필요한곳에 주로 활용된다.
이러한 반도체 패키지는 Si, Si carrier 혹은 PCB 의 전극부(electrical land)에 IR(infrared) 열원, 저항열, laser에너지, 스크린 프린팅 등을 통해 솔더를 전해도금, 무전해도금, 혹은 프린팅을 실시한 뒤, 리플로우(reflow) 공정을 통해 솔더를 용융시켜 솔더범프를 형성함으로써 전기적으로 소자들을 연결하는 공정을 거쳐 제조된다.
그러나, 기존의 솔더 범프를 형성하는 공정은 솔더에 포함된 flux, 수분 등에 의해 형성된 솔더 범프 표면의 산화막 및 유기잔류물에 의해서 소자들 간을 패키징할 때 HIP(Head In Pillow), Non-wet 등의 솔더링의 불량이 발생하는 문제가 존재하였고, 솔더볼 내의 플럭스(flux)또는 솔더 페이스트(solder paste)로부터 발생된 보이드(void)가 잔류하게 되어 반도체 패키지의 전기저항 증가, 신호손실 발생, 및 기계적 특성을 저하시킨다는 문제가 존재하였다.
이를 해결하기 위하여, 진공 솔더링(vacuum), 분위기 솔더링(Ar, H2, N2 등), 솔더링 후 솔더 표면을 산세(deoxidation process) 하는 방법 등이 제시되고 있으나, 이러한 공정은 비용이 높고, 장시간 고온 혹은 화학물질에 노출되기 때문에 패키지 부품의 열화 및 기계적 특성에 손상을 줄 수 있는 문제점이 존재한다.
따라서, 빠르고 공정비용이 적은 산화층 형성이 적은 솔더볼 형성 혹은 솔더 범프 형성 공정 중에 솔더 표면에 생성되는 산화막을 제거 혹은 억제, 솔더 내 void 감소할 수 있는 방법의 개발이 필요한 실정이다.
본원의 배경이 되는 기술인 대한민국 공개특허 제 10-2020-0080615 호는 도금 조성물 및 솔더 범프 형성 방법에 관한 것이다. 상기 특허에서는 주석 이온 공급원, 전해질, 항산화제, 결정립미세화제, 보조전해질 및 용매를 포함하는 도금조에 반도체 웨이퍼를 접촉시키는 단계 및 전압을 인가하여서 상기 반도체 웨이퍼 상에 순주석 솔더를 형성하는 단계를 통해 솔더 범프를 형성시키고 있으나, 펄스 조건의 광을 조사하여 솔더 범프를 형성시키는 것에 관하여는 개시하고 있지 않다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 솔더 표면에 산화막을 제거할 수 있고, 솔더 내에 잔류하는 보이드(void) 량을 감소시킬 수 있는 솔더 범프의 형성 방법을 제공한다.
또한, 상기 방법에 의해 형선된 솔더 범프를 제공한다.
또한, 상기 방법을 포함하는 반도체 패키징 공정을 제공한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화막이 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광은 1 J/cm2 내지 100 J/cm2의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 2 광은 1 J/cm2 내지 50 J/cm2의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 구리 필라 상에 상기 솔더가 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본원의 제 2 측면은 본원의 제 1 측면에 따른 방법에 의해 제조된, 솔더 범프를 제공한다.
또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 방법을 포함하는, 반도체 패키징 공정을 제공한다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
본원에 따른 솔더 범프의 형성 방법은, 웨이퍼(wafer) 전극, 세라믹 전극, RDL(Redistribution layer) 전극, PCB 전극 등의 전극 상에 솔더 범프를 형성하는 과정에서 조사되는 광의 펄스(pulse) 조건을 제어함으로써 솔더 표면에 형성되는 산화막을 제거할 수 있고, 용융된 솔더의 유동성을 향상시켜 솔더 내에 잔류하는 보이드(void) 량, 잔류 flux량을 최소화할 수 있으며, 이를 통해, 고신뢰성의 솔더 범프가 형성된 FCBGA, FCCSP 등의 패키징 컴포넌트(Component)를 제조할 수 있다.
또한, 본원에 따른 솔더 범프의 형성 방법은, 종래의 솔더 범프 형성 방법에 비해 솔더 범프의 형성에 필요한 시간을 감소시킬 수 있으므로 총 탄소발생량 줄일 수 있으며, 펄스 조건을 제어하여 종래의 방법에 비해 대면적, 저비용으로 솔더 범프의 형성이 가능하다.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.
도 1 은 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 순서도이다.
도 2 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 모식도이다.
도 3 은 본원의 일 구현예에 따른 구리 필라 상에 솔더 범프를 형성하는 과정의 모식도이다.
도 4 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법을 통해 솔더 범프를 형성한 후 보이드가 저감된 것을 나타낸 모식도이다.
도 2 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 모식도이다.
도 3 은 본원의 일 구현예에 따른 구리 필라 상에 솔더 범프를 형성하는 과정의 모식도이다.
도 4 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법을 통해 솔더 범프를 형성한 후 보이드가 저감된 것을 나타낸 모식도이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A, B, 또는, A 및 B" 를 의미한다.
이하, 본원의 솔더 범프의 형성 방법에 대하여 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원에 따른 솔더 범프의 형성 방법은, 웨이퍼(wafer) 전극, 세라믹 전극, RDL(Redistribution layer) 전극, PCB 전극 등의 전극 상에 솔더 범프를 형성하는 과정에서 조사되는 광의 펄스(pulse) 조건을 제어함으로써 솔더 표면에 형성되는 산화막을 제거할 수 있고, 용융된 솔더의 유동성을 향상시켜 솔더 내에 잔류하는 보이드(void) 량, 잔류 flux량을 최소화할 수 있으며, 이를 통해, 고신뢰성의 솔더 범프가 형성된 FCBGA, FCCSP 등의 패키징 컴포넌트(Component)를 제조할 수 있다.
또한, 본원에 따른 솔더 범프의 형성 방법은, 종래의 솔더 범프 형성 방법에 비해 솔더 범프의 형성에 필요한 시간을 감소시킬 수 있으므로 총 탄소발생량 줄일 수 있으며, 펄스 조건을 제어하여 종래의 방법에 비해 대면적, 저비용으로 솔더 범프의 형성이 가능하다.
도 1 은 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 순서도이다.
도 2 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 모식도이다.
먼저, 전극 상에 솔더(solder)를 배치한다 (S100).
본원의 일 구현예에 따르면, 상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 솔더에 제 1 광을 조사하여 솔더 범프를 형성한다 (S200).
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 광은 솔더를 용융시킬 수 있을 정도의 에너지 세기로 조사되며, 상기 제 1 광에 의해서 상기 솔더가 용융되어 솔더 범프가 형성될 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 전극 상에 배치된 솔더 상에 제 1 광으로서 IPL(intense pulsed light)을 펄스 조건으로 조사하여 솔더 범프를 형성할 경우, 상기 솔더 범프 내의 보이드(void) 저감이 가능할 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광은 1 J/cm2 내지 100 J/cm2의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 솔더 범프에 제 2 광을 조사한다 (S300).
본원의 일 구현예에 따르면, 상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화막이 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원에 따른 방법은 상기 제 1 광을 조사하여 솔더 범프를 형성하는 단계 및 상기 제 2 광을 조사하여 산화막을 제거하는 단계를 하나의 장비에서 연속적으로 진행하는 것이며, 이로 인해 종래의 방법보다 짧은 시간에 산화막이 제거된 솔더 범프를 형성할 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 2 광은 산화막 제거가 가능할 정도의 에너지 세기로 조사되는 것이나, 솔더가 용융될 정도의 에너지 세기를 갖는 상기 제 1 광보다는 낮은 에너지 세기로 조사된다.
본원의 일 구현예에 따르면, 상기 제 2 광은 1 J/cm2 내지 50 J/cm2의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 3 은 본원의 일 구현예에 따른 구리 필라 상에 솔더 범프를 형성하는 과정의 모식도이다. 이와 관련하여, 구리 필라 상에 형성된 솔더 범프를 솔더 캡(solder cap)으로 지칭하도록 한다.
도 3 을 참조하면, 전극의 표면 상에 도금 등으로 형성된 구리 필라 상에 솔더 캡을 형성하는 과정을 확인할 수 있다.
본원의 일 구현예에 따르면, 상기 구리 필라 상에 상기 솔더가 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 4 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법을 통해 솔더 범프를 형성한 후 보이드가 저감된 것을 나타낸 모식도이다.
도 4 를 참조하면, 종래의 방법으로 솔더 범프를 형성할 경우 보이드가 잔존해 있을 수 있으나, 본원에 따른 솔더 범프의 형성 방법을 통해 형성된 솔더 범프는 솔더 표면 상의 산화막이 제거된 것이고, 솔더 내의 보이드가 저감된 것임을 확인할 수 있다. 따라서, 이를 이용하여 고신뢰성의 반도체 패키지를 제조할 수 있다.
또한, 본원의 제 2 측면은 본원의 제 1 측면에 따른 방법에 의해 제조된, 솔더 범프를 제공한다.
본원의 제 2 측면에 따른 솔더 범프에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 2 측면에 동일하게 적용될 수 있다.
또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 방법을 포함하는, 반도체 패키징 공정을 제공한다.
본원의 제 3 측면에 따른 반도체 패키징 공정에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 3 측면에 동일하게 적용될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 전극 상에 솔더(solder)를 배치하는 단계;
상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및
상기 솔더 범프에 제 2 광을 조사하는 단계;
를 포함하는,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화막이 제거되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제거되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것인,
솔더 범프의 형성 방법.
- 제 6 항에 있어서,
상기 제 1 광은 1 J/cm2 내지 100 J/cm2의 에너지 범위로 조사되는 것인,
솔더 범프의 형성 방법.
- 제 6 항에 있어서,
상기 제 2 광은 1 J/cm2 내지 50 J/cm2 의 에너지 범위로 조사되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것인,
솔더 범프의 형성 방법.
- 제 10 항에 있어서,
상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것인, 솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것인,
솔더 범프의 형성 방법.
- 제 12 항에 있어서,
상기 구리 필라 상에 상기 솔더가 배치되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 배치되는 것인,
솔더 범프의 형성 방법.
- 제 1 항에 있어서,
상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인,
솔더 범프의 형성 방법.
- 제 1 항 내지 제 15 항 중 어느 한 항에 따른 방법에 의해 제조된, 솔더 범프.
- 제 1 항 내지 제 15 항 중 어느 한 항에 따른 방법을 포함하는, 반도체 패키징 공정.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220086324A KR20240009171A (ko) | 2022-07-13 | 2022-07-13 | 솔더 범프의 형성 방법 |
| PCT/KR2023/009908 WO2024014856A1 (ko) | 2022-07-13 | 2023-07-12 | 솔더 범프의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220086324A KR20240009171A (ko) | 2022-07-13 | 2022-07-13 | 솔더 범프의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240009171A true KR20240009171A (ko) | 2024-01-22 |
Family
ID=89537073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020220086324A KR20240009171A (ko) | 2022-07-13 | 2022-07-13 | 솔더 범프의 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR20240009171A (ko) |
| WO (1) | WO2024014856A1 (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180076544A (ko) * | 2016-12-28 | 2018-07-06 | 크루셜머신즈 주식회사 | 레이저 리플로우 방법 |
| KR20210102817A (ko) * | 2020-02-11 | 2021-08-20 | 한국전자통신연구원 | 레이저 본딩 방법 |
| KR20210106056A (ko) * | 2020-02-19 | 2021-08-30 | 한국전자통신연구원 | 레이저를 이용한 전사 및 접합 방법 |
| KR102438999B1 (ko) * | 2020-07-15 | 2022-09-02 | 최병찬 | 멀티 레이저 발생기가 적용된 레이저 솔더링 장치 및 이를 포함하는 솔더링 방법 |
| WO2022106914A1 (en) * | 2020-11-23 | 2022-05-27 | Orbotech Ltd. | Repair of solder bumps |
-
2022
- 2022-07-13 KR KR1020220086324A patent/KR20240009171A/ko unknown
-
2023
- 2023-07-12 WO PCT/KR2023/009908 patent/WO2024014856A1/ko unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2024014856A1 (ko) | 2024-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8361899B2 (en) | Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing | |
| US7910403B2 (en) | Metal particles-dispersed composition and flip chip mounting process and bump-forming process using the same | |
| US20150262950A1 (en) | Method for Fabricating Equal Height Metal Pillars of Different Diameters | |
| KR101279234B1 (ko) | 기판 상에 다층 범프를 형성하기 위한 방법 및 반도체 장치 | |
| US20080224328A1 (en) | Temporary chip attach using injection molded solder | |
| JP2010109032A (ja) | 半導体装置の製造方法 | |
| TWI538136B (zh) | 半導體封裝件及其製造方法 | |
| JP2008277677A (ja) | 半導体チップおよびその製造方法 | |
| US20130043573A1 (en) | Solder Bump Bonding In Semiconductor Package Using Solder Balls Having High-Temperature Cores | |
| JP2007287712A (ja) | 半導体装置、半導体装置の実装構造、及びそれらの製造方法 | |
| US11664297B2 (en) | Manufacturing method for reflowed solder balls and their under bump metallurgy structure | |
| US7341949B2 (en) | Process for forming lead-free bump on electronic component | |
| US20060087039A1 (en) | Ubm structure for improving reliability and performance | |
| KR100771644B1 (ko) | 전자소자의 생산방법 | |
| JP4503462B2 (ja) | 半導体装置の製造方法 | |
| KR102122631B1 (ko) | 유심 구조 땜납 범프 및 그 제조 방법 | |
| KR20240009171A (ko) | 솔더 범프의 형성 방법 | |
| JP2002217226A (ja) | はんだバンプ形成方法 | |
| JP2016018915A (ja) | 半導体装置及びその製造方法 | |
| KR101988890B1 (ko) | 솔더 온 패드의 제조방법 및 그를 이용한 플립 칩 본딩 방법 | |
| JP5003551B2 (ja) | ペースト用Ｐｂ−Ｓｎはんだ合金粉末およびＰｂ−Ｓｎはんだ合金ボール | |
| JP6379342B2 (ja) | 半導体装置及びその製造方法 | |
| JP2011243746A (ja) | 半導体装置の製造方法 | |
| US20040096688A1 (en) | Lead-free joining material and joining method using the same | |
| JPH03116838A (ja) | 半導体集積回路装置およびその製造方法 |