WO2024014856A1 - 솔더 범프의 형성 방법 - Google Patents

솔더 범프의 형성 방법 Download PDF

Info

Publication number
WO2024014856A1
WO2024014856A1 PCT/KR2023/009908 KR2023009908W WO2024014856A1 WO 2024014856 A1 WO2024014856 A1 WO 2024014856A1 KR 2023009908 W KR2023009908 W KR 2023009908W WO 2024014856 A1 WO2024014856 A1 WO 2024014856A1
Authority
WO
WIPO (PCT)
Prior art keywords
light
solder
solder bumps
present application
form solder
Prior art date
Application number
PCT/KR2023/009908
Other languages
English (en)
French (fr)
Inventor
정승부
민경득
하은
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Publication of WO2024014856A1 publication Critical patent/WO2024014856A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/11502—Pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1155—Selective modification
    • H01L2224/11552—Selective modification using a laser or a focussed ion beam [FIB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps

Definitions

  • This disclosure relates to methods of forming solder bumps.
  • FCBGA Flexible Chip Ball Grid Array
  • FCCSP Flexible Chip Chip Scale Package
  • FCBGA is mainly used in server CPUs, PC CPUs, etc.
  • FCCSP is mainly used in places that require miniaturization, such as smartphone APs. .
  • These semiconductor packages are made by electroplating, electroless plating, or printing solder on Si, Si carrier, or the electrical land of the PCB using an IR (infrared) heat source, resistance heat, laser energy, screen printing, etc. It is manufactured through a process of electrically connecting devices by melting solder through a reflow process to form solder bumps.
  • IR infrared
  • Republic of Korea Patent Publication No. 10-2020-0080615 which is the background technology of this application, relates to a plating composition and a method of forming solder bumps.
  • the steps include contacting a semiconductor wafer with a plating bath containing a tin ion source, electrolyte, antioxidant, grain refiner, auxiliary electrolyte, and solvent, and applying a voltage to form pure tin solder on the semiconductor wafer.
  • solder bumps are formed, there is no disclosure regarding forming solder bumps by irradiating light under pulse conditions.
  • the present application is intended to solve the problems of the prior art described above, and provides a method of forming a solder bump that can remove the oxide film on the solder surface and reduce the amount of voids remaining in the solder.
  • solder bumps shaped by the above method are provided.
  • the first aspect of the present application includes the steps of disposing solder on an electrode; Forming solder bumps by irradiating first light to the solder; and irradiating second light to the solder bump. It provides a method of forming solder bumps, including.
  • the first light and the second light may be irradiated under pulse conditions, but are not limited thereto.
  • the solder may be melted by irradiating the first light, but is not limited thereto.
  • the oxide film formed on the surface of the solder bump may be removed by irradiating the second light, but is not limited thereto.
  • a void in the solder bump may be removed by irradiating the first light, but is not limited thereto.
  • the first light may be irradiated with higher energy than the second light, but is not limited thereto.
  • the first light may be irradiated with an energy range of 1 J/cm 2 to 100 J/cm 2 , but is not limited thereto.
  • the second light may be irradiated with an energy range of 1 J/cm 2 to 50 J/cm 2 , but is not limited thereto.
  • the first light and the second light may each be independently irradiated for 10 seconds or less, but are not limited thereto.
  • the first light and the second light may each independently include light selected from the group consisting of IPL (intense pulsed light), laser, and combinations thereof, but are limited thereto. That is not the case.
  • the first light and the second light may be IPL (intense pulsed light), but are not limited thereto.
  • the electrode may further include a copper pillar (Cu pillar) on the surface, but is not limited thereto.
  • Cu pillar copper pillar
  • the solder may be disposed on the copper pillar, but is not limited thereto.
  • the solder may be disposed by a method selected from the group consisting of electroplating, electroless plating, printing process, and combinations thereof, but is not limited thereto.
  • the electrode is Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, and their It may include, but is not limited to, those selected from the group consisting of combinations.
  • a second aspect of the present disclosure provides a solder bump manufactured by the method according to the first aspect of the present disclosure.
  • a third aspect of the present disclosure provides a semiconductor packaging process comprising a method according to the first aspect of the present disclosure.
  • the method of forming solder bumps controls the pulse conditions of light irradiated in the process of forming solder bumps on electrodes such as wafer electrodes, ceramic electrodes, RDL (redistribution layer) electrodes, and PCB electrodes. By doing so, the oxide film formed on the solder surface can be removed, and the fluidity of the molten solder can be improved to minimize the amount of voids and residual flux remaining in the solder. Through this, a highly reliable solder bump is formed.
  • Packaging components such as FCBGA and FCCSP can be manufactured.
  • the method of forming solder bumps according to the present disclosure can reduce the time required for forming solder bumps compared to the conventional method of forming solder bumps, thereby reducing the total amount of carbon generated, and controlling the pulse conditions to increase the amount of carbon generated compared to the conventional method. It is possible to form solder bumps in a small area and at low cost.
  • FIG. 1 is a flowchart of a method of forming a solder bump according to an embodiment of the present application.
  • Figure 2 is a schematic diagram of a method of forming a solder bump according to an embodiment of the present application.
  • Figure 3 is a schematic diagram of a process for forming a solder bump on a copper pillar according to an embodiment of the present application.
  • Figure 4 is a schematic diagram showing the reduction of voids after forming solder bumps through the method of forming solder bumps according to an embodiment of the present application.
  • One most preferred embodiment according to the present invention includes the steps of disposing solder on an electrode; Forming solder bumps by irradiating first light to the solder; and irradiating second light to the solder bump. Includes.
  • the term "combination thereof" included in the Markushi format expression means a mixture or combination of one or more components selected from the group consisting of the components described in the Markushi format expression, It means including one or more selected from the group consisting of.
  • the first aspect of the present application includes the steps of disposing solder on an electrode; Forming solder bumps by irradiating first light to the solder; and irradiating second light to the solder bump. It provides a method of forming solder bumps, including.
  • the first light and the second light may be irradiated under pulse conditions, but are not limited thereto.
  • the first light and the second light may each be independently irradiated for 10 seconds or less, but are not limited thereto.
  • the method of forming solder bumps controls the pulse conditions of light irradiated in the process of forming solder bumps on electrodes such as wafer electrodes, ceramic electrodes, RDL (redistribution layer) electrodes, and PCB electrodes. By doing so, the oxide film formed on the solder surface can be removed, and the fluidity of the molten solder can be improved to minimize the amount of voids and residual flux remaining in the solder. Through this, a highly reliable solder bump is formed.
  • Packaging components such as FCBGA and FCCSP can be manufactured.
  • the method of forming solder bumps according to the present disclosure can reduce the time required for forming solder bumps compared to the conventional method of forming solder bumps, thereby reducing the total amount of carbon generated, and controlling the pulse conditions to increase the amount of carbon generated compared to the conventional method. It is possible to form solder bumps in a small area and at low cost.
  • FIG. 1 is a flowchart of a method of forming a solder bump according to an embodiment of the present application.
  • Figure 2 is a schematic diagram of a method of forming a solder bump according to an embodiment of the present application.
  • solder is placed on the electrode (S100).
  • the solder may be disposed by a method selected from the group consisting of electroplating, electroless plating, printing process, and combinations thereof, but is not limited thereto.
  • the electrode is Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, and their It may include, but is not limited to, those selected from the group consisting of combinations.
  • solder bump S200
  • the solder may be melted by irradiating the first light, but is not limited thereto.
  • the first light is irradiated with an energy intensity sufficient to melt the solder, and the solder is melted by the first light, thereby forming a solder bump.
  • a void in the solder bump may be removed by irradiating the first light, but is not limited thereto.
  • solder bump when forming a solder bump by irradiating intense pulsed light (IPL) as first light under pulse conditions on the solder disposed on the electrode, it may be possible to reduce voids within the solder bump.
  • IPL intense pulsed light
  • the first light may be irradiated with an energy range of 1 J/cm 2 to 100 J/cm 2 , but is not limited thereto.
  • the oxide film formed on the surface of the solder bump may be removed by irradiating the second light, but is not limited thereto.
  • the step of forming a solder bump by irradiating the first light and the step of removing the oxide film by irradiating the second light are performed continuously in one equipment, which results in a shorter time than the conventional method.
  • a solder bump with the oxide film removed can be formed.
  • the first light may be irradiated with higher energy than the second light, but is not limited thereto.
  • the second light is irradiated with an energy intensity sufficient to remove the oxide film, but is irradiated with a lower energy intensity than the first light, which has an energy intensity sufficient to melt the solder.
  • the second light may be irradiated with an energy range of 1 J/cm 2 to 50 J/cm 2 , but is not limited thereto.
  • the first light and the second light may each independently include light selected from the group consisting of IPL (intense pulsed light), laser, and combinations thereof, but are limited thereto. That is not the case.
  • the first light and the second light may be IPL (intense pulsed light), but are not limited thereto.
  • the electrode may further include a copper pillar (Cu pillar) on the surface, but is not limited thereto.
  • Cu pillar copper pillar
  • FIG 3 is a schematic diagram of a process for forming a solder bump on a copper pillar according to an embodiment of the present application.
  • the solder bump formed on the copper pillar is referred to as a solder cap.
  • the solder may be disposed on the copper pillar, but is not limited thereto.
  • Figure 4 is a schematic diagram showing the reduction of voids after forming solder bumps through the method of forming solder bumps according to an embodiment of the present application.
  • solder bump when forming a solder bump using a conventional method, voids may remain, but the solder bump formed through the method of forming a solder bump according to the present application has the oxide film on the solder surface removed, and the void within the solder is It can be confirmed that has been reduced. Therefore, using this, a highly reliable semiconductor package can be manufactured.
  • a second aspect of the present disclosure provides a solder bump manufactured by the method according to the first aspect of the present disclosure.
  • solder bump according to the second aspect of the present application detailed description of parts overlapping with the first aspect of the present application has been omitted. However, even if the description is omitted, the contents described in the first aspect of the present application are included in the second aspect of the present application. The same can be applied.
  • a third aspect of the present disclosure provides a semiconductor packaging process comprising a method according to the first aspect of the present disclosure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본원은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조 사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법에 대한 것이다.

Description

솔더 범프의 형성 방법
본원은 솔더 범프의 형성 방법에 관한 것이다.
최근, 고성능 반도체의 필요성이 증가함에 따라 반도체 패키지의 수요가 증대되고 있다. 반도체 패키지는 대표적으로 FCBGA(Flip Chip Ball Grid Array)와 FCCSP (Flip Chip Chip Scale Package)가 있으며, FCBGA는 주로 서버 CPU, PC CPU 등에 활용되고, FCCSP는 스마트폰 AP 등 소형화가 필요한곳에 주로 활용된다.
이러한 반도체 패키지는 Si, Si carrier 혹은 PCB 의 전극부(electrical land)에 IR(infrared) 열원, 저항열, laser에너지, 스크린 프린팅 등을 통해 솔더를 전해도금, 무전해도금, 혹은 프린팅을 실시한 뒤, 리플로우(reflow) 공정을 통해 솔더를 용융시켜 솔더범프를 형성함으로써 전기적으로 소자들을 연결하는 공정을 거쳐 제조된다.
그러나, 기존의 솔더 범프를 형성하는 공정은 솔더에 포함된 flux, 수분 등에 의해 형성된 솔더 범프 표면의 산화막 및 유기잔류물에 의해서 소자들 간을 패키징할 때 HIP(Head In Pillow), Non-wet 등의 솔더링의 불량이 발생하는 문제가 존재하였고, 솔더볼 내의 플럭스(flux)또는 솔더 페이스트(solder paste)로부터 발생된 보이드(void)가 잔류하게 되어 반도체 패키지의 전기저항 증가, 신호 손실 발생, 및 기계적 특성을 저하시킨다는 문제가 존재하였다.
이를 해결하기 위하여, 진공 솔더링(vacuum), 분위기 솔더링(Ar, H2, N2 등), 솔더링 후 솔더 표면을 산세(deoxidation process) 하는 방법 등이 제시되고 있으나, 이러한 공정은 비용이 높고, 장시간 고온 혹은 화학물질에 노출되기 때문에 패키지 부품의 열화 및 기계적 특성에 손상을 줄 수 있는 문제점이 존재한다.
따라서, 빠르고 공정비용이 적은 산화층 형성이 적은 솔더볼 형성 혹은 솔더 범프 형성 공정 중에 솔더 표면에 생성되는 산화막을 제거 혹은 억제, 솔더 내 void 감소할 수 있는 방법의 개발이 필요한 실정이다.
본원의 배경이 되는 기술인 대한민국 공개특허 제 10-2020-0080615호는 도금 조성물 및 솔더 범프 형성 방법에 관한 것이다. 상기 특허에서는 주석 이온 공급원, 전해질, 항산화제, 결정립미세화제, 보조전해질 및 용매를 포함하는 도금조에 반도체 웨이퍼를 접촉시키는 단계 및 전압을 인가하여서 상기 반도체 웨이퍼 상에 순주석 솔더를 형성하는 단계를 통해 솔더 범프를 형성시키고 있으나, 펄스 조건의 광을 조사하여 솔더 범프를 형성시키는 것에 관하여는 개시하고 있지 않다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 솔더 표면에 산화막을 제거할 수 있고, 솔더 내에 잔류하는 보이드(void) 량을 감소시킬 수 있는 솔더 범프의 형성 방법을 제공한다.
또한, 상기 방법에 의해 형선된 솔더 범프를 제공한다.
또한, 상기 방법을 포함하는 반도체 패키징 공정을 제공한다.
다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화막이 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광은 1 J/cm2 내지 100 J/cm2 의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 2 광은 1 J/cm2 내지 50 J/cm2 의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 구리 필라 상에 상기 솔더가 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
또한, 본원의 제 2 측면은 본원의 제 1 측면에 따른 방법에 의해 제조된, 솔더 범프를 제공한다.
또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 방법을 포함하는, 반도체 패키징 공정을 제공한다.
상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.
본원에 따른 솔더 범프의 형성 방법은, 웨이퍼(wafer) 전극, 세라믹 전극, RDL(Redistribution layer) 전극, PCB 전극 등의 전극 상에 솔더 범프를 형성하는 과정에서 조사되는 광의 펄스(pulse) 조건을 제어함으로써 솔더 표면에 형성되는 산화막을 제거할 수 있고, 용융된 솔더의 유동성을 향상시켜 솔더 내에 잔류하는 보이드(void) 량, 잔류 flux량을 최소화할 수 있으며, 이를 통해, 고신뢰성의 솔더 범프가 형성된 FCBGA, FCCSP 등의 패키징 컴포넌트(Component)를 제조할 수 있다.
또한, 본원에 따른 솔더 범프의 형성 방법은, 종래의 솔더 범프 형성 방법에 비해 솔더 범프의 형성에 필요한 시간을 감소시킬 수 있으므로 총 탄소 발생량 줄일 수 있으며, 펄스 조건을 제어하여 종래의 방법에 비해 대면적, 저비용으로 솔더 범프의 형성이 가능하다.
다만, 본원에서 얻을 수 있는 효과는 상기된 바와 같은 효과들로 한정되지 않으며, 또 다른 효과들이 존재할 수 있다.
도 1 은 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 순서도이다.
도 2 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 모식도이다.
도 3 은 본원의 일 구현예에 따른 구리 필라 상에 솔더 범프를 형성하는 과 정의 모식도이다.
도 4 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법을 통해 솔더 범프 를 형성한 후 보이드가 저감된 것을 나타낸 모식도이다.
본 발명에 따른 가장 바람직한 일 실시예는, 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함한다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 또한, 본원 명세서 전체에서, "~ 하는 단계" 또는 "~의 단계"는 "~를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 "이들의 조합"의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "A 및/또는 B" 의 기재는, "A, B, 또는, A 및 B" 를 의미한다.
이하, 본원의 솔더 범프의 형성 방법에 대하여 구현예 및 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 구현예 및 실시예와 도면에 제한되는 것은 아니다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 제 1 측면은 전극 상에 솔더(solder)를 배치하는 단계; 상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및 상기 솔더 범프에 제 2 광을 조사하는 단계; 를 포함하는, 솔더 범프의 형성 방법을 제공한다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원에 따른 솔더 범프의 형성 방법은, 웨이퍼(wafer) 전극, 세라믹 전극, RDL(Redistribution layer) 전극, PCB 전극 등의 전극 상에 솔더 범프를 형성하는 과정에서 조사되는 광의 펄스(pulse) 조건을 제어함으로써 솔더 표면에 형성되는 산화막을 제거할 수 있고, 용융된 솔더의 유동성을 향상시켜 솔더 내에 잔류하는 보이드(void) 량, 잔류 flux량을 최소화할 수 있으며, 이를 통해, 고신뢰성의 솔더 범프가 형성된 FCBGA, FCCSP 등의 패키징 컴포넌트(Component)를 제조할 수 있다.
또한, 본원에 따른 솔더 범프의 형성 방법은, 종래의 솔더 범프 형성 방법에 비해 솔더 범프의 형성에 필요한 시간을 감소시킬 수 있으므로 총 탄소 발생량 줄일 수 있으며, 펄스 조건을 제어하여 종래의 방법에 비해 대면적, 저비용으로 솔더 범프의 형성이 가능하다.
도 1 은 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 순서도이다.
도 2 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법의 모식도이다.
먼저, 전극 상에 솔더(solder)를 배치한다 (S100).
본원의 일 구현예에 따르면, 상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루어진 군에서 선택된 방법에 의해 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 솔더에 제 1 광을 조사하여 솔더 범프를 형성한다 (S200).
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 1 광은 솔더를 용융시킬 수 있을 정도의 에너지 세기로 조사되며, 상기 제 1 광에 의해서 상기 솔더가 용융되어 솔더 범프가 형성될 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 전극 상에 배치된 솔더 상에 제 1 광으로서 IPL(intense pulsed light)을 펄스 조건으로 조사하여 솔더 범프를 형성할 경우, 상기 솔더 범프 내의 보이드(void) 저감이 가능할 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광은 1 J/cm2 내지 100 J/cm2 의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 솔더 범프에 제 2 광을 조사한다 (S300).
본원의 일 구현예에 따르면, 상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화막이 제거되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원에 따른 방법은 상기 제 1 광을 조사하여 솔더 범프를 형성하는 단계 및 상기 제 2 광을 조사하여 산화막을 제거하는 단계를 하나의 장비에서 연속적으로 진행하는 것이며, 이로 인해 종래의 방법보다 짧은 시간에 산화막이 제거된 솔더 범프를 형성할 수 있다.
본원의 일 구현예에 따르면, 상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 제 2 광은 산화막 제거가 가능할 정도의 에너지 세기로 조사되는 것이나, 솔더가 용융될 정도의 에너지 세기를 갖는 상기 제 1 광보다는 낮은 에너지 세기로 조사된다.
본원의 일 구현예에 따르면, 상기 제 2 광은 1 J/cm2 내지 50 J/cm2 의 에너지 범위로 조사되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 3 은 본원의 일 구현예에 따른 구리 필라 상에 솔더 범프를 형성하는 과정의 모식도이다. 이와 관련하여, 구리 필라 상에 형성된 솔더 범프를 솔더 캡(solder cap)으로 지칭하도록 한다.
도 3 을 참조하면, 전극의 표면 상에 도금 등으로 형성된 구리 필라 상에 솔더 캡을 형성하는 과정을 확인할 수 있다.
본원의 일 구현예에 따르면, 상기 구리 필라 상에 상기 솔더가 배치되는 것일 수 있으나, 이에 제한되는 것은 아니다.
도 4 는 본원의 일 구현예에 따른 솔더 범프의 형성 방법을 통해 솔더 범프를 형성한 후 보이드가 저감된 것을 나타낸 모식도이다.
도 4 를 참조하면, 종래의 방법으로 솔더 범프를 형성할 경우 보이드가 잔존해 있을 수 있으나, 본원에 따른 솔더 범프의 형성 방법을 통해 형성된 솔더 범프는 솔더 표면 상의 산화막이 제거된 것이고, 솔더 내의 보이드가 저감된 것임을 확인할 수 있다. 따라서, 이를 이용하여 고신뢰성의 반도체 패키지를 제조할 수 있다.
또한, 본원의 제 2 측면은 본원의 제 1 측면에 따른 방법에 의해 제조된, 솔더 범프를 제공한다.
본원의 제 2 측면에 따른 솔더 범프에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 2 측면에 동일하게 적용될 수 있다.
또한, 본원의 제 3 측면은 본원의 제 1 측면에 따른 방법을 포함하는, 반도체 패키징 공정을 제공한다.
본원의 제 3 측면에 따른 반도체 패키징 공정에 대하여, 본원의 제 1 측면과 중복되는 부분들에 대해서는 상세한 설명을 생략하였으나, 그 설명이 생략되었더라도 본원의 제 1 측면에 기재된 내용은 본원의 제 3 측면에 동일하게 적용될 수 있다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

Claims (17)

  1. 전극 상에 솔더(solder)를 배치하는 단계;
    상기 솔더에 제 1 광을 조사하여 솔더 범프를 형성하는 단계; 및
    상기 솔더 범프에 제 2 광을 조사하는 단계;
    를 포함하는,
    솔더 범프의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 광 및 상기 제 2 광은 펄스 조건으로 조사되는 것인,
    솔더 범프의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 광을 조사하는 것에 의해 상기 솔더가 용융되는 것인,
    솔더 범프의 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 광을 조사하는 것에 의해 상기 솔더 범프 표면 상에 형성된 산화 막이 제거되는 것인,
    솔더 범프의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 광을 조사하는 것에 의해 상기 솔더 범프 내의 보이드(void)가 제 거되는 것인,
    솔더 범프의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 광이 상기 제 2 광보다 높은 에너지로 조사되는 것인,
    솔더 범프의 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 광은 1 J/cm2 내지 100 J/cm2의 에너지 범위로 조사되는 것인,
    솔더 범프의 형성 방법.
  8. 제 6 항에 있어서,
    상기 제 2 광은 1 J/cm2 내지 50 J/cm2 의 에너지 범위로 조사되는 것인,
    솔더 범프의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 10초 이하로 조사되는 것 인,
    솔더 범프의 형성 방법.
  10. 제 1 항에 있어서,
    상기 제 1 광 및 상기 제 2 광은 각각 독립적으로 IPL(intense pulsed light), 레이저 및 이들의 조합들로 이루어진 군에서 선택된 광을 포함하는 것인,
    솔더 범프의 형성 방법.
  11. 제 10 항에 있어서,
    상기 제 1 광 및 상기 제 2 광은 IPL(intense pulsed light)인 것인,
    솔더 범프의 형성 방법.
  12. 제 1 항에 있어서,
    상기 전극은 표면 상에 구리 필라(Cu pillar) 를 추가 포함하는 것인,
    솔더 범프의 형성 방법.
  13. 제 12 항에 있어서,
    상기 구리 필라 상에 상기 솔더가 배치되는 것인,
    솔더 범프의 형성 방법.
  14. 제 1 항에 있어서,
    상기 솔더는 전해도금, 무전해도금, 프린팅 공정, 및 이들의 조합들로 이루 어진 군에서 선택된 방법에 의해 배치되는 것인,
    솔더 범프의 형성 방법.
  15. 제 1 항에 있어서,
    상기 전극은 Si, Au, Ag, Pt, Ni, Cu, In, Ru, Pd, Rh, Mo, Ir, Os, Sn, OSP, ENIG, ENEPIG, AuSn, 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포 함하는 것인,
    솔더 범프의 형성 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 따른 방법에 의해 제조된, 솔더 범 프.
  17. 제 1 항 내지 제 15 항 중 어느 한 항에 따른 방법을 포함하는, 반도체 패키 징 공정.
PCT/KR2023/009908 2022-07-13 2023-07-12 솔더 범프의 형성 방법 WO2024014856A1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0086324 2022-07-13
KR1020220086324A KR20240009171A (ko) 2022-07-13 2022-07-13 솔더 범프의 형성 방법

Publications (1)

Publication Number Publication Date
WO2024014856A1 true WO2024014856A1 (ko) 2024-01-18

Family

ID=89537073

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/009908 WO2024014856A1 (ko) 2022-07-13 2023-07-12 솔더 범프의 형성 방법

Country Status (2)

Country Link
KR (1) KR20240009171A (ko)
WO (1) WO2024014856A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076544A (ko) * 2016-12-28 2018-07-06 크루셜머신즈 주식회사 레이저 리플로우 방법
KR20210102817A (ko) * 2020-02-11 2021-08-20 한국전자통신연구원 레이저 본딩 방법
KR20210106056A (ko) * 2020-02-19 2021-08-30 한국전자통신연구원 레이저를 이용한 전사 및 접합 방법
KR20220009256A (ko) * 2020-07-15 2022-01-24 최병찬 멀티 레이저 발생기가 적용된 레이저 솔더링 장치 및 이를 포함하는 솔더링 방법
WO2022106914A1 (en) * 2020-11-23 2022-05-27 Orbotech Ltd. Repair of solder bumps

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180076544A (ko) * 2016-12-28 2018-07-06 크루셜머신즈 주식회사 레이저 리플로우 방법
KR20210102817A (ko) * 2020-02-11 2021-08-20 한국전자통신연구원 레이저 본딩 방법
KR20210106056A (ko) * 2020-02-19 2021-08-30 한국전자통신연구원 레이저를 이용한 전사 및 접합 방법
KR20220009256A (ko) * 2020-07-15 2022-01-24 최병찬 멀티 레이저 발생기가 적용된 레이저 솔더링 장치 및 이를 포함하는 솔더링 방법
WO2022106914A1 (en) * 2020-11-23 2022-05-27 Orbotech Ltd. Repair of solder bumps

Also Published As

Publication number Publication date
KR20240009171A (ko) 2024-01-22

Similar Documents

Publication Publication Date Title
WO2020013478A1 (ko) 마이크로 엘이디 디스플레이 및 이의 제작 방법
EP0697727A2 (en) Method of bumping substrates
US5542601A (en) Rework process for semiconductor chips mounted in a flip chip configuration on an organic substrate
US9324557B2 (en) Method for fabricating equal height metal pillars of different diameters
WO2017095094A2 (ko) 메탈 코어 솔더 볼 인터커넥터 팬-아웃 웨이퍼 레벨 패키지 및 그 제조 방법
WO2019103291A1 (ko) 고효율 마이크로 엘이디 모듈의 제조방법
JPH07323390A (ja) フラックス組成物および対応するはんだ付け方法
JPH08204322A (ja) バンプの形成方法
WO2019194446A1 (ko) 마이크로 엘이디 디스플레이 패널 제조방법
WO2024014856A1 (ko) 솔더 범프의 형성 방법
WO2010126302A2 (en) Semiconductor package with nsmd type solder mask and method for manufacturing the same
WO2011099817A2 (en) Embedded printed circuit board and method of manufacturing the same
TW200536646A (en) Vertical removal of excess solder from a circuit substrate
KR100771644B1 (ko) 전자소자의 생산방법
CN111133498A (zh) 一种显示面板及其制作方法、显示装置
WO2017047838A1 (ko) 솔더볼 적용 장치
WO2024054002A1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
WO2019088637A1 (ko) 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지
JP3638487B2 (ja) 半導体素子の実装方法
WO2022154648A1 (ko) 반도체 패키지 및 그 제조방법
WO2018088624A1 (ko) 반도체 패키지 기판의 제조 방법
JPH05326524A (ja) 半田バンプ形成方法
WO2020149558A1 (ko) 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지
KR101385370B1 (ko) 플립 칩 기판을 탑재하는 캐리어 및 플립 칩 방법
JPH01290293A (ja) 半田付け装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23839948

Country of ref document: EP

Kind code of ref document: A1