JP3638487B2 - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法 Download PDFInfo
- Publication number
- JP3638487B2 JP3638487B2 JP35179799A JP35179799A JP3638487B2 JP 3638487 B2 JP3638487 B2 JP 3638487B2 JP 35179799 A JP35179799 A JP 35179799A JP 35179799 A JP35179799 A JP 35179799A JP 3638487 B2 JP3638487 B2 JP 3638487B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- semiconductor element
- electrode
- temperature
- coating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子（チップ、ペレットまたはダイ等）の電極と、回路基板上の端子電極とを電気的に接続する方法に係り、特に電極間の電気的接続にはんだバンプを用いた半導体素子の実装方法に関する。
【０００２】
【従来の技術】
従来、電子部品の接続端子と回路基板上の回路パターン端子との電気的接続には、はんだ付けが一般に利用されてきたが、近年、例えばＩＣフラットパッケージ等の小型化と、接続端子の増加等により、接続端子間のいわゆるピッチ間隔が次第に狭くなり、従来のはんだ付け技術では対処することが次第に難しくなってきている。
【０００３】
そこで、最近では、例えば、裸の素子と呼ばれている外装されていない能動、受動素子であるチップ（chip）、ペレット（pellet）、ダイ（die）等の半導体素子を回路基板上に電気的に接続しつつ実装する場合には、半導体素子の電極パッド上に予めはんだバンプを形成し、このはんだバンプを回路基板の端子電極に対向して下向きに配置し、高温に加熱して融着する、いわゆるフェイスダウンボンディング法が広く採用されている。このはんだバンプは、例えばＣｒ（クロム）、Ｃｕ（銅）およびＡｕ（金）からなる３層の金属薄膜（Under Bump Metals）の上に、レジストを用いて、はんだやめっき或いは蒸着によって一般に形成される。
【０００４】
この実装方法は、接続後の機械的強度が強く、かつ半導体素子の電極と回路基板の端子電極の電気的接続を一括して行えることから有効な半導体素子の実装方法とされていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来のはんだバンプを用いた半導体素子の実装方法においては、はんだバンプの形成に先立って、例えばＣｒ（クロム）、Ｃｕ（銅）およびＡｕ（金）からなる３層の金属薄膜（Under Bump Metals）を形成する必要があり、この際に、かなり大掛かりな設備が必要であるばかりでなく、マスク管理や真空管理が必要となって、コストや作業時間の増大に繋がってしまうといった問題があった。
【０００６】
本発明は上記事情に鑑みて為されたもので、はんだバンプ法を簡便に実施できるようにして、安定性が高く、低コストで信頼性の高い電気接続を実現できる半導体素子の実装方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、平均粒径が１〜１０ｎｍの実質的に金属成分からなるコア部の周囲を炭素数が５以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて金属ペーストを調整する工程と、該金属ペーストを半導体素子の電極上に付着させ低温焼成して超微粒子電極を作製する工程と、該超微粒子電極上にはんだバンプを形成する工程と、該はんだバンプを回路基板の端子電極に加熱融着する工程とを有することを特徴とする半導体素子の実装方法である。
【０００８】
この方法によれば、半導体素子の電極上に金属ペーストを付着させ低温焼成することで、はんだバンプの下地金属（Under Bump Metals）となる超微粒子電極を大掛かりな設備を使用することなく、容易且つ迅速に形成することができる。ここで、複合金属超微粒子は、液相中での化学的なプロセスにおいて作製することができるので、大掛かりな真空装置を用いることなく、簡単な装置を用いて通常の大気雰囲気下において大量生産が可能であり、コストが安価である。しかも、周囲を有機化合物で被覆されているので、溶媒中における凝集性が小さいばかりでなく、安定していてハンドリングがしやすく、従って、複合金属超微粒子が均一に分散した金属ペーストを調整できるばかりでなく、工程管理が容易である。更に、粒径が均一であるので、低温焼成の際に、一定温度で全ての複合金属超粒子どうしが融着する。
【００１０】
金属粒子の融点は粒径が小さくなると低下することが知られているが、その効果が現れはじめるのは２０ｎｍ以下であり、１０ｎｍ以下になるとその効果が顕著となる。従って、平均粒径が１〜１０ｎｍの実質的に金属成分からなるコア部は、該金属が持つ融点よりかなり低い温度で互いに溶融結合し、これによって、低温焼成が可能となる。また、コア金属と該コア金属を保護する保護皮膜としての役割を果たす被覆層とを強固にイオン結合させて、溶媒中における分散安定性を向上させ、しかも粒子としての性状安定性を高めることができる。
【００１１】
請求項２に記載の発明は、前記コア部は、正に帯電したＡｇ，ＡｕまたはＰｂ金属超微粒子で、前記被覆層は、有機性陰イオンであることを特徴とする請求項１記載の半導体素子の実装方法である。
請求項３に記載の発明は、前記低温焼成を２００〜３００℃の温度範囲で行うことを特徴とする請求項１または２記載の半導体素子の実装方法である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
先ず、図１に示すように、実質的に金属成分からなるコア部１０と、有機化合物からなる被覆層１２とからなる複合金属超微粒子１４を作製する。このような複合金属超微粒子１４は、有機化合物からなる被覆層１２により覆われているので安定であり、しかも溶媒中において凝集する傾向が小さい。
【００１３】
この複合金属超微粒子１４は、有機化合物と出発物質である金属塩、例えば炭酸塩・蟻酸塩・酢酸塩由来の金属成分から構成されており、その中心部が金属成分からなり、その周りをイオン性有機化合物が取り囲んでいる。この時、有機化合物と金属成分とは、その一部又は全部が化学的に結合した状態で一体化して存在しており、界面活性剤によりコーティングされることにより安定化された従来の超微粒子と異なり、安定性が高いとともに、より高い金属濃度においても安定である。
【００１４】
複合金属超微粒子１４のコア部１０の平均粒径は１〜１０ｎｍとする。このように構成することにより、コア部１０を構成する金属が持つ融点よりもかなり低い温度でコア部１０を溶融させることができ、これによって、低温焼成が可能となる。
【００１５】
この複合金属超微粒子１４は、例えば非水系溶媒中で且つイオン性有機物の存在下で金属塩、例えば炭酸塩・蟻酸塩・酢酸塩をその分解還元温度以上でかつイオン性有機物の分解温度以下で加熱することによって製造することができる。金属成分としては、Ａｇ，ＡｕまたはＰｂが用いられ、イオン性の有機物としては炭素数５以上の脂肪酸およびアルキルベンゼンスルフォン酸、アルキルスルフォン酸が用いられる。
【００１６】
加熱温度は、金属塩、例えば炭酸塩・蟻酸塩・酢酸塩の分解還元温度以上でかつイオン性有機物の分解温度以下であり、例えば酢酸銀の場合、分解開始温度が２００℃あるので、２００℃以上かつ上記のイオン性有機物が分解しない温度に保持すればよい。この場合、イオン性有機物が分解しにくいようにするために、加熱雰囲気は、不活性ガス雰囲気であることが好ましいが、非水溶剤の選択により、大気下においても加熱可能である。
【００１７】
また、加熱するに際し、各種アルコール類を添加することもでき、反応を促進することが可能になる。アルコール類は、上記効果が得られる限り特に制限されず、例えばラウリルアルコール、グリセリン、エチレングリコール等が挙げられる。アルコール類の添加量は、用いるアルコールの種類等に応じて適宜定めることができるが、通常は重量部として金属塩１００に対して５〜２０程度、好ましくは５〜１０とすれば良い。
【００１８】
加熱が終了した後、公知の精製法により精製を行う。精製法は例えば遠心分離、膜精製、溶媒抽出等により行えば良い。
【００１９】
例えば、有機アニオン性物質としてオレイン酸を、金属源として酢酸銀をそれぞれ用い、これらを留点２５０℃のナフテン系高沸点溶媒の中に入れ、２４０℃にて３時間加熱し、更にアセトンを加えて沈殿精製を行うことで、平均粒径が約１０ｎｍのクラスター状の正に帯電したＡｇ金属超微粒子（コア金属）の周囲を有機性陰イオン（被覆層）で被覆した複合金属超微粒子を作製することができる。
【００２０】
一方、図２に示すように、例えば実装する半導体素子２０として、周縁部に複数のアルミニウム電極２２を備えたものを用意し、図３に示すように、この各電極２２上に、前記複合金属超微粒子１４をトルエン等の所定の溶媒に分散させて調整した金属ペースト２４を印刷等により付着させる。
【００２１】
このような金属ペースト２４は、分散粒子である複合金属超微粒子１４が非常に細かいので、複合金属超微粒子１４を混合して攪拌した状態ではほぼ透明であるが、溶媒の種類、複合金属超微粒子濃度、温度等を適宜に選択することにより、表面張力、粘性等の物性値を調整することができる。
【００２２】
次に、図４に示すように、金属ペースト２４を、例えば２００〜３００℃で低温焼成して、複合金属超微粒子１４のコア部（金属）１０からなる超微粒子電極２６を作製する。つまり、金属ペースト２４に含まれるトルエン等の溶媒を蒸発させ、更に金属ペースト２４の主成分である複合金属超微粒子１４をこの被覆層（有機化合物）１２（図１参照）のコア部１０からの離脱或いは被覆層１２自体の分解温度以上に加熱することで、コア部１０から被覆層１２を離脱或いは被覆層１２を分解して消滅させ、同時にコア部１０を溶融結合させる。
【００２３】
この超微粒子電極２６は、はんだバンプ３２の下地金属（Under Bump Metals）となるもので、このように、電極２２上に金属ペースト２４を付着させ低温焼成することで、大掛かりな設備を使用することなく、容易かつ迅速に作製することができる。
【００２４】
そして、図４に仮想線で示すように、例えば、溶融はんだ浴３０内に超微粒子電極２６を浸して引き上げることで、超微粒子電極２６上にはんだバンプ３２を形成する。なお、はんだペーストを印刷することで、超微粒子電極２６上にはんだバンプ３２を形成するようにしても良い。
【００２５】
次に、図５に示すように、半導体素子２０を下向きにしたフェイスダウン法を用い、半導体素子２０に設けたはんだバンプ３２と回路基板４０の端子電極４２との位置合わせを行う、いわゆるフリップチップ方式で、回路基板４０の端子電極４２上の所定の位置に半導体素子２０のはんだバンプ３２を接続する。
【００２６】
この状態で、図６に示すように、例えば熱処理炉を通すことで、はんだバンプ３２を構成するはんだを加熱溶着（reflow）してボンディングを行う。これにより、複数のはんだバンプ３２と回路基板４０の端子電極４２との電気的接続を一括して行うことができる。
【００２７】
【発明の効果】
以上説明したように、この発明によれば、はんだバンプ法を簡便に実施できるようにして、安定性が高く、低コストで信頼性の高い電気接続を実現して、半導体素子を回路基板に実装できる。
【図面の簡単な説明】
【図１】複合金属超微粒子の構造を模式的に示す図である。
【図２】実装する半導体素子の一例を示す図である。
【図３】図２に示す半導体素子の電極に金属ペーストを付着した状態を示す図である。
【図４】前記金属ペーストを低温焼成して超微粒子電極を作製した状態を実線で、この超微粒子電極にはんだバンプを形成する状態を仮想線で示す図である。
【図５】回路基板に半導体素子をボンディングする直前の状態を示す図である。
【図６】回路基板に半導体素子をボンディングした直後の状態を示す図である。
【符号の説明】
１０ コア部
１２ 被覆層
１４ 複合金属超微粒子
２０ 半導体素子
２２ 電極
２４ 金属ペースト
２６ 超微粒子電極
３０ めっき浴
３２ はんだバンプ
４０ 回路基板
４２ 端子電極
【発明の属する技術分野】
本発明は、半導体素子（チップ、ペレットまたはダイ等）の電極と、回路基板上の端子電極とを電気的に接続する方法に係り、特に電極間の電気的接続にはんだバンプを用いた半導体素子の実装方法に関する。
【０００２】
【従来の技術】
従来、電子部品の接続端子と回路基板上の回路パターン端子との電気的接続には、はんだ付けが一般に利用されてきたが、近年、例えばＩＣフラットパッケージ等の小型化と、接続端子の増加等により、接続端子間のいわゆるピッチ間隔が次第に狭くなり、従来のはんだ付け技術では対処することが次第に難しくなってきている。
【０００３】
そこで、最近では、例えば、裸の素子と呼ばれている外装されていない能動、受動素子であるチップ（chip）、ペレット（pellet）、ダイ（die）等の半導体素子を回路基板上に電気的に接続しつつ実装する場合には、半導体素子の電極パッド上に予めはんだバンプを形成し、このはんだバンプを回路基板の端子電極に対向して下向きに配置し、高温に加熱して融着する、いわゆるフェイスダウンボンディング法が広く採用されている。このはんだバンプは、例えばＣｒ（クロム）、Ｃｕ（銅）およびＡｕ（金）からなる３層の金属薄膜（Under Bump Metals）の上に、レジストを用いて、はんだやめっき或いは蒸着によって一般に形成される。
【０００４】
この実装方法は、接続後の機械的強度が強く、かつ半導体素子の電極と回路基板の端子電極の電気的接続を一括して行えることから有効な半導体素子の実装方法とされていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した従来のはんだバンプを用いた半導体素子の実装方法においては、はんだバンプの形成に先立って、例えばＣｒ（クロム）、Ｃｕ（銅）およびＡｕ（金）からなる３層の金属薄膜（Under Bump Metals）を形成する必要があり、この際に、かなり大掛かりな設備が必要であるばかりでなく、マスク管理や真空管理が必要となって、コストや作業時間の増大に繋がってしまうといった問題があった。
【０００６】
本発明は上記事情に鑑みて為されたもので、はんだバンプ法を簡便に実施できるようにして、安定性が高く、低コストで信頼性の高い電気接続を実現できる半導体素子の実装方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
請求項１に記載の発明は、平均粒径が１〜１０ｎｍの実質的に金属成分からなるコア部の周囲を炭素数が５以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて金属ペーストを調整する工程と、該金属ペーストを半導体素子の電極上に付着させ低温焼成して超微粒子電極を作製する工程と、該超微粒子電極上にはんだバンプを形成する工程と、該はんだバンプを回路基板の端子電極に加熱融着する工程とを有することを特徴とする半導体素子の実装方法である。
【０００８】
この方法によれば、半導体素子の電極上に金属ペーストを付着させ低温焼成することで、はんだバンプの下地金属（Under Bump Metals）となる超微粒子電極を大掛かりな設備を使用することなく、容易且つ迅速に形成することができる。ここで、複合金属超微粒子は、液相中での化学的なプロセスにおいて作製することができるので、大掛かりな真空装置を用いることなく、簡単な装置を用いて通常の大気雰囲気下において大量生産が可能であり、コストが安価である。しかも、周囲を有機化合物で被覆されているので、溶媒中における凝集性が小さいばかりでなく、安定していてハンドリングがしやすく、従って、複合金属超微粒子が均一に分散した金属ペーストを調整できるばかりでなく、工程管理が容易である。更に、粒径が均一であるので、低温焼成の際に、一定温度で全ての複合金属超粒子どうしが融着する。
【００１０】
金属粒子の融点は粒径が小さくなると低下することが知られているが、その効果が現れはじめるのは２０ｎｍ以下であり、１０ｎｍ以下になるとその効果が顕著となる。従って、平均粒径が１〜１０ｎｍの実質的に金属成分からなるコア部は、該金属が持つ融点よりかなり低い温度で互いに溶融結合し、これによって、低温焼成が可能となる。また、コア金属と該コア金属を保護する保護皮膜としての役割を果たす被覆層とを強固にイオン結合させて、溶媒中における分散安定性を向上させ、しかも粒子としての性状安定性を高めることができる。
【００１１】
請求項２に記載の発明は、前記コア部は、正に帯電したＡｇ，ＡｕまたはＰｂ金属超微粒子で、前記被覆層は、有機性陰イオンであることを特徴とする請求項１記載の半導体素子の実装方法である。
請求項３に記載の発明は、前記低温焼成を２００〜３００℃の温度範囲で行うことを特徴とする請求項１または２記載の半導体素子の実装方法である。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
先ず、図１に示すように、実質的に金属成分からなるコア部１０と、有機化合物からなる被覆層１２とからなる複合金属超微粒子１４を作製する。このような複合金属超微粒子１４は、有機化合物からなる被覆層１２により覆われているので安定であり、しかも溶媒中において凝集する傾向が小さい。
【００１３】
この複合金属超微粒子１４は、有機化合物と出発物質である金属塩、例えば炭酸塩・蟻酸塩・酢酸塩由来の金属成分から構成されており、その中心部が金属成分からなり、その周りをイオン性有機化合物が取り囲んでいる。この時、有機化合物と金属成分とは、その一部又は全部が化学的に結合した状態で一体化して存在しており、界面活性剤によりコーティングされることにより安定化された従来の超微粒子と異なり、安定性が高いとともに、より高い金属濃度においても安定である。
【００１４】
複合金属超微粒子１４のコア部１０の平均粒径は１〜１０ｎｍとする。このように構成することにより、コア部１０を構成する金属が持つ融点よりもかなり低い温度でコア部１０を溶融させることができ、これによって、低温焼成が可能となる。
【００１５】
この複合金属超微粒子１４は、例えば非水系溶媒中で且つイオン性有機物の存在下で金属塩、例えば炭酸塩・蟻酸塩・酢酸塩をその分解還元温度以上でかつイオン性有機物の分解温度以下で加熱することによって製造することができる。金属成分としては、Ａｇ，ＡｕまたはＰｂが用いられ、イオン性の有機物としては炭素数５以上の脂肪酸およびアルキルベンゼンスルフォン酸、アルキルスルフォン酸が用いられる。
【００１６】
加熱温度は、金属塩、例えば炭酸塩・蟻酸塩・酢酸塩の分解還元温度以上でかつイオン性有機物の分解温度以下であり、例えば酢酸銀の場合、分解開始温度が２００℃あるので、２００℃以上かつ上記のイオン性有機物が分解しない温度に保持すればよい。この場合、イオン性有機物が分解しにくいようにするために、加熱雰囲気は、不活性ガス雰囲気であることが好ましいが、非水溶剤の選択により、大気下においても加熱可能である。
【００１７】
また、加熱するに際し、各種アルコール類を添加することもでき、反応を促進することが可能になる。アルコール類は、上記効果が得られる限り特に制限されず、例えばラウリルアルコール、グリセリン、エチレングリコール等が挙げられる。アルコール類の添加量は、用いるアルコールの種類等に応じて適宜定めることができるが、通常は重量部として金属塩１００に対して５〜２０程度、好ましくは５〜１０とすれば良い。
【００１８】
加熱が終了した後、公知の精製法により精製を行う。精製法は例えば遠心分離、膜精製、溶媒抽出等により行えば良い。
【００１９】
例えば、有機アニオン性物質としてオレイン酸を、金属源として酢酸銀をそれぞれ用い、これらを留点２５０℃のナフテン系高沸点溶媒の中に入れ、２４０℃にて３時間加熱し、更にアセトンを加えて沈殿精製を行うことで、平均粒径が約１０ｎｍのクラスター状の正に帯電したＡｇ金属超微粒子（コア金属）の周囲を有機性陰イオン（被覆層）で被覆した複合金属超微粒子を作製することができる。
【００２０】
一方、図２に示すように、例えば実装する半導体素子２０として、周縁部に複数のアルミニウム電極２２を備えたものを用意し、図３に示すように、この各電極２２上に、前記複合金属超微粒子１４をトルエン等の所定の溶媒に分散させて調整した金属ペースト２４を印刷等により付着させる。
【００２１】
このような金属ペースト２４は、分散粒子である複合金属超微粒子１４が非常に細かいので、複合金属超微粒子１４を混合して攪拌した状態ではほぼ透明であるが、溶媒の種類、複合金属超微粒子濃度、温度等を適宜に選択することにより、表面張力、粘性等の物性値を調整することができる。
【００２２】
次に、図４に示すように、金属ペースト２４を、例えば２００〜３００℃で低温焼成して、複合金属超微粒子１４のコア部（金属）１０からなる超微粒子電極２６を作製する。つまり、金属ペースト２４に含まれるトルエン等の溶媒を蒸発させ、更に金属ペースト２４の主成分である複合金属超微粒子１４をこの被覆層（有機化合物）１２（図１参照）のコア部１０からの離脱或いは被覆層１２自体の分解温度以上に加熱することで、コア部１０から被覆層１２を離脱或いは被覆層１２を分解して消滅させ、同時にコア部１０を溶融結合させる。
【００２３】
この超微粒子電極２６は、はんだバンプ３２の下地金属（Under Bump Metals）となるもので、このように、電極２２上に金属ペースト２４を付着させ低温焼成することで、大掛かりな設備を使用することなく、容易かつ迅速に作製することができる。
【００２４】
そして、図４に仮想線で示すように、例えば、溶融はんだ浴３０内に超微粒子電極２６を浸して引き上げることで、超微粒子電極２６上にはんだバンプ３２を形成する。なお、はんだペーストを印刷することで、超微粒子電極２６上にはんだバンプ３２を形成するようにしても良い。
【００２５】
次に、図５に示すように、半導体素子２０を下向きにしたフェイスダウン法を用い、半導体素子２０に設けたはんだバンプ３２と回路基板４０の端子電極４２との位置合わせを行う、いわゆるフリップチップ方式で、回路基板４０の端子電極４２上の所定の位置に半導体素子２０のはんだバンプ３２を接続する。
【００２６】
この状態で、図６に示すように、例えば熱処理炉を通すことで、はんだバンプ３２を構成するはんだを加熱溶着（reflow）してボンディングを行う。これにより、複数のはんだバンプ３２と回路基板４０の端子電極４２との電気的接続を一括して行うことができる。
【００２７】
【発明の効果】
以上説明したように、この発明によれば、はんだバンプ法を簡便に実施できるようにして、安定性が高く、低コストで信頼性の高い電気接続を実現して、半導体素子を回路基板に実装できる。
【図面の簡単な説明】
【図１】複合金属超微粒子の構造を模式的に示す図である。
【図２】実装する半導体素子の一例を示す図である。
【図３】図２に示す半導体素子の電極に金属ペーストを付着した状態を示す図である。
【図４】前記金属ペーストを低温焼成して超微粒子電極を作製した状態を実線で、この超微粒子電極にはんだバンプを形成する状態を仮想線で示す図である。
【図５】回路基板に半導体素子をボンディングする直前の状態を示す図である。
【図６】回路基板に半導体素子をボンディングした直後の状態を示す図である。
【符号の説明】
１０ コア部
１２ 被覆層
１４ 複合金属超微粒子
２０ 半導体素子
２２ 電極
２４ 金属ペースト
２６ 超微粒子電極
３０ めっき浴
３２ はんだバンプ
４０ 回路基板
４２ 端子電極
Claims (3)
- 平均粒径が１〜１０ｎｍの実質的に金属成分からなるコア部の周囲を炭素数が５以上の有機物からなる被覆層で被覆した複合金属超微粒子を予め作製し、該複合金属超微粒子を溶媒に分散させて金属ペーストを調整する工程と、
該金属ペーストを半導体素子の電極上に付着させ低温焼成して超微粒子電極を作製する工程と、
該超微粒子電極上にはんだバンプを形成する工程と、
該はんだバンプを回路基板の端子電極に加熱融着する工程とを有することを特徴とする半導体素子の実装方法。 - 前記コア部は、正に帯電したＡｇ，ＡｕまたはＰｂ金属超微粒子で、前記被覆層は、有機性陰イオンであることを特徴とする請求項１記載の半導体素子の実装方法。
- 前記低温焼成を２００〜３００℃の温度範囲で行うことを特徴とする請求項１または２記載の半導体素子の実装方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35179799A JP3638487B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法 |
| US09/731,898 US6519842B2 (en) | 1999-12-10 | 2000-12-08 | Method for mounting semiconductor device |
| TW089126168A TW511122B (en) | 1999-12-10 | 2000-12-08 | Method for mounting semiconductor device and structure thereof |
| KR1020000074899A KR100737498B1 (ko) | 1999-12-10 | 2000-12-09 | 반도체 소자의 실장 방법 및 실장 구조 |
| EP00127089A EP1107305A3 (en) | 1999-12-10 | 2000-12-11 | Method for mounting a semiconductor device |
| US10/315,172 US20030079680A1 (en) | 1999-12-10 | 2002-12-10 | Method for mounting a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35179799A JP3638487B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168141A JP2001168141A (ja) | 2001-06-22 |
| JP3638487B2 true JP3638487B2 (ja) | 2005-04-13 |
Family
ID=18419680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35179799A Expired - Fee Related JP3638487B2 (ja) | 1999-12-10 | 1999-12-10 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3638487B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501632B2 (ja) * | 2004-10-27 | 2010-07-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP2007184408A (ja) * | 2006-01-06 | 2007-07-19 | Nec Corp | 電極接合方法 |
| JP6945120B2 (ja) | 2014-08-29 | 2021-10-06 | 株式会社Flosfia | 金属膜形成方法 |
-
1999
- 1999-12-10 JP JP35179799A patent/JP3638487B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001168141A (ja) | 2001-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6519842B2 (en) | Method for mounting semiconductor device | |
| US9070671B2 (en) | Microelectronic flip chip packages with solder wetting pads and associated methods of manufacturing | |
| JP2807940B2 (ja) | フラックス剤および金属粒子を有する接着剤 | |
| EP2427036B1 (en) | Process for production of circuit board | |
| JP3556922B2 (ja) | バンプ形成方法 | |
| JP2004107728A (ja) | 接合材料及び接合方法 | |
| US8661659B2 (en) | Method of producing circuit board | |
| JP3638486B2 (ja) | 半導体素子の実装方法及び金属ペースト | |
| Zhang et al. | Shear performance and accelerated reliability of solder interconnects for fan-out wafer-level package | |
| JP2001167633A (ja) | 金属成分含有溶液及び金属薄膜形成方法 | |
| TW200819013A (en) | Production method of solder circuit board | |
| KR102314236B1 (ko) | 고온 안정성을 가진 접합 페이스트 및 그의 제조방법 | |
| JP3638487B2 (ja) | 半導体素子の実装方法 | |
| KR100744149B1 (ko) | 은 범프를 이용한 반도체 패키지 구조 및 형성 방법 | |
| KR101988890B1 (ko) | 솔더 온 패드의 제조방법 및 그를 이용한 플립 칩 본딩 방법 | |
| JP3124224B2 (ja) | はんだバンプ形成方法 | |
| JP4000606B2 (ja) | はんだコート形成方法 | |
| CN103871905B (zh) | 用于实现超薄晶片级封装（wlp）的封装体的低成本、低轮廓的焊料凸点工艺 | |
| CN114043122B (zh) | 一种含有Cu@Sn核壳双金属粉高温钎料及其制备方法和应用 | |
| KR101195265B1 (ko) | 와이어 본딩 방법 | |
| JP2009194357A (ja) | 半導体装置およびその製造方法 | |
| JP4367630B2 (ja) | バンプ形成方法 | |
| JPH11103155A (ja) | ハンダバンプ形成方法 | |
| JPH01205551A (ja) | はんだバンプ電極形成方法 | |
| JP2002313983A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041012 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050111 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |