JP6379342B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6379342B2 JP6379342B2 JP2014141235A JP2014141235A JP6379342B2 JP 6379342 B2 JP6379342 B2 JP 6379342B2 JP 2014141235 A JP2014141235 A JP 2014141235A JP 2014141235 A JP2014141235 A JP 2014141235A JP 6379342 B2 JP6379342 B2 JP 6379342B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- semiconductor substrate
- metal
- semiconductor
- bump
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 228
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 229910000679 solder Inorganic materials 0.000 claims description 207
- 239000000758 substrate Substances 0.000 claims description 155
- 239000002184 metal Substances 0.000 claims description 117
- 229910052751 metal Inorganic materials 0.000 claims description 117
- 239000000843 powder Substances 0.000 claims description 44
- 229910052802 copper Inorganic materials 0.000 claims description 32
- 229910052709 silver Inorganic materials 0.000 claims description 32
- 229910052718 tin Inorganic materials 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 29
- 229910052738 indium Inorganic materials 0.000 claims description 26
- 229910045601 alloy Inorganic materials 0.000 claims description 24
- 239000000956 alloy Substances 0.000 claims description 24
- 229910052797 bismuth Inorganic materials 0.000 claims description 20
- 238000005245 sintering Methods 0.000 claims description 12
- 229910052737 gold Inorganic materials 0.000 claims description 8
- 238000007639 printing Methods 0.000 claims description 8
- 229910052742 iron Inorganic materials 0.000 claims description 7
- 239000000463 material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 10
- 230000004907 flux Effects 0.000 description 9
- 239000002245 particle Substances 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 7
- 239000011812 mixed powder Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012299 nitrogen atmosphere Substances 0.000 description 4
- 229910020220 Pb—Sn Inorganic materials 0.000 description 3
- 229910007637 SnAg Inorganic materials 0.000 description 3
- 229910008433 SnCU Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- RSWGJHLUYNHPMX-UHFFFAOYSA-N Abietic-Saeure Natural products C12CCC(C(C)C)=CC2=CCC2C1(C)CCCC2(C)C(O)=O RSWGJHLUYNHPMX-UHFFFAOYSA-N 0.000 description 1
- KHPCPRHQVVSZAH-HUOMCSJISA-N Rosin Natural products O(C/C=C/c1ccccc1)[C@H]1[C@H](O)[C@@H](O)[C@@H](O)[C@@H](CO)O1 KHPCPRHQVVSZAH-HUOMCSJISA-N 0.000 description 1
- 239000012190 activator Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005111 flow chemistry technique Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000013008 thixotropic agent Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- KHPCPRHQVVSZAH-UHFFFAOYSA-N trans-cinnamyl beta-D-glucopyranoside Natural products OC1C(O)C(O)C(CO)OC1OCC=CC1=CC=CC=C1 KHPCPRHQVVSZAH-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Wire Bonding (AREA)
Description
例えば、特許文献1、2記載の技術においては、ウエハや有機基板の電極上に、電気メッキ法を用いて、小径のピラーを形成し、その上にメッキ法を用いてはんだ金属を形成し、リフロー処理を施すことではんだバンプを形成し、バンプの高さをある程度にまで高く形成している。しかし、メッキ法にてピラー形成、はんだ金属形成しているために、プロセススループットが悪く、また、溶融時のはんだ金属の自重および表面張力によって、バンプが扁平になりバンプ高さが制限されるため、はんだバンプ径に比して、それほど高いアスペクト比のものを得ることはできず、仮に、はんだ金属の載置量を増やしたとしても、隣接する他のはんだバンプに接触してショートを引き起こすおそれが生じるという問題があるため、半導体装置の高密度実装が十分に実現されているとはいえない。
また、特許文献3記載の技術においても、一次はんだバンプ表面のはんだペーストに対して、下向きにしてリフローすることによって、比較的、アスペクト比の高いバンプは形成されるが、アッセンブリ時など、再リフロー時に、はんだ金属の自重および表面張力によって自ずとアスペクト比は制約を受け、隣接する溶融はんだ金属バンプと接触することで、電気的導通不良の原因となる恐れがあるため、この技術においても、半導体装置の高密度実装は十分ではない。
したがって、高密度実装を実現する半導体装置およびその製造法が望まれる。
本発明者らは、相対向する半導体基板をはんだバンプにより接続・導通するに際し、一方の半導体基板の所定位置に、予め、所定の材料からなる焼結芯柱を形成し、他方の半導体基板を、一方の半導体基板の上方に配置し、かつ、他方の半導体基板の所定位置に前記焼結芯柱に向き合うようにはんだバンプを形成し、上記焼結芯柱とはんだバンプを接触する程度にまで近接させた状態において、再リフロー処理により、はんだバンプを再溶融させると、溶融したはんだ金属が前記焼結芯柱全体を取り囲み、これを冷却することによって、一方の半導体基板に形成された焼結芯柱を包み込んだ状態ではんだ金属が凝固して、一方の半導体基板と他方の半導体基板の両者は、はんだ金属によって、相互に接続・導通されるが、ファインピッチにおいて隣接する溶融はんだ金属バンプと接触することなく、また十分なバンプ及び焼結芯の高さが得られるため、導通不良発生率が低いことから、はんだバンプのファインピッチ化に寄与し得るとともに、上記焼結芯柱の材質を適切に選択することにより、はんだ金属との密着性が向上し、これに伴い、半導体基板相互の接合強度も向上し、さらに、従来バンプを用いた半導体装置の導電性と遜色のない導電性を備えることを見出したのである。
即ち、この焼結芯柱を、小径のものとして形成することにより、焼結芯柱を内包したはんだ金属は、やはり小径のものが形成されるため、はんだバンプのファインピッチ化による半導体装置のより一層の高密度実装化が可能となることを見出したのである。
また、本発明者らは、前記他方の半導体基板に、焼結芯柱を取り囲むようにはんだ金属を形成した有芯構造はんだバンプを使用した場合には、基板間隔を大きくとった状態で導通不良なく接合できることを見出した。
さらに、前記他方の半導体基板に有芯構造はんだバンプを使用した場合には、一方の半導体基板には、焼結芯柱を形成せずとも、従来のはんだバンプ接合に比べれば、ファインピッチにおいて導通不良発生率が低いことを見出したのである。
なお、以下では、相対向する半導体基板のうち、下側に位置する半導体基板を半導体基板Aとよび、上側に位置する半導体基板を半導体基板Bと呼ぶ。
即ち、半導体基板の所定位置に、パッド電極あるいはUBMが僅かに露出する程度の開口を有するマスクを取付け、焼結芯柱となる芯用ペーストをパッド電極あるいはUBMの中央部分に印刷し、次いで、マスクを取り外し、パッド電極あるいはUBMに塗布された芯用ペーストを焼結することにより、パッド電極あるいはUBMのほほ中央部分に所定の高さを有する焼結芯柱を作製し得るのである。
(1)相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置であって、一方の半導体基板に焼結芯柱が形成され、該焼結芯柱は、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成され、他方の半導体基板の前記焼結芯柱に向き合う位置に形成されたはんだバンプは、再リフローにより、前記焼結芯柱をはんだ金属中に包み込んだ状態で凝固することにより、相対向する半導体基板を相互に接続・導通してなることを特徴とする半導体装置、
(2)前記他方の半導体基板の前記焼結芯柱に向き合う位置に形成されたはんだバンプは、該バンプの内部に、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成された焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプであることを特徴とする(1)に記載の半導体装置、
(3)相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置であって、他方の半導体基板には、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成された焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプが形成され、一方の半導体基板は、前記有芯構造はんだバンプに近接して配置され、再リフローにより、前記有芯構造はんだバンプのはんだ金属が、前記焼結芯柱をはんだ金属中に包み込んだ状態で凝固することにより、相対向する半導体基板を相互に接続・導通してなることを特徴とする半導体装置、
(4)前記焼結芯柱は、はんだバンプの再リフロー処理で軟化しない粉末焼結体、合金焼結体またはこれらの混合焼結体からなることを特徴とする(1)乃至(3)のいずれかに記載の半導体装置、
に特徴を有するものである。
(5)相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面にはんだバンプを形成し、一方の半導体基板上に形成された前記焼結芯柱と、他方の半導体基板上に形成されたはんだバンプを近接して対向配置し、他方の半導体基板上のはんだバンプを再リフローさせて、一方の半導体基板上の焼結芯柱を包み込んだ状態で凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする(1)に記載の半導体装置の製造方法、
(6)相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に、焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプを形成し、一方の半導体基板上に形成された前記焼結芯柱と、他方の半導体基板上に形成された前記有芯構造はんだバンプを近接して対向配置し、他方の半導体基板上の有芯構造はんだバンプを再リフローさせて、一方の半導体基板上の焼結芯柱を包み込んだ状態ではんだ金属を凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする(2)に記載の半導体装置の製造方法、
(7)相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に、焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプを形成し、この有芯構造はんだバンプを、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルバンプと近接して対向配置し、有芯構造はんだバンプを再リフローさせて、他方の半導体基板上の焼結芯柱を包み込んだ状態ではんだ金属を凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする(3)に記載の半導体装置の製造方法、
(8)前記有芯構造はんだバンプは、半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、パッド電極あるいはアンダーバンプメタルのほぼ中央部に形成された小径の焼結芯柱全体を覆うようにはんだペーストを印刷塗布し、はんだペーストのリフロー処理温度でリフロー処理することにより、パッド電極表面上あるいはアンダーバンプメタルの表面上に有芯構造はんだバンプを形成することを特徴とする(6)または(7)に記載の半導体装置の製造方法、
(9)前記焼結芯柱は、はんだバンプの再リフロー処理で軟化しない粉末焼結体、合金焼結体またはこれらの混合焼結体からなることを特徴とする(5)〜(8)のいずれかに記載の半導体装置の製造方法、
に特徴を有するものである。
図2に、本発明の第一の実施の態様における半導体基板Aへの焼結芯柱の作製工程の概略説明図を示し、図3に、本発明の第一の実施の態様における半導体基板Aに形成される焼結芯柱の概略模式図を示す。
まず、パッド電極が形成されている半導体基板Aの表面(半導体パッケージ用ウエハ上にUBMが設けられている場合も当然に含むが、以下、UBMについての説明は省略する。)に、パッド電極のほぼ中央部の表面が露出する程度の小さな開口を有するメタルマスクを取付け(図2(a)参照)、メタルマスクの小さな開口からパッド電極のほぼ中央部の表面にスキージを用いて芯用ペーストを印刷する(図2(b)参照)。
次いで、メタルマスクを取り外し(図2(c)参照)、芯用ペーストの種類に応じた温度(例えば、はんだペーストのリフロー温度近傍またはそれ以下の温度)で焼結し、パッド電極のほぼ中央部に、半導体基板Aに垂直な方向に延び、かつ、小径の焼結芯柱(図2(d)参照)を形成する。
図3は、上記の工程で半導体基板Aに作製された垂直な方向に延び、かつ、小径の焼結芯柱を示す。
図12に、焼結芯柱の一例として、芯用ペーストE(表2参照)を用いて、焼結温度240℃で形成された9個の焼結芯柱のSEM画像を示す。
なお、図2では、パッド電極表面に形成されるUBMの図示を省略しているが、パッド電極上にUBMが設けられている場合も、本発明の範囲に含まれることは勿論である。
ここで、焼結芯柱は、これを構成する材質を選択することにより、溶融したはんだ金属との濡れ性を高め、密着性、付着強度の高い半導体相互の接続・導通をもたらすことができる。
このような特性を備え、かつ、本発明の焼結芯柱を形成するための焼結温度があまり高くない好適なペースト材料としては、例えば、以下にあげる第一群粉末と第二群粉末の混合粉を含有するペースト材料があげられる。
例えば、第一群粉末としては、Cu、Ag、Au、Pt、Pd、Ti、Ni、Fe、Coの内から選ばれた一種又は二種以上の金属粉末、また、液相温度が450℃以上のろう合金粉末及び液相温度が280℃以上の高温はんだ合金粉末の内から選ばれた一種又は二種以上の合金粉末を用いることができるが、特に、Cu,Ag,Auの内から選ばれた一種又は二種以上の金属粉末を用いることが望ましい。
また、第二群粉末としては、Sn,In,Bi,Gaの内から選ばれた一種又は二種以上の金属粉末、また、液相温度が240℃以下のはんだ合金の合金粉末を用いることができるが、特に、Sn,In,Biの内から選ばれた一種又は二種以上の金属粉末を用いることが望ましい。
上記第一群粉末と第二群粉末の混合粉末を含有するペーストを用い、これを印刷法で半導体基板Aに印刷塗布し、焼結することによって、焼結温度があまり高くなく、はんだバンプの再リフロー温度で軟化しない焼結芯柱を形成することができる。
また、はんだ金属の種類と焼結芯柱を構成する材質の組合せによっては、はんだ金属と焼結芯柱材料の界面で拡散反応が生じ、はんだ金属と焼結芯柱との密着性、濡れ性が向上し、一段と密着強度の向上を図ることができる。
上記のとおり、本発明で用いる芯用ペーストは、これらのリフロー処理温度で焼結が進むように第一群粉末と第二群粉末の種類、配合割合を決定する必要がある。通常、焼結は第二群粉末が溶融することで、第一群粉末と反応することで進む。
なお、焼結芯柱(あるいは芯用ペーストの混合粉末)とはんだ金属とを、同じ成分系の材料を用いてはんだバンプを形成した場合には、焼結芯柱の界面におけるはんだ金属とのなじみ性が高いため、より一層密着性の高いはんだバンプを形成することができる。
芯用ペースト用原料粉末として、第一群粉末と第二群粉末を用意する。
これらの粉末を、芯用ペースト用粉末の総重量を100質量%とした場合に、第一群粉末が10〜90質量%であり、また、残部は第二群粉末となるように配合して混合粉末を作製する。
この混合粉末を、V型混合機等の通常用いられる粉末混合機中で混合する。
次に、芯用ペーストの総重量を100質量%とした時に、好ましくは、フラックスを5〜40質量%、残りは前記混合粉末となるように配合し、この芯用ペーストを、機械混練機等の通常用いられる混練機中で混合することにより、本発明の焼結芯柱を形成するために使用される芯用ペーストが作製される。
また、芯用ペーストにおけるフラックス含有量が5質量%未満であると、ペースト状にならない。一方、フラックス含有量が40質量%を超えると芯用ペーストの粘度が低すぎて、印刷の際にダレが生じたり、焼結時に芯が崩れてしまい芯柱状の焼結芯柱としての十分な高さが確保できないことから、芯用ペースト中のフラックス含有量を5〜40質量%とすることが望ましく、フラックス含有量を6〜15質量%とすることがさらに望ましい。
次に、半導体基板Bには、通常のはんだ金属のみからなるバンプではなく、有芯構造を有するはんだバンプを形成する。
有芯構造はんだバンプの作製工程は、図6(a)〜(h)に示す。
なお、図6(a)〜(d)に示す工程は、半導体基板Bに対して焼結芯柱を形成するための工程であるが、本発明の前記第一の実施の態様について図2(a)〜(d)として説明した半導体基板Aへの焼結芯柱の作製工程と同じである。
まず、半導体基板Bの表面(半導体パッケージ用ウエハ上にUBMが設けられている場合も当然に含む)に、パッド電極のほぼ中央部の表面が露出する程度の小さな開口を有するメタルマスクを取付け(図6(a)参照)、メタルマスクの小さな開口からパッド電極のほぼ中央部の表面にスキージを用いて芯用ペーストを印刷する(図6(b)参照)。
次いで、メタルマスクを取り外し(図6(c)参照)、芯用ペーストの種類に応じた温度で焼結し、パッド電極のほぼ中央部に、半導体基板Bに垂直な方向に延び、かつ、小径の焼結芯柱を形成する(図6(d)参照)。
次いで、焼結芯柱がほぼ中央部に形成されたパッド電極の径より大きな開口を有し、焼結芯柱の高さ以上の厚みを有するメタルマスクを取付け(図6(e)参照)、メタルマスクの開口からパッド電極の露出部分及び焼結芯柱全体を覆うようにスキージを用いてはんだペーストを印刷塗布する(図6(f)参照)。
次いで、メタルマスクを取り外し(図6(g)参照)、はんだペーストの種類に応じたリフロー処理温度でリフロー処理し、パッド電極の表面に、しかも、焼結芯柱をその内部に閉じ込めるようにして有芯構造はんだバンプを形成する(図6(h)参照)。
前記の図6(a)〜(h)に示される工程により、半導体基板B上に、図7に示す有芯構造はんだバンプが形成される。
したがって、上記有芯構造はんだバンプは、はんだバンプ自体の自重により、バンプが扁平化する恐れがなく、バンプ高さを高くすることができることから、はんだバンプのファインピッチ化を実現することができるとともに、バンプ内部の焼結芯柱にはんだ金属が密着することにより、導電性の低下を招くこともなく、はんだバンプと焼結芯柱、ひいては、はんだバンプとパッド電極、半導体基板Bとの密着力が向上する。
ここで、焼結芯柱は、これを構成する材質を選択することにより、溶融したはんだ金属との濡れ性を高め、密着性、付着強度の高い半導体相互の接続・導通をもたらすことができる。
有芯構造はんだバンプの焼結芯柱の材質については、既に述べた半導体基板Aに形成する焼結芯柱のそれと同じものを用いることができる。
特に、半導体基板Bに形成するはんだバンプを、有芯構造はんだバンプにすることによって、十分な導電性に加えて、よりすぐれた密着強度が得られ、さらなるファインピッチ化が可能となる。
したがって、本発明によれば、より一層の高密度実装化が図られる半導体装置を提供することができる。
表1に、本実施例1ではんだバンプを形成するために使用したはんだ金属として、5種類の合金粉末の成分組成を示す。
なお、このはんだ金属用合金粉末の粒径は、2〜12μmであり、平均粒径は、7μmである。
また、表2に、本実施例1で焼結芯柱を形成するために使用した芯用ペーストA〜Mに含有される粉末の種類、組合せ、配合割合、さらに、フラックスの種類とその含有割合を示す。
なお、芯用ペーストに含有される粉末については、その粒径は1〜5μmであり、平均粒径は、2.5μmである。
プローブピンを用いて半導体パッケージ(ユニット)を無作為に抽出した50個測定した際の導通不良ユニット発生個数を評価した。 なお、本実施例では、プロセスによって異なる一定のスペーサ―を用いて測定するため、十分な高さのないバンプまたは焼結芯ができた場合、短絡しやすくなることから、本試験の結果から不良率の少ないものはファインピッチ化、高密度実装化が可能であるといえる。
表5には、本発明半導体装置1〜17について求めた導通不良発生個数を示す。
実施例2として、第一群粉末あるいは第二群粉末の少なくとも一方を合金粉末とした表6に示す本発明芯用ペーストN〜Rを用いて、実施例1と同様にして、半導体基板Aに表7に示す焼結芯柱を作製し、この半導体基板Aと、表1に示すはんだバンプを形成した半導体基板Bを、図4に示すように、焼結芯柱とはんだバンプが近接するように配置し、はんだバンプを再リフローさせることにより、図5に示すバンプで接続された半導体装置21〜25を製造した。
なお、このはんだ金属用合金粉末の粒径は、2〜12μmであり、平均粒径は、7μmであり、芯用ペーストに含有される金属粉末、合金粉末については、その粒径は1〜5μmであり、平均粒径は、2.5μmである。
実施例1と同様にして、本発明半導体装置21〜25について導通不良発生個数を測定した。
表7に、本発明半導体装置21〜25について求めた導通不良発生個数を示す。
実施例1で作製したパッド電極の中央部にほぼメタルマスクの厚さに相当する高さを有する焼結芯柱を備えた半導体基板Aと、有芯構造はんだバンプを形成した半導体基板Bとをバンプで接続することにより、本発明半導体装置31〜47を作製した。
有芯構造はんだバンプを形成した半導体基板Bの作製法は以下のとおりである。
まず、第一工程として、図6(a)〜(d)に示す工程で、パッド電極(直径:60μm)が形成されている半導体基板Bの表面に、パッド電極径より小径の開口(開口直径:43μm、開口ピッチ:100μm)が設けられた厚さ20μmのメタルマスクを載置し、表2に示す芯用ペーストA〜Mをスキージによりパッド電極表面に印刷塗布し、メタルマスクを取り外した後、印刷塗布した芯用ペーストを、窒素雰囲気のベルト炉で、表3に示す温度で焼結して、半導体基板Bのパッド電極の中央部にほぼメタルマスクの厚さに相当する高さを有する4000個の焼結芯柱を作製した。
次に、第二工程として、図6(e)〜(h)に示すように、焼結芯柱がほぼ中央部に形成されたパッド電極の径より大きな開口を有し、焼結芯柱の高さ以上の厚みを有するメタルマスク(開口直径:72μm、開口ピッチ:100μm、厚さ:30μm)を載置し、メタルマスクの開口からパッド電極の露出部分及び焼結芯柱全体を覆うようにスキージを用いて、表1に示すはんだ金属用粉末を含有するはんだペーストを印刷塗布し、メタルマスクを取り外した後、窒素雰囲気のベルト炉で、はんだペーストの種類に応じて表3に示す温度でリフロー処理する。
前記の第一工程及び第二工程により、パッド電極の表面に、図7に示すように焼結芯柱をその内部に閉じ込めた表8に示す有芯構造はんだバンプを作製し、実施例1で作製した焼結芯柱を備える半導体基板Aと、上記で作製した有芯構造はんだバンプを備える半導体基板Bを、図8に示すように、焼結芯柱と有芯構造はんだバンプが近接するように配置し、有芯構造はんだバンプのはんだ金属を厚み80μmのスペーサーを基板間に挟み再リフローさせることにより、図9に示すバンプで接続された半導体装置31〜47を製造した。
実施例1と同様にして、本発明半導体装置31〜47について導通不良発生個数を測定した。
表8に、本発明半導体装置31〜47について求めた導通不良発生個数を示す。
実施例3で作製した有芯構造はんだバンプを形成した半導体基板Bと焼結芯を形成していない半導体基板A(図10参照)をバンプで接続することにより、本発明半導体装置51〜60を作製した(図11参照)。
有芯構造はんだバンプの形成工程は、実施例3と同様である。
実施例1と同様にして、本発明半導体装置51〜60について半導体基板Aと半導体基板Bを50μmのスペーサーを基板間に挟み、はんだを再リフローさせて接合した後、導通不良発生個数を測定した。
表9に、本発明半導体装置51〜60について求めた導通不良発生個数を示す。
比較のために、パッド電極(直径:85μm)が形成されている半導体基板Aおよび半導体基板Bのいずれか一方の表面に、実施例3の第二工程で使用したと同じサイズのメタルマスク(開口直径:110μm、開口ピッチ:150μm、厚さ:30μm)を載置し、メタルマスクの開口からスキージを用いて、表1に示すはんだペーストを印刷塗布し、メタルマスクを取り外した後、窒素雰囲気のベルト炉で、はんだペーストの種類に応じて表4に示す温度でリフロー処理し、パッド電極の表面に、表4に示す比較例のはんだバンプ1〜5(以下、「比較例バンプ1〜5」という)を作製し、次いで、半導体基板Aおよび半導体基板Bのいずれか一方のパッド電極と他方のはんだバンプを対向させ、はんだバンプを溶融させることにより、バンプで接続された比較例半導体装置1〜5を作製した。
表10に、比較例半導体装置1〜5について求めた導通不良発生個数を示す。
Claims (9)
- 相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置であって、一方の半導体基板に焼結芯柱が形成され、該焼結芯柱は、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成され、他方の半導体基板の前記焼結芯柱に向き合う位置に形成されたはんだバンプは、再リフローにより、前記焼結芯柱をはんだ金属中に包み込んだ状態で凝固することにより、相対向する半導体基板を相互に接続・導通してなることを特徴とする半導体装置。
- 前記他方の半導体基板の前記焼結芯柱に向き合う位置に形成されたはんだバンプは、該バンプの内部に、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成された焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプであることを特徴とする請求項1に記載の半導体装置。
- 相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置であって、他方の半導体基板には、AuとSn、AgとSn、CuとSn、FeとSn、CuとIn、AgとIn、AgとGa、AuとBi、AgとCuとSnとBi、CuとBiとIn、あるいは、AgとCuとInの内のいずれかの成分の組合せで構成された焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプが形成され、一方の半導体基板は、前記有芯構造はんだバンプに近接して配置され、再リフローにより、前記有芯構造はんだバンプのはんだ金属が、前記焼結芯柱をはんだ金属中に包み込んだ状態で凝固することにより、相対向する半導体基板を相互に接続・導通してなることを特徴とする半導体装置。
- 前記焼結芯柱は、はんだバンプの再リフロー処理で軟化しない粉末焼結体、合金焼結体またはこれらの混合焼結体からなることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面にはんだバンプを形成し、一方の半導体基板上に形成された前記焼結芯柱と、他方の半導体基板上に形成されたはんだバンプを近接して対向配置し、他方の半導体基板上のはんだバンプを再リフローさせて、一方の半導体基板上の焼結芯柱を包み込んだ状態で凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする請求項1に記載の半導体装置の製造方法。
- 相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に、焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプを形成し、一方の半導体基板上に形成された前記焼結芯柱と、他方の半導体基板上に形成された前記有芯構造はんだバンプを近接して対向配置し、他方の半導体基板上の有芯構造はんだバンプを再リフローさせて、一方の半導体基板上の焼結芯柱を包み込んだ状態ではんだ金属を凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする請求項2に記載の半導体装置の製造方法。
- 相対向する半導体基板をはんだバンプにより相互に接続・導通してなる半導体装置の製造方法において、他方の半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に、焼結芯柱の周囲を取り囲むようにはんだ金属が形成されている有芯構造はんだバンプを形成し、この有芯構造はんだバンプを、一方の半導体基板上のパッド電極あるいはアンダーバンプメタルバンプと近接して対向配置し、有芯構造はんだバンプを再リフローさせて、他方の半導体基板上の焼結芯柱を包み込んだ状態ではんだ金属を凝固させることにより、相対向する半導体基板をはんだバンプにより相互に接続・導通してなることを特徴とする請求項3に記載の半導体装置の製造方法。
- 前記有芯構造はんだバンプは、半導体基板上のパッド電極あるいはアンダーバンプメタルの表面に芯用ペーストを印刷塗布し、これを焼結して、パッド電極あるいはアンダーバンプメタルの表面のほぼ中央部分に小径の焼結芯柱を形成し、次いで、パッド電極あるいはアンダーバンプメタルのほぼ中央部に形成された小径の焼結芯柱全体を覆うようにはんだペーストを印刷塗布し、はんだペーストのリフロー処理温度でリフロー処理することにより、パッド電極表面上あるいはアンダーバンプメタルの表面上に有芯構造はんだバンプを形成することを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記焼結芯柱は、はんだバンプの再リフロー処理で軟化しない粉末焼結体、合金焼結体またはこれらの混合焼結体からなることを特徴とする請求項5ないし8のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014141235A JP6379342B2 (ja) | 2014-07-09 | 2014-07-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014141235A JP6379342B2 (ja) | 2014-07-09 | 2014-07-09 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016018914A JP2016018914A (ja) | 2016-02-01 |
JP6379342B2 true JP6379342B2 (ja) | 2018-08-29 |
Family
ID=55233927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014141235A Expired - Fee Related JP6379342B2 (ja) | 2014-07-09 | 2014-07-09 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6379342B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP4191644A4 (en) * | 2020-07-27 | 2024-02-07 | Sony Semiconductor Solutions Corporation | ELECTRONIC DEVICE |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3354221B2 (ja) * | 1993-07-14 | 2002-12-09 | 太平洋セメント株式会社 | バンプ電極の形成方法 |
JPH07169790A (ja) * | 1993-12-15 | 1995-07-04 | Fujitsu Ltd | フリップチップ接合方法 |
CN1849853A (zh) * | 2003-09-12 | 2006-10-18 | 独立行政法人产业技术综合研究所 | 衬底及其制备方法 |
JP6226233B2 (ja) * | 2013-12-27 | 2017-11-08 | 三菱マテリアル株式会社 | 有芯構造はんだバンプ及びその製造方法 |
JP6156136B2 (ja) * | 2013-12-27 | 2017-07-05 | 三菱マテリアル株式会社 | はんだバンプの焼結芯を形成するための芯用ペースト |
JP6350967B2 (ja) * | 2014-07-09 | 2018-07-04 | 三菱マテリアル株式会社 | 半導体装置及びその製造方法 |
-
2014
- 2014-07-09 JP JP2014141235A patent/JP6379342B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2016018914A (ja) | 2016-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5893528B2 (ja) | 無鉛はんだバンプ接合構造 | |
JP5533665B2 (ja) | 電子装置の製造方法、電子部品搭載用基板及びその製造方法 | |
JP6217836B1 (ja) | 核材料および半導体パッケージおよびバンプ電極の形成方法 | |
TW201540394A (zh) | 銅球、銅核球、軟焊接頭、軟焊膏及泡沫焊料 | |
JP6255949B2 (ja) | 接合方法、及び半導体装置の製造方法 | |
JP2004349487A (ja) | 導電性ボールおよび電子部品の電極の形成方法、電子部品ならびに電子機器 | |
TW201630485A (zh) | 銅柱、銅核柱、焊接接頭以及矽貫通電極 | |
JP6476823B2 (ja) | ピラー形成用ペースト、ピラーの製造方法、バンプ構造体の製造方法、ピラー、及びバンプ構造体 | |
JP6350967B2 (ja) | 半導体装置及びその製造方法 | |
KR102122631B1 (ko) | 유심 구조 땜납 범프 및 그 제조 방법 | |
JP6379342B2 (ja) | 半導体装置及びその製造方法 | |
KR101983510B1 (ko) | 핵재료 및 납땜 이음 및 범프 전극의 형성 방법 | |
JP6156136B2 (ja) | はんだバンプの焼結芯を形成するための芯用ペースト | |
JP2017195267A (ja) | 電子装置、及び電子装置の製造方法 | |
JP2013004929A (ja) | はんだバンプ製造方法および下地形成用ペースト | |
JP2004148392A (ja) | 非鉛系接合材、ソルダーペースト及び接合方法 | |
JP2008218483A (ja) | 半導体装置及びその製造方法 | |
JP6379650B2 (ja) | 半導体装置の製造方法 | |
TW202142338A (zh) | 焊料、基板組件及其裝配方法 | |
JP2013089886A (ja) | 半導体装置、半導体装置の実装構造体、半導体装置の製造方法、および半導体装置の実装構造体の製造方法 | |
JP2009200285A (ja) | バンプ及びバンプ接続構造体 | |
JP2015164223A (ja) | はんだバンプ製造方法および下地形成用ペースト | |
JP2012019244A (ja) | 半導体装置、回路配線基板及び半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170328 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180222 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180615 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180628 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6379342 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |