WO2006073029A1 - 電子部品及び電子部品製造方法 - Google Patents

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WO2006073029A1
WO2006073029A1 PCT/JP2005/021659 JP2005021659W WO2006073029A1 WO 2006073029 A1 WO2006073029 A1 WO 2006073029A1 JP 2005021659 W JP2005021659 W JP 2005021659W WO 2006073029 A1 WO2006073029 A1 WO 2006073029A1
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electronic component
dielectric layer
external electrode
dielectric
coil
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PCT/JP2005/021659
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French (fr)
Inventor
Kazuhide Kudo
Minoru Matsunaga
Katsuji Matsuta
Original Assignee
Murata Manufacturing Co., Ltd.
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    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base
    • Y10T29/4916—Simultaneous circuit manufacturing

Definitions

  • the present invention relates to an electronic component that can be mounted on an electronic circuit that is required to be reduced in size and increased in density, and an electronic component manufacturing method.
  • Patent Document 2 discloses a technique for suppressing a stray capacitance generated in an external electrode by laying a low dielectric constant dielectric under the external electrode. This can be applied to electronic components such as common mode choke coils with adjacent external electrodes.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-277335
  • Patent Document 2 Japanese Patent Laid-Open No. 08-083734
  • Patent Document 2 the technique disclosed in Patent Document 2 and the like can be applied to a common mode choke coil.
  • the following problems arise.
  • FIG. 14 is a partial schematic cross-sectional view for explaining the problems of the prior art. If the above technology is used, the stray capacitance suppression effect is sufficiently exhibited between the external electrodes facing each other at both ends of the chip body. However, as shown in FIG. 14, in this technology, the low dielectric constant dielectrics 111 and 112 are juxtaposed at one end of the high dielectric constant chip body 100, and the low dielectric constant dielectrics 111 and 112 are covered. Thus, the external electrodes 101 and 102 are formed. Therefore, the peripheral edge portions 101a and 102a of the low dielectric constant dielectrics 111 and 112 are in contact with the high dielectric constant chip body 100.
  • a capacitor is formed using the adjacent peripheral portions 101a and 102a as electrodes while sandwiching the chip body 100 having a high dielectric constant, and the dielectric constant of the chip body 100 is increased as shown by the broken line in FIG. A corresponding large stray capacitance C is generated between the peripheral portions 101a and 102a.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide an electronic component and an electronic component manufacturing method capable of controlling the size of the stray capacitance generated between adjacent external electrodes.
  • the invention of claim 1 includes a chip body sandwiching a circuit block between a pair of substrate bodies and end portions of circuit patterns formed in each circuit block.
  • a plurality of substantially U-shaped external electrodes extending from the surface of one substrate body to the surface of the other substrate body in a state of being connected to a portion exposed from the circuit block.
  • a dielectric layer having a predetermined dielectric constant is interposed between each external electrode and the chip body while avoiding the exposed portion of the circuit pattern, and the width of the dielectric layer is set to each external electrode.
  • the width of the external electrode is set so that each external electrode does not protrude from the dielectric film, and a portion of the surface of the pair of substrate bodies on which the dielectric layer is formed and the circuit pattern is exposed.
  • the invention of claim 2 is the electronic component according to claim 1, wherein the dielectric constant of the dielectric layer is set lower than the dielectric constant of the substrate body.
  • the invention of claim 3 is the electronic component according to claim 2, wherein a dielectric layer is formed separately for each external electrode, and an air layer is interposed between adjacent external electrodes. .
  • the air layer having the lowest dielectric constant is interposed between the external electrodes, so that the stray capacitance generated in the adjacent external electrodes can be further suppressed.
  • the invention of claim 4 is the electronic component according to claim 1, wherein the dielectric constant of the dielectric layer is set to be equal to or higher than the dielectric constant of the substrate body.
  • the stray capacitance generated in the adjacent external electrode can be increased, and the characteristic impedance near the external electrode can be lowered to a desired value.
  • the invention of claim 5 is the electronic component according to claim 4, wherein the dielectric layer is formed across the adjacent external electrodes, and the dielectric layer is also interposed between the adjacent external electrodes. Configuration.
  • a dielectric layer having a dielectric constant equal to or higher than that of the substrate body is interposed between adjacent external electrodes, so that the characteristic impedance can be lowered to a lower level.
  • the invention of claim 6 is the electronic component according to any one of claims 1 to 5, wherein the electronic component is a common mode choke coil, and is laminated and has a coil pattern as a circuit pattern.
  • Each of the first and second coil blocks as circuit blocks inside, a pair of magnetic substrates as a pair of substrate bodies, and both ends of the coil pattern formed on the first coil block, respectively.
  • the configuration includes a first external electrode and a second external electrode to be connected, and a third external electrode and a fourth external electrode connected to both ends of the coil pattern formed on the second coil block, respectively.
  • the invention of claim 7 is an electronic component manufacturing method for manufacturing the electronic component according to any one of claims 1 to 6, wherein the first step of forming the chip body and the dielectric layer A second step in which a long groove having a length equal to or greater than the width of the exposed portion is provided in the vicinity of the exposed portion of the circuit pattern, which is a portion of the surface of the pair of substrate bodies to be formed, and at least a circuit pattern With the exposed part of the substrate hidden, apply a dielectric paste with a predetermined viscosity to the surface of one of the substrate bodies. It is configured to include a third step of forming a dielectric layer by coating over the surface of the other substrate body from the surface and a fourth step of forming external electrodes on the dielectric layer.
  • the chip body is formed in the first step, and in the second step, a long groove having a length longer than the width of the exposed portion is formed in the vicinity of the exposed portion of the circuit pattern.
  • a dielectric paste having a predetermined viscosity is applied across the surface force of one substrate body and the surface of the other substrate body with at least the exposed portion of the circuit pattern hidden. At this time, the dielectric paste may extend and penetrate into the exposed portion of the circuit pattern, covering the exposed portion and causing a connection failure with the external electrode.
  • the dielectric paste does not extend to the exposed portion side. It is stored in. In this case, the dielectric paste is drawn into the long groove by the surface tension, so that the dielectric paste does not leak out.
  • the fourth step it is formed on the dielectric layer that produces the external electrode force.
  • the invention of claim 8 is the electronic component manufacturing method according to claim 7, wherein the groove width of the long groove is set to 1Z2 to 1Z3 times the thickness of the substrate body.
  • the invention of claim 9 is the electronic component manufacturing method according to claim 7 or claim 8, wherein the pair of long grooves are recessed on both sides of the exposed portion of the circuit pattern.
  • the magnitude force of the stray capacitance between the external electrodes generated when the electronic component is used corresponds to the dielectric constant of the dielectric layer.
  • the magnitude of the stray capacitance generated between adjacent external electrodes can be freely controlled by the dielectric constant of the dielectric layer.
  • the stray capacitance generated in the external electrode is suppressed and the characteristic impedance near the external electrode is prevented from being lowered.
  • the stray capacitance generated in the external electrode can be further suppressed, so that the operating characteristics of the electronic component are reduced. Can be further improved.
  • the characteristic impedance near the external electrode can be lowered to a desired value, which is very convenient.
  • the long groove is recessed near the exposed portion of the circuit pattern, and the dielectric in the third step Since the base is prevented from extending to the exposed portion side, it is possible to manufacture a high-performance electronic component having no poor connection between the external electrode and the circuit pattern.
  • FIG. 1 is an external view showing an electronic component according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along the line AA in FIG.
  • FIG. 3 is a front view of an electronic component showing an exposed portion of a coil pattern.
  • FIG. 5 is a front view of a chip body for explaining a second step.
  • FIG. 6 is a side view of the chip body.
  • FIG. 7 is a front view showing a defective dielectric layer.
  • FIG. 8 is a side view showing the chip body after execution of the third step.
  • FIG. 9 is a partial schematic cross-sectional view for explaining the operation and effect of the electronic component.
  • FIG. 10 is a diagram showing the characteristic impedance of a conventional common mode choke coil having no dielectric layer and the characteristic impedance of the common mode choke coil of this example.
  • FIG. 11 is a front view of an electronic component according to a second embodiment of the present invention.
  • FIG. 12 is a partial schematic cross-sectional view for explaining the operation and effect of the second embodiment.
  • FIG. 13 is a process diagram showing a modification of the third process of the manufacturing method.
  • FIG. 14 is a partial schematic cross-sectional view for explaining a problem of the prior art.
  • FIG. 1 is an external view showing an electronic component according to a first embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line AA in FIG. 1
  • FIG. 3 is an exposure of a coil pattern
  • FIG. 4 is a front view of the electronic component showing a part
  • FIG. 4 is an exploded perspective view of the electronic component.
  • the electronic component 1 of this embodiment is a common mode choke coil, and is composed of a chip body 2 and first to fourth external electrodes 7-1 to 7-4 as shown in FIGS. Yes.
  • the chip body 2 is formed by sandwiching the first and second coil blocks 3 and 4 as circuit blocks from above and below by magnetic substrates 5 and 6 as substrate bodies.
  • the first coil block 3 is composed of insulating layers 31 and 32 and a coil pattern 33 laminated on the magnetic substrate 5.
  • an insulating layer 31 is laminated on the magnetic substrate 5, and one end 33 a of the coil pattern 33 is formed on the insulating layer 31.
  • the tip 33al of the one end 33a reaches the edge of the insulating layer 31 and is exposed from the first coil block 3.
  • An insulating layer 32 having a via hole 32a is also laminated on the insulating layer 31 with an upper force on one end 33a, and a coil pattern 33 is formed on the insulating layer 32.
  • the tip 33cl of the other end 33c of the coil pattern 33 reaches the edge of the insulating layer 32 and is exposed from the first coil block 3.
  • the inner end 33b of the coil pattern 33 and the rear end 33a2 of the one end 33a are electrically connected through a via hole 32a provided in the insulating layer 32.
  • Such a coil pattern 33 is a flat spiral coil pattern. On the other hand, all portions of the coil pattern 33 except for the end portion 33a are patterned on the surface of the insulating layer 32.
  • the second coil block 4 is composed of a coil pattern 41 laminated on the first coil block 3 and insulating layers 40, 42, 43.
  • the insulating layer 40 is laminated on the coil pattern 33 of the first coil block 3, A film pattern 41 is formed on the insulating layer 40.
  • a tip 41al of one end 41a of the coil pattern 41 reaches the edge of the insulating layer 40 and is exposed from the second coil block 4.
  • the insulating layer 42 having the via hole 42a is also laminated with the upper force of the coil pattern 41, and the other end 41b of the coil pattern 41 is formed on the insulating layer 42.
  • the tip 41bl of the other end 41b reaches the edge of the insulating layer 42 and is exposed from the second coil block 4.
  • the inner end 41c of the coil pattern 41 and the rear end 41b2 of the other end 41b are electrically connected through the via hole 42a.
  • the coil pattern 41 is a flat spiral coil pattern, and all the portions of the coil pattern 41 except the other end 41b are patterned on the surface of the insulating layer 40! RU
  • An insulating layer 43 is laminated so as to cover the other end 41b of the coil pattern 41, and the magnetic substrate 6 is bonded onto the insulating layer 43 with an adhesive (not shown).
  • reference numeral 9 denotes a long groove.
  • This long groove 9 has a tip 33al, 3 3cl, which is an exposed portion of the coil patterns 33, 41 when the dielectric layer 8 protrudes to the side of the first coil block 3 and the second coil block 4 during manufacturing, which will be described later. It is a groove to prevent 41bl and 41al.
  • each long groove 9 is formed on the side surface 5b of the magnetic substrate 5, 6 on which the dielectric layer 8 is formed.
  • the upper and lower long grooves 9 and 9 are respectively provided in the vicinity of the tips 33al (33cl) and 41bl (41al) which are exposed portions.
  • Each of the long grooves 9 is set to a length equal to or greater than the width of each exposed tip 33al (33cl, 41bl, 41a1).
  • the chip body 2 has the above-described structure, and the first to fourth external electrodes 7-1 to 7-4 are formed outside the chip body 2 as shown in FIG.
  • the chip body 2 has the above-described structure, and the first to fourth external electrodes 7-1 to 7-4 are formed outside the chip body 2 as shown in FIG.
  • the first external electrode 7-1 is connected to the exposed tip 33al of the one end 33a of the coil pattern 33
  • the second external electrode 2-2 is The coil pattern 33 is connected to the exposed tip 33cl.
  • a differential signal or the like can be passed through the coil pattern 33 during mounting.
  • the third external electrode 7-3 is connected to the exposed tip 41bl of the other end 41b of the coil pattern 41
  • the fourth external electrode The poles 7-4 are connected to the exposed tip 41al of the coil pattern 41. As a result, a differential signal or the like can be passed through the coil pattern 41 during mounting.
  • the external electrodes 7-1 to 7-4 connected to the coil patterns 33 and 41 as described above are formed on the lower magnetic body 6 from the surface 6 a of the upper magnetic substrate 6. It is formed over the surface 5a of the substrate 5, and its outer shape is substantially U-shaped.
  • each external electrode 7-1 (7-2-7-4) is not in direct contact with the chip body 2. That is, the dielectric layer 8 is formed outside the chip body 2, and the external electrodes 7-1 (7-2 to 7-4) are formed on the dielectric layer 8.
  • the dielectric layer 8 is formed separately corresponding to each external electrode 7-1 (7-2-7-4).
  • the dielectric layer 8 corresponding to the external electrode 7-1 is separated from the dielectric layer 8 corresponding to the adjacent external electrode 7-3.
  • An air layer is interposed between 7-3.
  • each dielectric layer 8 includes a lower dielectric layer portion 81 and an upper dielectric layer portion 82, so that the dielectric layer 8 has exposed portions 33al, 33cl, 41al of the coil patterns 33, 41. , 41bl, and between the external electrodes 7-1 (7-2 to 7-4) and the chip body 2. That is, as shown in FIG. 2, the lower dielectric layer portion 81 of each dielectric layer 8 forms an L shape, adheres to the surface 5a and the side surface 5b of the magnetic substrate 5, and the upper dielectric layer portion 82 However, it forms an L shape and is attached to the surface 6a and the side surface 6b of the magnetic substrate 6. Thus, as shown in FIG.
  • the dielectric layer 8 does not cover the tips 33al (33cl) and 41bl (41al) of the coil patterns 33 and 41, and the external electrodes 7-1, 7-3 (7- Connect only the center of 2, 7—4) to cover the tip 33al (33cl) and 41 bl (41al)! /
  • the width of the dielectric layer 8 that is, the width W8 of the lower dielectric layer portion 81 and the upper dielectric layer portion 82 is set wider than the width W7 of the external electrodes 7-1 to 7-4.
  • the external electrodes 7-1 (7-2 to 7-4) are prevented from protruding from the dielectric layers 8.
  • the dielectric constant of the dielectric layer 8 is set lower than that of the magnetic substrates 5 and 6.
  • the magnetic substrates 5 and 6 are made of ferrite having a dielectric constant (relative dielectric constant) of 10 to 15.
  • the insulating layers 31 and 32 and the insulating layers 40, 42 and 43 of the first and second coil blocks 3 and 4 have a dielectric constant.
  • resin such as epoxy resin and benzocyclobutene resin, glass such as Si02, and glass ceramics.
  • the coil patterns 33 and 33a and the coil patterns 41 and 41b are made of Ag. Of course, metals such as Pb, Cu, A1, or alloys thereof can also be used.
  • the adhesive for bonding the magnetic substrate 6 was made of thermosetting polyimide resin.
  • the external electrodes 7-1 to 7-4 are formed by depositing Ni on the Ag film. On the metal film containing a material such as Ab—Pd, Cu, NiCr or NiCu, Sn, A metal film such as Sn—Pb may be formed.
  • the dielectric layer 8 is made of a polyimide resin having a dielectric constant of 3.2, which is the same as that of the insulating layer 31 and the like, and has a dielectric constant lower than that of the magnetic substrates 5 and 6.
  • epoxy resins having a dielectric constant of about 3.2 resins such as benzocyclobutene resin, glass such as Si02, and glass ceramics.
  • the manufacturing method of this embodiment also has four process powers of the first process to the fourth process.
  • the first step is a step of forming the chip body 2 and, as shown in FIG. 4, the insulating layers 31, 32, 40, 42, 43 and the coino-renoturns 33, 33a, 41, 41b are formed by photolithography. Then, after sequentially laminating on the magnetic substrate 5, the magnetic substrate 6 is heated and pressurized on the second coil block 4, cooled, and bonded to form the chip body 2. Since this process is a well-known technique, detailed description is omitted.
  • the second step is a step of recessing the long groove.
  • FIG. 5 is a front view of the chip body for explaining the second step
  • FIG. 6 is a side view of the chip body.
  • a pair of long grooves 9, 9 are formed on the exposed portions of the coil patterns 33, 41, that is, on both sides in the vertical direction of the tips 33al (33cl) and 41bl (41al). Concave.
  • one long groove 9 is formed above the side surface 5b of the magnetic substrate 5, and the other long groove 9 is formed below the side surface 6b of the magnetic substrate 6, and these long grooves 9, 9 are formed. Is positioned in the vicinity of the tips 33a l (33cl) and 41bl (41al).
  • the length of these long grooves 9, 9 is 33al. (33cl), 41bl (41al) width Set to dl or more.
  • the length of the long grooves 9 and 9 is set to the full width of the side surfaces 5b and 6b of the magnetic substrates 5 and 6.
  • the groove width d2 of the long groove 9 is set to 1Z2 times to 1Z3 times the thickness T of the magnetic substrates 5 and 6, as shown in FIG.
  • Such a long groove 9 can be formed by a known sandblasting method or a cutting method using a laser or the like.
  • the third step is a step of forming the dielectric layer 8.
  • FIG. 7 is a front view showing a defective dielectric layer
  • FIG. 8 is a side view showing the chip body after execution of the third step.
  • the tip 33al (33cl), 41bl (41al) of the coil pattern 33, 41 is covered with a mask or screen with a force-exposed surface, and a dielectric paste of a predetermined viscosity is applied to the roller method or screen printing method, etc.
  • the coating is carried out from the surface 6a of the magnetic substrate 6 to the surface 5a of the magnetic substrate 5.
  • the side surfaces 5b and 6b of the magnetic substrates 5 and 6 are flat, for example, as shown in FIG. 7, the upper dielectric paste on which the upper dielectric layer portion 82 is to be formed is lower than necessary.
  • the extended portion 82a of the upper dielectric layer portion 82 covers the tip 33al, which may cause a connection failure between the external electrode 7-1 and the coil pattern 33.
  • the lower dielectric paste is shrunk downward, and for example, there may be a situation in which a sufficiently large lower dielectric layer portion 81 cannot be formed under the external electrode 3-3. is there
  • the long grooves 9 and 9 are formed on the side surfaces 5b and 6b of the magnetic substrates 5 and 6 in the second step, and the long grooves 9 and 9 are formed. Is positioned in the vicinity of the tips 33al (33cl) and 41bl (41a 1), so that excess dielectric paste is stored in the long grooves 9 and 9.
  • the dielectric paste 8 ⁇ on the magnetic substrate 6 is applied to the side surface 6b of the magnetic substrate 6. Force to extend from the first to the second and second coil blocks 3 and 4 The excess dielectric base 82 'falls into the long groove 9.
  • the dielectric paste 82 'force is drawn into the long groove 9 due to its surface tension, so that the dielectric paste 82' leaks from the long groove 9 and the tips 33al (33cl), 41bl (41al) )
  • the dielectric paste 8 on the magnetic substrate 5 will shrink below the side surface 5b of the magnetic substrate 5.
  • the dielectric paste 81 / entering the long groove 9 resists the shrinkage force, the dielectric paste 8 is applied to a desired size without shrinking.
  • the fourth step is a step of forming the external electrodes 7-1 to 7-4 on the dielectric layer 8 formed in the third step.
  • a conductive paste containing Ag is applied to the formation positions of the external electrodes 7-1 to 7-4, or an Ag film is formed by sputtering or vapor deposition. Then, a Ni metal film is further formed on the Ag film by wet electrolytic plating to form external electrodes 7-1 to 7-4.
  • FIG. 9 is a partial schematic cross-sectional view for explaining the operation and effect of the electronic component.
  • electronic component 1 when external electrodes 7-1 to 7-4 are connected to a transmission line (not shown), electronic component 1 functions as a common mode choke coil and efficiently passes differential signals in normal mode. Sometimes remove intruding noise.
  • the dielectric layer 8 is interposed between each of the external electrodes 7-1 (7-2 to 7-4) and the magnetic substrates 5 and 6.
  • an air layer is also interposed between the external electrodes 7-1, 7-3 (7-2, 7-4). Therefore, as shown in FIG. 9, there is no stray capacitance in the gap B between the external electrodes 7-1, 7-3 (7-2, 7-4).
  • the floating capacity C is a part of the magnetic substrate 5 (6) having a high dielectric constant and between the external electrodes 7-1, 7-3 (7-2, 7-4).
  • a dielectric layer 8 with a low dielectric constant of 3.2 is interposed between the external electrodes 7–1, 7–3 (7–2, 7–4) and the magnetic substrate 5 (6).
  • the external electrodes 7-1, 7-3 (7-2, 7-4) do not protrude from the dielectric layer 8, the electric field that generates the stray capacitance C is It must pass through layer 8 and is attenuated by dielectric layer 8.
  • stray capacitance C generated between adjacent external electrodes 7-1, 7-3 (7-2, 7-4) is suppressed, and external electrodes 7-1, 7-3 (7-2, 7-4) ) Lowering of characteristic impedance in the vicinity can be suppressed.
  • FIG. 10 is a diagram showing the characteristic impedance of a conventional common mode choke coil having no dielectric layer and the characteristic impedance of the common mode choke coil of this embodiment.
  • each common mode choke coil was mounted on a transmission line with a characteristic impedance of 100 ⁇ , and the characteristic impedance of each part was determined by TDR (Time Domain Reflectmetry).
  • a curve S1 indicated by a broken line is a characteristic impedance of a conventional common mode choke coil having no dielectric layer
  • a curve S2 indicated by a solid line is a characteristic impedance of the common mode choke coil of this embodiment.
  • the position range of 0.4 to 0.5 (psec) is in the vicinity of the external electrodes 7-1 to 7-4, and the curves SI and S2 are both attenuated.
  • the conventional common mode choke coil attenuates to 84 ⁇ in this range, whereas the common mode choke coil of this embodiment has an attenuation of 88 ⁇ . It can be seen that matching with the transmission line is possible.
  • FIG. 11 is a front view of an electronic component according to a second embodiment of the present invention
  • FIG. 12 is a partial schematic cross-sectional view for explaining the operation and effect of the second embodiment.
  • the electronic component of this embodiment is different from the first embodiment in that it has a structure that reduces the characteristic impedance in the vicinity of the external electrodes 7-1 to 7-4.
  • a single non-separated dielectric layer 8 ′ is formed over the entire adjacent external electrodes 7-1, 7-3 (7-2, 7-4). did. That is, avoiding only the tips 33al (33cl) and 41bl (41al) of the coil patterns 33 and 41, the dielectric layer 8 ′ is further connected to the external electrodes 7—1, 7-3 (7-2). 7-4), and a dielectric layer ⁇ is also interposed between the adjacent external electrodes 7-1, 7-3 (7-2, 7-4).
  • the dielectric constant of the dielectric layer was set to be equal to or higher than that of the magnetic substrates 5 and 6.
  • the dielectric layer ⁇ is attached to each external electrode 7-1 (7-2 to 7-4).
  • a dielectric layer is interposed between the external electrodes 7-1, 7-3 (7-2, 7-4). Accordingly, as shown in FIG. 12, since the dielectric layer 81 / exists also in the gap B between the external electrodes 7-1, 7-3 (7-2, 7-4), the stray capacitance is also present in this portion. Occurs. For this reason, the stray capacitance C is also generated in the portion where the dielectric layer exists only at the portion of the magnetic substrate 5 (6), as indicated by a broken line.
  • the dielectric constant of the dielectric layer ⁇ is set to 10 to 15 or more, a very large stray capacitance C is applied to the adjacent external electrodes 7-1, 7-3 (7-2, 7- 4) The characteristic impedance in the vicinity of the external electrodes 7-1, 7-3 (7-2, 7-4) is greatly reduced.
  • the magnetic substrates 5 and 6 are applied as the substrate element, but a dielectric substrate or an insulator substrate can also be applied as the substrate element.
  • the pair of long grooves 9 and 9 are respectively recessed in the magnetic substrates 5 and 6, but one long groove 9 is formed on the magnetic substrates 5 and 6. It is also possible to make it concave on only one side!
  • the dielectric paste can be applied to the chip body 2 by a partial dip method. That is, as shown in FIG. 13 (a), the mask 200 is disposed with the recesses 201, 202 formed at a distance D substantially equal to the distance between the magnetic substrates 5 and 6 of the chip body 2 facing upward, and the dielectric The body pastes 81 / and 82 'are stored in the recesses 201 and 202, respectively. Then, as shown in Fig.
  • the dielectric paste 81 /, 82 'adhering to the magnetic substrates 5 and 6 is affected by the surface tension. It is drawn into the long groove 9.
  • the dielectric paste 81 /, 82 'force coil patterns 33, 41 are partially dipped only at desired locations on the magnetic substrates 5, 6 that do not cover the tips 33al (33cl), 41bl (41al). It becomes.

Abstract

　隣接した外部電極間に生じる浮遊容量の大きさを制御可能な電子部品及び電子部品製造方法を提供する。 　電子部品１はチップ本体２と第１ないし第４外部電極７－１～７－４とで構成され、チップ本体２は、第１及び第２コイルブロック３，４を磁性体基板５，６で挟んだ構造になっている。また、外部電極７－１～７－４は、誘電体層８の上に形成されている。具体的には、外部電極７－１～７－４の幅Ｗ７よりも広い幅Ｗ８を有した誘電体層８が、コイルパターン３３，４１の露出部分３３ａ１，３３ｃ１，４１ａ１，４１ｂ１を避けた状態で、外部電極７－１～７－４とチップ本体２との間に介設されている。そして、誘電体層８の誘電率が、磁性体基板５，６の誘電率よりも低く設定されている。 　

Description

明 細 書
電子部品及び電子部品製造方法
技術分野
[0001] この発明は、小型化及び高密度化が要求される電子回路に実装することができる 電子部品及び電子部品製造方法に関するものである。
背景技術
[0002] 従来、この種の電子部品としては、例えば特許文献 1等に開示されたチップ型のコ モンモードチョークコイルがある。コモンモードチョークコイルは、高速差動伝送路中 のノイズを除去するために実装されるもので、ノーマルモード時に、差動信号を効率 良く通し、コモンモード時に、侵入したノイズを除去する機能を有する。
近年の電子回路の小型化及び高密度化に伴い、このようなチップ型のコモンモー ドチョークコイルについても極小化が要求されてきている。し力し、部品の極小化は、 外部電極間の狭小化を強いることとなり、外部電極間に浮遊容量を発生させる原因 となる。この浮遊容量の発生は、外部電極付近における特性インピーダンスの不整 合を生じさせるおそれがある。この特性インピーダンスの不整合は、ノーマルモード 時における差動信号の伝送特性を低下させるだけでなぐ差動信号をコモンモードノ ィズに変化させるという不具合を生じさせる。このような不具合を解決するために、外 部電極自体を細形化する方法も考えられるが、外部電極の基板への固着力の低下 が問題となる。
低誘電率誘電体を外部電極の下に敷 ヽて、外部電極に生じる浮遊容量を抑制す る技術が、例えば特許文献 2等に開示されており、この技術を、チップ本体の端部に 複数の外部電極が隣接するコモンモードチョークコイルのような電子部品に応用する ことが考えられる。
[0003] 特許文献 1：特開 2000— 277335号公報
特許文献 2：特開平 08— 083734号公報
発明の開示
[0004] しかし、上記特許文献 2等に開示された技術を、コモンモードチョークコイルのような 電子部品に適用すると、次のような問題が生じる。
図 14は、従来技術の問題点を説明するための部分概略断面図である。 上記技術を用いると、チップ本体の両端部で対向する外部電極間では、浮遊容量 抑制効果を十分に発揮する。しかしながら、図 14に示すように、この技術は、高誘電 率のチップ本体 100の一方端部に、低誘電率誘電体 111, 112を並設し、これら低 誘電率誘電体 111, 112を覆うように外部電極 101, 102を形成することとなる。この ため、低誘電率誘電体 111, 112の周縁部 101a, 102aが高誘電率のチップ本体 1 00に接触した状態になる。このため、高誘電率のチップ本体 100を挟んだ状態で隣 接する周縁部 101a, 102aを電極としたコンデンサが形成されることとなり、図 14の 破線で示すように、チップ本体 100の誘電率に対応した大きな浮遊容量 Cが周縁部 101a, 102a間に生じることとなる。
[0005] この発明は、上述した課題を解決するためになされたもので、隣接した外部電極間 に生じる浮遊容量の大きさを制御可能な電子部品及び電子部品製造方法を提供す ることを目的とする。
[0006] 上記課題を解決するために、請求項 1の発明は、回路ブロックを 1対の基板素体に よって挟んでなるチップ本体と、各回路ブロック内に形成された回路パターンの端部 であって且つ回路ブロックから露出した部分に接続された状態で、一方の基板素体 の表面から他方の基板素体の表面に架けて形成された略コ字状の複数の外部電極 とを備える電子部品であって、所定誘電率の誘電体層を、回路パターンの露出部分 を避けた状態で、各外部電極とチップ本体との間に介設し、誘電体層の幅を、各外 部電極の幅以上に設定して、各外部電極が当該誘電体膜上からはみ出さないように し、誘電体層が形成される 1対の基板素体の表面の部位であって且つ回路パターン の露出部分の近傍に、この露出部分の幅以上の長さの長溝を凹設した構成とする。 力かる構成により、誘電体層が、各外部電極とチップ本体との間に介設され、し力も 、各外部電極が当該誘電体膜上からはみ出していないので、電子部品の使用時に 生じる外部電極間の浮遊容量の大きさは、誘電体層の誘電率に対応する。
[0007] 請求項 2の発明は、請求項 1に記載の電子部品において、誘電体層の誘電率を、 基板素体の誘電率よりも低く設定した構成とする。 カゝかる構成により、隣接した外部電極に生じる浮遊容量を抑制し、外部電極付近の 特性インピーダンスの低下を防止することができる。
[0008] 請求項 3の発明は、請求項 2に記載の電子部品において、誘電体層を、外部電極 毎に分離形成して、空気層を隣り合う外部電極の間に介在させた構成とする。
カゝかる構成により、誘電率の最も低い空気層を外部電極間に介在させるので、隣接 した外部電極に生じる浮遊容量のさらなる抑制を図ることができる。
[0009] 請求項 4の発明は、請求項 1に記載の電子部品において、誘電体層の誘電率を、 基板素体の誘電率以上に設定した構成とする。
カゝかる構成により、隣接した外部電極に生じる浮遊容量を増大させ、外部電極付近 の特性インピーダンスを所望値まで低下させることができる。
[0010] 請求項 5の発明は、請求項 4に記載の電子部品において、誘電体層を、隣り合う外 部電極に亘つて形成し、誘電体層を隣り合う外部電極の間にも介在させた構成とす る。
かかる構成により、基板素体の誘電率以上の誘電率を有する誘電体層を隣接した 外部電極間に介在させるので、特性インピーダンスをさらに低いレベルまで低下させ ることがでさる。
[0011] 請求項 6の発明は、請求項 1ないし請求項 5のいずれかに記載の電子部品におい て、電子部品は、コモンモードチョークコイルであり、積層され且つ回路パターンとし てのコイルパターンをそれぞれ内部に有した回路ブロックとしての第 1及び第 2コイル ブロックと、 1対の基板素体としての 1対の磁性体基板と、第 1コイルブロックに形成さ れたコイルパターンの両端部にそれぞれ接続される第 1外部電極及び第 2外部電極 と、第 2コイルブロックに形成されたコイルパターンの両端部にそれぞれ接続される第 3外部電極及び第 4外部電極とを備える構成とした。
[0012] 請求項 7の発明は、請求項 1ないし請求項 6のいずれかに記載の電子部品を製造 する電子部品製造方法であって、チップ本体を形成する第 1工程と、誘電体層が形 成される 1対の基板素体の表面の部位であって且つ回路パターンの露出部分の近 傍に、露出部分の幅以上の長さの長溝を凹設する第 2工程と、少なくとも回路パター ンの露出部分を隠した状態で、所定粘性の誘電体ペーストを、一方の基板素体の表 面から他方の基板素体の表面に架けて塗布することにより、誘電体層を形成する第 3 工程と、外部電極を誘電体層上に形成する第 4工程とを具備する構成とした。
力かる構成により、第 1工程において、チップ本体が形成され、第 2工程において、 回路パターンの露出部分の近傍に、露出部分の幅以上の長さの長溝が凹設される。 そして、第 3工程において、少なくとも回路パターンの露出部分が隠された状態で、 所定粘性の誘電体ペーストが、一方の基板素体の表面力 他方の基板素体の表面 に架けて塗布される。このとき、誘電体ペーストが延びて、回路パターンの露出部分 に侵入し、露出部分を覆って、外部電極との接続不良を発生させるおそれがある。し かし、この発明の電子部品製造方法では、第 2工程において、長溝が回路パターン の露出部分の近傍に凹設されているので、誘電体ペーストは、露出部分側に延びず 、この長溝内に収納される。し力も、その表面張力によって、誘電体ペーストが長溝 内に引き込まれるので、誘電体ペーストが長溝力 漏れ出ることはない。そして、第 4 工程において、外部電極力 ゝかる誘電体層上に形成される。
[0013] 請求項 8の発明は、請求項 7に記載の電子部品製造方法において、長溝の溝幅を 、基板素体の厚さの 1Z2倍〜 1Z3倍に設定した構成とする。
[0014] 請求項 9の発明は、請求項 7又は請求項 8に記載の電子部品製造方法において、 1対の長溝を、回路パターンの露出部分の両側に凹設した構成とする。
力かる構成により、誘電体ペーストの露出部分への侵入力 1対の長溝によって、 完全に阻止される。
[0015] 以上詳しく説明したように、この発明の電子部品によれば、電子部品の使用時に生 じる外部電極間の浮遊容量の大きさ力 誘電体層の誘電率に対応するので、部品の 極小化に伴い、隣接した外部電極間の生じる浮遊容量の大きさを、誘電体層の誘電 率によって自由に制御することができる。
特に、請求項 2の発明に係る電子部品によれば、外部電極に生じる浮遊容量を抑 制して、外部電極付近の特性インピーダンスの低下を防止するので、特性インピーダ ンス低下によるノイズの発生等を防止することができ、この結果、正常な動作特性を 確保することができる。さらに、請求項 3の発明に係る電子部品によれば、外部電極 に生じる浮遊容量のさらなる抑制を図ることができるので、電子部品の動作特性をさ らに向上させることができる。
[0016] また、請求項 4及び請求項 5の発明に係る電子部品によれば、外部電極付近の特 性インピーダンスを所望値まで低下させることができるので、非常に便利である。
[0017] 請求項 7ないし請求項 9の発明に係る電子部品製造方法によれば、第 2工程にお いて、長溝を回路パターンの露出部分の近傍に凹設し、第 3工程のおける誘電体べ 一ストの露出部分側への延出を阻止するので、外部電極と回路パターンとの接続不 良がない高性能の電子部品を製造することができる。
図面の簡単な説明
[0018] [図 1]この発明の第 1実施例に係る電子部品を示す外観図である。
[図 2]図 1の矢視 A— A断面図である。
[図 3]コイルパターンの露出部分を示す電子部品の正面図である。
圆 4]電子部品の分解斜視図である。
[図 5]第 2工程を説明するためのチップ本体の正面図である。
[図 6]チップ本体の側面図である。
[図 7]不良な誘電体層を示す正面図である。
[図 8]第 3工程実行後のチップ本体を示す側面図である。
[図 9]電子部品の作用及び効果を説明するための部分概略断面図である。
[図 10]誘電体層を有しない従来型のコモンモードチョークコイルの特性インピーダン スとこの実施例のコモンモードチョークコイルの特性インピーダンスとを示す線図であ る。
[図 11]この発明の第 2実施例に係る電子部品の正面図である。
[図 12]第 2実施例の作用及び効果を説明するための部分概略断面図である。
[図 13]製造方法の第 3工程の一変形例を示す工程図である。
[図 14]従来技術の問題点を説明するための部分概略断面図である。
符号の説明
[0019] 1…電子部品、 2…チップ本体、 3…第 1コイルブロック、 4…第 2コイルブロック 、 5, 6…磁性体基板、 5a, 6a…表面、 5b, 6b…側面、 7—1〜7—4…外部電 極、 8, 8' …誘電体層、 9· · ·長溝、 33, 41 · · ·コイルパターン、 33al, 33cl, 4 lbl, 41al…先端、 81 · · ·下誘電体層部、 82· · ·上誘電体層部、 B…間隙、 C …浮遊容量、 Τ· · ·厚さ、 W7, W8, dl, (12· · ·幅。
発明を実施するための最良の形態
[0020] 以下、この発明の最良の形態について図面を参照して説明する。
実施例 1
[0021] 図 1は、この発明の第 1実施例に係る電子部品を示す外観図であり、図 2は、図 1の 矢視 A— A断面図であり、図 3は、コイルパターンの露出部分を示す電子部品の正面 図であり、図 4は、電子部品の分解斜視図である。
この実施例の電子部品 1は、コモンモードチョークコイルであり、図 1ないし図 3に示 すように、チップ本体 2と第 1ないし第 4外部電極 7— 1〜7— 4とで構成されている。
[0022] チップ本体 2は、回路ブロックとしての第 1及び第 2コイルブロック 3, 4を基板素体と しての磁性体基板 5, 6によって上下から挟んでなる。
[0023] 第 1コイルブロック 3は、図 4に示すように、磁性体基板 5上に積層された絶縁層 31 , 32とコイルパターン 33とで構成されている。
具体的には、磁性体基板 5上に、絶縁層 31が積層されて、コイルパターン 33の一 方端部 33aがこの絶縁層 31上に形成されている。この一方端部 33aの先端 33alは 絶縁層 31の縁に至り、第 1コイルブロック 3から露出している。そして、ビアホール 32a を有した絶縁層 32が、一方端部 33aの上力も絶縁層 31上に積層され、コイルパター ン 33がこの絶縁層 32上に形成されている。このコイルパターン 33の他方端部 33cの 先端 33clは絶縁層 32の縁に至り、第 1コイルブロック 3から露出している。そして、コ ィルパターン 33の内側端部 33bと一方端部 33aの後端 33a2とが、絶縁層 32に設け られたビアホール 32aを通じて電気的に接続されている。
このようなコイルパターン 33は、平面型のスパイラル状コイルパターンであり、一方 端部 33aを除くコイルパターン 33の全ての部分が絶縁層 32の表面にパターン形成さ れている。
[0024] 一方、第 2コイルブロック 4は、第 1コイルブロック 3上に積層されたコイルパターン 4 1と絶縁層 40, 42, 43とで構成されている。
具体的には、絶縁層 40が第 1コイルブロック 3のコイルパターン 33上に積層され、コ ィルパターン 41がこの絶縁層 40上に形成されている。このコイルパターン 41の一方 端部 41aの先端 41alは、絶縁層 40の縁に至り、第 2コイルブロック 4から露出してい る。そして、ビアホール 42aを有した絶縁層 42が、コイルパターン 41の上力も積層さ れ、コイルパターン 41の他方端部 41bがこの絶縁層 42上に形成されている。この他 方端部 41bの先端 41blは絶縁層 42の縁に至り、第 2コイルブロック 4から露出してい る。そして、コイルパターン 41の内側端部 41cと他方端部 41bの後端 41b2とがビア ホール 42aを通じて電気的に接続されて!、る。
このようなコイルパターン 41は、コイルパターン 33と同様に、平面型のスパイラル状 コイルパターンであり、他方端部 41bを除くコイルパターン 41の全ての部分が絶縁層 40の表面にパターン形成されて!、る。
そして、コイルパターン 41の他方端部 41bを覆うように、絶縁層 43が積層され、磁 性体基板 6が、図示しない接着剤によって絶縁層 43上に接着されている。
[0025] また、図 1ないし図 4において、符号 9は、長溝である。
この長溝 9は、後述する製造時に、誘電体層 8が、第 1のコイルブロック 3,第 2のコ ィルブロック 4側にはみ出て、コイルパターン 33, 41の露出部分である先端 33al, 3 3cl, 41bl, 41alにかかることを防止するための溝である。後述する電子部品 1の 製造方法の第 2工程説明時において詳しく説明するが、図 2に示すように、各長溝 9 は、誘電体層 8が形成される磁性体基板 5, 6の側面 5b, 6bにそれぞれ凹設され、し 力も、上下の長溝 9, 9は、露出部分である先端 33al (33cl) , 41bl (41al)の近傍 に配設されている。そして、各長溝 9は、、露出した各先端 33al (33cl, 41bl, 41a 1)の幅以上の長さに設定されて!、る。
[0026] チップ本体 2は、以上の如き構造をなし、第 1ないし第 4外部電極 7— 1〜7— 4が、 図 1に示すように、このチップ本体 2の外側に形成されて!ヽる。
具体的には、図 1ないし図 3に示すように、第 1外部電極 7—1は、コイルパターン 3 3の一方端部 33aの露出した先端 33alに接続され、第 2外部電極 7— 2は、コイルパ ターン 33の露出した先端 33clに接続されている。これにより、実装時に、差動信号 等をコイルパターン 33に通すことができるようになつている。また、第 3外部電極 7— 3 は、コイルパターン 41の他方端部 41bの露出した先端 41blに接続され、第 4外部電 極 7— 4は、コイルパターン 41の露出した先端 41alに接続されている。これにより、 実装時に、差動信号等をコイルパターン 41に通すことができるようになって 、る。
[0027] 上記の如くコイルパターン 33, 41に接続された外部電極 7— 1〜7— 4は、図 1及び 図 2に示すように、上方の磁性体基板 6の表面 6aから下方の磁性体基板 5の表面 5a に架けて形成されており、その外形は略コ字状をなす。
しかし、この実施例の電子部品は、各外部電極7—1 (7— 2〜7—4)をチップ本体2 に直接接触させていない。すなわち、誘電体層 8がチップ本体 2の外側に形成され、 各外部電極 7— 1 (7— 2〜7— 4)は、この誘電体層 8の上に形成されている。
具体的には、誘電体層 8は、各外部電極 7— 1 (7— 2〜7— 4)に対応して分離形成 されている。例えば、図 1において、外部電極 7—1に対応した誘電体層 8は、隣接す る外部電極 7— 3に対応した誘電体層 8と分離しており、これにより、外部電極 7— 1, 7— 3との間に、空気層を介在させている。
また、各誘電体層 8は、下誘電体層部 81と上誘電体層部 82とで構成され、これに より、誘電体層 8は、コイルパターン 33, 41の露出部分 33al, 33cl, 41al, 41bl を避けた状態で、各外部電極 7— 1 (7— 2〜7— 4)とチップ本体 2との間に介在する こととなる。すなわち、図 2に示すように、各誘電体層 8の下誘電体層部 81は、 L字状 をなして、磁性体基板 5の表面 5aと側面 5bに付着し、上誘電体層部 82も、 L字状を なして、磁性体基板 6の表面 6aと側面 6bに付着している。これ〖こより、図 3に示すよう に、誘電体層 8は、コイルパターン 33, 41の先端 33al (33cl) , 41bl (41al)を覆 わず、外部電極 7—1, 7- 3 (7- 2, 7— 4)の中央部のみ力先端 33al (33cl) , 41 bl (41al)を覆うようにして接続して！/、る。
また、図 1に示すように、誘電体層 8の幅即ち下誘電体層部 81及び上誘電体層部 82の幅 W8は、外部電極 7— 1〜7— 4の幅 W7よりも広く設定され、各外部電極 7— 1 (7— 2〜7— 4)が各誘電体層 8からはみ出さないようにされている。そして、誘電体 層 8の誘電率は、磁性体基板 5, 6の誘電率よりも低く設定されている。
[0028] ここで、この実施例の電子部品 1を構成する部材の材料について述べておく。
磁性体基板 5, 6は、誘電率 (比誘電率）が 10〜 15のフェライトを材料とした。また、 第 1及び第 2コイルブロック 3, 4の絶縁層 31 , 32及び絶縁層 40, 42, 43は、誘電率 が 3. 2のポリイミド榭脂を材料としたが、エポキシ榭脂，ベンゾシクロブテン榭脂等の 榭脂類や Si02等のガラスやガラスセラミックス等も適用することができる。そして、コィ ルパターン 33, 33a及びコイルパターン 41, 41bは、 Agを材料とした。勿論、 Pb, C u, A1等の金属又はこれらの合金を用いることもできる。また、磁性体基板 6接着用の 接着剤は、熱硬化性のポリイミド榭脂を材料とした。そして、外部電極 7— 1〜7— 4は 、 Ag膜の上に Niを成膜したものである力 Ab— Pd, Cu, NiCr又は NiCu等の材料 を含む金属成膜の上に、 Sn、 Sn— Pb等の金属膜を成膜しても良い。
そして、誘電体層 8は、絶縁層 31等と同じぐ誘電率が 3. 2のポリイミド榭脂を材料 としており、磁性体基板 5, 6よりも誘電率を低くしている。勿論、誘電率が 3. 2程度の エポキシ榭脂，ベンゾシクロブテン榭脂等の榭脂類や Si02等のガラスやガラスセラミ ックス等ち適用することがでさる。
[0029] 次いで、この実施例の電子部品 1の製造方法について説明する。なお、この製造 方法は、この発明の電子部品製造方法を具体的に実現するものでもある。
この実施例の製造方法は、第 1工程ないし第 4工程の 4つの工程力もなる。
[0030] まず、第 1工程を実行する。第 1工程は、チップ本体 2を形成する工程であり、図 4に 示すように、フォトリソグラフィ法によって、絶縁層 31, 32, 40, 42, 43とコイノレノター ン 33, 33a, 41, 41bとを、磁性体基板 5上に順次積層した後、磁性体基板 6を第 2コ ィルブロック 4上で加熱 ·加圧し、冷却して接着することにより、チップ本体 2を形成す る。この工程は周知の技術であるので、詳細な記載は省略する。
[0031] 次に、第 2工程を実行する。第 2工程は、長溝を凹設する工程である。
図 5は、第 2工程を説明するためのチップ本体の正面図であり、図 6は、チップ本体 の側面図である。
図 5及び図 6に示すように、第 2工程においては、 1対の長溝 9, 9を、コイルパター ン 33, 41の露出部分即ち先端 33al (33cl) , 41bl (41al)の上下方向両側に凹 設する。
具体的には、一方の長溝 9を磁性体基板 5の側面 5bの上側に形成すると共に、他 方の長溝 9を磁性体基板 6の側面 6bの下側に形成して、これら長溝 9, 9を先端 33a l (33cl) , 41bl (41al)の近傍に位置させる。これら長溝 9, 9の長さは、先端 33al (33cl) , 41bl (41al)の幅 dl以上に設定する。この実施例では、図 5に示すように 、長溝 9, 9の長さを磁性体基板 5, 6の側面 5b, 6bの幅一杯の長さに設定した。また 、長溝 9の溝幅 d2は、図 6に示すように、磁性体基板 5, 6の厚さ Tの 1Z2倍〜 1Z3 倍に設定する。かかる長溝 9は、周知のサンドブラスト法やレーザ等による切削工法 によって行うことができる。
[0032] そして、第 3工程を実行する。第 3工程は、誘電体層 8を形成する工程である。
図 7は、不良な誘電体層を示す正面図であり、図 8は、第 3工程実行後のチップ本 体を示す側面図である。
第 3工程では、コイルパターン 33, 41の先端 33al (33cl) , 41bl (41al)力露出 した面をマスクやスクリーンで覆った状態で、所定粘性の誘電体ペーストを、ローラー 工法又はスクリーン印刷法等によって磁性体基板 6の表面 6aから磁性体基板 5の表 面 5aに架けて塗布する。このとき、磁性体基板 5, 6の側面 5b, 6bが平坦であると、 例えば、図 7に示すように、上誘電体層部 82を形成すべき上側の誘電体ペーストが 必要以上に下方に延びて、上誘電体層部 82の延出部 82aが先端 33alを覆い、外 部電極 7—1とコイルパターン 33との接続不良を発生させるおそれがある。また、下 側の誘電体ペーストが、下方に縮められ、例えば、外部電極 7— 3の下側に、十分な 大きさの下誘電体層部 81を形成することができないという事態が生じるおそれもある
[0033] しかし、この実施例では、上記したように、第 2工程にぉ 、て、長溝 9, 9を磁性体基 板 5, 6の側面 5b, 6bに形成して、これら長溝 9, 9を先端 33al (33cl) , 41bl (41a 1)の近傍に位置させているので、余分な誘電体ペーストが長溝 9, 9内に収納される 。例えば、図 8の矢印で示すように、誘電体ペーストをチップ本体 2の上から下に塗布 する場合においては、磁性体基板 6上の誘電体ペースト 8^ は、磁性体基板 6の側 面 6bから第 1及び第 2コイルブロック 3, 4側に延出しようとする力 余分な誘電体べ一 スト 82' は長溝 9内に落ち込む。し力も、誘電体ペースト 82' 力 その表面張力によ つて長溝 9内に引き込まれるので、誘電体ペースト 82' が長溝 9から漏れて、コイル ノターン 33, 41の先端 33al (33cl) , 41bl (41al)を覆うようなことはな!/、。一方、 磁性体基板 5上の誘電体ペースト 8 は、磁性体基板 5の側面 5bの下方に縮まろう とするが、長溝 9内に入り込んだ誘電体ペースト 81/ が縮み力に抗するため、誘電 体ペースト 8 は縮むことなぐ所望の大きさに塗布される。
[0034] 最後に、第 4工程を実行する。第 4工程は、外部電極 7— 1〜7— 4を第 3工程で形 成した誘電体層 8上に形成する工程である。
すなわち、 Agを含む導電性ペーストを外部電極 7— 1〜7— 4の形成位置に塗布し たり、スパッタリングや蒸着等で Ag膜を成膜しする。そして、この Ag膜の上に、湿式 電解メツキで、 Niの金属膜をさらに形成することで、外部電極 7— 1〜7— 4を形成す る。
[0035] 次に、この実施例の電子部品が示す作用及び効果について説明する。
図 9は、電子部品の作用及び効果を説明するための部分概略断面図である。 図 1において、外部電極 7— 1〜7— 4を図示しない伝送線路に接続すると、電子部 品 1はコモンモードチョークコイルとして機能し、ノーマルモード時に、差動信号を効 率良く通し、コモンモード時に、侵入したノイズを除去する。
ところで、外部電極 7— 1, 7- 3 (7- 2, 7— 4)間が狭いと、その間に浮遊容量が生 じる。しかし、この実施例の電子部品 1では、上記したように、誘電体層 8を各外部電 極 7— 1 (7— 2〜7— 4)と磁性体基板 5, 6との間に介設し、し力も、外部電極 7—1, 7- 3 (7- 2, 7— 4)間に、空気層を介在させている。したがって、図 9に示すように、 外部電極 7—1, 7- 3 (7- 2, 7—4)間の間隙 Bには、浮遊容量は生じない。浮遊容 量 Cは、破線で示すように、誘電率が高い磁性体基板 5 (6)の部位であって且つ外 部電極 7—1, 7- 3 (7- 2, 7— 4)間の部位に生じる。し力しながら、 3. 2という低誘 電率の誘電体層 8が外部電極 7— 1, 7- 3 (7- 2, 7— 4)と磁性体基板 5 (6)との間 に介在し、し力も、外部電極 7—1, 7- 3 (7- 2, 7— 4)が誘電体層 8上からはみ出さ ない構造となっているので、浮遊容量 Cを生じさせる電界は誘電体層 8を必ず通るこ ととなり、誘電体層 8によって減衰される。この結果、隣接した外部電極 7—1, 7— 3 ( 7- 2, 7—4)間に生じる浮遊容量 Cが抑制され、外部電極 7—1, 7- 3 (7- 2, 7— 4)付近の特性インピーダンスの低下が抑えられる。
[0036] 発明者等は、力かる特性インピーダンス低下抑制効果を確認すベぐ誘電体層を 有しない従来型のコモンモードチョークコイルにおける特性インピーダンスとこの実施 例のコモンモードチョークコイルにおける特性インピーダンスとの比較測定を行った。 図 10は、誘電体層を有しない従来型のコモンモードチョークコイルの特性インピー ダンスとこの実施例のコモンモードチョークコイルの特性インピーダンスとを示す線図 である。
この測定では、特性インピーダンスが 100 Ωの伝送線路にそれぞれのコモンモード チョークコイルを実装して、 TDR (Time Domain Reflectmetry)により各部位の特性ィ ンピーダンスを柳』定した。
図 9において破線で示す曲線 S1が誘電体層を有しない従来型のコモンモードチヨ ークコイルの特性インピーダンスであり、実線で示す曲線 S 2がこの実施例のコモンモ ードチョークコイルの特性インピーダンスである。図 9〖こ示すよう〖こ、 0. 4〜0. 5 (psec )の位置範囲が外部電極7—1〜7—4付近でぁり、曲線 SI, S2が共に減衰している 。しかし、曲線 S1に示すように、従来型のコモンモードチョークコイルでは、この範囲 において、 84 Ωまで減衰しているのに対し、この実施例のコモンモードチョークコィ ルでは、 88 Ωまでの減衰で済んでおり、伝送線路との整合をとることができることが 判る。
実施例 2
[0037] 次に、この発明の第 2実施例について説明する。
図 11は、この発明の第 2実施例に係る電子部品の正面図であり、図 12は、第 2実 施例の作用及び効果を説明するための部分概略断面図である。
この実施例の電子部品は、外部電極 7— 1〜7—4付近の特性インピーダンスを低 減させる構造とした点が、上記第 1実施例と異なる。
具体的には、図 11に示すように、分離していない一層の誘電体層 8' を、隣接した 外部電極 7—1 , 7- 3 (7- 2, 7— 4)全体に亘つて形成した。すなわち、コイルパタ ーン 33, 41の先端 33al (33cl) , 41bl (41al)の部分のみを回避して、一層の誘 電体層 8' を、外部電極 7— 1, 7- 3 (7- 2, 7— 4)の下側に形成し、隣接した外部 電極 7—1 , 7- 3 (7- 2, 7— 4)の間にも誘電体層^ が介在するようにした。そして 、この誘電体層^ の誘電率を、磁性体基板 5, 6の誘電率以上に設定した。
[0038] 上記したように、この実施例では、誘電体層^ を各外部電極 7— 1 (7— 2〜7— 4) と磁性体基板 5, 6との間に介設し、し力も、外部電極 7—1, 7- 3 (7- 2, 7— 4)間 にも誘電体層^ を介在させている。したがって、図 12に示すように、外部電極 7—1 , 7- 3 (7- 2, 7—4)間の間隙 Bにも誘電体層 81/ が存在するので、この部分にも 、浮遊容量が生じる。このため、浮遊容量 Cは、破線で示すように、磁性体基板 5 (6) の部位だけでなぐ誘電体層^ の存在する部分にも生じる。しカゝも、誘電体層^ の誘電率を 10〜15以上に設定してあるので、非常に大きな浮遊容量 Cが、隣接した 外部電極 7—1, 7- 3 (7- 2, 7— 4)間に生じ、外部電極 7—1, 7— 3 (7— 2, 7—4 )付近の特性インピーダンスが大きく低下することとなる。
その他の構成、作用及び効果は、上記第 1実施例と同様であるので、その記載は 省略する。
[0039] なお、この発明は、上記実施例に限定されるものではなぐ発明の要旨の範囲内に お 、て種々の変形や変更が可能である。
例えば、上記実施例では、基板素体として磁性体基板 5, 6を適用したが、誘電体 基板や絶縁体基板を基板素体として適用することもできる。
また、上記実施例では、製造方法の第 2工程において、 1対の長溝 9, 9を、磁性体 基板 5, 6にそれぞれ凹設したが、 1つの長溝 9を、磁性体基板 5, 6のいずれか一方 にのみ凹設するようにしても良!、。
[0040] また、上記実施例では、製造方法の第 3工程にぉ 、て、誘電体ペーストを、ローラ 一工法又はスクリーン印刷法等によってチップ本体 2の上から下へ塗布する例につ いて説明したが、部分的ディップ法によって、誘電体ペーストをチップ本体 2に塗布 することもできる。すなわち、図 13の（a)に示すように、チップ本体 2の磁性体基板 5, 6の間隔と略等しい間隔 Dで形成された凹部 201, 202を上向きにしてマスク 200を 配置すると共に、誘電体ペースト 81/ , 82' を凹部 201, 202にそれぞれ溜めてお く。そして、図 13の（b)【こ示すよう【こ、 咅 202の薄!ヽ底咅をピン 210, 210を 用いて突き上げて、誘電体ペースト 81/ , 82' を盛り上げた状態で、チップ本体 2を この盛り上がった誘電体ペースト 81/ , 82' の表面に向けて下降させる。そして、図 13の（c)に示すように、チップ本体 2が誘電体ペースト 81/ , 82' 表面に接触し時 点で、チップ本体 2を誘電体ペースト 81/ , 85' 表面に押しつけることにより、誘電 体ペースト 81/ , 82' が磁性体基板 5, 6の端面に付着する。し力る後、図 13の（d) に示すように、チップ本体 2を引き上げることで、磁性体基板 5, 6に付着した誘電体 ペースト 81/ , 82' が表面張力によって、チップ本体 2の長溝 9内に引き込まれる。 この結果、誘電体ペースト 81/ , 82' 力コイルパターン 33, 41の先端 33al (33cl) , 41bl (41al)を覆うことなぐ磁性体基板 5, 6の所望箇所にのみ部分的にディップ されることとなる。

Claims

請求の範囲
[1] 回路ブロックを 1対の基板素体によって挟んでなるチップ本体と、上記各回路ブロッ ク内に形成された回路パターンの端部であって且つ当該回路ブロック力も露出した 部分に接続された状態で、一方の上記基板素体の表面から他方の上記基板素体の 表面に架けて形成された略コ字状の複数の外部電極とを備える電子部品であって、 所定誘電率の誘電体層を、上記回路パターンの露出部分を避けた状態で、上記 各外部電極と上記チップ本体との間に介設し、
当該誘電体層の幅を、上記各外部電極の幅以上に設定して、当該各外部電極が 当該誘電体膜上からはみ出さないようにし、
当該誘電体層が形成される上記 1対の基板素体の表面の部位であって且つ上記 回路パターンの露出部分の近傍に、当該露出部分の幅以上の長さの長溝を凹設し た、
ことを特徴とする電子部品。
[2] 請求項 1に記載の電子部品において、
上記誘電体層の誘電率を、上記基板素体の誘電率よりも低く設定した、 ことを特徴とする電子部品。
[3] 請求項 2に記載の電子部品において、
上記誘電体層を、上記外部電極毎に分離形成して、空気層を隣り合う外部電極の 間に介在させた、
ことを特徴とする電子部品。
[4] 請求項 1に記載の電子部品において、
上記誘電体層の誘電率を、上記基板素体の誘電率以上に設定した、
ことを特徴とする電子部品。
[5] 請求項 4に記載の電子部品において、
上記誘電体層を、隣り合う上記外部電極に亘つて形成し、当該誘電体層を隣り合う 外部電極の間にも介在させた、
ことを特徴とする電子部品。
[6] 請求項 1な 、し請求項 5の 、ずれかに記載の電子部品にお 、て、 上記電子部品は、コモンモードチョークコイルであり、
積層され且つ回路パターンとしてのコイルパターンをそれぞれ内部に有した上記回 路ブロックとしての第 1及び第 2コイルブロックと、上記 1対の基板素体としての 1対の 磁性体基板と、上記第 1コイルブロックに形成されたコイルパターンの両端部にそれ ぞれ接続される第 1外部電極及び第 2外部電極と、上記第 2コイルブロックに形成さ れたコイルパターンの両端部にそれぞれ接続される第 3外部電極及び第 4外部電極 とを備える、
ことを特徴とする電子部品。
[7] 請求項 1な 、し請求項 6の 、ずれかに記載の電子部品を製造する電子部品製造方 法であって、
上記チップ本体を形成する第 1工程と、
上記誘電体層が形成される上記 1対の基板素体の表面の部位であって且つ上記 回路パターンの露出部分の近傍に、当該露出部分の幅以上の長さの長溝を凹設す る第 2工程と、
少なくとも上記回路パターンの露出部分を隠した状態で、所定粘性の誘電体べ一 ストを、一方の上記基板素体の表面力 他方の上記基板素体の表面に架けて塗布 することにより、上記誘電体層を形成する第 3工程と、
上記外部電極を上記誘電体層上に形成する第 4工程と
を具備することを特徴とする電子部品製造方法。
[8] 請求項 7に記載の電子部品製造方法にぉ 、て、
上記長溝の溝幅を、上記基板素体の厚さの 1Z2倍〜 1Z3倍に設定した、 ことを特徴とする電子部品製造方法。
[9] 請求項 7又は請求項 8に記載の電子部品製造方法にぉ 、て、
1対の上記長溝を、上記回路パターンの露出部分の両側に凹設した、 ことを特徴とする電子部品製造方法。
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