WO2006028215A1 - 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 - Google Patents

薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 Download PDF

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Definitions

  • Thin film capacitor method of forming the same, and computer-readable storage medium
  • hafnium (HfO) is used.
  • zirconium oxide (zirconium oxide) and hafnium oxide (norfnium oxide) are suitable for forming small-sized and large-capacity thin-film capacitors with particularly high dielectric constants. It is.
  • a thin film capacitor formed of zirconium oxide (hereinafter referred to as a ZrO thin film capacitor) is, for example, an ALD (Atomic Layer Deposition) method in a multilayer structure of a semiconductor element, for example, on a lower electrode of TiN. It is formed by forming a ZrO film with a thickness of about 10 nm using, and forming a TiN upper electrode on it.
  • ALD Atomic Layer Deposition
  • a thin film capacitor (hereinafter referred to as an HfO thin film capacitor) formed of hafnium oxide is also formed, for example, by forming an HfO film having a thickness of about 10 nm on the lower electrode of TiN using the ALD method. Then, it is formed by forming an upper electrode of TiN on it.
  • zirconium and hafnium are often used as capacitor materials and insulating materials.
  • a high dielectric constant ZrO film is used as the gate insulating film of a MOSFET.
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2003-151976
  • zirconium oxide ZrO has a high dielectric constant and 250 ° C.
  • the interface between the electrode layer and the ZrO film that is, the ZrO film with a large surface roughness
  • hafnium oxide HfO which is a hafnium oxide
  • the present invention has been made in view of the above-described problems, and provides a thin film capacitor using a zirconium oxide or hafnium oxide in which leakage current is reduced by suppressing electric field concentration. With the goal.
  • a thin film capacitor formed using a zirconium oxide or hafnium oxide as a dielectric, and made of a conductive material.
  • an upper electrode made of a conductive material formed on the second dielectric layer, and the first and second dielectric layers are formed of one of zirconium oxide and hafnium oxide.
  • the buffer layer is preferably formed of an amorphous material.
  • the buffer layer is made of Al 2 O 3, HfO 3, Ta 2 O 3, amorphous
  • the second dielectric layer has the same thickness, and the buffer layer is preferably thinner than the first and second dielectric layers.
  • the first and second dielectric layers are formed of zirconium oxide, the thickness of each of the first and second dielectrics is 1 to 70 A or less, and the thickness of the notfer layer is 1 to It may be 20 A or more.
  • the first dielectric layer, the notfer layer, and the second dielectric layer may be formed in a continuous process.
  • zirconium oxide or hafnium oxide is dielectric.
  • a thin film capacitor formed as a body comprising: a lower electrode made of a conductive material; an upper electrode made of a conductive material; a plurality of dielectric layers formed between the lower electrode and the upper electrode; A buffer layer made of an amorphous material formed between adjacent upper and lower layers of the plurality of dielectric layers, wherein the plurality of dielectric layers are composed of a zirconium oxide compound and a non-nitric acid compound.
  • a thin film capacitor formed by any one of the above is provided.
  • the buffer layer includes Al 2 O 3, HfO 2, Ta 2 O 3,
  • a method for forming a thin film capacitor using zirconium oxide or hafnium oxide as a dielectric wherein a lower electrode made of a conductive material is formed, and A first dielectric layer having a predetermined thickness is formed on the lower electrode by using either one of a nitride and a non-humic acid oxide, and a nofer layer having a predetermined thickness is formed on the first dielectric layer.
  • a second dielectric layer having a predetermined thickness is formed on the buffer layer using the same material as the first dielectric layer, and an upper portion made of a conductive material is formed on the second dielectric layer.
  • a method of forming a thin film capacitor, characterized by forming an electrode, is formed.
  • the formation of the first dielectric layer, the formation of the buffer layer, and the formation of the second dielectric layer are performed by a film formation process by an ALD method. It is preferable to do it continuously.
  • a computer-readable storage medium wherein a lower electrode made of a conductive material is formed, and the lower electrode is formed of either zirconium oxide or hafnium oxide.
  • a first dielectric layer having a predetermined thickness is formed on the electrode, a buffer layer having a predetermined thickness is formed on the first dielectric layer, and the same material as the first dielectric layer is used.
  • a computer-readable storage medium characterized by storing the above is provided.
  • the program includes the formation of the first dielectric layer, the formation of the buffer layer, and the second dielectric layer. It is preferable to continuously perform the formation of the film by a film formation process using the ALD method.
  • a method for forming a thin film capacitor using zirconium oxide or hafnium oxide as a dielectric wherein a lower electrode made of a conductive material is formed, and A dielectric layer having a predetermined thickness is formed on the lower electrode, and a buffer layer having a predetermined thickness is formed on the dielectric layer by using either one of the dielectric material and the noble acid compound.
  • a step of forming a layer and a step of forming the buffer layer are alternately repeated a predetermined number of times to form a multilayer dielectric layer having a predetermined thickness, and an upper electrode made of a conductive material is formed on the multilayer dielectric layer
  • a method for forming a thin film capacitor is provided.
  • the formation of the dielectric layer and the formation of the buffer layer are continuously performed by a film forming process by an ALD method.
  • a computer-readable storage medium in which a lower electrode made of a conductive material is formed, and either the zirconium oxide or the hafnium oxide is used to form the lower electrode.
  • a dielectric layer having a predetermined thickness is formed on the electrode, a buffer layer having a predetermined thickness is formed on the dielectric layer, and the step of forming the dielectric layer and the step of forming the buffer layer are alternately performed.
  • a program for causing a computer to execute a thin film capacitor forming method for forming a multilayer dielectric layer having a predetermined thickness by repeating a predetermined number of times and forming an upper electrode made of a conductive material on the multilayer dielectric layer is stored.
  • a computer-readable storage medium characterized by the above is provided.
  • the program preferably causes the formation of the dielectric layer and the formation of the buffer layer to be continuously performed by a film formation process by an ALD method. .
  • the zirconium oxide layer or the hafnium oxide layer is divided into a plurality of layers so that each layer has a thickness smaller than a predetermined thickness, and the zirconium oxide layer or the hafnium oxide layer is formed.
  • a buffer layer is formed between the physical layers. This reduces the surface roughness of the zirconium oxide layer or the hafnium oxide layer. As a result, electric field concentration caused by surface roughness is suppressed, and leakage current can be reduced.
  • FIG. 1 is a graph showing the relationship between the thickness of a ZrO film and surface roughness.
  • FIG. 2 is a view showing a device structure in which a thin film capacitor according to a first embodiment of the present invention is formed.
  • FIG. 3 is a schematic view of a processing apparatus for performing a thin film forming process by the ALD method.
  • FIG. 4 is a flowchart of thin film capacitor generation processing according to the first embodiment of the present invention.
  • FIG. 5 is a flowchart of a film forming process for forming the ZrO layer shown in FIG.
  • FIG. 6 is a flowchart of a film formation process when forming an Al 2 O film as the buffer layer shown in FIG.
  • FIG. 7 is a flowchart of a film forming process when forming an HfO film as the buffer layer shown in FIG.
  • FIG. 8 is a schematic configuration diagram showing an example of a cluster tool for forming a thin film capacitor according to the present invention.
  • FIG. 9 is a graph showing the relationship between the thickness of the HfO film and the surface roughness.
  • FIG. 10 is a diagram showing an example of the configuration of a multilayer thin film capacitor according to a second embodiment of the present invention.
  • FIG. 11 is a diagram showing an example of the configuration of a multilayer thin film capacitor according to a second embodiment of the present invention.
  • FIG. 12 is a diagram showing an example of the configuration of a multilayer thin film capacitor according to a second embodiment of the present invention.
  • FIG. 13 is a flow chart of a multi-layer thin film capacitor generation process according to the second embodiment of the present invention.
  • FIG. 14 is a flow chart of a film forming process when forming the HfO layer shown in FIGS. 10 to 12.
  • FIG. 15 is a flowchart of a film forming process when forming the Al 2 O layer shown in FIGS. 10 to 12.
  • FIG. 16 is a diagram showing a transistor structure in which a multilayer film HfAlO according to the present invention is used as a gate electrode. Explanation of symbols
  • Figure 1 shows the relationship between the thickness of the zirconium oxide film (sometimes called the ZrO film) and the surface roughness (surface roughness).
  • Zirconium oxide is zirconium oxide other than ZrO.
  • the graph in Fig. 1 shows the ZrO film on the Si substrate by the ALD (Atomic Layer Deposition) method.
  • the thickness of the ZrO film is 60
  • the surface roughness is 0.3 nm or less in RMS.
  • the thickness exceeds 60 A, the surface roughness starts to increase rapidly.
  • the surface has irregularities that concentrate the field. As a result, the reliability of the thin film capacitor may be impaired.
  • the increase in the surface roughness of the ZrO film is due to the crystallization rate.
  • the preferred capacitor film thickness is 70 A or less, and the roughness is 0.4 nm or less.
  • the present inventor sandwiched an amorphous layer as a buffer layer in the ZrO film,
  • FIG. 2 is a schematic diagram of a device structure including a thin film capacitor using a ZrO film according to the first embodiment of the present invention.
  • the thin film capacitor 2 using the ZrO film according to the first embodiment of the present invention includes, for example, a silicon substrate.
  • the transistor structure 6 is a field effect transistor (FET) having a source region 8, a drain region 10, and a gate electrode 12.
  • FET field effect transistor
  • the thin film capacitor 2 is connected to the source electrode 16 in the transistor structure 6 by a wiring contact 14 formed of tungsten (W) or the like.
  • the thin film capacitor 2 has a lower electrode 22 and an upper electrode 24 formed of a conductive material such as TiN, for example, and a ZrO thin film as a dielectric layer having a high dielectric constant therebetween.
  • ZrO layer 26A as the first dielectric layer on the electrode 22 side, and second dielectric layer on the upper electrode side
  • the ZrO layer 26B is divided into the buffer layer 2 between the ZrO layer 26A and the ZrO layer 26B.
  • Each of the ZrO layers 26A and 26B has a thickness of about 30 to 5 ⁇ (3 to 5 nm), for example,
  • the O layer 26A has a good surface roughness.
  • the buffer layer 28 has a thickness of about 1 to 2 nm.
  • the ZrO layers 26A and 26B as a whole are 60 to: LOO
  • the noffer layer 28 is made of an amorphous material such as Al 2 O 3, HfO 3, Ta 2 O 3, or amorphous ZrO.
  • a member having a high dielectric constant is preferably formed.
  • Buffer layer 28 crystallizes ZrO layer 26B
  • the thin film capacitor 2 is formed after the transistor structure 6 is formed in a multilayer structure. At the stage of forming the thin film capacitor 2, the transistor structure 6 has already been formed. In order to form the thin film capacitor 2 while maintaining the transistor structure 6, it is necessary to form a high dielectric constant film at a relatively low temperature. Therefore, a ZrO thin film that has a high dielectric constant and can be produced under temperature conditions of about 250 ° C is used as a thin film capacitor.
  • the ZrO thin film 26 is formed by the ALD method on the lower electrode 22 formed of, for example, TiN.
  • the film thickness of the ZrO thin film 26 is grown to 100 A in a single thin film formation process.
  • the surface roughness of the ZrO thin film 26 increases, and the upper and lower electrodes 22
  • Electric field concentration occurs due to the unevenness of the interface, which increases the leakage current and reduces the reliability of the capacitor.
  • the ZrO thin film 26 is generated by being divided into the ZrO layers 26A and 26B.
  • the buffer layer 28 is formed on the ZrO layer 26A.
  • the surface roughness of the O layer 26B is kept small.
  • an amorphous material is used at a temperature of 250 ° C or lower.
  • the surface roughness of the ZrO layer 26A is 50A.
  • the surface roughness is kept small, and the surface of the buffer layer 28 becomes a smooth surface. Therefore, when forming the upper ZrO layer 26B on the buffer layer 28, the roughness
  • a ZrO layer is formed on the surface of the small buffer layer, and the surface roughness of the ZrO layer 26B
  • the film thickness is substantially the same as the film thickness when formed with a film thickness of 50A. That is, ZrO layer 26A and
  • each surface of 2 and 26B is the same as the surface roughness when forming with a film thickness of 50A and becomes a small roughness, and no large electric field concentration that increases the leakage current occurs. Yes.
  • the surface state of the lower ZrO layer 26A is reset.
  • the state force with low roughness For the purpose of forming the upper ZrO layer, the grains grow.
  • Amorphous materials are preferred, and high dielectric materials that function as capacitor materials are preferred.
  • an amorphous material is provided between the two ZrO layers 26A and 26B.
  • the surface roughness of the ZrO layer is reduced by forming the buffer layer 28 with the material.
  • a thin film capacitor with reduced leakage current can be formed by suppressing the electric field concentration in Fig. 2.
  • the ZrO layers 26A and 26B and the buffer layer 28 described above can be formed by the ALD method.
  • FIG. 3 is a schematic diagram showing an example of a processing apparatus for forming a thin film by the ALD method.
  • (A) shows a state in which a raw material gas is supplied
  • (B) shows a state in which an acid gas is supplied. Indicates.
  • FIG. 3 (B) the control system for controlling the operation of the processing apparatus is shown in FIG. 3 (B).
  • the lower electrode 22 is formed on the substrate (step S1), and ZrO is formed on the lower electrode 22 by the ALD method.
  • Step S2 Layer 26A is formed (Step S2), buffer layer 28 is formed thereon (Step S3), ZrO layer 26B is subsequently formed (Step S4), and upper electrode 24 is formed thereon (Step S5). ).
  • a series of processes from steps S1 to S5 can be continuously performed by a processing apparatus as shown in FIG. 3 or a cluster tool described later.
  • the processing from steps S3 to S5 may be performed continuously by one processing apparatus or cluster tool.
  • the first processing gas supply port 33A is provided on the first side with respect to the processing container 31 or the substrate 32 that holds the substrate 32 that is the object to be processed.
  • a first exhaust port 34A is provided on the side facing the first side with respect to the base plate 32.
  • the processing vessel 31 is provided with a second processing gas supply port 33B on the second side and a second exhaust port 34B on the first side.
  • the first process gas supply port 33A The first processing gas A is supplied via the first raw material switching valve 35A, and the second processing gas B is supplied to the second processing gas supply port 33B via the second raw material switching valve 35B.
  • the first exhaust port 34A is exhausted via the first exhaust amount adjustment valve 36A
  • the second exhaust port 34B is exhausted via the second exhaust amount adjustment valve 36B.
  • a liquid source source for example, TEMAZ
  • LMFC liquid flow rate controller
  • VU vaporizer
  • an inert gas such as argon.
  • Ar purge gas source power is also supplied to the first processing gas supply port 33A through the switching valve 35A as the purge gas.
  • O generated by the O generator is switched on the second processing gas supply port side.
  • switching valve 35A is connected to the downstream side of the second displacement control valve 36B by venting.
  • the switching valve 35B is connected to the downstream side of the first displacement control valve 36A by venting.
  • the substrate 32 is mounted on the mounting table 31a and heated by a heater H that is a heating source incorporated in the mounting table 3la.
  • Heater H is a heater for resistance heating.
  • a lamp may be used as a heating source.
  • the first process gas A is passed through the first raw material switching valve 35A.
  • the first processing gas supply port 33A (High dielectric organometallic compound) is supplied to the first processing gas supply port 33A, and the first processing gas A is adsorbed on the substrate surface in the processing container 31.
  • the first exhaust gas 34A is driven from the first process gas supply port 33A along the substrate surface by driving the first exhaust port 34A facing the first process gas supply port 33A. Flows in the first direction up to exhaust port 34A.
  • the second processing gas B (oxidized species) is supplied to the second processing gas supply port 33B via the second raw material switching valve 35B, and the processing container In 31, the second processing gas B flows along the surface of the substrate 32.
  • the second process gas B acts on the first process gas molecules previously adsorbed on the substrate surface (oxidation action), and the high dielectric molecule layer (high Dielectric metal oxide) is formed.
  • the second exhaust port 34B facing the second process gas supply port 33B, the second process gas flows along the substrate surface so that the second process gas supply port 33B also has the second exhaust force. Flows in the second direction up to mouth 34B.
  • a desired high dielectric film is formed on the substrate 32 by repeating the steps of FIGS. 3 (A) and 3 (B).
  • the supply of the second processing gas B from the second raw material switching valve 35B to the second processing gas supply port 33B is shut off, and the process shown in FIG.
  • the supply of the first processing gas A from the first raw material switching valve 35A to the first processing gas supply port 33A is shut off, but the first process gas A
  • the second raw material switching valve 35B by supplying an inert gas to the second processing gas supply port 33B.
  • the first exhaust volume adjustment valve 36A is set to a large valve opening degree so as to exhaust the first processing gas that has passed through the surface of the substrate 32.
  • the exhaust amount adjusting valve 36B is preferably set to a small valve opening degree of, for example, 3% or less, which is not completely shut off.
  • the second displacement control valve 36B is set to a large valve opening degree, but the first displacement control valve 36A is not completely shut off, for example, 3% or less. It is desirable to set the valve opening degree to a small value.
  • the processing container 31 is formed in a flat shape so that the first and second processing gases flow on the surface of the substrate 32 in a flow along the substrate to be processed.
  • a flat, slit-shaped opening corresponding to the second processing gas supply ports 33A and 33B is also formed.
  • the first and second exhaust ports 34A and 34B are also formed in a slit shape extending in a direction substantially orthogonal to the direction in which the first or second processing gas flows. Further, the flow of the sheet-like processing gas is not disturbed by exhausting the gas evenly downward from the slit perpendicular to the flow direction of the processing gas.
  • control unit 40 includes a heater 38 provided on a susceptor 37 on which the substrate 32 is placed. And the processing temperature of the substrate 32 is controlled.
  • the control unit 40 controls the gas supply systems 42 and 44 and the exhaust system 46 to control the flow of the processing gas in the processing container 31 as described above.
  • the control unit 40 includes a central processing unit (CPU), a memory (M) for storing data and programs, a peripheral circuit (C), and the like in order to perform the above-described control. It can be configured by a user.
  • the control unit 40 operates the processing device according to a predetermined program, the thin film capacitor can be formed by executing the above-described thin film capacitor generation process.
  • the program for the thin film capacitor generation process may be stored in the memory (M) in the control unit 40, or a computer readable storage such as a CD-ROM, a flexible magnetic disk, or a magneto-optical disk. It may be stored in a medium and read by a drive device (D) provided in the control unit 40.
  • the ZrO layer is formed on the substrate in the processing apparatus described above. It is possible to use the raw material containing Zr as the first processing gas and the oxidizing gas containing O as the second processing gas, the ZrO layer is formed on the substrate in the processing apparatus described above. It is possible to use the raw material containing Zr as the first processing gas and the oxidizing gas containing O as the second processing gas. It is possible to use the raw material containing Zr as the first processing gas and the oxidizing gas containing O as the second processing gas. It is possible
  • a high-dielectric metal oxide layer such as an AlO layer or an HfO layer is formed as a buffer layer.
  • the substrate on which the transistor structure 6 and the lower electrode 22 are formed is placed in the processing container 31, and the substrate is heated to 200 to 350 ° C. (step Sl 1).
  • the first raw material switching valve 35A is opened, and an organic zirconium compound such as tetrakisethylmethylaminozirconium (TEMAZ) containing Zr as the first processing gas A is introduced into the processing vessel 31.
  • TEMAZ tetrakisethylmethylaminozirconium
  • zirconium amide is used as a raw material for forming ZrO.
  • zirconium-based or zirconium alkoxide may be used.
  • the second raw material switching valve 35B is closed to a state shown in FIG. Therefore, TEMAZ flows on the substrate, TEMAZ is thermally decomposed to remove organic substances such as alkyl groups, and Zr is adsorbed on the substrate (on the lower electrode 22) (step S12).
  • the flow rate of TEMAZ is preferably adjusted to 50 to 200 mgZmin, and the time for supplying TEMAZ is preferably 0.1 to 10 seconds.
  • alkoxides such as tetrakis dimethyl zirconium and tetra tertiary butoxy zirconium Use raw materials containing sid and tetrakis-based organic Zr.
  • step S13 a process of purging TE MAZ in the processing vessel 31 is performed.
  • Ar is supplied as an inert gas to the processing vessel 31 and exhausted from the exhaust ports 34A and 34B.
  • the Ar flow rate is preferably 0.3-5 slm and the purge time is preferably 0.1-10 seconds. Thereby, the film thickness can be accurately controlled.
  • the second raw material switching valve 35B is then opened, and O is introduced into the processing container 31 as the second processing gas B. At this time, the first material switching valve 35A is closed.
  • the flow rate of O is adjusted to 100 to 300 gZNm 3 and the time for supplying O is 0 ⁇ 1 to 10
  • step S14 When the supply of O is completed in step S14, the O and reaction in the processing container 31 are subsequently continued.
  • step S15 A process of purging and removing the by-product is performed (step S15).
  • Ar is supplied to the processing vessel 31 as an inert gas and exhausted through the exhaust ports 34A and 34B.
  • the flow rate of Ar is preferably 0.3 to 5 slm, and the purge time is preferably 0.1 to 10 seconds.
  • the thickness of the ZrO layer generated in one cycle from step S11 to S15 is about 1 A.
  • the 2 2 layer becomes the ZrO layer 26A in Fig. 2.
  • the process proceeds to the step of forming the buffer layer 28.
  • an amorphous layer is formed as a buffer layer on the already formed ZrO layer.
  • the substrate in the processing container 31 is heated to 300 to 400 ° C (step S21).
  • the first raw material switching valve 35A is opened, and trimethylaluminum containing, for example, A1 as the first processing gas A UM (TMA) is supplied into the processing vessel 31.
  • TMA trimethylaluminum containing, for example, A1 as the first processing gas A UM
  • the second raw material switching valve 35B is closed to the state shown in FIG. Therefore, TMA flows on the substrate, and A1 is adsorbed on the substrate (on the ZrO layer) (step S22).
  • the flow rate of TMA is 90sccm
  • the time for supplying the TMA is preferably 0.1 to L0 seconds.
  • the first treatment gas A raw materials containing organic A1 in addition to TMA may be used!
  • step S23 a process of purging TMA in the processing container 31 is performed.
  • Ar is supplied to the processing container 31 as an inert gas, and the exhaust ports 34A and 34B are exhausted.
  • the flow rate of Ar is preferably 0.3 to 5 slm, and the purge time is preferably 0.1 to 10 seconds.
  • the second raw material switching valve 35B is then opened to introduce O into the processing container 31 as the second processing gas B. At this time, the first material switching valve 35A is closed.
  • the flow rate of O is adjusted to 100 to 300 gZNm 3 and the time for supplying O is 0 ⁇ 1 to 10
  • Active radicals such as oxygen radicals may be used instead of o
  • step S24 When the supply of O is completed in step S24, the O and reaction in the processing container 31 are subsequently continued.
  • step S25 A process of purging the by-product is performed (step S25).
  • Ar is supplied to the processing vessel 31 as an inert gas, and the exhaust ports 34A and 34B are also exhausted.
  • the flow rate of Ar is preferably 0.3-5 slm, and the purge time is preferably 0.1-10 seconds.
  • the thickness of the Al O nother layer on the substrate is about
  • the thickness of the Al 2 O layer generated in one cycle from the above steps S21 to S25 is
  • This Al 2 O layer becomes the buffer layer 28 in FIG.
  • the preferred film thickness is 1-20A
  • the film thickness is more preferably 1 to: L00.
  • the substrate in the processing container 31 is heated to 200 to 350 ° C (step S31). Then the first The raw material switching valve 35A is opened, and, for example, triethylmethylaminohafum (TEMAH) is supplied into the processing vessel 31 as the first processing gas A. At this time, the second raw material switching valve 35B is closed to a state shown in FIG. Therefore, TEMAH containing Hf flows on the substrate, and TEMAH is thermally decomposed to remove organic substances such as alkyl groups, and Hf is on the substrate (ZrO layer).
  • TEMAH triethylmethylaminohafum
  • the flow rate of TEMAH is preferably adjusted to 50 to 200 mgZmin, and the time for supplying TEMAH is preferably 0.1 to 10 seconds.
  • a raw material containing alkoxide-based or tetrakis-based organic Hf such as tetrakisdimethylaminohafnium, tetraterbutoxyno, or fumium may be used.
  • step S33 a process of purging TEMAH in the processing container 31 is performed.
  • Ar is supplied to the processing vessel 31 as an inert gas, and the exhaust ports 34A and 34B are exhausted.
  • the flow rate of Ar is preferably 0.3 to 5 slm, and the purge time is preferably 0.1 to 10 seconds.
  • the second raw material switching valve 35B is then opened to introduce O into the processing vessel 31 as the second processing gas B. At this time, the first material switching valve 35A is closed.
  • the flow rate of O is adjusted to 100 to 300 g / Nm 3 and the time for supplying O is 0.1 to 10
  • step S34 When the supply of O is completed in step S34, the O and reaction in the processing container 31 are subsequently continued.
  • step S35 A process of purging the by-product is performed (step S35).
  • Ar is supplied to the processing vessel 31 as an inert gas, and the exhaust ports 34A and 34B are also exhausted.
  • the flow rate of Ar is preferably 0.3-5 slm, and the purge time is preferably 0.1-10 seconds.
  • the thickness of the HfO layer generated in one cycle from step S31 to S35 is about 1
  • the preferred film thickness is 1 to 70A, more preferred Is 1 to: LOA.
  • Steps S11 to S15 shown are repeated to form a ZrO layer having a thickness of about 5 OA on the buffer layer 28.
  • the ZrO layer 26B shown in 2 2 is obtained.
  • an upper electrode 24 is formed on the ZrO layer 26B to form a thin film key.
  • the lower electrode 22 and the upper electrode 24 are not limited to the TiN film, and may be formed of various conductive materials.
  • PolySi, Ru or the like is used as the lower electrode.
  • the ZrO layer forming step and the buffer layer forming step described above used an ALD method.
  • a film forming process using a CVD method or the like may be used.
  • a thin film composed of two ZrO layers and a buffer layer provided therebetween.
  • the present invention is not limited to two ZrO layers, but more than two
  • a thin film capacitor having a plurality of ZrO layers may be used. That is, lower electrode and upper electrode
  • a plurality of ZrO layers are formed between the upper and lower layers of the plurality of ZrO layers.
  • a buffer layer made of a morphous material may be formed.
  • a cluster tool as shown in FIG. 8 can be used as a processing apparatus for forming the above-described zirconium oxide thin film capacitor 2.
  • the cluster tool shown in FIG. 8 is configured by arranging four process chambers 52-1 to 52-4 and a load lock chamber 54 around a vacuum transfer chamber 50 having a transfer arm.
  • process channels 52-1 to 52-3 are used as chambers for forming ZrO layers 26A and 26B on a substrate.
  • the process chamber 52-4 is a chamber for forming the buffer layer 28.
  • the operation of each device of the cluster tool is controlled by a control unit 55 composed of a general-purpose computer or the like.
  • the control unit 55 includes a central processing unit (CPU), a memory (M) for storing data and programs, a peripheral circuit (C), a drive device (D) for reading a recording medium, and the like.
  • the controller 55 causes each device of the cluster tool to operate according to a predetermined program, thereby causing the above-described thin film capacitor generation process to be executed and the thin film capacity. Can be formed.
  • the program for the thin film capacitor generation process may be stored in the memory (M) in the control unit 55, or may be stored in a computer-readable storage medium such as a CD-ROM, a flexible magnetic disk, or a magneto-optical disk. It may be stored and read by a drive device (D) provided in the control unit 55.
  • a ZrO layer is deposited on the substrate in the ZrO deposition chamber 52-1, and after completion, the substrate is buffered.
  • a thin film capacitor is formed. After completion, transfer arm from ZrO deposition chamber 52-1
  • the substrate is taken out and returned to the cassette (not shown) through the load lock chamber 54.
  • a thin film capacitor is formed on the substrate using the ZrO deposition chamber 52-2, 52-3.
  • the ZrO layer is formed by the ALD method, a relatively long processing time is required.
  • the processing time is shorter than that of the ZrO layer. Therefore, it takes a series of processing.
  • the ZrO layer is used as the dielectric layer.
  • Figure 9 shows the relationship between the thickness of the hafnium oxide film (sometimes called the HfO film) and the surface roughness (surface roughness). It is a graph.
  • the graph of FIG. 9 shows the thickness of the HfO film when the HfO film is formed on the Si substrate by the ALD method.
  • FIG. 2 shows the relationship between surface roughness and surface roughness. As shown in Fig. 1, the thickness of the HfO film increases.
  • the present inventors have used an amorphous layer as a buffer layer in the ZrO film or the HfO film.
  • FIG. 10 is a view showing the structure of a thin film capacitor using an HfO film according to a second embodiment of the present invention.
  • the present invention
  • the thin film capacitor 2A using the HfO film according to the second embodiment of the second embodiment is also the same as the first embodiment described above.
  • the thin film capacitor 2A has a lower electrode 22 and an upper electrode 24 formed of a conductive material such as TiN, for example, and HfO as a dielectric layer having a high dielectric constant therebetween.
  • a conductive material such as TiN, for example, and HfO as a dielectric layer having a high dielectric constant therebetween.
  • the thin film 36 By forming the thin film 36, it functions as a thin film capacitor. HfO thin film 36
  • HfO layers 36A As electrical layers, and the adjacent upper and lower HfO layers 36A
  • a buffer layer 38 is sandwiched between 2 2 to form a multilayer structure.
  • the noffer layer 38 is formed of an amorphous material such as Al 2 O 3, Ta 2 O 3, or amorphous ZrO.
  • AlO is used as a material for forming the buffer layer 38.
  • the noffer layer 38 functions to suppress crystallization of the HfO layer 36A.
  • the temperature at which HfO crystallizes can be increased.
  • the thin film capacitor using the HfO film shown in FIG. 10 includes a plurality of HfO layers 36A and a plurality of layers.
  • Each of the AlO buffer layers is formed by the ALD method.
  • HfO layer 36A is formed by the ALD method.
  • the ratio of the thickness of 2 3 2 to the thickness of the Al 2 O buffer layer 38 is 1: 1 in FIG. 10, but in actuality the HfO layer 3
  • AlO buffer layer 38 is formed thereon by two cycles by the ALD method.
  • Dotted lines drawn in each layer of 6A and Al 2 O 3 This indicates the thickness of the layer formed by the curl. That is, in the multilayer structure shown in FIG. 10, the HfO layer 36 A is formed for two cycles by the ALD method, and the Al O buffer layer 38 is formed on the ALD.
  • the rate is expressed as the ratio of the number of cycles of the ALD method (m: n).
  • m the number of cycles of the ALD method
  • n the number of cycles of the ALD method
  • the ratio of the thickness of the HfO layer 36A to the thickness of the Al 2 O buffer layer 38 is not limited to 2: 2.
  • the ratio of the thickness of the HfO layer 36A to the thickness of the AlO buffer layer 38 is 7: 3.
  • the thin film capacitor shown in FIG. 12 has the thickness of the HfO layer 36A.
  • the AlO buffer layer 38 is formed with a ratio to the thickness of 5: 1.
  • the multilayer structure shown in FIGS. 10 to 12 is the same as the ZrO thin film described in the first embodiment.
  • the RMS value was a value that could sufficiently suppress the leakage current.
  • a plurality of HfO layers 36A and an amorphous layer between them are provided.
  • the buffer layer 28 made of a glass material, the surface roughness is reduced and the HfO layer
  • Thin film capacitors with reduced leakage current by suppressing electric field concentration on the surface can be formed.
  • the same effect can be obtained by using a ZrO layer instead of the HfO layer.
  • a thin film capacitor is taken as an example.
  • HfO layer 36A and buffer layer 38 can be formed by an ALD method.
  • ALD ALD
  • the processing apparatus for forming a thin film by the method is the same as the processing apparatus described with reference to FIG. 3 in the first embodiment, and the description thereof is omitted.
  • the lower electrode 22 is formed on the substrate (step S51), the HfO layer 36A is formed on the lower electrode 22 by the ALD method (step S52), and the buffer layer 38 is formed thereon (step S52).
  • Step S53 and subsequently, an HfO layer 36A is formed.
  • the process returns to step S53.
  • step S55 the upper electrode 24 is formed on the last formed Hf02 layer (step S55).
  • the number of repetitions X is such that the thickness of the formed HfO layer 36A and buffer layer 38 is a predetermined thickness, for example, 90
  • a series of processing from steps S51 to S55 can be continuously performed by a processing apparatus as shown in FIG. 3 or a cluster tool as shown in FIG.
  • the processing from step S52 to S54 may be continuously performed by each device using a cluster tool including one processing device or a plurality of devices.
  • a raw material containing Hf is used as the first processing gas, and the second processing gas is used.
  • an Al 2 O layer can be formed as a noffer layer.
  • the laminated film constitutes the HfAlO composition.
  • the substrate on which the transistor structure 6 and the lower electrode 22 are formed is placed in the processing container 31, and the substrate is heated to 200 to 350 ° C. (step S61).
  • the first raw material switching valve 35A is opened, and tetrakisethylmethylaminohafnium (TEMAH) containing Hf as the first processing gas A is introduced into the processing vessel 31.
  • the second raw material switching valve 35B is closed to a state shown in FIG. Therefore, TEMAH flows on the substrate, and at that time, Hf is adsorbed on the substrate (on the lower electrode 22) (step S62).
  • the flow rate of TEMAH is preferably adjusted to 50 to 200 mgZmin, and the time for supplying TEMAH is preferably 0.1 to 10 seconds.
  • step S63 a process of purging TEMAH in the processing container 31 is performed.
  • Ar is supplied as an inert gas to the processing vessel 31, and the exhaust ports 34A and 34B are also exhausted.
  • the flow rate of Ar is preferably 0.3 to 5 slm, and the purge time is preferably 0.1 to 10 seconds. Thereby, the film thickness can be accurately controlled.
  • the flow rate of O is adjusted to 100 to 300 gZNm 3 and the time for supplying O is 0 ⁇ 1 to 10
  • step S64 When the supply of O is completed in step S64, the O and reaction in the processing container 31 are subsequently continued.
  • step S65 A process of purging the by-product is performed (step S65).
  • Ar is supplied to the processing vessel 31 as an inert gas, and the exhaust ports 34A and 34B are also exhausted.
  • the flow rate of Ar is preferably 0.3-5 slm, and the purge time is preferably 0.1-10 seconds.
  • the processing from step S62 to step S65 corresponds to one cycle by the ALD method. Therefore, in this embodiment, the processing from step S62 to step S65 is repeated m times. The Specifically, it is twice to form the multilayer structure shown in FIG. 10, seven times to form the multilayer structure shown in FIG. 11, and five times to form the multilayer structure shown in FIG.
  • a buffer layer is formed on the already formed HfO layer.
  • Figure 15 shows the formation of an Al 2 O layer as the nota layer.
  • the substrate in the processing container 31 is heated to 300 to 400 ° C (step S71).
  • the first raw material switching valve 35A is opened, and trimethyl aluminum (TMA) containing, for example, A1 as the first processing gas A is supplied into the processing container 31.
  • TMA trimethyl aluminum
  • the second raw material switching valve 35B is closed to the state shown in FIG. Therefore, TMA flows on the substrate, and at that time, A1 is adsorbed on the substrate (on the HfO layer) (step S72).
  • the flow rate of TMA is 90sccm
  • the time for supplying the TMA is preferably 0.1 to L0 seconds.
  • the first treatment gas A raw materials containing organic A1 in addition to TMA may be used!
  • step S73 a process of purging TMA in the processing container 31 is performed.
  • Ar is supplied to the processing container 31 as an inert gas, and high-speed exhaust is performed from the exhaust ports 34A and 34B.
  • Ar flow rate is 0.3 ⁇
  • the purge time is 0.1 to 10 seconds at 5 slm.
  • the second raw material switching valve 35B is then opened, and O is introduced into the processing vessel 31 as the second processing gas B. At this time, the first material switching valve 35A is closed.
  • Step S 74 A1 and O adsorbed on the substrate react to produce Al 2 O on the substrate.
  • the flow rate of O is adjusted to 100 to 300 gZNm 3 and the time for supplying O is 0 ⁇ 1 to 10
  • step S24 When the supply of O is completed in step S24, the O and the reaction in the processing container 31 continue.
  • step S75 Ar is supplied as an inert gas to the processing vessel 31 and is exhausted at high speed from the exhaust ports 34A and 34B.
  • the Ar flow rate is preferably 0.3-5 slm, and the purge time is preferably 0.1-10 seconds.
  • the processing from step S72 to step S75 corresponds to one cycle by the ALD method.
  • the processing from step S72 to step S75 is repeated n times.
  • the multilayer structure shown in FIG. 10 is formed twice
  • the multilayer structure shown in FIG. 11 is formed three times
  • the multilayer structure shown in FIG. 12 is formed once.
  • Steps S61 to S65 shown in FIG. 14 are performed m times to form an HfO layer on the buffer layer 38. Subsequently, steps S71 to S75 shown in FIG.
  • a buffer layer 38 is formed. Repeat the above process X times to reduce the thickness of the HfO
  • the upper electrode 24 is formed on the last formed HfO layer 36B.
  • the lower electrode 22 and the upper electrode 24 are identical to complete the HfO thin film capacitor.
  • it may be formed of various conductive materials without being limited to the TiN film.
  • the multilayer film HfAlO (HfO 2 / Al 2 O 3) produced according to the present invention is a CMOS transistor.
  • a gate insulating film of a star can be used as a gate insulating film of a star.
  • the SiZSiO interface is controlled smoothly by forming a 3 ⁇ : L0A inter layer directly on the substrate surface with a very thin silicon oxide film.
  • a laminated film HfA10 (HfO / Al 2 O 3) according to the present invention is formed in a thickness of 10 to 50 A and used as a gate electrode. This allows low leakage power
  • Flow can be achieved and electron mobility can be increased.
  • FIG. 16 is a diagram showing a schematic structure of a transistor in which the above gate electrode is formed.
  • An inter layer 51 which is a very thin oxide film, is formed on a silicon (Si) substrate 50, and a multilayer film (HfAlO) 52 according to the present invention is formed thereon as a high dielectric constant film. Is done.
  • a nitride film 53 is formed by nitriding the surface of the multilayer film (HfAlO) 52, and polysilicon (PolySi) or polysilicon ZW (polymetal) is formed thereon as the gate electrode 54.
  • an oxide silicon layer (SiO 2) 55 is formed as a spacer, and the lower Si substrate
  • a well (diffusion region) 56 is formed as a source region and a drain region.
  • the method of forming the acid layer of the inter layer 51 is formed by an international application (UV-RF) disclosed in an international application (International Publication No. WO3Z063220) previously filed by the present applicant. can do.
  • the impurity concentration of carbon in the high dielectric metal oxide film formed by the method of the present invention E + 21atomsZcm 3 units, and a very low impurity concentration was achieved.
  • the present invention is applicable to a thin film capacitor provided in a circuit formed in a semiconductor substrate.

Landscapes

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  • Manufacturing & Machinery (AREA)
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Abstract

　薄膜キャパシタにおいて、電界集中を抑制してリーク電流を低減する。導電材料からなる下部電極（２２）上に第１のジルコニウム酸化物層（２６Ａ）を形成する。第１のジルコニウム酸化物層（２６Ａ上）にアモルファス材料よりなるバッファ層（２８）を形成する。バッファ層（２８）上に第２のジルコニウム酸化物層（２６Ｂ）を形成し、第２のジルコニウム酸化物層（２６Ｂ）上に、導電材料からなる上部電極（２４）を形成する。

Description

明 細 書
薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記 憶媒体
技術分野
[0001] 本発明は薄膜キャパシタに係り、特に半導体基板上に形成されるジルコニウム酸ィ匕 物又はハフニウム酸ィ匕物の薄膜を用いた薄膜キャパシタの構造に関する。
背景技術
[0002] 半導体素子中に受動素子として薄膜キャパシタを形成する場合、誘電体材料とし て酸化シリコン（SiO) ,窒化シリコン（SiN) ,酸化アルミニウム（AIO) ,酸化ジルコ二 ゥム (ZrO) ,酸ィ匕ハフニウム (HfO)等が用いられる。これらの誘電体材料の中で酸 化ジルコニウム（ジルコニウム酸ィ匕物）及び酸化ハフニウム (ノヽフニゥム酸ィ匕物）は誘 電率が特に大きぐ小型で大きな容量の薄膜キャパシタを形成するのに好適である。
[0003] ジルコニウム酸ィ匕物により形成された薄膜キャパシタ（以下、 ZrO薄膜キャパシタと 称する）は、半導体素子の多層構造中において、例えば、 TiNの下部電極上に例え ば ALD (Atomic Layer Deposition)法を用いて 10nm程度の厚みの ZrO膜を 形成し、その上に TiNの上部電極を形成することで形成される。
[0004] また、ハフニウム酸ィ匕物により形成された薄膜キャパシタ (以下、 HfO薄膜キャパシ タと称する）も、例えば、 TiNの下部電極上に ALD法を用いて 10nm程度の厚みの HfO膜を形成し、その上に TiNの上部電極を形成することで形成される。
[0005] 上述のように、ジルコニウム及びハフニウムはキャパシタ材料や絶縁材料として用い られることが多い。例えば、 MOSFETのゲート絶縁膜として高誘電率の ZrO膜を用
2 いることが提案されている (例えば、特許文献 1参照。 ) o
特許文献 1 :特開 2003— 151976号公報
発明の開示
発明が解決しょうとする課題
[0006] ジルコニウムの中でも特に酸化ジルコニウム ZrOは高誘電率を有し、且つ 250°C
2
程度の低温で成膜可能であるため、薄膜キャパシタの材料として好適である。ところ 1S ZrO膜は結晶化が進むと表面ラフネス (表面粗さ）が増大し、キャパシタとして機
2
能する際にリーク電流が大きくなるという問題がある。すなわち、 ZrO膜の表面ラフネ
2
スが増大すると電極層と ZrO膜との界面 (すなわち、表面ラフネスの大きな ZrO膜
2 2 の表面）において、電界集中が大きくなり、これによりリーク電流が増大する。
[0007] また、ハフニウム酸ィ匕物である酸ィ匕ハフニウム HfOについても同様であり、結晶化
2
が進むと表面ラフネス (表面粗さ）が増大し、キャパシタとして機能する際にリーク電流 が大きくなるという問題がある。
[0008] 本発明は上述の問題点に鑑みなされたものであり、電界集中を抑制してリーク電流 が低減されたジルコニウム酸ィ匕物又はハフニウム酸ィ匕物を用いた薄膜キャパシタを 提供することを目的とする。
課題を解決するための手段
[0009] 上述の目的を達成するために、本発明の一つの面によれば、ジルコニウム酸ィ匕物 又はハフニウム酸ィ匕物を誘電体として形成された薄膜キャパシタであって、導電材料 からなる下部電極と、該下部電極上に形成された第 1の誘電体層と、該第 1の誘電体 層上に形成されたバッファ層と、該バッファ層上に形成された第 2の誘電体層と、該 第 2の誘電体層上に形成され、導電材料からなる上部電極とを有し、前記第 1及び第 2の誘電体層は、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により 形成されることを特徴とする薄膜キャパシタが提供される。
[0010] 上述の発明による薄膜キャパシタにおいて、前記バッファ層はアモルファス材料に より形成されることが好ましい。前記バッファ層は、 Al O , HfO , Ta O ,ァモルファ
2 3 2 2 5 ス ZrOのうちから選定された材料により形成されることが好ましい。また、前記第 1及
2
び第 2の誘電体層は同じ厚みを有しており、前記バッファ層は前記第 1及び第 2の誘 電体層より薄いことが好ましい。前記第 1及び第 2の誘電体層はジルコニウム酸ィ匕物 より形成され、前記第 1及び第 2の誘電体の各々の厚みは 1〜70A以下であり、前記 ノ ッファ層の厚みは 1〜20 A以上であることとしてもよい。前記第 1の誘電体層、前記 ノ ッファ層、及び前記第 2の誘電体層は、連続した工程で形成されたこととしてもよい
[0011] また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電 体として形成された薄膜キャパシタであって、導電材料からなる下部電極と、導電材 料からなる上部電極と、該下部電極と該上部電極との間に形成された複数の誘電体 層と、該複数の誘電体層のうち隣接した上下の層の間に形成されたアモルファス材 料よりなるバッファ層とを有し、前記複数の誘電体層は、ジルコニウム酸ィ匕物及びノヽ フニゥム酸ィ匕物のいずれか一方により形成されることを特徴とする薄膜キャパシタが 提供される。
[0012] 上述の薄膜キャパシタにおいて、 前記バッファ層は、 Al O , HfO , Ta O ,ァモ
2 3 2 2 5 ルファス ZrOのうちカゝら選定された材料により形成されることが好ましい。
2
[0013] また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電 体として用いた薄膜キャパシタの形成方法であって、導電材料からなる下部電極を 形成し、ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電 極上に所定の厚みの第 1の誘電体層を形成し、該第 1の誘電体層上に所定の厚み のノ ッファ層を形成し、前記第 1の誘電体層と同じ材料を用いて、所定の厚みの第 2 の誘電体層を該バッファ層上に形成し、該第 2の誘電層上に導電材料からなる上部 電極を形成することを特徴とする薄膜キャパシタの形成方法が形成される。
[0014] 上述の発明による薄膜キャパシタの形成方法において、前記第 1の誘電体層の形 成、前記バッファ層の形成、及び前記第 2の誘電体層の形成を、 ALD法による成膜 処理で連続して行なうことが好まし 、。
[0015] また、本発明の他の面によれば、コンピュータ読み取り可能な記憶媒体であって、 導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物の いずれか一方により、該下部電極上に所定の厚みの第 1の誘電体層を形成し、該第 1の誘電体層上に所定の厚みのバッファ層を形成し、前記第 1の誘電体層と同じ材 料を用いて、所定の厚みの第 2の誘電体層を該バッファ層上に形成し、該第 2の誘電 層上に導電材料からなる上部電極を形成する薄膜キャパシタの形成方法をコンビュ ータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な 記憶媒体が提供される。
[0016] 上述の発明によるコンピュータ読み取り可能な記憶媒体において、前記プログラム は、前記第 1の誘電体層の形成、前記バッファ層の形成、及び前記第 2の誘電体層 の形成を、 ALD法による成膜処理で連続して実行させることが好ま ヽ。
[0017] また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電 体として用いた薄膜キャパシタの形成方法であって、導電材料からなる下部電極を 形成し、ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電 極上に所定の厚みの誘電体層を形成し、該誘電体層上に所定の厚みのバッファ層 を形成し、前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互 に所定の回数繰り返して所定の厚みの多層誘電体層を形成し、該多層誘電体層上 に導電材料からなる上部電極を形成する ことを特徴とする薄膜キャパシタの形成方 法が提供される。
[0018] 上述の発明による薄膜キャパシタの形成方法にお!、て、前記誘電体層の形成及び 前記バッファ層の形成を、 ALD法による成膜処理で連続して行なうことが好ま 、。
[0019] また、本発明の他の面によれば、コンピュータ読み取り可能な記憶媒体であって、 導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物の いずれか一方により、該下部電極上に所定の厚みの誘電体層を形成し、該誘電体 層上に所定の厚みのバッファ層を形成し、前記誘電体層を形成する工程と前記バッ ファ層を形成する工程とを交互に所定の回数繰り返して所定の厚みの多層誘電体層 を形成し、該多層誘電体層上に導電材料からなる上部電極を形成する薄膜キャパシ タの形成方法をコンピュータに実行させるプログラムを格納したことを特徴とするコン ピュータ読み取り可能な記憶媒体が提供される。
[0020] 上述の発明によるコンピュータ読み取り可能な記憶媒体において、前記プログラム は、前記誘電体層の形成及び前記バッファ層の形成を、 ALD法による成膜処理で 連続して実行させることが好まし 、。
発明の効果
[0021] 本発明によれば、ジルコニウム酸化物層又はハフニウム酸化物層を複数層に分割 して各々の層が所定の厚みより小さい厚みとし、さらにジルコニウム酸ィ匕物層又はハ フニゥム酸ィ匕物層の間にバッファ層を形成する。これにより、ジルコニウム酸化物層又 はハフニウム酸ィ匕物層の表面ラフネスが小さくなる。その結果、表面ラフネスに起因 する電界集中が抑制され、リーク電流を低減することができる。 図面の簡単な説明
[図 l]ZrO膜の厚さと表面ラフネスとの関係を示すグラフである。
2
[図 2]本発明の第 1実施例による薄膜キャパシタが形成されたデバイス構造を示す図 である。
[図 3]ALD法による薄膜形成処理を行なう処理装置の模式図である。
[図 4]本発明の第 1実施例による薄膜キャパシタ生成処理のフローチャートである。
[図 5]図 2に示す ZrO層を形成する際の成膜工程のフローチャートである。
2
[図 6]図 2に示すバッファ層として Al O膜を形成する際の成膜工程のフローチャート
2 3
である。
[図 7]図 2に示すバッファ層として HfO膜を形成する際の成膜工程のフローチャート
2
である。
[図 8]本発明による薄膜キャパシタを形成するためのクラスタツールの一例を示す概 略構成図である。
[図 9]HfO膜の厚さと表面ラフネスとの関係を示すグラフである。
2
[図 10]本発明の第 2実施例による多層構造の薄膜キャパシタの構成の一例を示す図 である。
[図 11]本発明の第 2実施例による多層構造の薄膜キャパシタの構成の一例を示す図 である。
[図 12]本発明の第 2実施例による多層構造の薄膜キャパシタの構成の一例を示す図 である。
[図 13]本発明の第 2実施例による多層構造の薄膜キャパシタ生成処理のフローチヤ ートである。
[図 14]図 10乃至図 12に示す HfO層を形成する際の成膜工程のフローチャートであ
2
る。
[図 15]図 10乃至図 12に示す Al O層を形成する際の成膜工程のフローチャートで
2 3
ある。
[図 16]本発明による積層膜 HfAlOがゲート電極に用いられたトランジスタ構造を示 す図である。 符号の説明
[0023] 2 薄膜キャパシタ
4 Si基板
6 トランジスタ構造
8 ソース領域
10 ドレイン領域
12 ゲート電極
14 酉己線コンタクト
16 ソース電極
22 下部電極
24 上部電極
26A, 26B ZrO層
2
28 バッファ層
36A HfO層
2
38 Al Oバッファ層
2 3
52 積層膜 (HfAlO)
54 ゲート電極
発明を実施するための最良の形態
[0024] 次に、本発明の第 1実施例による薄膜キャパシタについて図面を参照しながら説明 する。
[0025] まず、ジルコニウム酸ィ匕物膜の表面ラフネスについて説明する。図 1はジルコニウム 酸ィ匕物膜 (ZrO膜と称することもある）の厚みと表面ラフネス (表面粗さ）との関係を示
2
すグラフである。なお、ジルコニウム酸化物は、 ZrOを以外のジルコニウムの酸化物
2
を含むものである。
[0026] 図 1のグラフは ZrO膜を Si基板上に ALD ( Atomic Layer Deposition)法によ
2
り生成した際の、 ZrO膜の厚みと表面ラフネスとの関係を示している。図 1からわかる
2
ように、 ZrO膜の厚みが 60
2 A程度までは、表面ラフネスは RMSで 0. 3nm以下であ る力 厚みが 60 Aを越えると表面ラフネスは急激に大きくなりはじめる。 [0027] ここで、例えば ZrO膜を誘電体としてキャパシタを形成する際の膜厚は、 ZrOの誘
2 2 電率 ε = 21〜30では、 60 Α以上が必要である。例えば、 100 Aの膜厚とすると、表 面ラフネスは増大して RMSで 1. OOnm近くにまで達してしまい、 ZrO膜の表面は電
2
界が集中するような凹凸を有する表面となってしまう。その結果、薄膜キャパシタの信 頼性が損なわれてしまうおそれがある。 ZrO膜の表面ラフネスの増加は、結晶化率
2
に依存するものと考えられる。すなわち、膜厚の厚い ZrO膜を形成する際には形成
2
工程時間が長くなり、それに伴って ZrO膜中の結晶化が進んで結晶が成長するに
2
従って、表面近傍の結晶粒が成長して凹凸となって現れるものと考えられる。この図 より、好ましいキャパシタ膜厚は 70 A以下、ラフネスは 0. 4nm以下である。
[0028] そこで、本発明者は、 ZrO膜の中にアモルファス層をバッファ層として挟み込み、
2
表面ラフネスを小さいまま維持することを考案した。図 2は本発明の第 1実施例による ZrO膜を用いた薄膜キャパシタを含むデバイス構造の模式図である。
2
[0029] 本発明の第 1実施例による ZrO膜を用いた薄膜キャパシタ 2は、例えばシリコン基
2
板 4上に形成されたトランジスタ構造 6に接続されたメモリセルとして形成される。トラ ンジスタ構造 6は、ソース領域 8と、ドレイン領域 10と、ゲート電極 12とを有する電界 効果型トランジスタ (FET)である。薄膜キャパシタ 2は、タングステン (W)などにより形 成された配線コンタクト 14によりトランジスタ構造 6中のソース電極 16に接続されてい る。
[0030] 薄膜キャパシタ 2は、例えば TiNのような導電材料により形成された下部電極 22と 上部電極 24とを有しており、それらの間に高誘電率を有する誘電体層として ZrO薄
2 膜 26が形成されることにより、薄膜キャパシタとして機能する。 ZrO薄膜 26は、下部
2
電極 22側の第 1の誘電体層として ZrO層 26Aと、上部電極側の第 2の誘電体層とし
2
て ZrO層 26Bとに分割されており、 ZrO層 26Aと ZrO層 26Bとの間にバッファ層 2
2 2 2
8が挟み込まれるように形成されて!ヽる。
[0031] ZrO層 26Aと 26Bの各々は、例えば 30〜5θΑ (3〜5nm)程度の厚みであり、 Zr
2
O層 26Aは表面ラフネスが良好な状態である。バッファ層 28は l〜2nm程度の厚み
2
に形成される。したがって、 ZrO層 26A及び 26Bを合わせて全体として 60〜： LOO
2 A 程度の膜厚の ZrO薄膜が形成されている。 [0032] ノ ッファ層 28は、 Al O , HfO , Ta O ,アモルファス ZrO等のアモルファス材料
2 3 2 2 5
により形成され高誘電率の部材が好ましい。バッファ層 28は、 ZrO層 26Bの結晶化
2
を抑制する機能を果たす。
[0033] 図 2に示すデバイス構造を形成する際、トランジスタ構造 6を多層構造により形成し た後に、薄膜キャパシタ 2が形成される。薄膜キャパシタ 2の形成段階では、既にトラ ンジスタ構造 6が形成されており、トランジスタ構造 6を維持しながら薄膜キャパシタ 2 を形成するには、高い誘電率膜を比較的低温で形成する必要がある。そこで、高誘 電率を有しており、 250°C程度の温度条件で生成可能な ZrO薄膜を薄膜キャパシタ
2
として用いる。
[0034] ZrO薄膜 26は、例えば TiNにより形成された下部電極 22上に ALD法により形成
2
される。この際、一回の薄膜形成工程で ZrO薄膜 26の膜厚を 100Aまで成長させる
2
と、上述のように ZrO薄膜 26の表面ラフネスが大きくなつてしまい、上下電極 22
2 ， 24 間に電圧が加えられた際に ZrO薄膜の表面の凹凸 (ZrO層と上部電極 24との間の
2 2
界面の凹凸）により電界集中が生じてリーク電流が増大し、キャパシタの信頼性が低 下してしまう。
[0035] そこで、本実施例では、 ZrO薄膜 26を ZrO層 26Aと 26Bとに分けて生成し、 ZrO
2 2
層 26Aと 26Bの各々の膜厚を 30〜7θΑとすることにより、 ZrO層 26Aは表面ラフ
2 2
ネスが良好な状態で形成し、 ZrO層 26A上にバッファ層 28を形成してバッファ層 28
2
上に ZrO層 26Bを形成することで、 ZrO層 26Bの結晶化を抑制し、結果として、 Zr
2 2
O層 26Bの表面ラフネスを小さく抑制している。
2
[0036] 下側の ZrO層 26Aを形成した後、 250°C以下の温度で例えばアモルファス材料か
2
らなるバッファ層 28を形成すれば、 ZrO層 26Aの表面ラフネスは膜厚が 50Aである
2
ときの小さな表面ラフネスのままに維持され、バッファ層 28の表面は平滑な面となる。 したがって、上側の ZrO層 26Bをバッファ層 28の上に形成する際には、ラフネスの
2
小さいバッファ層の表面上に ZrO層を形成することとなり、 ZrO層 26Bの表面ラフネ
2 2
スは、 50Aの膜厚で形成した場合の膜厚と略同じとなる。すなわち、 ZrO層 26A及
2 び 26Bの各々の表面の表面ラフネスは 50Aの膜厚で形成する際の表面ラフネスと 同等で小さなラフネスとなり、リーク電流を増大させるような大きな電界集中は生じな い。
[0037] なお、バッファ層 28の材料としては、下側の ZrO層 26Aの表面状態をリセットして
2
ラフネスの小さい状態力 上側の ZrO層を形成するという目的で、結晶粒が成長し
2
て！/ヽな！/、アモルファス材料が好適であり、なおかつキャパシタ材料として機能するよう な高誘電体材料が好ましい。そのような材料として、 Al O， HfO， Ta O，ァモルフ
2 3 2 2 5 ァス ZrO等がある。
2
[0038] 以上のように、本実施例によれば、 2つの ZrO層 26A， 26Bの間にアモルファス材
2
料によるバッファ層 28を形成することにより、表面ラフネスを低減し、 ZrO層の表面
2 における電界集中を抑制してリーク電流を低減した薄膜キャパシタを形成することが できる。
[0039] 次に、上述の薄膜キャパシタ 2を生成するプロセスについて説明する。
[0040] 上述の ZrO層 26A, 26B及びバッファ層 28は ALD法により形成することができる
2
。図 3は ALD法により薄膜を形成するための処理装置の一例を示す模式図であり、 ( A)は原料ガスを供給している状態、（B)は酸ィ匕ガスを供給している状態を示す。な お、図 3 (B)では、処理装置の動作を制御する制御系を図 3 (B)に示している力 図 3 (A)では図示を省略して!/、る。
[0041] 薄膜キャパシタの生成プロセスでは、図 4のフローチャートに示すように、まず、基 板上に下部電極 22を形成し (ステップ S1)、下部電極 22の上に ALD法により ZrO
2 層 26Aを形成し (ステップ S2)、その上にバッファ層 28を形成し (ステップ S3)、続いて ZrO層 26Bを形成し (ステップ S4)、その上に上部電極 24を形成する (ステップ S5)。
2
ステップ S1〜S5までの一連の処理を図 3に示すような処理装置又は後述のクラスタ ツールで連続して行なうことができる。あるいは、ステップ S3〜S5までの処理を一つ の処理装置又はクラスタツールにより連続して行なうこととしてもよい。
[0042] 図 3に示す処理装置において、被処理体である基板 32を保持する処理容器 31〖こ は基板 32に対して第 1の側に第 1の処理ガス供給口 33Aが設けられており、また基 板 32に対して、第 1の側に対向する側には第 1の排気口 34Aが設けられている。さら に処理容器 31には、第 2の側に第 2の処理ガス供給口 33Bが設けられており、また 第 1の側には第 2の排気口 34Bが設けられて 、る。第 1の処理ガス供給口 33Aには 第 1の原料切替弁 35Aを介して第 1の処理ガス Aが供給され、第 2の処理ガス供給口 33Bには第 2の原料切替弁 35Bを介して第 2の処理ガス Bが供給される。さらに、第 1 の排気口 34Aは第 1の排気量調整弁 36Aを介して排気され、第 2の排気口 34Bは 第 2の排気量調整弁 36Bを介して排気される。
[0043] 第 1の処理ガス供給口 33A側にぉ 、て、液体原料源（例えば TEMAZ)が液体流 量制御器 (LMFC)で流量が制御されながらアルゴン等の不活性ガスと共に気化器 ( VU)に供給され、気化されてガスとなって切替弁 35Aを介して第 1の処理ガス供給 口 33Aに供給される。また、 Arパージガス源力もアルゴンガスがパージガスとして切 替弁 35Aを介して第 1の処理ガス供給口 33Aに供給される。
[0044] 一方、第 2の処理ガス供給口側において、 O発生装置により生成された Oが切替
3 3 弁 35Bを介して第 2の処理ガス供給口 33Bにアルゴン等の不活性ガスと共に供給さ れる。また、 Arパージガス源からアルゴンガスがパージガスとして切替弁 35Bを介し て第 2の処理ガス供給口 33Bに供給される。
[0045] なお、切替弁 35Aはベントにより第 2の排気量調節弁 36Bの下流側に接続されて いる。また、切替弁 35Bはベントにより第 1の排気量調節弁 36Aの下流側に接続され ている。
[0046] また、基板 32は、載置台 31aに載置され、載置台 3 laの中に組み込まれた加熱源 であるヒータ Hにより加熱される。ヒータ Hは抵抗加熱用のヒータである力 加熱源とし て例えばランプを用いてもょ 、。
[0047] 最初に図 3 (A)の工程において、第 1の原料切替弁 35Aを介して第 1の処理ガス A
(高誘電体有機金属化合物)を第 1の処理ガス供給口 33Aに供給し、処理容器 31中 において第 1の処理ガス Aを基板表面に吸着させる。その際、第 1の処理ガス供給口 33Aに対向する第 1の排気口 34Aを駆動することで基板表面に沿って第 1の処理ガ スは、第 1の処理ガス供給口 33Aから第 1の排気口 34Aまで第 1の方向に流れる。
[0048] 次に図 3 (B)の工程において、第 2の原料切替弁 35Bを介して第 2の処理ガス B (酸 化種)を第 2の処理ガス供給口 33Bに供給し、処理容器 31中にお 、て第 2の処理ガ ス Bを基板 32の表面に沿って流す。その結果、第 2の処理ガス Bは先に基板表面に 吸着した第 1の処理ガス分子に作用（酸化作用）し、基板表面に高誘電体分子層（高 誘電体金属酸化物）が形成される。その際、第 2の処理ガス供給口 33Bに対向する 第 2の排気口 34Bを駆動することで基板表面に沿って第 2の処理ガスは、第 2の処理 ガス供給口 33B力も第 2の排気口 34Bまで第 2の方向に流れる。
[0049] 図 3 (A)および図 3 (B)の工程を繰り返すことにより、基板 32上に所望の高誘電体 膜が形成される。その際、図 3 (A)の工程では第 2の原料切替弁 35Bからの第 2の処 理ガス供給口 33Bへの第 2の処理ガス Bの供給は遮断され、また図 3 (B)の工程では 第 1の原料切替弁 35Aからの第 1の処理ガス供給口 33Aへの第 1の処理ガス Aの供 給は遮断されるが、図 3 (A)の工程にぉ ヽて第 1の処理ガス供給口 33Aから導入さ れた第 1の処理ガス Aが対向する第 2の処理ガス供給口 33B中に侵入し、析出物を 生じるのを回避するために、図 3 (A)の工程では第 2の原料切替弁 35B力も第 2の処 理ガス供給口 33Bに不活性ガスを供給してパージするのが好ましい。同様に、図 3 ( B)の工程においては第 1の原料切替弁 5 Aから第 1の処理ガス供給口 3 Aに不活性 ガスを供給してパージするのが好ましい。さら〖こ図 3 (A)の工程では第 1の排気量調 整弁 36Aは基板 32の表面を通過した第 1の処理ガスを排気すべく大きな開弁度に 設定されるが、第 2の排気量調整弁 36Bは、高温での弁開閉動作に鑑み、完全に遮 断するのではなぐ例えば 3%以下の小さな開弁度に設定しておくことが好ましい。同 様に図 3 (B)の工程でも、第 2の排気量調整弁 36Bは大きな開弁度に設定されるが 第 1の排気量調整弁 36Aも完全に遮断するのではなぐ例えば 3%以下の小さな開 弁度に設定しておくことが望ましい。
[0050] 処理容器 31は、第 1および第 2の処理ガスが基板 32の表面をシート状の被処理基 板に沿った流れで流れるように平坦な形状に形成されており、また第 1および第 2の 処理ガス供給口 33A, 33Bも対応した平坦な、スリット状の開口部が形成されて!、る 。さらに、第 1および第 2の排気口 34A, 34Bも、第 1あるいは第 2の処理ガスが流れ る方向に対して略直交する方向に延在するスリット状に形成されている。また、処理 ガスの流れ方向に対して直交するスリットから下方に均等に排気を行なうことにより、 シート状の処理ガスの流れが乱されることがな 、。
[0051] なお、処理装置の動作は図 3 (B)に示すように制御ユニット 40により制御される。具 体的には、制御ユニット 40は、基板 32を載置するサセプタ 37に設けられたヒータ 38 への電力供給を制御し、基板 32の処理温度を制御する。また、制御ユニット 40は、 ガス供給システム 42, 44及排気システム 46を制御して、上述のように処理容器 31に おける処理ガスの流れを制御する。
[0052] 制御ユニット 40は、上述の制御を行なうために、中央演算装置 (CPU)、データや プログラムを格納するためのメモリ（M)、周辺回路 (C)等を有し、例えば、汎用コンビ ユータにより構成することができる。制御ユニット 40が所定のプログラムにしたがって 処 理装置を作動させることにより、上述の薄膜キャパシタ生成プロセスを実行させて 、薄膜キャパシタを形成することができる。薄膜キャパシタ生成プロセス用のプロダラ ムは、制御ユニット 40内のメモリ（M)に格納されていてもよぐまた、例えば CD—RO M、フレキシブル磁気ディスク、光磁気ディスクのようなコンピュータ読み取り可能な 記憶媒体に格納されて、制御ユニット 40に設けられたドライブ装置 (D)により読み取 られることとしてちよい。
[0053] 上述の処理装置にぉ 、て、第 1の処理ガスとして Zrを含む原料を使 、、第 2の処理 ガスとして Oを含む酸化ガスを使うことにより、 ZrO層を基板上に形成することができ
3 2
る。また、第 1の処理ガスを A1や Hfを含む高誘電体有機金属化合物原料に切り替え ることで、バッファ層として Al O層や HfO層等の高誘電体金属酸化物層を形成す
2 3 2
ることがでさる。
[0054] まず、図 5に示すように、トランジスタ構造 6及び下部電極 22が形成された基板を処 理容器 31内に配置し、基板を 200〜350°Cに加熱する (ステップ Sl l)。次に、第 1 の原料切替弁 35Aを開き、第 1の処理ガス Aとして Zrを含むテトラキスェチルメチル ァミノジルコニウム (TEMAZ)等の有機ジルコニウム化合物を処理容器 31内に導入 する。 ZrOを成膜するために用いる原料として、 TEMAZの他に、ジルコニウムアミ
2
ン系又はジルコニウムアルコキシドを用いてもよい。この際、第 2の原料切替弁 35B は閉じられ、図 3 (A)に示す状態とされる。したがって、 TEMAZは基板上を流れ、 T EMAZが熱分解してアルキル基等の有機物がとれ、 Zrが基板上（下部電極 22上） に吸着される（ステップ S 12)。この際、 TEMAZの流量を 50〜200mgZminに調整 し、 TEMAZを供給する時間は 0. 1〜10秒とすることが好ましい。 TEMAZの他に、 テトラキスジメチルジルコニウム、テトラターシャルブトキシジルコニウム等のアルコキ シド系、テトラキス系の有機 Zrを含む原料を用いることとしてもょ 、。
[0055] ステップ S12において TEMAZの供給が終了すると、続いて処理容器 31内の TE MAZをパージする工程が行われる（ステップ S 13)。この工程では、 TEMAZを排除 するために、不活性ガスとして Arを処理容器 31に供給し、且つ排気口 34A, 34Bか ら排気する。 Arの流量は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが 好ま 、。これにより精度よく膜厚を制御することができる。
[0056] Arによるパージが終了すると、次に、第 2の原料切替弁 35Bを開いて第 2の処理ガ ス Bとして Oを処理容器 31内に導入する。この際、第 1の原料切替弁 35Aは閉じら
3
れ、図 3 (B)に示す状態とされる。したがって、 Oは基板上を流れ、その際に基板上
3
に吸着されていた Zrと Oとが反応して基板上に ZrOが生成される。（ステップ S14)
3 2
。この際、 Oの流量を 100〜300gZNm3に調整し、 Oを供給する時間は 0· 1〜10
3 3
秒とすることが好ましい。
[0057] ステップ S14において Oの供給が終了すると、続いて処理容器 31内の O及び反
3 3 応副生製物をパージして除去する工程が行われる (ステップ S 15)。この工程では、 不活性ガスとして Arを処理容器 31に供給し、且つ排気口 34A, 34Bカゝら排気する。 Arの流量は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0058] 基板上の ZrO層の厚みが約 50Aとなるまで、以上の処理を繰り返し行う。上述の
2
ステップ S11〜S15までの一回のサイクルで生成される ZrO層の厚みは約 1 Aなの
2
で、上述の工程を 50回繰り返し行って 50Aの厚みの ZrO層を形成する。この ZrO
2 2 層が図 2における ZrO層 26Aとなる。
2
[0059] 50Aの厚みの ZrO層 26Aが形成されると、次に、バッファ層 28の形成工程に移る
2
。バッファ層 28の形成工程では、既に形成した ZrO層上にバッファ層としてァモルフ
2
ァス状態の Al O層（ ε = 9)や HfO層（ ε = 20〜30)を同様に ALD法により形成
2 3 2
する。
[0060] 例えば、バッファ層として Al Ο層を形成する場合の処理について、図 6を参照しな
2 3
がら説明する。
[0061] まず、処理容器 31内の基板を 300〜400°Cに加熱する (ステップ S21)。次に、第 1 の原料切替弁 35Aを開き、第 1の処理ガス Aとして例えば A1を含むトリメチルアルミ- ゥム (TMA)を処理容器 31内に供給する。この際、第 2の原料切替弁 35Bは閉じら れ、図 3 (A)に示す状態とされる。したがって、 TMAは基板上を流れ、その際に A1が 基板上（ZrO層上）に吸着される（ステップ S22)。この際、 TMAの流量を 90sccm
2
に調整し、 TMAを供給する時間は 0. 1〜： L0秒とすることが好ましい。第 1の処理ガ ス Aとして、 TMAの他に有機 A1を含む原料を用いてもよ!、。
[0062] ステップ S22において TMAの供給が終了すると、続いて処理容器 31内の TMAを パージする工程が行われる（ステップ S23)。この工程では、不活性ガスとして Arを処 理容器 31に供給し、且つ排気口 34A, 34B力 排気する。 Arの流量は 0. 3〜5slm で、パージ時間は 0. 1〜10秒間であることが好ましい。
[0063] Arによるパージが終了すると、次に、第 2の原料切替弁 35Bを開いて第 2の処理ガ ス Bとして Oを処理容器 31内に導入する。この際、第 1の原料切替弁 35Aは閉じら
3
れ、図 3 (B)に示す状態とされる。したがって、 Oは基板上を流れ、その際に基板上
3
に吸着されていた A1と Oとが反応して基板上に Al Oが生成される。（ステップ S 24)
3 2 3
。この際、 Oの流量を 100〜300gZNm3に調整し、 Oを供給する時間は 0· 1〜10
3 3
秒とすることが好ましい。 oの代わりに酸素ラジカル等の活性ラジカルを用いてもよ
3
い。
[0064] ステップ S24において Oの供給が終了すると、続いて処理容器 31内の O及び反
3 3 応副生製物をパージする工程が行われる (ステップ S25)。この工程では、不活性ガ スとして Arを処理容器 31に供給し、且つ排気口 34A, 34B力も排気する。 Arの流量 は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0065] 基板上の Al Oノ ッファ層の厚みが約
3 10Aとなるまで、以上の処理を繰り返し行う
2
。上述のステップ S21〜S25までの一回のサイクルで生成される Al O層の厚みは
2 3
約 1Aなので、上述の工程を 10回繰り返し行って 10Aの厚みの Al 2 o層を形成する
3
。この Al O層が図 2におけるバッファ層 28となる。好ましい膜厚は、 1〜20Aであり
2 3
、 Al Oの誘電率 ε = 9を考えると、膜厚は 1〜： L0 Αがより好ましい。
2 3
[0066] また、ノ ッファ層として HfO層を形成する場合の処理について、図 7を参照しなが
2
ら説明する。
[0067] まず、処理容器 31内の基板を 200〜350°Cに加熱する (ステップ S31)。次に、第 1 の原料切替弁 35Aを開き、第 1の処理ガス Aとして例えばトリェチルメチルァミノハフ -ゥム (TEMAH)を処理容器 31内に供給する。この際、第 2の原料切替弁 35Bは 閉じられ、図 3 (A)に示す状態とされる。したがって、 Hfを含む TEMAHは基板上を 流れ、 TEMAHが熱分解してアルキル基等の有機物がとれ、 Hfが基板上 (ZrO層
2 上）に吸着される（ステップ S32)。この際、 TEMAHの流量を 50〜200mgZminに 調整し、 TEMAHを供給する時間は 0. 1〜10秒とすることが好ましい。第 1の処理ガ スとして、 TEMAHの他に、テトラキスジメチルァミノハフニウム、テトラターシャルブト キシノ、フニゥム等のアルコキシド系、テトラキス系の有機 Hfを含む原料を用いてもよ い。
[0068] ステップ S32において TEMAHの供給が終了すると、続いて処理容器 31内の TE MAHをパージする工程が行われる（ステップ S33)。この工程では、不活性ガスとし て Arを処理容器 31に供給し、且つ排気口 34A, 34B力 排気する。 Arの流量は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0069] Arによるパージが終了すると、次に、第 2の原料切替弁 35Bを開いて第 2の処理ガ ス Bとして Oを処理容器 31内に導入する。この際、第 1の原料切替弁 35Aは閉じら
3
れ、図 3 (B)に示す状態とされる。したがって、 Oは基板上を流れ、その際に基板上
3
に吸着されていた Hfと Oとが反応して基板上に HfOが生成される。（ステップ S34)
3 2
。この際、 Oの流量を 100〜300g/Nm3に調整し、 Oを供給する時間は 0. 1〜10
3 3
秒とすることが好まし 、。 03の代わりに酸素ラジカル等の活性酸素を用いることもで きる。
[0070] ステップ S34において Oの供給が終了すると、続いて処理容器 31内の O及び反
3 3 応副生製物をパージする工程が行われる (ステップ S35)。この工程では、不活性ガ スとして Arを処理容器 31に供給し、且つ排気口 34A, 34B力も排気する。 Arの流量 は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0071] 基板上の HfO層の厚みが約 ΙΟΑとなるまで、以上の処理を繰り返し行う。上述の
2
ステップ S31〜S35までの一回のサイクルで生成される HfO層の厚みは約 1
2 Aなの で、上述の工程を 10回繰り返し行って 10Aの厚みの HfO層を形成する。この HfO
2 2 層が図 2におけるバッファ層 28となる。好ましい膜厚は 1〜70Aであり、より好ましく は 1〜： LOAである。
[0072] 以上のように、 ZrO層 26Aの上にバッファ層 28の形成が終了したら、再度図 5に
2
示すステップ S11〜S15までのサイクルを繰り返して行なって、バッファ層 28上に約 5 OAの厚みの ZrO層を形成する。このバッファ層 28上に形成された ZrO層力 図 2
2 2 に示す ZrO層 26Bとなる。
2
[0073] ZrO層 26Bの形成が終了したら、 ZrO層 26B上に上部電極 24を形成して薄膜キ
2 2
ャパシタ 2が完成する。なお、下部電極 22及び上部電極 24は、 TiN膜に限定される ことなく、様々な導電材料により形成することとしてもよい。例えば、下部電極としては 、 PolySi, Ruなどが用いられる。
[0074] また、上述の ZrO層の形成工程及びバッファ層の形成工程は、 ALD法を用いた
2
成膜処理により行なっている力 ALD法以外に CVD法等を用いた成膜処理により 行なってもよい。
[0075] また、上述の実施例では、 2つの ZrO層とその間に設けられたバッファ層よりなる薄
2
膜キャパシタについて説明した力 本発明は 2つの ZrO層に限られず、 3つ以上の
2
複数の ZrO層を有する薄膜キャパシタとしてもよい。すなわち、下部電極と上部電極
2
との間に複数の ZrO層を形成し、複数の ZrO層のうち隣接した上下の層の間にァ
2 2
モルファス材料よりなるバッファ層を形成することとしてもよい。
[0076] 上述のジルコニウム酸ィ匕物薄膜キャパシタ 2を形成するための処理装置として、例 えば図 8に示すようなクラスタツールを用いることができる。図 8に示すクラスタツール は、搬送アームを有する真空搬送室 50の周囲に 4台のプロセスチャンバ 52— 1〜52 —4とロードロック室 54とが配置されて構成されたものである。例えば、プロセスチャン ノ 52— 1〜52— 3を基板上に ZrO層 26A及び 26Bを形成するためのチャンバとし
2
、プロセスチャンバ 52— 4をバッファ層 28を形成するためのチャンバとする。
[0077] クラスタツールの各装置の動作は、汎用コンピュータなどにより構成される制御部 5 5により制御される。制御部 55は、中央演算装置 (CPU)、データやプログラムを格納 するためのメモリ（M)、周辺回路 (C)、記録媒体を読み取るためのドライブ装置 (D) 等を有する。制御部 55が所定のプログラムにしたがってクラスタツールの各装置を作 動させることにより、上述の薄膜キャパシタ生成プロセスを実行させて、薄膜キャパシ タを形成することができる。薄膜キャパシタ生成プロセス用のプログラムは、制御部 55 内のメモリ（M)に格納されていてもよぐまた、例えば CD— ROM、フレキシブル磁気 ディスク、光磁気ディスクのようなコンピュータ読み取り可能な記憶媒体に格納されて 、制御部 55に設けられたドライブ装置 (D)により読み取られることとしてもよい。
[0078] なお、チャンバの配置及び数は図 8に示すものに限られず、適宜選択可能である。
[0079] 次に、薄膜キャパシタの一連の形成工程について説明する。
[0080] ZrO成膜チャンバ 52— 1で ZrO層を基板上に成膜し、終了後、基板をバッファ層
2 2
チャンバ 52— 4へ搬入して Al Oバッファ層を形成する。そして、基板を再度 ZrO成
2 3 2 膜チャンバ 52— 1に搬入してバッファ層の上に ZrO層を成膜する形成することにより
2
薄膜キャパシタが形成される。終了後、 ZrO成膜チャンバ 52—1から搬送アームで
2
基板を取り出し、ロードロック室 54を介して基板をカセット（図示せず）に戻す。同様 にして ZrO成膜チャンバ 52— 2, 52— 3を用いて基板上に薄膜キャパシタが形成さ
2
れる。
[0081] ZrO層は ALD法により形成するため比較的長い処理時間が必要である力 ノ ッフ
2
ァ層は膜厚も薄いため ZrO層より短い処理時間である。そこで、一連の処理に要す
2
る時間を均一化するために、 ZrO層の成膜処理に 3台のプロセスチャンバ 52— 1〜
2
52— 3を割り当て、バッファ層の成膜処理には 1台のプロセスチャンバ 52— 4を割り 当てる。これにより、 ZrO層 26Aを形成し、その上にバッファ層 28を形成し、その上
2
に ZrO層 26Bを形成するといつた本発明による薄膜キャパシタを形成する一連の処
2
理をクラスタツールにおいて連続して効率的に行なうことができる。
[0082] なお、クラスタツールの構成及び処理順序はこれに限定されるものではなぐ図示し た構成以外に様々な構成が考えられる。
[0083] 以上のように、本発明の第 1実施例では、 ZrO層を誘電体層として用いているが、
2
ZrO層と同様に高い誘電率を有する HfO層を誘電体層として用いた場合にも、同
2 2
様な効果を得ることができる。
[0084] 次に、本発明の第 2実施例による薄膜キャパシタついて説明する。
[0085] まず、ハフニウム酸ィ匕物膜の表面ラフネスについて説明する。図 9はハフニウム酸 化物膜 (HfO膜と称することもある）の厚みと表面ラフネス (表面粗さ）との関係を示 すグラフである。
[0086] 図 9のグラフは HfO膜を Si基板上に ALD法により生成した際の、 HfO膜の厚み
2 2 と表面ラフネスとの関係を示している。図 1からわ力るように、 HfO膜の厚みが増大
2
すると表面ラフネスも増大することがわかる。
[0087] そこで、本発明者は、 ZrO膜又は HfO膜の中にアモルファス層をバッファ層として
2 2
挟み込み、表面ラフネスを小さいまま維持することを考案した。図 10は本発明の第 2 実施例による HfO膜を用いた薄膜キャパシタの構造を示す図である。なお、本発明
2
の第 2実施例による HfO膜を用いた薄膜キャパシタ 2Aも、上述の第 1実施例による
2
ZrO膜を用いた薄膜キャパシタと同様に、例えば図 2に示すようにシリコン基板上に
2
形成されたトランジスタ構造に接続されたメモリセルとして形成される。
[0088] 薄膜キャパシタ 2Aは、例えば TiNのような導電材料により形成された下部電極 22 と上部電極 24とを有しており、それらの間に高誘電率を有する誘電体層として HfO
2 薄膜 36が形成されることにより、薄膜キャパシタとして機能する。 HfO薄膜 36は、誘
2
電体層として複数の HfO層 36Aに分割されており、隣接した上下の HfO層 36Aの
2 2 間にバッファ層 38が挟み込まれて、多層構造となっている。
[0089] ノ ッファ層 38は、 Al O , Ta O ,アモルファス ZrO等のアモルファス材料により形
2 3 2 5 2
成することができる。本実施例ではバッファ層 38を形成する材料として Al Oを用い
2 3 ている。ノ ッファ層 38は、 HfO層 36Aの結晶化を抑制する機能を果たす。すなわち
2
、 HfOが結晶化する温度を上げることができる。
2
[0090] 図 10に示す HfO膜を用いた薄膜キャパシタは、複数の HfO層 36Aの各層と、複
2 2
数の Al Oバッファ層の各層とを ALD法により形成したものである。 HfO層 36Aの
2 3 2 厚みと Al Oバッファ層 38の厚みの比は、図 10では 1 : 1であるが、実際は HfO層 3
2 3 2
6Aを ALD法で 2サイクル分形成し、その上に Al Oバッファ層 38を ALD法で 2サイ
2 3
クル分形成し、これを繰り返して所定の厚さの HfO膜としている。
2
[0091] ALD法の 1サイクルで形成される HfO層の厚み（約 lA)と、 ALD法の 1サイクル
2
で形成される Al O層の厚み（約 1A)とがほぼ等しいため、図 10では HfO層 36A
2 3 2 の厚みと Al Oバッファ層 38の厚みとが 1 : 1となっている。図 10において、 HfO層 3
2 3 2
6Aの各層と Al O ノ ッファ層 38の各層の中に描かれた点線は、 ALD法による 1サイ クルで形成される層の厚みを示すものである。すなわち、図 10に示す多層構造は、 HfO層 36 Aを ALD法で 2サイクル分形成し、その上に Al Oバッファ層 38を ALD
2 2 3
法で 2サイクル分形成し、それを繰り返して多層構造としていることがわかる。なお、 繰り返し回数は図 10に示す回数ではなぐ実際は例えば約 lO /z m dOOA)の厚み の HfO膜を形成するのであれば、 49回繰り返すこととなる。
2
[0092] なお、以下の説明において、 HfO層 36Aの厚みと Al Oバッファ層 38の厚みの比
2 2 3
率を、 ALD法のサイクル数の比 (m:n)で表すこととする。例えば、図 10に示す構造 では、 HfO層 36Aを ALD法で m= 2サイクル分形成し、その上に Al Oバッファ層 3
2 2 3
8を ALD法で n= 2サイクル分形成するので、厚みの比 m:n= 2 : 2で表される。
[0093] HfO層 36Aの厚みと Al Oバッファ層 38の厚みの比は 2 : 2に限ることなぐ形成
2 2 3
する薄膜キャパシタに求められる特性により任意に変えることができる。図 11に示す 薄膜キャパシタは、 HfO層 36Aの厚みと Al Oバッファ層 38の厚みの比を 7 : 3とし
2 2 3
て形成したものである。また、図 12に示す薄膜キャパシタは、 HfO層 36Aの厚みと
2
Al Oバッファ層 38の厚みとの比を 5 : 1として形成したものである。
2 3
[0094] 図 10乃至図 12に示す構造の HfO薄膜キャパシタを約 90
2 Aの厚みとなるように形 成し、表面粗さ RMSを測定した結果を以下に示す。
Hf :Al H:み「ΑΊ RMS Ί
5 : 1 90 0. 184
7 : 3 84 0. 225
2 : 2 90 0. 194
以上の測定結果より、 HfO層 36Aの厚みと Al Oバッファ層 38の厚みとの比を変
2 2 3
えても、 RMSの値はリーク電流を十分に抑制できる値であることがわ力つた
図 10乃至図 12に示す多層構造は、上述の第 1実施例において説明した ZrO薄
2 膜キャパシタにも適用可能である。図 10乃至図 12に示す構造の ZrO薄膜キャパシ
2
タを約 90 Aの厚みとなるように形成し、表面粗さ RMSを測定した結果を以下に示す 厚 ¾£A1 RMS Lnml
5 : 1 95 0. 36 7 : 3 93 0. 32
2 : 2 96 0. 34
以上の測定結果より、 ZrO薄膜キャパシタにおいて ZrO層の厚みと Al Oノ ッフ
2 2 2 3 ァ層の厚みとの比を変えても、 RMSの値はリーク電流を十分に抑制できる値であるこ とがわかった。
[0095] 以上のように、本実施例によれば、複数の HfO層 36Aと、それらの間にァモルファ
2
ス材料によるバッファ層 28を形成することにより、表面ラフネスを低減し、 HfO層の
2 表面における電界集中を抑制してリーク電流を低減した薄膜キャパシタを形成するこ とができる。また、 HfO層の代わりに ZrO層を用いても同様な効果を得ることができ
2 2
る。
[0096] 次に、上述の多層構造の薄膜キャパシタ 2Aを生成するプロセスについて、 HfO
2 薄膜キャパシタを例にとって説明する。
[0097] 上述の HfO層 36A及びバッファ層 38は ALD法により形成することができる。 ALD
2
法により薄膜を形成するための処理装置は上述の第 1実施例で図 3を参照しながら 説明した処理装置と同様であり、その説明は省略する。
[0098] 多層構造の HfO薄膜キャパシタの生成プロセスでは、図 13のフローチャートに示
2
すように、まず、基板上に下部電極 22を形成し (ステップ S51)、下部電極 22の上に ALD法により HfO層 36Aを形成し (ステップ S52)、その上にバッファ層 38を形成し(
2
ステップ S53)、続いて HfO層 36Aを形成する。ここで、処理はステップ S53に戻り
2
ステップ S53及びステップ S54の処理を X回繰り返した後、上部電極 24を最後に形 成した Hf02層の上に形成する (ステップ S55)。ここで、繰り返しの回数 Xは、形成し た HfO層 36A及びバッファ層 38の厚みが所定の厚み、例えば 90
2 Aとなるように設 定された値である。
[0099] ステップ S51〜S55までの一連の処理を図 3に示すような処理装置又は図 8に示す ようなクラスタツールで連続して行なうことができる。あるいは、ステップ S52〜S54ま での処理を一つの処理装置又は複数の装置を備えるクラスタツールにより各々の装 置で連続して行なうこととしてもよ 、。
[0100] 図 3に示す処理装置において、第 1の処理ガスとして Hfを含む原料を使い、第 2の 処理ガスとして Oを含む酸化ガスを使うことにより、 HfO層を基板上に形成すること
3 2
ができる。また、第 1の処理ガスを A1を含む原料に切り替えることで、ノッファ層として Al O層を形成することができる。その積層膜は HfAlO組成を構成する。
2 3
[0101] まず、図 14に示すように、トランジスタ構造 6及び下部電極 22が形成された基板を 処理容器 31内に配置し、基板を 200〜350°Cに加熱する (ステップ S61)。次に、第 1の原料切替弁 35Aを開き、第 1の処理ガス Aとして Hfを含むテトラキスェチルメチ ルァミノハフニウム (TEMAH)を処理容器 31内に導入する。この際、第 2の原料切 替弁 35Bは閉じられ、図 3 (A)に示す状態とされる。したがって、 TEMAHは基板上 を流れ、その際に Hfが基板上（下部電極 22上）に吸着される (ステップ S62)。この際 、 TEMAHの流量を 50〜200mgZminに調整し、 TEMAHを供給する時間は 0. 1 〜 10秒とすることが好ましい。
[0102] ステップ S62において TEMAHの供給が終了すると、続いて処理容器 31内の TE MAHをパージする工程が行われる（ステップ S63)。この工程では、 TEMAHを排 除するために、不活性ガスとして Arを処理容器 31に供給し、且つ排気口 34A, 34B 力も排気する。 Arの流量は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であること が好ましい。これにより精度よく膜厚を制御することができる。
[0103] Arによるパージが終了すると、次に、第 2の原料切替弁 35Bを開いて第 2の処理ガ ス Bとして Oを処理容器 31内に導入する。この際、第 1の原料切替弁 35Aは閉じら
3
れ、図 3 (B)に示す状態とされる。したがって、 Oは基板上を流れ、その際に基板上
3
に吸着されていた Hfと Oとが反応して基板上に HfOが生成される。（ステップ S64)
3 2
。この際、 Oの流量を 100〜300gZNm3に調整し、 Oを供給する時間は 0· 1〜10
3 3
秒とすることが好ましい。
[0104] ステップ S64において Oの供給が終了すると、続いて処理容器 31内の O及び反
3 3 応副生製物をパージする工程が行われる (ステップ S65)。この工程では、不活性ガ スとして Arを処理容器 31に供給し、且つ排気口 34A, 34B力も排気する。 Arの流量 は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0105] ここで、ステップ S62〜ステップ S65までの処理が ALD法による 1サイクルに相当す る。したがって、本実施例ではステップ S62〜ステップ S65までの処理を m回繰り返 す。具体的には、図 10に示す多層構造を形成するには 2回、図 11に示す多層構造 を形成するには 7回、図 12に示す多層構造を形成するには 5回である。
[0106] HfOの形成処理を所定のサイクル数繰り返したら、次に、ノ ッファ層 38の形成ェ
2
程に移る。ノ ッファ層 28の形成工程では、既に形成した HfO層上にバッファ層とし
2
てアモルファス状態の Al O層を形成する。図 15は、ノ ッファ層として Al O層を形
2 3 2 3 成する処理のフローチャートである。
[0107] まず、処理容器 31内の基板を 300〜400°Cに加熱する (ステップ S71)。次に、第 1 の原料切替弁 35Aを開き、第 1の処理ガス Aとして例えば A1を含むトリメチルアルミ- ゥム (TMA)を処理容器 31内に供給する。この際、第 2の原料切替弁 35Bは閉じら れ、図 3 (A)に示す状態とされる。したがって、 TMAは基板上を流れ、その際に A1が 基板上（HfO層上）に吸着される（ステップ S72)。この際、 TMAの流量を 90sccm
2
に調整し、 TMAを供給する時間は 0. 1〜： L0秒とすることが好ましい。第 1の処理ガ ス Aとして、 TMAの他に有機 A1を含む原料を用いてもよ!、。
[0108] ステップ S22において TMAの供給が終了すると、続いて処理容器 31内の TMAを パージする工程が行われる（ステップ S73)。この工程では、不活性ガスとして Arを処 理容器 31に供給し、且つ排気口 34A, 34Bから高速排気する。 Arの流量は 0. 3〜
5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0109] Arによるパージが終了すると、次に、第 2の原料切替弁 35Bを開いて第 2の処理ガ ス Bとして Oを処理容器 31内に導入する。この際、第 1の原料切替弁 35Aは閉じら
3
れ、図 3 (B)に示す状態とされる。したがって、 Oは基板上を流れ、その際に基板上
3
に吸着されていた A1と Oとが反応して基板上に Al Oが生成される。（ステップ S 74)
3 2 3
。この際、 Oの流量を 100〜300gZNm3に調整し、 Oを供給する時間は 0· 1〜10
3 3
秒とすることが好ましい。
[0110] ステップ S24において Oの供給が終了すると、続いて処理容器 31内の O及び反
3 3 応副生製物をパージする工程が行われる (ステップ S75)。この工程では、不活性ガ スとして Arを処理容器 31に供給し、且つ排気口 34A, 34Bから高速排気する。 Arの 流量は 0. 3〜5slmで、パージ時間は 0. 1〜10秒間であることが好ましい。
[0111] ここで、ステップ S72〜ステップ S75までの処理が ALD法による 1サイクルに相当す る。したがって、本実施例ではステップ S72〜ステップ S75までの処理を n回繰り返す 。具体的には、図 10に示す多層構造を形成するには 2回、図 11に示す多層構造を 形成するには 3回、図 12に示す多層構造を形成するには 1回である。
[0112] 以上のように、 HfO層 36Aの上に Al Oバッファ層 38の形成が終了したら、再度
2 2 3
図 14に示すステップ S61〜S65までの処理 m回を行なって、バッファ層 38上に HfO 層を形成する。続いて、図 15に示すステップ S71〜S75までの処理を n回行ってバ
2
ッファ層 38を形成する。以上の処理を X回繰り返すことにより所定の厚みの HfO薄
2 膜 36を形成する。
[0113] HfO薄膜 36の形成が終了したら、最後に形成した HfO層 36B上に上部電極 24
2 2
を形成して HfO薄膜キャパシタが完成する。なお、下部電極 22及び上部電極 24は
2
、 TiN膜に限定されることなぐ様々な導電材料により形成することとしてもよい。
[0114] なお、本発明により生成された積層膜 HfAlO (HfO /Al O )は、 CMOSトランジ
2 2 3
スタのゲート絶縁膜として使用可能である。ゲート電極に使用する場合は、基板表面 に直接、非常に薄いシリコン酸ィ匕膜により 3〜： L0Aの中間層（inter layer)を形成し て、 SiZSiO界面をスムーズに制御する。その上に、本発明による積層膜 HfA10 (H fO /Al O )を 10〜50A形成して、ゲート電極に使用する。これにより、低リーク電
2 2 3
流を達成し、且つ電子の移動度を大きくすることができる。
[0115] 図 16は上述のゲート電極が形成されたトランジスタの概略構造を示す図である。シ リコン (Si)基板 50上に、非常に薄い酸ィ匕膜である中間層（inter layer) 51が形成さ れ、その上に高誘電率膜として本発明による積層膜 (HfAlO) 52が形成される。積層 膜 (HfAlO) 52の表面を窒化して窒化膜 53が形成され、その上にゲート電極 54とし てポリシリコン（PolySi)又はポリシリコン ZW (ポリメタル）が生成される。これらの膜の 側部には、スぺーサとして酸ィ匕シリコン層（SiO ) 55が形成され、その下側の Si基板
2
50中に、ソース領域及びドレイン領域としてゥエル (拡散領域） 56が形成されて ヽる。
[0116] 中間層（inter layer) 51の酸ィ匕膜の形成方法は、本出願人により先に出願された 国際出願（国際公開番号 WO3Z063220に開示されている処理装置 (UV— RF) によって形成することができる。
[0117] また、本発明による方法で形成した高誘電金属酸ィ匕膜中のカーボンの不純物濃度 は、 E + 21atomsZcm3台であり、非常に低い不純物濃度が達成された。
[0118] 本発明は上述の具体的に開示された実施例に限定されることなぐ本発明の範囲 を逸脱することなく様々な変形例及び改良例がなされるであろう。
産業上の利用可能性
[0119] 本発明は、半導体基板中に形成される回路に設けられる薄膜キャパシタに適用可 能である。

Claims

請求の範囲
[1] ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシ タであって、
導電材料からなる下部電極と、
該下部電極上に形成された第 1の誘電体層と、
該第 1の誘電体層上に形成されたバッファ層と、
該バッファ層上に形成された第 2の誘電体層と、
該第 2の誘電体層上に形成され、導電材料からなる上部電極と
を有し、
前記第 1及び第 2の誘電体層は、ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のい ずれか一方により形成されることを特徴とする薄膜キャパシタ。
[2] 請求項 1記載の薄膜キャパシタであって、
前記バッファ層はアモルファス材料により形成されたことを特徴とする薄膜キャパシ タ。
[3] 請求項 2記載の薄膜キャパシタであって、
前記バッファ層は、 Al O , HfO , Ta O ,アモルファス ZrOのうち力も選定された
2 3 2 2 5 2
材料により形成されたことを特徴とする薄膜キャパシタ。
[4] 請求項 1乃至 3のうちいずれか一項記載の薄膜キャパシタであって、
前記第 1及び第 2の誘電体層は同じ厚みを有しており、前記バッファ層は前記第 1 及び第 2の誘電体層より薄いことを特徴とする薄膜キャパシタ。
[5] 請求項 4記載の薄膜キャパシタであって、
前記第 1及び第 2の誘電体層はジルコニウム酸化物より形成され、前記第 1及び第 2の誘電体の各々の厚みは 1〜70A以下であり、前記バッファ層の厚みは 1〜20A 以上であることを特徴とする薄膜キャパシタ。
[6] 請求項 1記載の薄膜キャパシタであって、
前記第 1の誘電体層、前記バッファ層、及び前記第 2の誘電体層は、連続した工程 で形成されたことを特徴とする薄膜キャパシタ。
[7] ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシ タであって、
導電材料からなる下部電極と、
導電材料からなる上部電極と、
該下部電極と該上部電極との間に形成された複数の誘電体層と、
該複数の誘電体層のうち隣接した上下の層の間に形成されたアモルファス材料より なるバッファ層と
を有し、
前記複数の誘電体層は、ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物の 、ずれか一 方により形成されることを特徴とする薄膜キャパシタ。
[8] 請求項 7記載の薄膜キャパシタであって、
前記バッファ層は、 Al O , HfO , Ta O ,アモルファス ZrOのうち力も選定された
2 3 2 2 5 2
材料により形成されたことを特徴とする薄膜キャパシタ。
[9] ジルコニウム酸ィ匕物又はハフニウム酸ィ匕物を誘電体として用いた薄膜キャパシタの 形成方法であって、
導電材料からなる下部電極を形成し、
ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電極上 に所定の厚みの第 1の誘電体層を形成し、
該第 1の誘電体層上に所定の厚みのバッファ層を形成し、
前記第 1の誘電体層と同じ材料を用いて、所定の厚みの第 2の誘電体層を該バッ ファ層上に形成し、
該第 2の誘電層上に導電材料からなる上部電極を形成する
ことを特徴とする薄膜キャパシタの形成方法。
[10] 請求項 9記載の薄膜キャパシタの形成方法であって、
前記第 1の誘電体層の形成、前記バッファ層の形成、及び前記第 2の誘電体層の 形成を、 ALD法による成膜処理で連続して行なうことを特徴とする薄膜キャパシタの 形成方法。
[11] コンピュータ読み取り可能な記憶媒体であって、
導電材料からなる下部電極を形成し、 ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電極上 に所定の厚みの第 1の誘電体層を形成し、
該第 1の誘電体層上に所定の厚みのバッファ層を形成し、
前記第 1の誘電体層と同じ材料を用いて、所定の厚みの第 2の誘電体層を該バッ ファ層上に形成し、
該第 2の誘電層上に導電材料からなる上部電極を形成する
薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを 特徴とするコンピュータ読み取り可能な記憶媒体。
[12] 請求項 11記載のコンピュータ読み取り可能な記憶媒体であって、
前記プログラムは、前記第 1の誘電体層の形成、前記バッファ層の形成、及び前記 第 2の誘電体層の形成を、 ALD法による成膜処理で連続して実行させることを特徴 とするコンピュータ読み取り可能な記憶媒体。
[13] ジルコニウム酸ィ匕物又はハフニウム酸ィ匕物を誘電体として用いた薄膜キャパシタの 形成方法であって、
導電材料からなる下部電極を形成し、
ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電極上 に所定の厚みの誘電体層を形成し、
該誘電体層上に所定の厚みのバッファ層を形成し、
前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の 回数繰り返して所定の厚みの多層誘電体層を形成し、
該多層誘電体層上に導電材料からなる上部電極を形成する
ことを特徴とする薄膜キャパシタの形成方法。
[14] 請求項 13記載の薄膜キャパシタの形成方法であって、
前記誘電体層の形成及び前記バッファ層の形成を、 ALD法による成膜処理で連 続して行なうことを特徴とする薄膜キャパシタの形成方法。
[15] コンピュータ読み取り可能な記憶媒体であって、
導電材料からなる下部電極を形成し、
ジルコニウム酸ィ匕物及びノヽフニゥム酸ィ匕物のいずれか一方により、該下部電極上 に所定の厚みの誘電体層を形成し、
該誘電体層上に所定の厚みのバッファ層を形成し、
前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の 回数繰り返して所定の厚みの多層誘電体層を形成し、
該多層誘電体層上に導電材料からなる上部電極を形成する
薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを 特徴とするコンピュータ読み取り可能な記憶媒体。
請求項 15記載のコンピュータ読み取り可能な記憶媒体であって、
前記プログラムは、前記誘電体層の形成及び前記バッファ層の形成を、 ALD法に よる成膜処理で連続して実行させることを特徴とするコンピュータ読み取り可能な記 憶媒体。
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