KR20140060515A - 반도체 장치의 제조 방법 및 기판 처리 시스템 - Google Patents

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KR20140060515A
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constant insulating
high dielectric
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코지 아키야마
히로카즈 히가시지마
치히로 타무라
신타로 아오야마
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도쿄엘렉트론가부시키가이샤
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Abstract

피처리체 상에 제 1 고유전율 절연막을 성막하는 제 1 성막 공정과, 상기 제 1 고유전율 절연막을 650℃ 이상에서 60 초 미만 동안 열 처리하는 결정화 열 처리 공정과, 상기 제 1 고유전율 절연막 상에, 상기 제 1 고유전율 절연막의 금속 원소의 이온 반경보다 작은 이온 반경을 가지는 금속 원소를 가지고, 상기 제 1 고유전율 절연막보다 비유전율이 큰 제 2 고유전율 절연막을 성막하는 제 2 성막 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.

Description

반도체 장치의 제조 방법 및 기판 처리 시스템{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SUBSTRATE TREATMENT SYSTEM}
본 발명은 반도체 장치의 제조 방법 및 기판 처리 시스템에 관한 것이다.
최근, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 고집적화 및 고성능화의 요구에 수반하여, 게이트 절연막으로서 고유전율막(High-K막)이 이용되고 있다. 그 중에서도, 하프늄 산화물계 재료가 주목받고 있고, 산화 하프늄(HfO2) 등의 재료의 유전율을 향상시켜, 등가 산화 막 두께(Equivalent Oxide Thickness ; EOT)를 저감하는 시도가 이루어지고 있다.
HfO2의 유전율을 높이는 방법으로서는, 예를 들면 이산화 티탄(TiO2) 등의 분극률이 큰 재료를 HfO2 중에 첨가하는 방법, 또는 HfO2막을 고온에서 열 처리하는 방법(예를 들면, 특허문헌 1) 등이 제안되고 있다.
미국특허공개공보 2005/0136690 A1호
그러나 전자의 방법에서는, TiO2 등의 재료는 밴드 갭이 좁은 점에서, 합성한 HfO2 베이스의 절연막의 밴드 갭도 좁아져, 리크 전류가 증가한다고 하는 과제가 있었다. 또한 특허문헌 1 등의 후자의 방법에서도, 고온 열 처리에 의해 고유전율 재료가 결정화되고, 생성된 결정 입계를 개재한 전기 전도에 의해 리크 전류가 증가한다고 하는 과제가 있었다.
본 발명은 이러한 사정을 감안하여 이루어진 것으로서, EOT의 저감 및 리크 전류의 저감을 양립시킬 수 있는 반도체 장치의 제조 방법 및 기판 처리 시스템을 제공하는 것을 목적으로 한다.
본 발명의 실시예의 예에 따르면, 피처리체 상에 제 1 고유전율 절연막을 성막하는 제 1 성막 공정과, 상기 제 1 고유전율 절연막을, 650℃ 이상에서 60 초 미만 동안 열 처리하는 결정화 열 처리 공정과, 상기 제 1 고유전율 절연막 상에, 상기 제 1 고유전율 절연막의 금속 원소의 이온 반경보다 작은 이온 반경을 가지는 금속 원소를 가지고, 상기 제 1 고유전율 절연막보다 비유전율이 큰 제 2 고유전율 절연막을 성막하는 제 2 성막 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, EOT의 저감 및 리크 전류의 저감을 양립시킬 수 있는 반도체 장치의 제조 방법 및 기판 처리 시스템을 제공할 수 있다.
도 1은 본 발명의 일실시예의 예에 따른 반도체 제조 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일실시예의 다른 예에 따른 반도체 제조 장치의 제조 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 일실시예의 반도체 제조 방법을 실시하기 위한, 기판 처리 시스템의 구성예를 도시한 개략도이다.
도 4는 본 발명의 일실시예의 실시예에 따른 성막 장치의 구성예를 도시한 개략도이다.
도 5는 본 발명의 일실시예의 실시예에 따른 플라즈마 처리 장치의 구성예를 도시한 개략도이다.
도 6은 본 발명의 일실시예의 실시예에 따른 결정화 처리 장치의 구성예를 도시한 개략도이다.
도 7은 실험예 및 비교예에서 얻어진 반도체 장치의 EOT, 리크 전류의 값에 기초하여 스파이크 어닐하는 공정 등의 효과를 나타낸 표이다.
도 8a는 실험예에서 얻어진 반도체 장치의 깊이 방향에 대한 각 원소의 농도 분포를 나타낸 개략도이다.
도 8b는 비교예에서 얻어진 반도체 장치의 깊이 방향에 대한 각 원소의 농도 분포를 나타낸 개략도이다.
도 9는 본 발명의 일실시예에 따른 반도체 장치의 예의 X 선 회절(XRD) 분석의 결과를 나타낸다.
도 10은 실험예 및 비교예에서 얻어진 반도체 장치의 EOT, 리크 전류의 값에 기초하여 플라즈마 처리하는 공정의 효과를 나타낸 표이다.
도 11은 실험예 및 비교예에서 얻어진 반도체 장치의 EOT, 리크 전류의 값에 기초하여 제 2 고유전율 절연막으로서 WO3를 성막한 효과를 나타낸 표이다.
이하에, 첨부 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
먼저, 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 일공정으로서, 실리콘 웨이퍼를 처리하는 방법에 대하여, 도 1을 참조하여 설명한다. 여기서는, 실리콘 웨이퍼를 처리하여, 게이트 절연막을 형성하는 예에 대하여 설명하지만, 이에 한정되지 않는다. 예를 들면, 본 발명의 일실시예에 따른 반도체 장치의 제조 방법은, 커패시터의 용량 절연막(커패시터 용량막)을 형성하는 방법에도 적용할 수 있다.
도 1에, 본 발명의 실시예에 따른 반도체 제조 장치의 제조 방법을 설명하기 위한 순서도를 나타낸다.
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정한다. 또한, 필요에 따라 SiO2로 이루어지는 계면층을 형성하는 전처리를 행한다(공정(100)). SiO2로 이루어지는 계면층은, 실리콘 웨이퍼를 염산과수(HCl / H2O2) 세정함으로써 형성할 수 있다. 통상, SiO2로 이루어지는 계면층은 0.3 nm 정도 형성한다.
이 후, 제 1 고유전율 절연막을 성막한다(공정(110)). 제 1 고유전율 절연막으로서는, 산화 하프늄막(HfO2), 산화 지르코늄막(ZrO2), 산화 지르코늄 하프늄막(HfZrOx) 및 이들 막의 적층막(예를 들면, ZrO2 / HfO2 적층막)을 바람직하게는 사용할 수 있다. 본 실시예에서는, 산화 하프늄막을 사용하여 2.5 nm의 막 두께로 성막 했다.
제 1 고유전율 절연막의 성막은, ALD(원자층 퇴적 : Atomic Layer Deposition), CVD(화학 기상 성장 : Chemical Vapor Deposition), PVD(물리 기상 성장 : Physical Vapor Deposition) 등의 방법에 의해 성막할 수 있다. 이 중에서도, 저온에서 성막 가능하며, 단차 피복성이 양호한 ALD로 성막하는 것이 바람직하다.
CVD 또는 ALD에 의해 제 1 고유전율 절연막을 성막할 경우의 원료(프리 커서)는, 본 실시예에서는, HfO2막을 성막할 때의 프리 커서의 일례로서 들지만, 특별히 이에 한정되는 것은 아니다. HfO2막을 성막할 때의 프리 커서의 다른 예로서는, TDEAH(테트라키스 디에틸 아미노 하프늄), TEMAH(테트라키스 에틸 메틸 아미노 하프늄) 등의 아미드계 유기 하프늄 화합물, HTB(하프늄 테트라 터셔리 부톡시드) 등의 알콕시드계 유기 하프늄 화합물 등을 사용할 수 있다. 산화제로서는 O3 가스, O2 가스, H2O 가스, NO2 가스, NO 가스, N2O 가스 등을 이용할 수 있다. 이 때, 산화제를 플라즈마화하여 반응성을 높여도 된다.
ALD에 의해 HfO2막을 성막할 경우에는, Hf 원료를 얇게 흡착시키는 시퀀스와 산화제를 공급하는 시퀀스를 교호로 반복하여 HfO2막을 성막한다. 또한 CVD에 의해 HfO2를 성막할 경우에는, 실리콘 웨이퍼를 가열하면서 Hf 원료와 산화제를 동시에 공급한다. 또한 ALD에 의해 HfO2막을 성막할 때의 성막 온도는 통상 150℃ ~ 350℃정도이며, CVD에 의해 HfO2막을 성막할 때의 성막 온도는 통상 350℃ ~ 600℃ 정도이다.
제 1 고유전율 절연막을 성막한 후, 제 1 고유전율 절연막을 결정화시키기 위하여 결정화 열 처리를 행한다(공정(120)).
공정(120) 전에, 제 1 고유전율 절연막을 플라즈마 처리하는 공정을 추가해도 된다. 도 2에, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도를 나타낸다. 이 실시예에서는, 공정(110)과 공정(120) 사이에, 플라즈마 처리를 실시하는 공정(115)을 추가하는 것 이외는 제 1 실시예와 동일하다.
플라즈마 처리함으로써, HfO2의 성막 시에서 잔존한 미세 구조를 분쇄할 수 있다. 이 때문에, 공정(120)에 따른 결정화 열 처리 시에서, 후술하는 높은 비유전율을 가지는 Cubic 상 또는 Tetragonal 상을 석출시키기 쉬워진다.
제 1 고유전율 절연막으로서 성막된 HfO2막은, 저온에서의 주 상은 안정 상인 Monoclinic 상이기 때문에, 비유전율(ε)은 16 정도이다. 한편 HfO2막은, 고온에서는 준안정 상인 Cubic 상(비유전율(ε) = 29) 또는 Tetragonal 상(비유전율(ε) = 70)이 존재한다. 이 때문에, HfO2막을 단시간 열 처리(스파이크 어닐)함으로써, 고유전율을 가지는 Cubic 상 또는 Tetragonal 상을 HfO2막에 석출시킬 수 있다. Cubic 상 또는 Tetragonal 상을 석출시킨 HfO2막은, 급냉함으로써, Cubic 상 또는 Tetragonal 상을 가지는 HfO2막을 얻을 수 있다.
통상, HfO2막 및 TiO2막은, 결정화에 의해 결정 입계가 형성되고, 확산 계수가 커져, 상호 확산이 발생하기 쉽다. 특히, 이들의 상호 확산은 고온에서 발생하기 쉽고, 예를 들면 HfO2막과 TiO2막을 형성한 후에 결정화 열 처리를 행하면, HfO2와 TiO2막이 상호 확산되고, HfO2막이 HfTiO막으로 변화하는 경우가 있다. 이 때, HfO막의 밴드 오프셋이 TiO2막의 밴드 오프셋의 값까지 저하되고, 리크 전류가 증가한다. 그러나, 공정(120)의 결정화 열 처리는, 제 2 고유전율 절연막(공정(130))을 성막하기 전에 행하고 있다. 이 때문에, 제 1 고유전율 절연막과 제 2 고유전율 절연막 사이의 상호 확산을 억제할 수 있다.
결정화 열 처리는, 예를 들면 램프 가열 등에 의한 RTP(Rapid Thermal Process) 장치를 이용한 스파이크 어닐에 의해 행할 수 있다. 결정화 열 처리는, 고유전율 절연막의 결정화가 일어나는 온도(통상, 650℃ 이상)에서 행할 필요가 있다. 본 실시예에서는, 700℃(감압 N2 분위기하)에서 행했다. 또한 스파이크 어닐에 의한 열 인가 시간은 60 초 미만인 것이 바람직하고, 0.1 초부터 10 초인 것이 특히 바람직하다. 스파이크 어닐에 의한 열 인가 시간이 60 초 이상일 경우, HfO2막의 안정 상인 Monoclinic 상이 석출되기 쉬워지기 때문이다.
결정화 열 처리의 공정 후, 제 2 고유전율 절연막을 성막한다(공정(130)). 제 2 고유전율 절연으로서는, 제 1 고유전율 절연막보다 고유전율을 가지는 재료(비유전율이 큰 재료)를 사용하는 것이 바람직하다. 또한 제 1 고유전율 절연막의 금속 원소(예를 들면, HfO2의 경우, Hf)보다 이온 반경이 작은 금속 원소를 포함하는 재료를 사용하는 것이 바람직하다. 제 2 고유전율 절연막의 재료로서, 이온 반경이 작은 금속 원소를 포함하는 재료를 사용하는 것이 바람직한 이유로서는, 이온 반경이 작은 금속 원소를 포함하는 재료를 도입함으로써, 제 1 고유전율 절연막(HfO2) 중의 공극이 감소하고, 분자 체적이 수축하기 때문에, 전기적 특성이 양호하게 되기 때문이다.
제 2 고유전율 절연막의 구체적인 예로서는, 이산화 티탄(TiO2)막, 삼산화 텅스텐(WO3막) 및 티탄산염막(예를 들면, TixMeyOz로 나타나는 티탄산염의 막이며, Me로서는, Hf, Zr, Ce, Nb, Ta, Si, Al, Sr 등을 들 수 있음)을 이용할 수 있다. 본 발명의 실시예에서는 TiO2막, WO3막을 사용했지만, 이에 한정되지 않는다.
제 2 고유전율 절연막의 성막은, ALD, CVD, PVD 등의 방법에 의해 성막할 수 있다. 제 2 고유전율 절연막을 성막할 경우, 제 1 고유전율 절연막과 제 2 고유전율 절연막의 사이의 상호 확산을 억제하기 위하여, 제 2 고유전율 절연막의 성막은 가능한 한 저온에서 성막하는 것이 바람직하다. 이 때문에, 비교적 저온에서 성막 가능한 ALD, 저온 PVD를 사용하는 것이 바람직하다.
또한 제 2 고유전율 절연막을 CVD 또는 ALD에 의해 성막할 경우의, 프리 커서는 공지의 것 중에서 적절히 사용할 수 있다. 예를 들면 Ti의 CVD 또는 ALD 원료로서는, 예를 들면, TiCl4, Ti(O-iPr)4 등을 사용할 수 있지만, 프리 커서로서 이들에 한정되지 않고, 그 외에 공지의 프리 커서를 이용해도 된다. 또한 산화제로서는, 전술한 HfO2를 성막할 경우의 산화제를 사용할 수 있다.
제 2 고유전율 절연막의 막 두께로서는, 제 2 고유전율 절연막의 재질에도 의존하지만, 5 nm 이하로 하는 것이 바람직하다. 구체적으로, 제 2 고유전율 절연막으로서 TiO2를 사용할 경우, 제 2 고유전율 절연막의 막 두께는 5 nm 이하인 것이 바람직하다. WO3를 사용할 경우, 제 2 고유전율 절연막의 막 두께는 5 nm 이하인 것이 바람직하고, 0.2 nm ~ 0.5 nm의 범위인 것이 특히 바람직하다. 제 2 고유전율 절연막의 막 두께가 5 nm를 초과할 경우, FIBL(Fringing Induced Barrier Lowering)에 의해, 단채널 특성이 열화되는 경우가 있다.
제 2 고유전율 절연막의 성막 후, TiN 등의 게이트 전극 재료를, 예를 들면 PVD에 의해 형성하고, 반도체 장치를 제조한다(공정(140)). 얻어진 반도체 장치는, 통상 400℃ 정도의 저온에서 소결하고, 절연막과 실리콘 간의 부대(不對) 전자를 전기적으로 불활성화한다.
[본 발명의 실시예를 실현하기 위한 기판 처리 시스템]
이어서, 본 발명의 실시예에 따른 반도체 제조 방법을 실시하기 위한 기판 처리 시스템에 대하여, 도 3을 참조하여 설명한다.
도 3에, 본 발명의 실시예에 따른 반도체 제조 방법을 실시하기 위한, 기판 처리 시스템의 구성예를 도시한 개략도이다. 또한 이 기판 처리 시스템(200)은, 도 1에서의 공정(100)의 전처리 공정을 행한 후의 실리콘 웨이퍼에 대하여, 공정(110) ~ 공정(130)의 처리를 행하여, 게이트 절연막을 형성하는 것이다.
도 3에 도시한 바와 같이, 기판 처리 시스템(200)은, 제 1 고유전율 절연막 및 제 2 고유전율 절연막을 성막하는 2 개의 성막 장치(1, 2)와, 공정(120)에서 제 1 고유전율 절연막을 결정화 열 처리하기 위한 결정화 처리 장치(4)를 가진다. 또한 기판 처리 시스템(200)은, 공정(115)에서 제 1 고유전율 절연막을 플라즈마 처리하기 위한 플라즈마 처리 장치(3)를 가지는 것이 바람직하다.
성막 장치(1, 2), 결정화 처리 장치(4) 및 플라즈마 처리 장치(3)는, 육각형을 이루는 웨이퍼 반송실(5)의 4 개의 변에 각각 대응하여 설치되어 있다. 또한 웨이퍼 반송실(5)의 다른 2 개의 변에는 각각 로드록실(6, 7)이 설치되어 있다. 이들 로드록실(6, 7)의 웨이퍼 반송실(5)과 반대측에는 웨이퍼 반입출실(8)이 설치되어 있다. 웨이퍼 반입출실(8)의 로드록실(6, 7)과 반대측에는, 실리콘 웨이퍼(W)를 수용 가능한 3 개의 풉(Foup)(F)을 장착하는 포트(9, 10, 11)가 설치되어 있다.
성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3) 및 로드록실(6, 7)은, 웨이퍼 반송실(5)의 육각형의 각 변에, 게이트 밸브(G)를 개재하여 접속되어 있다. 각 게이트 밸브(G)를 개방함으로써 웨이퍼 반송실(5)과 연통되고, 각 게이트 밸브(G)를 닫음으로써 웨이퍼 반송실(5)로부터 차단된다. 또한, 로드록실(6, 7)의 웨이퍼 반입출실(8)에 접속되는 부분에도 게이트 밸브(G)가 설치되어 있다. 로드록실(6, 7)은, 게이트 밸브(G)를 개방함으로써 웨이퍼 반입출실(8)에 연통되고, 닫음으로써 웨이퍼 반입출실(8)로부터 차단된다.
웨이퍼 반송실(5) 내에는 성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3) 및 로드록실(6, 7)에 대하여, 웨이퍼(W)의 반입출을 행하는 웨이퍼 반송 장치(12)가 설치되어 있다. 웨이퍼 반송 장치(12)는 웨이퍼 반송실(5)의 대략 중앙에 설치되어 있고, 회전 및 신축 가능한 회전·신축부(13)의 선단에 웨이퍼(W)를 보지(保持)하는 2 개의 블레이드(14a, 14b)를 가지고 있다. 블레이드(14a, 14b)는 서로 반대 방향을 향하도록 회전·신축부(13)에 장착되어 있다. 또한 이 웨이퍼 반송실(5) 내는 소정의 진공도로 유지되도록 되어 있다.
또한, 웨이퍼 반입출실(8)의 천장부에는 HEPA 필터(미도시)가 설치되어 있다. HEPA 필터를 통과하여 유기물 또는 파티클 등이 제거된 청정한 공기가, 웨이퍼 반입출실(8) 내로 다운 플로우 상태로 공급된다. 이 때문에, 대기압의 청정 공기 분위기에서 웨이퍼(W)의 반입출이 행해진다. 웨이퍼 반입출실(8)의 풉(F) 장착용의 3 개의 포트(9, 10, 11)에는, 각각 셔터(미도시)가 설치되어 있다. 이들 포트(9, 10, 11)에 웨이퍼(W)를 수용한 또는 빈 풉이 직접 장착되고, 장착되었을 시 셔터가 개방되어 외기의 침입을 방지하면서 웨이퍼 반입출실(8)과 연통하는 구성으로 되어 있다. 또한 웨이퍼 반입출실(8)의 측면에는, 얼라이먼트 챔버(15)가 설치되어 있고, 웨이퍼(W)의 얼라이먼트가 행해진다.
웨이퍼 반입출실(8) 내에는 풉(F)으로의 웨이퍼(W)의 반입출 및 로드록실(6, 7)로의 웨이퍼(W)의 반입출을 행하는 웨이퍼 반송 장치(16)가 설치되어 있다. 웨이퍼 반송 장치(16)는 2 개의 다관절 암을 가지고 있고, 풉(F)의 배열 방향을 따라 레일(18) 상을 주행 가능한 구조로 되어 있다. 웨이퍼(W)의 반송은, 선단의 핸드(17) 상에 웨이퍼(W)를 재치하여 실시된다. 또한 도 3에서는, 일방의 핸드(17)가 웨이퍼 반입출실(8)에 존재하고, 타방의 핸드는 풉(F) 내에 삽입되어 있는 상태를 나타내고 있다.
기판 처리 시스템(200)의 구성부(예를 들면 성막 장치(1, 2), 결정화 처리 장치(4), 플라즈마 처리 장치(3), 웨이퍼 반송 장치(12, 16))는, 컴퓨터로 이루어지는 제어부(20)에 접속되어, 제어부(20)에 의해 제어되는 구성으로 되어 있다. 또한 제어부(20)에는, 오퍼레이터가 시스템을 관리하기 위하여 커멘드의 입력 조작 등을 행하는 키보드 및 시스템의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(21)가 접속되어 있다.
제어부(20)에는 또한 시스템에서 실행되는 각종 처리를 제어부(20)의 제어로 실현하기 위한 제어 프로그램, 또는 처리 조건에 따라 각 구성부에 처리를 실행시키기 위한 프로그램(즉 처리 레시피)이 저장된 기억부(22)가 접속되어 있다. 처리 레시피는 기억부(22) 내의 기억 매체에 기억되어 있다. 기억 매체는 하드 디스크여도 되고, CDROM, DVD, 플래쉬 메모리 등의 가반성의 것이어도 된다. 또한 다른 장치로부터, 예를 들면 전용 회선을 개재하여 레시피를 적절히 전송시키는 구성이어도 된다.
기판 처리 시스템(200)에서의 처리는, 예를 들면 유저 인터페이스(21)로부터의 지시 등으로 임의의 처리 레시피를 기억부(22)로부터 호출하여 제어부(20)에 실행시킴으로써 실시된다. 또한 제어부(20)는, 각 구성부를 직접 제어하도록 해도 되고, 각 구성부에 개별의 컨트롤러를 설치하고, 이들을 개재하여 제어하도록 해도 된다.
본 발명의 실시예에 따른 기판 처리 시스템(200)에서는, 먼저 전처리가 행해진 웨이퍼(W)를 수용한 풉(F)이 로딩된다. 이어서, 대기압의 청정 공기 분위기로 유지된 웨이퍼 반입출실(8) 내의 웨이퍼 반송 장치(16)에 의해, 풉(F)으로부터 웨이퍼(W)를 1 매 취출하여 얼라이먼트 챔버(15)로 반입하고, 웨이퍼(W)의 위치 조정을 행한다. 이어서, 웨이퍼(W)를 로드록실(6, 7) 중 어느 하나로 반입하고, 로드록실 내를 진공 배기한다. 웨이퍼 반송실(5) 내의 웨이퍼 반송 장치(12)에 의해, 로드록실 내의 웨이퍼를 취출하여, 웨이퍼(W)를 성막 장치(1)에 장입(裝入)하여, 공정(110)의 성막 처리를 행한다. 제 1 고유전율 절연막의 성막 후, 웨이퍼(W)를 웨이퍼 반송 장치(12)에 의해 취출하여, 바람직하게는 공정(115)의 플라즈마 처리 장치(3)로 반입하여, 제 1 고유전율 절연막의 플라즈마 처리를 행한다. 이 후, 웨이퍼 반송 장치(12)에 의해 웨이퍼(W)를 취출하고, 결정화 처리 장치(4)에 삽입하여 공정(120)의 결정화 처리를 실시한다. 이 후, 웨이퍼 반송 장치(12)에 의해 웨이퍼(W)를 취출하고, 웨이퍼(W)를 성막 장치(2)에 장입하여, 공정(130)의 성막 처리를 행한다. 공정(130)의 성막 처리 후, 웨이퍼(W)를 웨이퍼 반송 장치(12)에 의해 로드록실(6, 7) 중 어느 하나로 반입하고, 로드록실 내를 대기압으로 되돌린다. 웨이퍼 반입출실(8) 내의 웨이퍼 반송 장치(16)에 의해 로드록실 내의 웨이퍼(W)를 취출하고, 풉(F) 중 어느 하나에 수용된다. 이상과 같은 동작을 1 로트의 웨이퍼(W)에 대하여 행하고, 1 세트의 처리가 종료된다.
[성막 장치(1, 2)의 구성예]
이어서, 공정(110) 및 공정(130)을 실시하기 위한 성막 장치(1, 2)의 구성에 대하여, 도 4를 참조하여 설명한다. 도 4는, 본 발명의 실시예에 따른 성막 장치(1)(또는 2)의 구성예를 도시한 개략도이다. 또한 성막 장치(1)(및 2)에 의한 제 1(및 제 2) 고유전율 절연막의 바람직한 성막 방법으로서, ALD 또는 CVD에 의해 성막할 경우의 성막 장치의 예에 대하여 설명하지만, 도시하지 않은 PVD에 의해 성막하는 구성이어도 된다.
성막 장치(1)는 기밀하게 구성된 대략 원통 형상의 챔버(31)를 가지고 있고, 그 내부에는 피처리체인 웨이퍼(W)를 수평으로 지지하기 위한 서셉터(32)가 배치되어 있다. 서셉터(32)의 중앙 하부에는 원통 형상의 지지 부재(33)가 설치되고, 서셉터(32)는 지지 부재(33)에 의해 지지되어 있다. 서셉터(32)는 예를 들면 AlN의 세라믹스로 구성되어 있다.
또한 서셉터(32)에는 히터(35)가 매립되어 있고, 이 히터(35)에는 히터 전원(36)이 접속되어 있다. 한편, 서셉터(32)의 상면 근방에는 열전대(37)가 설치되고, 열전대(37)의 신호는 컨트롤러(38)로 전송되도록 되어 있다. 그리고 컨트롤러(38)는, 열전대(37)의 신호에 따라 히터 전원(36)으로 지령을 송신하고, 히터(35)의 가열을 제어하여 웨이퍼(W)를 소정의 온도로 제어하도록 되어 있다.
챔버(31)의 내벽, 서셉터(32) 및 지지 부재(33)의 외주에는, 부착물이 퇴적하는 것을 방지하기 위한 석영 라이너(39)가 설치되어 있다. 석영 라이너(39)와 챔버(31)의 벽부의 사이에는, 퍼지 가스(실드 가스)를 흘리도록 되어 있고, 이에 의해 벽부에 부착물이 퇴적하는 것이 방지되어 컨태미네이션이 방지된다. 또한, 석영 라이너(39)는 챔버(31) 내의 메인터넌스가 효율적으로 행해지도록 분리가 가능한 구성으로 되어 있다.
챔버(31)의 천벽(31a)에는 환상(環狀)의 홀(31b)이 형성되어 있고, 그로부터 챔버(31) 내로 돌출하는 샤워 헤드(40)가 갑합되어 있다. 샤워 헤드(40)는, 전술한 성막용의 원료 가스를 챔버(31) 내로 토출하기 위한 것이며, 그 상부에는 원료 가스가 도입되는 제 1 도입로(41)와 산화제가 도입되는 제 2 도입로(42)가 접속되어 있다.
샤워 헤드(40)의 내부에는 상하 2 단으로 공간(43, 44)이 형성되어 있다. 상측의 공간(43)에는 제 1 도입로(41)가 연결되어 있고, 이 공간(43)과 연통하는 제 1 가스 토출로(45)가 샤워 헤드(40)의 저면까지 연장되어 있다. 하측의 공간(44)에는 제 2 도입로(42)가 연결되어 있고, 이 공간(44)과 연통하는 제 2 가스 토출로(46)가 샤워 헤드(40)의 저면까지 연장되어 있다. 즉, 샤워 헤드(40)는 원료 가스와 산화제가 섞이지 않고, 공간(43, 44)에서 균일하게 확산되어, 각각 독립하여 토출로(45 및 46)로부터 토출하는 포스트믹스 타입으로 되어 있다.
또한 서셉터(32)는 도시하지 않은 승강 기구에 의해 승강 가능하게 되어 있고, 원료 가스에 노출되는 공간을 극소화하도록 프로세스 갭이 조정된다.
챔버(31)의 저벽에는, 하방을 향해 돌출하는 배기실(51)이 설치되어 있다. 배기실(51)의 측면에는 배기관(52)이 접속되어 있고, 이 배기관(52)에는 배기 장치(53)가 접속되어 있다. 배기 장치(53)를 작동시킴으로써, 챔버(31) 내를 소정의 진공도까지 감압하는 것이 가능하게 되어 있다.
챔버(31)의 측벽에는, 웨이퍼 반송실(5)과의 사이에서 웨이퍼(W)의 반입출을 행하기 위한 반입출구(54)와, 이 반입출구(54)를 개폐하는 게이트 밸브(G)가 설치되어 있다.
또한, 제 1(또는 제 2)의 고유전율 절연막을 CVD에 의해 성막할 경우에는, 전술한 원료 가스가 제 1 도입로(41), 산화제가 제 2 도입로(42)를 통하여 동시에 샤워 헤드(40)로 공급된다. ALD에 의해 성막할 경우에는, 전술한 원료 가스 및 산화제가 교호로 공급된다. 원료 가스는 예를 들면 원료 용기로부터 액체 형상의 원료를 압송하여, 기화기로 기화시켜 공급된다.
이와 같이 구성된 성막 장치에서는, 먼저 챔버(31) 내로 웨이퍼(W)를 반입한 후, 그 내부를 배기하여 소정의 진공 상태로 하고, 히터(35)에 의해 웨이퍼(W)를 소정 온도로 가열한다. 이 상태에서, CVD의 경우는 제 1 도입로(41) 및 제 2 도입로(42)를 거쳐 원료 가스와 산화제를 동시에 샤워 헤드(40)를 거쳐 챔버(31) 내로 도입한다. ALD의 경우에는 이들을 교호로 챔버(31) 내로 도입한다.
이에 의해, 가열된 웨이퍼(W) 상에서 원료 가스와 산화제가 반응하고, 웨이퍼(W) 상에 소정의 고유전율 절연막이 성막된다.
[플라즈마 처리 장치(3)의 구성예]
이어서, 공정(115)을 실시하기 위한 플라즈마 처리 장치(3)에 대하여, 도 5를 참조하여 설명한다. 도 5는, 본 발명의 실시예에 따른 플라즈마 처리 장치(3)의 구성예를 도시한 개략도이다.
또한 여기서는, 마이크로파 플라즈마 장치의 예이며, RLSA(Radial Line Slot Antenna) 마이크로파 플라즈마 방식의 마이크로파 플라즈마 처리 장치의 예를 나타내지만, 이에 한정되지 않는다.
플라즈마 처리 장치(3)는, 대략 원통 형상의 챔버(81)와, 그 내부에 설치된 서셉터(82)와, 챔버(81)의 측벽에 설치된 처리 가스를 도입하는 가스 도입부(83)를 가진다. 또한 플라즈마 처리 장치(3)에는, 챔버(81)의 상부의 개구부에 임하도록 설치되고, 다수의 마이크로파 투과홀(84a)이 형성된 평면 안테나(84)와, 마이크로를 발생시키는 마이크로파 발생부(85)와, 마이크로파 발생부(85)를 평면 안테나(84)로 도입하는 마이크로파 전송 기구(86)가 설치된다.
평면 안테나(84)의 하방에는 유전체로 이루어지는 마이크로파 투과판(91)이 설치되고, 평면 안테나(84) 상에는 실드 부재(92)가 설치되어 있다. 실드 부재(92)는 수냉 구조(도시하지 않음)로 되어 있다. 또한, 평면 안테나(84)의 상면에는 유전체로 이루어지는 지파재가 설치되어 있어도 된다.
마이크로파 전송 기구(86)는, 마이크로파 발생부(85)로부터 마이크로파를 도입하는 수평 방향으로 연장되는 도파관(101)과, 평면 안테나(84)로부터 상방으로 연장되는 내도체(103) 및 외도체(104)로 이루어지는 동축 도파관(102)과, 도파관(101)과 동축 도파관(102)의 사이에 설치된 모드 변환 기구(105)를 가진다. 챔버(81)의 저벽에는 배기관(93)이 설치되어 있고, 이 배기관(93)을 개재하여, 도시하지 않은 배기 장치에 의해 챔버(81) 내를 소정의 진공도까지 감압하는 것이 가능하게 되어 있다.
또한 서셉터(82)에는, 이온 인입을 위한 고주파 전원(106)이 접속되어 있어도 된다. 서셉터(82)에는 히터(87)가 매립되어 있고, 이 히터(87)에는 히터 전원(88)이 접속되고, 히터 전원(88)으로부터의 전압에 의해 히터(87)의 가열을 제어하여 웨이퍼(W)를 소정의 온도로 제어하도록 되어 있다.
플라즈마 처리 장치(3)는, 마이크로파 발생부(85)에서 발생한 마이크로파를, 마이크로파 전송 기구(86)를 개재하여 소정의 모드로 평면 안테나(84)로 유도하고, 평면 안테나(84)의 마이크로파 투과홀(84a) 및 마이크로파 투과판(91)을 통하여 챔버(81) 내로 균일하게 공급한다. 공급된 마이크로파에 의해, 가스 도입부(83)로부터 공급된 처리 가스는 전리 또는 해리하여 플라즈마를 생성하고, 플라즈마 중의 활성종(예를 들면, 라디칼)에 의해 웨이퍼(W) 상의 제 1 고유전율 절연막은 플라즈마 처리된다. 또한 처리 가스로서는, O2 가스, O2 가스 및 희가스(불활성 가스), 희가스, 희가스 및 N2 가스를 이용할 수 있다.
[결정화 처리 장치(4)의 구성예]
이어서, 공정(120)을 실시하기 위한 결정화 처리 장치(4)에 대하여, 도 6을 참조하여 설명한다. 도 6은, 본 발명의 실시예에 따른 결정화 처리 장치(4)의 구성예를 도시한 개략도이다.
도 6에 도시한 결정화 처리 장치(4)는, 램프 가열을 이용한 RTP 장치로서 구성되고, 제 1 고유전율 절연막에 대하여 스파이크 어닐을 실시하는 것이다. 결정화 처리 장치(4)는 기밀하게 구성된 대략 원통 형상의 챔버(121)를 가지고, 챔버(121) 내에는 웨이퍼(W)를 회전 가능하게 지지하는 지지 부재(122)가 설치되어 있다. 지지 부재(122)의 회전축(123)은 하방으로 연장되고, 챔버(121) 밖의 회전 구동 기구(124)에 의해 회전한다. 이에 의해 웨이퍼(W)가 지지 부재(122)와 함께 회전하도록 되어 있다.
챔버(121)의 외주에는 환상으로 배기 경로(125)가 형성되어 있고, 챔버(121)와 배기 경로(125)는 배기홀(126)을 개재하여 연결되어 있다. 그리고, 배기 경로(125) 중 적어도 1 개소에 진공 펌프 등의 배기 기구(미도시)가 접속되고, 챔버(121) 내가 배기되도록 되어 있다.
챔버(121)의 천벽에는 가스 도입관(128)이 삽입되어 있고, 가스 도입관(128)에는 가스 공급관(129)이 접속되어 있다. 즉, 가스 공급관(129) 및 가스 도입관(128)을 거쳐, 처리 가스가 챔버(121) 내로 도입되도록 되어 있다. 처리 가스로서는 Ar 가스 등의 희가스 또는 N2 가스를 적합하게 이용할 수 있다.
챔버(121)의 저부에는 램프실(130)이 설치되어 있고, 램프실(130)의 상면은 석영 등의 투명 재료로 이루어지는 투광판(131)이 설치되어 있다. 램프실 내에는 복수의 가열 램프(132)가 설치되어 있고, 웨이퍼(W)를 가열하는 것이 가능하게 되어 있다. 또한 램프실(130)의 저면과 회전 구동 기구(124)의 사이에는, 회전축(123)을 둘러싸도록 벨로우즈(133)가 설치되어 있다.
결정화 처리 장치(4)에서는, 먼저 챔버(121) 내로 웨이퍼(W)를 반입한 후, 그 내부를 배기하여 소정의 진공 상태로 한다. 이 후, 챔버(121) 내로 처리 가스를 도입하면서, 회전 구동 기구(124)에 의해 지지 부재(122)를 개재하여 웨이퍼(W)를 회전시키고, 또한 램프실(130)의 램프(132)에 의해 웨이퍼(W)를 급속히 온도 상승하고 소정 온도가 된 시점에서 램프(132)를 오프로 하여 급속히 강온한다. 이에 의해, 단시간 결정화 처리가 가능해진다.
또한 웨이퍼(W)는 반드시 회전시키지 않아도 된다. 또한 램프실(130)을 웨이퍼(W)의 상방에 배치하는 구성이어도 된다. 이 경우, 웨이퍼(W)의 이면측에 냉각 기구를 설치하여, 보다 급속한 강온을 가능하게 하는 구성이어도 된다.
[실시예]
이어서, 본 발명의 실시예에 따른 반도체의 제조 방법을 이용한 효과의 실증에 대하여 설명한다.
≪제 1 실시예≫
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정했다. 세정 후의 실리콘 웨이퍼를 염산과수로 세정함으로써, SiO2로 이루어지는 계면층을 형성했다(공정(100)). 형성 후의 실리콘 웨이퍼(W)에 대하여, 제 1 고유전율 절연막으로서 ALD에 의해 2.5 nm의 HfO2를 성막하고(공정(110)), 700℃의 스파이크 어닐 처리를 실시했다(공정(120)). 또한, 제 2 고유전율 절연막으로서 3 nm의 TiO2를 PVD에 의해 성막했다(공정(130)). 이 후, PVD에 의해 게이트 전극으로서 10 nm의 TiN를 형성하고(공정(140)), 10 분간, 400℃의 저온 열 처리를 실시함으로써, 실험예 1의 반도체 장치를 제조했다.
또한 비교예로서, 공정(120)의 스파이크 어닐을 실시하지 않은 예, 공정(130)의 제 2 고유전율 절연막을 성막하지 않은 예, 공정(130) 후에 고온 열 처리를 실시한 예를 나타낸다. 또한 실험예 및 비교예의 상세한 제조 조건을 도 7에 표 1로서 나타낸다.
표 1에, 실험예 및 비교예에서 얻어진 반도체 장치에 대하여, EOT(nm), 리크 전류(A/cm2)를 나타낸다. 또한 표 1에는, 플랫 밴드 전압(VFB ; V)도 나타내고 있다.
표 1로부터 실험예 1에서 얻어진 반도체 장치는, EOT가 가장 작았다. 한편, 리크 전류에 관해서는, 비교예 1의 방법은, 실험예 1의 방법과 비교하여 리크 전류는 작았지만, EOT가 1 nm 이상이었다. 즉, 실험예의 방법은, EOT를 저감하면서, 리크 전류를 억제할 수 있는(EOT와 리크 전류의 특성값을 양립시킬 수 있는) 것을 알 수 있었다.
도 8a 및 도 8b에, 고분해능 러더포드 후방 산란 분석 장치(HR-RBS)에 의한, 실험예 1(도 8a) 및 비교예 2(도 8b)에서 얻어진 반도체 장치의 깊이 방향에 대한, 각 원소의 농도 분포를 나타낸다. 또한 횡축의 축방향은, 실리콘 웨이퍼(W)를 하면으로서 수평인 면에 정치(靜置)했을 경우, TiO2막의 상면을 0 nm로서, TiO2막의 상면으로부터 수직 방향 하향의 방향이다.
도 8b로부터, 비교예의 방법에서 얻어진 반도체 장치는, 제 1 고유전율 절연막(HfO2막)과 제 2 고유전율 절연막(TiO2막)의 계면에서, Hf와 Ti가 상호 확산되어 있는 것을 알 수 있다. 특히, Hf는 TiO2 상의 깊숙이까지 확산되고, 이 점이 리크 전류의 증가 요인 중 하나가 되어 있다. Hf와 Ti의 상호 확산의 증가는, HfO2막 및 TiO2막의 성막 후, 고온(700℃)에서의 결정화 열 처리를 실시했기 때문에, 결정 입계가 형성되고, 확산 계수가 커졌다고 상정된다.
한편 도 8a로부터, 실험예의 방법에서 얻어진 반도체 장치는, 비교예의 방법에서 얻어진 반도체 장치와 비교하여, Hf와 Ti의 상호 확산이 억제되어 있는 것을 알 수 있다. 이는, HfO2막의 성막 후에 결정화 열 처리를 실시하고, 이 후 TiO2막을 성막 하고, TiO2막의 성막 후에는, 고온에서의 열 처리를 실시하지 않았기 때문이라고 상정된다.
≪제 2 실시예≫
이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에서, 스파이크 어닐(단시간 열 처리, 공정(120))의 효과를 실증한 실험에 대하여, 도 9를 참조하여 설명한다.
도 9에, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에서, 성막 후의 막의 X 선 회절(XRD) 분석의 결과를 나타낸다.
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정했다. 세정 후의 실리콘 웨이퍼를 염산과수로 세정함으로써, SiO2로 이루어지는 계면층을 형성했다(공정(100)). 형성 후의 실리콘 웨이퍼(W)에 대하여, 제 1 고유전율 절연막으로서, ALD에 의해 2.5 nm의 HfO2를 성막하고(공정(110)), 700℃의 스파이크 어닐 처리를 실시했다(공정(120)). 또한 PVD에 의해 제 2 고유전율 절연막으로서 3 nm의 TiO2를 성막했다(공정(130)). 이와 같이 하여 얻어진 막의 XRD 분석의 결과에 대하여, 도 9에서는 실험예로서 실선으로 나타내고 있다. 또한 도 9에는 비교예로서, 공정(120)에서 900℃에서 10 분간 열 처리하고, 그 후의 처리를 행하지 않은 막의 XRD 분석의 결과에 대하여 파선으로 나타내고 있다.
도 9로부터, 비교예의 방법으로 얻어진 막은, 열 처리에 의해, 안정 상인 Monoclinic 상(비유전율(ε) = 16 정도) 유래의 피크가 관찰되었다. 한편 실험예의 방법에서 얻어진 막은, HfO2막의 성막 후에 단시간의 결정화 열 처리(스파이크 어닐)를 실시하고, 이 후 TiO2막을 성막하고, TiO2막의 성막 후에는, 고온에서의 열 처리를 실시하지 않았기 때문에, 준안정 상인 Cubic 상(비유전율(ε) = 29 정도) 유래의 피크가 관찰되었다. 즉, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 의해, 비유전율이 높은 HfO2 상(예를 들면, Cubic 상)을, 효율적으로 석출할 수 있었기 때문에, 실험예에서 얻어진 막의 전기적 특성이 향상되었다고 상정된다.
≪제 3 실시예≫
이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에서, 플라즈마 처리하는 공정(공정(115))의 효과 및 제 2 고유전율 절연막의 막 두께를 실증한 실험에 대하여 설명한다.
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정했다. 세정 후의 실리콘 웨이퍼를 염산과수로 세정함으로써, SiO2로 이루어지는 계면층을 형성했다(공정(100)). 형성 후의 실리콘 웨이퍼(W)에 대하여, 제 1 고유전율 절연막으로서, ALD에 의해 2.5 nm의 HfO2를 성막하고(공정(110)), HfO2막에 플라즈마 처리를 실시했다. 이 때, 일부의 예에서는 플라즈마 처리를 실시하지 않았다. 이 후, 700℃의 스파이크 어닐 처리를 실시했다(공정(120)). 또한, 제 2 고유전율 절연막으로서 0 ~ 5 nm의 TiO2(0 nm란, TiO2를 성막하지 않은 경우를 가리킴)를 PVD에 의해 성막했다(공정(130)). 이 후, 게이트 전극으로서 10 nm의 TiN를 형성하고(공정(140)), 10 분간, 400℃의 저온 열 처리를 실시함으로써 반도체 장치를 제조했다.
제 3 실시예에서, 실험예 및 비교예의 상세한 제조 조건을 도 10의 표 2에 나타낸다.
표 2에, 실험예 및 비교예에서 얻어진 반도체 장치에 대하여, EOT(nm), 리크 전류(A/cm2)를 나타낸다. 또한 표 2에는, 플랫 밴드 전압(VFB ; V)도 나타내고 있다.
표 2로부터, 플라즈마 처리를 실시함으로써, EOT의 박막화 및 리크 전류의 억제가 달성된 것이 확인되었다. 이는, 플라즈마 처리함으로써, HfO2의 성막 시에서 잔존한 미세 구조가 분쇄되고, 결정화 열 처리 시에서, 높은 비유전율을 가지는 Cubic 상 또는 Tetragonal 상을 석출하기 쉬워졌기 때문이라고 상정된다.
또한 표 2에 의해, 본 실시예의 실시 범위에서는, EOT 및 리크 전류 모두, 제 2 고유전율 절연막의 막 두께 의존성은 작고, 5 nm 이하의 제 2 고유전율 절연막을 성막(적층)함으로써, EOT의 박막화 및 리크 전류의 억제가 달성되었다.
≪제 4 실시예≫
이어서, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에서, 제 2 고유전율 절연막으로서 WO3를 성막한 경우에 대하여 설명한다.
먼저, 희불산 등에 의해 실리콘 웨이퍼의 표면을 세정했다. 세정 후의 실리콘 웨이퍼를 염산과수로 세정함으로써, SiO2로 이루어지는 계면층을 형성했다(공정(100)). 형성 후의 실리콘 웨이퍼(W)에 대하여, 제 1 고유전율 절연막으로서, ALD에 의해 2.5 nm의 HfO2를 성막했다(공정(110)). 이 후, 700℃의 스파이크 어닐 처리를 실시했다(공정(120)). 또한 제 2 고유전율 절연막으로서 0.2 ~ 5 nm의 WO3를 PVD에 의해 성막했다(공정(130)). 이 후, 게이트 전극으로서 10 nm의 TiN를 형성하고(공정(140)), 10 분간, 400℃의 저온 열 처리를 실시함으로써 반도체 장치를 제조했다.
제 4 실시예에서, 실험예의 상세한 제조 조건을 도 11의 표 3에 나타낸다. 표 3에는, 참고로서 표 1의 실험예 1및 비교예 5의 조건 및 결과를 나타내고 있다.
표 3에, 실험예 및 비교예에서 얻어진 반도체 장치에 대하여 EOT(nm)를 나타낸다. 또한 표 3에는, 플랫 밴드 전압(VFB ; V)도 나타내고 있다.
표 3으로부터, 제 2 고유전율 절연막으로서 WO3를 성막한 경우, 0.2 nm ~ 0.5 nm 정도의 WO3를 성막함으로써, EOT의 박막화를 달성할 수 있었다.
또한 본 발명은, 상기 실시예에 한정되지 않고 각종 변형이 가능하다. 예를 들면, 본 발명의 게이트 절연막의 형성 방법은, 커패시터의 용량 절연막(커패시터 용량막)의 형성 방법에도 적용할 수 있다. 또한 상기 실시예에서는, 피처리체로서 실리콘 웨이퍼(실리콘 기판)를 이용했지만, 다른 반도체 기판이어도 된다.
본 국제출원은, 2011년 9월 7일에 출원된 일본특허출원 2011-195246호에 기초하는 우선권을 주장하는 것이며, 그 전체 내용을 본 국제출원에 원용한다.
1, 2 : 성막 장치
3 : 플라즈마 처리 장치
4 : 결정화 처리 장치
6, 7 : 로드록실
20 : 제어부
22 : 기억부
200 : 기판 처리 시스템
G : 게이트 밸브
W : 반도체 웨이퍼

Claims (10)

  1. 피처리체 상에 제 1 고유전율 절연막을 성막하는 제 1 성막 공정과,
    상기 제 1 고유전율 절연막을 650℃ 이상에서 60 초 미만 동안 열 처리하는 결정화 열 처리 공정과,
    상기 제 1 고유전율 절연막 상에, 상기 제 1 고유전율 절연막의 금속 원소의 이온 반경보다 작은 이온 반경을 가지는 금속 원소를 가지고, 상기 제 1 고유전율 절연막보다 비유전율이 큰 제 2 고유전율 절연막을 성막하는 제 2 성막 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 결정화 열 처리 공정 전에, 상기 제 1 고유전율 절연막을 플라즈마 처리하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 결정화 열 처리 공정은 스파이크 어닐 장치로 행하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 고유전율 절연막은 산화 하프늄막, 산화 지르코늄막, 산화 지르코늄 하프늄막 또는 이들 막의 적층막인 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 고유전율 절연막은 산화 티탄막, 삼산화 텅스텐막 또는 티탄산염막인 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 고유전율 절연막의 막 두께는 5 nm 이하인 반도체 장치의 제조 방법.
  7. 피처리체 상에 제 1 고유전율 절연막을 성막하는 제 1 성막 장치와,
    상기 제 1 고유전율 절연막을 650℃ 이상에서 60 초 미만 동안 열 처리하는 결정화 열 처리 장치와,
    상기 결정화 열 처리 장치에 의한 열 처리 후, 상기 제 1 고유전율 절연막 상에, 상기 제 1 고유전율 절연막의 금속 원소의 이온 반경보다 작은 이온 반경을 가지는 금속 원소를 가지고, 상기 제 1 고유전율 절연막보다 비유전율이 큰 제 2 고유전율 절연막을 성막하는 제 2 성막 장치를 가지는 기판 처리 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 성막 장치에 의한 성막 처리, 상기 결정화 열 처리 장치에 의한 결정화 열 처리, 상기 제 2 성막 장치에 의한 제 2 성막 처리가 이 순으로 행해지도록 제어하는 제어부를 더 가지는 기판 처리 시스템.
  9. 피처리체 상에 제 1 고유전율 절연막을 성막하는 제 1 성막 장치와,
    상기 고유전율 절연막을 플라즈마 처리하는 플라즈마 처리 장치와,
    상기 제 1 고유전율 절연막을 650℃ 이상에서 60 초 미만 동안 열 처리하는 결정화 열 처리 장치와,
    상기 결정화 열 처리 장치에 의한 열 처리 후, 상기 제 1 고유전율 절연막 상에, 상기 제 1 고유전율 절연막의 금속 원소의 이온 반경보다 작은 이온 반경을 가지는 금속 원소를 가지고, 상기 제 1 고유전율 절연막보다 비유전율이 큰 제 2 고유전율 절연막을 성막하는 제 2 성막 장치를 가지는 기판 처리 시스템.
  10. 제 9 항에 있어서,
    상기 제 1 성막 장치에 의한 성막 처리, 상기 플라즈마 처리 장치에 의한 플라즈마 처리, 상기 결정화 열 처리 장치에 의한 결정화 열 처리, 상기 제 2 성막 장치에 의한 제 2 성막 처리가 이 순으로 행해지도록 제어하는 제어부를 더 가지는 기판 처리 시스템.
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