WO2003071609A1

WO2003071609A1 - Dispositif electroluminescent ayant une structure pnpn et reseau de dispositifs electroluminescents

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Publication number: WO2003071609A1
Application number: PCT/JP2003/001906
Authority: WO
Inventors: Seiji Ohno
Original assignee: Nippon Sheet Glass Company, Limited
Priority date: 2002-02-25
Filing date: 2003-02-21
Publication date: 2003-08-28
Also published as: US20050224810A1; TWI263354B; CN100377372C; US20090166646A1; US7193250B2; US20070057279A1; CN1623239A; US7518152B2; JP4292747B2; JP2003249681A; TW200305294A; US7834363B2

Description

明細書

P N P N構造を有する発光素子および発光素子アレイ技術分野

本発明は、 P N P N構造を有する発光素子および発光素子アレイに関し、特に、論理機能を有する発光素子および発光素子アレイに関し、さらには、 3. 0 Vで駆動する発光素子アレイに関する。背景技術

デジタル回路の電源電圧は、高速，低消費電力の要請から、低電源電圧化が進んでおり、従来の 5 V系から、 3. 3 V系へ、さらに低電圧の方向へ移行している。 3. 3 Vの電源電圧では、 ± 1 0 % の誤差が許されており、 3. 0 Vでの動作保証が必要である。

デジタル回路の一例として、発光素子アレイを考える。多数個の発光素子を同一基板上に集積した発光素子アレイは、その駆動用 I Cと組み合わせて光プリン夕へッド等の書込み用光源として利用されている。本発明者らは、発光素子アレイの構成要素として P N P N構造を持つ 3端子発光サイリス夕に注目し、発光点の自己走査が実現できることを既に特許出願（特開平 1 — 2 3 8 9 6 2号公報、特開平 2— 1 4 5 8 4号公報、特開平 2— 9 2 6 5 0号公報、特閧平 2— 9 2 6 5 1号公報）し、光プリン夕用光源として実装上簡便となること、発光素子ピッチを細かくできること、コンパクトな自己走査型発光素子アレイを作製できること等を示した。

さらに本発明者らは、スイッチ素子（発光サイリス夕）アレイをシフト部として、発光部である発光素子（発光サイリス夕）アレイと分離した構造の自己走査型発光素子アレイを提案している（特開平 2— 2 6 3 6 6 8号公報）。これらの提案に係る自己走査型発光素子アレイは、 5 V電源系の駆動用 I Cで駆動されるように構成されている。前述したように、駆動用 I Cの電源電圧も、 5 V系から 3. 3 V 系へ、さらに低電圧へと変化している。これは、電源電圧を下げることで消費電力を下げることができるためである。このため、上記の発光サイリス夕も 3. 3 V電源系で、駆動できることが望ましい。

図 1に、 5 Vで駆動され、かつ、シフト部と発光部を分離した夕イブのダイオード結合自己走査型発光素子アレイの等価回路図を示す。この自己走査型発光素子アレイは、スィッチ素子 Ί\ , Τ ₂ ， Τ 3 ···、書込み用発光素子 1^ ， L ₂ ， L 3 …からなる。スィッチ素子および発光素子のいずれも 3端子発光サイリス夕が用いられる。シフト部の構成は、ダイオード接続を用いている。すなわち、スィツチ素子のゲート電極間は、ダイオード Dで結合されている。 V_GA は電源（通常— 5 V) であり、負荷抵抗を経て各スィッチ素子のゲート電極に接続さ.れている。また、スイッチ率子のゲート電極は、書込み用発光素子のゲート電極にも接続される。スィッチ素子 1\ のゲート電極にはスタートパルス 0_S が加えられ、スィッチ素子のカゾード電極には、交互に転送用クロックパルス ø 1 , 2が加えられ、書込み用発光素子の力ソード電極には、書込み信号 ζΖ^ が加えられている。

図 2は、チップ上に形成された図 1の自己走査型発光素子アレイの構造を示し、図 2 Αは平面図、図 2 Βは図 2 Αの X— X線断面図である。 Ρ型の G a A s基板 1 0の上に、 P型の A l G a A sェピタキシャル層 1 1 , N型の A l G a A sェピタキシャル層 1 2 , P 型の A l G a A sェピタキシャル層 1 3 , N型の A l G a A sェピタキシャル層 1 4がこの順序で積層されて、 P N P N構造を形成している。自己走査型発光素子アレイは、この P N P N構造を利用して構成される。図中、 2 1は P型 A l G a A s層 1 3のためのォ一ミヅク電極、 2 2は N型 A l G a A s層 1 4のためのォ一ミヅク電極、 2 3は P型 G a A s基板 1 0のためのォ一ミック電極（裏面共通電極）、 6 0は保護膜、 7 0は V_GA配線、 7 1は 01配線、 7 2 は ø 2配線、 7 3は配線、 8 0はシフト部力ソード島、 8 1は結合ダイオード D用力ソード島、 8 2は発光部用力ソード島、 9 0 は抵抗を、それぞれ示している。この構造では、結合ダイオード D として、 P N P N構造の上部 2層、すなわち P型 A 1 G a A s層 1 3および N型 A l G a A s層 1 4で構成される P N接合を利用している。また、抵抗 9 0には、 P型 A l G a A s層 1 3を利用している。，

以上の構成の自己走査型発光素子アレイの動作を簡単に説明する（まず転送用クロックパルス 02の電圧が Lレベルで、スィツチ素子 T ₂ がオン状態であるとする。このとき、スィッチ素子 T₂ のザ一ト電極の電位はの— 5 Vからほぼ 0 Vにまで上昇する。この電位上昇の影響はダイォード： Dによってスィツチ素子 T₃ のゲ一ト電極に伝えられ、その電位を約— 1 Vに（ダイオード Dの順方向立上り電圧（拡散電位に等しい））に設定する。しかし、ダイオード Dは逆バイァス状態であるためゲート電極 G i への電位の接続は行われず、ゲート電極の電位は約— 5 Vのままとなる。発光サイリス夕のオン電圧は、ゲート電極電圧 +ゲート ■ 力ソード間の P N 接合の拡散電位（約 I V) で近似されるから、次の転送用クロックパルス ø 2の Hレベル電圧は約一 2 V (スイッチ素子 T₃ をオンせるために必要な電圧）以下でありかつ約一 4 V (スイッチ素子 Τ₅ をオンさせるために必要な電圧）以上に設定しておけばスィツチ素子 Τ₃ のみがオンし、これ以外のスィッチ素子はオフのままにすることができる。従って 2本の転送用クロックパルスでオン状態が転送されることになる。

スタートパルス（？ i_s は、このような転送動作を開示させるためのパルスであり、スタートパルス _s を Hレベル（約 0 V ) にすると同時に転送用クロックパルス 0₂ を Lレベル（約一 2〜約一 4 V) とし、スィッチ素子 Ί をオンさせる。その後すぐ、スタートパルス 0 s は Lレベルに戻される。いま、スイッチ素子 T ₂ がオン状態にあるとすると、スィッチ素子 T₂ のゲート電極の電位は、 V_GAより上昇し、約 0 Vとなる。したがって、書込み信号 ø t の電圧が、 P N接合の拡散電位（約 1 V ) 以下であれば、発光素子 L ₂ を発光状態とすることができる。

これに対し、スイッチ素子 T i のゲート電極は約— 5 Vであり、スイッチ素子 T ₃ のゲート電極は約一 1 Vとなる。したがって、発光素子 1^ の書込み電圧は約一 6 V、発光素子 L₃ の書込み電圧は約— 2 Vとなる。これから、発光素子 L₂ のにみ書込める書込み信号 tの電圧は、 — 1〜一 2 Vの範囲となる。発光素子 L₂ がオン、すなわち発光状態に入ると、発光強度は書込み信号 ί に流す電流量で決められ、任意の強度にて画像書込みが可能となる。また、発光状態を次の発光素子に転送するためには、書込み信号

ラインの電圧を一度 0 Vにまでおとし、発光している発光素子をいつたんオフにしておく必要がある。

以上のような構成のダイオード結合型自己走査型発光素子アレイの動作可能な電圧（クロックパルスの Lレベル電圧） V_L は、

^ L < V GON — 2 V_D ― I _lh V p

である。ここで、 V_G0N はオンしているサイリス夕のゲート電圧であり、 V_D は結合ダイオード Dの順方向立ち上がり電圧、 I _th はサィリス夕がオンできるしきい電流、 R p はサイリス夕のゲートの寄生抵抗である。それぞれの値は、 V _GON が約一 0 · 3 V、 V _D は 1 . 3 Vヽ I _th X R p は約 0 . 3 Vであり、 V_L < - 3 . I Vとなる。更に、安定動作を実現するには、 0. 2 V程度の余裕が必要であり . 結局、現状の自己走査型発光素子アレイを動作させるには、 3 . 3 V程度の電圧が必要となる。このため、いわゆる 3. 0 V系電源では動作できない。

以上の説明では、 P型基板の上に、 P型層， N型層， P型層， N 型層の順序で積層された P N P N構造について説明したが、 N型基板の上に、 N型層， P型層， N型層， P型層の順序で積層された P N P N構造の場合には、図 1 の構成において極性を変えたものになる o 発明の開示

本発明の目的は、動作電圧を引き下げて、 3 . 0 Vで動作する自己走査型発光素子アレイを提供することにある。

本発明の他の目的は、論理機能を有する発光素子を提供することにある。

本発明のさらに他の目的は、論理機能を有する発光素子アレイを提供することにある。

本発明の発光素子は、第 1 の導電型の基板上に、第 1の導電型の半導体層，第 2の導電型の半導体層，第 1の導電型の半導体層，第 2の導電型の半導体層が積層された P N P N構造により構成され、前記 P N P N構造のゲート層にォ一ミック接触するゲート電極を有する少なくとも 1個の発光サイリス夕と、前記ゲート層と少なくとも 1個の金属端子とのショットキ一接合により構成される少なくとも 1個のショヅトキ一バリアダイオードとを含んでいる。

このような発光素子を用いて、 1次元状に配列され、スィッチとして機能する複数個の第 1の発光サイリス夕と、隣接する第 1の発光サイリス夕のゲ一ト電極間を結合する結合ダイオードと、 1次元状に配列され、各ゲート電極が、対応する前記各第 1の発光サイリス夕のゲート電極に接続された複数個の第 2の発光サイリス夕とを備えるダイオード結合型自己走査型発光素子アレイを構成する場合には、前記結合ダイオードとして、 P N接合の代わりに、ショットキ一接合よりなるショヅトキ一バリアダイォードを用いる。

ショットキ一接合は P N接合に比べて本質的に障壁高さが低く、順方向立ち上がり電圧 V _s は約 0 . 8 V程度となる。このため、電源電圧は、 P N接合を結合素子として使う場合よりも約 0 . 5 V動, 作電圧を引き下げることができる。したがって、自己走査型発光素子アレイを、 3 . 0 Vで駆動することができる。

また、 P N P N構造のサイリス夕の上層の P N接合を結合ダイォ — ドとして使うと、このダイオードにしきい電流以上が流れると、サイリス夕がオンしてしまい、ダイォードが基板から絶縁されなくなってしまう。しかし、 P N P構造の上に金属を設けたショットキ一接合では、サイリス夕動作ができないため、 P N P構造によって常に基板から絶縁された状態を保つことができる。このため、ショットキー接合を用いることにより、自己走査型発光素子アレイと同じプロセス，素子構造で、種々の論理回路，論理機能を付加できる。図面の簡単な説明

図 1 は、 5 Vで駆動され、かつ、シフト部と発光部を分離した夕イブのダイオード結合自己走査型発光素子アレイの等価回路図である。

図 2 Aおよび図 2 Bは、チップ上に形成された自己走査型発光素子アレイの平面図および断面図である。

図 3 Aおよび図 3 Bは、実施例 1の発光素子の構造を示す平面図および断面図である。

図 4 A〜図 4 Eは、図 3の発光素子の製造方法を示す図である。図 5は、ショットキ一接合の電流一電圧特性を示す図である。

図 6は、実施例 2 の自己走査型発光素子アレイの等価回路図である。

図 7 Aおよび図 7 Bは、図 6の自己走査型発光素子アレイの構造を示す平面図および断面図である。

図 8は、実施例 3 の自己走査型発光素子アレイの等価回路図である o

図 9 は、実施例 4 の自己走査型発光素子アレイの等価回路図である。

図 1 0 Aおよび図 1 0 Bは、実施例 5 の発光素子の構成を示す回路図、動作を示す真理値表である。

図 1 1 Aおよび図 1 1 Bは、図 1 O Aの発光素子の構造を示す平面図および断面図である。

図 1 2 Aおよび図 1 2 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 3 Aおよび図 1 3 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 4は、図 1 3の発光サイリス夕の構成を示す平面図である。図 1 5 Aおよび図 1 5 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 6 Aおよび図 1 6 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 7 Aおよび図 1 7 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 8 Aおよび図 1 8 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 1 9 Aおよび図 1 9 Bは、実施例 5の発光素子の他の構成を示す回路図、動作を示す真理値表である。

図 2 O Aおよび図 2 0 Bは、実施例 6の発光素子の構成を示す回路図、状態遷移動作を示す図である。

図 2 1 Aおよび図 2 1 Bは、図 2 0の発光素子の構造を示す平面図および断面図である。

図 2 2は、実施例 6の発光素子の他の構成を示す回路図である。図 2 3は、実施例 7の 2次元マトリヅクスの発光素子アレイの回路図である。

図 2 4は、実施例 8の 1次元配列の発光素子アレイの回路図であ o

図 2 5 Aおよび図 2 5 Bは、図 2 4の発光素子アレイの構造を示す平面図および断面図である。図 2 6は、実施例 9の発光素子アレイの構成を示す回路図である _c 図 2 7は、図 2 6の発光素子アレイの駆動夕イミング波形を示す図である。

図 2 8は、実施例 1 0の自己走査型発光素子アレイの構成を示す回路図である。

図 2 9は、図 2 8の自己走査型発光素子アレイの構造を示す平面図である。

図 3 0は、図 2 8の自己走査型発光素子アレイの駆動パルスを示す図である。発明を実施するための最良の形態

実施例 1 .

本実施例は、 P N P N構造のゲート層にショットキ一接触端子を持った発光素子である。図 3に、チップ上に形成された発光素子の構造を示す。図 3 Aは平面図、図 3 Bは図 3 Aの X— X線断面図である。第 1の導電型の G a A s基板 1 0の上に、第 1の導電型の A I G a A sェピタキシャル層 1 1 , 第 2の導電型の A l G a A sェピタキシャル層 1 2，第 1の導電型の A l G a A sェピタキシャル層 1 3 , 第 2の導電型の A l G a A sェピタキシャル層 1 4がこの順序で積層されて、 P N P N構造を形成している。発光サイリス夕は、この P N P N構造を利用.して作製される。

発光サイリス夕は、第 1の導電型の A l G a A s層 1 3上に形成されたォ一ミック電極 2 1、第 2の導電型の A l G a A s層 1 4上に形成されたォーミック電極 2 2、第 1の導電型の G a A s基板 1 0の裏面に形成されたォ一ミック電極（共通電極）を備えている。 6 0は保護膜である。

保護膜 6 0に閧けられたスルーホールを通して配線 4 0が第 1導電型の A l G a A s層 1 3に直接にショットキー接触して、ショットキ一バリアダイオードを構成する。以上の構成において、第 1の導電型が P型，第 2の導電型が N型の場合、 3 0は力ソード配線、 4 0はダイオードのショットキ一接触力ソード配線、 5 0はゲート配線である。一方、第 1の導電型が N型，第 2の導電型が P型の場合、 3 0はアノード配線、 4 0はダィオードのショットキ一接触アノード配線、 5 0はゲート配線である。

以上の構造の発光素子の製造方法を、図 4 A〜図 4 Eを参照して説明する。なお、第 1の導電型は、 P型であるものとする。まず、図 4 Aに示すように、 P型 G a A s基板 1 0上に、 P型 A l G a A sェピタキシャル層 1 1、 N型 A l G a A sェピタキシャル層 1 2， P型 A l G a A sェピタキシャル層（ゲート層） 1 3、 N型 A 1 G a A sェビタキシャル層（力ソード層） 1 4をェピタキシャル成長させる。

次に、図 4 Bに示すように、力ソード層 1 4をパ夕一ニングし、ゲート層 1 3を露出させる。ゲート層 1 3上には、 Au Z nよりなるゲートォ一ミック電極 2 1を、力ソード層 1 4上には Au G e よりなる力ソードォ一ミヅク電極 2 2をリフ 1、オフで形成する。

次に、図 4 Cに示すように、素子分離をエッチングによって行う c 次に、図 4 Dに示すように、保護膜 6 0 として、 S i 0₂ をブラズマ C VDで形成する。保護膜 6 0に、コンタクトホール 6 2をリアクティブイオンエッチング（R I E ) で形成する。

次に、図 4 Eに示すように、 A 1膜をスパッタリングで形成する c A 1膜をスパヅ夕で形成することにより、 A 1膜がゲート層 1 3に接触する部分 4 2に、初期のクリーニング効果で安定した金属一半導体接触が実現できる。この金属—半導体接触は、ショットキー接合を形成し、このショヅトキ一接合はショットキ一バリアダイォ一ドを構成する。

A 1膜をパターニングして、カゾード配線 3 0，ショットキー接触力ソード配線 4 0 , ゲート配線 5 0を形成する。 G a A s基板 1 0の裏面に、裏面電極 2 3を形成する。

以上のような構造の発光素子におけるショットキ一接触カソ一ド配線 4 0 とゲート配線 5 0 との間の電流—電圧特性、すなわちショットキ一バリアダイオードの電流—電圧特性を図 5に示す。ショットキ一接触力ソード配線 4 0を基準に、ゲート配線 5 0の電位を変化させた。ショヅトキ一バリアダイオードは、 P N接合に比べて本質的に障壁高さが低く、順方向立ち上がり電圧は約 0. 8 Vであり、逆方向電流は— Ι Ο ηΑ (― 5 V時）となった。

したがって、このショヅトキ一バリアダイオードを結合ダイォード Dに用いると、 P N接合を用いる場合よりも、約 0. 5 V動作電圧を引き下げることができ、 3 . 0系電源での動作が可能となる。

以上のように、本実施例では、 P型基板を用いた P N P N構造のゲート層上に A 1ショットキー接触を得た。この構成では、 A 1配線材料をそのままショットキー電極材料に使えるため、工程が簡便である。しかし、 A 1配線材料とは別のショットキー電極を別に形成してもよい。この場合、 A u , A l， P t , T i， M o， W, W S i , T a S iなどの材料が使える。

以上のように、 P N P N構造のゲート層にショットキー接触端子を持った発光素子を用いることによって、以下の各実施例で説明するような論理機能を持った発光素子および発光素子アレイを、さらには 3. 0 Vで駆動できる発光素子アレイを実現できる。

実施例 2 ,

本実施例は、ショットキ一バリアダイオードを結合ダイオードとして使った自己走査型発光素子アレイである。図 6に、回路図を示す。この自己走査型発光素子アレイの構成は、結合ダイオード Dがショヅトキ一バリアダイオード S Bに置き換わっている以外は、図 1の回路と同じである。

図 7 Aおよび図 7 Bに、チップ上に形成されたダイォ一ド結合自己走査型発光素子アレイの構造を示す。図 7 Aは平面図、図 7 Bは図 7 Aの X — X線断面図である。 P型の G a A s基板 1 0上に、 P 型の A l G a A sェピタキシャル層 1 1 , N型の A l G a A sェピタキシャル層 1 2 , P型の A l G a A sェピタキシャル層 1 3 , N 型の A l G a A sェピタキシャル層 1 4が、この順序で積層されて、 P N P N構造を形成している。発光素子アレイは、この P N P N構造を用いて作製される。

図中、 2 1 は P型 A l G a A s層 1 3のためのォ一ミヅク電極、 2 2は N型 A l G a A s層 1 4のためのォ一ミック電極、 2 3は P 型 G a A s基板 1 0のためのォ一ミヅク電極（裏面共通電極）、 6 0 は保護膜、 7 0は V_GA配線、 7 1は 1配線、 7 2は 02配線、 7 3 は配線、 8 0はシフト部力ソード島、 8 2 は発光部力ソ一ド島、 8 3は結合ダイオードとして用いられるショットキ一バリアダイオード、 9 0は抵抗である。ショットキーバリアダイオード 8 3 は、 A 1配線と N型 A l G a A s層 1 4 と金属—半導体接触により形成される。また、抵抗 9 0 は、 P型 A l G a A s層 1 3 により形成される。

以上の構成のように、ダイオード結合型自己走査型発光素子ァレィにおける結合ダイォ一ドに、ショットキ一バリアダイオードを使うと、順方向電圧が P N接合ダイオードに比べて約 0 . 5 V低いため、 = - 2 . 8 Vで安定した動作が可能となった。

実施例 3

本実施例は、実施例 2の自己走査型発光素子アレイにおいて、ス夕一トパルス 0_S 端子を省略した自己走査型発光素子アレイである。スタートパルス端子を省略することにより、チップ上のボンディングパヅドの数を減らしている。図 6の回路においてスタートパルス端子 ø _s を省き、クロックパルス端子 2 に兼ねさせている。

図 8 に、その回路構成を示す。この場合、スィヅチ素子 Ί\ のゲートは、スタートパルス形成用のショヅトキ一バリアダイオード 9 1 を介してクロックパルス端子 ø 2に接続される。クロヅクパルス 2がダイオード 9 1 を介してスタートパルスとして、スィッチ素子のゲートに供給される。

本実施例の自己走査型発光素子アレイは、実施例 2 と同様、ショヅトキ—バリアダイオードを、結合ダイオードと.して使用しているので、より低い電源電圧で動作可能となる。

実施例 4

本実施例は、実施例 2の自己走査型発光素子アレイにおいてス夕 — トパルス端子 _S および V_GA端子を省略した自己走査型発光素子アレイである。スタートパルス端子および V GA端子を省略することにより、チップ上のボンディングパッドの数を減らしている。実施例 3で説明した図 8 の回路において V _GA端子を省き、 V _GA電源を 0 1 と 2のクロックパルスから合成する。

図 9 に、その回路構成を示す。 V_GA電源をクロックパルス 1 と ø 2から合成するために、ダイオード一ダイオード ■ ロジックの 2 入力 O Rゲート 8 5 を用いる。この O Rゲートのダイオードとして、ショットキ一バリアダイオード 9 2 , 9 3 を用いている。

従来のように、ダイオードとして、ゲート —カゾード間の P N接合を使うと、このダイオードにある値以上の電流を流した場合、この P N接合を含む P N P N寄生サイリス夕がオンしてしまい、 V_GA 端子の電圧は、おおよそ V _D (ダイオードの順方向立ち上がり電圧）に固定されてしまう。このため、 V _GA ラインに流せる電流には限度があった。しかし、本実施例のように、 P N接合の代わりにショットキーバリアダイォ一ド 9 2 , 9 3を使うことで、寄生サイリス夕ができないため、 V _GA ラインに流す電流値に制限がなくなつた。この V_GA ラインに流れる電流により、自己走査型発光素子アレイの転送速度が規定されるため、ショットキ一バリアダイォードを使うことによって、高速に転送する自己走査型発光素子アレイを実現できた。

以上の実施例では、スタートパルス 0_S 端子および V_GA端子の両方を省略したが、 V_GA端子のみを省略してもよい。この場合には、図 1の回路において、ショットキーノリァダイオード 9 2， 9 3よりなる 2入力 O Rゲートを設けることになる。

実施例 5

本実施例は、ダイオード—ダイオード · ロジックの 0 Rゲートを発光サイリス夕のゲート上に設け、 2つ以上のゲート信号の論理和によって発光状態をコントロールできる発光素子である。

図 1 O Aはその回路構成を示す。図 1 O Aに示すように、 3端子サイリス夕（第 1の導電型は N型，第 2の導電型は P型である） 9 4のゲート端子 Gにショヅトキ一ノリアダイオード 9 5 , 9 6よりなるダイォ一ドーダイオード · ロジックの 2入力 O Rゲート 1 3 0 が付加されている。発光サイリス夕 9 4のアノードはアノード端子 1 0 9に接続され、力ソードは直接に接地され、ゲートはダイォード 9 5， 9 6の力ソードに接続されている。ダイオード 9 5， 9 6 の力ソードは、抵抗 1 2 0を介して接地されている。ダイオード 9 5 , 9 6のァノ一ドは、アノード端子 1 1 0， 1 1 1 ( O Rゲート 1 3 0の入力端子）に接続されている。

図 1 1 Aおよび図 1 1 Bは、図 1 O Aの発光サイリス夕の構造を示す図であり、図 1 1 Aは平面図、図 1 1 Bは図 1 1 Aの X— X線断面図である。なお、図 1 1 A, 図 1 1 Bにおいて、図 3 A, 図 3 Bと同一の要素には、同一の参照番号を付して示してある。ダイォ — ド 9 5 , 9 6は、アノード端子 1 1 0 , 1 1 1 と、ゲート層 1 3 とのショヅトキ一接触により形成される。抵抗 1 2 0は、ゲート層 1 3の幅を細くし、くびれ状態となるようにして形成した。一方、抵抗 1 2 0の他端はゲート層 1 3上に電極 2 1でォ一ミヅク接触をとり、これに接続される配線 1 0 0は接地される。

3端子発光サイリス夕 9 4は、もともとゲートとアノードの 2つの端子でコントロールされる論理回路と考えられる。すなわち、発光状態 S ( 1が発光、 0が非発光を表す）は、ゲートレベル G ( H レベルが 1、 Lレベルが 0を表す）とアノードレベル A (Hレベルが 1、 Lレベルが 0を表す）を使い、

S二 A AG" ( 1 )

で表される。このため、発光サイリス夕 9 4をオンさせるには、図 1 0 Bの真理値表に示すように、 O Rゲート 1 3 0の入力端子 1 1 0 , 1 1 1のレベルをそれぞれ , D₂ とすると、 , D₂ が共に Lレベルのときにァノ一ドレベル Aを Hレベルとしたとき点灯させることができる。なお、真理値表において、「 *」は、 Hレベルおよび Lレベルのどちらでもよいことを表す。

以上の実施例では、 P N P N構造の第 1の導電型を N型，第 2の導電型を P型とした場合を示したが、第 1の導電型が P型，第 2の導電型が N型の場合も、同様に構成できる。図 1 2 A, 図 1 2 Bに、その回路図および真理値表を示す。図 1 2 Aに示すように、発光サィリス夕 9 7のゲートにダイオード一ダイオード · ロジックの 2入力 A N Dゲート 1 3 2が付加されている。この AN Dゲートは、シヨットキ一ノリアダイオード 9 5 , 9 6で構成される。ショヅトキ一バリアダイオードの向きが図 1 0 Aの場合とは逆向きになる。発光サイリス夕 9 7のアノードは Hレベルに、およびダイォード 9 5： 9 6のアノードは抵抗 1 2 0を介して Hレベルに接続される。

図 1 2 Aの構成において、発光サイリス夕の力ソードレベルを K ( Hレベルが 1、 Lレベルが 0を表す）とすると、発光状態 Sは、

S = Κ Λ G ( 2 )

で表される。このため、発光サイリス夕 9 7をオンさせるには、図 1 2 Bの真理値表に示すように、 ANDゲート 1 3 2の入力端子 1 1 2 , 1 1 3のレべル0_{1 3} D₂ が共に Hレベルのときに力ソードレベル Kを Lレベルとしたとき点灯させることができる。

また、第 1の導電型が N型，第 2の導電型が P型の場合でも、ダィオード—ダイオード · ロジックの 2入力 AN Dゲートと組み合わせることもできる。その場合の回路構成および真理値表を図 1 3 A 図 1 3 Bに示す。図 1 4に、回路の構造を示す。図中、 1 3は発光サイリス夕 9 7のゲート層、 2 1はォ一ミック電極、 1 3 2はダイォ— ドーダィォ— ド . ロジックの 2入力 ANDゲート、 1 1 2 , 1 1 3は ANDゲート 1 3 2の入力端子、 1 1 4は ANDゲート 1 3 2の出力端子である。 ANDゲート 1 3 2は、図 1 4に示すように、発光サイリス夕のゲート層 1 3 とは独立した島の上に形成される。

図 1 3 Bの真理値表に示すような ANDゲート 1 3 2の入カレべル0₁ , D₂ と、発光サイリス夕 9 7のァノ一ドレベル Aとの組み合わせにより、発光サイリス夕を点灯することができる。

次に、第 1の導電型が P型，第 2の導電型が N型の場合の回路図を図 1 5 Aに示す。発光サイリス夕 9 4のゲートにダイオード一夕" ィォ一ド · ロジックの 2入力 O Rゲ一ト 1 3 0が付加される。 O R ゲートは、ショットキ一バリアダイオード 9 5 , 9 6で構成される。

このような回路では、図 1 5 Bの真理値表に示すような O Rゲ一ト 1 3 0の入力レベル D _t ， D ₂ と、発光サイリス夕 9 4のカソードレベル Kとの組み合わせにより、発光サイリス夕を点灯することができる。

以上では、発光サイリス夕のゲートにダイオード —ダイオード · ロジックの 0 Rゲートあるいは A N Dゲートを付加した例を示したが、アノードまたは力ソードに 0 Rゲートあるいは A N Dゲートを付加してもよい。式（ 1 ) , ( 2 ) で示したように、アノードまたは力ソードとゲートとの論理値が逆のときにオンしているため、 N 0 Tゲートを準備しなくても、種々の論理を実現できる。論理機能を有する発光素子の例を図 1 6〜図 1 9に示す。

図 1 6 Aは、発光サイリス夕 9 4のアノードにショヅトキ一バリァダイオード 9 8を付加した発光素子である。ダイオード 9 8の力ソード端子のレベルを D、発光サイリス夕 9 4の抵抗 1 2 0を介したアノード端子のレベルを A、ゲート端子のレベルを Gとすると、この発光素子は、図 1 6 Bの真理値表に示すように動作する。図 1 7 Aは、発光サイリス夕 9 4のアノードに、ショットキーバリアダイオード 9 5， 9 6 よりなる 2入力 O Rゲート 1 3 0 を付加した発光素子である。この発光素子は、図 1 7 Bの真理値表に示すように動作する。

図 1 8 Aは、発光サイリス夕 9 7の力ソードにショットキ一バリァダイオード 9 8 を付加した例である。この発光素子は、図 1 8 B の真理値表に示すように動作する。

図 1 9 Aは、発光サイリス夕 9 7の力ソードに、ショヅトキ一パリアダイオード 9 5， 9 6 よりなる 2入力 A N Dゲート 1 3 2 を付加した発光素子である。この発光素子は、図 1 9 Bの真理値表に示すように動作する。

以上の各実施例では、各論理ゲートの入力が 2本以下の場合について述べたが、同様の考え方で 3本以上に拡張できることは、当業者であれば容易に理解できるであろう。 '

実施例 6

本実施例は、順序回路として R S— F F (セット - リセット ' フリップフロップ）を付加し、発光状態をコントロールできる発光素子である。

図 2 O A , 図 2 0 Bに、発光素子の構成と、状態遷移動作を示す。状態遷移動作を表す図 2 0 Bでは、 2 つの状態 [ O N ] と [ O F F ] から、セット，リセットパルスによって、状態が変化する様子を表している。この構成によれば、発光サイリス夕 9 7 がオン状態を保持する特性を生かし、セット端子 1 4 0 およびリセット端子 1 4 2 をショヅトキ一バリアダイオード 9 5 , 9 6 で付加した。セット端子 1 4 0 を H レベルとすることで、発光サイリス夕 9 7 のゲート端子の電圧が基板電位に近づき、発光サイリス夕がオンする。ォン状態でリセヅト端子 1 4 2 を H レベルとすると、ショヅトキ一バリアダイオード 9 5 の立ち上がり電圧のほうがオン状態の発光サイリス夕の力ソード電圧よりも絶対値として小さくなり、ショットキ一バリアダイオード 9 5の立ち上がり電圧でクランプされる。このため、発光サイリス夕 9 7はオフ状態となる。

第 1 の導電型が P型，第 2の導電型が N型である構造例を図 2 1 A , 図 2 1 Bに示す。図 2 1 Aは平面図、図 2 1 Bは図 2 1 Aの X — X線断面図である。図中、 1 4 0はセット端子、 1 4 1 はカソ一ド端子、 1 4 2はリセット端子、 1 4 3 , 1 4 4は抵抗である。なお、その他の構成要素で、図 3の構成要素と同一の要素には、同一の参照番号を付して示している。この構造では、リセット端子用のショヅトキ一バリアダイオード 9 5を発光サイリス夕 9 7のカソード島 1 4の上に作製している。

さらに、 2個の発光サイリス夕を用い、セット端子，リセット端子を 2個ずっとし、それぞれの論理積によりコントロールできる構成例を図 2 2 に示す。図中、 1 4 5 , 1 4 6は 2個の発光サイリス夕を、 1 4 7 , 1 4 8 , 1 4 9 は抵抗を、 S Bはショットキ一パリァダイオードを示す。各発光サイリス夕 1 4 5， 1 4 6 を 2本のァドレス線でコントロールできるようになるため、任意のビヅトをセヅト //リセットできる、ス夕ティヅクなメモリとして使える。もちろん、セット /リセット端子を 3個以上とすることも可能である。実施例 7

本実施例は、図 1 2 Aに示した実施例 5のダイオード—ダイォード - ロジックの A N Dゲート付き発光素子を用いて、 2次元マトリックス配列の発光素子アレイを実現したものである。

図 2 3 に、その回路を示す。発光サイリス夕 1^ ( 1 = 1 , 2 , 3 , …ヽ j = 1 , 2 , 3 , ···) が、 i行 X j 行のマトリヅクス状に配列され、各発光サイリス夕のゲートには、 2個の.ショットキーバリアダイオード S Bにより構成される 2入力 A N Dゲートが接続されている。 A N Dゲートの 2個の入力端子は、それぞれ、行ライン R i ( i = 1 , 2 , 3 ， ·..）および列ライン C j ( j = 1， 2 , 3， ···) に接続されている。なお、図では、図面を簡単にするために、 4行 x 4列のマトリックス状配列を示している。

発光サイリス夕 Tij の各ゲートは、また、対応する各抵抗 Rを介して P N P N構造の基板電位端子 V_sub に接続され、発光サイリス夕の各力ソードは、抵抗 R _κ を介して共通のカゾード端子 Κに接続されている。

以上のような構成の 2次元マトリックス発光素子アレイにおいては、図 1 2 Βの真理値表で説明したように、行ライン R iおよび列ライン C j がともに Hレベルのとき、端子 Kが Lレベルでサイリス夕 T ^が点灯する。また、ある発光.サイリス夕が点灯した状態でも、別の発光サイリス夕を指定すれば、この指定された発光サイリス夕も同時に点灯できる。すなわち、複数の発光サイリス夕をス夕ティックに点灯できる。

以上の実施例では、 A N Dゲートを用いたが、 O Rゲートを用いることもできることは、当業者には容易に理解できるであろう。実施例 8

本実施例は、図 1 2 Aに示した実施例 5のダイオード—ダイォード · ロジックの A N Dゲート付き発光素子を用いて、 1 次元配列の発光素子アレイを実現したものである。

図 2 4に、その回路構成を示す。発光サイリス夕， L ₂₁₁ , L ₃₁₁ ， …が 1 次元に配列されており、各発光サイリス夕 Lのゲ一トには、 3個のショヅトギーバリアダイオード S Bよりなる 3入力 A N Dゲート 1 5 0が設けられている。これら各 A N Dゲートの 3 個の入力端子は、 3組の信号線（ Ai , A₂ ， A₃ ) 、 ( B！ , Β ₂ , Β ₃ ) 、（（^ , Ο^ , ί^ ) にマトリックス状に接続することによって、 9 本の信号線（ A 〜Α₃ , Β ₁ 〜 Β ₃ ， C ! 〜 C 3 ) によって、 2 7個の発光サイリス夕の発光をコントロールできる（図では、 A N Dゲート 1 5 0の入力端子の 1つが信号線につながつている部分しか描いていないが、実際にはこの 3倍の発光サイリス夕が並ぶ）。各発光サイリス夕 Lの力ソードは、抵抗 R_K を介してラインに接続され、各発光サイリス夕のゲートは、抵抗 Rを経て、基板電位端子 V_sub に接続されている。

図 2 5 A，図 2 5 Bに、チップ上に形成された発光素子アレイの構造を示す。図 2 5 Aは平面図、図 2 5 Bは図 2 5 Aの X— X線断面図である。図中、図 3の構成要素と同一の要素には、同一の参照. 番号を付して示している。なお、図 2 5 A，図 2 5 Bでは抵抗 R_K は図示していない。これら図から、信号線〜Α₃ , Β ! 〜 Β ₃ , C ! 〜 C ₃ がべ一ス層 1 3 と接触して、ショヅトキ一バリアダイォ — ド S Bを構成していることがわかる。

このような発光素子アレイでは、 A N Dゲート 1 5 0の入力がすベて H レベルで、 φ_λ ラインが L レペルのとき、発光サイリス夕が点灯する。したがって、複数の発光サイリス夕をスタティックに点灯できる。

実施例 9

本実施例は、図 2 4に示した実施例 8の回路に、発光サイリス夕列をもう 1列設けたものである。すなわち、 3入力 A N Dゲート付き発光サイリス夕 Lを使った発光サイリス夕アレイを、データを記憶するメモリ用とし、さらに発光サイリス夕列を設けたものである。図 2 6に、回路構成を示す。各発光サイリス夕 L ' のゲートは、対応する発光サイリス夕 Lのゲートに接続され、各発光サイリス夕 L ' の力ソードは抵抗 R_K Lを介して 0_L ラインに接続されている。

この構成では、

ラインに接続されている発光サイリス夕 Lをメモリ素子として使い、データを書込んだ後、 < ラインを L レべルとすることで、発光サイリス夕 Lに記憶されているデ一夕にしたがって発光サィリス夕 L ' が点灯する。

図 2 6の回路を駆動するタイミング波形の一例を図 2 7 に示す。 2 7個の発光サイリス夕 Lを同時点灯する場合について説明する。 2 7点のデータを 0i ラインに接続された発光サイリス夕 Lに記憶させ、その後、 0_L ラインを Lレベルとすることで、 φ_γ ラインのデータに従って発光サイリス夕 L ' が点灯する。図 2 6では、各発光サイリス夕 L ' の力ソードは直接 _L ラインに接続されているため、 φ ラインを駆動するドライバ（図示せず）は、点灯数に応じた電流を供給できる回路となっている。

実施例 1 0

本実施例は、 2入力 A N Dゲートと自己走査型発光素子アレイとを組み合わせた例である。図 2 8に、その回路構成を示す。ゲート間がショットキ一バリアダイオード S Bで接続された発光サイリス夕 T列よりなるシフト部 1 6 0と、メモリ用の発光サイリス夕 M列よりなるメモリ部 1 6 2 と、点灯用の発光サイリス夕 L列よりなる発光部 1 6 4 とを備え、メモリ部サイリス夕 Mのゲートは、ショヅトキ一バリアダイオードで構成される 2入力 ANDゲート 1 7 0に接続され、 A N Dゲートの入力端子は、書込みライン WR I T Eおよびシフト部サイリス夕 Tのゲートにそれぞれ接続されている。メモリ部サイリス夕 Mのゲートは、また、対応する発光部サイリス夕 Lに接続されている。

メモリ部サイリス夕の力ソードは、抵抗を介して M ラインに接続され、発光サイリス夕の力ソードは、抵抗を介して ø _L ラインに接続されている。

なお、シフト部 1 6 0の構成は、図 6に示した自己走査型発光素子アレイのシフト部と同じ構成である。

以上の構成において、シフト部 1 5 0が指定するメモリ部サイリス夕 Mを点灯させたい場合は、 WR I T Eラインを Hレベルとし、点灯させたくない場合は Lレベルとする。この情報は、メモリ部サイリス夕 Mに記憶され、発光部サイリス夕 Lは発光ライン 0_L を L レベルとしたとき、この情報に基づいて点灯する。

以上の構成を採ることにより、複数の発光デ一夕をメモリ部サイリス夕 M上に書き込んだ上で、一度に発光部サイリス夕 Lを同時点灯することにより、積分光量を稼ぐことができる。

図 2 8の構造例を、図 2 9 に示す。図 2 9では、 0 _M および 0 _L ラインと発光サイリス夕 M， Tの力ソードとの間の抵抗は図示を省略した。なお図 2 9において、図 3 と同一の構成要素には同一の参照番号を付して示す。ただし、 2 4は、ショットキー電極を示している。

図 3 0に、 8個の発光サイリス夕を一区切りとして発光させる駆動パルスの例を示す。シフト部 1 6 0の指定する発光素子番号のメモリ部サイリス夕 Mをオンさせるには、 WR I T E端子を Hレベルとし、オンさせないときは Lレベルとする。第 1〜第 8の 8発光素子用デ一夕セットをメモリ部サイリス夕 I^ 〜M₈ に記憶させた後、 WR I T E端子を Lレベルとし、 φ ラインを Lレベルとすることで、発光部サイリス夕〜 L₈ のうち、 WR I T E端子に入力されたデ一夕によって指定されるサイリス夕が点灯する。その後、 M ラインを Hレベルとして、メモリ素子を消去する。所定の点灯時間の後に、 φ ラインを Ηレベルとして、発光部サイリス夕 Lを消灯した後、次の第 9〜第 1 6の 8発光素子用データセットを WR I Τ Ε端子から読み込んでいく。

このように、 8発光点を一区切りとし、この区切り毎にラインを Lレベルとして発光させている。このような駆動方法を採ることにより、チップ側の構成は同じでも駆動波形を変化させることによって同時点灯数を変更できる。産業上の利用可能性

本発明によれば、 Ρ Ν Ρ Ν構造を利用して、発光サイリス夕とショットキ一バリアダイオードとを含む発光素子を実現した。このような発光素子を用いて、 3. 0 Vで動作する自己走査型発光素子ァレイ、さらには、論理機能を有する発光素子および発光素子アレイを構成できる。これらの発光素子および発光素子アレイは、種々の装置への応用が可能である。

Claims

請求の範 '囲

1 . 第 1の導電型の基板上に、第 1の導電型の半導体層，第 2の導電型の半導体層，第 1の導電型の半導体層，第 2の導電型の半導体層が積層された P N P N構造により構成され、前記 P N P N構造のゲート層にォ一ミック接触するゲート電極を有する少なくとも 1個の発光サイリス夕と、

前記ゲート層と少なくとも 1個の金属端子とのショットキ一接合により構成される少なくとも 1個のショットキ一バリアダイォ一ドとを含む発光素子。

2. 前記金属端子は、 Au， A l , P t , T i， M o , W， W S i T a S iよりなる群から選ばれた金属よりなる、請求項 1に記載の発光素子。

3. 前記 P N P N構造は、 A l G aA sで形成され、前記金属端子は、 A 1配線で形成される、請求項 1 に記載の発光素子。

4. 1次元状に配列され、スィッチとして機能する複数個の第 1の発光サイリス夕と、

隣接する第 1の発光サイリス夕のゲート電極間を結合する結合ダィオードと、

1次元状に配列され、各ゲート電極が、対応する前記各第 1の発光サイリス夕のゲート電極に接続された複数個の第 2の発光サイリス夕とを備え、

前記第 1および第 2の発光サイリス夕は、請求項 1に記載の発光素子の発光サイリス夕により構成され、

前記結合ダイオードは、請求項 1に記載の発光素子のショットキ —バリアダイオードで構成されている、自己走査型発光素子アレイ

5 . 1 次元状に配列され、スイッチとして機能する複数個の第 1 の発光サイリス夕と、

隣接する第 1 の発光サイリス夕のゲート電極間を結合する結合ダィオードと、

前記各第 1 の発光サイリス夕に、各負荷抵抗を介して接続される電源電圧ラインと、

前記 1 次元状に配列された各第 1 の発光サイリス夕に、それぞれ 1素子おきに接続される 2相のクロックパルスラインと、

前記 2相のクロックパルスラインの一方を、最初に発光すべき第 1 の発光サイリス夕のゲ一ト電極に接続するスタートパルス形成用ダイオードと、

前記第 1および第 2の発光サイリス夕は、請求項 1 に記載の発光素子の発光サイリス夕により構成され、

前記結合ダイオードおよび前記スタートパルス形成用ダイオードは、請求項 1 に記載のシヨットキーバリァダイォ一ドで構成されている、自己走査型発光素子アレイ。

6 . 1次元状に配列され、スィッチとして機能する複数個の第 1 の発光サイリス夕と、

前記各第 1の発光サイリス夕に、各負荷抵抗を介して接続される電源電圧ラインと、

前記 1次元状に配列された各第 1 の発光サイリス夕に、それぞれ 1素子おきに接続される 2相のクロックパルスラインと、

前記 2相のクロックパルスラインを、前記電源電圧ラインに接続するダイオード一ダイオード · ロジックの 2入力 0 Rゲートまたは 2入力 A N Dゲートと、

1次元状に配列され、各ゲート電極が、対応する前記各第 1 の発光サイリス夕のゲート電極に接続された複数個の第 2の発光サイリス夕とを備え、

前記結合ダイオードおよび前記 0 Rゲートまたは A N Dゲートは、請求項 1 に記載の発光素子のショットキ一バリアダイオードで構成されている、自己走査型発光素子アレイ。

7 . 1次元状に配列され、スィッチとして機能する複数個の第 1 の発光サイリス夕と、

隣接する第 1 の発光サイリス夕のゲ一ト電極間を結合する結合ダィオードと、

前記 1 次元状に配列された各第 1 の発光サイリス夕に、それぞれ 1素子おきに接続される 2相のクロヅクパルスラインと、

前記 2相のクロックパルスラインの一方を、最初に発光すべき第 1の発光サイリス夕のゲート電極に接続するス夕一トパルス形成用ダイオードと、

前記 2相のクロックパルスラインを、前記電源電圧ラインに接続するダイオード一ダイオード · ロジックの O Rゲートまたは A N D ゲートと、

1 次元状に配列され、各ゲート電極が、対応する前記各第 1 の発光サイリス夕のゲ一ト電極に接続された複数個の第 2の発光サイリス夕とを備え、

前記結合ダイオード，前記スタートパルス用ダイオード，および前記◦ Rゲートまたは A N Dゲートは、請求項 1に記載のショットキ一バリアダイオードで構成されている、自己走査型発光素子ァレィ。

8. 第 1の導電型の基板上に、第 1の導電型の半導体層，第 2の導電型の半導体層，第 1の導電型の半導体層，第 2の導電型の半導体層が積層された P N P N構造により構成された少なくとも 1個の発光サイリス夕と、

前記 P N P N構造のいずれかの半導体層に形成された少なくとも 1個のショットキーパリアダイオードで構成され、発光状態をコントロ一ルする論理回路とを備える発光素子。

9. 前記論理回路は、ダイオード —ダイオード ' ロジックの 0 Rゲートである、請求項 8に記載の発光素子。

1 0. 前記論理回路は、ダイオード—ダイオード ' ロジックの A N Dゲートである、請求項 8に記載の発光素子。

1 1 . 前記論理回路は、セヅト * リセット ' フリップフロップである、請求項 8に記載の発光素子。

1 2. 2次元マトリックス状に配列された複数個の発光サイリス夕と、

前記各発光サイリス夕のゲート電極に接続され、入力端子が 2個の O Rゲートまたは AN Dゲ一トと、

前記 2個の入力端子の一方が接続された行ラインと、

前記 2個の入力端子の他方が接続された列ラインとを備え、前記発光サイリス夕と前記 O Rゲートまたは ANDゲートとは、請求項 9 または 1 0に記載の発光素子により構成されている、 2次元マトリヅクス発光素子アレイ。

1 3. 1次元状に配列された複数個の発光サイリス夕と、

前記各発光サイリス夕のゲート電極に接続され、入力端子が N個 (Nは 2以上の整数）の O Rゲートまたは ANDゲートと、

前記 O Rゲートまたは ANDゲートの入力端子にマトリックス状に接続された N XN本の信号線とを備え、

前記発光サイリス夕と前記 O Rゲートまたは ANDゲートとは、請求項 9 または 1 0に記載の発光素子により構成されている、発光素子アレイ。

1 4. 1次元状に配列され、メモリとして機能する複数個の第 1の発光サイリス夕と、

前記各第 1の発光サイリス夕のゲート電極に接続され、入力端子が N個（ Nは 2以上の整数）の O Rゲートまたは ANDゲートと、前記 0 Rゲートまたは A N Dゲートの入力端子にマトリックス状に接続された N XN本の信号線と、

前記第 1の発光サイリス夕と前記 O Rゲートまたは ANDゲートとは、請求項 9または 1 0に記載の発光素子により構成されている、発光素子アレイ。

1 5. 1次元状に配列され、スィッチとして機能する複数個の第 1 の発光サイリス夕と、

前記 1次元状に配列された各第 1の発光サイリス夕に、それぞれ 1素子おきに接続される 2相のクロックパルスラインと、

1次元状に配列され、メモリとして機能する複数個の第 2の発光サイリス夕と、

前記第 2の発光サイリス夕にデータを書込むための書込みラインと、

前記第 2の各発光サイリス夕のゲート電極に接続され、入力端子が 2個の O Rゲートまたは A N Dゲートと、

前記 2個の入力端子の一方は前記書込みラインに接続され、他方の入力端子は対応する第 1の発光サイリス夕のゲート電極に接続され、

1次元状に配列され、各ゲート電極が、対応する前記各第 2 の発光サイリス夕のゲート電極に接続された複数個の第 3の発光サイリス夕とを備え、

前記第 1 ，第 2および第 3 の発光サイリス夕と、前記結合ダイォードと、前記 0 Rゲートまたは A N Dゲートとは、請求項 9 または 1 0 に記載の発光素子により構成されている、自己走査型発光素子アレイ。

1 6 . 3 . 0 Vで動作することを特徴とする請求項 4 , 5， 6 または 7 に記載の自己走査型発光素子アレイ。

1 7 . 3 . 0 Vで動作することを特徴とする請求項 1 5 に記載の自己走査型発光素子ァレィ。

1 8 . 3 . 0 Vで動作することを特徴とする請求項 1 2 に記載の 2 次元マトリヅクス発光素子アレイ。

1 9. 3. 0 Vで動作することを特徴とする請求項 1 3に記載の発光素子ァレィ。

2 0. 3. 0 Vで動作することを特徴とする請求項 1 4に記載の発光素子ァレィ。