WO2003071609A1 - Dispositif electroluminescent ayant une structure pnpn et reseau de dispositifs electroluminescents - Google Patents

Dispositif electroluminescent ayant une structure pnpn et reseau de dispositifs electroluminescents Download PDF

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WO2003071609A1
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gate
emitting
light emitting
diode
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Seiji Ohno
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Nippon Sheet Glass Company, Limited
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    • B41PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41JTYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/435Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of radiation to a printing material or impression-transfer material
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    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004Devices characterised by their operation
    • H01L33/0033Devices characterised by their operation having Schottky barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission

Definitions

  • Light-emitting device having pnpn structure and light-emitting device array
  • the present invention relates to a light-emitting element and a light-emitting element array having a PNPN structure, and more particularly to a light-emitting element and a light-emitting element array having a logical function, and more particularly to a light-emitting element array driven at 3.0 V. Background technology
  • the power supply voltage of digital circuits has been reduced due to the demand for high speed and low power consumption, and the conventional 5 V system has shifted to the 3.3 V system, and in the direction of lower voltages. ing. With a 3.3 V supply voltage, an error of ⁇ 10% is allowed, and operation at 3.0 V must be guaranteed.
  • a light-emitting element array in which many light-emitting elements are integrated on the same substrate is used as a light source for writing such as an optical head in combination with a driving IC.
  • the present inventors have paid attention to a three-terminal light-emitting thyristor having a PNPN structure as a constituent element of a light-emitting element array, and have already applied for a patent (Japanese Patent Laid-Open No. 1-23889) to realize self-scanning of light-emitting points.
  • No. 62 Japanese Patent Application Laid-Open No. 2-145584, Japanese Patent Application Laid-Open No. 2-92650, Japanese Patent Application No. 2-92651, and a light source for an optical printer.
  • mounting was simplified, the pitch of the light emitting elements could be reduced, and a compact self-scanning light emitting element array could be manufactured.
  • the present inventors have proposed a self-scanning light-emitting element array having a structure in which a switch element (light-emitting thyristor) array is used as a shift part and is separated from a light-emitting element (light-emitting thyristor) array as a light-emitting part.
  • the self-scanning light emitting element arrays according to these proposals are configured to be driven by a driving IC of a 5 V power supply system.
  • the power supply voltage of the driving IC has also changed from 5 V system to 3.3 V system and even lower voltage. This is because power consumption can be reduced by lowering the power supply voltage. For this reason, it is desirable that the above-mentioned light-emitting thyristor can be driven by the 3.3 V power supply system.
  • Figure 1 shows an equivalent circuit diagram of an evening diode-coupled self-scanning light-emitting element array driven at 5 V and having a shift part and a light-emitting part separated.
  • the self-scanning light-emitting element array sweep rate pitch elements ⁇ ⁇ , ⁇ 2, ⁇ 3 ⁇ , writing emitting element 1 ⁇ , L 2, L 3 ... made of.
  • the three-terminal light-emitting thyristor is used for both the switch element and the light-emitting element.
  • the structure of the shift section uses a diode connection. That is, the gate electrodes of the switch elements are connected by the diode D.
  • VGA is a power supply (usually -5 V), and is connected to the gate electrode of each switch element via a load resistor. Further, the gate electrode of the switch element is also connected to the gate electrode of the light emitting element for writing.
  • a start pulse 0 S is applied to the gate electrode of switch element 1 ⁇ , and transfer clock pulses ⁇ 1 and 2 are alternately applied to the switch electrode of the switch element 1
  • a write signal ⁇ ⁇ is applied to the force source electrode.
  • FIG. 2 shows the structure of the self-scanning light-emitting element array of FIG. 1 formed on a chip.
  • FIG. 2A is a plan view, and FIG. 2A is a cross-sectional view taken along line XX of FIG.
  • a P-type AlGas epitaxial layer 11 On a ⁇ -type GaAs substrate 10, a P-type AlGas epitaxial layer 11, an N-type AlGas epitaxial layer 1 2, a P-type Al
  • the GaAs epitaxial layer 13 and the N-type Al GaAs epitaxial layer 14 are stacked in this order to form a PNPN structure.
  • the self-scanning light emitting element array is configured using this PNPN structure.
  • 21 is a common electrode for the P-type AlGaAs layer 13
  • 22 is a common electrode for the N-type AlGaAs layer 14
  • 23 is a common electrode for P-type GaAs substrate 10 (common electrode on the back surface)
  • 60 is a protective film
  • 70 is VGA wiring
  • 71 is 01 wiring
  • 73 is wiring
  • 80 is shift power island
  • 81 is coupling diode D power island
  • 82 is light emitting power island
  • 90 is resistance.
  • the coupling diode D is a PN junction composed of the upper two layers of the PNPN structure, that is, the P-type A1GaAs layer 13 and the N-type AlGaAs layer 14. We are using. Further, a P-type AlGaAs layer 13 is used for the resistor 90. ,
  • the ON voltage of the light emitting thyristor is the gate electrode voltage + the gate ⁇
  • the diffusion potential of the PN junction between the power source ( Approx.IV), the next transfer clock pulse For H-level voltage of the scan ⁇ 2 is to turn on the about a 2 V (switch element voltage required to Onse order T 3) less der Ri and about a 4 V (switch element T 5 if you set the required voltage) or only sweep rate Tsuchimoto child T 3 is turned on, other than this sweep rate pitch element may be left off.
  • oN state with two transfer black Kkuparusu Will be transferred.
  • Star Toparusu (? I s is Ri pulse der in order to disclose such a transfer operation, the star Toparusu s the H level (about 0 V) to simultaneously transfer black Kkuparusu 0 2 L level (about a 2 To about 14 V) to turn on switch element ⁇ . Immediately thereafter, the start pulse 0 s is returned to the L level. Assuming that switch element T 2 is in the on state, the potential of the gate electrode of the sweep rate Tchimoto element T 2, rises Ri by V GA, approximately 0 V. Therefore, the voltage of the write signal ⁇ t is equal to or less than the diffusion potential of PN junction (about 1 V), it can be a light-emitting element L 2 and the light-emitting state.
  • the gate electrode of the switch element T i is about ⁇ 5 V, and the gate electrode of the switch element T 3 is about 11 V. Therefore, light emission element 1 ⁇ of the write voltage is about a 6 V, the write voltage of the light-emitting element L 3 is about - a 2 V. Now, the voltage of the write signal t to put document viewed in the light-emitting element L 2 is - in the range of 1-1 2 V.
  • the light emission intensity is decided to the amount of current flowing to the write signal I, it is possible to image writing at any intensity.
  • the write signal The line voltage must be reduced to 0 V once, and the light-emitting element that emits light must be turned off.
  • V L L level voltage of black Kkuparusu
  • V G0N is the gate voltage of the thyristor that is on
  • V D is the forward rise voltage of the coupling diode D
  • I th is the threshold current that can turn on the thyristor
  • R p is the parasite resistance of the thyris evening gate.
  • V GON is about 10 V
  • V D is about 1.3 V
  • I th XR p is about 0.3 V
  • V L ⁇ 3. IV.
  • a margin of about 0.2 V is necessary.
  • a voltage of about 3.3 V is required. . Therefore, it cannot operate with a so-called 3.0 V power supply.
  • An object of the present invention is to provide a self-scanning light-emitting element array that operates at 3.0 V by lowering the operating voltage.
  • Another object of the present invention is to provide a light emitting device having a logic function.
  • Still another object of the present invention is to provide a light emitting element array having a logical function.
  • the light emitting device of the present invention comprises a first conductive type semiconductor layer, a second conductive type semiconductor layer, a first conductive type semiconductor layer, and a second conductive type semiconductor layer on a first conductive type substrate.
  • At least one light-emitting thyristor having a PNPN structure in which semiconductor layers are stacked, and having at least one gate electrode that is in intimate contact with the gate layer having the PNPN structure; and It includes at least one short-circuit barrier diode constituted by a short-circuit junction with at least one metal terminal.
  • a plurality of first light-emitting thyristors arranged one-dimensionally and functioning as switches, and a gate of an adjacent first light-emitting thyristor
  • a coupling diode for coupling between the electrodes and a plurality of second light-emitting elements arranged one-dimensionally, each of which being connected to a corresponding one of the first light-emitting thyristors.
  • a short-circuit barrier diode consisting of a short-circuit junction instead of a PN junction is used as the coupling diode. Is used.
  • forward rise voltage V s is about 0. About 8 V.
  • the power supply voltage can operate about 0.5 V and the operating voltage can be reduced as compared with the case where a PN junction is used as a coupling element. Therefore, the self-scanning luminous element
  • the child array can be driven at 3.0 V.
  • the thyristor turns on when a threshold current or more flows through this diode, and the diode is isolated from the substrate. It will not be done.
  • a schottky junction in which a metal is provided on the PNP structure cannot perform a thyristor operation, so that the PNP structure can always maintain an insulated state from the substrate. Therefore, by using a Schottky junction, various logic circuits and logic functions can be added with the same process and element structure as the self-scanning light-emitting element array.
  • Figure 1 is an equivalent circuit diagram of an evening diode-coupled self-scanning light-emitting element array driven at 5 V and having a shift part and a light-emitting part separated.
  • 2A and 2B are a plan view and a sectional view of a self-scanning light-emitting element array formed on a chip.
  • 3A and 3B are a plan view and a cross-sectional view illustrating the structure of the light emitting device of Example 1.
  • FIG. 4A to 4E are diagrams showing a method for manufacturing the light emitting device of FIG.
  • FIG. 5 is a diagram showing current-voltage characteristics of a Schottky junction.
  • FIG. 6 is an equivalent circuit diagram of the self-scanning light-emitting element array according to the second embodiment.
  • 7A and 7B are a plan view and a sectional view showing the structure of the self-scanning light-emitting element array in FIG.
  • FIG. 8 is an equivalent circuit diagram of the self-scanning light-emitting element array of Example 3.
  • FIG. 9 is an equivalent circuit diagram of the self-scanning light emitting element array of the fourth embodiment.
  • FIGS. 10A and 10B are circuit diagrams showing the configuration of the light emitting element of Example 5. It is a road map and a truth table showing operation.
  • FIGS. 11A and 11B are a plan view and a cross-sectional view illustrating the structure of the light emitting device of FIG. 1OA.
  • FIGS. 12A and 12B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing the operation.
  • FIGS. 13A and 13B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing the operation.
  • FIG. 14 is a plan view showing the configuration of the light emitting thyristor shown in FIG.
  • FIGS. 15A and 15B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing the operation.
  • FIGS. 16A and 16B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing operation.
  • FIGS. 17A and 17B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing operation.
  • FIGS. 18A and 18B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing the operation.
  • FIGS. 19A and 19B are a circuit diagram showing another configuration of the light emitting device of Example 5 and a truth table showing the operation.
  • FIGS. 2OA and 20B are a circuit diagram showing a configuration of the light emitting device of Example 6, and a diagram showing a state transition operation.
  • 21A and 21B are a plan view and a cross-sectional view illustrating the structure of the light-emitting element in FIG.
  • FIG. 22 is a circuit diagram illustrating another configuration of the light emitting device of the sixth embodiment.
  • FIG. 23 is a circuit diagram of a two-dimensional matrix light emitting element array according to the seventh embodiment.
  • FIG. 24 is a circuit diagram of a one-dimensionally arrayed light emitting element array of the eighth embodiment.
  • FIG. 25A and FIG. 25B are a plan view and a sectional view showing the structure of the light emitting element array of FIG.
  • FIG. 26 is a circuit diagram showing the configuration of the light emitting element array of the ninth embodiment.
  • C FIG. 27 is a diagram showing a driving timing waveform of the light emitting element array of FIG.
  • FIG. 28 is a circuit diagram showing a configuration of the self-scanning light-emitting element array of Example 10.
  • FIG. 29 is a plan view showing the structure of the self-scanning light-emitting element array of FIG.
  • FIG. 30 is a diagram showing drive pulses for the self-scanning light-emitting element array in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • This embodiment is a light emitting device having a Schottky contact terminal in a gate layer having a PNPN structure.
  • Fig. 3 shows the structure of the light emitting device formed on the chip. 3A is a plan view, and FIG. 3B is a cross-sectional view taken along line XX of FIG. 3A.
  • an AIG aAs epitaxy layer 11 of the first conductivity type On the GaAs substrate 10 of the first conductivity type, an AIG aAs epitaxy layer 11 of the first conductivity type, and an AlGas epitaxy layer 1 2 of the second conductivity type
  • the first conductive type AlGas epitaxial layer 13 and the second conductive AlGas epitaxial layer 14 are stacked in this order to form a PNPN structure. I have.
  • the light emitting thyristor is fabricated using this PNPN structure.
  • the light-emitting thyristor is composed of an ohmic electrode 21 formed on an AlGas layer 13 of the first conductivity type and an AlGas layer 14 of the second conductivity type. It has an ohmic electrode 22 formed thereon and an ohmic electrode (common electrode) formed on the back surface of the GaAs substrate 10 of the first conductivity type. 60 is a protective film.
  • Wiring 40 is in direct Schottky contact with the first conductivity type AlGaAs layer 13 through the through hole defined in protective film 60, forming a Schottky barrier diode. I do.
  • the first conductivity type is P-type and the second conductivity type is N-type
  • 30 is the force source wiring
  • 40 is the diode short-circuit contact force source Wiring
  • 50 is a gate wiring.
  • the first conductivity type is N-type and the second conductivity type is P-type
  • 30 is the anode wiring
  • 40 is the diode short-circuit contact anode wiring
  • 50 is the gate wiring. Wiring.
  • the first conductivity type is a P-type.
  • a P-type GaAs substrate 10 a P-type AlGaAs epitaxial layer 11, an N-type AlGas epitaxial layer 12, The P-type AlGaAs epitaxy layer (gate layer) 13 and the N-type A1GaAs epitaxy layer (force layer) 14 are epitaxially grown.
  • the power source layer 14 is patterned to expose the gate layer 13.
  • a gate electrode 21 made of AuZn is placed on the gate layer 13, and a source electrode made of AuGe is placed on the force source layer 14.
  • Sio 2 is formed as a protective film 60 by plasma CVD.
  • Contact holes 62 are formed in the protective film 60 by reactive ion etching (RIE).
  • the A1 film is formed by sputtering.
  • C The A1 film is formed by sputtering so that the A1 film contacts the gate layer 13. 42, a stable metal-semiconductor contact can be realized with the initial cleaning effect.
  • the metal-semiconductor contact forms a Schottky junction, and the Schottky junction forms a Schottky barrier diode.
  • the A1 film is patterned to form a cathode wiring 30, a shot key contact force source wiring 40, and a gate wiring 50.
  • a back surface electrode 23 is formed on the back surface of 0.
  • the current-voltage characteristics between the Schottky contact cathode wiring 40 and the gate wiring 50 in the light emitting device having the above structure that is, the current-voltage characteristics of the Schottky barrier diode are shown. See Figure 5.
  • the potential of the gate wiring 50 was changed with reference to the shot key contact force source wiring 40.
  • the short-circuit barrier diode has a substantially lower barrier height than the PN junction, a forward rise voltage of about 0.8 V, and a reverse current of ⁇ — ⁇ ( ⁇ 5 V).
  • this short-circuit barrier diode when used for the coupling diode D, the operating voltage can be reduced by about 0.5 V as compared with the case where a PN junction is used. Operation becomes possible.
  • a 1 Schottky contact was obtained on the gate layer of the PNP N structure using the P-type substrate.
  • the process is simple because the A1 wiring material can be used as it is as the Schottky electrode material.
  • a Schottky electrode different from the A1 wiring material may be formed separately.
  • materials such as Au, Al, Pt, Ti, Mo, W, WSi, and TaSi can be used.
  • the light emitting element having the Schottky contact terminal in the gate layer of the PNPN structure by using the light emitting element having the Schottky contact terminal in the gate layer of the PNPN structure, the light emitting element having the logical function and the light emitting element as described in each of the following embodiments are provided. It is possible to realize a light emitting element array that can drive the ray and further, at 3.0 V.
  • This embodiment is a self-scanning light-emitting element array using a short-circuit barrier diode as a coupling diode.
  • Figure 6 shows the circuit diagram. The configuration of this self-scanning light-emitting element array is the same as the circuit of FIG. 1 except that the coupling diode D is replaced with a short-circuit barrier diode SB.
  • FIGS. 7A and 7B show the structure of a diode-coupled self-scanning light-emitting element array formed on a chip.
  • Fig. 7A is a plan view
  • Fig. 7B is FIG. 7B is a sectional view taken along the line X—X in FIG. 7A.
  • a P-type GaAs substrate 10 a P-type AlGas epitaxial layer 11, an N-type AlGas epitaxy layer 12, and a P-type AlG
  • the aAsepitaxial layer 13 and the N-type AlGaAsepitaxial layer 14 are stacked in this order to form a PNPN structure.
  • a light emitting element array is manufactured using this PNPN structure.
  • 21 is a phantom electrode for the P-type AlGaAs layer 13
  • 22 is a phantom electrode for the N-type AlGaAs layer 14, 2 3 O seemingly brute electrode for the P-type G a a s the substrate 1 0 (backside common electrode), 6 0 the protective film, 7 0 V GA wiring 7 1 1 wire 7 2 02 wire , 73 is a wiring
  • 80 is a shift part power island
  • 82 is a light emitting part power island
  • 83 is a shot barrier diode used as a coupling diode
  • 90 is formed by the P-type AlGaAs layer 13.
  • the forward voltage is lower than that of the PN junction diode. Since it is about 0.5 V lower, stable operation at -2.8 V is possible.
  • a self-scanning light-emitting element array is omitted scan evening one Toparusu 0 S terminal.
  • the start pulse terminal By omitting the start pulse terminal, the number of bonding pads on the chip has been reduced. Eliminating the Star Toparusu terminal ⁇ s in the circuit of FIG. 6, which serves also as the black Kkuparusu terminal 2.
  • Figure 8 shows the circuit configuration.
  • the gate of the switch element is connected to the clock pulse terminal ⁇ 2 via the start pulse forming short-circuit diode 91.
  • Clock pulse 2 is supplied as a start pulse via the diode 91 to the gate of the switch element.
  • the self-scanning light-emitting element array of the present embodiment uses a short-barrier diode as a coupling diode as in the second embodiment, so that it can be operated with a lower power supply voltage. .
  • Figure 9 shows the circuit configuration. To synthesize V GA power from black Kkuparusu 1 and ⁇ 2, using 2-input OR gate 8 5 of diodes one diode ⁇ logic. As a diode of this OR gate, Shottack barrier diodes 92 and 93 are used.
  • both the star Toparusu 0 S terminal and V GA terminal may be omitted.
  • a two-input OR gate composed of Schottky diodes 92 and 93 is provided.
  • the present embodiment is a light emitting device in which a 0R gate of a diode-diode logic is provided on a gate of a light emitting thyristor, and a light emitting state can be controlled by a logical sum of two or more gate signals. .
  • FIG. 1OA shows the circuit configuration.
  • a three-terminal thyristor (the first conductivity type is N-type and the second conductivity type is P-type) 94
  • the anode of the light-emitting thyristor 94 is connected to the anode terminal 109, the power source is directly grounded, and the gate is connected to the power sources of diodes 95, 96.
  • the force sources of diodes 95 and 96 are grounded via resistor 120.
  • the anodes of the diodes 95 and 96 are connected to the anode terminals 110 and 111 (input terminals of the OR gate 130).
  • FIGS. 11A and 11B show the structure of the light emitting device of FIG. 1OA, where FIG. 11A is a plan view and FIG. 11B is X—X of FIG. 11A. It is a line sectional view.
  • Diodes 95 and 96 are formed by short-circuit contact between anode terminals 110 and 111 and gate layer 13.
  • the resistor 120 was formed by narrowing the width of the gate layer 13 so as to be in a constricted state.
  • the other end of the resistor 120 makes a uniform contact with the electrode 21 on the gate layer 13, and the wiring 100 connected thereto is grounded.
  • the three-terminal light-emitting thyristor 94 is considered to be a logic circuit originally controlled by two terminals, a gate and an anode. That is, the light emission state S (1 indicates light emission, 0 indicates no light emission) is at the gate level G (H Level 1 and L level 0) and Anode level A (H level 1 and L level 0)
  • the levels of the input terminals 110 and 111 of the OR gate 130 are set to D and D, respectively. If it is set to 2 , it can be lit when the anode level A is set to H level when, D 2 are both at L level.
  • “*” indicates that either the H level or the L level may be used.
  • Figures 12A and 12B show the circuit diagram and truth table.
  • a diode-diode logic 2-input AND gate 1332 is added to the gate of the light-emitting series 97.
  • This AND gate is composed of a short-cut key diode 95,96.
  • the direction of the short-circuit barrier diode is opposite to that in Fig. 10A.
  • the anode of the light emitting thyristor 977 is connected to the H level, and the anode of the diode 95:96 is connected to the H level via the resistor 120.
  • the level 0 1 of the input terminals 1 1 2 and 1 1 3 of the AND gate 13 2 It can be lit when the power source level K is set to L level when both 3D 2 are at H level.
  • Figure 13 A shows the circuit configuration and truth table in that case. This is shown in Figure 13B.
  • Figure 14 shows the structure of the circuit.
  • reference numeral 13 denotes a gate layer of the light-emitting thyristor 97
  • reference numeral 21 denotes a dummy electrode
  • reference numeral 132 denotes a diode input logic two-input AND gate
  • 1 1 2 and 1 1 3 are input terminals of the AND gate 1 32
  • 1 1 4 is an output terminal of the AND gate 1 32.
  • the AND gate 132 is formed on an island independent of the gate layer 13 in the light emitting thyristor.
  • the lighting thyristor can be turned on.
  • Fig. 15A shows a circuit diagram when the first conductivity type is P-type and the second conductivity type is N-type.
  • the gate of the light-emitting thyristor 94 is connected with a two-input OR gate 130 of the diode logic “diode logic.”
  • the OR gate is a short-circuit gate. It is composed of barrier diodes 95 and 96.
  • the light emitting thyristor can be turned on.
  • FIGS. 16 to 19 show examples of light emitting elements having a logical function.
  • FIG. 16A shows a light-emitting element in which a short-circuit diode 98 is added to the anode of the light-emitting thyristor 94.
  • the level of the source terminal of the diode 98 is D
  • the level of the anode terminal via the resistor 120 of the light emitting thyristor 94 is A
  • the level of the gate terminal is G
  • the light emitting element operates as shown in the truth table of FIG. 16B.
  • Fig. 17A shows a light-emitting device in which a two-input OR gate 130 composed of Schottky barrier diodes 95 and 96 is added to the anode of the light-emitting thyristor 94. This light-emitting element operates as shown in the truth table of FIG. 17B.
  • Fig. 18A shows an example in which a short-circuit barrier diode 98 is added to the power source of the light-emitting thyristor 97. This light emitting device operates as shown in the truth table of FIG. 18B.
  • Fig. 19A shows a light-emitting element in which a 2-input AND gate 132 consisting of short-circuit-type diodes 95 and 96 is added to the power source of the light-emitting thyristor 977. It is.
  • This light emitting element operates as shown in the truth table of FIG. 19B.
  • the present embodiment is a light emitting element which can control a light emitting state by adding a RS-FF (set-reset 'flip-flop) as a sequential circuit.
  • RS-FF set-reset 'flip-flop
  • FIGS. 2OA and 20B show the configuration of the light emitting element and the state transition operation.
  • FIG. 20B which shows the state transition operation, shows how the state changes from the two states [ON] and [OFF] by the set and reset pulses.
  • the set terminal 140 and the reset terminal 142 are connected to the short-circuit diode. Added at 95, 96.
  • the set terminal 140 By setting the set terminal 140 to H level, the voltage of the gate terminal of the light-emitting thyristor 97 approaches the substrate potential, and the light-emitting thyristor turns on.
  • the rising voltage of the short-circuit barrier diode 95 is higher than the power source voltage of the light emitting thyristor in the ON state. Is also reduced as an absolute value, It is clamped by the rising voltage of one barrier diode 95. As a result, the light emitting thyristor 97 is turned off.
  • FIG. 21A and 21B show examples of structures in which the first conductivity type is P-type and the second conductivity type is N-type.
  • FIG. 21A is a plan view
  • FIG. 21B is a cross-sectional view taken along line X--X of FIG. 21A.
  • 140 is a set terminal
  • 141 is a cathode terminal
  • 142 is a reset terminal
  • 144 and 144 are resistors.
  • the other components that are the same as those in FIG. 3 are denoted by the same reference numerals.
  • a short-circuit barrier diode 95 for a reset terminal is formed on a cathode island 14 of a light-emitting thyristor 97.
  • Fig. 22 shows a configuration example in which two light-emitting thyristors are used, the number of set terminals and the number of reset terminals are all two, and control can be performed by the logical product of the two.
  • 145 and 146 represent two light-emitting thyristors
  • 147, 148, and 149 represent resistors
  • SB represents a Schottky diode. Since each light emitting thyristor 145 and 146 can be controlled by two address lines, any bit can be set // reset Can be used as memory. Of course, it is also possible to have more than three set / reset terminals.
  • a light-emitting element array having a two-dimensional matrix arrangement is realized by using the light-emitting elements with an AND gate of the diode-diode-logic of the fifth embodiment shown in FIG. 12A. is there.
  • Figure 23 shows the circuit.
  • the evening gate is connected to a two-input AND gate composed of two short-circuit barrier diodes SB.
  • It shows a matrix-like array of 4 rows x 4 columns.
  • Each gate of the light-emitting thyristor Tij is connected to the substrate potential terminal Vsub of the PNPN structure via a corresponding resistor R, and each power source of the light-emitting thyristor is connected to a resistor R ⁇ . Connected to the common cathode terminal ⁇ via
  • Thyristor T ⁇ lights when terminal K is at L level.
  • the specified flashing thyristor can be lit at the same time. In other words, a plurality of light-emitting thyristors can be lit in the evening.
  • a light-emitting element array having a one-dimensional array is realized by using the light-emitting elements with an AND gate of the diode-diode logic of the fifth embodiment shown in FIG. 12A.
  • Figure 24 shows the circuit configuration.
  • the light-emitting thyristors L 211 , L 311 ,... are arranged in a one-dimensional manner.
  • the gate of each light-emitting thyristor L has a three-input AND consisting of three short-circuit diode SBs.
  • a gate 150 is provided. These three input terminals of the AND gate, the three sets of signal lines (Ai, A 2, A 3 ), (B!, ⁇ 2, ⁇ 3), (( ⁇ , ⁇ ⁇ , to ⁇ ⁇ ) by a connecting child to Conclusions Li Tsu box shape by nine signal lines (a ⁇ 3, ⁇ 1 ⁇ ⁇ 3, C!
  • FIGS. 25A and 25B show the structure of the light-emitting element array formed on the chip.
  • FIG. 25A is a plan view
  • FIG. 25B is a cross-sectional view taken along line X-X of FIG. 25A.
  • the same elements as those in FIG. 3 are denoted by the same reference numerals.
  • the resistance R K is not shown in FIGS. 25A and 25B. ! From these figures, the signal lines to? 3, beta contact with ⁇ beta 3, C ⁇ C 3 Gabe Ichisu layer 1 3, tio Uz Toki one burr Adaio - that constitutes a de SB Understand.
  • the inputs of the AND gate 1 5 0 is H level Te to base, when phi lambda line is L Reperu, emission reuse scan evening lights. Therefore, a plurality of light-emitting thyristors can be lit statically.
  • FIG. 8 another light emitting thyristor array is provided in the circuit of the embodiment 8 shown in FIG.
  • a light-emitting thyristor array using a light-emitting thyristor L with a 3-input AND gate is used as a memory for storing data
  • a light-emitting thyristor array is further provided.
  • Figure 26 shows the circuit configuration. Each light emitting Sai squirrel evening L 'gate of the corresponding light emitting sites squirrel evening is connected to gate of the L, and the light emitting reused scan evening L' force saw de resistance R K L through 0 L line of It is connected to the.
  • Figure 27 shows an example of the timing waveform that drives the circuit in Figure 26.
  • 2 A case where seven light-emitting thyristors L are turned on simultaneously will be described. 2 data 7-point is stored in the 0i line to connected light emitting reused scan evening L, then 0 to L line between this to L level, the light emitting reused scan evening according to the data of phi gamma line L 'lights up.
  • the driver (not shown) that drives the ⁇ line depends on the number of lights.
  • the circuit can supply current.
  • the present embodiment is an example in which a two-input A / D gate and a self-scanning light emitting element array are combined.
  • Figure 28 shows the circuit configuration.
  • a shift section 160 consisting of a light-emitting thyristor T and a row of light-emitting thyristors M connected by a short-circuit barrier diode SB between the gates, and a memory consisting of an M-row light emitting thyristor
  • the light emitting section 16 consists of an L row of light emitting thyristors for lighting, and the gate of the memory section thyristor M is a short-circuit barrier diode.
  • the two-input AND gate 170 is configured, and the input terminal of the AND gate is connected to the write line WR ITE and the gate of the shift section thyristor T, respectively.
  • the gate of the memory thyristor M is also connected to the corresponding light emitting thyristor L.
  • Memory unit reuse scan evening force saw de is connected to M line via a resistor
  • light emitting reuse scan evening force saw de is connected to ⁇ L line via a resistor.
  • the configuration of the shift section 160 is the same as that of the shift section of the self-scanning light-emitting element array shown in FIG.
  • the WR LINE line is set to the H level if you want to light the memory section M specified by the shift section 150, and to the L level if you do not want to turn it on. .
  • This information is stored in the memory section memory M, and the light emitting section light L lights up based on this information when the light emitting line 0 L is set to the L level.
  • Figure 29 shows an example of the structure in Figure 28.
  • FIG. 29 the same components as those in FIG. 3 are denoted by the same reference numerals.
  • reference numeral 24 denotes a Schottky electrode.
  • Fig. 30 shows an example of a drive pulse that emits light with eight light-emitting thyristors as one section.
  • Set the WR ITE pin to the H level to turn on the memory section thyristor M of the light emitting element number specified by the shift section 160, and to the L level when not turning it on.
  • the WR ITE terminal is set to L level, and the ⁇ line is set to L level.
  • the light emitting portion Sai squirrel evening ⁇ L 8 sac Chi, Sai squirrel evening is specified by Isseki de input to the WR ITE terminal lights.
  • the M line is set to the H level and the memory element is erased.
  • the ⁇ line is set to the ⁇ level, and the light emitting section thyristor L is turned off. Then, the next 9th to 16th data sets for 8 light emitting elements are written to the WR I ⁇ ⁇ Please read from the terminal.
  • a light-emitting device including a light-emitting thyristor and a short-circuit barrier diode is realized by utilizing the ⁇ ⁇ ⁇ structure.
  • a self-scanning light-emitting element array operating at 3.0 V using such light-emitting elements, a light-emitting element having a logical function, and a light-emitting element array can be configured. These light emitting elements and light emitting element arrays can be applied to various devices.

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Description

明 細 書
P N P N構造を有する発光素子および発光素子アレイ 技 術 分 野
本発明は、 P N P N構造を有する発光素子および発光素子ア レ イ に関し、 特に、 論理機能を有する発光素子および発光素子アレイ に 関し、 さ らには、 3. 0 Vで駆動する発光素子アレイ に関する。 背 景 技 術
デジタル回路の電源電圧は、 高速, 低消費電力の要請から、 低電 源電圧化が進んでおり、 従来の 5 V系から、 3. 3 V系へ、 さ らに 低電圧の方向へ移行している。 3. 3 Vの電源電圧では、 ± 1 0 % の誤差が許されており、 3. 0 Vでの動作保証が必要である。
デジタル回路の一例と して、 発光素子ア レイ を考える。 多数個の 発光素子を同一基板上に集積した発光素子アレイ は、 その駆動用 I Cと組み合わせて光プリ ン夕へッ ド等の書込み用光源として利用さ れている。 本発明者らは、 発光素子アレイの構成要素として P N P N構造を持つ 3端子発光サイ リス夕に注目 し、 発光点の自己走査が 実現できるこ とを既に特許出願 (特開平 1 — 2 3 8 9 6 2号公報、 特開平 2— 1 4 5 8 4号公報、 特開平 2— 9 2 6 5 0号公報、 特閧 平 2— 9 2 6 5 1号公報) し、 光プリ ン夕用光源と して実装上簡便 となること、 発光素子ピッチを細かく できること、 コ ンパク トな自 己走査型発光素子アレイ を作製できるこ と等を示した。
さらに本発明者らは、 スイ ッチ素子 (発光サイ リス夕) アレイ を シフ ト部と して、 発光部である発光素子 (発光サイ リス夕) アレイ と分離した構造の自己走査型発光素子アレイ を提案している (特開 平 2— 2 6 3 6 6 8号公報) 。 これらの提案に係る自己走査型発光 素子アレイは、 5 V電源系の駆動用 I Cで駆動されるように構成さ れている。 前述したように、 駆動用 I Cの電源電圧も、 5 V系から 3. 3 V 系へ、 さらに低電圧へと変化している。 これは、 電源電圧を下げる ことで消費電力を下げることができるためである。 このため、 上記 の発光サイ リス夕も 3. 3 V電源系で、 駆動できることが望ま しい。
図 1に、 5 Vで駆動され、 かつ、 シフ ト部と発光部を分離した夕 イ ブのダイオー ド結合自己走査型発光素子アレイの等価回路図を示 す。 この自己走査型発光素子アレイは、 スィ ッチ素子 Ί\ , Τ 2 , Τ 3 ···、 書込み用発光素子 1^ , L 2 , L 3 …からなる。 スィ ッチ 素子および発光素子のいずれも 3端子発光サイ リス夕が用いられる。 シフ ト部の構成は、 ダイオー ド接続を用いている。 すなわち、 スィ ツチ素子のゲー ト電極間は、 ダイオー ド Dで結合されている。 VGA は電源 (通常— 5 V) であ り、 負荷抵抗を経て各スィ ッチ素子のゲ ー ト電極に接続さ.れている。 また、 スイ ッチ率子のゲー ト電極は、 書込み用発光素子のゲー ト電極にも接続される。 スィ ッチ素子 1\ のゲー ト電極にはスター トパルス 0S が加えられ、 スィ ッチ素子の カゾー ド電極には、 交互に転送用クロ ックパルス ø 1 , 2が加え られ、 書込み用発光素子の力ソー ド電極には、 書込み信号 ζΖ^ が加 えられている。
図 2は、 チップ上に形成された図 1の自己走査型発光素子アレイ の構造を示し、 図 2 Αは平面図、 図 2 Βは図 2 Αの X— X線断面図 である。 Ρ型の G a A s基板 1 0の上に、 P型の A l G a A sェピ タキシャル層 1 1 , N型の A l G a A sェピタキシャル層 1 2 , P 型の A l G a A sェピタキシャル層 1 3 , N型の A l G a A sェピ タキシャル層 1 4がこの順序で積層されて、 P N P N構造を形成し ている。 自己走査型発光素子アレイは、 この P N P N構造を利用 し て構成される。 図中、 2 1は P型 A l G a A s層 1 3のためのォ一 ミ ヅク電極、 2 2は N型 A l G a A s層 1 4のためのォ一ミ ヅク電 極、 2 3は P型 G a A s基板 1 0のためのォ一ミ ック電極 (裏面共 通電極) 、 6 0は保護膜、 7 0は VGA配線、 7 1は 01配線、 7 2 は ø 2配線、 7 3は 配線、 8 0はシフ ト部力ソー ド島、 8 1は 結合ダイオー ド D用力ソー ド島、 8 2は発光部用力ソー ド島、 9 0 は抵抗を、 それぞれ示している。 この構造では、 結合ダイオー ド D と して、 P N P N構造の上部 2層、 すなわち P型 A 1 G a A s層 1 3および N型 A l G a A s層 1 4で構成される P N接合を利用して いる。 また、 抵抗 9 0には、 P型 A l G a A s層 1 3を利用してい る。 ,
以上の構成の自己走査型発光素子アレイの動作を簡単に説明する( まず転送用クロ ックパルス 02の電圧が Lレベルで、 スィ ツチ素子 T 2 がオン状態である とする。 このとき、 スィ ッチ素子 T2 のザ一 ト電極の電位は の— 5 Vからほぼ 0 Vにまで上昇する。 この 電位上昇の影響はダイォー ド: Dによってスィ ツチ素子 T3 のゲ一 ト 電極に伝えられ、 その電位を約— 1 Vに (ダイオー ド Dの順方向立 上り電圧 (拡散電位に等しい) ) に設定する。 しかし、 ダイオー ド Dは逆バイ ァス状態であるためゲー ト電極 G i への電位の接続は行 われず、 ゲー ト電極 の電位は約— 5 Vのまま となる。 発光サイ リス夕のオン電圧は、 ゲー ト電極電圧 +ゲー ト ■ 力ソー ド間の P N 接合の拡散電位 (約 I V) で近似されるから、 次の転送用クロ ック パルス ø 2の Hレベル電圧は約一 2 V (スイ ッチ素子 T3 をオンせ るために必要な電圧) 以下であ り かつ約一 4 V (スイ ッチ素子 Τ5 をオンさせるために必要な電圧) 以上に設定しておけばスィ ツチ素 子 Τ3 のみがオンし、 これ以外のスィ ッチ素子はオフのままにする ことができる。 従って 2本の転送用クロ ックパルスでオン状態が転 送されることになる。
スター トパルス(? is は、 このような転送動作を開示させるための パルスであ り、 スター トパルス s を Hレベル (約 0 V ) にすると 同時に転送用クロ ックパルス 02 を Lレベル (約一 2〜約一 4 V) とし、 スィ ッチ素子 Ί をオンさせる。 その後すぐ、 スター トパル ス 0 s は Lレベルに戻される。 いま、 スイ ッチ素子 T 2 がオン状態にあるとすると、 スィ ッチ素 子 T2 のゲー ト電極の電位は、 VGAよ り上昇し、 約 0 Vとなる。 し たがって、 書込み信号 ø t の電圧が、 P N接合の拡散電位 (約 1 V ) 以下であれば、 発光素子 L 2 を発光状態とすることができる。
これに対し、 スイ ッチ素子 T i のゲー ト電極は約— 5 Vであ り、 スイ ッチ素子 T 3 のゲー ト電極は約一 1 Vとなる。 したがって、 発 光素子 1^ の書込み電圧は約一 6 V、 発光素子 L3 の書込み電圧は 約— 2 Vとなる。 これから、 発光素子 L2 のにみ書込める書込み信 号 tの電圧は、 — 1〜一 2 Vの範囲となる。 発光素子 L2 がオン、 すなわち発光状態に入る と、 発光強度は書込み信号 ί に流す電流 量で決められ、 任意の強度にて画像書込みが可能となる。 また、 発 光状態を次の発光素子に転送するためには、 書込み信号
Figure imgf000005_0001
ラ イ ン の電圧を一度 0 Vにまでおと し、 発光している発光素子をいつたん オフにしておく必要がある。
以上のような構成のダイオー ド結合型自己走査型発光素子アレイ の動作可能な電圧 (クロ ックパルスの Lレベル電圧) VL は、
^ L < V GON — 2 VD ― I lh V p
である。 ここで、 VG0N はオンしているサイ リス夕のゲー ト電圧で あ り、 VD は結合ダイ オー ド Dの順方向立ち上がり電圧、 I th はサ ィ リス夕がオンできる しきい電流、 R p はサイ リス夕のゲー トの寄 生抵抗である。 それぞれの値は、 V GON が約一 0 · 3 V、 V D は 1 . 3 Vヽ I th X R p は約 0 . 3 Vであ り、 VL < - 3 . I Vとなる。 更に、 安定動作を実現するには、 0. 2 V程度の余裕が必要であ り . 結局、 現状の自己走査型発光素子アレイ を動作させるには、 3 . 3 V程度の電圧が必要となる。 このため、 いわゆる 3. 0 V系電源で は動作できない。
以上の説明では、 P型基板の上に、 P型層, N型層, P型層, N 型層の順序で積層された P N P N構造について説明したが、 N型基 板の上に、 N型層, P型層, N型層, P型層の順序で積層された P N P N構造の場合には、 図 1 の構成において極性を変えたものにな る o 発 明 の 開 示
本発明の目的は、 動作電圧を引き下げて、 3 . 0 Vで動作する 自 己走査型発光素子アレイ を提供するこ とにある。
本発明の他の目的は、 論理機能を有する発光素子を提供するこ と にある。
本発明のさらに他の目的は、 論理機能を有する発光素子アレイ を 提供することにある。
本発明の発光素子は、 第 1 の導電型の基板上に、 第 1の導電型の 半導体層, 第 2の導電型の半導体層, 第 1の導電型の半導体層, 第 2の導電型の半導体層が積層された P N P N構造により構成され、 前記 P N P N構造のゲー ト層にォ一ミ ック接触するゲー ト電極を有 する少な く とも 1個の発光サイ リス夕 と、 前記ゲー ト層と少な く と も 1個の金属端子とのショ ッ トキ一接合によ り構成される少な く と も 1個のショ ヅ トキ一バリアダイオー ドとを含んでいる。
このような発光素子を用いて、 1次元状に配列され、 スィ ッチと して機能する複数個の第 1の発光サイ リス夕 と、 隣接する第 1の発 光サイ リス夕のゲ一 ト電極間を結合する結合ダイオー ドと、 1次元 状に配列され、 各ゲー ト電極が、 対応する前記各第 1の発光サイ リ ス夕のゲー ト電極に接続された複数個の第 2の発光サイ リス夕 とを 備えるダイオー ド結合型自己走査型発光素子アレイを構成する場合 には、 前記結合ダイオー ドとして、 P N接合の代わりに、 ショ ッ ト キ一接合よ りなるショ ヅ トキ一バリアダイォー ドを用いる。
ショ ッ トキ一接合は P N接合に比べて本質的に障壁高さが低く、 順方向立ち上がり電圧 V s は約 0 . 8 V程度となる。 このため、 電 源電圧は、 P N接合を結合素子と して使う場合よ り も約 0 . 5 V動, 作電圧を引き下げることができる。 したがって、 自己走査型発光素 子アレイ を、 3 . 0 Vで駆動することができる。
また、 P N P N構造のサイ リス夕の上層の P N接合を結合ダイォ — ドと して使う と、 このダイオー ドにしきい電流以上が流れると、 サイ リス夕がオンして しまい、 ダイォー ドが基板から絶縁されな く なってしまう。 しかし、 P N P構造の上に金属を設けたショ ッ トキ 一接合では、 サイ リス夕動作ができないため、 P N P構造によって 常に基板から絶縁された状態を保つこ とができる。 このため、 ショ ッ トキー接合を用いることによ り、 自己走査型発光素子アレイ と同 じプロセス, 素子構造で、 種々の論理回路, 論理機能を付加できる。 図面の簡単な説明
図 1 は、 5 Vで駆動され、 かつ、 シフ ト部と発光部を分離した夕 イ ブのダイオー ド結合自己走査型発光素子アレイの等価回路図であ る。
図 2 Aおよび図 2 Bは、 チップ上に形成された自己走査型発光素 子アレイ の平面図および断面図である。
図 3 Aおよび図 3 Bは、 実施例 1の発光素子の構造を示す平面図 および断面図である。
図 4 A〜図 4 Eは、 図 3の発光素子の製造方法を示す図である。 図 5は、 ショ ッ トキ一接合の電流一電圧特性を示す図である。
図 6は、 実施例 2 の自己走査型発光素子アレイ の等価回路図であ る。
図 7 Aおよび図 7 Bは、 図 6の自己走査型発光素子アレイ の構造 を示す平面図および断面図である。
図 8は、 実施例 3 の自己走査型発光素子アレイ の等価回路図であ る o
図 9 は、 実施例 4 の自己走査型発光素子アレイ の等価回路図であ る。
図 1 0 Aおよび図 1 0 Bは、 実施例 5 の発光素子の構成を示す回 路図、 動作を示す真理値表である。
図 1 1 Aおよび図 1 1 Bは、 図 1 O Aの発光素子の構造を示す平 面図および断面図である。
図 1 2 Aおよび図 1 2 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 3 Aおよび図 1 3 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 4は、 図 1 3の発光サイ リス夕の構成を示す平面図である。 図 1 5 Aおよび図 1 5 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 6 Aおよび図 1 6 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 7 Aおよび図 1 7 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 8 Aおよび図 1 8 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 1 9 Aおよび図 1 9 Bは、 実施例 5の発光素子の他の構成を示 す回路図、 動作を示す真理値表である。
図 2 O Aおよび図 2 0 Bは、 実施例 6の発光素子の構成を示す回 路図、 状態遷移動作を示す図である。
図 2 1 Aおよび図 2 1 Bは、 図 2 0の発光素子の構造を示す平面 図および断面図である。
図 2 2は、 実施例 6の発光素子の他の構成を示す回路図である。 図 2 3は、 実施例 7の 2次元マ ト リ ヅ クスの発光素子アレイ の回 路図である。
図 2 4は、 実施例 8の 1次元配列の発光素子アレイ の回路図であ o
図 2 5 Aおよび図 2 5 Bは、 図 2 4の発光素子アレイ の構造を示 す平面図および断面図である。 図 2 6は、 実施例 9の発光素子アレイの構成を示す回路図である c 図 2 7は、 図 2 6の発光素子アレイの駆動夕イ ミ ング波形を示す 図である。
図 2 8は、 実施例 1 0の自己走査型発光素子アレイの構成を示す 回路図である。
図 2 9は、 図 2 8の自己走査型発光素子アレイの構造を示す平面 図である。
図 3 0は、 図 2 8の自己走査型発光素子アレイの駆動パルスを示 す図である。 発明を実施するための最良の形態
実施例 1 .
本実施例は、 P N P N構造のゲー ト層にショ ッ トキ一接触端子を 持った発光素子である。 図 3に、 チップ上に形成された発光素子の 構造を示す。 図 3 Aは平面図、 図 3 Bは図 3 Aの X— X線断面図で ある。 第 1の導電型の G a A s基板 1 0の上に、 第 1の導電型の A I G a A sェピタキシャル層 1 1 , 第 2の導電型の A l G a A sェ ピタキシャル層 1 2, 第 1の導電型の A l G a A sェピタキシャル 層 1 3 , 第 2の導電型の A l G a A sェピタキシャル層 1 4がこの 順序で積層されて、 P N P N構造を形成している。 発光サイ リス夕 は、 この P N P N構造を利用.して作製される。
発光サイ リス夕は、 第 1の導電型の A l G a A s層 1 3上に形成 されたォ一ミ ック電極 2 1、 第 2の導電型の A l G a A s層 1 4上 に形成されたォーミ ック電極 2 2、 第 1の導電型の G a A s基板 1 0の裏面に形成されたォ一ミ ッ ク電極 (共通電極) を備えている。 6 0は保護膜である。
保護膜 6 0に閧けられたスルーホールを通して配線 4 0が第 1導 電型の A l G a A s層 1 3に直接にショ ッ トキー接触して、 ショ ッ トキ一バリ アダイオー ドを構成する。 以上の構成において、 第 1の導電型が P型, 第 2の導電型が N型 の場合、 3 0は力ソー ド配線、 4 0はダイ オー ドのショ ッ ト キ一接 触力ソー ド配線、 5 0はゲー ト配線である。 一方、 第 1の導電型が N型, 第 2の導電型が P型の場合、 3 0はアノー ド配線、 4 0はダ ィ オー ドのショ ッ トキ一接触アノー ド配線、 5 0はゲー ト配線であ る。
以上の構造の発光素子の製造方法を、 図 4 A〜図 4 Eを参照して 説明する。 なお、 第 1の導電型は、 P型であるものとする。 まず、 図 4 Aに示すよう に、 P型 G a A s基板 1 0上に、 P型 A l G a A sェピタキシャル層 1 1、 N型 A l G a A sェピタキシャル層 1 2, P型 A l G a A sェピタキシャル層 (ゲー ト層) 1 3、 N型 A 1 G a A sェビタキシャル層 (力ソー ド層) 1 4をェピタキシャル成長 させる。
次に、 図 4 Bに示すよう に、 力ソー ド層 1 4をパ夕一ニングし、 ゲー ト層 1 3を露出させる。 ゲー ト層 1 3上には、 Au Z nよ り な るゲー トォ一ミ ッ ク電極 2 1を、 力ソー ド層 1 4上には Au G e よ りなる力ソー ドォ一ミ ヅ ク電極 2 2を リ フ 1、オフで形成する。
次に、 図 4 Cに示すよう に、 素子分離をエッチングによって行う c 次に、 図 4 Dに示すよう に、 保護膜 6 0 と して、 S i 02 をブラ ズマ C VDで形成する。 保護膜 6 0に、 コ ンタ ク ト ホール 6 2を リ アクティ ブイ オンエッチング (R I E ) で形成する。
次に、 図 4 Eに示すよう に、 A 1膜をスパッタ リ ングで形成する c A 1膜をスパヅ夕で形成するこ とによ り、 A 1膜がゲー ト層 1 3に 接触する部分 4 2に、 初期のク リーニング効果で安定した金属一半 導体接触が実現できる。 この金属—半導体接触は、 ショ ッ ト キー接 合を形成し、 このショ ヅ トキ一接合はシ ョ ッ トキ一バリ アダイ ォ一 ドを構成する。
A 1膜をパターニングして、 カゾー ド配線 3 0, ショ ッ ト キー接 触力ソー ド配線 4 0 , ゲー ト配線 5 0を形成する。 G a A s基板 1 0の裏面に、 裏面電極 2 3を形成する。
以上のような構造の発光素子におけるショ ッ トキ一接触カソ一 ド 配線 4 0 とゲー ト配線 5 0 との間の電流—電圧特性、 すなわちショ ッ トキ一バリ アダイオー ドの電流—電圧特性を図 5に示す。 ショ ッ トキ一接触力ソー ド配線 4 0を基準に、 ゲー ト配線 5 0の電位を変 化させた。 シ ョ ヅ トキ一バリ アダイオー ドは、 P N接合に比べて本 質的に障壁高さが低く、 順方向立ち上がり電圧は約 0. 8 Vであ り、 逆方向電流は— Ι Ο ηΑ (― 5 V時) となった。
したがって、 このシ ョ ヅ トキ一バリ アダイオー ドを結合ダイォー ド Dに用いると、 P N接合を用いる場合よ り も、 約 0. 5 V動作電 圧を引き下げるこ とができ、 3 . 0系電源での動作が可能となる。
以上のように、 本実施例では、 P型基板を用いた P N P N構造の ゲー ト層上に A 1ショ ッ トキー接触を得た。 この構成では、 A 1配 線材料をそのままショ ッ トキー電極材料に使えるため、 工程が簡便 である。 しかし、 A 1配線材料とは別のショ ッ トキー電極を別に形 成してもよい。 この場合、 A u , A l, P t , T i, M o, W, W S i , T a S iなどの材料が使える。
以上のように、 P N P N構造のゲー ト層にショ ッ トキー接触端子 を持った発光素子を用いるこ とによって、 以下の各実施例で説明す るような論理機能を持った発光素子および発光素子ア レイ を、 さ ら には 3. 0 Vで駆動できる発光素子ア レ イ を実現できる。
実施例 2 ,
本実施例は、 シ ョ ッ トキ一バリ アダイオー ドを結合ダイオー ド と して使った自己走査型発光素子アレイである。 図 6に、 回路図を示 す。 この自己走査型発光素子アレイの構成は、 結合ダイオー ド Dが シ ョ ヅ トキ一バリ アダイオー ド S Bに置き換わっている以外は、 図 1の回路と同じである。
図 7 Aおよび図 7 Bに、 チップ上に形成されたダイォ一 ド結合自 己走査型発光素子ア レ イ の構造を示す。 図 7 Aは平面図、 図 7 Bは 図 7 Aの X — X線断面図である。 P型の G a A s基板 1 0上に、 P 型の A l G a A sェピタキシャル層 1 1 , N型の A l G a A sェピ タキシャル層 1 2 , P型の A l G a A sェピタキシャル層 1 3 , N 型の A l G a A sェピタキシャル層 1 4が、 この順序で積層されて、 P N P N構造を形成している。 発光素子アレイは、 この P N P N構 造を用いて作製される。
図中、 2 1 は P型 A l G a A s層 1 3のためのォ一ミ ヅク電極、 2 2は N型 A l G a A s層 1 4のためのォ一ミ ック電極、 2 3は P 型 G a A s基板 1 0のためのォ一ミ ヅク電極 (裏面共通電極) 、 6 0 は保護膜、 7 0は VGA配線、 7 1は 1配線、 7 2は 02配線、 7 3 は 配線、 8 0はシフ ト部力ソー ド島、 8 2 は発光部力ソ一 ド島、 8 3は結合ダイオー ドと して用いられるショ ッ トキ一バリ ア ダイオー ド、 9 0は抵抗である。 ショ ッ トキーバリ アダイオー ド 8 3 は、 A 1配線と N型 A l G a A s層 1 4 と金属—半導体接触によ り形成される。 また、 抵抗 9 0 は、 P型 A l G a A s層 1 3 によ り 形成される。
以上の構成のように、 ダイオー ド結合型自己走査型発光素子ァレ ィ における結合ダイォ一 ドに、 ショ ッ トキ一バリ アダイ オー ドを使 う と、 順方向電圧が P N接合ダイオー ドに比べて約 0 . 5 V低いた め、 = - 2 . 8 Vで安定した動作が可能となった。
実施例 3
本実施例は、 実施例 2の自己走査型発光素子アレイ において、 ス 夕一 トパルス 0S 端子を省略した自己走査型発光素子アレイである。 スター トパルス端子を省略するこ とによ り、 チップ上のボンディ ン グパヅ ドの数を減ら している。 図 6の回路においてスター トパルス 端子 ø s を省き、 クロ ックパルス端子 2 に兼ねさせている。
図 8 に、 その回路構成を示す。 この場合、 スィ ヅチ素子 Ί\ のゲ ー トは、 スター トパルス形成用のショ ヅ トキ一バリ アダイオー ド 9 1 を介してクロ ックパルス端子 ø 2に接続される。 ク ロ ヅクパルス 2がダイ オー ド 9 1 を介してスター トパルス として、 スィ ッチ素 子のゲー トに供給される。
本実施例の自己走査型発光素子アレイは、 実施例 2 と同様、 ショ ヅ トキ—バリ アダイオー ドを、 結合ダイオー ド と.して使用している ので、 よ り低い電源電圧で動作可能となる。
実施例 4
本実施例は、 実施例 2の自己走査型発光素子アレイにおいてス夕 — トパルス端子 S および VGA端子を省略した自己走査型発光素子 アレイ である。 スター トパルス端子および V GA端子を省略する こ とによ り、 チップ上のボンディ ングパッ ドの数を減ら している。 実 施例 3で説明した図 8 の回路において V GA端子を省き、 V GA電源 を 0 1 と 2のクロ ックパルスから合成する。
図 9 に、 その回路構成を示す。 VGA電源をクロ ックパルス 1 と ø 2から合成するために、 ダイオー ド一ダイオー ド ■ ロジッ クの 2 入力 O Rゲー ト 8 5 を用いる。 この O Rゲー トのダイオー ド と して、 ショ ッ トキ一バリ アダイオー ド 9 2 , 9 3 を用いている。
従来のように、 ダイオー ドと して、 ゲー ト —カゾー ド間の P N接 合を使う と、 このダイオー ドにある値以上の電流を流した場合、 こ の P N接合を含む P N P N寄生サイ リ ス夕がオンしてしまい、 VGA 端子の電圧は、 おおよそ V D (ダイ オー ドの順方向立ち上が り 電 圧) に固定されて しまう。 このため、 V GA ライ ンに流せる電流に は限度があった。 しかし、 本実施例のように、 P N接合の代わ り に ショ ッ トキーバリ アダイォ一 ド 9 2 , 9 3を使う ことで、 寄生サイ リス夕ができないため、 V GA ライ ンに流す電流値に制限がな く な つた。 この VGA ライ ンに流れる電流によ り、 自己走査型発光素子 アレイ の転送速度が規定されるため、 ショ ッ トキ一バリ アダイォー ドを使う ことによって、 高速に転送する自己走査型発光素子アレイ を実現できた。
以上の実施例では、 スター トパルス 0S 端子および VGA端子の両 方を省略したが、 VGA端子のみを省略してもよい。 この場合には、 図 1の回路において、 ショ ッ トキーノ リ ァダイオー ド 9 2, 9 3よ り なる 2入力 O Rゲー トを設けることになる。
実施例 5
本実施例は、 ダイオー ド—ダイオー ド · ロジックの 0 Rゲー トを 発光サイ リス夕のゲー ト上に設け、 2つ以上のゲー ト信号の論理和 によって発光状態をコン トロールできる発光素子である。
図 1 O Aはその回路構成を示す。 図 1 O Aに示すよう に、 3端子 サイ リス夕 (第 1の導電型は N型, 第 2の導電型は P型である) 9 4のゲー ト端子 Gにシ ョ ヅ トキ一ノ リ アダイオー ド 9 5 , 9 6よ り なるダイォ一 ドーダイオー ド · ロジックの 2入力 O Rゲー ト 1 3 0 が付加されている。 発光サイ リス夕 9 4のアノー ドはアノー ド端子 1 0 9に接続され、 力ソー ドは直接に接地され、 ゲー トはダイォー ド 9 5, 9 6の力ソー ド に接続されている。 ダイオー ド 9 5, 9 6 の力ソー ドは、 抵抗 1 2 0を介して接地されている。 ダイオー ド 9 5 , 9 6のァノ一 ドは、 アノー ド端子 1 1 0, 1 1 1 ( O Rゲー ト 1 3 0の入力端子) に接続されている。
図 1 1 Aおよび図 1 1 Bは、 図 1 O Aの発光サイ リ ス夕の構造を 示す図であ り、 図 1 1 Aは平面図、 図 1 1 Bは図 1 1 Aの X— X線 断面図である。 なお、 図 1 1 A, 図 1 1 Bにおいて、 図 3 A, 図 3 Bと同一の要素には、 同一の参照番号を付して示してある。 ダイォ — ド 9 5 , 9 6は、 アノー ド端子 1 1 0 , 1 1 1 と、 ゲー ト層 1 3 とのシ ョ ヅ トキ一接触によ り形成される。 抵抗 1 2 0は、 ゲー ト層 1 3の幅を細く し、 く びれ状態となるようにして形成した。 一方、 抵抗 1 2 0の他端はゲー ト層 1 3上に電極 2 1でォ一ミ ヅ ク接触を と り、 これに接続される配線 1 0 0は接地される。
3端子発光サイ リス夕 9 4は、 も とも とゲー ト とアノー ドの 2つ の端子でコ ン ト ロールされる論理回路と考えられる。 すなわち、 発 光状態 S ( 1が発光、 0が非発光を表す) は、 ゲー ト レベル G ( H レベルが 1、 Lレベルが 0を表す) とアノー ドレベル A (Hレベル が 1、 Lレベルが 0を表す) を使い、
S二 A AG" ( 1 )
で表される。 このため、 発光サイ リス夕 9 4をオンさせるには、 図 1 0 Bの真理値表に示すように、 O Rゲー ト 1 3 0の入力端子 1 1 0 , 1 1 1のレベルをそれぞれ , D2 とすると、 , D2 が共 に Lレベルのときにァノ一 ドレベル Aを Hレベルと したとき点灯さ せることができる。 なお、 真理値表において、 「 *」 は、 Hレベル および Lレベルのどちらでもよいことを表す。
以上の実施例では、 P N P N構造の第 1の導電型を N型, 第 2の 導電型を P型とした場合を示したが、 第 1の導電型が P型, 第 2の 導電型が N型の場合も、 同様に構成できる。 図 1 2 A, 図 1 2 Bに、 その回路図および真理値表を示す。 図 1 2 Aに示すよう に、 発光サ ィ リス夕 9 7のゲー トにダイオー ド一ダイオー ド · ロジックの 2入 力 A N Dゲー ト 1 3 2が付加されている。 この AN Dゲー トは、 シ ヨ ッ トキ一ノ リ アダイオー ド 9 5 , 9 6で構成される。 ショ ヅ トキ 一バリ アダイオー ドの向きが図 1 0 Aの場合とは逆向きになる。 発 光サイ リス夕 9 7のアノー ドは Hレベルに、 およびダイォー ド 9 5: 9 6のアノー ドは抵抗 1 2 0を介して Hレベルに接続される。
図 1 2 Aの構成において、 発光サイ リス夕の力ソー ド レベルを K ( Hレベルが 1、 Lレベルが 0を表す) とすると、 発光状態 Sは、
S = Κ Λ G ( 2 )
で表される。 このため、 発光サイ リス夕 9 7をオンさせるには、 図 1 2 Bの真理値表に示すように、 ANDゲー ト 1 3 2の入力端子 1 1 2 , 1 1 3のレべル01 3 D2 が共に Hレベルのときに力ソー ド レベル Kを Lレベルと したとき点灯させるこ とができる。
また、 第 1の導電型が N型, 第 2の導電型が P型の場合でも、 ダ ィオー ド—ダイオー ド · ロジックの 2入力 AN Dゲー ト と組み合わ せるこ ともできる。 その場合の回路構成および真理値表を図 1 3 A 図 1 3 Bに示す。 図 1 4に、 回路の構造を示す。 図中、 1 3は発光 サイ リ ス夕 9 7のゲー ト層、 2 1はォ一ミ ッ ク電極、 1 3 2はダイ ォ— ドーダィ ォ— ド . ロジ ッ クの 2入力 ANDゲー ト、 1 1 2 , 1 1 3は ANDゲー ト 1 3 2の入力端子、 1 1 4は ANDゲー ト 1 3 2の出力端子である。 ANDゲー ト 1 3 2は、 図 1 4に示すよう に、 発光サイ リ ス夕のゲー ト層 1 3 とは独立した島の上に形成される。
図 1 3 Bの真理値表に示すよう な ANDゲー ト 1 3 2の入カレべ ル01 , D2 と、 発光サイ リ ス 夕 9 7のァノ一 ド レベル Aとの組み 合わせによ り、 発光サイ リ ス夕 を点灯するこ とができる。
次に、 第 1の導電型が P型, 第 2の導電型が N型の場合の回路図 を図 1 5 Aに示す。 発光サイ リ ス夕 9 4のゲー トにダイ オー ド 一夕" ィォ一 ド · ロジ ッ クの 2入力 O Rゲ一 ト 1 3 0が付加される。 O R ゲー トは、 シ ョ ッ トキ一バリ アダイオー ド 9 5 , 9 6で構成される。
このよう な回路では、 図 1 5 Bの真理値表に示すよう な O Rゲ一 ト 1 3 0の入力 レベル D t , D 2 と、 発光サイ リ ス夕 9 4のカ ソー ド レベル Kとの組み合わせによ り、 発光サイ リス夕 を点灯する こ と ができる。
以上では、 発光サイ リ ス夕のゲー ト にダイ オー ド —ダイ オー ド · ロジ ッ クの 0 Rゲー トあるいは A N Dゲー ト を付加 した例を示した が、 アノー ドまたは力ソー ドに 0 Rゲー トあるいは A N Dゲー ト を 付加しても よい。 式 ( 1 ) , ( 2 ) で示したよう に、 アノー ド また は力ソー ド とゲー ト との論理値が逆のと きにオン しているため、 N 0 Tゲー ト を準備しな く ても、 種々の論理を実現できる。 論理機能 を有する発光素子の例を図 1 6〜図 1 9に示す。
図 1 6 Aは、 発光サイ リ ス夕 9 4のアノー ドにシ ョ ヅ トキ一バ リ ァダイ オー ド 9 8を付加した発光素子である。 ダイ オー ド 9 8の力 ソー ド端子のレベルを D、 発光サイ リ ス夕 9 4の抵抗 1 2 0を介し たアノー ド端子のレベルを A、 ゲー ト端子のレベルを Gとする と、 この発光素子は、 図 1 6 Bの真理値表に示すよう に動作する。 図 1 7 Aは、 発光サイ リ ス夕 9 4のアノー ドに、 ショ ッ トキーバ リ アダイ オー ド 9 5, 9 6 よ り なる 2入力 O Rゲー ト 1 3 0 を付加 した発光素子である。 この発光素子は、 図 1 7 Bの真理値表に示す よう に動作する。
図 1 8 Aは、 発光サイ リス夕 9 7の力 ソー ドにショ ッ トキ一バ リ ァダイ オー ド 9 8 を付加した例である。 この発光素子は、 図 1 8 B の真理値表に示すよう に動作する。
図 1 9 Aは、 発光サイ リ ス夕 9 7の力ソー ドに、 ショ ヅ トキ一パ リ アダイ オー ド 9 5, 9 6 よ り なる 2入力 A N Dゲー ト 1 3 2 を付 加した発光素子である。 この発光素子は、 図 1 9 Bの真理値表に示 すよう に動作する。
以上の各実施例では、 各論理ゲー トの入力が 2本以下の場合につ いて述べたが、 同様の考え方で 3本以上に拡張できるこ とは、 当業 者であれば容易に理解できるであろう 。 '
実施例 6
本実施例は、 順序回路と して R S— F F (セ ッ ト - リ セ ッ ト ' フ リ ップフ ロ ッ プ) を付加し、 発光状態をコ ン ト ロールできる発光素 子である。
図 2 O A , 図 2 0 Bに、 発光素子の構成と、 状態遷移動作を示す。 状態遷移動作を表す図 2 0 Bでは、 2 つの状態 [ O N ] と [ O F F ] から、 セ ッ ト , リ セ ッ トパルスによ って、 状態が変化する様子 を表している。 この構成によれば、 発光サイ リ ス夕 9 7 がオン状態 を保持する特性を生かし、 セ ッ ト端子 1 4 0 およびリ セ ッ ト端子 1 4 2 をシ ョ ヅ トキ一バ リ アダイ オー ド 9 5 , 9 6 で付加した。 セ ッ ト端子 1 4 0 を H レベルとするこ とで、 発光サイ リ ス夕 9 7 のゲー ト端子の電圧が基板電位に近づき、 発光サイ リ ス夕がオンする。 ォ ン状態で リ セ ヅ ト端子 1 4 2 を H レベルとする と、 ショ ヅ トキ一バ リ アダイ オー ド 9 5 の立ち上がり電圧のほう がオン状態の発光サイ リ ス夕の力ソー ド電圧よ り も絶対値と して小さ く な り、 ショ ッ トキ 一バリ アダイオー ド 9 5の立ち上がり電圧でクランプされる。 この ため、 発光サイ リ ス夕 9 7はオフ状態となる。
第 1 の導電型が P型, 第 2の導電型が N型である構造例を図 2 1 A , 図 2 1 Bに示す。 図 2 1 Aは平面図、 図 2 1 Bは図 2 1 Aの X — X線断面図である。 図中、 1 4 0はセ ッ ト端子、 1 4 1 はカソ一 ド端子、 1 4 2はリセ ッ ト端子、 1 4 3 , 1 4 4は抵抗である。 な お、 その他の構成要素で、 図 3の構成要素と同一の要素には、 同一 の参照番号を付して示している。 この構造では、 リセッ ト端子用の ショ ヅ トキ一バリ アダイオー ド 9 5を発光サイ リス夕 9 7のカソー ド島 1 4の上に作製している。
さ らに、 2個の発光サイ リス夕を用い、 セ ッ ト端子, リセッ ト端 子を 2個ずっと し、 それぞれの論理積によ り コン ト ロールできる構 成例を図 2 2 に示す。 図中、 1 4 5 , 1 4 6は 2個の発光サイ リス 夕を、 1 4 7 , 1 4 8 , 1 4 9 は抵抗を、 S Bはショ ッ トキ一パリ ァダイオー ドを示す。 各発光サイ リス夕 1 4 5, 1 4 6 を 2本のァ ドレス線でコン ト ロールできるようになるため、 任意のビヅ トをセ ヅ ト //リセ ッ トできる、 ス夕ティ ヅクなメモ リ として使える。 もち ろん、 セ ッ ト /リセ ッ ト端子を 3個以上とすることも可能である。 実施例 7
本実施例は、 図 1 2 Aに示した実施例 5のダイオー ド—ダイォー ド - ロジックの A N Dゲー ト付き発光素子を用いて、 2次元マ ト リ ックス配列の発光素子アレイ を実現したものである。
図 2 3 に、 その回路を示す。 発光サイ リス夕 1^ ( 1 = 1 , 2 , 3 , …ヽ j = 1 , 2 , 3 , ···) が、 i行 X j 行のマ ト リ ヅクス状に 配列され、 各発光サイ リス夕のゲー トには、 2個の.ショ ッ トキーバ リアダイオー ド S Bによ り構成される 2入力 A N Dゲー トが接続さ れている。 A N Dゲー トの 2個の入力端子は、 それぞれ、 行ライ ン R i ( i = 1 , 2 , 3 , ·..) および列ライ ン C j ( j = 1, 2 , 3, ···) に接続されている。 なお、 図では、 図面を簡単にするために、 4行 x 4列のマ ト リ ックス状配列を示している。
発光サイ リ ス夕 Tij の各ゲー トは、 また、 対応する各抵抗 Rを介 して P N P N構造の基板電位端子 Vsub に接続され、 発光サイ リ ス 夕の各力ソー ドは、 抵抗 R κ を介して共通のカゾー ド端子 Κに接続 されている。
以上のような構成の 2次元マ ト リ ックス発光素子アレイ において は、 図 1 2 Βの真理値表で説明したように、 行ライ ン R iおよび列 ライ ン C j がともに Hレベルのとき、 端子 Kが Lレベルでサイ リス 夕 T ^が点灯する。 また、 ある発光.サイ リス夕が点灯した状態でも、 別の発光サイ リス夕を指定すれば、 この指定された発光サイ リ ス夕 も同時に点灯できる。 すなわち、 複数の発光サイ リス夕をス夕ティ ックに点灯できる。
以上の実施例では、 A N Dゲー トを用いたが、 O Rゲー トを用い ることもできることは、 当業者には容易に理解できるであろう。 実施例 8
本実施例は、 図 1 2 Aに示した実施例 5のダイオー ド—ダイォー ド · ロジックの A N Dゲー ト付き発光素子を用いて、 1 次元配列の 発光素子アレイ を実現したものである。
図 2 4に、 その回路構成を示す。 発光サイ リス夕 , L 211 , L 311 , …が 1 次元に配列されており、 各発光サイ リス夕 Lのゲ一 トには、 3個のシ ョ ヅ トギーバリ アダイオー ド S Bよ り なる 3入力 A N Dゲー ト 1 5 0が設けられている。 これら各 A N Dゲー トの 3 個の入力端子は、 3組の信号線 ( Ai , A2 , A3 ) 、 ( B! , Β 2 , Β 3 ) 、 ((^ , Ο^ , ί^ ) にマ ト リ ッ クス状に接続するこ とによって、 9 本の信号線 ( A 〜Α3 , Β 1 〜 Β 3 , C ! 〜 C 3 ) によって、 2 7個の発光サイ リス夕の発光をコン ト ロールでき る (図では、 A N Dゲー ト 1 5 0の入力端子の 1つが信号線 に つながつている部分しか描いていないが、 実際にはこの 3倍の発光 サイ リス夕が並ぶ) 。 各発光サイ リ ス夕 Lの力ソー ドは、 抵抗 RK を介して ライ ン に接続され、 各発光サイ リス夕のゲー トは、 抵抗 Rを経て、 基板電 位端子 Vsub に接続されている。
図 2 5 A, 図 2 5 Bに、 チップ上に形成された発光素子アレイの 構造を示す。 図 2 5 Aは平面図、 図 2 5 Bは図 2 5 Aの X— X線断 面図である。 図中、 図 3の構成要素と同一の要素には、 同一の参照. 番号を付して示している。 なお、 図 2 5 A, 図 2 5 Bでは抵抗 RK は図示していない。 これら図から、 信号線 〜Α3 , Β ! 〜 Β 3 , C ! 〜 C 3 がべ一ス層 1 3 と接触して、 シ ョ ヅ トキ一バリ アダイォ — ド S Bを構成していることがわかる。
このような発光素子アレイでは、 A N Dゲー ト 1 5 0の入力がす ベて H レベルで、 φλ ライ ンが L レペルのとき、 発光サイ リ ス夕が 点灯する。 したがって、 複数の発光サイ リス夕をスタティ ックに点 灯できる。
実施例 9
本実施例は、 図 2 4に示した実施例 8の回路に、 発光サイ リ ス夕 列をもう 1列設けたものである。 すなわち、 3入力 A N Dゲー ト付 き発光サイ リス夕 Lを使った発光サイ リス夕アレイ を、 データを記 憶するメモ リ用と し、 さらに発光サイ リス夕 列を設けたもので ある。 図 2 6に、 回路構成を示す。 各発光サイ リス夕 L ' のゲー ト は、 対応する発光サイ リス夕 Lのゲー トに接続され、 各発光サイ リ ス夕 L ' の力ソー ドは抵抗 RK Lを介して 0L ライ ンに接続されて いる。
この構成では、
Figure imgf000020_0001
ライ ンに接続されている発光サイ リス夕 Lを メモ リ素子と して使い、 データを書込んだ後、 < ライ ンを L レべ ルとすることで、 発光サイ リス夕 Lに記憶されているデ一夕に した がって発光サィ リス夕 L ' が点灯する。
図 2 6の回路を駆動するタイ ミ ング波形の一例を図 2 7 に示す。 2 7個の発光サイ リス夕 Lを同時点灯する場合について説明する。 2 7点のデータを 0i ライ ンに接続された発光サイ リ ス夕 Lに記憶 させ、 その後、 0L ライ ンを Lレベルとする こ とで、 φγ ライ ンの データに従って発光サイ リ ス夕 L ' が点灯する。 図 2 6では、 各発 光サイ リ ス夕 L ' の力ソー ドは直接 L ライ ンに接続されているた め、 φ ライ ンを駆動する ドライバ (図示せず) は、 点灯数に応じ た電流を供給でき る回路となっている。
実施例 1 0
本実施例は、 2入力 A N Dゲー ト と 自己走査型発光素子アレイ と を組み合わせた例である。 図 2 8に、 その回路構成を示す。 ゲー ト 間がショ ッ トキ一バリ アダイオー ド S Bで接続された発光サイ リ ス 夕 T列よ り なるシフ ト部 1 6 0と、 メモ リ用の発光サイ リ ス夕 M列 よ りなるメモ リ部 1 6 2 と、 点灯用の発光サイ リ ス夕 L列よ り なる 発光部 1 6 4 とを備え、 メモ リ部サイ リ ス夕 Mのゲー トは、 ショ ヅ トキ一バリ アダイ オー ドで構成される 2入力 ANDゲー ト 1 7 0に 接続され、 A N Dゲー トの入力端子は、 書込みライ ン WR I T Eお よびシフ ト部サイ リ ス夕 Tのゲー トにそれぞれ接続されている。 メ モ リ部サイ リ ス夕 Mのゲー トは、 また、 対応する発光部サイ リ ス夕 Lに接続されている。
メモ リ部サイ リ ス夕の力ソー ドは、 抵抗を介して M ライ ンに接 続され、 発光サイ リ ス夕の力ソー ドは、 抵抗を介して ø L ライ ンに 接続されている。
なお、 シフ ト部 1 6 0の構成は、 図 6に示した自己走査型発光素 子アレイ のシフ ト部と同じ構成である。
以上の構成において、 シフ ト部 1 5 0が指定するメモ リ部サイ リ ス夕 Mを点灯させたい場合は、 WR I T Eライ ンを Hレベルと し、 点灯させた く ない場合は Lレベルとする。 この情報は、 メモ リ部サ イ リス夕 Mに記憶され、 発光部サイ リ ス夕 Lは発光ライ ン 0L を L レベルと した とき、 この情報に基づいて点灯する。
以上の構成を採るこ とによ り、 複数の発光デ一夕をメ モ リ部サイ リ ス夕 M上に書き込んだ上で、 一度に発光部サイ リ ス夕 Lを同時点 灯することによ り、 積分光量を稼ぐことができる。
図 2 8の構造例を、 図 2 9 に示す。 図 2 9では、 0 M および 0 L ラインと発光サイ リス夕 M, Tの力ソー ドとの間の抵抗は図示を省 略した。 なお図 2 9において、 図 3 と同一の構成要素には同一の参 照番号を付して示す。 ただし、 2 4は、 ショ ッ トキー電極を示して いる。
図 3 0に、 8個の発光サイ リス夕を一区切り として発光させる駆 動パルスの例を示す。 シフ ト部 1 6 0の指定する発光素子番号のメ モ リ部サイ リス夕 Mをオンさせるには、 WR I T E端子を Hレベル と し、 オンさせないときは Lレベルとする。 第 1〜第 8の 8発光素 子用デ一夕セッ トをメモ リ部サイ リス夕 I^ 〜M8 に記憶させた後、 WR I T E端子を Lレベルと し、 φ ライ ンを Lレベルとすること で、 発光部サイ リス夕 〜 L8 のう ち、 WR I T E端子に入力さ れたデ一夕によって指定されるサイ リス夕が点灯する。 その後、 M ライ ンを Hレベルと して、 メ モ リ素子を消去する。 所定の点灯 時間の後に、 φ ライ ンを Ηレベルと して、 発光部サイ リ ス夕 Lを 消灯した後、 次の第 9〜第 1 6の 8発光素子用データセ ッ トを WR I Τ Ε端子から読み込んでい く 。
このよう に、 8発光点を一区切り と し、 この区切り毎に ライ ンを Lレベルとして発光させている。 このような駆動方法を採るこ とによ り、 チップ側の構成は同じでも駆動波形を変化させることに よって同時点灯数を変更できる。 産業上の利用可能性
本発明によれば、 Ρ Ν Ρ Ν構造を利用して、 発光サイ リ ス夕 とシ ョ ッ トキ一バリアダイオー ドとを含む発光素子を実現した。 このよ うな発光素子を用いて、 3. 0 Vで動作する自己走査型発光素子ァ レイ、 さ らには、 論理機能を有する発光素子および発光素子アレイ を構成できる。 これらの発光素子および発光素子アレイは、 種々の 装置への応用が可能である。

Claims

請 求 の 範 '囲
1 . 第 1の導電型の基板上に、 第 1の導電型の半導体層, 第 2の導 電型の半導体層, 第 1の導電型の半導体層, 第 2の導電型の半導体 層が積層された P N P N構造によ り構成され、 前記 P N P N構造の ゲー ト層にォ一ミ ック接触するゲー ト電極を有する少な く とも 1個 の発光サイ リス夕 と、
前記ゲー ト層と少な く とも 1個の金属端子とのショ ッ トキ一接合 によ り構成される少な く とも 1個のショ ッ トキ一バリアダイォ一 ド とを含む発光素子。
2. 前記金属端子は、 Au, A l , P t , T i, M o , W, W S i T a S iよ りなる群から選ばれた金属よ りなる、 請求項 1に記載の 発光素子。
3. 前記 P N P N構造は、 A l G aA sで形成され、 前記金属端子 は、 A 1配線で形成される、 請求項 1 に記載の発光素子。
4. 1次元状に配列され、 スィ ッチと して機能する複数個の第 1の 発光サイ リス夕 と、
隣接する第 1の発光サイ リス夕のゲー ト電極間を結合する結合ダ ィオー ドと、
1次元状に配列され、 各ゲー ト電極が、 対応する前記各第 1の発 光サイ リス夕のゲー ト電極に接続された複数個の第 2の発光サイ リ ス夕 とを備え、
前記第 1および第 2の発光サイ リス夕は、 請求項 1に記載の発光 素子の発光サイ リス夕によ り構成され、
前記結合ダイオー ドは、 請求項 1に記載の発光素子のショ ッ トキ —バリアダイオー ドで構成されている、 自己走査型発光素子アレイ
5 . 1 次元状に配列され、 スイ ッチと して機能する複数個の第 1 の 発光サイ リス夕 と、
隣接する第 1 の発光サイ リ ス夕のゲー ト電極間を結合する結合ダ ィオー ドと、
前記各第 1 の発光サイ リス夕に、 各負荷抵抗を介して接続される 電源電圧ライ ンと、
前記 1 次元状に配列された各第 1 の発光サイ リ ス夕に、 それぞれ 1素子おきに接続される 2相のクロックパルスライ ンと、
前記 2相のクロ ックパルスライ ンの一方を、 最初に発光すべき第 1 の発光サイ リス夕のゲ一 ト電極に接続するスター トパルス形成用 ダイオー ドと、
1次元状に配列され、 各ゲー ト電極が、 対応する前記各第 1の発 光サイ リス夕のゲー ト電極に接続された複数個の第 2の発光サイ リ ス夕 とを備え、
前記第 1および第 2の発光サイ リス夕は、 請求項 1 に記載の発光 素子の発光サイ リス夕によ り構成され、
前記結合ダイオー ドおよび前記スター トパルス形成用ダイオー ド は、 請求項 1 に記載のシヨ ッ トキーバリ ァダイォ一 ドで構成されて いる、 自己走査型発光素子アレイ 。
6 . 1次元状に配列され、 スィ ッチと して機能する複数個の第 1 の 発光サイ リス夕 と、
隣接する第 1の発光サイ リス夕のゲー ト電極間を結合する結合ダ ィオー ドと、
前記各第 1の発光サイ リ ス夕に、 各負荷抵抗を介して接続される 電源電圧ライ ンと、
前記 1次元状に配列された各第 1 の発光サイ リ ス夕に、 それぞれ 1素子おきに接続される 2相のクロックパルスライ ンと、
前記 2相のクロ ックパルスライ ンを、 前記電源電圧ライ ンに接続 するダイオー ド一ダイオー ド · ロジックの 2入力 0 Rゲー トまたは 2入力 A N Dゲー ト と、
1次元状に配列され、 各ゲー ト電極が、 対応する前記各第 1 の発 光サイ リス夕のゲー ト電極に接続された複数個の第 2の発光サイ リ ス夕 とを備え、
前記第 1および第 2の発光サイ リス夕は、 請求項 1 に記載の発光 素子の発光サイ リス夕によ り構成され、
前記結合ダイオー ドおよび前記 0 Rゲー トまたは A N Dゲー トは、 請求項 1 に記載の発光素子のショ ッ トキ一バリ アダイオー ドで構成 されている、 自己走査型発光素子アレイ。
7 . 1次元状に配列され、 スィ ッチとして機能する複数個の第 1 の 発光サイ リス夕 と、
隣接する第 1 の発光サイ リス夕のゲ一 ト電極間を結合する結合ダ ィ オー ド と、
前記各第 1の発光サイ リス夕に、 各負荷抵抗を介して接続される 電源電圧ライ ンと、
前記 1 次元状に配列された各第 1 の発光サイ リ ス夕に、 それぞれ 1素子おきに接続される 2相のク ロ ヅ クパルスライ ンと、
前記 2相のクロ ックパルスライ ンの一方を、 最初に発光すべき第 1の発光サイ リス夕のゲー ト電極に接続するス夕一 トパルス形成用 ダイオー ドと、
前記 2相のクロ ックパルスライ ンを、 前記電源電圧ライ ンに接続 するダイオー ド一ダイオー ド · ロジックの O Rゲー トまたは A N D ゲー ト と、
1 次元状に配列され、 各ゲー ト電極が、 対応する前記各第 1 の発 光サイ リス夕のゲ一 ト電極に接続された複数個の第 2の発光サイ リ ス夕 とを備え、
前記第 1および第 2の発光サイ リス夕は、 請求項 1 に記載の発光 素子の発光サイ リ ス夕によ り構成され、
前記結合ダイオー ド, 前記スター トパルス用ダイオー ド, および 前記◦ Rゲー トまたは A N Dゲー トは、 請求項 1に記載のショ ッ ト キ一バリ アダイオー ドで構成されている、 自己走査型発光素子ァレ ィ 。
8. 第 1の導電型の基板上に、 第 1の導電型の半導体層, 第 2の導 電型の半導体層, 第 1の導電型の半導体層, 第 2の導電型の半導体 層が積層された P N P N構造によ り構成された少な く とも 1個の発 光サイ リ ス夕 と、
前記 P N P N構造のいずれかの半導体層に形成された少な く とも 1個のショ ッ トキーパリ アダイオー ドで構成され、 発光状態をコ ン ト ロ一ルする論理回路とを備える発光素子。
9. 前記論理回路は、 ダイオー ド —ダイオー ド ' ロジックの 0 Rゲ ー トである、 請求項 8に記載の発光素子。
1 0. 前記論理回路は、 ダイオー ド—ダイオー ド ' ロジックの A N Dゲー トである、 請求項 8に記載の発光素子。
1 1 . 前記論理回路は、 セ ヅ ト * リセッ ト ' フ リ ッ プフ ロ ッ プであ る、 請求項 8に記載の発光素子。
1 2. 2次元マ ト リ ックス状に配列された複数個の発光サイ リ ス夕 と、
前記各発光サイ リス夕のゲー ト電極に接続され、 入力端子が 2個 の O Rゲー トまたは AN Dゲ一 ト と、
前記 2個の入力端子の一方が接続された行ライ ンと、
前記 2個の入力端子の他方が接続された列ライ ンとを備え、 前記発光サイ リス夕と前記 O Rゲー ト または ANDゲー ト とは、 請求項 9 または 1 0に記載の発光素子によ り構成されている、 2次 元マ ト リ ヅ クス発光素子アレイ 。
1 3. 1次元状に配列された複数個の発光サイ リス夕 と、
前記各発光サイ リス夕のゲー ト電極に接続され、 入力端子が N個 (Nは 2以上の整数) の O Rゲー トまたは ANDゲー ト と、
前記 O Rゲー トまたは ANDゲー トの入力端子にマ ト リ ックス状 に接続された N XN本の信号線とを備え、
前記発光サイ リス夕と前記 O Rゲー トまたは ANDゲー ト とは、 請求項 9 または 1 0に記載の発光素子によ り構成されている、 発光 素子アレイ。
1 4. 1次元状に配列され、 メモリ と して機能する複数個の第 1の 発光サイ リス夕 と、
前記各第 1の発光サイ リス夕のゲー ト電極に接続され、 入力端子 が N個 ( Nは 2以上の整数) の O Rゲー ト または ANDゲー ト と、 前記 0 Rゲー トまたは A N Dゲー トの入力端子にマ ト リ ックス状 に接続された N XN本の信号線と、
1次元状に配列され、 各ゲー ト電極が、 対応する前記各第 1の発 光サイ リ ス夕のゲー ト電極に接続された複数個の第 2の発光サイ リ ス夕 とを備え、
前記第 1の発光サイ リス夕 と前記 O Rゲー トまたは ANDゲー ト とは、 請求項 9または 1 0に記載の発光素子によ り構成されている、 発光素子アレイ 。
1 5. 1次元状に配列され、 スィ ッチと して機能する複数個の第 1 の発光サイ リ ス夕 と、
隣接する第 1の発光サイ リス夕のゲー ト電極間を結合する結合ダ ィオー ドと、
前記 1次元状に配列された各第 1の発光サイ リス夕に、 それぞれ 1素子おきに接続される 2相のクロ ックパルスライ ンと、
1次元状に配列され、 メモ リ と して機能する複数個の第 2の発光 サイ リ ス夕 と、
前記第 2の発光サイ リス夕にデータを書込むための書込みライ ン と、
前記第 2の各発光サイ リス夕のゲー ト電極に接続され、 入力端子 が 2個の O Rゲー トまたは A N Dゲー ト と、
前記 2個の入力端子の一方は前記書込みライ ンに接続され、 他方 の入力端子は対応する第 1の発光サイ リス夕のゲー ト電極に接続さ れ、
1次元状に配列され、 各ゲー ト電極が、 対応する前記各第 2 の発 光サイ リス夕のゲー ト電極に接続された複数個の第 3の発光サイ リ ス夕 とを備え、
前記第 1 , 第 2および第 3 の発光サイ リ ス夕と、 前記結合ダイォ ー ドと、 前記 0 Rゲー トまたは A N Dゲー ト とは、 請求項 9 または 1 0 に記載の発光素子によ り構成されている、 自己走査型発光素子 アレイ 。
1 6 . 3 . 0 Vで動作することを特徴とする請求項 4 , 5, 6 また は 7 に記載の自己走査型発光素子アレイ。
1 7 . 3 . 0 Vで動作することを特徴とする請求項 1 5 に記載の自 己走査型発光素子ァレィ。
1 8 . 3 . 0 Vで動作することを特徴とする請求項 1 2 に記載の 2 次元マ ト リ ヅ クス発光素子アレイ 。
1 9. 3. 0 Vで動作するこ とを特徴とする請求項 1 3に記載の発 光素子ァレィ。
2 0. 3. 0 Vで動作することを特徴とする請求項 1 4に記載の発 光素子ァレィ。
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