KR20150144353A - 발광장치 및 이의 제조방법 - Google Patents

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Abstract

발광장치 및 이의 제조방법이 개시된다. 이러한 발광장치는, 다수의 발광 사이리스터, 활성화 파트, 제1 연결배선, 제2 연결배선 및 제3 연결배선을 포함한다. 다수의 상기 발광 사이리스터는 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다. 상기 활성화 파트는 상기 발광 사이리스터를 활성화시킨다. 상기 제1 연결배선은 상기 게이트 전극들을 상기 활성화 파트에 연결한다. 상기 제2 연결배선은 활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선은 상기 캐소드 전극들을 상기 제2 연결배선에 연결한다. 이때, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는 각각 상기 제1 연결배선 및 상기 제2 연결배선을 형성하는 금속과의 합금이 되는 것을 방지하기 위한 장벽층을 포함한다.

Description

발광장치 및 이의 제조방법{LIGHT GENERATING DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 발광장치 및 이의 제조방법에 관한 것으로 보다 상세히 프린터 등에 적용될 수 있는 발광장치 및 이의 제조방법에 관한 것이다.
개인용 컴퓨터가 널리 보급되어짐에 따라서 컴퓨터의 화면을 용지에 출력하기 위한 프린터들 또한 많이 사용되어지고 있다. 이러한 프린터들은 도트 프린터, 버블젯 프린터, 레이저 프린터 등으로 발전되어 왔다.
이중, 레이저 프린터가 빠른 속도 및 해상도 면에서 우수하여 많이 사용되어지고 있다. 그러나, 레이저 프린터는 광학장치로 인해서 그 사이즈가 증가되는 문제가 있어, LED를 이용하여 컴팩트한 사이즈로 줄일 수 있는 기술이 개발되어 레이저 프린터를 대체해 나가고 있다.
이러한 프린터는 발광 사이리스터를 배열하고, 발광 사이리스터를 제어함으로써, 드럼에 빛을 쪼이거나, 쪼이지 않거나 디지털화하여 드럼에 염료입자를 부착시키고 열을 가해 종이에 인쇄하는 방식이다.
그런데, 이러한 발광 사이리스터의 캐소드 전극 및 게이트 전극을 구성하는 금속 물질이 캐소드 전극을 연결하는 배선 및 게이트 전극을 구성하는 금속 물질과 합금을 형성하여, 캐소드 전극 및 게이트 전극의 일부가 배선에 빨려들어가 캐소드 전극 및 게이트 전극이 박리되는 계면박리가 발생되는 문제점이 있다.
그에 따라서, 본 발명이 해결하고자 하는 과제는, 이러한 계면 박리를 해소할 수 있는 발광장치 및 발광사이리스터를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 이러한 발광장치 및 발광 사이리스터를 간단하게 제조할 수 있는 방법을 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 일 실시예에 의한 발광장치는, 다수의 발광 사이리스터, 활성화 파트, 제1 연결배선, 제2 연결배선 및 제3 연결배선을 포함한다. 다수의 상기 발광 사이리스터는 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다. 상기 활성화 파트는 상기 발광 사이리스터를 활성화시킨다. 상기 제1 연결배선은 상기 게이트 전극들을 상기 활성화 파트에 연결한다. 상기 제2 연결배선은 활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선은 상기 캐소드 전극들을 상기 제2 연결배선에 연결한다. 이때, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는 각각 상기 제1 연결배선 및 상기 제2 연결배선을 형성하는 금속과의 합금이 되는 것을 방지하기 위한 장벽층을 포함한다.
예컨대, 상기 장벽층은, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 최상층부에 형성되거나, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성될 수 있다.
이때, 상기 장벽층이 상기 캐소드 전극 및 상기 게이트 전극의 중간층의 어느 하나 이상에 형성된 경우, 상기 캐소드 전극 및 상기 게이트 전극은 상기 장벽층의 상부 및 하부 금속층이 서로 상이하게 구성될 수 있다.
또한, 상기 장벽층의 상부 금속층은 금(Au), 알루미늄(Al), 구리(Cu) 또는 이들 중 하나 이상의 금속이 포함된 합금으로 형성될 수 있다.
예컨대, 상기 장벽층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함할 수 있다.
본 발명의 예시적인 일 실시예에 의한, 발광 사이리스터는, 애노드 전극, 캐소드 전극 및 게이트 전극을 포함하는 발광 사이리스터로서, 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는, 장벽층을 포함하고, 상기 장벽층은 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 최상층 또는 상기 장벽층은 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성된다.
이때, 상기 장벽층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함할 수 있다.
한편, 상기 장벽층은, 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나 이상의 최상층부에 형성되거나, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성될 수 있다.
예컨대, 상기 장벽층이 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극의 어느 하나의 중간층에 형성된 경우, 상기 캐소드 전극 및 상기 게이트 전극은 상기 장벽층의 상부 및 하부 금속층이 서로 상이하고, 상기 장벽층의 상부 금속층은 금(Au), 알루미늄(Al), 구리(Cu) 또는 이들 중 하나 이상의 금속이 포함된 합금으로 형성될 수 있다.
본 발명의 예시적인 일 실시예에 의한, 발광장치 제조방법은, 기판에 순차적으로 제1 p형 반도체층, 제1 n형 반도체층, 제2 p형 반도체층 및 제2 n형 반도체층을 적층하는 단계와, 상기 제2 형 반도체층의 일부를 제거하여 상기 제2 p형 반도체층을 노출시키는 단계와, 상기 제2 n형 반도체층 상부에 캐소드 전극을 형성하는 단계, 및 상기 제2 p형 반도체층이 노출된 상부에 게이트 전극을 형성하는 단계를 포함한다. 이때, 상기 제2 형 반도체층의 일부를 제거하여 상기 제2 p형 반도체층을 노출시키는 단계와, 상기 제2 n형 반도체층 상부에 캐소드 전극을 형성하는 단계는 그 순서가 서로 바뀌어도 무방하다. 한편, 상기 캐소드 전극을 형성하는 단계는, 상기 제2 n형 반도체층에 포토레지스트를 도포하는 단계와, 상기 캐소드 전극의 생성 위치의 포토레지스트를 제거하는 단계와, 상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 n형 반도체층에 제1 금속층을 형성하는 단계와, 상기 제1 금속층 상면에 장벽 금속층을 형성하는 단계, 및 상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함할 수 있다. 또한, 상기 게이트 전극을 형성하는 단계는, 노출된 상기 제2 p형 반도체층에 포토레지스트를 도포하는 단계와, 상기 게이트 전극의 생성 위치의 포토레지스트를 제거하는 단계와, 상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 p형 반도체층에 제2 금속층을 형성하는 단계와, 상기 제2 금속층 상면에 장벽 금속층을 형성하는 단계, 및 상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함할 수 있다. 더욱이, 상기 캐소드 전극을 형성하는 단계는, 상기 제2 n형 반도체층에 포토레지스트를 도포하는 단계와, 상기 캐소드 전극의 생성 위치의 포토레지스트를 제거하는 단계와, 상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 n형 반도체층에 제1 금속층을 형성하는 단계와, 상기 제1 금속층 상면에 장벽 금속층을 형성하는 단계, 및 상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함하고, 상기 게이트 전극을 형성하는 단계는, 노출된 상기 제2 p형 반도체층에 포토레지스트를 도포하는 단계와, 상기 게이트 전극의 생성 위치의 포토레지스트를 제거하는 단계와, 상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 p형 반도체층에 제2 금속층을 형성하는 단계와, 상기 제2 금속층 상면에 장벽 금속층을 형성하는 단계, 및 상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함할 수도 있다.
예컨대, 상기 캐소드 전극을 형성하는 단계에서, 상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 상기 제1 금속층을 더 형성하는 단계를 더 포함하고, 상기 게이트 전극을 형성하는 단계에서, 상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 상기 제2 금속층을 더 형성하는 단계를 더 포함할 수도 있다.
이와 다르게, 상기 캐소드 전극을 형성하는 단계에서, 상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 제3 금속층을 더 형성하는 단계를 더 포함하고, 상기 게이트 전극을 형성하는 단계에서, 상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 제3 금속층을 더 형성하는 단계를 더 포함할 수도 있다.
이때, 제3 금속층은 상기 제1 금속층 및 상기 제2 금속층과 상이한 금속을 포함한다.
한편, 상기 장벽 금속층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함할 수 있다.
또한, 이러한 발광장치 제조방법은 상기 제2 p형 반도체층이 노출된 상부에 게이트 전극을 형성하는 단계 이후, 상기 캐소드 전극이 형성된 상기 제2 n형 반도체층 및 상기 게이트 전극이 형성된 상기 제2 p형 반도체층 상부에 절연층을 형성하는 단계와, 상기 캐소드 전극 상부 및 상기 게이트 전극 상부의 절연층을 제거하여 상기 캐소드 전극 및 상기 게이트 전극을 노출시키는 단계와, 상기 절연층 상부에 연결배선 금속층을 형성하는 단계와, 상기 연결배선 금속층에 포토레지스트를 도포하는 단계와, 연결 배선이 형성되는 위치를 제외하고, 포토레지스트를 제거하는 단계와, 남아있는 상기 포토레지스트를 마스크로 하여, 연결배선이 형성되는 위치 이외의 연결배선 금속층을 제거하는 단계, 및 남아있는 상기 포토레지스트를 제거하는 단계를 더 포함할 수 있다.
이때, 상기 연결배선 금속층은 알루미늄(Al)을 포함할 수 있다.
본 발명에 따른 발광장치에 의하면, 캐소드 전극 및 게이트 전극이 연결 배선층과 합금을 형성하여, 계면 박리를 일으키는 불량을 해소할 수 있다.
더욱이, 장벽층을 캐소드 전극 및 게이트 전극의 중간층에 형성하는 경우, 계면 박리를 해소할 수 있을 뿐만 아니라 연결배선층과 캐소드 전극 및 게이트 전극의 접촉저항 특성을 향상시킬 수 있다.
또한 본 발명에 따른 발광장치의 제조방법에 의하면, 마스크 수의 증가 없이 장벽층을 형성할 수 있어, 공정이 단순해지며, 또한 불량을 감소시킬 수 있다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다.
도 4는 본 발명의 예시적인 다른 실시예에 의한 발광 사이리스터의 캐소드 전극의 단면도이다.
도 5는 금(Au)과 알루미늄(Al)의 페이스 다이어그램(phase diagram)이다.
도 6a 내지 도 6r은 도 3에서 도시된 발광 사이리스터의 제조공정을 보여주는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 과장하여 도시한 것일 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, A와 B가'연결된다', '결합된다'라는 의미는 A와 B가 직접적으로 연결되거나 결합하는 것 이외에 다른 구성요소 C가 A와 B 사이에 포함되어 A와 B가 연결되거나 결합되는 것을 포함하는 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 또한, 방법 발명에 대한 특허청구범위에서, 각 단계가 명확하게 순서에 구속되지 않는 한, 각 단계들은 그 순서가 서로 바뀔 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 1을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광장치(100)는 다수의 발광 사이리스터(L1, L2, L3, L4, ...), 활성화 파트(110), 제1 연결배선(120), 제2 연결배선(130) 및 제3 연결배선(140)을 포함한다.
다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...)는 일렬로 배열된다. 예시된 도면에서는 4개의 발광 사이리스터(L1, L2, L3, L4)만 도시하고 있으나, 발광 사이리스터의 개수는 설계상 변경이 가능하다. 다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...) 각각은 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다.
상기 활성화 파트(110)는 상기 발광 사이리스터(L1, L2, L3, L4, ...)를 활성화시킨다.
상기 활성화 파트(110)는 일렬로 배열된 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...), 일렬로 배열된 다수의 다이오드(D1, D2, D3, D4, D5, ...), 제1 신호선(111), 제2 신호선(112) 및 제3 신호선(113)을 포함한다.
다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)의 애노드 전극은 제3 신호선(113)에 연결된다. 또한, 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)들 중에서, 예컨대 홀수 번째 쉬프트 사이리스터(S1, S3,...,)의 캐소드 전극은 상기 제1 신호선(111)에 연결되고, 짝수 번째 쉬프트 사이리스터(S2, S4, ...)의 캐소드 전극은 상기 제2 신호선(112)에 연결된다. 제1 쉬프트 사이리스터(S1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제2 쉬프트 사이리스터(S2)의 게이트 전극은 제2 노드(N2)에 연결되고, 제3 쉬프트 사이리스터(S3)의 게이트 전극은 제3 노드(N3)에 연결되고, 제4 쉬프트 사이리스터(S4)의 게이트 전극은 제4 노드(N4)에 연결된다.
또한, 상기 제1 노드(N1)는 제1 저항(R1)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제2 노드(N2)는 제2 저항(R2)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제3 노드(N3)는 제3 저항(R3)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제4 노드(N4)는 제4 저항(R4)을 통해서 상기 제3 신호선(113)에 연결된다.
제1 다이오드(D1)는 애노드가 상기 제2 신호선(112)에 연결되고, 캐소드가 상기 제1 노드(N1)에 연결된다. 제2 다이오드(D2)는 애노드가 상기 제1 노드(N1)에 연결되고, 캐소드가 상기 제2 노드(N2)에 연결된다. 상기 제3 다이오드(D3)는 애노드가 상기 제2 노드(N2)에 연결되고, 캐소드가 상기 제3 노드(N3)에 연결된다. 상기 제4 다이오드(D4)는 애노드가 상기 제3 노드(N3)에 연결되고, 캐소드가 상기 제4 노드(N4)에 연결된다.
상기 제1 연결배선(120)은, 발광 사이리스터(L1, L2, L3, L4, ...)들의 게이트 전극들을 상기 활성화 파트(110)에 연결한다. 보다 상세히, 상기 제1 연결배선(120)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 게이트 전극들을 상기 노드들(N1, N2, N3, N4, ...)에 각각 연결한다.
상기 제2 연결배선(130)은 활성화된 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선(140)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 상기 캐소드 전극들을 상기 제2 연결배선(130)에 연결한다. 이때, 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는 각각 상기 제1 연결배선(120) 및 상기 제2 연결배선(130)을 형성하는 금속과의 합금이 되는 것을 방지하기 위한 장벽층을 포함한다. 이러한 본 발명의 특징은 이후에 자세히 설명될 것이다.
이하, 본 발명에 의한 발광장치의 동작을 도 1 및 도 2를 참조로 보다 상세히 설명한다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 1 및 도 2를 참조하면, 먼저 도 2에서와 같이, 저전압(예컨대 -5V)의 제1 클럭 신호(CL1)가 제1 신호선(111)에 인가되고, 고전압(예컨대 0V)의 제2 클럭 신호(CL2)가 제2 신호선(112)에 인가된다. 한편, 상기 제3 신호선(113)에는 바이어스 전압으로서, 저전압(예컨대 -5V)이 인가되어 있다.
그러면, 제1 쉬프트 사이리스터(S1)가 턴온되고, 제1 노드(N1)의 전압, 즉 상기 제1 쉬프트 사이리스터(S1)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제1 발광 사이리스터(L1)가 활성화된다. 그러나, 제2 노드(N2)의 전압은 제2 다이오드(D2)에 의해 전압 강하가 발생하여 예컨대 -1.5V가 되며 그에 따라서, 제2 발광 사이리스터(L2)의 게이트 전극에는 저전압이 인가되어 활성화되지 못한다. 또한, 제3 노드(N3)의 전압은 제3 다이오드(D3)에 의해 전압 강하가 발생되어 예컨대 -3V가 되며 그에 따라서, 제3 발광 사이리스터(L3)의 게이트 전압 또한 저전압이 인가되어 활성화되지 못한다. 즉, 제1 발광 사이리스터(L1)만 활성화되고, 그 이하의 발광 사이리스터들(L2, L3, ...)은 활성화 되지 못하는 것이다.
이때, 제2 연결배선(130)에 고전압(예컨대 0V)을 인가하면, 상기 제1 발광 사이리스터(L1)은 발광하지 않고, 상기 제2 연결배선(130)에 저전압(예컨대 -5V)을 인가하면, 상기 제1 발광 사이리스터(L1)는 발광하게 된다.
다음으로, 고전압(예컨대 0V)의 제1 클럭 신호(CL2)가 상기 제1 신호선(111)에 인가되고, 저전압(예컨대 -5V)의 제2 클럭 신호(CL2)가 상기 제2 신호선(112)에 인가된다.
그러면, 제1 쉬프트 사이리스터(S2)는 턴오프되고, 상기 제2 쉬프트 사이리스터(S2)가 턴온되고, 제2 노드(N2)의 전압, 즉 상기 제2 쉬프트 사이리스터(S2)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제2 발광 사이리스터(L2)가 활성화된다. 이때, 제2 연결배선(130)에 인가되는 전압에 의해 상기 제2 발광 사이리스터(L2)의 발광을 제어하게 된다.
이와 같이, 활성화 파트(110)는 순차적으로 발광 사이리스터들(L1, L2, L3, ...)을 활성화시키고, 활성화된 발광 사이리스터들(L1, L2, L3, ...)의 캐소드 전극의 전위를 조정함으로써, 발광 사이리스터들(L1, L2, L3, ...)의 발광을 제어할 수 있게 된다.
한편, 이러한 활성화 파트(110)는 예시적인 일 실시예로서, 다양한 변경이 가능하다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다. 도 3에서 도시된 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터(L)는 도 1에서 도시된 발광 사이리스터들(L1, L2, L3, ...)에 적용될 수 있다.
도 3을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터(L)는 기판(11)에 순차적으로 제1 p형 반도체층(12), 제1 n형 반도체층(13), 제2 p형 반도체층(14) 및 제2 n형 반도체층(15)이 적층되고, 일부의 영역에서 상기 제2 n형 반도체층(16)이 식각되어 상기 제2 p형 반도체층(14)이 노출되어 있다. 예컨대, 상기 반도체층들(12, 13, 14, 15)은 갈륨비소(GaAs) 반도체로 구성될 수 있다. 또한, 상기 제1 p형 반도체층(12) 및 상기 제2 p형 반도체층(14)은 갈륨비소(GaAs) 반도체에 아연(Zn) 불순물을 도핑하여 형성되며, 상기 제1 n형 반도체층(13) 및 상기 제2 n형 반도체층(15)은 갈륨비소(GaAs) 반도체에 실리콘(Si) 불순물을 도핑하여 형성될 수 있다.
상기 제2 n형 반도체층(15) 상부에는 캐소드 전극(17)이 형성되고, 노출된 상기 제2 p형 반도체층(14) 상부에는 게이트 전극(18)이 형성된다. 상기 캐소드 전극(17)은 제1 금속층(17a) 및 장벽 금속층(17b)을 포함하고, 상기 게이트 전극(18)은 제2 금속층(18a) 및 장벽 금속층(18b)을 포함한다. 상기 캐소드 전극(17)을 구성하는 상기 제1 금속층(17a)은 예컨대 95% 이상의 금(Au)과 게르마늄(Ge)을 포함하는 합금으로 구성되며, 상기 제2 금속층(18a)은 예컨대 95% 이상의 금(Au)과 아연(Zn)을 포함하는 합금으로 구성된다. 게르마늄(Ge)을 일부 포함하는 금(Au)으로 구성된 합금의 상기 제1 금속층(17a)과 아연(Zn)을 일부 포함하는 금(Au)으로 구성된 상기 제2 금속층(18a)은, 각각 실리콘(Si) 불순물을 포함하는 제2 n형 반도체층(15) 및 아연 불순물(Zn)을 상기 제2 p형 반도체층(14)와 접촉하여, 금속층과 반도체층 사이의 오믹컨택(ohmic contact) 특성을 향상시킬 수 있다. 또한, 장벽 금속층(17b, 18b)은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함한다.
그 위로 절연층(16)이 형성되고, 상기 절연층(16)은 상기 캐소드 전극(17) 상부 및 상기 게이트 전극(18) 상면에 형성된 콘택홀을 포함하여, 상기 캐소드 전극(17) 및 상기 게이트 전극(18)을 노출시킨다. 상기 절연층(16)은 예컨대 산화실리콘(silicon oxide) 또는 질화 실리콘(silicon nitride)을 포함할 수 있다.
노출된 캐소드 전극(17)은 도 1에서 도시된 제3 연결배선(140)이 접촉되고, 노출된 게이트 전극(18)은 제1 연결배선(120)이 접촉된다. 상기 제1 연결배선(140) 및 상기 제3 연결배선(140)은 예컨대 알루미늄(Al)을 포함하여 구성될 수 있다.
이와 같이, 본 발명에 의한 발광 사이리스터(L)의 캐소드 전극(17)과 게이트 전극(18)은 각각 장벽 금속층(17b, 18b)을 포함함으로써, 알루미늄(Al)을 포함하는 제1 연결배선(140) 및 제3 연결배선(140)과 합금을 형성함으로써 발생되는 계면 박리 등에 의한 신뢰성 불량 문제를 해결할 수 있다.
한편, 본 실시예에서는 캐소드 전극(17) 및 게이트 전극(18)에 모두 장벽 금속층(17b, 18b)을 형성하고 있으나, 캐소드 전극(17) 및 게이트 전극(18) 중, 어느 하나에만 장벽 금속층을 형성할 수도 있음은 당업자에 자명한 사실이다.
더욱이, 위에서는 예컨대, pnpn구조의 사이리스터에 대해서 설명하였으나, npnp 구조의 사이리터의 경우에도 유사한 전극 구조를 적용할 수 있다. 즉, 이경우에는 애노드 전극 및 게이트 전극에 위에서 설명한 장벽 금속층을 형성하는 경우, 알루미늄으로 형성되는 연결배선들과 합금을 방지함으로써, 불량을 억제할 수 있다.
도 4는 본 발명의 예시적인 다른 실시예에 의한 발광 사이리스터의 캐소드 전극의 단면도이다. 도 4에서의 발광 사이리스터는 캐소드 전극(17)의 구조를 제외하면 실질적으로 동일하다. 따라서, 중복되는 도면은 생략하고, 캐소드 전극만을 도시하여 설명한다.
먼저, 도 4를 참조하면, 본 실시예에 의한 캐소드 전극(17)은 장벽층(17b)이 중간층에 형성되고, 상기 장벽층(17b)을 경계로 상부의 금속층(17c)와 하부의 금속층(17b)이 서로 상이한 금속층으로 형성된다. 이때, 상부의 금속층(17c)는 금(Au, Al), 구리(Cu) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함한다. 상부의 금속층(17c)이 존재할 경우 금속 장벽 재료(barrier metal)에 사용하는 티타늄(Ti), 크롬(Cr), 니켈(Ni) 과 같은 공기 중에 산화 가능성이 있는 재료에 대해 표면 노출을 막아 산화를 방지할 수 있을 뿐만 아니라, 알루미늄(Al)을 포함하는 연결배선들과 상부의 금속층 (17c)의 적정한 합금을 형성함으로써 두 금속 간의 접촉 저항을 낮출 수 있는 장점이 있다.
도 5는 금(Au)과 알루미늄(Al)의 페이스 다이어그램(phase diagram)이다.
도 5를 참조하면, 300도 이상에서는 알루미늄(Al)과 금(Au)이 쉽게 합금이 된다. 실제로 알루미늄(Al)의 연결배선 공정 이후에 산화규소(SiO2)나 질화규소(SiN) 절연막 공정이 진행되는데 이 공정은 대부분 300도 부근이나 그 이상에서 제작되어야 양질의 절연막을 만들 수 있다. 이 절연막 공정 온도에 의해 Al-Au 합금이 일어나면 금(Au)과 알루미늄(Al)이 단독으로 각각 있을 때와 달리 체적의 변화를 가지게 되어 원래 설계된 금(Au) 전극의 체적이 변화되고 이 과정에서 금(Au)과 반도체 표면에 닿는 면적이 변화됨으로써 저항 값의 변동뿐만 아니라 각각의 전극에 대한 접촉 저항의 차이를 유발할 수 있다.
한편, 도 4에서는 캐소드 전극 구조는 게이트 전극 구조에도 동일하게 적용될 수 있다. 더욱이, npnp 구조의 사이리터의 경우에는 애노드 전극 구조에도 동일하게 적용할 수 있다.
도 6a 내지 도 6r은 도 3에서 도시된 발광 사이리스터의 제조공정을 보여주는 단면도이다.
먼저, 도 6a를 참조하면, 기판(11)에 순차적으로 제1 p형 반도체층(12), 제1 n형 반도체층(13), 제2 p형 반도체층(14) 및 제2 n형 반도체층(15)을 적층한다. 예컨대, 상기 반도체층들(12, 13, 14, 15)은 갈륨비소(GaAs) 반도체로 구성될 수 있다. 또한, 상기 제1 p형 반도체층(12) 및 상기 제2 p형 반도체층(14)은 갈륨비소(GaAs) 반도체에 아연(Zn) 불순물을 도핑하여 형성되며, 상기 제1 n형 반도체층(13) 및 상기 제2 n형 반도체층(15)은 갈륨비소(GaAs) 반도체에 실리콘(Si) 불순물을 도핑하여 형성될 수 있다.
이후, 도 6b를 참조하면, 상기 제2 n형 반도체층(15)의 일부를 식각하여 상기 제2 p형 반도체층(14)의 상부를 노출시킨다.
이후, 도 6c를 참조하면, 상기 제2 n형 반도체층(15)의 상면 및 노출된 제2 p형 반도체층(14)의 상면에 포토레지스트층(PR)을 도포한다.
이후, 도 6d를 참조하면, 캐소드 전극의 생성 위치에 대응하는 포토레지스트층(PR)을 제거하여 상기 제2 n형 반도체층(15)을 노출시킨다.
이후, 도 6e를 참조하면, 상기 포토레지스트층(PR) 및 노출된 상기 제2 n형 반도체층(15)의 상면에 제1 금속층(17a)을 형성한다.
이후, 도 6f를 참조하면, 상기 제1 금속층(17a) 상면에 장벽 금속층(17b)을 형성한다.
이후, 도 6g를 참조하면, 포토레지스트층(PR)을 리프트오프(lift off)하며 제거하면 상기 제2 n형 반도체층(15)의 상면에 형성된 제1 금속층(17a) 및 장벽 금속층(17b) 만 남게되어 캐소드 전극(17)을 구성한다.
이후, 도 6h를 참조하면, 그 위에 다시 포토레지스트층(PR)을 도포한다.
이후, 도 6i를 참조하면, 게이트 전극의 생성 위치에 대응하는 포토레지스트층(PR)을 제거하여 상기 제2 p형 반도체층(14)을 노출시킨다.
이후, 도 6j를 참조하면, 상기 포토레지스트층(PR) 및 노출된 상기 제2 p형 반도체층(14)의 상면에 제2 금속층(18a)을 형성한다.
이후, 도 6k를 참조하면, 상기 제2 금속층(18a) 상면에 장벽 금속층(18b)을 형성한다.
이후, 도 6l를 참조하면, 포토레지스트층(PR)을 리프트오프(lift off)하며 제거하면 상기 제p n형 반도체층(14)의 상면에 형성된 제2 금속층(18a) 및 장벽 금속층(18b) 만 남게되어 게이트 전극(18)을 구성한다.
한편, 본 실시예에서, 캐소드 전극(17)을 먼저 형성한 다음, 게이트 전극(18)을 형성하는 실시예를 설명하였으나, 이와 다르게 게이트 전극(18)을 먼저 형성한 다음 캐소드 전극(17)을 형성할 수도 있다. 또한, 게이트 전극(18)을 형성하기 위하여 제2 n형 반도체층을 식각한 다음 캐소드 전극을 형성하고 있으나, 캐소드 전극을 형성한 다음 제2 n형 반도체층을 식각할 수도 있다.
더욱이, 캐소드 전극(17) 및 게이트 전극(18) 모두에 장벽 금속층을 형성하고 있느나, 캐소드 전극(17) 및 게이트 전극(18) 중 어느 하나에만 형성할 수도 있다.
또한, 도 4 및 도 5에서 도시된 캐소드 전극구조를 형성하기 위해서, 도 6f 다음에 각각 17a 및 17c 금속층을 형성하는 공정이 추가될 수 있으며, 게이트 전극구조를 형성하기 위해서 도 6k 다음에도 추가적인 금속층을 형성하는 공정이 추가될 수도 있다.
이후, 도 6m을 참조하면, 캐소드 전극(17)과 게이트 전극(18)이 형성된 반도체층 상면에 절연층(16)을 형성한다. 상기 절연층(16)은 산화실리콘(silicon oxide) 또는 질화실리콘(silicon nitride)으로 형성될 수 있다. 이후, 상기 캐소드 전극(17) 및 게이트 전극(18)에 대응하는 위치의 절연층(16)을 제거하여 상기 캐소드 전극(17) 및 게이트 전극(18)을 노출시킨다.
이후, 도 6n을 참조하면, 절연층(16) 및 노출된 캐소드 전극(17) 및 게이트 전극(18) 상부에 연결 배선층(ML)을 형성한다. 상기 연결 배선층(ML)은 알루미늄(Al)을 포함하여 구성될 수 있다.
이후, 도 6o를 참조하면, 연결 배선층(ML) 상부에 포토레지스트층(PR)을 도포한다.
이후, 도 6p를 참조하면, 캐소드 전극(17) 및 게이트 전극(18) 상부의 포토레지스트층(PR) 만 남기고 나머지 포토레지스트층(PR)을 제거한다.
이후, 도 6q를 참조하면, 포토레지스트층(PR)을 마스크로 하여 포토레지스트층(PR)에 덮혀있지 않은 연결 배선층(ML)을 제거한다.
이후, 도 6r을 참조하면, 캐소드 전극(17) 및 게이트 전극(18) 상부의 포토레지스트층(PR)을 제거하여, 캐소드 전극(17) 및 게이트 전극(18)을 완성한다.
이상에서 설명한 본 발명의 예시적인 실시예에 의한 발광장치의 제조방법에 의하면, 캐소드 전극(17) 및 게이트 전극(18)의 형성시에, 별도의 마스크 없이 제조할 수 있어, 공정이 간편해질 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 발광장치 110: 활성화 파트
111: 제1 신호선 112: 제2 신호선
113: 제3 신호선 120: 제1 연결배선
130: 제2 연결배선 140: 제3 연결배선
11: 기판 12: 제1 p형 반도체층
13: 제1 n형 반도체층 14: 제2 p형 반도체층
15: 제2 n형 반도체층 16: 절연층
17: 캐소드 전극 17a: 제1 금속층
17b: 장벽 금속층 18: 게이트 전극
18a: 제2 금속층 18b: 장벽 금속층
CL1: 제1 클럭 신호 CL2: 제2 클럭 신호
PR: 포토레지스트층

Claims (16)

  1. 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함하는 다수의 발광 사이리스터;
    상기 발광 사이리스터를 활성화 시키기 위한 활성화 파트;
    상기 게이트 전극들을 상기 활성화 파트에 연결하는 제1 연결배선;
    활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송하는 제2 연결배선; 및
    상기 캐소드 전극들을 상기 제2 연결배선에 연결하는 제3 연결배선을 포함하고,
    상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는 각각 상기 제1 연결배선 및 상기 제2 연결배선을 형성하는 금속과의 합금이 되는 것을 방지하기 위한 장벽층을 포함하는 것을 특징으로 하는 발광장치.
  2. 제1 항에 있어서,
    상기 장벽층은, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 최상층부에 형성되거나, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성되는 것을 특징으로 하는 발광장치.
  3. 제2 항에 있어서,
    상기 장벽층이 상기 캐소드 전극 및 상기 게이트 전극 중 어느 하나 이상의 중간층에 형성된 경우, 상기 캐소드 전극 및 상기 게이트 전극은 상기 장벽층의 상부 및 하부 금속층이 서로 상이한 것을 특징으로 하는 발광장치.
  4. 제3 항에 있어서,
    상기 장벽층의 상부 금속층은 금(Au), 알루미늄(Al), 구리(Cu) 또는 이들 중 하나 이상의 금속이 포함된 합금으로 형성된 것을 특징으로 하는 발광장치.
  5. 제1 항에 있어서,
    상기 장벽층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함하는 것을 특징으로 하는 발광장치.
  6. 애노드 전극, 캐소드 전극 및 게이트 전극을 포함하는 발광 사이리스터로서,
    상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는, 장벽층을 포함하고,
    상기 장벽층은 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 최상층 또는 상기 장벽층은 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성되는 것을 특징으로 하는 발광 사이리스터.
  7. 제6 항에 있어서,
    상기 장벽층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함하는 것을 특징으로 하는 발광 사이리스터.
  8. 제7 항에 있어서,
    상기 장벽층은, 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나 이상의 최상층부에 형성되거나, 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나의 중간층에 형성되는 것을 특징으로 하는 발광 사이리스터.
  9. 제8 항에 있어서,
    상기 장벽층이 상기 애노드 전극, 상기 캐소드 전극 및 상기 게이트 전극의 어느 하나의 중간층에 형성된 경우, 상기 캐소드 전극 및 상기 게이트 전극은 상기 장벽층의 상부 및 하부 금속층이 서로 상이하고,
    상기 장벽층의 상부 금속층은 금(Au), 알루미늄(Al), 구리(Cu) 또는 이들 중 하나 이상의 금속이 포함된 합금으로 형성된 것을 특징으로 하는 발광 사이리스터.
  10. 기판에 순차적으로 제1 p형 반도체층, 제1 n형 반도체층, 제2 p형 반도체층 및 제2 n형 반도체층을 적층하는 단계;
    상기 제2 형 반도체층의 일부를 제거하여 상기 제2 p형 반도체층을 노출시키는 단계;
    상기 제2 n형 반도체층 상부에 캐소드 전극을 형성하는 단계; 및
    상기 제2 p형 반도체층이 노출된 상부에 게이트 전극을 형성하는 단계를 포함하고,
    상기 캐소드 전극을 형성하는 단계는,
    상기 제2 n형 반도체층에 포토레지스트를 도포하는 단계;
    상기 캐소드 전극의 생성 위치의 포토레지스트를 제거하는 단계;
    상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 n형 반도체층에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 상면에 장벽 금속층을 형성하는 단계; 및
    상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함하거나,
    상기 게이트 전극을 형성하는 단계는,
    노출된 상기 제2 p형 반도체층에 포토레지스트를 도포하는 단계;
    상기 게이트 전극의 생성 위치의 포토레지스트를 제거하는 단계;
    상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 p형 반도체층에 제2 금속층을 형성하는 단계;
    상기 제2 금속층 상면에 장벽 금속층을 형성하는 단계; 및
    상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함하거나, 또는
    상기 캐소드 전극을 형성하는 단계는,
    상기 제2 n형 반도체층에 포토레지스트를 도포하는 단계;
    상기 캐소드 전극의 생성 위치의 포토레지스트를 제거하는 단계;
    상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 n형 반도체층에 제1 금속층을 형성하는 단계;
    상기 제1 금속층 상면에 장벽 금속층을 형성하는 단계; 및
    상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함하고,
    상기 게이트 전극을 형성하는 단계는,
    노출된 상기 제2 p형 반도체층에 포토레지스트를 도포하는 단계;
    상기 게이트 전극의 생성 위치의 포토레지스트를 제거하는 단계;
    상기 포토레지스트 및 상기 포토레지스트가 제거된 부분의 상기 제2 p형 반도체층에 제2 금속층을 형성하는 단계;
    상기 제2 금속층 상면에 장벽 금속층을 형성하는 단계; 및
    상기 포토레지스트를 리프트 오프(lift off)하여, 상기 포토레지스트 및 상기 포토레지스트 상부에 형성된 제1 금속층 및 상기 장벽 금속층을 제거하는 단계를 포함하는 것을 특징으로 하는 발광장치 제조방법.
  11. 제10 항에 있어서,
    상기 캐소드 전극을 형성하는 단계에서,
    상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 상기 제1 금속층을 더 형성하는 단계를 더 포함하고,
    상기 게이트 전극을 형성하는 단계에서,
    상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 상기 제2 금속층을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 발광장치 제조방법.
  12. 제10 항에 있어서,
    상기 캐소드 전극을 형성하는 단계에서,
    상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 제3 금속층을 더 형성하는 단계를 더 포함하고,
    상기 게이트 전극을 형성하는 단계에서,
    상기 장벽 금속층을 형성한 이후, 상기 장벽 금속층 상부에 제3 금속층을 더 형성하는 단계를 더 포함하는 것을 특징으로 하는 발광장치 제조방법.
  13. 제12 항에 있어서,
    제3 금속층은 상기 제1 금속층 및 상기 제2 금속층과 상이한 금속을 포함하는 것을 특징으로 하는 발광장치 제조방법.
  14. 제10 항에 있어서,
    상기 장벽 금속층은 티타늄(Ti), 텅스텐(W), 니켈(Ni), 크롬(Cr), 백금(Pt) 또는 이들 중, 하나 이상의 금속을 포함하는 합금을 포함하는 것을 특징으로 하는 발광장치 제조방법.
  15. 제10 항에 있어서,
    상기 제2 p형 반도체층이 노출된 상부에 게이트 전극을 형성하는 단계 이후,
    상기 캐소드 전극이 형성된 상기 제2 n형 반도체층 및 상기 게이트 전극이 형성된 상기 제2 p형 반도체층 상부에 절연층을 형성하는 단계;
    상기 캐소드 전극 상부 및 상기 게이트 전극 상부의 절연층을 제거하여 상기 캐소드 전극 및 상기 게이트 전극을 노출시키는 단계;
    상기 절연층 상부에 연결배선 금속층을 형성하는 단계;
    상기 연결배선 금속층에 포토레지스트를 도포하는 단계;
    연결 배선이 형성되는 위치를 제외하고, 포토레지스트를 제거하는 단계;
    남아있는 상기 포토레지스트를 마스크로 하여, 연결배선이 형성되는 위치 이외의 연결배선 금속층을 제거하는 단계; 및
    남아있는 상기 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 발광장치 제조방법.
  16. 제15 항에 있어서,
    상기 연결배선 금속층은 알루미늄(Al)을 포함하는 것을 특징으로 하는 하는 발광장치 제조방법.
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