KR101643663B1 - 발광 사이리스터 및 이를 이용한 발광장치 - Google Patents

발광 사이리스터 및 이를 이용한 발광장치 Download PDF

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Abstract

발광 효율을 향상시킬 수 있는 발광 사이리스터 및 이를 포함하는 발광장치가 개시된다. 이러한, 발광 사이리스터는 기판, 상기 기판 상부에 형성된 양극층, 상기 양극층 상부에 형성된 n형 게이트층, 상기 n형 게이트층 상부에 형성된 p형 게이트층 및 상기 p형 게이트층 상부에 형성된 음극층을 포함한다. 이때, 상기 n형 게이트층의 불순물의 농도는 상기 양극층 및 상기 p형 게이트층의 불순물의 농도보다 낮으며, 상기 양극층 및 상기 p형 게이트층의 불순물의 농도 차이는 1×10(원자/cm3) 이하로 형성된다.

Description

발광 사이리스터 및 이를 이용한 발광장치 {LIGHT GENERATING DEVICE AND APPARATUS USING THE SAME}
본 발명은 발광 사이리스터 및 이를 이용한 발광장치에 관한 것으로 보다 상세히 프린터 등에 적용될 수 있는 발광 사이리스터 및 이를 이용한 발광장치에 관한 것이다.
개인용 컴퓨터가 널리 보급되어짐에 따라서 컴퓨터의 화면을 용지에 출력하기 위한 프린터들 또한 많이 사용되어지고 있다. 이러한 프린터들은 도트 프린터, 버블젯 프린터, 레이저 프린터 등으로 발전되어 왔다.
이중, 레이저 프린터가 빠른 속도 및 해상도 면에서 우수하여 많이 사용되어지고 있다. 그러나, 레이저 프린터는 광학장치로 인해서 그 사이즈가 증가되는 문제가 있어, LED를 이용하여 컴팩트한 사이즈로 줄일 수 있는 기술이 개발되어 레이저 프린터를 대체해 나가고 있다.
이러한 프린터는 발광 사이리스터를 배열하고, 발광 사이리스터를 제어함으로써, 드럼에 빛을 쪼이거나, 쪼이지 않거나 디지털화하여 드럼에 염료입자를 부착시키고 열을 가해 종이에 인쇄하는 방식이다.
이러한 발광 사이리스터의 발광 효율을 개선하기 위한 많은 연구들이 진행되고 있다. 이들 중, 일본의 니혼 이타가라스 가부시키가이샤의 공개특허 10-2006-0107590의 경우, 갈륨아세나이드(GaAs) 기판 상의 갈륨아세나이드(GaAs) 버퍼층 n형 게이트층에 가까운 양극층의 불순물의 농도를 n형 게이트층의 불순물의 농도보다 낮게 형성하여 발광효율을 향상시키고 있다.
공개번호 10-2006-0107590
그에 따라서, 본 발명이 해결하고자 하는 과제는, n게이트층에 가까운 양극층의 불순물의 농도를 n게이트층의 불순물의 농도보다 높게 형성하여도 유사한 정도 또는 보다 높은 발광 효율을 나타낼 수 있는 발광 사이리스터를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 이러한 발광 사이리스터를 이용한 발광장치를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터는 기판, 상기 기판 상부에 형성된 양극층, 상기 양극층 상부에 형성된 n형 게이트층, 상기 n형 게이트층 상부에 형성된 p형 게이트층 및 상기 p형 게이트층 상부에 형성된 음극층을 포함한다. 이때, 상기 n형 게이트층의 불순물의 농도는 상기 양극층 및 상기 p형 게이트층의 불순물의 농도보다 낮으며, 상기 양극층 및 상기 p형 게이트층의 불순물의 농도 차이는 1×10(원자/cm3) 이하로 형성된다.
예컨대, 상기 양극층 및 상기 p형 게이트층은 불순물 도핑농도를 가질 수 있다.
이때, n형 불순물은 실리콘(Si) 또는 탄소(C)이고, p형 불순물은 아연(Zn) 또는 마그네슘(Mg)을 사용할 수 있다.
한편, 상기 발광 사이리스터는 상기 기판과 상기 양극층 사이에 형성된 버퍼층을 더 포함할 수 있다.
또한, 상기 양극층, 상기 n형 게이트층, 상기 p형 게이트층 및 상기 음극층은 알루미늄갈륨아세나이드(AlxGa1-xAs)를 포함할 수 있다(0<x<1).
더욱이, 상기 발광 사이리스터는 상기 음극층 상부에 형성된 음의 접촉층을 더 포함할 수 있다.
이때, 상기 음의 접촉층은 n형 불순물을 함유하는 갈륨아세나이드(GaAs)를 포함할 수 있다.
본 발명의 예시적인 일 실시예에 의한 발광장치는, 다수의 발광 사이리스터, 활성화 파트, 제1 연결배선, 제2 연결배선 및 제3 연결배선을 포함한다. 상기 다수의 발광 사이리스터는, 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다. 상기 활성화 파트는, 상기 발광 사이리스터를 활성화시킨다. 상기 제1 연결배선은 상기 게이트 전극들을 상기 활성화 파트에 연결한다. 상기 제2 연결배선은 활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선은 상기 캐소드 전극들을 상기 제2 연결배선에 연결한다. 발광 사이리스터는 기판, 상기 기판 상부에 형성된 양극층, 상기 양극층 상부에 형성된 n형 게이트층, 상기 n형 게이트층 상부에 형성된 p형 게이트층 및 상기 p형 게이트층 상부에 형성된 음극층을 포함한다. 이때, 상기 n형 게이트층의 불순물의 농도는 상기 양극층 및 상기 p형 게이트층의 불순물의 농도보다 낮으며, 상기 양극층 및 상기 p형 게이트층의 불순물의 농도 차이는 1×10(원자/cm3)이하로 형성된다.
본 발명에 따른 발광 사이리스터 및 이를 포함하는 발광장치에 의하면, n게이트층에 가까운 양극층의 불순물의 농도를 n게이트층의 불순물의 농도보다 높게 형성하여도 양극층 및 상기 p형 게이트층의 불순물의 농도 차이는 1×10(원자/cm3)이하로 형성하는 경우, 발광효율을 향상시킬 수 있다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다.
도 4는 본 발명의 예시적인 발광 사이리스터의 특성곡선을 도시한 그래프이다.
도 5는 본 발명의 예시적인 발광 사이리스터 및 비교예에 의한 발광 사이리스터의 휘도를 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 과장하여 도시한 것일 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, A와 B가'연결된다', '결합된다'라는 의미는 A와 B가 직접적으로 연결되거나 결합하는 것 이외에 다른 구성요소 C가 A와 B 사이에 포함되어 A와 B가 연결되거나 결합되는 것을 포함하는 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 또한, 방법 발명에 대한 특허청구범위에서, 각 단계가 명확하게 순서에 구속되지 않는 한, 각 단계들은 그 순서가 서로 바뀔 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 1을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광장치(100)는 다수의 발광 사이리스터(L1, L2, L3, L4, ...), 활성화 파트(110), 제1 연결배선(120), 제2 연결배선(130) 및 제3 연결배선(140)을 포함한다.
다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...)는 일렬로 배열된다. 예시된 도면에서는 4개의 발광 사이리스터(L1, L2, L3, L4)만 도시하고 있으나, 발광 사이리스터의 개수는 설계상 변경이 가능하다. 다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...) 각각은 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다.
상기 활성화 파트(110)는 상기 발광 사이리스터(L1, L2, L3, L4, ...)를 활성화시킨다.
상기 활성화 파트(110)는 일렬로 배열된 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...), 일렬로 배열된 다수의 다이오드(D1, D2, D3, D4, D5, ...), 제1 신호선(111), 제2 신호선(112) 및 제3 신호선(113)을 포함한다.
다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)의 애노드 전극은 제3 신호선(113)에 연결된다. 또한, 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)들 중에서, 예컨대 홀수 번째 쉬프트 사이리스터(S1, S3,...,)의 캐소드 전극은 상기 제1 신호선(111)에 연결되고, 짝수 번째 쉬프트 사이리스터(S2, S4, ...)의 캐소드 전극은 상기 제2 신호선(112)에 연결된다. 제1 쉬프트 사이리스터(S1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제2 쉬프트 사이리스터(S2)의 게이트 전극은 제2 노드(N2)에 연결되고, 제3 쉬프트 사이리스터(S3)의 게이트 전극은 제3 노드(N3)에 연결되고, 제4 쉬프트 사이리스터(S4)의 게이트 전극은 제4 노드(N4)에 연결된다.
또한, 상기 제1 노드(N1)는 제1 저항(R1)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제2 노드(N2)는 제2 저항(R2)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제3 노드(N3)는 제3 저항(R3)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제4 노드(N4)는 제4 저항(R4)을 통해서 상기 제3 신호선(113)에 연결된다.
제1 다이오드(D1)는 애노드가 상기 제2 신호선(112)에 연결되고, 캐소드가 상기 제1 노드(N1)에 연결된다. 제2 다이오드(D2)는 애노드가 상기 제1 노드(N1)에 연결되고, 캐소드가 상기 제2 노드(N2)에 연결된다. 상기 제3 다이오드(D3)는 애노드가 상기 제2 노드(N2)에 연결되고, 캐소드가 상기 제3 노드(N3)에 연결된다. 상기 제4 다이오드(D4)는 애노드가 상기 제3 노드(N3)에 연결되고, 캐소드가 상기 제4 노드(N4)에 연결된다.
상기 제1 연결배선(120)은, 발광 사이리스터(L1, L2, L3, L4, ...)들의 게이트 전극들을 상기 활성화 파트(110)에 연결한다. 보다 상세히, 상기 제1 연결배선(120)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 게이트 전극들을 상기 노드들(N1, N2, N3, N4, ...)에 각각 연결한다.
상기 제2 연결배선(130)은 활성화된 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선(140)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 상기 캐소드 전극들을 상기 제2 연결배선(130)에 연결한다. 이때, 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 상기 캐소드 전극 및 상기 게이트 전극 중 적어도 하나는 각각 상기 제1 연결배선(120) 및 상기 제2 연결배선(130)을 형성하는 금속과의 합금이 되는 것을 방지하기 위한 장벽층을 포함한다. 이러한 본 발명의 특징은 이후에 자세히 설명될 것이다.
이하, 본 발명에 의한 발광장치의 동작을 도 1 및 도 2를 참조로 보다 상세히 설명한다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 1 및 도 2를 참조하면, 먼저 도 2에서와 같이, 저전압(예컨대 -5V)의 제1 클럭 신호(CL1)가 제1 신호선(111)에 인가되고, 고전압(예컨대 0V)의 제2 클럭 신호(CL2)가 제2 신호선(112)에 인가된다. 한편, 상기 제3 신호선(113)에는 바이어스 전압으로서, 저전압(예컨대 -5V)이 인가되어 있다.
그러면, 제1 쉬프트 사이리스터(S1)가 턴온되고, 제1 노드(N1)의 전압, 즉 상기 제1 쉬프트 사이리스터(S1)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제1 발광 사이리스터(L1)가 활성화된다. 그러나, 제2 노드(N2)의 전압은 제2 다이오드(D2)에 의해 전압 강하가 발생하여 예컨대 -1.5V가 되며 그에 따라서, 제2 발광 사이리스터(L2)의 게이트 전극에는 저전압이 인가되어 활성화되지 못한다. 또한, 제3 노드(N3)의 전압은 제3 다이오드(D3)에 의해 전압 강하가 발생되어 예컨대 -3V가 되며 그에 따라서, 제3 발광 사이리스터(L3)의 게이트 전압 또한 저전압이 인가되어 활성화되지 못한다. 즉, 제1 발광 사이리스터(L1)만 활성화되고, 그 이하의 발광 사이리스터들(L2, L3, ...)은 활성화 되지 못하는 것이다.
이때, 제2 연결배선(130)에 고전압(예컨대 0V)을 인가하면, 상기 제1 발광 사이리스터(L1)은 발광하지 않고, 상기 제2 연결배선(130)에 저전압(예컨대 -5V)을 인가하면, 상기 제1 발광 사이리스터(L1)는 발광하게 된다.
다음으로, 고전압(예컨대 0V)의 제1 클럭 신호(CL2)가 상기 제1 신호선(111)에 인가되고, 저전압(예컨대 -5V)의 제2 클럭 신호(CL2)가 상기 제2 신호선(112)에 인가된다.
그러면, 제1 쉬프트 사이리스터(S2)는 턴오프되고, 상기 제2 쉬프트 사이리스터(S2)가 턴온되고, 제2 노드(N2)의 전압, 즉 상기 제2 쉬프트 사이리스터(S2)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제2 발광 사이리스터(L2)가 활성화된다. 이때, 제2 연결배선(130)에 인가되는 전압에 의해 상기 제2 발광 사이리스터(L2)의 발광을 제어하게 된다.
이와 같이, 활성화 파트(110)는 순차적으로 발광 사이리스터들(L1, L2, L3, ...)을 활성화시키고, 활성화된 발광 사이리스터들(L1, L2, L3, ...)의 캐소드 전극의 전위를 조정함으로써, 발광 사이리스터들(L1, L2, L3, ...)의 발광을 제어할 수 있게 된다.
한편, 이러한 활성화 파트(110)는 예시적인 일 실시예로서, 다양한 변경이 가능하다.
이하, 위에서 도시된 발광 사이리스터(L1, L2, L3, ...)의 구조를 보다 상세히 설명한다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다.
도 3을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터(L)는 양극층(13), n형 게이트층(14), p형 게이트층(15) 및 음극층(16)을 포함한다. 한편, 상기 발광 사이리스터(L)는 버퍼층(11, 12) 및 음의 접촉층(17)을 더 포함할 수 있다.
기판(10)은 갈륨아세나이드(GaAs)를 포함하며, 불순물로서 p형 불순물인 아연(Zn) 또는 마그네슘(Mg)을 포함한다.
상기 버퍼층(11, 12) 중에서, 제1 버퍼층(11)은 상기 기판(10) 위에 형성되고, 상기 기판(10)과 동일한 갈륨아세나이드(GaAs)를 포함하며, 불순물로서 p형 불순물인 아연(Zn) 또는 마그네슘(Mg)을 포함한다. 제2 버퍼층(12)은 상기 제1 버퍼층(11) 위에 형성되고, 알루미늄갈륨아세나이드(AlGaAs)를 포함하고, 불순물로서 p형 불순물인 아연(Zn) 또는 마그네슘(Mg)을 포함한다.
상기 양극층(13)은 상기 제2 버퍼층(12) 위에 형성되며, 상기 제2 버퍼층(12)과 동일한 알루미늄갈륨아세나이드(AlGaAs)를 포함하고, 불순물로서 p형 불순물인 아연(Zn) 또는 마그네슘(Mg)을 포함한다.
상기 n형 게이트층(14)은 상기 양극층(13) 위에 형성되며, 알루미늄갈륨아세나이드(AlGaAs)를 포함하고, 불순물로서 n형 불순물인 규소(Si) 또는 탄소(C)를 포함한다.
상기 p형 게이트층(15)은 상기 n형 게이트층(14) 위에 형성되며, 알루미늄갈륨아세나이드(AlGaAs)를 포함하고, 불순물로서 p형 불순물인 아연(Zn) 또는 마그네슘(Mg)을 포함한다.
상기 음극층(16)은 상기 p형 게이트층(15) 위에 형성되며, 알루미늄갈륨아세나이드(AlGaAs)를 포함하고, 불순물로서 n형 불순물인 규소(Si) 또는 탄소(C)를 포함한다.
상기 음의 접촉층(17)은 상기 음극층(16) 위에 형성되며, 갈륨아세나이드(GaAs)를 포함하고, 불순물로서 n형 불순물인 규소(Si) 또는 탄소(C)를 포함한다.
한편, 상기 음의 접촉층(17) 및 상기 음극층(16)의 일부가 식각되어 일부 영역에서 p형 게이트층(15)이 노출되며, 노출된 p형 게이트층(15) 상부에 콘택 패드가 형성되고, 상기 음의 접촉층(17)에도 콘택 패드가 형성되며, 그 위로 상기 콘택 패드들을 노출시키는 절연층(18)이 형성된다. 노출된 콘택 패드를 통해서, 상기 p형 게이트층(15)은 제1 연결배선(120)과 전기적으로 연결되며, 상기 음의 접촉층(17)은 제3 연결배선(140)과 전기적으로 연결된다.
이하, 이러한 구성요소를 갖는 본 발명의 예시적인 각 층에 대해서 자세한 정보는 아래의 [표 1]과 같다.
층번호 물질 함유비율 x 유형 도펀트 불순물농도
(원자/cm3)		 두께(nm) 두께 공차
17 GaAs n Si 1.00E+18 50 ±10%
16 AlxGa1 - xAs 0.25 n Si 1.00E+18 500 ±10%
15 AlxGa1 - xAs 0.15 p Zn 1.50E+17 1000 ±10%
14 AlxGa1 - xAs 0.15 n Zn 1.00E+17 500 ±10%
13 AlxGa1 - xAs 0.35 p Zn 1.50E+17 500 ±10%
12 AlxGa1 - xAs 0.20 p Zn 1.00E+17 300 ±10%
11 GaAs p Zn 1.00E+17 100 ±10%
10 GaAs p Zn 1.00E+19 SEMI 표준
위의 표 1에서 보여지는 바와 같이, 본 발명의 예시적인 일 실시예에 의한 상기 n형 게이트층(14)의 불순물의 농도는 1.00×1017(원자/cm3)으로서, 상기 양극층(13) 및 상기 p형 게이트층(15)의 불순물의 농도인 1.50×1017 (원자/cm3)보다 낮으며, 상기 양극층(13) 및 상기 p형 게이트층(15)의 불순물의 농도 차이는 동일하다.
한편, 상기 양극층(13) 및 상기 p형 게이트층(15)의 불순물의 농도 차이는 1×10((원자/cm3)이하로 하는 것이 바람직하다. 이 경우, 도 4의 a그래프와 같이 발광 사이리스터의 정상적인 특성곡선의 형태를 가짐이 관측되었다.
그러나, 상기 양극층(13) 및 상기 p형 게이트층(15)의 불순물의 농도 차이는 1×10(원자/cm3)를 넘는 경우, 도 4의 b그래프와 같이 사이리스터의 정상적인 특성곡성의 형태를 벗어나게 되어 스위칭 동작이 양호하지 않음이 확인되었다. 또한, 이 경우, 발광 효율도 저하됨을 확인할 수 있었다.
아래의 [표 2] 및 [표 3]은 각각 본 발명의 예시적인 실시예인 [표 1]과의 비교 실시예들이다.
층번호 물질 함유비율 x 유형 도펀트 불순물농도
(원자/cm3)		 두께(nm) 두께 공차
17 GaAs n Si 1.00E+18 50 ±10%
16 AlxGa1 - xAs 0.25 n Si 1.00E+18 500 ±10%
15 AlxGa1 - xAs 0.15 p Zn 1.50E+17 1000 ±10%
14 AlxGa1 - xAs 0.15 n Zn 2.50E+17 500 ±10%
13 AlxGa1 - xAs 0.35 p Zn 1.50E+17 500 ±10%
12 AlxGa1 - xAs 0.20 p Zn 1.00E+17 300 ±10%
11 GaAs p Zn 1.00E+17 100 ±10%
10 GaAs p Zn 1.00E+19 SEMI 표준
층번호 물질 함유비율 x 유형 도펀트 불순물농도
(원자/cm3)		 두께(nm) 두께 공차
17 GaAs n Si 1.00E+18 50 ±10%
16 AlxGa1 - xAs 0.25 n Si 1.00E+18 500 ±10%
15 AlxGa1 - xAs 0.15 p Zn 0.75E+17 1000 ±10%
14 AlxGa1 - xAs 0.15 n Zn 2.50E+17 500 ±10%
13 AlxGa1 - xAs 0.35 p Zn 0.75E+17 500 ±10%
12 AlxGa1 - xAs 0.20 p Zn 1.00E+17 300 ±10%
11 GaAs p Zn 1.00E+17 100 ±10%
10 GaAs p Zn 1.00E+19 SEMI 표준
위의 [표 2] 및 [표 3]에서의 비교 실시예들에서는, [표 1]의 본 발명의 실시예와 기판(10), 제1 버퍼층(11), 제2 버퍼층(12), 음극층(16) 및 음의 접촉층(17)을 동일하게 하고, 앞서 선행기술에서 언급된 특허에서와 같이 n형 게이트 층(14)에 가까운 양극층(13)의 불순물 농도를, n형 게이트층(14)의 불순물의 농도보다 작게 구성한 실시예들이다.
n형 게이트층의 불순물(14)의 농도를 2.50×1017(원자/cm3)로 고정하고, [표 2]의 비교 실시예에서는 양극층(13)의 불순물 농도를 1.50×1017(원자/cm3)로 하였으며, [표 3]의 비교 실시예에서는 양극층(13)의 불순물 농도를 0.75×1017(원자/cm3)로 하였다.
이러한, 본 발명의 실시예([표 1])와 비교 실시예들([표 2], [표 3])의 휘도를 측정한 그래프는 아래의 도 5와 같다.
도 5는 본 발명의 예시적인 발광 사이리스터 및 비교예에 의한 발광 사이리스터의 휘도를 도시한 그래프이다. 도 5는 일렬로 배열된 1번 내지 241번의 발광 사이리스터에서 생성된 광출력을 도시한 그래프이다.
도 5에서, 'New epi'는 [표 1]의 본 발명의 실시예를 나타내고, '기존구조 1'은 [표 2]의 비교 실시예이며, '기존구조 2'는 [표 3]의 비교 실시예이다.
본 발명의 실시예 {표 1}에 의한 발광 사이리스터의 광출력은 [표 2]의 비교실시예에 비해, 1번 내지 97번의 발광 사이리스터에서 보다 높은 광출력을 나타내었고, 98번 내지 241번의 발광 사이리스터에 비해 약간 낮은 광출력을 나타냄을 보였다. 그러나, 휘도의 대칭성 면에서는 보다 우수하였다. 그러나, [표 3]의 비교 실시예에 비해서는 1 내지 241번의 모든 발광 사이리스터에 비해 우수한 광출력을 보였다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 발광장치 110: 활성화 파트
111: 제1 신호선 112: 제2 신호선
113: 제3 신호선 120: 제1 연결배선
130: 제2 연결배선 140: 제3 연결배선
10: 기판 11: 제1 버퍼층
12: 제2 버퍼층 13: 양극층
14: n형 게이트층 15: p형 게이트층
16: 음극층 17: 음의 접촉층
18: 절연층
L,L1, L2, L3...: 발광 사이리스터
D1, D2, D3, ...: 다이오드
S1, S2, S3, ...: 쉬프트 사이리스터
CL1: 제1 클럭 신호 CL2: 제2 클럭 신호

Claims (8)

  1. 기판;
    상기 기판 상부에 형성되고, p형 불순물을 포함하는 양극층;
    상기 양극층 상부에 형성되고, n형 불순물을 포함하는 n형 게이트층;
    상기 n형 게이트층 상부에 형성되고, p형 불순물을 포함하는 p형 게이트층; 및
    상기 p형 게이트층 상부에 형성되고, n형 불순물을 포함하는 음극층을 포함하고,
    상기 n형 게이트층의 상기 n형 불순물의 농도는 상기 양극층 및 상기 p형 게이트층의 상기 p형 불순물의 농도보다 낮으며, 상기 양극층 및 상기 p형 게이트층의 상기 p형 불순물의 농도 차이는 1×10(원자/cm3) 이하인 것을 특징으로 하는 발광 사이리스터.
  2. 제1 항에 있어서, 상기 양극층 및 상기 p형 게이트층은 동일한 불순물 농도를 갖는 것을 특징으로 하는 발광 사이리스터.
  3. 제1 항에 있어서,
    상기 n형 불순물은 실리콘(Si) 또는 탄소(C)이고, 상기 p형 불순물은 아연(Zn) 또는 마그네슘(Mg)인 것을 특징으로 하는 발광 사이리스터.
  4. 제1 항에 있어서,
    상기 기판과 상기 양극층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 발광 사이리스터.
  5. 제1 항에 있어서,
    상기 양극층, 상기 n형 게이트층, 상기 p형 게이트층 및 상기 음극층은 알루미늄갈륨아세나이드(AlxGa1-xAs)를 포함하는 것을 특징으로 하는 발광 사이리스터(0<x<1).
  6. 제5 항에 있어서,
    상기 음극층 상부에 형성된 음의 접촉층을 더 포함하는 것을 특징으로 하는 발광 사이리스터.
  7. 제6 항에 있어서,
    상기 음의 접촉층은 n형 불순물을 함유하는 갈륨아세나이드(GaAs)를 포함하는 것을 특징으로 하는 발광 사이리스터.
  8. 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함하는 다수의 발광 사이리스터;
    상기 발광 사이리스터를 활성화 시키기 위한 활성화 파트;
    상기 게이트 전극들을 상기 활성화 파트에 연결하는 제1 연결배선;
    활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송하는 제2 연결배선; 및
    상기 캐소드 전극들을 상기 제2 연결배선에 연결하는 제3 연결배선을 포함하고,
    상기 발광 사이리스터는
    기판;
    상기 기판 상부에 형성되고, p형 불순물을 포함하는 양극층;
    상기 양극층 상부에 형성되고, n형 불순물을 포함하는 n형 게이트층;
    상기 n형 게이트층 상부에 형성되고, p형 불순물을 포함하는 p형 게이트층; 및
    상기 p형 게이트층 상부에 형성되고, n형 불순물을 포함하는 음극층을 포함하고,
    상기 n형 게이트층의 상기 n형 불순물의 농도는 상기 양극층 및 상기 p형 게이트층의 상기 p형 불순물의 농도보다 낮으며, 상기 양극층 및 상기 p형 게이트층의 상기 p형 불순물의 농도 차이는 1×10(원자/cm3) 이하인 것을 특징으로 하는 발광장치.

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