KR101577673B1 - 발광장치 및 이의 제조방법 - Google Patents

발광장치 및 이의 제조방법 Download PDF

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KR101577673B1
KR101577673B1 KR1020140078138A KR20140078138A KR101577673B1 KR 101577673 B1 KR101577673 B1 KR 101577673B1 KR 1020140078138 A KR1020140078138 A KR 1020140078138A KR 20140078138 A KR20140078138 A KR 20140078138A KR 101577673 B1 KR101577673 B1 KR 101577673B1
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Abstract

생성된 광이 흡수됨이 없이 반도체층 사이에 접촉저항을 감소시킬 수 있는 발광장치 및 이의 제조방법이 개시된다. 발광장치는, 다수의 발광 사이리스터, 활성화 파트, 제1 연결배선, 제2 연결배선 및 제3 연결배선을 포함한다. 다수의 상기 발광 사이리스터는 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다. 상기 활성화 파트는 상기 발광 사이리스터를 활성화시킨다. 상기 제1 연결배선은 상기 게이트 전극들을 상기 활성화 파트에 연결한다. 상기 제2 연결배선은 활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선은 상기 캐소드 전극들을 상기 제2 연결배선에 연결한다. 이때, 상기 발광 사이리스터는, 기판에 순차적으로, 제1 p형 반도체층, 제1 n형 반도체층, 제2 p형 반도체층 및 제2 n형 반도체층을 포함하고, 상기 캐소드 전극은 상기 제2 n형 반도체층 위에 형성되고, 상기 게이트 전극은 상기 제2 p형 반도체층 위에 형성되며, 저항 강하층이 상기 캐소드 전극 및 상기 제2 n형 반도체층 사이에 개재된다. 이때, 상기 저항 강하층은 상기 캐소드 전극 하부에만 형성되어 상기 제2 n형 반도체층이 노출된다.

Description

발광장치 및 이의 제조방법{LIGHT GENERATING DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 발광장치 및 이의 제조방법에 관한 것으로 보다 상세히 프린터 등에 적용될 수 있는 발광장치 및 이의 제조방법에 관한 것이다.
개인용 컴퓨터가 널리 보급되어짐에 따라서 컴퓨터의 화면을 용지에 출력하기 위한 프린터들 또한 많이 사용되어지고 있다. 이러한 프린터들은 도트 프린터, 버블젯 프린터, 레이저 프린터 등으로 발전되어 왔다.
이중, 레이저 프린터가 빠른 속도 및 해상도 면에서 우수하여 많이 사용되어지고 있다. 그러나, 레이저 프린터는 광학장치로 인해서 그 사이즈가 증가되는 문제가 있어, LED를 이용하여 컴팩트한 사이즈로 줄일 수 있는 기술이 개발되어 레이저 프린터를 대체해 나가고 있다.
이러한 프린터는 발광 사이리스터를 배열하고, 발광 사이리스터를 제어함으로써, 드럼에 빛을 쪼이거나, 쪼이지 않거나 디지털화하여 드럼에 염료입자를 부착시키고 열을 가해 종이에 인쇄하는 방식이다.
그런데, 이러한 발광 사이리스터의 캐소드 전극 또는 애노드 전극을 구성하는 금속 물질과 하부의 반도체층 사이에 접촉저항이 증가되는 문제점이 있다.
그에 따라서, 본 발명이 해결하고자 하는 과제는, 이러한 금속 물질과 하부의 반도체층 사이에 접촉저항을 감소시킬 수 있는 발광장치 및 발광사이리스터를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 이러한 발광장치 및 발광 사이리스터를 간단하게 제조할 수 있는 방법을 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 예시적인 일 실시예에 의한 발광장치는, 다수의 발광 사이리스터, 활성화 파트, 제1 연결배선, 제2 연결배선 및 제3 연결배선을 포함한다. 다수의 상기 발광 사이리스터는 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다. 상기 활성화 파트는 상기 발광 사이리스터를 활성화시킨다. 상기 제1 연결배선은 상기 게이트 전극들을 상기 활성화 파트에 연결한다. 상기 제2 연결배선은 활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선은 상기 캐소드 전극들을 상기 제2 연결배선에 연결한다. 이때, 상기 발광 사이리스터는, 기판에 순차적으로, 제1 p형 반도체층, 제1 n형 반도체층, 제2 p형 반도체층 및 제2 n형 반도체층을 포함하고, 상기 캐소드 전극은 상기 제2 n형 반도체층 위에 형성되고, 상기 게이트 전극은 상기 제2 p형 반도체층 위에 형성되며, 저항 강하층이 상기 캐소드 전극 및 상기 제2 n형 반도체층 사이에 개재된다.
예컨대, 상기 제1 p형 반도체층, 상기 제1 n형 반도체층, 상기 제2 p형 반도체층 및 상기 제2 n형 반도체층은 알루미늄갈륨비소(AlGaAs)를 포함하고, 상기 저항 강하층은 갈륨비소(GaAs)를 포함할 수 있다.
이때, 상기 저항 강하층은 상기 캐소드 전극 하부에만 형성되어 상기 제2 n형 반도체층이 노출될 수 있다.
본 발명의 예시적인 일 실시예에 의한 발광 사이리스터는 기판, 제1 반도체층, 제2 반도체층, 제3 반도체층, 제4 반도체층, 제1 전극, 제2 전극 및 저항 강하층을 포함한다. 상기 제1 반도체층은 상기 기판 위에 형성되고, 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제2 반도체층은 상기 제1 반도체층 위에 형성되고, 상기 제1 불순물과 반대의 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제3 반도체층은 상기 제2 반도체층 위에 형성되고, 상기 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제4 반도체층은 상기 제3 반도체층의 일부를 노출시키도록 상기 제3 반도체층 위에 형성되고, 상기 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제1 전극은 상기 제4 반도체층 상부에 형성된다. 상기 제2 전극은 노출된 상기 제3 반도체층 상부에 형성된다. 상기 저항 강하층은 상기 제1 전극과 상기 제4 반도체층 사이에 형성된다.
이때, 상기 저항 강하층은 갈륨비소(GaAs)를 포함할 수 있다.
또한, 상기 제1 불순물은 p형 불순물이고, 상기 제2 불순물을 n형 불순물이거나, 이와 반대로, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물을 p형 불순물일 수 있다.
본 발명의 예시적인 일 실시예에 의한 발광장치 제조방법은, 기판에 순차적으로 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제1 반도체층, 상기 제1 불순물과 반대의 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제2 반도체층, 상기 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제3 반도체층 및 상기 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제4 반도체층을 형성하는 단계와, 상기 제4 반도체층 상부에 갈륨비소(GaAs)를 포함하는 저항 강하층을 형성하는 단계와, 상기 저항 강하층 상부에 제1 전극을 형성하는 단계와, 상기 제1 전극 하부에 형성된 저항 강하층을 제외한 나머지 영역의 저항 강하층을 제거하는 단계와, 상기 제4 반도체층의 일부 영역을 식각하여 상기 제3 반도체층을 노출시키는 단계, 및 상기 제3 반도체층 상부에 제2 전극을 형성하는 단계를 포함한다.
한편, 상기 제1 전극 하부에 형성된 저항 강하층을 제외한 나머지 영역의 저항 강하층을 제거하는 단계에서, 상기 제1 전극을 마스크로 하여 나머지 영역의 저항 강하층을 제거할 수 있다.
또한, 상기 발광장치 제조방법은, 상기 제1 전극 및 상기 제2 전극이 형성된, 상기 제4 반도체층 및 상기 제3 반도체층 상부에 절연층을 형성하는 단계와, 상기 제1 전극 및 상기 제2 전극의 상부의 상기 절연층을 제거하여 상기 제1 전극 및 상기 제2 전극을 노출시키는 단계, 및 상기 제1 전극 및 상기 제2 전극과 접촉하는 연결배선들을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 제1 불순물은 p형 불순물이고, 상기 제2 불순물을 n형 불순물이거나, 이와 반대로, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물을 p형 불순물일 수 있다..
본 발명에 따른 발광장치에 의하면, 캐소드 전극과 제2 반도체층 사이에 저항을 감소시킴으로써, 전력의 효율을 향상시킬 수 있다.
또한, 저항 강하층은 상기 캐소드 전극 하부에만 형성되어 상기 제2 n형 반도체층이 노출되는 경우, 생성된 광이 저항 강하층에 의해 흡수되는 것을 방지하여 광추출 효율을 향상시킬 수 있다.
또한, 캐소드 전극을 마스크로 하여 캐소드 전극 하부를 제외한 나머지 영역의 저항 강하층을 제거하는 경우, 별도의 마스크없이 저항 강하층을 제거할 수 있게 된다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다.
도 4a 내지 도 4g는 도 3에서 도시된 발광 사이리스터의 제조공정을 보여주는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 유사한 구성 요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 과장하여 도시한 것일 수 있다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, A와 B가'연결된다', '결합된다'라는 의미는 A와 B가 직접적으로 연결되거나 결합하는 것 이외에 다른 구성요소 C가 A와 B 사이에 포함되어 A와 B가 연결되거나 결합되는 것을 포함하는 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 또한, 방법 발명에 대한 특허청구범위에서, 각 단계가 명확하게 순서에 구속되지 않는 한, 각 단계들은 그 순서가 서로 바뀔 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 예시적인 일 실시예에 의한 발광장치의 회로도이다.
도 1을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광장치(100)는 다수의 발광 사이리스터(L1, L2, L3, L4, ...), 활성화 파트(110), 제1 연결배선(120), 제2 연결배선(130) 및 제3 연결배선(140)을 포함한다.
다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...)는 일렬로 배열된다. 예시된 도면에서는 4개의 발광 사이리스터(L1, L2, L3, L4)만 도시하고 있으나, 발광 사이리스터의 개수는 설계상 변경이 가능하다. 다수의 상기 발광 사이리스터(L1, L2, L3, L4, ...) 각각은 애노드 전극, 캐소드 전극 및 게이트 전극을 포함한다.
상기 활성화 파트(110)는 상기 발광 사이리스터(L1, L2, L3, L4, ...)를 활성화시킨다.
상기 활성화 파트(110)는 일렬로 배열된 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...), 일렬로 배열된 다수의 다이오드(D1, D2, D3, D4, D5, ...), 제1 신호선(111), 제2 신호선(112) 및 제3 신호선(113)을 포함한다.
다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)의 애노드 전극은 제3 신호선(113)에 연결된다. 또한, 다수의 쉬프트 사이리스터(S1, S2, S3, S4, ...)들 중에서, 예컨대 홀수 번째 쉬프트 사이리스터(S1, S3,...,)의 캐소드 전극은 상기 제1 신호선(111)에 연결되고, 짝수 번째 쉬프트 사이리스터(S2, S4, ...)의 캐소드 전극은 상기 제2 신호선(112)에 연결된다. 제1 쉬프트 사이리스터(S1)의 게이트 전극은 제1 노드(N1)에 연결되고, 제2 쉬프트 사이리스터(S2)의 게이트 전극은 제2 노드(N2)에 연결되고, 제3 쉬프트 사이리스터(S3)의 게이트 전극은 제3 노드(N3)에 연결되고, 제4 쉬프트 사이리스터(S4)의 게이트 전극은 제4 노드(N4)에 연결된다.
또한, 상기 제1 노드(N1)는 제1 저항(R1)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제2 노드(N2)는 제2 저항(R2)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제3 노드(N3)는 제3 저항(R3)을 통해서 상기 제3 신호선(113)에 연결되고, 상기 제4 노드(N4)는 제4 저항(R4)을 통해서 상기 제3 신호선(113)에 연결된다.
제1 다이오드(D1)는 애노드가 상기 제2 신호선(112)에 연결되고, 캐소드가 상기 제1 노드(N1)에 연결된다. 제2 다이오드(D2)는 애노드가 상기 제1 노드(N1)에 연결되고, 캐소드가 상기 제2 노드(N2)에 연결된다. 상기 제3 다이오드(D3)는 애노드가 상기 제2 노드(N2)에 연결되고, 캐소드가 상기 제3 노드(N3)에 연결된다. 상기 제4 다이오드(D4)는 애노드가 상기 제3 노드(N3)에 연결되고, 캐소드가 상기 제4 노드(N4)에 연결된다.
상기 제1 연결배선(120)은, 발광 사이리스터(L1, L2, L3, L4, ...)들의 게이트 전극들을 상기 활성화 파트(110)에 연결한다. 보다 상세히, 상기 제1 연결배선(120)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 게이트 전극들을 상기 노드들(N1, N2, N3, N4, ...)에 각각 연결한다.
상기 제2 연결배선(130)은 활성화된 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 발광 여부를 제어하는 신호를 전송한다. 상기 제3 연결배선(140)은 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 상기 캐소드 전극들을 상기 제2 연결배선(130)에 연결한다. 이때, 상기 발광 사이리스터(L1, L2, L3, L4, ...)의 캐소드 전극의 하부에는 저항 강하층이 형성된다. 따라서, 캐소드 전극과의 접촉저항을 감소시켜 효율을 향상시킨다. 더욱이, 이러한 저항 강하층은 상기 캐소드 전극의 하부에만 형성되고, 나머지 영역들은 제거되어 발광층에서 생성된 광이 상기 저항 강하층에서 흡수되는 것을 방지함으로써 광추출효율을 향상시킨다. 이러한 본 발명의 특징은 이후에 자세히 설명될 것이다.
이하, 본 발명에 의한 발광장치의 동작을 도 1 및 도 2를 참조로 보다 상세히 설명한다.
도 2는 도 1에서 도시된 제1 클럭신호와 제2 클럭신호를 도시한 파형도이다.
도 1 및 도 2를 참조하면, 먼저 도 2에서와 같이, 저전압(예컨대 -5V)의 제1 클럭 신호(CL1)가 제1 신호선(111)에 인가되고, 고전압(예컨대 0V)의 제2 클럭 신호(CL2)가 제2 신호선(112)에 인가된다. 한편, 상기 제3 신호선(113)에는 바이어스 전압으로서, 저전압(예컨대 -5V)이 인가되어 있다.
그러면, 제1 쉬프트 사이리스터(S1)가 턴온되고, 제1 노드(N1)의 전압, 즉 상기 제1 쉬프트 사이리스터(S1)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제1 발광 사이리스터(L1)가 활성화된다. 그러나, 제2 노드(N2)의 전압은 제2 다이오드(D2)에 의해 전압 강하가 발생하여 예컨대 -1.5V가 되며 그에 따라서, 제2 발광 사이리스터(L2)의 게이트 전극에는 저전압이 인가되어 활성화되지 못한다. 또한, 제3 노드(N3)의 전압은 제3 다이오드(D3)에 의해 전압 강하가 발생되어 예컨대 -3V가 되며 그에 따라서, 제3 발광 사이리스터(L3)의 게이트 전압 또한 저전압이 인가되어 활성화되지 못한다. 즉, 제1 발광 사이리스터(L1)만 활성화되고, 그 이하의 발광 사이리스터들(L2, L3, ...)은 활성화 되지 못하는 것이다.
이때, 제2 연결배선(130)에 고전압(예컨대 0V)을 인가하면, 상기 제1 발광 사이리스터(L1)은 발광하지 않고, 상기 제2 연결배선(130)에 저전압(예컨대 -5V)을 인가하면, 상기 제1 발광 사이리스터(L1)는 발광하게 된다.
다음으로, 고전압(예컨대 0V)의 제1 클럭 신호(CL2)가 상기 제1 신호선(111)에 인가되고, 저전압(예컨대 -5V)의 제2 클럭 신호(CL2)가 상기 제2 신호선(112)에 인가된다.
그러면, 제1 쉬프트 사이리스터(S2)는 턴오프되고, 상기 제2 쉬프트 사이리스터(S2)가 턴온되고, 제2 노드(N2)의 전압, 즉 상기 제2 쉬프트 사이리스터(S2)의 게이트 전압은 고전압(예컨대 0V)이 되며, 이때 상기 제2 발광 사이리스터(L2)가 활성화된다. 이때, 제2 연결배선(130)에 인가되는 전압에 의해 상기 제2 발광 사이리스터(L2)의 발광을 제어하게 된다.
이와 같이, 활성화 파트(110)는 순차적으로 발광 사이리스터들(L1, L2, L3, ...)을 활성화시키고, 활성화된 발광 사이리스터들(L1, L2, L3, ...)의 캐소드 전극의 전위를 조정함으로써, 발광 사이리스터들(L1, L2, L3, ...)의 발광을 제어할 수 있게 된다.
한편, 이러한 활성화 파트(110)는 예시적인 일 실시예로서, 다양한 변경이 가능하다.
도 3은 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터의 단면도이다. 도 3에서 도시된 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터(L)는 도 1에서 도시된 발광 사이리스터들(L1, L2, L3, ...)에 적용될 수 있다.
도 3을 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광 사이리스터(L)는 기판(11)에 순차적으로 제1 p형 반도체층(12), 제1 n형 반도체층(13), 제2 p형 반도체층(14) 및 제2 n형 반도체층(15)이 적층되고, 일부의 영역에서 상기 제2 n형 반도체층(15)이 식각되어 상기 제2 p형 반도체층(14)이 노출되어 있다. 예컨대, 상기 반도체층들(12, 13, 14, 15)은 알루미늄갈륨비소(AlGaAs) 반도체로 구성될 수 있다. 또한, 상기 제1 p형 반도체층(12) 및 상기 제2 p형 반도체층(14)은 알루미늄갈륨비소(AlGaAs) 반도체에 아연(Zn) 불순물을 도핑하여 형성되며, 상기 제1 n형 반도체층(13) 및 상기 제2 n형 반도체층(15)은 알루미늄갈륨비소(AlGaAs) 반도체에 실리콘(Si) 불순물을 도핑하여 형성될 수 있다.
상기 제2 n형 반도체층(15) 상부에는 캐소드 전극(17)이 형성되고, 노출된 상기 제2 p형 반도체층(14) 상부에는 게이트 전극(18)이 형성된다. 상기 캐소드 전극(17)은 예컨대 95% 이상의 금(Au)과 게르마늄(Ge)을 포함하는 합금으로 구성되며, 상기 게이트 전극(18)은 예컨대 95% 이상의 금(Au)과 아연(Zn)을 포함하는 합금으로 구성된다. 게르마늄(Ge)을 일부 포함하는 금(Au)으로 구성된 합금의 상기 캐소드 전극(17)과 아연(Zn)을 일부 포함하는 금(Au)으로 구성된 상기 게이트 전극(18)은, 각각 실리콘(Si) 불순물을 포함하는 제2 n형 반도체층(15) 및 아연 불순물(Zn)을 상기 제2 p형 반도체층(14)와 접촉하여, 금속층과 반도체층 사이의 오믹컨택(ohmic contact) 특성을 향상시킬 수 있다.
또한, 저항 강하층(16)이 상기 캐소드 전극(17) 및 상기 제2 n형 반도체층(15) 사이에 개재된다. 이때 상기 저항 강하층(16)은 갈륨비소(GaAs)를 포함한다. 갈륨비소(GaAs)의 캐소드 전극(17)에 대한 접촉저항은 알루미늄갈륨비소(AlGaAs)의 캐소드 전극(17)에 대한 접촉저항보다 낮아 인가되는 전력을 보다 효율적으로 발광에 이용할 수 있게 된다.
한편, 알루미늄갈륨비소(AlGaAs)의 반도체층에서 생성된 광은 대략적으로 780nm의 파장을 갖는다. 그런대, 상기 갈륨비소(GaAs)는 물성적으로 860nm ~ 880nm 이하의 파장을 갖는 광을 흡수한다. 따라서, 상기 저항 강하층(16)이 상기 제2 n형 반도체층(15) 전면을 커버하는 경우, 상기 제2 n형 반도체층(15) 상면을 통해서 출사되는 광을 일부 흡수하게 된다.
이를 방지하게 위해서, 본 발명의 예시적인 일 실시예에 의하면, 상기 갈륨비소(GaAs)를 포함하는 상기 저항 강하층(16)은 상기 캐소드 전극(17)의 하부를 제외한 나머지 영역에서는 제거되어 있다.
이와 같이, 상기 저항 강하층(16)이 캐소드 전극(17)의 하부에만 형성되어 있는 경우, 생성되는 광의 흡수를 방지하며 동시에 접촉저항을 감소시켜 발광장치의 효율을 향상시킬 수 있다.
그 위로 절연층(19)이 형성되고, 상기 절연층(19)은 상기 캐소드 전극(17) 상부 및 상기 게이트 전극(18) 상면에 형성된 콘택홀을 포함하여, 상기 캐소드 전극(17) 및 상기 게이트 전극(18)을 노출시킨다. 상기 절연층(19)은 예컨대 산화실리콘(silicon oxide) 또는 질화 실리콘(silicon nitride)을 포함할 수 있다.
노출된 캐소드 전극(17)은 도 1에서 도시된 제3 연결배선(140)이 접촉되고, 노출된 게이트 전극(18)은 제1 연결배선(120)이 접촉된다. 상기 제1 연결배선(140) 및 상기 제3 연결배선(140)은 예컨대 알루미늄(Al)을 포함하여 구성될 수 있다.
더욱이, 위에서는 예컨대, pnpn구조의 사이리스터에 대해서 설명하였으나, npnp 구조의 사이리터의 경우에도 유사한 전극 구조를 적용할 수 있다.
이 경우, 도 3을 참조하면, 발광 사이리스터(L)는 기판(11), 제1 반도체층(12), 제2 반도체층(13), 제3 반도체층(14), 제4 반도체층(15), 제1 전극(17), 제2 전극(18) 및 저항 강하층(16)을 포함한다. 상기 제1 반도체층(12)은 상기 기판 위에 형성되고, 제1 불순물(즉, n형 불순물)을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제2 반도체층(13)은 상기 제1 반도체층(12) 위에 형성되고, 상기 제1 불순물과 반대의 제2 불순물(즉, p형 불순물)을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제3 반도체층(14)은 상기 제2 반도체층(13) 위에 형성되고, 상기 제1 불순물(즉, n형 불순물)을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 상기 제4 반도체층(15)은 상기 제3 반도체층(14)의 일부를 노출시키도록 상기 제3 반도체층(14) 위에 형성되고, 상기 제2 불순물(즉, p형 불순물)을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함한다. 이때, 상기 제1 전극(17)은 애노드 전극이 되며, 상기 제4 반도체층(15) 상부에 형성된다. 상기 제2 전극(18)은 게이트 전극이 되며, 노출된 상기 제3 반도체층(14) 상부에 형성된다. 상기 저항 강하층(16)은 상기 제1 전극(17)과 상기 제4 반도체층(15) 사이에 형성된다.
도 4a 내지 도 4g는 도 3에서 도시된 발광 사이리스터의 제조공정을 보여주는 단면도이다.
도 4a를 참조하면, 본 발명의 예시적인 일 실시예에 의한 발광장치 제조방법은, 기판(11)에 순차적으로 제1 불순물(p형 불순물의 경우 Zn, n형 불순물의 경우 Si)을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제1 반도체층(12), 상기 제1 불순물과 반대의 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제2 반도체층(13), 상기 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제3 반도체층(14) 및 상기 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제4 반도체층(15)을 형성한다.
또한, 상기 제4 반도체층(15) 상부에 갈륨비소(GaAs)를 포함하는 저항 강하층(16)을 형성한다. 이때, 상기 갈륨비소(GaAs)를 포함하는 저항 강하층(16)은 상기 제4 반도체층(15)과 동일한 종류의 상기 제2 불순물을 포함한다.
이후, 도 4b를 참조하면, 상기 저항 강하층(16) 상부에 제1 전극(17)을 형성한다. 예컨대, 상기 제1 전극(17)을 형성하기 위해서, 상기 저항 강하층(16) 상부에 포토레지스터(도시안됨)를 도포하고, 상기 제1 전극(17)의 생성위치의 포토레지스터(도시안됨)을 제거하여 상기 저항 강하층(16)을 노출시킨 후, 상기 포토레지스터(도시안됨) 상면과 노출된 저항 강하층(16) 상면에 금속층을 형성한 후, 상기 포토레지스터(도시안됨)를 리프트오프(lift-off)하여 제거하면, 저항 강하층(16) 상면의 금속층만 남게 되어 상기 제1 전극(17)을 형성할 수 있다.
이와 다르게, 저항 강하층(16) 상부에 금속층을 형성하고, 그 위에 포토레지스터(도시안됨)를 도포한 후, 상기 제1 전극(17)의 생성위치의 포토레지스터(도시안됨) 만을 남기고 나머지 영역의 포토레지스터(도시안됨)를 제거한 후, 포토레지스터를 마스크로 하여 나머지 영역의 금속층을 제거하고, 이후, 다시 남아있는 포토레지스터를 제거함으로써 상기 제1 전극(17)을 형성할 수도 있다.
이후, 도 4c를 참조하면, 상기 제1 전극(17) 하부에 형성된 저항 강하층(16)을 제외한 나머지 영역의 저항 강하층(16)을 제거한다. 이때, 상기 제1 전극(17) 하부에 형성된 저항 강하층(16)을 제외한 나머지 영역의 저항 강하층을 제거하는 과정에서, 상기 제1 전극(17)을 마스크로 하여 나머지 영역의 저항 강하층(16)을 제거할 수 있다.
이후, 도 4d를 참조하면, 상기 제4 반도체층(15)의 일부 영역을 식각하여 상기 제3 반도체층(14)을 노출시킨다.
이후, 도 4e를 참조하면, 노출된 상기 제3 반도체층(14) 상부에 제2 전극(18)을 형성한다. 상기 제2 전극(18)을 형성하는 공정은 상기 제1 전극(17)을 형성하는 공정과 실질적으로 동일하므로, 자세한 설명은 생략한다.
한편, 본 실시예에서는 저항 강하층(16)을 제거하고 제2 전극(18)을 형성하였으나, 제1 전극(17) 및 제2 전극(18)을 형성한 이후, 저항 강하층(16)을 제거할 수도 있다.
또한, 본 실시에에서는 제1 전극(17)을 형성하고, 상기 저항 강하층(16)을 식각한 이후, 제4 반도체층(15)의 일부를 제거하여 제3 반도체층(14)을 노출시키고 있으나, 이와 다르게 제4 반도체층(15)의 일부를 제거하여 제3 반도체층(14)을 노출시킨 이후, 제1 전극(17) 및 제2 전극(18)을 형성하고, 제1 전극(17) 하부를 제외한 나머지 영역의 저항 강하층(16)을 제거할 수도 있다.
이후, 도 4f를 참조하면, 상기 제1 전극(17) 및 상기 제2 전극(18)이 형성된, 상기 제4 반도체층(15) 및 상기 제3 반도체층(14) 상부에 절연층(19)을 형성하고, 상기 제1 전극(17) 및 상기 제2 전극(18)의 상부의 상기 절연층(19)을 제거하여 상기 제1 전극(17) 및 상기 제2 전극(18)을 노출시킨다.
이후, 도 4g를 참조하면, 상기 제1 전극(17) 및 상기 제2 전극(18)과 접촉하는 연결배선들(140, 120)을 형성한다. 상기 연결 배선들(140, 120)을 형성하기 위해서 상기 제1 전극(17) 및 제2 전극(18)을 형성하는 공정이 적용될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 발광장치 110: 활성화 파트
111: 제1 신호선 112: 제2 신호선
113: 제3 신호선 120: 제1 연결배선
130: 제2 연결배선 140: 제3 연결배선
11: 기판 12: 제1 p형 반도체층
13: 제1 n형 반도체층 14: 제2 p형 반도체층
15: 제2 n형 반도체층 16: 저항 강하층
17: 캐소드 전극 18: 게이트 전극
19: 절연층
CL1: 제1 클럭 신호 CL2: 제2 클럭 신호

Claims (12)

  1. 일렬로 배열되고, 각각이 애노드 전극, 캐소드 전극 및 게이트 전극을 포함하는 다수의 발광 사이리스터;
    상기 발광 사이리스터를 활성화 시키기 위한 활성화 파트;
    상기 게이트 전극들을 상기 활성화 파트에 연결하는 제1 연결배선;
    활성화된 상기 발광 사이리스터의 발광 여부를 제어하는 신호를 전송하는 제2 연결배선; 및
    상기 캐소드 전극들을 상기 제2 연결배선에 연결하는 제3 연결배선을 포함하고,
    상기 발광 사이리스터는,
    기판에 순차적으로, 제1 p형 반도체층, 제1 n형 반도체층, 제2 p형 반도체층 및 제2 n형 반도체층을 포함하고, 상기 캐소드 전극은 상기 제2 n형 반도체층 위에 형성되고, 상기 게이트 전극은 상기 제2 p형 반도체층 위에 형성되며, 저항 강하층이 상기 캐소드 전극 및 상기 제2 n형 반도체층 사이에 개재되고,
    상기 저항 강하층은 상기 캐소드 전극 하부에만 형성되어 상기 제2 n형 반도체층이 노출된 것을 특징으로 하는 발광장치.
  2. 제1 항에 있어서,
    상기 제1 p형 반도체층, 상기 제1 n형 반도체층, 상기 제2 p형 반도체층 및 상기 제2 n형 반도체층은 알루미늄갈륨비소(AlGaAs)를 포함하고,
    상기 저항 강하층은 갈륨비소(GaAs)를 포함하는 것을 특징으로 하는 발광장치.
  3. 삭제
  4. 기판;
    상기 기판 위에 형성되고, 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제1 반도체층;
    상기 제1 반도체층 위에 형성되고, 상기 제1 불순물과 반대의 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제2 반도체층;
    상기 제2 반도체층 위에 형성되고, 상기 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제3 반도체층;
    상기 제3 반도체층의 일부를 노출시키도록 상기 제3 반도체층 위에 형성되고, 상기 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제4 반도체층;
    상기 제4 반도체층 상부에 형성된 제1 전극; 및
    노출된 상기 제3 반도체층 상부에 형성된 제2 전극을 포함하고,
    상기 제1 전극과 상기 제4 반도체층 사이에는 저항 강하층이 형성되며,
    상기 저항 강하층은 상기 제1 전극의 하부에만 형성되어 상기 제4 반도체층을 노출시키는 것을 특징으로 하는 발광 사이리스터.
  5. 제4 항에 있어서,
    상기 저항 강하층은 갈륨비소(GaAs)를 포함하는 것을 특징으로 하는 발광 사이리스터.
  6. 제4 항에 있어서, 상기 제1 불순물은 p형 불순물이고, 상기 제2 불순물을 n형 불순물인 것을 특징으로 하는 발광 사이리스터.
  7. 제4 항에 있어서, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물을 p형 불순물인 것을 특징으로 하는 발광 사이리스터.
  8. 기판에 순차적으로 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제1 반도체층, 상기 제1 불순물과 반대의 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제2 반도체층, 상기 제1 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제3 반도체층 및 상기 제2 불순물을 포함하는 알루미늄갈륨비소(AlGaAs)를 포함하는 제4 반도체층을 형성하는 단계;
    상기 제4 반도체층 상부에 갈륨비소(GaAs)를 포함하는 저항 강하층을 형성하는 단계;
    상기 저항 강하층 상부에 제1 전극을 형성하는 단계;
    상기 제1 전극 하부에 형성된 저항 강하층을 제외한 나머지 영역의 저항 강하층을 제거하는 단계;
    상기 제4 반도체층의 일부 영역을 식각하여 상기 제3 반도체층을 노출시키는 단계; 및
    상기 제3 반도체층 상부에 제2 전극을 형성하는 단계를 포함하는 발광장치 제조방법.
  9. 제8 항에 있어서,
    상기 제1 전극 하부에 형성된 저항 강하층을 제외한 나머지 영역의 저항 강하층을 제거하는 단계에서,
    상기 제1 전극을 마스크로 하여 나머지 영역의 저항 강하층을 제거하는 것을 특징으로 하는 발광장치 제조방법.
  10. 제8 항에 있어서,
    상기 제1 전극 및 상기 제2 전극이 형성된, 상기 제4 반도체층 및 상기 제3 반도체층 상부에 절연층을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극의 상부의 상기 절연층을 제거하여 상기 제1 전극 및 상기 제2 전극을 노출시키는 단계; 및
    상기 제1 전극 및 상기 제2 전극과 접촉하는 연결배선들을 형성하는 단계를 더 포함하는 발광장치 제조방법.
  11. 제8 항에 있어서, 상기 제1 불순물은 p형 불순물이고, 상기 제2 불순물을 n형 불순물인 것을 특징으로 하는 발광장치 제조방법.
  12. 제8 항에 있어서, 상기 제1 불순물은 n형 불순물이고, 상기 제2 불순물을 p형 불순물인 것을 특징으로 하는 발광장치 제조방법.

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