WO1998056004A1 - Memoire a semi-conducteurs - Google Patents

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WO1998056004A1
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signal
sense amplifier
semiconductor memory
column
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Shinya Fujioka
Masao Taguchi
Waichirou Fujieda
Yasuharu Sato
Takaaki Suzuki
Tadao Aikawa
Takayuki Nagasawa
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Fujitsu Limited
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Definitions

  • the present invention generally relates to a semiconductor memory device, and more particularly, to a semiconductor memory device that operates in synchronization with a clock.
  • DRAM dynamic random access memories
  • SDRAM synchronous dynamic random access memory
  • FIG. 1 shows an example of a circuit configuration around a DRAM memory cell.
  • the circuit of FIG. 1 includes a capacitor 501, MOS transistors 502 to 512, PMOS transistors 513, PMOS transistors 521 and 522, and NMOS transistors 523 and 524.
  • the PMOS transistors 521 and 522 and the NMOS transistors 523 and 524 constitute a sense amplifier 520.
  • One-bit information is stored in the capacity 501 as a memory cell.
  • the NMOS transistor 502 serving as a cell gate is turned on, and the data of the capacitor 501 is read out to the bit line BL.
  • the bit line transfer signal BLT 1 is high, and the NMOS transistors 503 and 504 are in a conductive state.
  • the bit sense transfer one signal BLT0 is LOW, and the NM ⁇ S transistors 505 and 506 are in a non-conductive state. Therefore, the data on the bit lines BL and ZBL is read into the sense amplifier 520 via the NMOS transistors 503 and 504.
  • the sense amplifier 520 operates when the sense amplifier drive signals SA 1 and SA 2 are activated and the transistors 5 13 and 5 12 are turned on, and the bit line BL And amplify ZBL data.
  • the column line selection signal CL is selected, the amplified data of the bit lines BL and ZBL are read out to the data buses DB and / DB via the NMOS transistors 510 and 511 which are the column gates. .
  • the data of the data buses DB and / DB are stored in the capacity 501 through a procedure reverse to the above-described reading.
  • FIG. 2 is a timing chart for explaining a data read operation in the DRAM.
  • a precharge command (PRE) for precharging the bit lines BL and ZBL to a predetermined voltage, and a RAS command (R ), And ZC AS command (C) for column access are sequentially input.
  • the bit line transfer signal BLT0 becomes LOW (BLT1 is HIGH), and only the bit lines BL and ZBL are connected to the sense amplifier 520.
  • the precharge signal PR in FIG. 1 is dropped to L LW to release the reset state of the bit line BL.
  • a specific word line is selected by setting the main word line selection signal MW to H HI GH and the sub-word line selection signal SW to HI GH.
  • the NMOS transistor 502 becomes conductive, and the data of the capacitor 501 is read to the bit line BL.
  • data appears on the bit line BL at the timing when the main mode line selection signal MW and the sub mode line selection signal SW become HIGH.
  • the sense amplifier drive signals SA1 and SA2 are activated, and the NMOS transistor 512 and the PMOS transistor 513 are turned on.
  • the sense amplifier 520 when the sense amplifier 520 is driven, data on the bit lines BL and / BL is amplified and the amplitude is increased.
  • the column line select signal CL goes high in response to the CAS command to select a specific column.
  • the NMOS transistors 510 and 511 (column gates) of the selected column are turned on, and the data is read out to the data bus DB and ZDB.
  • the data read to the data bus DB and ZDB is output as a data signal DQ from the DRAM, and, for example, continuous data reading of 4 bits is performed.
  • the precharge signal PR becomes HIGH at an appropriate timing, the NM ⁇ S transistors 507 to 509 are turned on, and the bit lines BL and ZBL are set to predetermined levels. Precharged to the potential VPR. As a result, the bit lines BL and ZBL are reset as shown in FIG. 2 to prepare for data reading corresponding to the next ZRAS command.
  • the sense amplifier 520 of FIG. 1 is provided for each of a plurality of columns, and the plurality of sense amplifiers 520 store data of the same column address and different column addresses. . Therefore, by sequentially selecting different columns and reading the data already stored by the sense amplifier 520, the data can be read continuously.
  • the process from loadless input to data output is divided into the first stage command decode and peripheral circuit operation, the second stage sense amplifier operation, and the third stage data output operation.
  • the first stage operation is first executed for the first oral access.
  • the first row access starts the second stage operation, it starts the first stage operation of the second row access, and when the first port accesses the third stage operation, the second port starts the second stage operation.
  • the second operation is performed for the first row access and the first operation is performed for the third mouth access. In this way, if the operations of the first stage, the second stage, and the third stage for different row accesses are executed in parallel in each operation cycle, a row pipeline operation is realized. I can do it.
  • the burst length can be changed when a plurality of column addresses are successively read from the same address. That is, the mode is set with the number of data to be continuously read as the burst length, and the data of the number indicated by the burst length is read from the continuous column addresses.
  • the period during which the sense amplifier operates to access the continuous column address data that is, the period of the second stage sense amplifier operation, varies depending on the burst length set in the mode.
  • an object of the present invention is to provide a semiconductor memory device capable of high-speed access by realizing a pipeline operation of a row address when accessing different mouth addresses. Disclosure of the invention
  • a plurality of sense amplifiers that receive and hold data of a memory cell corresponding to a selected word line via a bit line and a plurality of column gates according to a column address are simultaneously selected.
  • a column decoder for reading a plurality of bits of parallel data from the sense amplifier selected in step (a), a data conversion unit for converting the parallel data into serial data, and a row access signal for selecting the read line.
  • a precharge signal generation unit for generating an internal precharge signal after a first delay time to reset the bit line and the plurality of sense amplifiers.
  • the period of the second stage sense amplifier operation can be made constant regardless of the bus length. That is, in order to open a plurality of column gates at a time and read data in parallel, the sense amplifier may be driven only for a fixed period. As a result, the period of the second-stage sense amplifier operation can be kept constant regardless of the bus length, and the low-order pipeline operation without disturbance can be executed.
  • the precharge timing arbitrarily from the outside, the power that this arbitrariness may disturb the pipeline operation can be reduced. Factors can be dispelled.
  • precharge can be performed at an optimal timing, and data can be read in a high-speed cycle close to the limit of the operation capability of the sense amplifier.
  • the data conversion unit selects a predetermined number of bits from the parallel data in response to the burst length signal and outputs the selected data as serial data. Therefore, it is possible to read data according to different burst length settings, while executing the unperturbed pipeline operation. Also, in the present invention, a plurality of data are read out of the sense amplifier in parallel for one row access, converted into serial data and output to the outside of the semiconductor memory device. Further, the present invention is characterized in that a single access command and a column access order are input to a semiconductor memory device as a single bucket. Therefore, it is possible to shorten the time interval between command inputs in response to the reduction in row access. For example, the mouth access command and the column access command may be input in response to two consecutive clock pulses, respectively.
  • the precharge signal generation unit resets a bit line and a sense amplifier by an internal precharge signal immediately after data is read from the sense amplifier. Therefore, by automatically precharging the sense amplifier immediately after the data is accessed, the interval between row accesses can be reduced to the maximum.
  • the precharge signal generation unit can configure a precharge signal generation unit with a simple circuit structure by using a delay element array that delays a signal by a first delay time. .
  • the present invention is characterized in that the sense amplifier is divided into a plurality of sense amplifier blocks, and performs a mouth access operation only on the sense amplifier of the selected sense amplifier block. Therefore, by reducing the number of sense amplifiers to be driven, the load on the control signal required for a single access operation can be reduced and the speed can be increased. Signal switching can be realized, and high-speed signal control corresponding to the reduction of the time interval between access can be achieved.
  • a code decoder corresponding to each of the plurality of sense amplifier blocks is further included, and at the time of a single access, only the selected sense amplifier block is used by the word decoder to connect the selected memory cell to the bit line. It is characterized by being connected. Therefore, by providing a word decoder for each sense amplifier block, it is possible to reduce the load of the code selection signal required for a single access operation, and to achieve a high speed corresponding to a reduction in the time interval between row accesses. In addition, it is possible to achieve a code selection signal control.
  • the present invention further includes a bit line transfer signal generation unit corresponding to each of the plurality of sense amplifier blocks, and a bit line transfer signal generation unit for only the selected sense amplifier block at the time of low access.
  • the bit connects the bit line to the sense amplifier. Therefore, by providing a bit line transfer signal generation unit for each sense amplifier block, it is possible to reduce the load on the bit line transfer signal required for the low access operation and to shorten the time interval between row accesses. , And high-speed bit line transfer signal control can be achieved.
  • a sense amplifier drive signal generation unit corresponding to each of the plurality of sense amplifier blocks is further included, and the sense amplifier drive signal generation unit generates only the sense amplifier block selected at the time of single access.
  • the unit drives the sense amplifier. Therefore, by providing a sense amplifier drive signal generation unit for each sense amplifier block, it is possible to reduce the load on the sense amplifier drive signal required for a single access operation, and to reduce the time interval between row accesses. Corresponding high-speed sense amplifier drive signal control can be achieved.
  • the semiconductor memory device further includes a plurality of banks, each of the plurality of banks includes the memory cell, the sense amplifier, and the bit line, and a plurality of sense amplifiers in each of the plurality of banks.
  • the sense amplifier block It is characterized by being divided. Therefore, the semiconductor memory device according to the present invention can be composed of a plurality of banks.
  • the present invention is characterized in that a bit line transfer signal generation unit provided for each of the plurality of sense amplifier blocks is included. Therefore, the chip area of the semiconductor memory device can be reduced as compared with the case where the bit line transfer signal generation unit is provided in each sense amplifier block.
  • the sense amplifier when the bit sequence is input continuously, the sense amplifier amplifies the data after the data of the memory cell appears on the bit line, and then the bit line and the sense amplifier are turned on. It is characterized in that a series of operations until reset is continuously performed at the same cycle without interruption. Therefore, it is possible to execute a pipeline operation based on a configuration suitable for pipeline operation in terms of access, thereby interrupting continuous oral access operations in a high-speed cycle near the limit of the operation capability of the sense amplifier. It can be done without doing. Further, the present invention is characterized by further including a direct sense amplifier circuit for reading data held by the sense amplifier to a data bus via a column gate. Therefore, the potential level of the bit line does not fluctuate due to the read operation, the timing for precharging the bit line can be advanced, and the operation cycle can be speeded up.
  • the present invention is characterized in that a row address and a column address are received at the same timing of an externally input clock signal. Therefore, even when the clock frequency is set low, the time from the mouth access instruction to the data reading can be kept constant.
  • FIG. 1 is a circuit diagram showing an example of a circuit configuration around a DRAM memory cell.
  • FIG. 2 is a timing chart for explaining a data read operation in DRAM.
  • FIG. 3 is a block diagram of a DRAM according to the present invention.
  • FIG. 4 is a diagram schematically showing the operation of the DRAM according to the present invention.
  • 5A to 5C are diagrams showing the relationship between the operation cycle of the sense amplifier and the input interval tRC of the activation command ACT.
  • FIG. 6 is a timing chart for explaining high-speed row access by self-precharge in the DRAM of FIG.
  • FIG. 7 is a circuit diagram showing a configuration of the PRE generation unit of FIG.
  • FIG. 8 is a configuration diagram of the bucket command decoder of FIG.
  • FIG. 9 is a configuration diagram of the command latch decoder of FIG.
  • FIG. 10 is a configuration diagram of the command decoder of FIG.
  • FIG. 11 is a timing chart showing the operation of the command bucket decoder of FIG.
  • FIG. 12A is a configuration diagram of the latch of FIG.
  • FIG. 12B is a timing chart showing the operation of the latch.
  • FIG. 13 is a timing chart showing a column access operation in the DRAM of FIG.
  • FIG. 14 is a schematic diagram showing a state in which parallel data read from a plurality of sense amplifiers in a core circuit is transferred to a conversion unit via a global data bus and a read buffer.
  • FIG. 15 is a configuration diagram of the conversion unit of FIG.
  • FIG. 16 is a circuit diagram showing a configuration of the level shifter circuit.
  • FIG. 17 is a configuration diagram showing a configuration of the selector control unit of FIG.
  • FIGS. 18A to 18C are diagrams showing how to select a selector circuit and a selector switch when the burst length is 1, 2, or 4.
  • FIG. 18A to 18C are diagrams showing how to select a selector circuit and a selector switch when the burst length is 1, 2, or 4.
  • FIG. 19 is a circuit diagram of a word line selection circuit including the word decoder and the 14 decoder of FIG.
  • FIG. 20 is a circuit diagram of a bit line transfer signal generation circuit including the BLT decoder of FIG.
  • Figure 21 shows the sense amplifier drive signal generation circuit including the SA generation unit in Figure 3. It is a circuit diagram.
  • FIG. 22 is a diagram showing an arrangement in which sub-BLT generation circuits are provided for a plurality of sense amplifier blocks.
  • FIG. 23 is a circuit diagram showing a circuit configuration of the sub-BLT generating circuit of FIG.
  • FIG. 24 is a diagram showing a chip configuration of a DRAM according to the present invention.
  • FIG. 25 is a diagram showing the configuration of the cell array block of FIG.
  • FIG. 26 is a diagram for explaining data reading and Z data writing by the direct sense amplifier method.
  • Figures 27A and 27B show the timing of the word line select signal SW, column line select signal CL, and bit line BL and ZBL signals for the transfer column gate method and the direct sense amplifier method. It is a chart.
  • FIGS. 28A and 28B are diagrams illustrating a problem that occurs when the clock frequency is reduced.
  • FIG. 29 is a timing chart when the activation command ACT and the read command RD are input simultaneously.
  • FIG. 30 is a diagram showing another configuration example of the DRAM according to the present invention.
  • FIG. 31 is a configuration diagram showing another embodiment of the conversion unit.
  • FIG. 32 is a diagram showing the state of each switch when the burst length BL is 2, 4 respectively.
  • FIG. 33 is a timing chart showing the operation timing of the first and second registrations.
  • FIG. 34 is a timing chart showing the operation timing from the 4-bit to 2-bit conversion circuit to the latch and level shift circuit when the burst length BL is 4.
  • FIGS. 35A and 35B are diagrams showing the operation states of four control clock signals and two output control clock signals when the burst length is 2, 4, respectively.
  • FIG. 36A is a circuit diagram showing a configuration example of the delayed flip-flop DFF of FIG. 31.
  • FIG. 36B is a timing chart showing the operation of FIG. 36A.
  • FIG. 37A is a circuit diagram showing a configuration example of the output buffer of FIG. 31.
  • FIG. 37B is a timing chart showing the operation of FIG. 37A.
  • FIG. 38 is a circuit diagram showing a configuration example of the latch & level shifter circuit shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 3 shows a block diagram of a DRAM according to the present invention.
  • the DRAM 10 shown in Fig. 3 has a plurality of input buffers 1 and a bucket command decoder 12, a RAS generation unit 13 and a PRE generation unit 14 and a control unit 15 and a predecoder 16 and a word.
  • a clock signal, a control signal, and an address signal are input to the input buffer 11 from outside the DRAM 10.
  • the clock signal is supplied to each component in the DRAM 10 in order to control the operation of the DRAM 10 in synchronization.
  • the control signal is decoded by the packet command decoder 12 and controls the RAS generation unit 13 and the CAS generation unit 22 according to the decoding result.
  • the address signal is supplied to a pre-decoder 16 for a single address system and a pre-decoder 24 for a column address system.
  • the RAS generation unit 13 generates a signal RASZ, which is an internal RAS signal, when an activation command ACT, which is a control signal corresponding to a conventional RAS signal, is input.
  • the RAS generation unit 13 This is to execute the refresh operation by continuously generating the signal RASZ internally when a command is input, and to generate the signal RASZ sporadically when the activation command ACT is input.
  • the signal RASZ is a signal indicating that the data of the memory cell is read into the sense amplifier, and is supplied to the control unit 15.
  • the control unit 15 controls the SA generation unit 20 to generate the sense amplifier drive signals SA 1 and SA 2 at appropriate timing.
  • the 1-to-4 decoder 21 is a decoder for selecting three sub-code decoders from the four sub-code decoders subordinate to the selected main code decoder in a conventional hierarchical word decoding method. is there.
  • the row address pre-decoder 16 latches and pre-decodes the supplied row address.
  • the predecode result is supplied to a word decoder 18, a BLT decoder 19, and a 1Z4 decoder 21.
  • the pre-decoder 16 includes a block decoder 17 and selects one of a plurality of memory blocks arranged in the DRAM 10. Only in this selected memory block, the word decoder 18, BLT decoder 19, SA generation unit 20, and 1 Z4 decoder 21 operate to read data from memory cells in the core circuit 20. And store it in the sense amplifier.
  • the memory cells 501 shown in FIG. 1 are arranged in an array with respect to rows and columns, and the sense amplifier 520 of FIG. 1 is provided for each column.
  • the sense amplifier 520 of FIG. 1 is provided for each column.
  • the CAS generation unit 22 generates an internal CAS signal when a read command RD, which is a control signal corresponding to the conventional ZCAS signal, is input.
  • the internal CAS signal is a signal indicating that data of the sense amplifier 520 is to be read from the core circuit 26 and read to the buffer 28, and is supplied to the control unit 23.
  • the control unit 23 controls the column decoder 25 to generate the column line selection signal CL at an appropriate timing.
  • the column address predecoder 24 latches and predecodes the supplied column address. The predecode result is supplied to the column decoder 25 and to the RB generation unit.
  • the column decoder 25 supplies a column line selection signal CL to the column specified by the column address, reads data from the sense amplifier 520 of the column, and supplies the data to the read buffer 28.
  • the RB generation unit 27 supplies the signal RB to the read buffer 28 at an appropriate timing to cause the read buffer 28 to read data.
  • the read buffer 28 amplifies the read data, and the data is sent out of the DRAM 10 via the output buffer 30.
  • the PRE generation unit 14 Upon receiving the signal RAS Z, which is an internal RAS signal, the PRE generation unit 14 generates a precharge signal PRE after a predetermined time has elapsed.
  • the internally generated precharge signal PRE resets the RAS generation unit 13 to perform a precharge operation, similarly to the case where the precharge signal PRE is supplied from the outside.
  • the precharge operation by the internally generated precharge signal PRE is hereinafter referred to as self-precharge.
  • data of continuous column addresses of the sense amplifier 520 is read as parallel data.
  • This parallel data is supplied to the conversion unit 29 via the read buffer 28.
  • the conversion unit 29 converts the parallel data into serial data and supplies a predetermined number of serial data to the output buffer 30 according to the burst length set in the mode register 31.
  • the period of the second-stage sense amplifier operation can be made constant regardless of the burst length. Force that needs to open the column gate of the selected column and read data from the sense amplifier while the sense amplifier is open (driving). ⁇ Conventionally, a column is sequentially read for a plurality of continuous column addresses. The period during which the sense amplifier is driven to open the gate depends on the burst length.
  • a plurality of column gates are opened at a time to read data in parallel, and the output data selection based on the burst length is performed by the conversion unit 29. Just drive it.
  • the period of the second stage sense amplifier operation can be made constant regardless of the burst length.
  • the precharge signal PRE automatically generated internally optimizes the timing. It is possible to perform self-precharging with.
  • This internal precharge signal is obtained by delaying the internal RAS signal RASZ for a fixed time regardless of the burst length or the like.
  • this arbitrariness can cause a disturbance in the pipeline operation. In the present invention, this factor can be eliminated.
  • the precharge can be executed at an optimum timing, and a high-speed cycle close to the limit of the operation capability of the sense amplifier can be performed. Data readout can be realized.
  • FIG. 4 is a diagram schematically showing the operation of the DRAM according to the present invention. With reference to FIG. 4, the row pipeline operation in the DRAM according to the present invention will be described in more detail.
  • the data is read out by raising the column line selection signal CL once or a plurality of times with the selected burst length, and after this overnight reading, a reset operation by a precharge command input is performed.
  • the data is read out by raising the column line selection signal CL once or multiple times, and then the precharge command is input by the user. It is necessary to charge. Therefore, the activation time of the sense amplifier changes according to the bus length, and the period of the sense amplifier operation shown in FIG. 4 expands and contracts.
  • Such pipeline operations are extremely difficult to achieve. Even if such pipeline operation can be realized, the control system is expected to be extremely complicated.
  • the DRAM according to the present invention a plurality of column lines are selected at a time regardless of the burst length, the parallel data is read out, the parallel data is selected according to the burst length, and the serial data is selected.
  • the length of the second cycle in which the sense amplifier operates is fixed. Therefore, it is possible to execute the reset operation by self-precharge at a fixed timing, and it is not necessary to input a precharge command from outside as in the conventional case. As described above, it is not necessary to input the precharge command, so that the input of the activation command ACT can be hastened.
  • the length of the sense amplifier operation cycle is constant, the first to third steps can be performed. Repeat each cycle of The combined pipeline operation can be easily controlled.
  • the time t RC which is a command (activation command ACT) input interval
  • This time tRC is determined by the time of the sense amplifier operation cycle as shown in FIG. This is because the first cycle, the second cycle, and the third cycle in FIG. 4 require the longest time for the second cycle. Therefore, if the longest second cycle is continuously repeated without interruption as shown in FIG. 4, the data read rate becomes the highest, and the time of the second cycle corresponds to t RC.
  • 5A to 5C are diagrams showing the relationship between the sense amplifier operation cycle and the activation command ACT input interval tRC.
  • the interval between inputting the activation command ACT is defined as time t RC.
  • the sense amplifier cycle sense amplifier operation cycle
  • the word line selection cycle the word line selection signal SW becomes HIGH, and cell data appears on the bit lines BL and ZBL.
  • the sense amplifier drive signals SA1 and SA2 are activated to drive the sense amplifier, thereby amplifying the data on the bit lines BL and ZBL.
  • the column line selection signal CL is set to HIGH to reset the data of the bit lines BL and ZBL. Read out on the evening bus.
  • the word line selection signal SW is reset, and the precharge signal PR is set to HIGH to precharge the bit lines BL and ZBL.
  • the sense amplifier drive signals SA 1 and SA 2 are inactive. As can be seen from FIGS. 5A and 5B, when the activation command ACT is continuously input at the time t RC interval, the sense amplifier cycle is continuously repeated without interruption.
  • the activation command ACT input interval tRC is determined according to the length of the sense amplifier cycle including the operation cycle and the reset cycle. That is, in the configuration of the present invention, if each operation of the sense amplifier cycle is made faster and the time of the sense amplifier cycle is shortened, the time tRC also becomes shorter, and the data read speed of the DRAM can be improved. Can be done.
  • the force shown in FIG. 5 is such that the third cycle (data output) starts after the end of the second cycle (sense amplifier operation).
  • the third cycle can be started after the column select signal CL is raised to H. In this case, the data output operation and the bit line precharge operation are performed in parallel.
  • FIG. 6 is a timing chart for explaining speed-up of mouth access by self-precharge. As described above, in the present invention, a high-speed low access operation can be realized by performing self-precharge at an optimal timing by the internal precharge signal PRE. With reference to FIGS. 3 and 6, the timing of the mouth access operation by the DRAM 10 of the present invention will not be described below.
  • the RAS generation unit 13 When the activation command ACT is input, the RAS generation unit 13 generates the signal RASZ.
  • the signal RAS Z is supplied to the control unit 15, and the control unit 15 controls the word decoder 18, the BLT decoder 19, the SA generation unit 20, and the 1Z4 decoder 21 to
  • the line selection signals MW and SW, the bit line transfer signal BLT, and the sense amplifier drive signals SA 1 and SA 2 are generated at appropriate timing.
  • the data of the memory cell 501 (see FIG. 1) is read out to the sense amplifier 520. This corresponds to the fact that data appears on the bit line BL in FIG. 4 and then the amplitude is amplified.
  • the signal RASZ is also supplied to the PRE generation unit 14.
  • the PRE generation unit 14 generates an internal precharge signal PRE after a predetermined time has elapsed after receiving the signal RASZ.
  • the CAS generation unit 22, The control unit 23, the predecoder 24, and the column decoder 25 operate.
  • the column line selection signal C of the column selected by the column address becomes HIGH, and the data of the sense amplifier 520 (see FIG. 1) is transferred to the global data bus GDB (see FIG. 1) via the data bus DB and / DB. 3) is read.
  • Read buffer 28 power, read and amplify data from global data bus GDB.
  • the data held by the read buffer 28 is parallel data, and the data conversion unit 29 converts the data into serial data by performing parallel-to-serial conversion. This serial data is output from the output buffer 30 to the outside of the DRAM 10.
  • the internally generated precharge signal PRE operates in the same manner as when a precharge signal is input from an external source in the past, and the bit line transfer signal BLT and the word line selection signal MW and SW are reset, and bit lines BL and ZBL are precharged to a predetermined potential.
  • the precharge operation by the precharge signal PRE is immediately after data is read from the sense amplifier 520 by the column line selection signal CL as shown in FIG.
  • the conventional timing shown in Fig. 2 after the data is read by the column line selection signal CL, the time wasted in the read operation until a precharge command is input from the outside and the precharge operation is executed. Exists.
  • the precharge signal PRE can be easily generated by setting the activation time of the sense amplifier constant regardless of the burst length. That is, it can be obtained by delaying the internal RAS signal (RASZ) for a fixed time. This fixed time is the time required to select and start a word line in response to the internal RAS signal, the time required to sufficiently amplify the bit line potential by the sense amplifier, and to open the column gate. In this case, the time may be determined in consideration of the time until data appearing on the bit line is read out to the data bus. Therefore, it is necessary to read data at different row addresses. When necessary, it is possible to significantly reduce the time required to read data of a new address.
  • the period required for the sense amplifier cycle before executing the reset cycle depends on the driving capability of the sense amplifier.
  • the configuration is such that the active command A CT and the read command RD are taken in synchronization with one continuous clock.
  • a column address that is fetched simultaneously with the read command can be fetched at an earlier timing. This makes it possible to open the column gate earlier.
  • a column address is required for dividing the sense amplifier block described later, but in the present invention, since the column address is fetched at an early timing, an operation for selectively activating the sense amplifier block is started at an early time. You can do it.
  • a fixed period 21 ns in Fig. 2 was allowed from the input of the active command to the input of the read command. This is to open the column gate after the bit line potential is sufficiently amplified by the sense amplifier. In the present invention, such timing control is performed in the control units 15 and 23.
  • the interval between commands is shortened by receiving the commands in packet format. That is, in Figure 6
  • the activation command ACT and the read command RD are input to the DRAM 10 as a bucket of 1 " ⁇ 3 over two cycles.
  • the user inputs the activation command ACT and the read command RD.
  • the input bucket command is decoded by the packet command decoder 12.
  • the RAS signal is output from the bucket command decoder 12 according to the decoding result.
  • the RAS signal is supplied to the RAS generation unit 13 and the pre-decoder 16, and the CAS signal is supplied from the KET command decoder 12 to the CAS generation unit 22 and the pre-decoder 24.
  • the word line selection signal SW, the bit line transfer signal BLT, and the sense amplifier drive signals SA 1 and SA 2 are reduced. Therefore, the timing between signal switching is also reduced. In this case, if the signal switching is slow, it is not possible to achieve a sufficient reduction. Therefore, in the DRAM 10 of the present invention, the sense amplifier array is divided into a plurality of sense amplifier blocks, and the sense amplifier drive signals SA 1 and SA 2 are supplied only to the sense amplifiers of the selected sense amplifier block. Provide the line select signal SW and bit line transfer signal BLT only to the memory block corresponding to the sense amplifier block.
  • FIG. 7 is a circuit diagram showing a configuration of the PRE generation unit 14 of FIG.
  • the PRE generation unit 14 includes an inverter 41 to 48, a NAND circuit 49, a plurality of resistors R, and a plurality of capacitors C.
  • the inverters 41 to 44, the plurality of resistance scales, and the plurality of capacitors C constitute a first delay element row (de1ayA).
  • Inverters 45 to 47, a plurality of resistance scales, and a plurality of capacitors C constitute a second delay element row (de1ayB).
  • the signal RASZ which is a HIGH pulse, is input to the first delay element array, and after the first delay time, the signal PRE becomes HIGH.
  • the delayed signal RASZ is further delayed by a second delay time by a second delay element row, and makes the signal PRE LOW.
  • the rising timing of the precharge signal PRE is determined by the first delay time of the first delay element row, and the period when the precharge signal PRE is HIGH is determined by the second delay time of the second delay element row. It is determined.
  • This first delay time is constant regardless of the burst length.
  • the activation period of the sense amplifier is constant regardless of the burst length. Therefore, the configuration of the precharge signal PRE generation circuit is also very simple.
  • the PRE generation unit 14 having the above configuration, it is possible to generate the internal precharge signal PRE after a predetermined time has elapsed from the signal RASZ generated by the RAS generation unit 13.
  • FIG. 8 is a configuration diagram of the packet command decoder 12 of FIG.
  • the bucket command decoder 12 in FIG. 8 includes a command latch decoder 50, an address latch 51, invars 52 and 53, a PMOS transistor 54, an NMOS transistor 55, a PMOS transistor 56, and an NMOS transistor 57, Includes clock buffer 301 and inverters 302-305.
  • FIG. 9 is a configuration diagram of the command latch decoder 50 of FIG.
  • the command latch .decoder 50 includes four latches 58-1 to 58-4 and a command decoder 59.
  • FIG. 10 is a configuration diagram of the command decoder 59 of FIG.
  • the command decoder 59 shown in FIG. 10 includes a decoder section 320 including NAND circuits 310 and 311, an inverter 312, a plurality of inverters 313, an NOR circuit 3114, Evening 315, including multiple inverters 316 and NOR circuit 317.
  • the latches 58-1 to 58-4 of the command latch 'decoder 50 latch the control signals ZRAS, / CAS, / WE. And ZCKE input in synchronization with the clock signal.
  • An activation command ACT and a read command RD are specified by a combination of these control signals.
  • Each of the latches 58-1 to 58-4 latches each control signal and outputs two signals, a signal of the same logic and a signal of the inverted logic. For example, for a ZRAS signal, two signals, rasx and rasz, are output. As shown in FIG.
  • the command decoder section 320 of the command decoder 59 performs an appropriate combination of the same logic signal and the inverted logic signal for the control signals ZRAS, / CAS. ZWE, and ZCKE.
  • the control signal is decoded by supplying it to the inputs of the NAND circuits 310 and 311.
  • the NAND circuit 310 generates an internal activation signal
  • the NAND circuit 311 generates an internal read signal.
  • the combination of the input signals to the NAND circuits 310 and 3111 depends on which combination of the control signals corresponds to the internal activation signal and the internal read signal. It is a matter of design decision. In FIG. 0, detailed connection relationships are omitted.
  • the active cycle signal AC is a signal synchronized with the input signals (rasx, rasz,...), And these input signals are clocked by the latches 58-1 to 58-4 as described later. This is a signal held for one cycle. Therefore, the active cycle signal AC is a signal having a pulse width of one clock cycle. Also active The loose signal AP is a signal that rises in synchronization with the input signal and whose fall is controlled by the length of the delay stage composed of the inverters 3 13. Similarly, two pulse signals CC and CP having different pulse widths are generated in response to the read command RD.
  • the column access cycle signal CC is a signal having a pulse width of one cycle of the clock
  • the column access pulse signal CP is a force that rises in synchronization with the input signal.
  • the fall is the length of the delay stage composed of the inverter 316. Is a signal controlled by
  • FIG. 11 is a timing chart showing the operation of the command bucket decoder 12 of FIG. The operation of the command packet decoder 12 will be described with reference to FIG. 8 and FIG.
  • the activation command ACT and the read command RD are inputted as a bucket in a continuous cycle, the activation command ACT is latched in the first cycle, and the read command RD is latched in the second cycle.
  • These latched commands are decoded and interpreted by the command decoder 50 as described above.
  • the command decoder 50 generates the active pulse signal AP and the active cycle signal AC at a predetermined timing as described above in response to the activation command ACT.
  • the active pulse signal AP is supplied to the RAS generation unit 13, and the active cycle signal AC opens a gate composed of the PM ⁇ S transistor 54 and the NMOS transistor 55.
  • the command decoder 59 generates the column access pulse signal CP and the column access cycle signal CC at a predetermined timing as described above in response to the read command RD.
  • the column access pulse signal CP is supplied to the CAS generation unit 22, and the column access cycle signal CC opens the gate composed of the PMOS transistor 56 and the NMOS transistor 57.
  • the address latch 51 latches an address signal in synchronization with a clock signal.
  • the latched row address is supplied to the row predecoder 16 at the timing indicated by the active cycle signal AC.
  • a latch composed of the inverters 302 and 303 holds this row address.
  • the column address is supplied to the column-based predecoder 24 at the timing indicated by the column access cycle signal CC.
  • the latch force composed of the inverters 304 and 305 ⁇ This column address is held.
  • the activation command ACT and the read command RD are inputted as a packet in a continuous cycle, and the RAS signal and the CAS signal are inputted. , Can be distributed to each route.
  • FIG. 12A is a configuration diagram of a latch used for each of the latches 58-1 to 58-4 in FIG.
  • FIG. 12B is a timing chart showing the operation of the latch of FIG. 12A.
  • the latches in Figure 12A are composed of PMOS transistors 321 to 324, NMOS transistors 325 to 331, inverters 332 and 333, PMOS transistors 334, NMOS transistor 335, PMOS transistor 336, and NMOS transistor 336. 337, and Imba overnight 338 to 340.
  • the PMOS transistor 334, the NMOS transistor 335, the PMOS transistor 336, and the NMOS transistor 337 form a tri-state buffer 350.
  • the inverters 338 and 339 constitute an output latch 351.
  • the input signal inz is taken in synchronization with the rise of the clock signal c1kz.
  • the tri-state buffer 350 is controlled by the value of the input signal i nz taken in, and output signals 0 u t z and 0 u t X are output.
  • the state of the tri-state buffer 350 becomes the Hi-Z output state.
  • the data of the input signal i nz captured in synchronization with the rising edge is held by the output latch 351.
  • the data of the output latch 351 is held until new data is taken in at the next rising edge of the clock signal inz.
  • FIG. 13 is a timing chart showing a column access operation in the DRAM of FIG.
  • control signals In synchronization with the external clock signal, control signals (READ) indicating three read modes, for example, are captured.
  • the control signal is decoded by the bucket command decoder 12 as described with reference to FIGS. 8 to 10, and a column access pulse signal CP is generated.
  • the column access pulse signal CP is supplied to the CAS generation unit 22 in FIG.
  • the CAS generation unit 22 generates a read command pulse signal readpz and a column address capture signal caez.
  • the read mode pulse signal r e a dp z is supplied to the control unit 23 of FIG. 3, and the column address fetch signal c a e z is supplied to the pre-decoder 24 of FIG.
  • the control unit 23 that has received the read mode pulse signal readpz generates a column gate selection pulse signal cspz that determines the generation timing and pulse width of the column line selection signal CL. Further, the predecoder 24 receiving the column address fetch signal caez predecodes the column address and generates a column address predecode signal.
  • FIG. 13 shows that the 3-bit column end predecode signals 1 to 3 are output from the predecoder 24.
  • the column decoder 25 of FIG. 3 receives the column address predecode signal and the column gate selection pulse signal cspz, and applies a column address selection pulse signal cspz to the column gate of the column address specified by the column address predecode signal. Supplies a column gate line selection signal CL having a timing and a pulse width designated by.
  • the broken line of the column line selection signal differs from the previously selected column selection line due to the predecode signal (LLL) different from the previous column address predecode signal (HHH). This indicates that another column selection line has been selected.
  • the readz signal is a signal used in the selector control unit of FIG. 15 described later, and is generated by the control unit 23 of FIG. This signal changes to H when the column access pulse signal CP is output in response to force output, and changes to L in response to the rising edge of the clock, and to L when the release signal CP is not output.
  • FIG. 14 data is read simultaneously from a plurality of sense amplifiers in the core circuit 26, and the parallel data is sent to the conversion unit 29 via the global data bus (GDB) and the read buffer 28.
  • FIG. 4 is a schematic diagram showing a state of being transferred. In this example, a state in which 4-bit parallel data is transferred is shown.
  • SAO (1N) to SA3 (4N) indicate 16 sense amplifiers.
  • SW By selecting one sub-word line SW (not shown), the data of the memory cell corresponding to the selected sub-word line is transferred to each of these 16 sense amplifiers and amplified.
  • the column selection line c10z is set to H by the column decoder 25 (the remaining c11z, c12z, and c13z are L). Then, of the 16 sense amplifiers, the column gates corresponding to SAO (1N) to SA0 (4N) are simultaneously opened, and the readout data amplified by SAO (1N) to SA0 (4N) is displayed. It is transferred to four global buses GDB (1N) to GDB (4N) in parallel.
  • FIG. 15 is a configuration diagram showing the configuration of the conversion unit 29. As shown in FIG.
  • the conversion unit 29 in FIG. 15 includes a switch circuit 60, a register circuit 61 including registers 36 1 to 36 4, a selector circuit 62 including NAND circuits 36 9 to 372, and a NAND circuit 3 65 to 36, including address combination circuit 63, selector control unit 64, NOR circuit 373, evening circuit 65 including inverter 374, NAND circuit 375, inverter circuit 376, NAND circuit 377, NOR circuit 377, and NOR circuit 378, and Includes level shifters 66 and 67.
  • An output buffer 30 (see FIG. 3) including a PMOS transistor 379 and an NMOS transistor 380 is connected to the level shifters 66 and 67.
  • the data enable signal (for example, a signal obtained by delaying the cspz signal by a predetermined time) from the control unit 23 in FIG. 3 is input to the power switch circuit 60, and the parallel data d 0 from the read buffer 28 in FIG. To d 3 are read into the registers 3 6 1 to 3 64 (register circuit 6 1).
  • the parallel data d0 to d3 held by the register circuit 61 are supplied to the selector circuit 62.
  • the selector circuit 62 at the timing controlled by the selector control unit 64, by opening the NAND circuits 369 to 372 that operate as gates, the parallel data d0 to d3 are converted into serial data and output. I do.
  • the output serial data is supplied to the level shifters 66 and 67 at the timing generated by the timing circuit 65.
  • the level shifters 66 and 67 shift the voltage level of the data, and supply the data after the voltage shift to the output buffer 30.
  • the level shifter circuits 66 and 67 are each configured, for example, as shown in FIG. That is, PMOSs 661 and 662 that are cross-connected to each other, an NMOS 636 that receives an input from the NAND circuit 377 or the NOR circuit 378 and is connected in series to the PMOS 661, and an inverter 66 It receives an input of an inverted phase from the PMOS 666 via 5, and is composed of an NMOS 664 connected in series with the PMOS 662.
  • FIG. 17 is a configuration diagram showing a configuration of the selection control unit 64. As shown in FIG.
  • the selector control unit 64 in FIG. 17 includes shift registers 381 to 384, a selector switch circuit 385, NAND circuits 386 to 388, and an inverter 389.
  • the selector switch circuit 385 includes switches s1 to s8.
  • the internal clock signal supplied from the input buffer 11 of FIG. 3 is supplied to the shift registers 381 to 384.
  • the shift registers 38 1 to 384 further receive from the control unit 23 of FIG. 3 the read signals r ead z at the timing shown in FIG.
  • Each of the four shift register evenings 38 1 to 384 is a 1-bit shift register evening, and constitutes a 4-bit shift register evening as a whole.
  • Each of the shift registers 38 1 to 384 performs up / down once every four cycles in synchronization with the internal clock signal while the read signal readz is being input. ⁇
  • the selector switch circuit 385 determines which of the switches s i to s 8 is to be turned on based on the burst length and the column address combination signal from the address combination circuit 63.
  • the column address combination signal determines which of the parallel data d0 to d3 is to be output.
  • the burst length is controlled so that the output DQ becomes high impedance by masking bits that are not output in the serial output data.
  • the burst length is stored in the mode register 31 in FIG. 3, and the burst length includes, for example, 1, 2, 4, and 8.
  • the switches s1 to s8 are divided into four groups 1 N to 4N.
  • Group 1N includes switches s1 through s4.
  • glue Step 2N includes switches s5 and s6.
  • Group 3N includes switch s7.
  • Group 4N also includes switch s8.
  • the activation / deactivation of the switches in each group is controlled by the bush length. For example, if the burst length is 1 (b 11 z is selected), only group 1 N is activated and the other groups are deactivated. If the burst length is 2 (b12z is selected), groups 1N and 2N are activated and the other groups are deactivated.
  • the column address signals caa 0 xZ z and caa 1 xZ z (and the inverted logic of each other) are combined by NAND circuits 365 to 3688 as shown in FIG. It is supplied to the selector switch circuit 385 as a combination signal. Which of the parallel data d0 to d3 is to be selected is determined by a combination of the column address signals c aa0 xZ z and c aa1 xZ z.
  • FIGS. 18A to 18C are diagrams showing how to select the selector circuit 62 and the selector switch 385 when the burst length (B L) is 2 and 4, respectively.
  • the switches s1 to s4 of the group 1N are active and the switches of the other groups 2N to 4N are inactive, as shown in FIG. 18A.
  • the burst length is 1, one of the switches s1 to s4 is opened so that one of the NAND circuits 365 to 372 is opened by a combination of the column address signals caa0xZz and caa1z. Either one is selected. For example, by setting caa0x and caa1x to HIGH, for example, switch s1 can be selected, and thereby data d0 can be selected.
  • switch s4 can be selected, and thereby data d3 can be selected.
  • the burst length is 1, which of the data d0 to d3 is output can be determined by a combination of the column address signals.
  • the parallel data supplied from the read buffer 28 in FIG. 3 can be converted into serial data and supplied to the output buffer 30.
  • a necessary number of data can be selected using a part of the burst length signal and the column address signal.
  • FIG. 19 is a circuit diagram of a lead line selection circuit including the lead decoder 18 and the quarter decoder 21 of FIG.
  • the word line selection circuit in FIG. 19 includes a main 1Z4 decoder 70, a sub 1Z4 decoder 80, a main word decoder 90, and a sub word decoder 100.
  • the main 14 decoder 70 and the sub 1Z4 decoder 80 correspond to the 1Z4 decoder 21 in FIG. 3, the main word decoder 90 and the sub word decoder 100 correspond to the word decoder 18 in FIG. ing.
  • the main 1 Z4 decoder 70 includes PM ⁇ S transistors 71 to 73, NMOS transistors 74 to 76, an inverter 77, and a NAND circuit 78.
  • N The AND circuit 78 is supplied with a block selection signal BS from the BLT decoder 19 and a main 1Z4 decoder selection signal QS from the predecoder 16.
  • the NAND circuit 78 outputs LOW. With this LOW output, the main 1Z4 decoder 70 outputs HIGH as shown in FIG.
  • the sub14 decoder 80 includes PMOS transistors 81 to 83 and NMOS transistors 84 to 86.
  • the output from the main 1 Z4 decoder 70 is input to the gates of the PMOS transistor 81 and the NMOS transistor 85.
  • the gate of the NMOS transistor 84 is supplied with a column block selection signal CS.
  • the column block selection signal CS is a signal for selecting a sub-line selection line corresponding to the selected sense amplifier block.
  • the main word decoder 90 includes PMOS transistors 91 to 93, NMOS transistors 94 to 96, an inverter 97, and a NAND circuit 98.
  • the block selection signal B S from the BLT decoder 19 and the main word decoder selection signal MWS from the pre-decoder 16 are supplied to the NAND circuit 98.
  • the NAND circuit 98 outputs LOW. With this LOW output, the main word decoder 90 outputs H I GH to the main word line MW as shown in FIG.
  • the sub-code decoder 100 includes a PMQS transistor 101 and NMOS transistors 102 and 103.
  • the sub decoder 100 outputs HIGH as the sub word selection line signal SW. This specific high-level sub-line selection signal SW indicates that a specific mode line has been selected.
  • the column block selection signal CS is supplied to the sub 1/4 decoder 80. Therefore, a specific sense amplifier block can be selected from a plurality of sense amplifier blocks, and data can be read from the sense amplifier block to a bit line by selecting a word line.
  • FIG. 20 shows a bit line transfer signal generation circuit including the BLT decoder 19 of FIG.
  • the bit line transfer signal generation circuit of FIG. 20 includes a main BLT generation circuit 110 and a sub BLT generation circuit 120.
  • the main BLT generating circuit 110 includes PMOS transistors 111 to 113, NMOS transistors 114 to 116, inverters 117 and 118, and a NAND circuit 119.
  • the main BLT generation circuit selection signal BLTS is supplied to the NAND circuit 119 from the predecoder 16 in FIG.
  • the NAND circuit 119 outputs LOW. Due to this LOW output, the main BLT generating circuit 110 outputs HIGH as shown in FIG.
  • a block selection signal BS is output from the inverter 118, and this signal BS is supplied to the word decoder 18, the SA generation unit 20, and the 1Z4 decoder 21.
  • the sub-BLT generation circuit 120 includes PMOS transistors 122 to 124 and NMOS transistors 125 to 128.
  • the output of the main BLT generator 110 is input to the gates of the PMOS transistor 121 and the NMOS transistor 126.
  • the gate of the NMOS transistor 125 is supplied with a column block selection signal CS.
  • the column block selection signal CS is a signal for selecting a bit line transfer gate corresponding to the selected sense amplifier block.
  • a specific sense amplifier block is selected from a plurality of sense amplifier blocks, and Connecting bit lines Can be done.
  • FIG. 21 shows a sense amplifier drive signal generation circuit including the SA generation unit 20 of FIG.
  • the sense amplifier drive signal generating circuit in FIG. 21 includes a main SA generating circuit 130 and a sub SA generating circuit 140.
  • the main SA generating circuit 130 includes a NAND circuit 13 1 and an inverter 1 32.
  • the NAND circuit 131 is supplied with the block selection signal BS from the BLT decoder 19 in FIG. 3 and the main sense amplifier latch signal SA from the predecoder 16 in FIG. When the block is selected, the main SA generation circuit 130 outputs a main sense amplifier latch signal SA '.
  • the sub SA generating circuit 140 includes PMOS transistors 144 to 143 and NMOS transistors 144 to 146.
  • the gate of the PMOS transistor 141 and the NMOS transistor 144 receives the main sense amplifier latch signal SA ′ from the main SA generation circuit 130.
  • the column block selection signal CS is supplied to the gate of the NMOS transistor 144.
  • the column block selection signal CS is a signal for selecting a sense amplifier block. When the column block selection signal CS becomes HIGH, the sense amplifier drive signals SA1 and SA2 output from the sub SA generating circuit 140 become LOW and HIGH due to the main sense amplifier latch signal SA.
  • a column block selection signal CS is supplied to the sub SA generation circuit 140, a specific sense amplifier block is selected from a plurality of sense amplifier blocks, and the sense It becomes possible to drive the amplifier.
  • the sense amplifier array is divided into a plurality of sense amplifier blocks, and only the sense amplifiers of the selected sense amplifier block are provided with a sense line selection signal SI bit line transfer signal BLT and a sense amplifier drive signal SA 1 And drive SA2.
  • a sense line selection signal SI bit line transfer signal BLT and a sense amplifier drive signal SA 1 And drive SA2.
  • SA 1 And drive SA2 the load on these signals is reduced, and the switching of the signals can be made steep.
  • the sense amplifier array is divided into a plurality of sense amplifier blocks and controlled in each sense amplifier block in this manner, the operation can be speeded up.
  • the chip area is increased. Therefore, it is conceivable to arrange one sub-BLT generation circuit over a plurality of (about 2 to 3) sense amplifier blocks in one bit line transfer signal generation circuit.
  • FIG. 22 is a diagram showing an arrangement in which sub-BLT generation circuits are provided for a plurality of sense amplifier blocks.
  • a signal output from the same main BLT generation circuit 110 as in FIG. 20 is supplied to a sub BLT generation circuit 12 OA provided for each of two sense amplifier blocks 164.
  • CS1 to CS8 are column block selection signals for selecting the eight sense amplifier blocks 164 shown in FIG. 22, respectively, and are generated by the predecoder 24 in FIG.
  • Each sub-BLT generation circuit 12 OA further receives two adjacent column block selection signals CSn and CS n + 1 (n: odd number). When one of the column block selection signals CSn and CSn + 1 becomes high and the signal from the main BLT generation circuit 110 becomes high, it is the output of the sub BLT generation circuit 12 OA The bit line transfer signal BLT is driven.
  • FIG. 23 is a circuit diagram showing a circuit configuration of the sub-BLT generation circuit 12 OA.
  • the sub BLT generation circuit 12 OA includes PMOS transistors 121 to 124 and NMOS transistors 125 to 129.
  • the output from the main BLT generation circuit 110 is input to the gate of the PMOS transistor 121 and the NMOS transistor 127.
  • a column block selection signal CSn is supplied to the gate of the NMOS transistor 125, and a column block selection signal C Sn + 1 is supplied to the gate of the NMOS transistor 126.
  • the column block selection signals C 311 and ⁇ 311 + 1 become high and the output of the main BLT generator 110 becomes high, the bit line output which is the output of the sub BLT generator 12 OA
  • the transfer signal B LT is driven.
  • a plurality of control circuits (sub BLT generation circuit 12 OA) (Fig. 22 and Fig. By providing each of the two sense amplifier blocks in the example of 23), an increase in circuit area can be suppressed. Similarly, a control circuit for resetting the bit line can be provided for each of a plurality of sense amplifier blocks.
  • FIG. 24 is a diagram showing a chip configuration of the DRAM 10 according to the present invention.
  • the DRAM 10 according to the present invention includes, for example, eight cell array blocks (banks) 150-1 to 150-8.
  • FIG. 25 is a diagram showing the configuration of the cell array block of FIG. FIG. 25 shows a cell array block 150 which is an arbitrary 3 of the eight cell array blocks (banks) 150-5 to 150-8 in FIG.
  • the cell array block 150 includes a main decoder region 160 corresponding to the main word decoder 90 in FIG. 19, an ms cross region 161, and eight sub blocks 162.
  • Each sub-block 16 2 is composed of a sense amplifier block 16 including a plurality of sense amplifiers corresponding to the sub-code decoder region 16 3 corresponding to the sub-code decoder 100 in FIG. 19 and the sense amplifier 52 in FIG. 4.
  • the ms cross area 16 1 includes the main 14 decoder 70 in FIG. 19, the main BLT generation circuit 110 in FIG. 20, and the main SA generation circuit 130 in FIG.
  • the s-s cross area 165 includes the sub-Z4 decoder 80 in FIG. 19, the sub-BLT generation circuit 120 in FIG. 20, and the sub-SA generation circuit 140 in FIG. Note that, as shown in FIG. 1, the PMOS transistor 513 and the NMOS transistor 512 operate in response to the sense amplifier drive signals SA1 and SA2 and activate the sense amplifier 5200.
  • a plurality of sense amplifier drive transistors can be provided in common for a plurality of sense amplifiers in each sense amplifier block 164, and this common sense amplifier drive transistor can be provided in the ss cross region 165. .
  • a sense amplifier drive transistor may be provided for each individual sense amplifier, and the drive transistor may be laid out in the sense amplifier block 164.
  • the sense amplifier row is divided into a plurality of sense amplifier blocks 164, and the word line selection signal SW and bit line transfer are performed only for the sense amplifiers of the selected sense amplifier block 164.
  • a configuration for driving the signal BLT and the sense amplifier drive signals SA 1 and SA 2 can be realized. As a result, the load on these signals can be reduced, and the switching of the signals can be made steep.
  • FIG. 26 is a diagram for explaining data read / data write by the direct sense amplifier method.
  • FIG. 1 in the data read and data write, a transfer-to-column gate system using NMOS transistors 510 and 51i as column gates is adopted.
  • the transfer column gate method as shown in Fig. 1, when data on the bit lines BL and ZBL are read out to the data buses DB and / DB, the bit lines are loaded by the data buses DB and ZDB. BL and ZBL voltage levels fluctuate.
  • the voltage select signal SW is set to LOW in a state where the voltage level fluctuates, and the NMOS transistor 502, which is a cell gate, is closed, the data in the memory cell 501 changes at the fluctuated voltage level.
  • a direct sense amplifier system as shown in FIG. 1 the timing of self-precharge can be advanced to further improve the operation speed.
  • a data read circuit 200 and a data write circuit 210 are used instead of the column gates 510 and 511 of FIG.
  • the data read circuit 200 includes NMOS transistors 201 to 204, and the data write circuit 210 includes NMOS transistors 211 to 214.
  • the column line selection signal CL becomes HIGH and the NMOS transistors 203 and 204 of the data reading circuit 200 become conductive. Is done.
  • the NM ⁇ S transistors 201 and 202 of the data read circuit 200 are turned on or off according to the data on the bit lines BL and ZBL, so that the data appears on the data buses DB and ZDB.
  • the write block selection signal WB is LOW, and the NMOS transistors 211 and 214 of the data writing circuit 210 are off.
  • the write block selection signal WB is set to HIGH to turn on the NMOS transistors 211 and 214 of the data writing circuit 210.
  • the write data arrives at the data buses DB and ZDB, the column line selection signal CL goes high, and the NMOW transistors 212 and 211 of the data write circuit 210 conduct.
  • data on the data buses DB and / DB are written to the bit lines BL and ZBL.
  • the NMOS transistors 203 and 204 of the data reading circuit 200 are turned on, the data writing can be performed without any problem because the driving capability of the writing signal is superior.
  • FIGS. 27A and 27B show the timing of the word line select signal SW, column line select signal CL, and bit line BL and ZBL signals for the transfer-column-gate method and the direct sense amplifier method. This is a timing chart.
  • FIG. 27A shows the case of the transfer column gate method.
  • the column line selection signal CL becomes HIGH
  • the voltage levels of the bit lines BL and / BL fluctuate. Wait until this voltage fluctuation disappears, and reset the word line selection signal SW.
  • the direct sense amplifier system shown in FIG. 27B even if the column line selection signal CL becomes HIGH and the data is read out, the voltage levels of the bit lines BL and BL do not change. . Therefore, immediately after reading the data of the bit lines BL and ZBL, it is possible to reset the read line selection signal SW by self-precharge and precharge the bit lines BL and ZBL. If the direct sense amplifier method is used in this way, it is not possible to advance the timing of the self-precharge according to the present invention to further improve the data readout speed.
  • FIGS. 28A and 28B are diagrams illustrating a problem that occurs when the clock frequency is reduced.
  • the column line selection signal CL becomes high when a specified column line is selected after a predetermined time after the column address input at the same time as the read command RD is read. That is, the timing at which the column line selection signal CL rises is after a predetermined time has elapsed from the input timing of the read command RD. Therefore, as shown in Figure 4, in the configuration where the activation command ACT is input and the read command RD is input in the next cycle, the activation timing of the activation command ACT is input when the column line selection signal CL rises. It is determined not by the timing but by the timing when the read command RD is input.
  • FIG. 28A is a timing chart showing an operation when the clock cycle is 5 ns, for example.
  • the column line selection signal CL becomes H I GH 12.5 ns after the read command RD is input. Since one clock is 5 ns, the time interval from when the activation command ACT is input to when the column line selection signal CL becomes HIGH is 17.5 ns. Assuming that it takes 12.5 ns from the time when the column line selection signal CL becomes HIGH to the time when data is output, the time t RAC from the input of the activation command ACT to the output of the data is 30 ns.
  • FIG. 28A is a timing chart showing the operation when the clock cycle is 10 ⁇ s, for example.
  • the column line selection signal CL becomes H I GH 12.5 ns after the read command RD is input. Since one clock is 10 ⁇ s, the time interval from when the activation command ACT is input to when the column line selection signal CL becomes H I GH is 22.5 ns. Assuming that it takes 17.5 ns for the column line selection signal CL to become HIGH and the data output, the time from activation command ACT input to data output t RA
  • the timing at which the column line selection signal CL rises is determined by the read command RD after the activation command ACT input. Since it is determined by the timing of the input, when the frequency of the clock signal decreases, the time t RAC from the input of the activation command ACT to the output of the data increases.
  • the configuration may be such that the activation command ACT and the read command RD are input simultaneously.
  • FIG. 29 is a timing chart when the activation command ACT and the read command RD are input simultaneously.
  • Figure 29 shows the operation when the clock cycle is 10 ns and the read command 17.5 ns after the input of RD, the column line select signal CL goes high. Since the activation command ACT and the read command RD are simultaneous inputs, the time interval from when the activation command ACT is input to when the column line selection signal CL becomes HIGH is also 17.5 ns. Assuming that it takes 12.5 ns from the column line selection signal CL becomes HIGH to the data output, the time t R AC from the activation command ACT input to the data output becomes 30 ns, and the clock cycle is 5 ns. Is the same as t R AC.
  • the same tRAC can always be guaranteed regardless of the clock frequency.
  • Inputting the activation command ACT and the read command RD at the same time means inputting those commands, as well as the row address and column address at the same time.
  • the input address to the low address input pin is input to the low address control system and the input to the column address input pin. The address need only be supplied to the column address control system.
  • the activation command ACT and the read command RD are described as separate commands, and the two commands are input simultaneously.However, if a command equivalent to ACT + RD is defined, Alternatively, one of the commands may be input in synchronization with the rising edge of the external CLK.
  • FIG. 30 shows another configuration example of the DRAM according to the present invention.
  • FIG. 30 shows a configuration in which the activation command ACT and the read command RD are input simultaneously, as described above. 30, the same elements as those of FIG. 3 are referred to by the same numerals, and a description thereof will be omitted.
  • the DRAM 10A of FIG. 30 includes a separate input buffer 11A for receiving a control signal, a mouth address signal, and a column address signal, and a command decoder 12A.
  • Each input buffer 11A captures its signal in synchronization with the internal clock signal supplied from input buffer 11 that receives the clock signal. This is a normal buffer.
  • the input mouth address is supplied to a row address predecoder 16, and the input column address is supplied to a column address predecoder 24. In this way, if the address input buffers for the mouth address and the column address are separately provided, and the load address is supplied to the load address control system and the column address is supplied to the column address control system, simultaneous input of the row address and the column address can be performed. Can be realized.
  • the command decoder 12A does not need to distribute the bucket command to the loadless system and the column address system. Therefore, the command decoder 12 A in FIG. 30 may be a normal command decoder.
  • ACT activation command
  • RD read command RD
  • a command that simultaneously specifies the start of the mouth-to-mouth control operation and the start of the column-related control operation should be prepared as a combination of control signals. .
  • FIG. 31 is a configuration diagram showing another embodiment of the conversion unit 29.
  • a data switch 440 described below is a circuit having the same function as the selector control unit of FIG. The point is that the parallel-to-serial conversion is performed in two stages: 4 bits ⁇ 2 bits ⁇ 1 bit.
  • the conversion unit 29 in FIG. 31 receives the 4-bit parallel data from the read buffer 28, and based on the burst length signal and a part of the information of the column address, the input bus line and the output bus line.
  • a 4-bit to 2-bit conversion circuit 470 for converting the 4-bit parallel data output from the second register 460 into 2-bit parallel data, and the 4-bit to 2-bit Strange A conversion circuit 470 includes a data output timing switch 480 and a latch & level shifter circuit 430 for converting the 2-bit parallel data into 1-bit serial data.
  • the de overnight bus switch 440 includes switches swl n, sw2n, and sw3n provided corresponding to the four de overnight bus lines d0, dl, d2, and d3, respectively, and de overnight buses d1 and d. Sw24 for connecting d3, switch swl4 for connecting d0 and d3, switch sw13 for connecting d0 and d2, and switch for connecting d0 and d1 sw 12
  • the on / off control of these switches is controlled in accordance with the burst length signal BL and a part of the column address signal caa0z and caa1z.
  • FIG. 32 is a table showing the state of each switch when the burst length BL is 2, 4 respectively.
  • the data on the data bus lines d0-d3 are transmitted to the data bus lines d0'-d3 "as they are.
  • the column address signals caa0z, caa1 Regardless of the value of z, the switches swl n and sw 2 nsw 3 n are on (c 1 ose), and the switches s w24, swl 4, swl 3, and sw 12 are off (open).
  • the data transmitted to the data bus lines dO 'and dl' is configured to be output to the outside. Therefore, in this case, the force transmitting the data set of the data bus lines d0 and d1 to the data bus lines d0 'and dl', and the data set of the data bus lines d2 and d3 to the data bus line d 0 ', tell dl'.
  • Which data set is transmitted is determined by the logical value of the column address signal caa0z. That is, when transmitting a set of data bus lines d0 and d1 to the data bus lines d0 'and dl', the column address signal caa0z is set to L level.
  • the switches swl n, sw2n, and sw3 n are turned on (c 1 ose), and the switches sw24, swl 4, swl 3, and swl 2 are turned off (ope n).
  • the column address signal caa0z is set to the H level.
  • the switches sw3 n, sw24, and swl 3 are turned on (close), and the switches swl n, sw2n, swl 4 n, and sw 12 are turned off (op en).
  • the data on the data bus line d2 is transmitted to the data bus line dO 'via the switch sw13, and the data on d3 is transmitted to d1 via the switch sw24.
  • the burst length BL is 2, the logical value of the column address signal caa 1 z of another bit is not used for switch selection.
  • the burst length BL is 1, one of the data bus lines d0, dl, d2, and d3 is selected, and the selected data bit is transmitted to the data bus line dO '.
  • This data is output to the outside.
  • the selection of this data is performed based on a combination of the logical values of the column address signals caa0z and caa1z. That is, when data on the data bus line d0 is selected, both caa0z and caa1z are set to the L level.
  • the switches sw 1 n, sw 2 n, and sw 3 n are turned on (c 1 o se), and the switches sw24, swl 4, sw 13 and sw 12 are turned off (op en).
  • the data on the data bus line d0 is transmitted to the data bus line dO '.
  • the switches sw2n, sw3n, and sw12 are turned on (close), and the switches sw1n, sw24, and sw13 are turned off (open).
  • the data on the data bus line d1 is transmitted to the data bus line d0 'via the switch sw12.
  • the switches are turned on / off based on the logic table of FIG.
  • the parallel data d 0 ′ -d 3 ′ output from the data bus switch 440 is transmitted to the first register 450 and further transmitted to the second register 460.
  • the first register 450 is composed of four delayed flip-flops DFF401-404, and the data fetch timing of each DFF is controlled by a first control signal p00z.
  • the second register 460 includes four delayed flip-flops DFF 405 to 408, and the data fetch timing and latch timing of each DFF are controlled by the second control signal p01z.
  • FIG. 33 shows the operation timing of the first and second registers 450 and 460.
  • d [0, 2] corresponds to data on the data bus lines dO 'and d2'
  • d [1, 3] corresponds to data on the data bus lines dl 'and d3'.
  • the four delayed flip-flops 405-5408 latch the captured data. Thereafter, when the first control signal changes from L to H, the four delayed flip-flops 401 to 404 are again in a state of accepting the data on the data bus line dO'-d3 '.
  • the parallel data on the data bus line dO'-d3 ' is sequentially transferred to the first register 450 and the second register 450.
  • the data latched to the second register 460 is transmitted to the 4-bit to 2-bit conversion circuit 470.
  • 4-bit parallel data is converted to 2-bit parallel data.
  • the 4-bit to 2-bit conversion circuit 470 is composed of a delayed flip-flop DFF409-411 and an output buffer circuit 420-423. Further, four control clock signals psclk 0 zp sclk 3 z are supplied to the 4-bit ⁇ 2-bit conversion circuit 470, and these control clock signals ⁇ output buffer circuits 420-423 output timing and Controls the data latch timing of the delayed flip-flop DF F409-4-111.
  • the output line of the output buffer circuit 420 and the output line of the output buffer 422 are commonly connected to the node dd0.
  • the output end of the output buffer circuit 422 is in a high impedance state.
  • the output buffer The output of circuit 420 is in a high impedance state.
  • 2-bit data is output from the 4-bit to 2-bit conversion circuit 470 to the nodes dd0 and dd1, which are transmitted to the data output timing switch 480.
  • Overnight output timing switch 480 is composed of two switches swd d0 and swd d1, and ON / OFF is controlled by output control clock signals 0 utp 0 z and 0 utp 1 z, respectively. .
  • the data output timing switch 480 transmits the data bit appearing at the node dd0 by closing (on) one switch swd d0 to the next-stage latch & level shifter circuit 430, and then the other switch. By closing s wd d 1, the data appearing at node dd 1 is transmitted to the latch & level shift circuit 430. With this operation, the data output timing switch 480 sequentially outputs the 2-bit data appearing at the nodes dd0 and dd1 one bit at a time to the next-stage latch & level shifter circuit 430. Tell The latch & level shifter circuit 430 latches the input data, converts the level of the input data, and transmits it to the output buffer 30 of FIG.
  • FIG. 34 shows the operation timing from the 4-bit to 2-bit conversion circuit 470 to the latch and level shifter circuit 430 when the burst length BL is 4.
  • the operation of these circuits will be described in more detail with reference to FIG. First, as an initial state, read data is latched in four DFFs 405 to 408 constituting the second register 460.
  • the four control clock signals psclk O z— psclk 3 z that control the operation of the 4-bit ⁇ 2-bit conversion circuit 470 are psc 1 k 1 z ⁇ psc 1 k as shown in FIG. H pulses are output sequentially in the order of 2 z ⁇ psc 1 k 3 z ⁇ psc 1 k 0 z.
  • the output buffer circuit 420 outputs the data received from the DFF 405 to the node dd 0 in response thereto, and at the same time, the DFF 409 outputs the data received from the DFF 406 Lacks output data Touch.
  • the output buffer circuit 421 outputs the data received from the DFF 409 to the node dd 1 in response thereto, and at the same time, the DFF 410 is output from the DFF 407 Latch the data. This operation is repeated, and nodes dd0 and dd1 alternately receive new 4-bit to 2-bit conversion circuits 470 as seen from the waveforms at nodes dd0 and dd1 in FIG. The reading data is output.
  • DFF 409—4 1 1 in the 4-bit to 2-bit conversion circuit 470 latches the next set of read data in the second register 460 while the 4-bit to 2-bit conversion circuit 470 is performing conversion. It is provided so that data can be output from the data output terminal DQ without any gap.
  • the two output control clock signals 0 utp 0 z and 0 utp 1 z for controlling the operation of the data output timing switch 480 also alternately output H pulses at the timing shown in FIG. Then, when a new data appears at the node dd 0, after a predetermined time, 0 utp 0 z becomes H and the switch swdd 0 turns on, so that the data of the node dd 0 is latched and level-shifted.
  • Tables in FIG. 35A and FIG. 35B show the operation of four control clock signals P sclk 0 zp sclk 3 z and two output control clock signals outp 0 z and outp 1 z when the burst length is 2 and 4. Indicates the situation.
  • Register 2 of 460 of 4 It converts 4-bit parallel data output from two DFFs 405-408 to serial data.
  • burst length BL 2 of the four control clock signals Psc1k1z and psc1k2z and two output control clock signals 0ut ⁇ 0z and outp 1 z performs the clocking operation.
  • the burst length BL 2 as described above, the read data is sent only to the nodes d0 'and dl', and the read data is not sent to the nodes d2 'and d3'
  • the read data is sent only to the node dO ', and the read data is not sent to the node dl'-d3'. Therefore, only the control clock signal and the output control clock signal necessary for outputting the read data appearing at the node d O ′ to the outside perform the clocking operation.
  • the 4-bit data output from the second register 460 is first converted into 2-bit data by the 4-bit to 2-bit conversion circuit 470, and then the 2-bit data is output to the data output timing switch 480. It is converted to 1 bit by 0 and latch & level shifter 430. In other words, parallel Z-serial conversion is performed in two stages.
  • the four outputs of the 4-bit to 2-bit conversion circuit 470 are wired OR-connected to the outputs of the buffer circuits 420 to 423, and the data output timing switch 480 is switched. It may be constituted by one. In this case, the data output timing switch 480 has only one switch, which simplifies the configuration.
  • the data output timing switch 480 is composed of two switches, and these switches are connected to two output control clocks having a frequency approximately half that of the one output control clock signal described above. If it is configured to be controlled by the signal 0 utp O z, ou tplz,
  • FIG. 36A is a configuration example of the delayed flip-flop DDF in FIG.
  • FIG. 36B is a timing chart showing the operation of FIG. 36A.
  • This delayed flip-flop DFF is composed of a transfer gate 509 composed of a PMOS 50K NMOS 502, a clock 507 composed of PMs 507, 508, and a clock driver composed of PM0S 503, 504 and NMOS 505, 506. It is composed of 0.
  • FIG. 37A is a configuration example of the output buffers 420 to 423 in FIG.
  • FIG. 37B is a timing chart showing the operation of FIG. 37A.
  • This output buffer circuit is composed of a buffer circuit 5 19 composed of inverters 5 11 and 5 12, a NAND circuit 5 15, a NOR circuit 5 16, a PMOS 5 17 and an NMOS 5 18, and an inverter circuit 5 13 And a latch circuit 520 comprising 5 14.
  • the NAND circuit 515 and the NOR circuit 516 Because it functions as evening, output data in phase with the input data appears at the output node out, and this output data is held in the latch circuit 520.
  • the clock signal c 1 kz becomes L
  • both the PMOS 517 and the NMOS 518 become off, and the output node becomes high impedance.
  • FIG. 38 shows an example of the configuration of the latch & level shifter circuit 403 in FIG.
  • a portion 525 comprising the PM ⁇ S 547 and the NMOS 548 is an output transistor portion, and corresponds to 30 in FIG.
  • This latch & level shifter circuit 403 is composed of PMOS 531, 532, NMO
  • Inverter 523 consisting of MOS 535 and NMOS 536 and PMOS 541
  • Vccq and Vssq are power lines independent of the power lines Vii and Vss of the internal circuit, and a potential different from, for example, Vii is supplied to Vccq.
  • the output lines d d0 ′ and d d1 ′ (see FIG. 31) of the data output timing switch 480 are commonly connected to the gates of the PMOSs 533 and 539, respectively.
  • the output line dd O ' if the data on the output line dd 0' is H, the H data is output to the data output terminal DQ, and the data on the output line dd O 'is L If there is, L data is output to the data output terminal DQ.
  • the level shift circuit 522 and the inverter 524 may be omitted, and instead, the output of the inverter 523 may be commonly connected to the gates of the PMOS 547 and the NMOS 548. .
  • the configuration shown in Fig. 38 is more suitable.
  • the data output timing switch 480 in FIG. 31 further includes output control clock signals outp0z and out. 13 1 z Switches swdd 00 and swdd 11 are provided to connect the gate of NM ⁇ S 539 to node dd 0 via switch swdd 00 and node dd 1 via switch swdd 11. Is also good.
  • the process from the load address input to the data output is divided into a first stage command decoding and peripheral circuit operation, a second stage sense amplifier operation, and a third stage data output operation
  • the period of the second stage sense amplifier operation can be made constant regardless of the burst length. That is, in order to open a plurality of column gates at once and read data in parallel, the sense amplifiers need only be driven for a fixed period. As a result, the period of the second stage sense amplifier operation is kept constant irrespective of the burst length, and it is possible to execute a row pipeline operation without disturbance.
  • this arbitrariness can be a factor that disturbs the pipeline operation.
  • this factor can be reduced. Can be wiped out.
  • precharge can be performed at the optimum timing, and data can be read in a high-speed cycle close to the limit of the operation capability of the sense amplifier. You can do it.

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Description

明細書
半導体記憶装置
技術分野
本発明は、 一般に半導体記憶装置に関し、 詳しくはクロックに同期して動作 する半導体記憶装置に関する。 背景技術
CPUの高速化に伴って、 DRAM (dynamic random access memory) 等の 半導体記憶装置に於ては、 より高い信号周波数でデータ信号の入出力を行って 、 データ転送速度の高速化をはかることが要求される。 この要求に応える半導 体記憶装置として、 SDRAM (synchronous dynamic random access memory ) は、 入力されるクロック信号に同期して動作することで高速な動作を実現す る。
図 1は、 DRAMのメモリセル周辺の回路構成の一例を示す。 図 1の回路は 、 容量 5 0 1、 MOSトランジスタ 5 02乃至 5 1 2、 PMOSトランジス 夕 5 1 3、 PMOSトランジスタ 52 1及び 522、 及び NMOSトランジス 夕 5 23及び 524を含む。 PMOSトランジスタ 52 1及び 522と NMO Sトランジスタ 523及び 5 24は、 センスアンプ 5 20を構成する。
メモリセルである容量 5 0 1には、 1 ビットの情報が記憶される。 サブヮ一 ド線選択信号 SWが選択されると、 セルゲートである NMOSトランジスタ 5 0 2が導通し、 容量 5 0 1のデ一夕がビット線 BLに読み出される。 このとき ビット線トランスファ一信号 BLT 1は H I GHになっており、 NMOSトラ ンジス夕 5 0 3及び 5 04は導通状態にある。 一方、 ビットセントランスファ 一信号 BLT0は LOWになっており、 NM〇Sトランジスタ 5 0 5及び 5 0 6は非導通状態にある。 従ってビット線 BL及び ZBLのデ一夕は、 NMOS トランジスタ 5 0 3及び 5 0 4を介して、 センスアンプ 52 0に読み込まれる 。 センスアンプ 5 20は、 センスアンプ駆動信号 S A 1、 S A 2が活性化され てトランジスタ 5 1 3及び 5 1 2が導通することにより動作し、 ビット線 BL 及び ZBLのデータを増幅する。 増幅されたビット線 BL及び ZBLのデータ は、 コラム線選択信号 CLが選択されると、 コラムゲートである NMOSトラ ンジス夕 510及び 51 1を介して、 データバス DB及び/ DBに読み出され る。
データ書き込みの場合は、 上記読み出しの場合と逆の手順を経て、 データバ ス DB及び/ DBのデータが容量 501に記憶される。
図 2は、 DRAMに於けるデ一夕読み出し動作を説明するタイミングチヤ一 トである。
図 2に示されるようにデータ読み出しの場合、 DRAMに対するコマンドと して、 ビット線 BL及び ZBLを所定の電圧にプリチャージするプリチャージ コマンド （PRE)、 口一アクセスのための R ASコマンド （R)、 及びコ ラムアクセスのための ZC ASコマンド （C)が順次入力される。
図 1及び図 2を参照して、 データ読み出しの場合のタイミング制御について 以下に説明する。
ZRASコマンドが入力されると、 ビット線トランスファー信号 BLT0力 LOW (BLT 1は H I GH) になり、 ビット線 B L及び ZB Lのみがセンス アンプ 520に接続される。 これと同時に、 図 1のプリチャージ信号 PRを L 〇Wに落とし、 ビット線 BLのリセッ ト状態を解除する。 更にメインワード線 選択信号 MWを H I GHにすると共にサブヮード線選択信号 SWを H I GHに することで、 特定のワード線を選択する。 これにより NMOSトランジスタ 5 02が導通されて、 容量 501のデータがビット線 BLに読み出される。 図 2 に示されるように、 メインヮード線選択信号 MW及びサブヮード線選択信号 S Wが H I GHになるタイミングで、 ビット線 BLにデータが現われる。
次にセンスアンプ 520を駆動するために、 センスアンプ駆動信号 S A 1及 び SA2がアクティブになり、 NMOSトランジスタ 512及び PMOSトラ ンジス夕 513が導通される。 図 2に示されるように、 センスアンプ 520が 駆動されることによって、 ビット線 BL及び/ BL上のデータが増幅されて振 幅が増大する。 振幅が増大したところで、 ノ C A Sコマンドに対応してコラム線選択信号 C Lが H I G Hになり特定のコラムを選択する。 選択されたコラムの NMO Sト ランジス夕 5 1 0及び 5 1 1 (コラムゲート） が導通されて、 デ一夕がデータ バス D B及び ZD Bに読み出される。 デ一夕バス D B及び ZD Bに読み出され たデータは、 D RAMからデータ信号 D Qとして出力され、 例えば 4ビット連 続したデータ読み出しが行われる。
プリチャージコマンドが入力されると、 適切なタイミングでプリチャージ信 号 P Rが H I GHになり、 NM〇Sトランジスタ 5 0 7乃至 5 0 9が導通され て、 ビッ ト線 B L及び ZB Lが所定の電位 V P Rにプリチャージされる。 これ によって、 図 2に示されるようにビット線 B L及び ZB Lがリセットされて、 次の ZR A Sコマンドに対応したデータ読み出しに備えることが出来る。
上述のような構成の D RAMでは、 同一のローアドレス （同一のワード線） のデー夕を連続的に読みだす場合には、 異なるコラ厶を順次選択することで、 異なるコラムァドレスのデータを順次読みだすことが出来る。 図 1のセンスァ ンプ 5 2 0は、 複数のコラムの各々に対して設けられており、 これら複数のセ ンスアンプ 5 2 0は、 同一の口一ァドレスで異なったコラムァドレスのデータ を格納している。 従って、 異なるコラムを順次選択して、 センスアンプ 5 2 0 が既に格納しているデータを読み出せば、 データ読み出しを連続的に行うこと が出来る。
しかし異なった口一アドレス （異なったワード線） のデータを読み出そうと すると （即ちページミスヒッ 卜の場合） 、 このワード線が選択するメモリセル からのデータを、 ビット線 B L及び ZB Lに新たに読みだす必要がある。 更に 、 新たなデータをビット線 B L及び ZB Lに読み出すためには、 予めビット線 B L及び ZB Lをプリチャージしておく必要がある。 従って、 あるローアドレ スのデ一夕を読み出した後に異なる口一ァドレスのデ一夕を読み出す場合には 、 図 2に示すように、 読み出されるデータ間に大きな時間間隔が生じてしまう 。 図 2の動作例に於ては、 異なるローアドレスのデータ読み出しの間で、 1 0 クロックの間隔がある。 このように異なるローアドレスを読み出す場合に読み出しデータ間で大きな 時間間隔が生じてしまうことは、 高速なデータ読み出し動作を実現する際の阻 害要因となっていた。
一つのバンクから異なる口一ァドレスを連続して読み出すためには、 σ—ァ クセスをパイプライン化することが考えられる。 上述のような従来の D R AM においては、 コラムアクセスをパイプライン化することで、 コラムアドレスデ —夕の連続した読み出しを可能にしているが、 ローアクセスのパイプライン化 は行われていなかった。
ローァドレス入力からデ一夕出力までを、 第 1段のコマンドデコ一ド及び周 辺回路動作、 第 2段のセンスアンプ動作、 及び第 3段のデータ出力動作に分け て考える。 ロー系のパイプライン動作を行うためには、 まず第 1の口一ァクセ スに関して第 1段の動作を実行する。 第 1のローァクセスが第 2段の動作を開 始するときには、 第 2のローアクセスの第 1段の動作を開始し、 更に第 1の口 —アクセスが第 3段の動作を行うときには、 第 2のローアクセスに関して第 2 段の動作及び第 3の口一アクセスに関して第 1の動作を実行する。 このように して、 各動作サイクルにおいて、 異なったローアクセスに対する第 1段、 第 2 段、 及び第 3段の動作が並列に実行されるようにすれば、 ロー系のパイプライ ン動作を実現することが出来る。
しかしながら従来の D R AMにおいては、 同一の口一ァドレスから複数のコ ラムアドレスを連続して読み出す場合、 バースト長を変化可能となっている。 即ち連続して読み出すデータの個数をバースト長としてモード設定し、 バース ト長が指示する数のデータを連続したコラムアドレスから読み出すことが行わ れる。 この場合、 連続したコラムアドレスデータをアクセスするためにセンス アンプが動作している期間、 即ち上記第 2段のセンスアンプ動作の期間は、 モ 一ド設定するバースト長によって変化することになる。
このようにモード設定によつて第 2段の動作期間が変化してしまうのでは、 口一系に関して乱れのないパイブラィン動作を実行することは不可能である。 即ちメモリコントローラ側から見た場合、 ZR A Sコマンド （或いはァクティ ベ一シヨンコマンド） を一定の間隔で連続して入力することが出来ない。 また 同様に、 バースト長に応じてプリチャージコマンドの入力タイミングを変化さ せる必要があり、 口一系に関するパイブラィン動作を実行することを困難にし ていた。
従って本発明は、 異なる口一アドレスをアクセスする場合にローアドレスの パイプライン動作を実現することで、 高速なァクセスが可能な半導体記憶装置 を提供することを目的とする。 発明の開示
本発明による半導体記憶装置は、 選択されたワード線に対応するメモリセル のデータをビッ ト線を介して受け取り保持する複数のセンスアンプと、 コラム ァドレスに応じて複数のコラムゲートを同時に選択することで選択されたセン スアンプから複数ビットのパラレルデ一夕を読み出すためのコラムデコーダと 、 該パラレルデータをシリアルデータに変換するデータ変換ユニットと、 前記 ヮード線を選択するためのローアクセス信号が生成されてから第 1の遅延時間 後に内部プリチヤージ信号を生成して該ビット線及び該複数のセンスアンプを リセッ卜するプリチャージ信号生成ュニットを含むことを特徴とする。
上記発明に於いては、 ローァドレス入力からデータ出力までを第 1段のコマ ンドデコード及び周辺回路動作、 第 2段のセンスアンプ動作、 及び第 3段のデ 一夕出力動作に分けて考えた場合に、 第 2段のセンスアンプ動作の期間をバ一 スト長に関わらず一定にすることが出来る。 即ち、 一度に複数のコラムゲート を開レ、てデ一タをパラレルに読み出すために、 固定の期間だけセンスァンプを 駆動しておけばよい。 これによつて、 第 2段のセンスアンプ動作の期間をバ一 スト長に関わらず一定にして、 乱れのないロー系のパイプライン動作を実行可 能になる。 またユーザが外部から任意にプリチャージタイミングを設定する場 合、 この任意性がパイプライン動作を乱す要因となり得る力 本発明に於いて は内部プリチャージ信号によってリセッ ト動作を実行することで、 この要因を 払拭することが出来る。 また更に、 センスアンプからのデータ読み出しの直後 に、 最適なタイミングでプリチャージを実行することが可能になり、 センスァ ンプの動作能力の限界に近い高速なサイクルでのデータ読み出しを実現するこ とが出来る。
また本発明に於ては、 データ変換ユニットは、 バースト長信号に応答してパ ラレルデ一夕のうちの所定数のビッ トを選択し、 シリアルデータとして出力す ることを特徴とする。 したがって乱れの無い口一系パイプライン動作を実行し ながらも、 異なったバースト長設定にしたがったデータ読み出しが出来る。 また本発明においては、 一回のローアクセスに対して複数のデータをパラレ ルでセンスァンプから読み出し、 シリアルデータに変換して半導体記憶装置外 部に出力するので、 連続した途切れのないデ一夕出力を実現することが出来る また本発明においては、 口一アクセス命令とコラムアクセス命合とを、 一^ 3 に纏めたバケツトとして、 半導体記憶装置に入力することを特徴とする。 従つ て、 ローアクセスの短縮に対応して、 命令入力間の時間間隔を短縮することが 可能である。 例えばこの口一アクセス命令とコラムアクセス命令は、 連続する 2つのクロックパルスにそれぞれ応答して入力されて良い。
また本発明においては、 プリチャージ信号生成ユニッ トは、 センスアンプか らデータが読み出された直後に内部プリチャージ信号によりビット線及びセン スアンプをリセットすることを特徴とする。 従って、 センスアンプに対してデ —夕がアクセスされた直後に自動的にプリチャージすることで、 ローアクセス 間の間隔を最大限に短縮することが出来る。
また本発明においては、 プリチャージ信号生成ユニッ トは、 信号を第 1の遅 延時間だけ遅延させる遅延素子列を用いて、 単純な回路構造でプリチャージ信 号生成ュニッ トを構成することが出来る。
また本発明においては、 センスアンプは複数のセンスアンプブロックに分割 され、 選択されたセンスアンププロックのセンスアンプに対してのみ口一ァク セス動作を実行することを特徴とする。 従って、 駆動するセンスアンプの数を 少なくすることで、 口一アクセス動作に必要な制御信号の負荷を軽減して高速 な信号切り替わりを実現し、 ローァクセス間の時間間隔の短縮に対応した高速 な信号制御を達成することが出来る。
また本発明においては、 複数のセンスアンプブロックの各々に対応するヮー ドデコーダを更に含み、 口一アクセス時には選択されたセンスアンププロック に対してのみ、 ワードデコーダが選択されたメモリセルをビッ ト線に接続する ことを特徴とする。 従って、 センスアンプブロック毎にワードデコーダを設け ることで、 口一アクセス動作に必要なヮ一ド選択信号の負荷を軽減することが 可能であり、 ローアクセス間の時間間隔の短縮に対応した高速なヮ一ド選択信 号制御を達成することが出来る。
また本発明においては、 複数のセンスアンプブロックの各々に対応するビッ ト線トランスファー信号生成ュニッ トを更に含み、 ローアクセス時には選択さ れたセンスアンプブロックに対してのみビット線トランスファ一信号生成ュニ ッ トがビッ ト線をセンスアンプに接続することを特徴とする。 従って、 センス アンプブロック毎にビット線トランスファー信号生成ュニッ トを設けることで 、 ローアクセス動作に必要なビッ ト線トランスファー信号の負荷を軽減するこ とが可能であり、 ローアクセス間の時間間隔の短縮に対応した高速なビット線 トランスファ一信号制御を達成することが出来る。
また本発明においては、 複数のセンスアンプブ αックの各々に対応するセン スアンプ駆動信号生成ュニッ トを更に含み、 口一アクセス時には選択されたセ ンスアンプブロックに対してのみセンスアンプ駆動信号生成ュニットがセンス アンプを駆動することを特徴とする。 従って、 センスアンプブロック毎にセン スアンプ駆動信号生成ュニットを設けることで、 口一アクセス動作に必要なセ ンスアンプ駆動信号の負荷を軽減することが可能であり、 ローアクセス間の時 間間隔の短縮に対応した高速なセンスァンプ駆動信号制御を達成することが出 る。
また本発明においては、 半導体記憶装置は複数のバンクを更に含み、 複数の バンクの各々が前記メモリセル、 前記センスアンプ、 及び前記ビット線を含み 、 複数めバンクの各々の内部でセンスアンプが複数のセンスアンプブロックに 分割されることを特徴とする。 従って、 本発明による半導体記憶装置を、 複数 のバンクで構成出来る。
また本発明においては、 複数のセンスアンプブロック毎に設けられたビッ ト 線トランスファー信号生成ュニッ トを含むことを特徴とする。 従って、 ビット 線トランスファ一信号生成ュニッ トを各センスアンプブロックに設けた場合に 比較して、 半導体記憶装置のチップ面積を削減することが出来る。
また本発明においては、 口一アクセス命合を連続して入力する場合、 メモリ セルのデータがビッ ト線に現われてから、 センスアンプがデータを増幅し、 そ の後ビッ ト線及びセンスアンプがリセットされるまでの一連の動作が中断され ることなく同一の周期で連続して繰り返されることを特徴とする。 従って、 口 —アクセスに関してパイプライン動作に適した構成に基づいたパイプライン動 作を実行可能であるので、 センスアンプの動作能力の限界に近い高速なサイク ルで、 連続する口一ァクセス動作を中断することなく行うことが出来る。 また本発明においては、 センスアンプが保持するデータをコラムゲートを介 してデータバスに読み出すためのダイレクトセンスアンプ回路を更に含むこと を特徴とする。 従って、 ビット線の電位レベルが読み出し動作によって変動す ることがなく、 ビッ ト線をプリチャージするタイミングを早めることが可能で あり、 動作サイクルを高速化することが可能である。
また本発明においては、 ローアドレスとコラムアドレスとを、 外部から入力 されるクロック信号の同一のタイミングで受け取ることを特徵とする。 従って 、 クロック周波数を低く設定した場合であっても、 口一アクセス命令からデー 夕読み出しまでの時間を一定に保つことが出来る。 図面の簡単な説明
図 1は、 D R AMのメモリセル周辺の回路構成の一例を示す回路図である。 図 2は、 D R AMに於けるデータ読み出し動作を説明するためのタイミング チヤ一トである。
図 3は、 本発明による D R AMのブロック図である。 図 4は、 本発明による D R AMの動作を模式的に示した図である。
図 5 A乃至 5 Cは、 センスアンプ動作サイクルとァクティべーションコマン ド A C T入力間隔 t R Cとの関係を示す図である。
図 6は、 図 3の D R AMに於て、 自己プリチャージによるローアクセス高速 化を説明するためのタイミングチヤ一トである。
図 7は、 図 3の P R E生成ュニッ卜の構成を示す回路図である。
図 8は、 図 3のバケツトコマンドデコーダの構成図である。
図 9は、 図 8のコマンドラツチ ·デコーダの構成図である。
図 1 0は、 図 9のコマンドデコーダの構成図である。
図 1 1は、 図 8のコマンドバケツ トデコーダの動作を示すタイミング図であ る。
図 1 2 Aは、 図 9のラッチの構成図である。
図 1 2 Bは、 ラッチの動作を示すタイミング図である。
図 1 3は、 図 3の D R AMにおけるコラムアクセス動作を示すタイミング図 である。
図 1 4は、 コア回路中の複数のセンスアンプから読み出されたパラレルデー 夕がグローバルデータバス及び読み出しバウファを介して変換ュニットへ転送 される様子を示した模式図である。
図 1 5は、 図 3の変換ュニットの構成図である。
図 1 6は、 レベルシフタ回路の構成を示す回路図である。
図 1 7は、 図 1 5のセレクタ制御ユニットの構成を示す構成図である。 図 1 8 A乃至 1 8 Cは、 バースト長が 1、 2、 4の場合のセレクタ回路及び セレクタスィツチの選択の仕方を示した図である。
図 1 9は、 図 3のワードデコーダ及び 1 4デコーダを含むワード線選択回 路の回路図である。
図 2 0は、 図 3の B L Tデコーダを含むビット線トランスファー信号発生回 路の回路図である。
図 2 1は、 図 3の S A生成ュニットを含むセンスアンプ駆動信号発生回路の 回路図である。
図 22は、 サブ BLT発生回路を複数のセンスアンプブロックに対して設け た配置を示す図である。
図 23は、 図 22のサブ BLT発生回路の回路構成を示す回路図である。 図 24は、 本発明による DRAMのチップ構成を示す図である。
図 25は、 図 24のセルアレイブロックの構成を示す図である。
図 26は、 ダイレクトセンスアンプ方式によるデータ読み出し Zデータ書き 込みを説明する図である。
図 27 A及び 27 Bは、 ワード線選択信号 SW、 コラム線選択信号 CL、 及 びビット線 BL及び ZBLの信号のタイミングを、 トランスファーコラムゲー ト方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチ ヤートである。
図 28 A及び 28 Bは、 クロック周波数を低くしたときに生じる問題点につ いて説明する図である。
図 29は、 アクティベーションコマンド ACTと読み出しコマンド RDとを 同時に入力した場合のタイミングチヤ一トである。
図 30は、 本発明による DRAMの別の構成例を示す図である。
図 3 1は、 変換ュニットの別の実施例を示す構成図である。
図 32は、 バースト長 BLがそれぞれし 2、 4の場合の各スィッチの状態 を示す図である。
図 33は、 第 1及び第 2のレジス夕の動作夕ィミングを示すタイミング図で ある。
図 34は、 バースト長 BLが 4の時の 4ビット→2ビット変換回路からラッ チ&レベルシフ夕回路にかけての動作タイミングを示すタイミング図である。 図 35 A及び 35 Bは、 バースト長がし 2、 4の場合の 4つの制御クロッ ク信号及び 2つの出力制御クロック信号の動作状況を示す図である。
図 36 Aは、 図 3 1のディレイ ドフリップフ口ップ DFFの構成例を示す回 路図である。 図 3 6 Bは、 図 3 6 Aの動作を示すタイミング図である。
図 37 Aは、 図 3 1の出力バッファの構成例を示す回路図である。
図 37 Bは、 図 37 Aの動作を示すタイミング図である。
図 3 8は、 図 3 1に示されるラッチ &レベルシフタ回路の構成例を示す回路 図である。 発明を実施するための最良の形態
以下に本発明の実施例を添付の図面を用いて詳細に説明する。
図 3は、 本発明による DRAMのブロック図を示す。
図 3の DRAM 1 0は、 複数の入力バッファ 1 し バケツ トコマンドデコ一 ダ 1 2、 R AS生成ュニッ ト 1 3、 PRE生成ュニッ ト 1 4、 制御ュニッ ト 1 5、 プリデコーダ 1 6、 ワードデコーダ 1 8、 BLTデコーダ 1 9、 SA生成 ュニット 20、 1 4デコーダ 2 1、 C AS生成ュニット 22、 制御ュニッ ト 23、 プリデコーダ 24、 コラムデコーダ 25、 コア回路 2 6、 RB生成ュニ ッ ト 27、 読み出しバッファ 28、 変換ュニッ ト 2 9、 出力バッファ 3 0、 及 びモードレジス夕 3 1を含む。
図 3の DRAM1 0のデータ読み出し動作を、 一般的な DRAMと同様であ る基本動作部分にっレ、てまず説明する。
クロック信号、 コントロール信号、 及びアドレス信号が、 DRAM1 0の外 部から入力バッファ 1 1に入力される。 クロック信号は DRAM 1 0の動作を 同期制御するために、 DRAM 1 0内の各構成要素に供給される。 コントロー ル信号は、 パケットコマンドデコーダ 1 2でデコードされ、 デコード結果に応 じて R AS生成ュニット 1 3及び C AS生成ュニッ ト 22を制御する。 ァドレ ス信号は、 口一アドレス系のプリデコーダ 1 6及びコラムアドレス系のプリデ コーダ 24に供給される。
R AS生成ュニッ ト 1 3は、 従来のノ R AS信号に対応するコントロール信 号であるアクティベーションコマンド ACTが入力されると、 内部 RAS信号 である信号 R AS Zを生成する。 R AS生成ユニッ ト 1 3は、 リフレッシュコ マンド入力時に信号 R ASZを連続的に内部生成してリフレッシュ動作を実行 するためのものであり、 アクティベーションコマンド ACTの入力時には信号 R AS Zを単発的に生成する。 信号 RASZは、 メモリセルのデータをセンス アンプに読み込むことを指合する信号であり、 制御ュニッ ト 1 5に供給される 。 制御ユニット 1 5は、 信号 RASZを受け取ると、 S A生成ユニッ ト 20を 制御して、 センスアンプ駆動信号 S A 1及び S A 2を適切なタイミ ングで生成 させる。 なお 1ノ4デコーダ 2 1は、 従来からある階層ワードデコード方式に 於て、 選択されたメインヮードデコーダに従属する 4つのサブヮードデコーダ から、 3のサブヮ一ドデコーダを選択するためのデコーダである。
ローアドレス系のプリデコーダ 1 6は、 供給されたローアドレスをラッチす ると共にプリデコードする。 プリデコード結果は、 ワードデコーダ 1 8、 BL Tデコーダ 1 9、 及び 1Z4デコーダ 2 1に供給される。 プリデコーダ 1 6は 、 ブロックデコーダ 1 7を含み、 DRAM1 0内に配置された複数のメモリブ ロックの を選択する。 この選択されたメモリブロックに於てのみ、 ワード デコーダ 1 8、 BLTデコーダ 1 9、 S A生成ュニッ ト 20、 及び 1 Z4デコ ーダ 2 1が動作し、 コア回路 20内でデータをメモリセルから読み出してセン スアンプに格納する。
コア回路 2 6は、 図 1に示すメモリセル 5 0 1がロー及びコラムに関してァ レイ状に配置されたものであり、 各コラム毎に図 1のセンスアンプ 52 0が設 けられる。 上記ローアドレス系の読み出し動作によって、 ローアドレスで選択 されたヮ一ド線に対応する複数のメモリセルのデータが、 複数のセンスアンプ 520に格納される。
C AS生成ュニッ ト 22は、 従来の ZC AS信号に対応するコントロ一ル信 号である読み出しコマンド RDが入力されると、 内部 CAS信号を生成する。 内部 CAS信号は、 センスアンプ 520のデータをコア回路 26から読み出し ノくッファ 28に読み出すことを指合する信号であり、 制御ュニッ ト 23に供給 される。 制御ユニット 2 3は、 内部 CAS信号を受け取ると、 コラムデコーダ 25を制御して、 コラム線選択信号 CLを適切なタイミングで生成させる。 コラムァドレス系のプリデコーダ 24は、 供給されたコラムァドレスをラッ チすると共にプリデコードする。 プリデコード結果は、 コラムデコーダ 25に 供給されると共に、 RB生成ユニットに供給される。 コラムデコーダ 25は、 コラムァドレスで指定されるコラムに対してコラ厶線選択信号 C Lを供給し、 そのコラムのセンスアンプ 5 20からデータを読み出して、 読み出しバッファ 2 8に供給する。 RB生成ユニット 27は、 適切なタイミングで信号 RBを読 み出しバッファ 28に供給して、 読み出しバッファ 28にデータを読み込ませ 。
読み出しバッファ 28は読み込んだデータを増幅し、 そのデータは出力バッ ファ 3 0を介して DRAM 1 0の外部に送出される。
上記基本動作に加えて、 本発明による DRAM 1 0に於ては、 バケツトコマ ンドデコーダ 1 2、 PRE生成ュニット 1 4、 及び変換ュニッ ト 29を設ける ことによって、 ロー系のパイプライン動作を実現する。
PRE生成ュニット 1 4は、 内部 R AS信号である信号 R AS Zを受け取る と、 所定の時間が経過した後にプリチャージ信号 PREを生成する。 この内部 生成されたプリチヤ一ジ信号 P R Eは、 外部からプリチヤ一ジ信号 PREが供 給された場合と同様に、 RAS生成ュニット 1 3をリセットしてプリチャージ 動作を行わせる。 この内部生成されたプリチャージ信号 PREによるプリチヤ —ジ動作を、 以降では自己プリチャージと呼ぶ。
またコア回路 26からデータを読み出す際には、 センスアンプ 5 20の連続 したコラムァドレスのデータがパラレルデータとして読み出される。 このパラ レルデータは、 読み出しバッファ 28を介して、 変換ユニット 2 9に供給され る。 変換ュニッ ト 2 9は、 パラレルデータをシリアルデ一夕に変換し、 モード レジスタ 3 1に設定されるバースト長に従って所定数のシリアルデータを出力 バッファ 3 0に供給する。
図 3の本発明による DRAMにおいては、 センスアンプ 5 20からパラレル にデータを読み出すことで、 口一ァドレス入力からデータ出力までを第 1段の コマンドデコード及び周辺回路動作、 第 2段のセンスアンプ動作、 及び第 3段 のデ一夕出力動作に分けて考えた場合に、 第 2段のセンスアンプ動作の期間を バースト長に関わらず一定にすることが出来る。 センスアンプが開いて （駆動 して） いる期間中に、 選択したコラムのコラムゲートを開いてデータをセンス アンプから読み出す必要がある力 \ 従来においては、 連続した複数のコラムァ ドレスに対して順次コラムゲートを開くために、 センスアンプが駆動している 期間はバースト長に依存する。 しかしながら本発明に於いては、 一度に複数の コラムゲートを開いてデータをパラレルに読み出し、 バースト長に基づく出力 データの選択は、 変換ュニット 2 9で行われために、 固定の期間だけセンスァ ンプを駆動しておけばよい。 これによつて、 第 2段のセンスアンプ動作の期間 をバースト長に関わらず一定にすることが出来る。
また第 2段のセンスアンプ動作の期間が一定となることで、 ユーザが外部か らプリチャージコマンドを入力する必要はなくなり、 内部で自動的に生成され た内部プリチャージ信号 P R Eによって、 最適なタイミングで自己プリチヤ一 ジを行うことが可能になる。 この内部プリチャージ信号は、 内部 R A S信号で ある R A S Zをバースト長等によらず一定時間遅延することで得られる。 ユー ザが外部から任意にプリチャージタイミングを設定する場合、 この任意性がパ ィプライン動作を乱す要因となり得るが、 本発明に於いては、 この要因を払拭 することが出来る。 また更に、 センスアンプからのコラム線選択信号 C Lによ るデータ読み出しの直後に、 最適なタイミングでプリチャージを実行すること が可能になり、 センスアンプの動作能力の限界に近い高速なサイクルでのデー 夕読み出しを実現することが出来る。
図 4は、 本発明による D R AMの動作を模式的に示した図である。 図 4を用 いて、 本発明による D R AMにおけるロー系のパイプライン動作を更に詳細に 説明する。
図 4に示されるように、 本発明による D R AMに於てはコマンド （ァクティ ベーシヨンコマンド A C T) が入力されると、 まず第 1のサイクルで、 コマン ドデコ一ド及びセンスアンプ動作以外のローァクセスに関連する周辺回路の動 作が行われる。 その後第 2のサイクルで、 センスアンプ動作に関連するサイク ルが行われる。 即ちこの第 2のサイクルで、 ワード線選択によるセルデ一夕の ビッ ト線への出力、 ビッ ト線データのセンスアンプによる増幅、 コラム線選択 によるビッ ト線デ一夕のデータバスへの読み出し、 ビット線プリチャージ等の リセット動作が行われる。 次に第 3のサイクルで、 データ出力動作が行われる 。 即ちこの第 3のサイクルで、 パラレルデータがシリアルデータに変換されて 、 出力バッファからデータが出力される。 本発明の D R AMに於ては、 図 4に 示すように、 これら 3つのサイクルは互いに重ね合わさりパイプライン的に動 作する。
従来の構成では、 選択したバースト長でコラム線選択信号 C Lを 1回或いは 複数回立ち上げてデータを読み出し、 このデ一夕読み出しの後にプリチャージ コマンド入力によるリセッ ト動作を行う。 この従来の構成は、 バースト長がュ 一ザ選択可能であり固定でないため、 コラム線選択信号 C Lを 1回或いは複数 回立ち上げてデータを読み出した後に、 ユーザが入力するプリチャージコマン ドでプリチャージを行う必要がある。 従ってセンスアンプの活性化時間は、 バ 一スト長に応じて変化してしまい、 図 4のセンスアンプ動作の期間が伸縮して しまうので、 アクティベーションコマンド A C Tを、 センスアンプ動作開始の タイミングで入力するようなパイプライン動作は、 極めて実現することが難し い。 仮にそのようなパイプライン動作を実現可能であるとしても、 その制御系 は極めて複雑なものとなることが予想される。
それに対して本発明による D R AMに於ては、 バースト長によらず複数のコ ラム線を一度に選択してパラレルデ一夕を読み出し、 そのパラレルデータをバ ースト長に応じて選択し、 シリアルデータに変換して出力する構成としたこと で、 センスアンプが動作する第 2のサイクルの長さは固定となる。 従って、 固 定のタイミングで自己プリチャージによるリセッ ト動作を実行することが可能 となり、 従来のようにプリチャージコマンドを外部から入力する必要がない。 このように、 プリチャージコマンドを入力する必要がないために、 ァクティべ ーシヨンコマンド A C Tの入力を早めることが可能であると共に、 センスアン プ動作サイクルの長さが一定であるために、 第 1乃至第 3の各サイクルを重ね 合わせたパイプライン動作を容易に制御することが可能になる。
このようなパイプライン動作に於ては、 図 4から分かるように、 コマンド （ アクティベーションコマンド ACT) を入力する間隔である時間 t RCを、 パ ィプライン動作しない従来の構成と比較して極めて短くすることが可能になる 。 またこの時間 tRCは、 図 4に示されるように、 センスアンプ動作サイクル の時間で決まってくる。 何故なら図 4の第 1、 第 2、 第 3のサイクルのうち、 第 2のサイクルに要する時間が最も長い。 従ってこの最も長い第 2のサイクル を図 4のごとく間断無く連続的に繰り返すと、 データの読み出しレートが最も 高くなると共に、 この第 2のサイクルの時間が t RCと対応することになる。 図 5A乃至 5Cは、 センスアンプ動作サイクルとアクティベーションコマン ド ACT入力間隔 t RCとの関係を示す図である。
図 5 Aに示されるように、 アクティベーションコマンド ACTを入力する間 隔が、 時間 t RCとして定義される。 図 5 Bに示されるように、 センスアンプ サイクル （センスアンプ動作サイクル） は、 ワード線選択サイクルと、 センス アンプ駆動サイクルと、 リセットサイクルとに分けることが出来る。 図 5 Cに 示されるように、 ワード線選択サイクルに於ては、 ワード線選択信号 SWが H I GHになり、 ビット線 BL及び ZBLにセルデータが現われる。 センスアン プ駆動サイクルに於ては、 センスアンプ駆動信号 S A 1及び S A 2を活性にし てセンスアンプを駆動し、 これによつてビット線 BL及び ZBLのデータを増 幅する。 更にセンスアンプ駆動サイクルに於て、 ビット線 BL及び ZBLのデ 一夕が十分に増幅された後に、 コラム線選択信号 CLを H I GHにして、 ビッ ト線 BL及び ZBLのデ一夕をデ一夕バスに読み出す。 次にリセッ トサイクル に於て、 ワード線選択信号 SWをリセッ トすると共に、 プリチャージ信号 PR を H I GHにしてビット線 BL及び ZBLをプリチャージする。 なおこの時点 では、 センスアンプ駆動信号 S A 1及び S A 2は、 非活性とされている。 図 5 A及び図 5 Bから分かるように、 アクティベーションコマンド ACTを 時間 t RC間隔で連続して入力すると、 センスアンプサイクルは中断すること なく連続して繰り返される。 従って、 ワード線選択サイクル、 センスアンプ駆 動サイクル、 及びリセットサイクルからなるセンスアンプサイクルの長さに応 じて、 アクティベーションコマンド ACT入力間隔 t RCが決まることになる 。 即ち本発明の構成に於ては、 センスアンプサイクルの各動作を高速にしてセ ンスアンプサイクルの時間を短くすれば、 時間 tRCもまた短くなり、 DRA Mのデ一夕読み出し速度を向上させることが出来ることになる。
尚、 図 4においては、 第 2のサイクル （センスアンプ動作） が終了した後に 、 第 3のサイクル （データ出力） が開始するように図示されてある力 より詳 細に見ると、 図 5 BCに示すように、 コラム選択信号 CLを Hに立ち上げた後 に第 3のサイクルを開始することが出来る。 この場合、 データの出力動作とビ ッ ト線のプリチャージ動作は、 並行して行われる。
図 6は、 自己プリチャージによる口一アクセス高速化を説明するためのタイ ミングチャートである。 上述のように、 本発明においては内部プリチャージ信 号 PREによって最適なタイミングで自己プリチャージを行うことで、 高速な ローアクセス動作を実現することが出来る。 図 3及び図 6を参照して、 本発明 の DRAM 1 0による口一アクセス動作のタイミングについて、 以下に説明す な。
アクティベーションコマンド ACTが入力されると、 R AS生成ュニット 1 3が信号 R AS Zを生成する。 信号 R AS Zは制御ュニット 1 5に供給され、 制御ユニット 1 5がワードデコーダ 1 8、 BLTデコーダ 1 9、 SA生成ュニ ット 20、 及び 1 Z 4デコーダ 2 1を制御して、 ヮ一ド線選択信号 MW及び S W、 ビッ ト線トランスファ一信号 BLT、 及びセンスアンプ駆動信号 SA 1及 び S A 2を適切なタイミングで生成させる。 これによりメモリセル 50 1 (図 1参照） のデ一夕が、 センスアンプ 520に読み出される。 これは図 4に於て 、 ビット線 BLにデータが現われ、 その後振幅が増幅されることに対応する。 信号 RASZは更に、 PRE生成ユニット 1 4にも供給される。 PRE生成 ュニット 1 4は、 信号 R AS Zを受け取つてから所定の時間が経過した後に、 内部プリチヤ一ジ信号 P R Eを生成する。
また読み出しコマンド RDの入力に対応して、 CAS生成ュニッ ト 22、 制 御ュニット 23、 プリデコーダ 24、 及びコラムデコーダ 25が動作する。 こ の動作によって、 コラムァドレスが選択するコラムのコラム線選択信号 Cしが H I GHになり、 センスアンプ 520 (図 1参照） のデータがデータバス DB 及び/ DBを介してグローバルデータバス GDB (図 3) に読み出される。 読み出しバッファ 28力、 グローバルデータバス GDBのデ一夕を読み込ん で増幅する。 この読み出しバッファ 28が保持するデータはパラレルデータで あり、 データ変換部 29力パラレル ' シリアル変換することでデータをシリア ルデータに変換する。 このシリアルデータが、 出力バッファ 30から DRAM 1 0外部に出力される。
図 6に示されるように、 内部生成されたプリチャージ信号 PREは、 従来外 部からプリチヤ一ジ信号が入力された時と同様の動作で、 ビッ ト線トランスフ ァ一信号 BLT及びワード線選択信号 MW及び SWをリセットすると共に、 ビ ット線 BL及び ZBLを所定の電位にプリチャージする。 このプリチャージ信 号 PREによるプリチャージ動作は、 図 6に示されるように、 コラム線選択信 号 CLによりデータがセンスアンプ 520から読み出された直後である。 それ に対して図 2に示される従来のタイミングでは、 コラム線選択信号 CLによる データ読み出しの後、 外部からプリチャージコマンドが入力されプリチャージ 動作が実行されるまで、 読み出し動作の上では無駄な時間が存在する。
本発明に於ては、 アクティベーションコマンド ACTのタイミングに基づい てプリチャージ信号 PREを内部発生させることで、 コラム線選択信号 CLに よるデ一夕読み出しの直後にプリチヤ一ジ動作を実行すること力出来る。 本発 明において、 センスアンプの活性化時間をバースト長によらず一定としたこと により、 プリチャージ信号 PREを容易に発生させることが出来る。 即ち、 内 部 RAS信号 （RASZ) を一定時間遅延させることで得られる。 この一定時 間とは、 内部 RAS信号に応答してワード線を選択して立ち上げるまでの時間 と、 センスアンプによりビッ ト線電位を充分に増幅するまでの時間と、 コラム ゲ一トを開いてビッ ト線に現れたデータをデータバスへ読み出すまでの時間を 考慮して決定すれば良い。 従って、 異なるローアドレスのデータを読み出す必 要がある場合に、 新たな口一ァドレスのデータを読み出すまでの時間を大幅に 短縮することが可能である。
なおコラム線選択信号 C Lによってデータを読み出した後であっても、 セン スアンプによるビッ ト線 B L及び Z B Lのデ一夕増幅が完了しないうちにサブ ワード線を閉じてしまうと、 センスアンプのデータがメモりセルに格納されず にデータが破壊されてしまう。 従って通常の D R AMと同様に、 プリチャージ 動作を実行するのは、 センスアンプによるデータ増幅が完了した後である必要 があることはいうまでもない。 このため本発明に於いて、 リセッ トサイクルを 実行する前のセンスアンプサイクルに要する期間は、 センスアンプの駆動能力 に依存することになる。
また図 6において、 アクティブコマンド A C Tとリードコマンド R Dを、 1 つの連続したクロックに同期して取り込むように構成されている。 これにより 、 リードコマンドと同時に取り込まれるコラムアドレスを、 より早いタイミン グで取り込むことが出来る。 これにより、 コラムゲートをより早いタイミング で開くことが可能になる。 また後述するセンスアンプブロックの分割のために 、 コラムアドレスを必要とするが、 本発明ではコラムアドレスを早いタイミン グで取り込むため、 早い時間にセンスァンプブ口ックの選択的な活性化の動作 を開始することが出来る。 一方従来は、 図 2に示すごとく、 アクティブコマン ドの入力からリードコマンドの入力まで一定期間 （図 2では 2 1 n s ) 開けて いた。 これは、 センスアンプによりビッ ト線電位が十分増幅された後で、 コラ ムゲートを開くようにするためである。 本発明において、 このようなタイミン グ制御は、 制御ュニッ ト 1 5 , 2 3において行われている。
更に、 コア回路 2 6からデータを並列に読み出して、 変換ュニット 2 9でパ ラレル · シリアル変換することで、 図 6に示されるように連続的にデータを読 みだすことが可能になる。 尚、 このパラレル ' シリアル変換時に、 バースト長 情報に基づレ、たデ一夕の選択も行われる。
前述したように、 本発明の D R AM 1 0に於ては、 コマンドをパケット形式 で受け取ることで、 コマンド間の間隔を短縮するようにしている。 即ち図 6に 於て、 アクティベーションコマンド A C T及び読み出しコマンド R Dを、 2サ ィクルにまたがる一"^ 3のバケツ トとして D R AM 1 0に入力する。 ユーザは、 従来の図 2のように、 アクティベーションコマンド A C Tと読み出しコマンド R Dの入力間隔を気にする必要が無い。 入力されたバケツ トコマンドは、 パケ ッ トコマンドデコーダ 1 2によりデコードされる。 デコード結果に従って、 R A S系の信号がバケツトコマンドデコーダ 1 2から R A S生成ュニット 1 3及 びプリデコーダ 1 6に供給され、 C A S系の信号がノ、。ケッ トコマンドデコーダ 1 2から C A S生成ュニッ ト 2 2及びプリデコーダ 2 4に供給される。
またローアクセス間の時間間隔を短縮すると、 図 2と図 6の比較からも分か るように、 ワード線選択信号 SW、 ビット線トランスファー信号 B L T、 及び センスアンプ駆動信号 S A 1及び S A 2に於て、 信号の切り替わり間のタイミ ングも短縮される。 この場合に信号切り替わりが緩慢では、 十分な短縮をはか ることが出来ない。 そこで本発明の D R AM 1 0では、 センスアンプ列を複数 のセンスアンプブロックに分割し、 選択されたセンスアンプブロックのセンス アンプに対してのみセンスアンプ駆動信号 S A 1、 S A 2を与え、 また選択さ れたセンスアンププロックに対応するメモリブ口ックに対してのみヮード線選 択信号 SW、 ビッ ト線トランスファー信号 B L Tを与える。 これによつてこれ らの信号の負荷が軽減されて、 信号の切り替わりを急峻にすることが出来る。 なおこれらの信号は口一ァクセス時に駆動される信号であるが、 センスアン プブロックを選択的に活性化するためには、 更にコラムァドレスも必要とする 。 しかしながら従来の図 2のようなタイミングでは、 ローアクセスの時点では コラムァドレスが入力されていないために、 特定のコラムァドレスを選択して それに対するセンスアンプだけを駆動するといつた動作は不可能である。 それ に対して、 本発明に於ては、 アクティベーションコマンド A C T及び読み出し コマンド R Dを一つのパケッ トとして受信するので、 ローアクセス時には既に コラムアドレスが特定されている。 従って、 特定のコラムアドレスに対応する センスアンプブロックを選択して、 そのセンスアンプブロックのセンスアンプ に対してのみローアクセス動作を実行することが出来る。 以下に、 図 3に示される DRAM 1 0の各部の構成について説明する。 なお 従来技術と同様である要素については説明を省略する。
図 7は、 図 3の PRE生成ュニット 1 4の構成を示す回路図である。
PRE生成ュニット 1 4は、 ィンバ一夕 4 1乃至 4 8、 N AND回路 4 9、 複数の抵抗 R、 及び複数の容量 Cを含む。 ィンバータ 4 1乃至 4 4と、 複数の 抵抗尺と、 複数の容量 Cは第 1の遅延素子列 （d e 1 a yA) を構成する。 ィ ンバー夕 4 5乃至 4 7と、 複数の抵抗尺と、 複数の容量 Cは第 2の遅延素子列 (d e 1 a yB) を構成する。 第 1の遅延素子列には H I GHパルスである信 号 RASZが入力され、 第 1の遅延時間の後に、 信号 PREが H I GHになる 。 遅延された信号 RASZは更に第 2の遅延素子列によって第 2の遅延時間だ け遅延され、 信号 PREを LOWにする。 従って、 プリチャージ信号 PREの 立ち上がりタイミングは第 1の遅延素子列の第 1の遅延時間によって決定され 、 プリチャージ信号 PREが H I GHである期間は第 2の遅延素子列の第 2の 遅延時間によって決定される。 この第 1の遅延時間は、 バースト長によらず一 定である。 前述したように、 本発明では各読み出しサイクルにおいて、 センス アンプの活性化期間がバースト長によらず一定となっている。 このためプリチ ャ一ジ信号 P R E生成回路の構成も非常に単純な構成になつている。
上述の構成の PRE生成ュニッ ト 1 4を用いれば、 R AS生成ュニッ ト 1 3 が生成した信号 R A S Zから所定の時間が経過した後に、 内部プリチヤ—ジ信 号 P R Eを生成することが出来る。
図 8は、 図 3のパケットコマンドデコーダ 1 2の構成図である。
図 8のバケツトコマンドデコーダ 1 2は、 コマンドラツチ 'デコーダ 5 0、 アドレスラッチ 5 1、 インバ一夕 52及び 5 3、 PMOS トランジスタ 54、 NMOSトランジスタ 5 5、 PMOSトランジスタ 5 6、 NMOSトランジス 夕 57、 クロックバッファ 3 0 1、 及びインバー夕 30 2乃至 3 0 5を含む。 図 9は、 図 8のコマンドラツチ ·デコーダ 5 0の構成図である。
図 9に示されるように、 コマンドラッチ .デコーダ 5 0は、 4個のラッチ 5 8— 1乃至 5 8— 4と、 コマンドデコーダ 5 9を含む。 図 1 0は、 図 9のコマンドデコーダ 5 9の構成図である。
図 1 0に示されるコマンドデコーダ 5 9は、 NAND回路 3 1 0及び 3 1 1 を含むデコーダ部 320と、 ィンバー夕 3 1 2、 複数のィンバー夕 3 1 3、 N OR回路 3 1 4、 インバー夕 3 1 5、 複数のインバ一タ 3 1 6、 及び NOR回 路 3 1 7を含む。
図 9において、 コマンドラッチ 'デコーダ 5 0のラッチ 5 8— 1乃至 5 8— 4は、 クロック信号に同期して入力されたコントロール信号 ZRAS、 /CA S、 /WE. 及び ZCKEをラッチする。 これらのコントロール信号の組み合 わせにより、 アクティベーションコマンド ACT及び読み出しコマンド RDが 指定される。 ラッチ 5 8— 1乃至 5 8— 4の各々は、 各コントロール信号をラ ツチして、 同論理の信号と反転論理の信号との 2つの信号を出力する。 例えば 、 ZR AS信号に対しては、 信号 rasx及び raszの 2つの信号を出力する。 図 1 0に示されるように、 コマンドデコーダ 5 9のコマンドデコ一ド部 32 0は、 コントロール信号 ZRAS、 /CAS. ZWE、 及び ZCKEに対する 同論理の信号と反転論理の信号との適当な組み合わせを、 N AND回路 3 1 0 及び 3 1 1の入力に供給することで、 コントロール信号のデコードを行う。 デ コード結果として、 図 1 0の例では、 NAND回路 3 1 0が内部ァクティべ一 シヨン信号を生成し、 NAND回路 3 1 1が内部読み出し信号を生成する。 コ マンドデコード部 320において、 NAND回路 3 1 0及び 3 1 1への入力信 号の組み合わせは、 コントロール信号のどの組み合わせが内部ァクティべ一シ ョン信号及び内部読み出し信号に対応するかに依存し、 設計時の決定事項であ る。 図〖 0では詳細な結線関係については省略してある。
図 1 0に示されるように、 アクティベーションコマンド ACTに対応して、 異なつたパルス幅を有した 2つのパルス信号 A C及び A Pが生成される。 ァク ティブサイクル信号 ACは、 入力信号 （rasx, rasz, ··· ) に同期した信号で あり、 これらの入力信号は、 後述するようにラッチ 5 8 - 1乃至 5 8— 4によ つてクロック 1周期分保持された信号である。 従って、 アクティブサイクル信 号 ACは、 クロック 1周期分のパルス幅を持つ信号である。 またアクティブパ ルス信号 A Pは、 入力信号に同期して立ち上がる力 立ち下がりはインバータ 3 1 3からなるディレイ段の長さによって制御される信号である。 同様に、 読 み出しコマンド RDに対応して、 異なったパルス幅を有した 2つのパルス信号 CC及び CPが生成される。 コラムアクセスサイクル信号 CCは、 クロック 1 周期分のパルス幅を持つ信号であり、 コラムアクセスパルス信号 CPは、 入力 信号に同期して立ち上がる力 立ち下がりはインバータ 3 1 6からなるディレ ィ段の長さによって制御される信号である。
図 1 1は、 図 8のコマンドバケツトデコーダ 1 2の動作を示すタイミング図 である。 図 8及び図 1 1を参照して、 コマンドパケットデコーダ 1 2の動作を 説明する。
アクティベーションコマンド ACT及び読み出しコマンド RDは連続したサ ィクルでバケツトとして入力されるので、 第 1サイクルでァクティべ一ション コマンド ACTをラツチし、 第 2サイクルで読み出しコマンド RDをラツチす る。 これらのラッチされたコマンドは、 上述のようにコマンドデコーダ 5 0で デコード解釈される。 コマンドデコーダ 50は、 アクティベーションコマンド ACTに対応して、 上述のように所定のタイミングでアクティブパルス信号 A Pとァクティブサイクル信号 A Cを生成する。 ァクティブパルス信号 A Pは、 RAS生成ュニッ ト 1 3へ供給され、 アクティブサイクル信号 ACは、 PM〇 Sトランジスタ 54及び NMOSトランジスタ 5 5からなるゲ一トを開く。 また更にコマンドデコーダ 5 9は、 読み出しコマンド RDに対応して、 上述 のように所定のタイミングでコラムアクセスパルス信号 CPとコラムアクセス サイクル信号 CCを生成する。 コラムアクセスパルス信号 CPは、 CAS生成 ユニッ ト 22へ供給され、 コラムアクセスサイクル信号 CCは、 PMOS トラ ンジス夕 5 6及び NMOSトランジスタ 5 7からなるゲートを開く。
アドレスラッチ 5 1は、 アドレス信号をクロック信号に同期してラッチする 。 ラッチされたローアドレスは、 アクティブサイクル信号 ACの指示するタイ ミングでロー系のプリデコーダ 1 6へ供給される。 この際、 インバ一夕 3 02 及び 30 3からなるラッチが、 このローアドレスを保持する。 またラッチされ たコラムァドレスは、 コラムアクセスサイクル信号 CCの指示するタイミング でコラム系のプリデコーダ 24へ供給される。 この際、 インバータ 304及び 3 0 5からなるラッチ力 \ このコラムアドレスを保持する。
上述の構成のパケッ トコマンドデコーダ 1 2を用いれば、 ァクティべ一ショ ンコマンド ACT及び読み出しコマンド RDを連続したサイクルでバケツ 卜と して入力し、 R AS系の信号と C AS系の信号を、 夫々の経路に分配すること が出来る。
図 1 2 Aは、 図 9のラッチ 5 8— 1乃至 5 8— 4の各々に用いられるラッチ の構成図である。 図 1 2 Bは、 図 1 2 Aのラツチの動作を示すタイミング図で ある。
図 1 2 Aのラッチは、 PMOSトランジスタ 32 1乃至 324、 NMOS ト ランジス夕 325乃至 33 1、 ィンバ一夕 332及び 3 3 3、 PMOSトラン ジス夕 334、 NMOSトランジスタ 335、 PMOSトランジスタ 33 6、 NMOSトランジスタ 3 37、 及びィンバ一夕 33 8乃至 34 0を含む。 PM OSトランジスタ 334、 NMOSトランジスタ 335、 PMOSトランジス 夕 3 36、 及び NMOSトランジスタ 3 37は、 トライステ一トバッファ 35 0を構成する。 またインバー夕 338及び 3 39は、 出力ラッチ 35 1を構成 する。
クロック信号 c 1 k zの立ち上がりに同期して、 入力信号 i n zを取り込む 。 取り込まれた入力信号 i n zの値によって、 トライステートバッファ 35 0 が制御され、 出力信号 0 u t z及び 0 u t Xが出力される。 クロック信号 c l k zが立ち下がると、 トライステートバッファ 35 0の状態は、 H i— Z出力 状態となる。 このとき立ち上がり同期で取り込んだ入力信号 i n zのデ一夕は 、 出力ラッチ 35 1によって保持される。 出力ラッチ 35 1のデータは、 クロ ック信号 i n zの次の立ち上がりエッジで新たなデータが取り込まれるまで保 持される。
このようにして、 図 1 2 Aのラツチは、 クロック 1周期分の出力信号 0 u t z及び 0 u t Xを出力することが出来る。 図 1 3は、 図 3の DRAMにおけるコラムアクセス動作を示すタイミング図 める。
外部クロック信号に同期して、 例えば 3つの読み出しモードを示すコント口 —ル信号 （READ) が取り込まれる。 コントロール信号は、 図 8乃至図 1 0 を参照して説明したように、 バケツトコマンドデコーダ 1 2によってデコード されて、 コラムアクセスパルス信号 CPが生成される。 コラムアクセスパルス 信号 CPは、 図 3の C AS生成ュニット 22に供給される。
C AS生成ュニッ ト 22は、 読み出し乇一ドパルス信号 r e a d p z及びコ ラムァドレス取り込み信号 c a e zを生成する。 読み出しモードパルス信号 r e a dp zは、 図 3の制御ユニット 23に供給され、 コラムアドレス取り込み 信号 c a e zは、 図 3のプリデコーダ 24に供給される。
読み出しモードパルス信号 r e a dp zを受け取った制御ュニット 2 3は、 コラム線選択信号 CLの発生タイミング及びパルス幅を決定するコラムゲート 選択パルス信号 c s p zを生成する。 またコラムアドレス取り込み信号 c a e zを受け取ったプリデコーダ 24は、 コラムアドレスをプリデコードして、 コ ラムアドレスプリデコード信号を生成する。 尚、 図 1 3では 3ビッ トのコラム 了ドレスプリデコ一ド信号 1〜3が、 プリデコーダ 24から出力されているこ とを示している。
図 3のコラムデコーダ 25は、 コラムァドレスプリデコード信号とコラムゲ ート選択パルス信号 c s p zとを受け取り、 コラムアドレスプリデコード信号 が指定するコラムァドレスのコラムゲ一トに対して、 コラムァドレス選択パル ス信号 c s p zが指定するタイミング及びパルス幅のコラムゲート線選択信号 CLを供給する。
尚、 図 1 3中、 コラム線選択信号の破線部は、 前回のコラムアドレスプリデ コード信号 （HHH) とは異なるプリデコード信号 （LLL) により、 前回選 択されたコラ厶選択線とは異なる別のコラ厶選択線が選択されたことを示して いる。 また同図中、 r e a d z信号は、 後述する図 1 5のセレクタ制御ュニッ トで使用される信号で、 図 3の制御ュニッ ト 23が生成し、 クロックの立ち上 力べりに応答してコラムアクセスパルス信号 CPが出力されていれば Hになり、 クロックの立ち上がりに応答して同ノ、リレス信号 C Pが出力されないと Lに変化 する信号である。
このようにして、 コア回路 2 6から読み出しバッファ 28にデータを読み出 すことが出来る。
図 1 4は、 コア回路 2 6中の複数のセンスアンプから同時にデータが読み出 されて、 そのパラレルデータが、 グローバルデータバス （GDB) 及び読み出 しバッファ 2 8を介して変換ュニット 2 9へ転送される様子を示した模式図で ある。 この例では、 4ビッ トのパラレルデータが転送される様子を示している 。
図中 SAO ( 1 N) 乃至 SA3 (4N) は、 1 6個のセンスアンプを示して いる。 1つのサブワード線 SW (図示せず） を選択することにより、 その選択 サブワード線に対応するメモリセルのデ一夕が、 これら 1 6個のセンスアンプ にそれぞれ転送され増幅されている。
この状態で、 コラムデコーダ 25により、 コラム選択線 c 1 0 zを Hにする (残りの c 1 1 z、 c 1 2 z、 c 1 3 zは Lである） 。 すると、 1 6個のセン スアンプのうち、 SAO ( 1 N) 〜SA0 (4N) に対応するコラムゲートが 同時に開き、 SAO ( 1 N) 〜SA0 ( 4 N) で増幅された読み出しデ一夕が パラレルに 4本のグロ一バルデ一夕バス GDB ( 1 N) 乃至 GDB ( 4 N) に 転送される。
ここで注意が必要なのは、 モードレジスタ 3 1に記憶されたバースト長が如 何なる値 （ 1、 2、 4、 · · ·） であっても、 同時に開くコラムゲートは 4つ であり、 4ビッ卜のパラレルデータが出力されるということである。
これら 4ビッ卜のパラレルデータは、 信号 RBに応答して活性化された読み 出しバッファ 28に取り込まれて増幅され、 更に変換ユニッ ト 2 9へ送られる 変換ュニッ ト 29は、 読み出しバッファ 28から供給されたパラレルデータ を、 パラレル 'シリアル変換する。 図 1 5は、 変換ュニット 29の構成を示す構成図である。
図 1 5の変換ュニット 29は、 スィッチ回路 6 0、 レジスタ 3 6 1乃至 3 6 4を含むレジスタ回路 6 1、 N AND回路 3 6 9乃至 372を含むセレクタ回 路 62、 N AND回路 3 65乃至 36 8を含むアドレス組み合わせ回路 6 3、 セレクタ制御ユニット 64、 NOR回路 373及びインバー夕 374を含む夕 ィミング回路 65、 N AND回路 375、 ィンバ一夕 376、 N AND回路 3 77、 NOR回路 378、 及びレベルシフタ 6 6及び 6 7を含む。 レベルシフ 夕 6 6及び 67には、 PMOSトランジスタ 37 9及び NMOSトランジスタ 3 8 0を含む出力バッファ 30 (図 3参照） が接続される。
図 3の制御ュニット 23からのデータイネ一ブル信号 （例えば、 c s p z信 号を所定時間遅延した信号） 力 スィッチ回路 6 0に入力されると、 図 3の読 み出しバッファ 28からのパラレルデータ d 0乃至 d 3が、 レジスタ 3 6 1乃 至 3 64 (レジスタ回路 6 1) に読み込まれる。 レジスタ回路 6 1が保持する パラレルデータ d 0乃至 d 3は、 セレクタ回路 62に供給される。 セレクタ回 路 62においては、 セレクタ制御ユニット 64によって制御されるタイミング で、 ゲートとして動作する N AND回路 3 6 9乃至 372を開くことで、 パラ レルデータ d 0乃至 d 3をシリアルデータに変換して出力する。 出力されるシ リアルデータは、 タイミング回路 6 5が生成するタイミングで、 レベルシフ夕 6 6及び 6 7に供給される。 レベルシフタ 6 6及び 6 7は、 データの電圧レべ ルをシフトして、 電圧シフト後のデータを出力バッファ 30に供給する。 尚、 レベルシフタ回路 6 6及び 67は、 それぞれ例えば図 1 6のように構成 される。 即ち、 互いに交差接続される PMOS 6 6 1及び 6 62と、 NAND 回路 377又は NOR回路 378からの入力を受け、 PMOS 6 6 1に直列接 続される NMOS 6 6 3と、 ィンバ一夕 6 6 5を介して PMOS 6 6 3とは反 転した位相の入力を受け、 PMOS 6 6 2に直列接続される NMOS 6 6 4で 構成される。
このようにして、 読み出しバッファ 28からのパラレルデ一タカ 変換ュニ ット 29においてシリアルデータに変換されて、 出力バッファ 3 0からデータ 信号 DQとして出力される。 なおセレクタ回路 62からシリアルデ一夕が供給 されないタイミングにおいては、 タイミング回路 6 5の出力が LOWとなるの で、 NAND回路 377及び NOR回路 37 8の出力は、 それぞれ H I GH及 び LOWとなる。 従ってシリアルデータが出力されないタイミングにおいては 、 出力バッファ 30の出力は、 浮遊状態 （ハイインピーダンス状態） となる。 図 1 7は、 セレク夕制御ュニット 64の構成を示す構成図である。
図 1 7のセレクタ制御ュニット 64は、 シフトレジス夕 3 8 1乃至 3 84、 セレクタスィツチ回路 38 5、 NAND回路 3 8 6乃至 38 8、 及びィンバー 夕 38 9を含む。 セレクタスィツチ回路 38 5は、 スィッチ s 1乃至 s 8を含 む。
図 3の入力バッファ 1 1から供給される内部クロック信号は、 シフ トレジス 夕 38 1乃至 384に供給される。 シフトレジスタ 38 1乃至 3 84は更に、 図 3の制御ユニット 23から、 図 1 3に示されたタイミングの読み出し信号 r e a d zを受け取る。 4個のシフトレジス夕 38 1乃至 384は、 各々が 1 ビ ッ トのシフトレジス夕であり、 全体で 4ビッ トのシフトレジス夕を構成する。 シフトレジスタ 38 1乃至 384の各々は、 読み出し信号 r e a d zが入力さ れている間、 内部クロック信号に同期して 4周期に 1回 u p/d ownを行う ο
セレクタスィツチ回路 3 8 5は、 バースト長とァドレス組み合わせ回路 6 3 からのコラムアドレス組み合わせ信号とによって、 スィッチ s i乃至 s 8のど れを導通するかを決定する。 コラムアドレス組み合わせ信号は、 パラレルデー 夕 d 0乃至 d 3のうちで、 どのデータを出力するかを決定する。 またバースト 長は、 シリアルに出力されるデ一夕のうちで、 出力しないビッ トにマスクをか けることで、 出力 DQがハイインピーダンスとなるように制御する。 このバー スト長は、 図 3のモードレジスタ 3 1に記憶されているもので、 バ一スト長に は例えば 1、 2、 4、 8がある。
図 1 7に示されるように、 スィッチ s 1乃至 s 8は、 4つのグループ 1 N乃 至 4Nに分けられる。 グループ 1 Nは、 スィッチ s 1乃至 s 4を含む。 グルー プ 2 Nは、 スィッチ s 5及び s 6を含む。 グループ 3 Nは、 スィッチ s 7を含 む。 またグループ 4 Nは、 スィッチ s 8を含む。 それぞれのグループのスイツ チの活性/非活性は、 バ一スト長によって制御される。 例えばバースト長が 1 ( b 1 1 zが選択） である場合には、 グループ 1 Nのみが活性状態にされ、 他 のグループは非活性状態にされる。 バースト長が 2 ( b 1 2 zが選択） である 場合には、 グループ 1 N及び 2 Nが活性状態にされ、 他のグループは非活性状 態にされる。
またコラムァドレス信号 c a a 0 xZ z及び c a a 1 xZ z ( 及び は互 いに反転論理） は、 図 1 5に示されるように、 N AN D回路 3 6 5乃至 3 6 8 によって組み合わされ、 コラムアドレス組み合わせ信号としてセレクタスイツ チ回路 3 8 5に供給される。 コラムァドレス信号 c a a 0 xZ z及び c a a 1 xZ zの組み合わせによって、 パラレルデータ d 0乃至 d 3の何れを選択する かを決定する。
図 1 8 A乃至図 1 8 Cは、 バースト長（ B L ) がそれぞれし 2、 4の場合 にセレクタ回路 6 2及びセレクタスィツチ 3 8 5の選択の仕方を示した図であ る。
バースト長が 1の場合には、 図 1 8 Aに示すごとく、 グループ 1 Nのスイツ チ s 1乃至 s 4が活性状態にあり、 他のグループ 2 N〜 4 Nのスィッチは非活 性である。 バースト長が 1の場合は、 コラムアドレス信号 c a a 0 xZ z及び c a a 1 zの組み合わせにより、 N AN D回路 3 6 9〜 3 7 2の 1つが開 くように、 スィッチ s 1〜s 4のうち何れか 1つが選択される。 例えば c a a 0 x及び c a a 1 xを H I G Hにすることで例えばスィツチ s 1を選択し、 こ れによってデータ d 0を選択することが出来る。 また例えば c a a 0 z及び c a a 1 zを H I G Hにすることで例えばスィツチ s 4を選択して、 これによつ てデータ d 3を選択することが出来る。 このようにバースト長が 1の場合には 、 データ d 0乃至 d 3のうちで何れのデータを出力するかを、 コラムアドレス 信号の組み合わせで決定できる。
バースト長が 2の場合には、 図 1 8 Bに示すごとく、 グループ 1 N及び 2 N が活性状態にあり、 他のグループ 3 N及び 4 Nは非活性である。 バースト長が 2の場合には、 コラムアドレス信号 c a a 1 x/zは無視 （何れも H固定） さ れて、 コラムァドレス信号 c a a 0 xZzにより、 NAND回路 3 6 9と 3 7 0の組か NAND回路 37 1 と 372の組か、 何れか一方の組が開くように、 スィッチが選択される。 例えば c a a 0 Xを H I GHにすることで、 例えばス イッチ s 1及びスィッチ s 5を選択する。 これによつてデータ d 0及び d 1を 、 内部クロックに同期させてシリアルデ一夕として出力できる。 また例えば c a a 0 zを H I GHにすることで、 例えばスィツチ s 3及びスィツチ s 6を選 択する。 これによつてデータ d 2及び d 3を、 内部クロックに同期させてシリ アルデ一夕として出力できる。
バースト長が 4の場合には、 図 1 8 Cに示すごとく、 全グループ 1 N乃至 4 Nが活性状態にある。 この場合には、 コラムアドレス信号に関わらずスィッチ s 1、 s 5、 s 7、 及び s 8が選択される。 これによつてデータ d 0乃至 d 3 を、 内部クロックに同期させてシリアルデ一夕として出力できる。
上述の構成の変換ユニッ ト 2 9を用いることで、 図 3に於て読み出しバッフ ァ 28から供給される並列データを、 シリアルデ一夕に変換して出力バッファ 3 0に供給することが出来る。 又、 並列デ一夕をシリアルデータに変換すると 同時に、 バースト長信号及びコラムアドレス信号の一部を用いて、 必要な数の データを選択することが出来る。
図 1 9は、 図 3のヮードデコーダ 1 8及び 1/4デコーダ 2 1を含むヮード 線選択回路の回路図である。
図 1 9のワード線選択回路は、 メイン 1Z4デコーダ 70、 サブ 1Z4デコ —ダ 8 0、 メインワードデコーダ 9 0、 及びサブワードデコーダ 1 0 0を含む 。 メイン 1 4デコーダ 70とサブ 1Z4デコーダ 8 0力、 図 3の 1Z4デコ —ダ 2 1に対応し、 、 メインワードデコーダ 9 0及びサブワードデコーダ 1 0 0力 \ 図 3のワードデコーダ 1 8に対応している。
メイン 1 Z4デコーダ 70は、 PM〇Sトランジスタ 7 1乃至 73、 NMO Sトランジスタ 74乃至 7 6、 ィンバ一夕 77、 NAND回路 78を含む。 N AND回路 78には、 BLTデコーダ 1 9からブロック選択信号 BSと、 プリ デコーダ 1 6からメイン 1Z4デコーダ選択信号 QSが供給される。 当該プロ ックの当該メイン 1 4デコーダ 70が選択されると、 N AND回路 78は L OWを出力する。 この LOW出力により、 メイン 1Z4デコーダ 70は図 1 9 に示されるように H I GHを出力する。
サブ 1 4デコーダ 80は、 PMOSトランジスタ 8 1乃至 83と、 NMO Sトランジスタ 84乃至 86を含む。 PMOSトランジスタ 8 1と NMOSト ランジス夕 85のゲートには、 メイン 1 Z4デコーダ 70からの出力が入力さ れる。 NMOSトランジスタ 84のゲートには、 コラムブロック選択信号 CS が供給される。 このコラムブロック選択信号 CSは、 選択されたセンスアンプ プロックに対応するサブヮード選択線を選択するための信号である。 コラムブ ロック選択信号 CS及びメイン 1/4デコーダ 70の出力が H I GHになると 、 サブ 1Z4デコーダ 80は、 図 1 9に示されるように H I GH及び LOWを 出力する。
メインワードデコーダ 90は、 PMOSトランジスタ 9 1乃至 93と、 NM OSトランジスタ 94乃至 96と、 ィンバ一夕 97と、 N AND回路 98を含 む。 NAND回路98には、 BLTデコーダ 1 9からのブロック選択信号 B S と、 プリデコーダ 1 6からのメインワードデコーダ選択信号 MWSが供給され る。 当該ブロックの当該メインワードデコーダ 90が選択されると、 NAND 回路 98は LOWを出力する。 この LOW出力により、 メインワードデコーダ 90は図 1 9に示されるようにメインワード線 MWに H I GHを出力する。 サブヮードデコーダ 1 00は、 PMQSトランジスタ 1 0 1と NMOSトラ ンジス夕 1 02及び 1 03を含む。 図 1 9に示されるレベルの出力をメインヮ ードデコーダ 90及びサブ 1 4デコーダ 80から受け取ると、 サブヮ一ドデ コーダ 1 00は、 サブワード選択線信号 SWとして H I GHを出力する。 この H I GHレベルであるサブヮ一ド選択線信号 SWによって、 特定のヮード線が 選択されたことになる。
図 1 9に於て、 サブ 1/4デコーダ 80にコラムブロック選択信号 CSが供 給されるために、 複数のセンスアンププロックから特定のセンスアンププロッ クを選択して、 そのセンスアンプブロックに対してワード線選択によるビッ ト 線へのデータ読み出しを行うことが出来る。
図 20は、 図 3の BLTデコーダ 1 9を含むビット線トランスファー信号発 生回路を示す。
図 20のビット線トランスファ一信号発生回路は、 メイン BLT発生回路 1 1 0とサブ BLT発生回路 1 20を含む。
メイン BLT発生回路 1 1 0は、 PMOSトランジスタ 1 1 1乃至 1 1 3、 NMOSトランジスタ 1 1 4乃至 1 1 6、 ィンバー夕 1 1 7及び 1 1 8、 NA ND回路 1 1 9を含む。 NAND回路 1 1 9には、 図 3のプリデコーダ 1 6力、 らメイン B L T発生回路選択信号 B L T Sが供給される。 当該メイン BLT発 生回路 1 1 0が選択されると、 NAND回路 1 1 9は LOWを出力する。 この LOW出力により、 メイン BLT発生回路 1 1 0は図 20に示されるように H I GHを出力する。 またインバー夕 1 1 8よりブロック選択信号 BSを出力し 、 この信号 BSは、 ワードデコーダ 1 8、 SA生成ユニッ ト 20、 及び 1Z4 デコーダ 2 1に供給される。
サブ BLT発生回路 1 20は、 PMOSトランジスタ 1 2 1乃至 1 24と、 NMOSトランジスタ 1 25乃至 1 28を含む。 PMOSトランジスタ 1 2 1 と NMOSトランジスタ 1 26のゲ一トには、 メイン BLT発生回路 1 1 0力、 らの出力が入力される。 NMOSトランジスタ 1 25のゲートには、 コラムブ ロック選択信号 CSが供給される。 このコラムブロック選択信号 CSは、 選択 されたセンスアンププロックに対応するビッ ト線トランスファーゲートを選択 するための信号である。 コラムブロック選択信号 CSが H I GHになり、 更に メイン BLT発生回路 1 1 0の出力が H I GHになると、 サブ BLT発生回路 1 20の出力であるビット線トランスファー信号 BLTが駆動される。
図 20に於て、 サブ BLT発生回路 1 20にコラムブロック選択信号 CS力 供給されるために、 複数のセンスアンプブロックから特定のセンスアンプブロ ックを選択して、 そのセンスアンプブロックに対してビッ ト線を接続すること が出来る。
図 2 1は、 図 3の SA生成ユニット 20を含むセンスアンプ駆動信号発生回 路を示す。
図 2 1のセンスアンプ駆動信号発生回路は、 メイン S A発生回路 1 30とサ ブ S A発生回路 1 40を含む。
メイン S A発生回路 1 30は、 NAND回路 1 3 1及びインバー夕 1 32を 含む。 NAND回路 1 3 1には、 図 3の BLTデコーダ 1 9からブロック選択 信号 BSと、 図 3のプリデコーダ 1 6からメインセンスアンプラッチ信号 SA が供給される。 当該ブロックが選択されるとメイン S A発生回路 1 30は、 メ インセンスアンプラッチ信号 SA' を出力する
サブ S A発生回路 1 40は、 PMOSトランジスタ 1 4 1乃至 1 43と、 N MOSトランジスタ 1 44乃至 1 4 6を含む。 PMOSトランジスタ 1 4 1と NMOSトランジスタ 1 44のゲー卜には、 メイン SA発生回路 1 30からメ ィンセンスアンプラッチ信号 SA' が入力される。 NMOSトランジスタ 1 4 4のゲートには、 コラムブロック選択信号 CSが供給される。 このコラムプロ ック選択信号 CSは、 センスアンプブロックを選択するための信号である。 コ ラムブロック選択信号 CSが H I GHになると、 メインセンスアンプラッチ信 号 S Aによって、 サブ S A発生回路 1 40の出力であるセンスアンプ駆動信号 SA 1及び SA2が LOW及び H I GHになる。
図 2 1に於て、 サブ S A発生回路 1 40にコラムブロック選択信号 CSが供 給されるために、 複数のセンスアンプブロックから特定のセンスアンプブロッ クを選択して、 そのセンスアンプブロックのセンスアンプを駆動することが可 能になる。
上述のようにセンスアンプ列を複数のセンスアンプブロックに分割し、 選択 されたセンスアンプブロックのセンスアンプに対してのみヮ一ド線選択信号 S I ビッ ト線トランスファー信号 BLT、 センスアンプ駆動信号 S A 1及び S A 2を駆動する。 これによつてこれらの信号の負荷が軽減されて、 信号の切り 替わりを急峻にすることが出来る。 このようにセンスアンプ列を複数のセンスアンプブロックに分割してセンス アンプブロック毎に制御する構成とすれば、 動作の高速化をはかることが出来 る。 しかしながらこの場合、 センスアンプブロック毎に各制御回路が必要にな るために、 チップ面積の増大をまねいてしまう。 そこでビッ ト線トランスファ 一信号発生回路に於て、 一つのサブ BLT発生回路を複数 （2乃至 3程度） の センスアンプブロックにまたがつて配置することが考えられる。
図 22は、 サブ BLT発生回路を複数のセンスアンプブロックに対して設け た配置を示す図である。 図 22に於て、 図 20と同一のメイン BLT発生回路 1 1 0から出力される信号は、 2つのセンスアンプブロック 1 64毎に設けら れたサブ BLT発生回路 1 2 OAに供給される。 ここで CS 1乃至 CS 8は、 図 22に示される 8つのセンスアンプブロック 1 64を夫々選択するコラムブ ロック選択信号で、 図 3のプリデコーダ 24で生成される。 各サブ BLT発生 回路 1 2 OAは更に、 隣り合う 2つのコラムブロック選択信号 CSn及び CS n+ 1 (n :奇数） を受け取る。 コラムブロック選択信号 CSn及び CSn + 1の何れか一つが H I GHになり、 更にメイン BLT発生回路 1 1 0からの信 号が H I GHの場合になると、 サブ BLT発生回路 1 2 OAの出力であるビッ ト線トランスファ一信号 B L Tが駆動される。
図 23は、 サブ BLT発生回路 1 2 OAの回路構成を示す回路図である。 サブ BLT発生回路 1 2 OAは、 PMOSトランジスタ 1 2 1乃至 1 24と 、 NMOSトランジスタ 1 25乃至 1 29を含む。 PMOSトランジスタ 1 2 1と NMOSトランジスタ 1 27のゲー卜には、 メイン BLT発生回路 1 1 0 からの出力が入力される。 NMOSトランジスタ 1 25のゲートにはコラムブ ロック選択信号 CSnが供給され、 NMOSトランジスタ 1 2 6のゲー卜には コラムプロック選択信号 C Sn+ 1が供給される。 コラムプロック選択信号 C 311及び〇311+ 1が H I GHになり、 更にメイン B LT発生回路 1 1 0の出 力が H I GHになると、 サブ BLT発生回路 1 2 OAの出力であるビッ ト線ト ランスファ一信号 B LTが駆動される。
このように制御回路 （サブ BLT発生回路 1 2 OA) を複数 （図 22及び図 2 3の例では 2つ） のセンスアンプブロック毎に設けることで、 回路面積の増 大を抑さえることが出来る。 同様にビッ ト線をリセッ 卜する制御回路も複数の センスァンプブ口ック毎に設けることが可能である。
図 2 4は、 本発明による D R AM 1 0のチップ構成を示す図である。 図 2 4 に示されるように、 本発明による D R AM 1 0は、 例えば、 8つのセルアレイ ブロック （バンク） 1 5 0— 1乃至 1 5 0— 8を含む。
図 2 5は、 図 2 4のセルアレイブロックの構成を示す図である。 図 2 5は、 図 2 4の 8つのセルアレイブロック （バンク） 1 5 0— 1乃至 1 5 0— 8のう ちの任意の 3であるセルアレイブロック 1 5 0を示す。
セルアレイブロック 1 5 0は、 図 1 9のメインワードデコーダ 9 0に対応す るメインヮ一ドデコーダ領域 1 6 0と、 m— sクロス領域 1 6 1 と、 8つのサ ブブロック 1 6 2を含む。 各サブプロック 1 6 2は、 図 1 9のサブヮードデコ ーダ 1 0 0に対応するサブヮ一ドデコーダ領域 1 6 3、 図 1のセンスアンプ 5 2 0に対応する複数のセンスアンプを含むセンスアンププロック 1 6 4、 s - sクロス領域 1 6 5、 及びメモリセル、 サブヮ一ド選択線、 ビッ ト線等を含む メモリセル領域 1 6 6を含む。
m— sクロス領域 1 6 1は、 図 1 9のメイン 1 4デコーダ 7 0と、 図 2 0 のメイン B L T発生回路 1 1 0と、 図 2 1のメイン S A発生回路 1 3 0を含む 。 s— sクロス領域 1 6 5は、 図 1 9のサブ 1 Z 4デコーダ 8 0と、 図 2 0の サブ B L T発生回路 1 2 0と、 図 2 1のサブ S A発生回路 1 4 0を含む。 尚、 図 1に示すごとく、 センスアンプ駆動信号 S A 1、 S A 2に対応して動 作し、 センスアンプ 5 2 0を活性化するための P M O Sトランジスタ 5 1 3及 び NM O Sトランジスタ 5 1 2からなるセンスアンプ駆動トランジスタを、 各 センスアンプブロック 1 6 4内の複数のセンスアンプに対して共通に一対設け 、 この共通のセンスアンプ駆動トランジスタを s— sクロス領域 1 6 5に設け ることも出来る。
一方、 各センスアンプブロック内の複数のセンスアンプを駆動するための負 荷が非常に大きい場合、 共通のセンスアンプ駆動用トランジスタのサイズが大 きくなつてしまい、 s— sクロス領域 1 6 5に他の回路が入りきれない場合が ある。 そのような場合は、 個々のセンスアンプ 1つ 1つに対してセンスアンプ 駆動トランジスタを設けるようにして、 該駆動トランジスタをセンスアンプブ ロック 1 6 4内にレイァゥ卜すれば良い。
上述のようなレイアウトによって、 センスアンプ列を複数のセンスアンプブ ロック 1 6 4に分割し、 選択されたセンスアンプブロック 1 6 4のセンスアン プに対してのみワード線選択信号 SW、 ビッ ト線トランスファー信号 B L T、 センスアンプ駆動信号 S A 1及び S A 2を駆動する構成を実現できる。 これに よってこれらの信号の負荷を軽減して、 信号の切り替わりを急峻にすることが 出来る。
図 2 6は、 ダイレクトセンスアンプ方式によるデータ読み出し/データ書き 込みを説明する図である。
図 1に於ては、 データ読み出し データ書き込みに於て、 NMO Sトランジ ス夕 5 1 0及び 5 1 iをコラムゲートとして用いたトランスファ一コラムゲー ト方式を採用している。 図 1のようなトランスファーコラムゲート方式に於て は、 ビッ ト線 B L及び Z B Lのデータをデ一夕バス D B及び/ D Bに読みだす 際に、 デ一夕バス D B及び ZD Bの負荷でビット線 B L及び ZB Lの電圧レべ ルが変動してしまう。 この電圧レベルが変動した状態でヮード線選択信号 S W を L OWにして、 セルゲ一トである NMO Sトランジスタ 5 0 2を閉じてしま うと、 変動した電圧レベルでメモリセル 5 0 1のデータが変化してしまう可能 性がある。 従って、 ビッ ト線 B L及び Z B Lの電圧レベルが安定状態にまで戻 るのを待ってから、 ヮード線選択信号 SWを L OWにする必要がある。
従ってトランスファーコラムゲ一ト方式を採用した場合には、 ビッ ト線 B L 及び/ B Lの電圧レベルが安定状態に戻つてからプリチヤ一ジを実行する必要 があり、 本発明による自己プリチャージのタイミングをそれ程早くすることが 出来ない。 そこで図 1に示されるようなダイレクトセンスアンプ方式を用いれ ば、 自己プリチャージのタイミングを早めて、 動作速度を更に向上させること が可能である。 図 26のダイレクトセンスアンプ方式に於ては、 図 1のコラムゲート 5 1 0 及び 5 1 1の代わりに、 データ読み出し回路 200及びデータ書き込み回路 2 1 0が用いられる。 データ読み出し回路 200は NMOSトランジスタ 20 1 乃至 204を含み、 データ書き込み回路 2 1 0は NMOSトランジスタ 2 1 1 乃至 2 1 4を含む。
データ読み出し時には、 ビッ ト線 BL及び ZBLにデータが読み出されてデ 一夕が安定した後に、 コラム線選択信号 CLが H I GHになり、 データ読み出 し回路 200の NMOSトランジスタ 203及び 204が導通される。 この時 、 ビット線 BL及び ZBLのデータに応じて、 データ読み出し回路 200の N M〇Sトランジスタ 20 1及び 202がオン或いはオフされるので、 データが データバス D B及び ZD Bに現われることになる。 なおデータ読み出し時には 、 ライトブロック選択信号 WBは LOWになっており、 データ書き込み回路 2 1 0の NMOSトランジスタ 2 1 1及び 2 1 4はオフとなっている。
データ書き込み時には、 ライトブロック選択信号 WBを H I GHにして、 デ —夕書き込み回路 2 1 0の NMOSトランジスタ 2 1 1及び 2 1 4を導通させ る。 次にデータバス DB及び ZD Bに書き込みデータが到達し、 更にコラム線 選択信号 CLが H I GHになり、 データ書き込み回路 2 1 0の NMOWトラン ジス夕 21 2及び 2 1 3が導通される。 これにより、 データバス DB及び/ D Bのデータがビッ ト線 BL及び ZBLに書き込まれる。 なおこの時、 データ読 み出し回路 200の NMOSトランジスタ 203及び 204が導通されるが、 書き込み信号の駆動能力の方が勝るので、 問題なくデータ書き込みを行うこと が出来る。
このようにダイレクトセンスアンプ方式に於ては、 データ読み出しの際に、 ビット線 B L及び ZB Lは直接にデータバス D B及び ZD Bに接続されるので はなく、 ビッ ト線 BL及び/ BLの電圧レベルで NMOSトランジスタ 20 1 及び 202を駆動することで、 データバス DB及びノ DBにデータを転送する 。 従って、 デ一夕バス DB及びノ DBの負荷によってビット線 BL及び/ BL の電圧レベルが変動することがない。 図 27 A及び 27 Bは、 ワード線選択信号 SW、 コラム線選択信号 CL、 及 びビット線 BL及び ZBLの信号のタイミングを、 トランスファ一コラムゲ一 ト方式の場合とダイレクトセンスアンプ方式の場合に関して示すタイミングチ ヤートである。
図 27Aは、 トランスファーコラムゲート方式の場合を示し、 コラム線選択 信号 CLが H I GHになると、 ビット線 BL及び/ BLの電圧レベルが変動す る。 この電圧変動がなくなるまで待って、 ワード線選択信号 SWをリセットす る。 これに対して図 27 Bに示すダイレクトセンスアンプ方式の場合には、 コ ラム線選択信号 CLが H I GHになりデ一夕を読み出しても、 ビッ ト線 BL及 び BLの電圧レベルは変動しない。 従って、 ビット線 BL及び ZBLのデー 夕を読み出した直後に、 自己プリチャージによりヮード線選択信号 S Wをリセ ッ 卜して、 ビット線 BL及び ZBLをプリチャージすることが可能になる。 このようにダイレクトセンスアンプ方式を用いれば、 本発明による自己プリ チャージのタイミングを早めて、 デ一夕読み出し速度を更に向上させることが ui未 。
図 28 A及び 28Bは、 クロック周波数を低くしたときに生じる問題点につ いて説明する図である。
コラム線選択信号 CLは、 読み出しコマンド RDと同時に入力されるコラム ァドレスを読み込んで、 所定時間後に指定されたコラム線が選択されることで H I GHになる。 即ち、 コラム線選択信号 CLが立ち上がるタイミングは、 読 み出しコマンド RDの入力タイミングから所定時間が経過した後である。 従つ て図 4に示されるように、 アクティベーションコマンド ACTを入力して次の サイクルで読み出しコマンド RDが入力される構成では、 コラム線選択信号 C Lが立ち上がるタイミングは、 アクティベーションコマンド ACTが入力され るタイミングではなく、 読み出しコマンド R Dが入力されるタイミングで決定 される。
このような構成では、 クロック信号の周波数が低くなつた場合に、 ァクティ ベーシヨンコマンド ACT入力からデータ出力までの時間 t RAC力 長くな つてしまうという問題がある。
図 28 Aは、 例えばクロックサイクルが 5n sの場合の動作を示すタイミン グチャートである。 図に示されるように、 読み出しコマンド RDが入力されて から 12.5n s後にコラム線選択信号 CLが H I GHになる。 1クロックは 5n sであるので、 アクティベーションコマンド ACTが入力されてからコラム線 選択信号 CLが H I GHになるまでの時間間隔は、 17.5nsである。 コラム線 選択信号 CLが H I GHになってからデータ出力までに 12.5n sかかるとする と、 アクティベーションコマンド ACT入力からデ一夕出力までの時間 t RA Cは、 30n sになる。
図 28Βは、 例えばクロックサイクルが 10 η sの場合の動作を示すタイミン グチャートである。 図に示されるように、 読み出しコマンド RDが入力されて から 12.5n s後にコラム線選択信号 CLが H I GHになる。 1クロックは 10η sであるので、 アクティベーションコマンド ACTが入力されてからコラム線 選択信号 CLが H I GHになるまでの時間間隔は、 22.5nsである。 コラム線 選択信号 CLが H I GHになってからデータ出力までに 17.5n sかかるとする と、 アクティベーションコマンド ACT入力からデ一夕出力までの時間 t RA
Cは、 40n sになる。
このように、 アクティベーションコマンド ACTを入力して次のサイクルで 読み出しコマン ド RDを入力する構成では、 コラム線選択信号 CLが立ち上が るタイミングは、 アクティベーションコマンド ACT入力後の読み出しコマン ド R D入力のタイミ ングで決定されるので、 クロック信号の周波数が低くなつ た場合に、 アクティベーションコマンド ACT入力からデータ出力までの時間 t RACが長くなつてしまう。
これを解決するためには、 アクティベーションコマンド ACTと読み出しコ マンド RDとを同時に入力する構成とすればよい。
図 29は、 アクティベーションコマンド ACTと読み出しコマンド RDとを 同時に入力した場合のタイミングチャートである。
図 29は、 クロックサイクルが 10n sの場合の動作を示し、 読み出しコマン ド RDが入力されてから 17.5n s後にコラム線選択信号 C Lが H I GHになる 。 アクティベーションコマンド ACTと読み出しコマンド RDとは同時入力で あるので、 アクティベーションコマンド ACTが入力されてからコラム線選択 信号 CLが H I GHになるまでの時間間隔もまた 17.5n sである。 コラム線選 択信号 CLが H I GHになってからデータ出力までに 12.5n sかかるとすると 、 アクティベーションコマンド ACT入力からデ一夕出力までの時間 t R AC は 30n sになり、 クロックサイクルが 5n sの場合と同一の t R ACとなる。 このようにアクティベーションコマンド ACTと読み出しコマンド RDとを 同時に入力する構成とすれば、 クロック周波数の如何に関わらず、 常に同一の t RACを保証することが出来る。 なお、 アクティベーションコマンド ACT と読み出しコマンド RDとを同時に入力することは、 それらのコマンドと、 更 にローァドレス及びコラムァドレスを同時に入力することを意味する。 この動 作を実行するためには、 口一ァドレス及びコラムァドレス用のァドレス入力ピ ンを設けておけばよく、 ローァドレス入力ピンへの入力ァドレスはローァドレ ス制御系へ、 コラムアドレス入力ピンへの入力アドレスはコラムアドレス制御 系へ供給するだけでよい。
以上の説明では、 アクティベーションコマンド ACTと読み出しコマンド R Dを別々のコマンドとして説明し、 その 2つのコマンドを同時に入力するよう に説明しているが、 ACT + RDと等価のコマンドを定義しておけば、 その 1 つのコマンドを外部 CLKの立ち上がりに同期して入力しても良い。
図 30は、 本発明による DRAMの別の構成例を示す。 図 30は、 上述のよ うに、 アクティベーションコマンド ACTと読み出しコマンド RDとを同時に 入力する場合の構成を示す。 図 30において、 図 3と同一の構成要素は同一の 番号で参照され、 その説明は省略する。
図 30の DRAM 1 0 Aは、 コントロール信号、 口一アドレス信号、 及びコ ラムアドレス信号を受け取る別々の入力バッファ 1 1 Aと、 コマンドデコーダ 1 2 Aを含む。 各入力バッファ 1 1 Aは、 クロック信号を受け取る入力バッフ ァ 1 1から供給される内部クロック信号に同期して、 それぞれの信号を取り込 む通常のバッファである。 入力された口一アドレスは、 ローアドレス系のプリ デコーダ 1 6に供給され、 入力されたコラムアドレスは、 コラムアドレス系の プリデコーダ 2 4に供給される。 このように、 口一アドレス及びコラムァドレ ス用のァドレス入力バッファを別々に設けて、 ローァドレスはローァドレス制 御系へ、 コラムアドレスはコラムァドレス制御系へ供給すれば、 ローアドレス 及びコラムアドレスの同時入力を実現することが出来る。
なおコマンドデコーダ 1 2 Aは、 図 3のバケツ トコマンドデコーダ 1 2と異 なり、 バケツ トコマンドをロードレス系及びコラムアドレス系に分配する必要 はない。 従って、 図 3 0のコマンドデコーダ 1 2 Aは、 通常のコマンドデコ一 ダでよい。 なおアクティベーションコマンド A C Tと読み出しコマンド R Dと を同時に入力するためには、 口一系制御動作開始とコラム系制御動作開始とを 同時に指定するコマンドを、 コントロール信号の組み合わせとして用意してお けばよい。
従って、 他の部分に関しては特に制御系の設計等を変更することなく、 図 3 と同様の構成で、 アクティベーションコマンド A C T及び読み出しコマンド R Dを同時に入力する構成を実現できる。
図 3 1は、 変換ュニット 2 9のほかの実施例を示す構成図である。
図 1 5及び図 1 Ίに図示された変換ュニット 2 9の実施例との主な差異は、 図 1 5のセレクタ制御ュニッ卜と同様の機能を有する回路として後述するデー 夕バススィッチ 4 4 0を設けた点と、 パラレルシリアル変換を 4ビット→2ビ ッ ト→ 1 ビットの 2段階で行うように構成した点である。
即ち、 図 3 1の変換ュニット 2 9は、 読み出しバッファ 2 8からの 4ビッ ト のパラレルデータを受け、 バースト長信号及びコラムァドレスの一部の情報に 基づいて入力側のバス線と出力側のバス線との間の接続経路を変えるデータバ ススィツチ 4 4 0と、 該デ一夕バススィツチ 4 4 0の出力側に順次接続された 第 1のレジスタ 4 5 0及び第 2のレジスタ 4 6 0と、 該第 2のレジス夕 4 6 0 から出力される 4ビット構成のパラレルデータを 2ビット構成のパラレルデー 夕に変換する 4ビット→2ビット変換回路 4 7 0と、 該 4ビッ ト→ 2ビッ ト変 換回路 470の出力側に設けられ前記 2ビッ ト搆成のパラレルデータを 1ビッ トシリアルデータに変換するためのデータ出力タイミングスィッチ 480及び ラッチ &レベルシフタ回路 430から構成されている。
次に、 各構成要素のより詳細な構成及び動作を説明する。
デ一夕バススィッチ 440は、 4本のデ一夕バス線 d 0、 d l、 d2、 d 3 にそれぞれ対応して設けられたスィッチ swl n、 sw2n、 sw3nと、 デ 一夕バス d 1と d 3を接続するための sw24と、 d 0と d 3を接続するため のスィッチ swl 4と、 d 0と d 2を接続するためのスィッチ s w 13と、 d 0と d 1を接続するためのスィツチ s w 12で構成されている。 これらのスィ ツチは、 バースト長信号 BL及びコラムアドレス信号の一部 c a a 0 z、 c a 1 zに対応してそのオン/オフが制御される。
図 32は、 バースト長 BLがそれぞれし 2、 4の場合の各スィッチの状態 を示す表である。 まず、 バースト長 BLが 4の場合、 データバス線 d0— d 3 の各データはそのままデータバス線 d 0' - d 3" へ伝えられる。 すなわちこ の場合、 コラムァドレス信号 c a a 0 z、 c a a 1 zの値にかからわず、 スィ ツチ swl n、 s w2 n s w 3 nはオン （c 1 o s e)、 スィツチ s w24 、 swl 4、 swl 3、 s w 12はオフ （open)である。
次いで、 バースト長 B Lが 2の場合、 データバス線 dO' 及び d l' に伝え られたデータが外部に出力されるように構成されている。 したがってこの場合 、 データバス線 d0、 d 1のデータの組をデータバス線 d 0' 、 d l' に伝え る力、、 データバス線 d 2、 d 3のデータの組をデ一夕バス線 d 0' 、 d l' に 伝える。 何れのデータの組を伝えるかは、 コラムァドレス信号 c a a 0 zの論 理値により決定される。 すなわち、 データバス線 d 0、 d 1のデ一夕の組をデ —夕バス線 d 0' 、 d l' に伝える場合はコラムアドレス信号 c a a 0 zを L レベルにする。 すると、 スィッチ swl n、 sw2n、 s w3 nはオン （c 1 o s e)、 スィツチ sw24、 swl 4、 swl 3、 swl 2はオフ （ope n) になる。 一方、 データバス線 d 2、 d 3のデータの組をデータバス線 d 0 ' 、 d l' に伝える場合はコラムアドレス信号 c a a 0 zを Hレベルにする。 すると、 スィッチ sw3 n、 sw24、 swl 3はオン （c l o s e) 、 スィ ツチ swl n、 sw2n、 swl 4 n、 s w 1 2はオフ （op en) になる。 これによりデータバス線 d 2のデ一夕はスィツチ s w 1 3を介してデータバス 線 d O' へ伝えられ、 d 3のデータはスィッチ sw24を介して d 1へ伝えら れる。 尚、 バースト長 BLが 2の場合、 もう 1ビットのコラムアドレス信号 c a a 1 zの論理値は、 スィッチの選択には使用しない。
一方、 バースト長 BLが 1の場合、 データバス線 d 0、 d l、 d 2、 d 3の データのうちいずれか 1ビッ トが選択され、 選択されたデータビッ 卜がデータ バス線 d O' に伝えられ、 このデータが外部に出力される。 このデータの選択 は、 コラムァドレス信号 c a a 0 z及び c a a 1 zの論理値の組み合わせに基 づいて行われる。 すなわち、 データバス線 d 0のデータを選択する場合は、 c a a 0 z及び c a a 1 zを共に Lレベルとする。 すると、 スィッチ s w 1 n、 s w2 n、 s w 3 nはオン （c 1 o s e) 、 スィツチ sw24、 swl 4、 s w 1 3、 s w 1 2はオフ （op e n) なる。 この場合データバス線 d 0のデー 夕がデータバス線 d O' に伝えられる。 またデータバス線 d 1のデ一夕を選択 する場合は、 08302を!1レべル、 c a a 1 zを Lレベルにする。 すると、 スィツチ sw2n、 sw3 n、 s w 1 2がオン （c l o s e) 、 スィッチ sw 1 n、 s w24、 s w 1 3はオフ （op en) となる。 この場合、 データバス 線 d 1のデ一夕がスィツチ s w 1 2を介してデータバス線 d 0 ' へ伝えられる 。 さらに、 デ一夕バス線 d 2、 d 3のデータをそれぞれ選択する場合も、 図 3 2の論理表に基づいて各スィツチがオンノオフする。
データバススィッチ 440から出力されるパラレルデ一夕 d 0' - d 3' は 、 第 1のレジスタ 450に伝えられ、 さらに第 2のレジスタ 4 60に伝えられ る。 第 1のレジスタ 450は、 4つのディレイドフリップフロップ DFF 4 0 1— 404で構成され、 各 DFFのデータ取り込みタイミングは第 1の制御 信号 p 00 zで制御される。 第 2のレジスタ 460も同様に、 4つのディレイ ドフリップフロップ DFF 405 - 408で構成され、 各 DFFのデータ取り 込みタイミング及びラツチタイミングは第 2の制御信号 p 01 zで制御される 図 33は、 第 1及び第 2のレジスタ 4 5 0、 4 6 0の動作夕ィミングを示し ている。 図中、 d [0、 2] はデータバス線 d O' 及び d 2' 上のデータ、 d [1、 3] はデータバス線 d l ' 及び d 3' 上のデータに対応している。
図 3 3中の、 時刻 t 1において、 データバス線 d O' - d 3* にパラレルデ —夕が現れる。 次いで、 時刻 t 2において、 第 1の制御信号 ρ 00 zが Hから Lに変化すると、 第 1のレジスタ 45 0を構成する 4つのディレイドフリップ フロップ 4 0 1— 4 04はデータバス線 d 0' - d 3' のデータをそれぞれラ ツチする。 次いで、 時刻 t 3において、 第 2の制御信号が Lから Hに変化する と、 第 2のレジスタ 4 6 0を構成する 4つのディレイドフリップフロップ 4 0 5 - 4 0 8はそれぞれ対応するディレイドフリップフロップ 4 0 1— 4 04に ラッチされているデータを取り込む。 そして、 時刻 t 4になり、 第 2の制御信 号が Hから Lに変化すると、 4つのディレイドフリップフロップ 4 0 5— 4 0 8は取り込んだデータをラッチする。 その後、 第 1の制御信号が Lから Hに変 化すると、 4つのディレイドフリップフロップ 40 1— 40 4は再びデータバ ス線 d O' -d 3' のデータを受け入れる伏態となる。 以上の動作により、 デ 一夕バス線 d O' - d 3' のパラレルデータは、 第 1のレジスタ 4 5 0及び第 2のレジスタ 4 6 0に順次転送される。
第 2のレジスタ 4 60にラツチされたデ一夕は、 次いで 4ビッ ト→2ビッ ト 変換回路 470に伝達される。 ここで、 4ビットパラレルデータが 2ビッ トパ ラレルデータに変換される。 この 4ビッ ト→2ビッ ト変換回路 4 70は、 ディ レイドフリップフロップ DFF 4 0 9— 4 1 1 と出力バッファ回路 4 2 0 - 4 23で構成されている。 また、 この 4ビッ ト→2ビッ ト変換回路 4 70には、 4つの制御クロック信号 p s c l k 0 z-p s c l k 3 zが供給されており、 これらの制御クロック力 \ 出力バッファ回路 420— 423の出力タイミング 及びディレイドフリップフロップ DF F 4 0 9— 4 1 1のデータラッチタイミ ングを制御している。 また、 出力バッファ回路 4 20の出力線と 4 22の出力 線が共通にノード d d 0に接続されている。 これはワイヤード OR接続となつ ている。 そして、 出力バッファ回路 4 20からデータを出力する時、 出力バッ ファ回路 422の出力端はハイインピーダンス状態になっており、 逆に、 出力 ノ<ッファ回路 4 22からデータを出力する時、 出力バッファ回路 4 20の出力 端はハイインピーダンス状態になってる。 次いで、 4ビット→2ビット変換回 路 4 70から 2ビットのデータが、 ノード d d 0、 d d 1に出力され、 それら はデータ出力タイミングスィツチ 4 8 0に伝えられる。 デ一夕出力タイミング スィッチ 4 8 0は 2つのスィッチ s wd d 0、 swd d 1で構成され、 それぞ れ出力制御クロック信号 0 u t p 0 z及び 0 u t p 1 zによりオン Zオフが制 御される。 このデータ出力タイミングスィッチ 4 8 0は、 まず一方のスィッチ swd d 0を閉じる （o n) ことによりノード d d 0に現れたデータビッ トを 次段のラッチ &レベルシフタ回路 4 3 0へ伝え、 次いで他方のスィッチ s wd d 1を閉じることによりノード d d 1に現れたデータをラッチ &レベルシフ夕 回路 4 30に伝える。 このような動作により、 デ一夕出力タイミングスィッチ 4 8 0はノード d d 0、 d d 1に現れた 2ビットのデ一夕を 1 ビッ トずつシ一 ケンシャルに次段のラッチ &レベルシフタ回路 4 30へ伝える。 ラッチ &レべ ルシフタ回路 4 30では、 入力データをラッチするとともに、 入力データのレ ベルを変換して、 図 3の出力バッファ 30へ伝える。
図 34は、 バースト長 BLが 4の時の 4ビット→2ビット変換回路 4 70か らラツチ &レベルシフタ回路 4 30にかけての動作タイミングを示している。 以下図 34をもちいて、 これらの回路の動作についてより詳細に説明する。 まず初期状態として、 第 2のレジスタ 4 6 0を構成する 4つの DFF 4 0 5 一 4 0 8に読み出しデータがラッチされている。
そして、 4ビット→ 2ビット変換回路 4 7 0の動作を制御する 4つの制御ク 口ック信号 p s c l k O z— p s c l k 3 zは、 図 34に示すように、 p s c 1 k 1 z→p s c 1 k 2 z→p s c 1 k 3 z→p s c 1 k 0 zの順番で順次 H のパルスを出力する。 まず p s c 1 k 1 zが Hになると、 出力バッファ回路 4 20がそれに応答してノード d d 0へ DFF 4 05から受け取ったデータを出 力する、 と同時に、 DFF 4 0 9が DFF 4 0 6から出力されるデータをラッ チする。 次いで、 p s c 1 k 2が Hになると、 出力バッファ回路 42 1がそれ に応答してノード dd 1へ DFF 409から受け取ったデータを出力する、 と 同時に、 DFF 4 1 0が DFF 407から出力されるデータをラツチする。 こ のような動作が繰り返されて、 ノード d d 0及び d d 1には、 図 34のノード d d 0及び d d 1における波形からわかるように、 4ビッ ト— 2ビット変換回 路 470から交互に新たな読み出しデ一夕が出力される。
尚、 4ビット→ 2ビット変換回路 470中の D F F 409— 4 1 1は、 4ビ ット→2ビット変換回路 470が変換動作中に、 次の読み出しデータの組を第 2のレジスタ 460にラッチできるようにして、 データ出力端子 DQからデ一 夕を隙間なく出力することを可能にするために設けられている。
データ出力タイミングスィッチ 480の動作を制御する 2つの出力制御クロ ック信号 0 u t p 0 z及び 0 u t p 1 zも、 図 34に示すようなタイミングで 、 交互に Hパルスを出力する。 そして、 ノード d d 0に新たなデ一夕が現れる と、 所定の時間後に 0 u t p 0 zが Hになりスィッチ s w d d 0がォンするこ とにより、 ノード d d 0のデータがラッチ &レベルシフ夕回路 430に転送さ れる。 次いで、 ノード d d 1に新たなデータが現れると、 所定の時間後に ou t p 1 zが Hになりスィツチ s wd d 1がオンすることにより、 ノード d d 1 のデータがラッチ &レベルシフタ回路 430に転送される。 このような動作を 繰り返すことにより、 ノード d d 0及び d d 1のデータが交互にシ一ゲンシャ ルにラッチ &レベルシフ夕回路 430に送られ、 2ビッ ト— 1 ビット変換を行 なうことができる。
尚、 以上の動作説明は、 バースト長 BLが 4の場合である。 図 35A及び図 3 5 Bの表は、 バースト長がし 2、 4の場合の、 4つの制御クロック信号 P s c l k 0 z-p s c l k 3 z及び 2つの出力制御クロック信号 o u t p 0 z 、 o u t p 1 zの動作状況を示している。
バースト長 BLが 4の場合は、 前述したように、 4つの制御クロック信号 P s c l k 0 z-p s c l k 3 z及び 2つの出力制御クロック信号 o u t p 0 z 、 o u t p 1 zの全てがクロッキング動作を行い、 第 2のレジスタ 460の 4 つの DFF 4 0 5 - 4 0 8から出力される 4ビッ トのパラレルデータをシリア ルデータに変換する。
一方、 バースト長 BLが 2の場合は、 4つの制御クロック信号のうち 2つの 制御クロック信号 P s c 1 k 1 z及び p s c 1 k 2 zと 2つの出力制御クロッ ク信号 0 u t ρ 0 z及び o u t p 1 zがクロッキング動作を行なう。 バースト 長 BLが 2の場合は、 前述したように、 ノード d 0' 及び d l ' だけに読み出 しデータが送られ、 ノード d 2' 及び d 3' には読み出しデータは送られない
。 したがって、 ノード d O' 及び d l' に現れる読み出しデータを外部に出力 するために必要な上記制御クロック信号及び出力制御クロック信号だけがクロ ッキング動作を行なう。
また、 バースト長 BLが 1の場合は、 4つの制御クロック信号のうち 1つの 制御クロック信号 p s c 1 k 1 zと、 2つの出力制御クロック信号のうち一方
0 u t p 0 zだけがクロッキング動作を行なう。 バースト長 BL力 1の場合は
、 前述したように、 ノード d O' だけに読み出しデータが送られ、 ノード d l ' -d 3' には読み出しデータは送られない。 したがって、 ノード d O' に現 れる読み出しデータを外部に出力するために必要な上記制御クロック信号及び 出力制御クロック信号だけがクロツキング動作を行なう。
上記実施例では、 第 2のレジスタ 4 6 0から出力される 4ビッ トデータをま ず 4ビット→ 2ビット変換回路 4 70により 2ビッ トデータに変換し、 次いで 2ビットデータをデータ出力タイミングスィツチ 4 8 0及びラツチ &レベルシ フタ 430により 1 ビッ 卜に変換している。 すなわち、 パラレル Zシリアル変 換を 2段階に分けて行なっている。
一方、 上記実施例のうち 4ビット→ 2ビッ ト変換回路 4 70中の 4つの出力 ノくッファ回路 4 20〜42 3の出力を共通にワイヤード OR接続とし、 データ 出力タイミングスィッチ 4 8 0をスィッチ 1個で構成しても良い。 この場合、 データ出力タイミングスィツチ 4 8 0を構成するスィツチは 1個となり、 構成 が簡単になる。
他方、 高速動作のためにクロック信号の周波数が高くなると、 その高い周波 数に対応して、 1個のスィッチ swd dに対する 1つの出力制御クロック信号 ou t p#zを生成するのが困難となる。 このような場合は、 図 3 1のように データ出力タイミングスィツチ 480を 2つのスィツチで構成し、 それらのス ィツチを前述の 1つの出力制御クロック信号の約半分の周波数を有する 2つの 出力制御クロック信号 0 u t p O z、 ou t p l zで制御するように構成すれ ば良レ、。
図 36 Aは、 図 3 1中のディレイドフリップフロップ DDFの一構成例であ る。 また図 36 Bは、 図 36 Aの動作を示すタイミングチヤ一トである。
このディレイドフリップフロップ DFFは、 PMOS 50 K NMOS 50 2からなるトランスファ一ゲ一ト 509と、 ィンバ一夕 507及び 508と、 PM0S 503, 504、 及び NMOS 505、 50 6からなるクロックドィ ンバ一夕 5 1 0で構成されている。
図 3 1中の制御信号 p o 0 z、 po l z、 p s c l k 0 z-p s c l k 3 z に対応するクロック信号 c 1 k zが Hの時、 トランスファゲ一ト 509がオン することにより、 入力データ i nが DFFに取り込まれ、 一方この時クロック ドインバー夕 5 1 0はオフ状態である。 次いでクロック信号 c 1！^ が にな ると、 トランスファゲート 509はオフ状態となり、 入力データ i nは DFF から切り離される。 これと同時に、 クロックドインバ一夕 5 1 0は活性化状態 となり、 ィンバ一夕 508とクロックドィンバー夕 5 1 0でラツチ回路を構成 し、 クロック信号 c 1 k zが Lになった時点で DFFが取り込んでいたデータ をラツチする。
図 37 Aは、 図 3 1中の出力バッファ 420— 423の一構成例である。 ま た図 37 Bは、 図 37 Aの動作を示すタイミングチヤ一トである。
この出力バッファ回路は、 インバー夕 5 1 1及び 5 1 2、 NAND回路 5 1 5、 NOR回路 5 1 6、 PMOS 5 1 7及び NMOS 5 1 8からなるバッファ 回路 5 1 9、 インバー夕 5 1 3及び 5 1 4からなるラッチ回路 520を含む。 図 3 1中の制御信号 p s c l k 0 z-p s c l k 3 zに対応するクロック信 号 c 1 kzが Hになると、 N AND回路 5 1 5及び NOR回路 5 1 6はインバ —夕として機能するので、 入力データと同相の出力データが出力ノード ou t に現われ、 この出力データがラッチ回路 5 20に保持される。 一方、 クロック 信号 c 1 k zが Lになると、 PMOS 5 1 7及び NMOS 5 1 8は共にオフ状 態となり、 出力ノードはハイインピーダンス状態になる。
図 38は、 図 3 1中のラッチ &レベルシフタ回路 4 0 3の一構成例を示して いる。 但し PM〇S 54 7及び NMOS 54 8からなる部分 5 25は、 出力ト ランジスタ部であり、 図 3の 3 0に対応するものである。
このラツチ &レベルシフタ回路 40 3は、 PMOS 5 3 1、 5 32、 NMO
S 533、 5 34、 ィンバ一夕 5 4 3、 544からなるラッチ付きのレベルシ フ ト回路 5 2 1 と、 これと同様の構成を有するレベルシフト回路 5 22と、 P
MOS 5 35 , NMOS 5 3 6からなるインバー夕 5 23と、 PMOS 54 1
、 NMOS 54 2からなるインバ一夕 524を含む。 尚、 図中 V c c q及び V s s qは、 内部回路の電源線 V i i、 V s sとは独立の電源線であり、 Vc c qには、 例えば V i iとは異なる電位が供給されている。
PMOS 5 33及び 5 3 9のゲートには、 データ出力タイミングスィツチ 4 8 0の出力線 d d 0' 及び d d 1 ' (図 3 1参照） がそれぞれ共通に接続され ている。 例えば、 出力線 d d O' からデータが供給されている時、 出力線 d d 0' のデータが Hであれば、 データ出力端子 DQに Hのデータ出力され、 出力 線 d d O' のデータが Lであれば、 データ出力端子 DQに Lのデータ出力され る。
他の変形例として、 レベルシフト回路 522及びインバータ 5 24を省略し 、 その代りに、 インバー夕 5 23の出力を PMOS 54 7と NMOS 54 8の ゲートに共通に接続するように構成しても良い。 但し、 データ出力端子 DQを ハイインピーダンス状態に制御する必要がある場合には、 図 3 8のような構成 の方が適している。
また NMOS 5 3 9のゲートを出力線 d d 0' 及び d d l ' に接続すること にかえて、 図 3 1中のデータ出力タイミングスィッチ 4 8 0に更に、 出力制御 クロック信号 ou t p 0 z及び ou t 13 1 zにそれぞれ制御されるもう 1組の スィッチ s w d d 0 0及び s w d d 1 1を設けて、 NM〇S 5 3 9のゲートを スィツチ s w d d 0 0を介してノード d d 0及びスィツチ s w d d 1 1を介し てノード d d 1に接続するように構成しても良い。
以上本発明は実施例に基づいて説明されたが、 本発明は上記実施例に限定さ れるものではなく、 特許請求の範囲に記載の範囲内で変形 ·変更が可能なもの である。 産業上の利用可能性
本発明に於いては、 ローァドレス入力からデータ出力までを第 1段のコマン ドデコード及び周辺回路動作、 第 2段のセンスアンプ動作、 及び第 3段のデー タ出力動作に分けて考えた場合に、 第 2段のセンスアンプ動作の期間をバース ト長に関わらず一定にすることが出来る。 即ち、 一度に複数のコラムゲートを 開いてデータをパラレルに読み出すために、 固定の期間だけセンスアンプを駆 動しておけばよい。 これによつて、 第 2段のセンスアンプ動作の期間をバース ト長に関わらず一定にして、 乱れのないロー系のパイプライン動作を実行可能 にな 。
またユーザが外部から任意にプリチャージタイミングを設定する場合、 この 任意性がパイプライン動作を乱す要因となり得るが、 本発明に於いては内部プ リチャージ信号によってリセット動作を実行することで、 この要因を払拭する ことが出来る。 また更に、 センスアンプからのデータ読み出しの直後に、 最適 な夕イミングでプリチャージを実行することが可能になり、 センスアンプの動 作能力の限界に近い高速なサイクルでのデ一夕読み出しを実現することが出来 る。
従つて高速なデータ読み出し動作の可能な半導体記憶装置を提供することが 可能となり、 産業上の発展に寄与するところが大きい。

Claims

請求の範囲
1 . 選択されたワード線に対応するメモリセルのデータをビッ ト線を介して受 け取り保持する複数のセンスアンプと、
コラムァドレスに応じて複数のコラムゲ一トを同時に選択することで選択さ れたセンスアンプから複数ビットのパラレルデ一夕を読み出すためのコラムデ コーダと、
該パラレルデータをシリアルデータに変換するデータ変換ュニッ トと、 前記ヮード線を選択するためのローアクセス信号が生成されてから第 1の遅 延時間後に内部プリチヤージ信号を生成して該ビッ ト線及び該複数のセンスァ ンプをリセッ トするプリチャージ信号生成ュニッ ト
を含むことを特徴とする半導体記憶装置。
2 . 前記デ一夕変換ユニッ トは、 バースト長信号に応答して前記パラレルデー 夕のうちの所定数のビッ トを選択し、 前記シリアルデータとして出力すること を特徴とする請求項 1記載の半導体記憶装置。
3 . 前記データ変換ユニッ トは、 更にアドレス信号に応答して動作することを 特徴とする請求項 2記載の半導体記憶装置。
4 . 前記プリチャージ信号生成ユニッ トの前記第 1の遅延時間は、 バースト長 信号に依存することなく一定であることを特徴とする請求項 1記載の半導体記
5 . 前記第 1の遅延時間は、 前記口一アクセス信号に基づいて前記ワード線を 選択し、 選択されたワード線に対応するメモリセルのデータを前記ビッ ト線に 読み出し、 該ビット線のデータを前記センスアンプで増幅するまでの時間以上 であることを特徴とする請求項 4記載の半導体記憶装置。
6 . 前記データ変換ユニットから出力される前記シリアルデータを、 読み出し データとしてデータ用端子を介して外部に出力することを特徴とする請求項 1 記載の半導体記憶装置。
7 . 前記半導体記憶装置は、 外部から入力される口—アクセス命令及びローァ ドレスと、 コラムアクセス命令及び前記コラムアドレスに応答して動作し、 前 記ローアクセス命令と前記コラムアクセス命合とを、 バケツトとして受け取り デコードするバケツトデコ一ドュニッ トを更に含むことを特徴とする請求項 1 記載の半導体記憶装置。
8 . 前記半導体記憶装置は、 クロック信号に応答して動作し、 前記口一ァクセ ス命令と前記コラムアクセス命合は、 連続する 2つのクロックパルスにそれぞ れ応答して前記装置の内部に取り込まれることを特徴とする請求項 3記載の半 導体記憶装置。
9 . ローアクセス命令及びコラムアクセス命合を受けるコントロール端子と、 該コントロール端子に接続され、 前記口一アクセス命令に応答して第 1のパ ルスを生成し、 前記コラムアクセス命令に応答して第 2のパルスを生成するコ マンドデコーダと、
前記口一ァドレス信号及びコラムァドレス信号を受けるァドレス端子と、 該ァドレス端子と口一デコーダの間に設けられ、 前記第 1のパルスに応答し て動作する第 1のゲートと、
該ァドレス端子と前記コラムデコーダの間に設けられ、 前記第 2のパルスに 応答して動作する第 2のゲ一ト
を有することを特徴とする請求項 1記載の半導体装置。
1 0 . 前記プリチャージ信号生成ュニッ トは、 前記センスアンプからデ一夕が 読み出された直後に前記内部プリチヤ一ジ信号により前記ビッ ト線及び該セン スアンプをリセットすることを特徴とする請求項 1記載の半導体記憶装置。
1 1 . 前記プリチャージ信号生成ユニットは、 前記第 1の遅延時間を生成する ために遅延素子列を含むことを特徴とする請求項 1記载の半導体記憶装置。
1 2 . 前記半導体記憶装置を構成するセンスアンプは複数のセンスアンププロ ックに分割され、 選択されたセンスアンプブロックのセンスアンプに対しての み前記ローアクセス信号に応答した口一ァクセス動作が実行されることを特徴 とする請求項 1記載の半導体記憶装置。
1 3 . 前記複数のセンスアンプブロックの各々に対応するワードデコーダを更 に含み、 前記ローアクセス動作時には選択されたセンスアンプブロックに対し てのみ該ワードデコーダが前記選択されたヮード線に対応した前記メモリセル を前記ビット線に接続することを特徴とする請求項 1 2記載の半導体記憶装置
1 4 . 前記複数のセンスアンプブロックの各々に対応するビット線トランスフ ァ一信号生成ュニッ トを更に含み、 前記口一アクセス動作時には選択されたセ ンスアンプブロックに対応する該ビッ ト線トランスファ一信号生成ュニッ トの みが前記ビッ ト線を前記センスアンプに接続することを特徴とする請求項 1 2 記載の半導体記憶装置。
1 5 . 前記複数のセンスアンプブロックの各々に対応するセンスアンプ駆動信 号生成ュニッ トを更に含み、 前記口一アクセス動作時には選択されたセンスァ ンプブロックに対応した該センスアンプ駆動信号生成ュニットのみが前記セン スアンプを駆動することを特徴とする請求項 1 2記載の半導体記憶装置。
1 6 . 複数のバンクを更に含み、 該複数のバンクの各々が前記メモリセル、 前 記センスアンプ、 及び前記ビット線を含み、 該複数のバンクの各々の内部で該 センスアンプが前記複数のセンスアンププロックに分割されることを特徵とす る請求項 1 2記載の半導体記憶装置。
1 7 . 複数のセンスアンプブロック毎に設けられたビット線トランスファ一信 号生成ュニッ トを更に含むことを特徴とする請求項 1 2記載の半導体記憶装置
1 8 . 前記半導体記憶装置は、 外部から入力されるローアクセス命合及びロー ァドレスと、 コラムアクセス命合及び前記コラムァドレスに応答して動作し、 前記ローアクセス命令を連続して入力する場合、 前記メモリセルのデータが前 記ビッ ト線に現われてから、 前記センスアンプが該データを増幅し、 その後該 ビッ ト線及び該センスアンプがリセッ 卜されるまでの一連の動作が中断される ことなく同一の周期で連繞して繰り返されることを特徴とする請求項 1記載の 半導体記憶装置。
1 9 . 前記センスアンプが保持するデータを前記コラムゲートを介してデータ バスに読み出すためのダイレクトセンスアンプ回路を更に含むことを特徴とす る請求項 1記載の半導体記憶装置。
2 0 . 前記半導体記憶装置は、 外部から入力されるクロック信号、 ローアドレ ス及び前記コラムァドレスに応答して動作し、 前記ローァドレスと前記コラム アドレスとを、 前記クロック信号の同一のタイミングで受け取ることを特徴と する請求項 1記載の半導体記憶装置。
2 1 . 前記口一アドレス及び前記コラムアドレスを受け取るのと同じタイミ ン グで外部コントロール信号を受け取ることを特徴とする請求項 2 0記載の半導 体記憶装置。
2 2 . 外部コントロール信号及び外部アドレス信号を受けるデコーダ部と、 複数のワード線と、
前記デコーダ部の出力信号に応答して選択されたヮード線に接続されたメモ リセルからビット線に読み出されたデータを増幅するためのセンスアンプと、 該センスアンプから転送された読み出しデータを外部に出力するための出力 回路とを有する半導体メモリであって、
前記複数のヮ一ド線のうちの 1つをアクセスするための第 1の外部コントロ ール信号及び第 1の外部ァドレス信号に応答した第 1の読み出しデータを前記 出力回路から出力することを完了する前に、 前記複数のヮード線のうちの他の 1つをアクセスするための第 2の外部コントロール信号及び第 2の外部ァドレ ス信号を前記デコーダ部が受けることが可能なように構成され、
前記センスアンプの動作期間は、 バースト長情報に依存していないことを特 徵とする半導体メモリ。
2 3 . 前記センスアンプの動作期間は、 バースト長情報によらず一定であるこ とを特徴とする請求項 2 2記載の半導体メモリ。
2 4 . 外部コントロール信号及び外部アドレス信号を受け、 ローアクセスコマ ンド及びコラムアクセスコマンドを生成するデコーダ部と、
複数のワード線と、
複数のビッ ト線と、
前記ローアクセスコマンドに応答して、 該複数のヮード線のうちの 1っを活 性化するためのヮードデコーダと、
活性化されたヮード線に応答して該ビッ ト線にデータを出力する複数のメモ リセノレと、
前記ビッ ト線に接続され、 該ビッ ト線上に現れたデータを増幅するための複 数のセンスアンプと、
前記コラムアクセスコマンドに応答して、 前記複数のセンスアンプに保持さ れたデ一タを、 読み出しデータとして選択的に読み出すためのコラムデコーダ と、 前記読み出しデータを外部に出力するための出力回路とを有する半導体 メモリであって、
前記複数のヮ一ド線のうちの 1つをアクセスするための第 1の外部コントロ —ル信号及び第 1の外部ァドレス信号に応答した第 1の読み出しデータを前記 出力回路から出力することを完了する前に、 前記複数のヮード線のうちの他の 1つをアクセスするための第 2の外部コントロール信号及び第 2の外部ァドレ ス信号を前記デコーダ部が受けることが可能なように構成され、
前記センスアンプの動作期間は、 バースト長情報に依存していないことを特 徵とする半導体メモリ。
2 5 . 前記外部コントロール信号に応答した前記半導体メモリの動作の動作期 間は、
前記外部コントロール信号をデコードするための第 1の動作期間と、 前記センスアンプが活性化されている第 2の動作期間と、
前記読み出しデータを前記出力回路から出力するための第 3の動作期間を有 することを特徴とする請求項 2 4記載の半導体メモリ。
2 6 . 前記第 2の動作期間は、 前記ローアクセスコマンドに応答して選択され たヮ一ド線を活性化するための選択期間と、 前記センスアンプが活性化してい る駆動期間と、 前記ビッ ト線及び前記センスアンプをリセットするためのリセ ッ ト期間からなることを特徴とする請求項 2 5記載の半導体メモリ。
2 7 . 前記第 1の外部コントロール信号に対応する前記第 2の動作期間と、 前 記第 2の外部コントロール信号に対応する前記第 2の動作期間が連続している ことを特徴とする請求項 2 5記載の半導体メモリ。
2 8 . 前記駆動期間において前記コラムゲートが導通するタイミングで前記第 3の動作期間が開始することを特徴とする請求項 2 6記載の半導体メモリ。
2 9 . 前記第 1の外部コントロール信号及び第 1の外部ァドレス信号に対する 前記第 1の動作期間の終了直後に、 前記第 2の外部コントロール信号及び第 2 の外部ァドレス信号を、 前記デコーダが受けることが可能なように構成されて いることを特徴とする請求項 2 5記載の半導体メモリ。
3 0 . 前記外部アドレス信号は口一アドレスとコラムアドレスの両方を含むこ とを特徴とする請求項 2 4記載の半導体メモリ。
3 1 . 前言己複数のセンスアンプの増幅動作が完了してから、 前記コラムデコ一 ダの動作が開始するためのタイミング調整手段を有することを特徴とする請求 項 3 0記載の半導体メモリ。
3 2 . 前記コラムデコーダは、 前記複数のセンスアンプからパラレルデータを 読み出すように構成されており、
さらに、 該パラレルデータをシリアルデータに変換して、 該シリアルデータ を前記出力回路に供給するためのデータ変換部を有することを特徵とする請求 項 2 5記載の半導体メモリ。
3 3 . 前記データ変換部は、 バースト長情報に応答して前記パラレルデ一夕の うちの所定数のビッ トを選択し、 前記シリアルデータとして出力することを特 徵とする請求項 3 2記載の半導体メモリ。
3 4 . 前記データ変換部は、 更にアドレス信号に応答して動作することを特徴 とする請求項 3 3記載の半導体記憶装置。
3 5 . 前記半導体メモリは、
前記外部コントロール信号をデコ一ドするための第 1の動作と、 前記センスァンプが活性化されている第 2の動作と、 前記読み出しデータを前記出力回路から出力するための第 3の動作が可能で あり、
前記第 1の外部コントロール信号及び第 1の外部ァドレス信号に対する前記 第 2の動作と、 前記第 2の外部コントロール信号及び第 2の外部ァドレス信号 に対する前記第 1の動作とを並列的に実行することが可能なように構成されて いることを特徴とする請求項 2 4記載の半導体メモリ。
3 6 . アクティブ命令、 リード命令及びアドレスを受け、 該アドレスに対応す るメモリセルの記憶データをデータ端子に出力する半導体記憶装置であって、 第 1のアクティブ命合を受けてから次の第 2のアクティブ命合を受けるまで の時間間隔が、
前記第 1のァクティブ命令を受けてから、 該第 1のァクティブ命令に対応す る第 1のデータを前記データ端子に出力するまでの時間よりも短くても動作可 能に構成されていることを特徴とする半導体記憶装置。
3 7 . メモリセル部から読み出された複数ビッ 卜のパラレルデータをシリアル デー夕に変換するデータ変換回路であつて、
バースト長情報とァドレス情報に基づいて制御信号を生成するセレクタ制御 部と、
前記複数ビッ卜のパラレルデータを受け、 前記制御信号に基づいて前記複数 ビッ 卜のうちの所定数を選択し、 その選択したビッ トをシリアルに出力するセ レク夕部
を有することを特徴とするデータ変換回路。
3 8 . 前記セレクタ部とデータ出力端子の間に設けられたデータ出力部と、 前記セレクタ制御部からの前記制御信号が非活性状態を示す時、 前記デー夕 出力端子がハイインピーダンス状態になるように前記デー夕出力部に対し第 2 の制御信号を出力するタイミング回路を更に有することを特徵とする請求項 3 7に記載のデータ変換回路。
3 9 . 前記セレクタ制御部は、
クロック信号に応答してシフト動作を行うシフト回路と、
前記ァドレス情報を受け、 該シフト回路からの出力クロック信号に応答して 前記制御信号を出力するスィツチ回路を有し、
前記スィッチ回路は、 複数のスィッチからなり、 該複数のスィッチは前記バ —スト長情報に応答して選択的に活性化されることを特徴とする請求項 3 7に 記載のデータ変換回路。
4 0 . メモリセル部から読み出された複数ビッ 卜のパラレルデータをシリアル デ一夕に変換するデータ変換回路であつて、
前記複数ビットのパラレルデ一夕を受ける複数の第 1のデータバス線と、 複数の第 2のデータバス線と、
バースト長信号及びコラムァドレス信号に応答して、 前記複数の第 1のデー 夕バス線と前記複数の第 2のデータバス線との間の接続関係を変更することが 可能なデータバススィツチ回路と、
前記複数の第 2のデータバス線のデータをシリアルデ一夕に変換するための パラレル Zシリァル変換回路
を含むことを特徴とするデータ変換回路。
4 1 . 前記データバススィッチ回路は、 前記複数の第 2のデータバス線のうち の 1つと他の 1つの間に設けられたスィツチを有することを特徴とする請求項 4 0記載のデータ変換回路。
4 2 . 前記スィッチは、 前記バースト長信号及びコラムアドレス信号に応答し てオン オフ制御されることを特徴とする請求項 4 1記載のデータ変換回路。
4 3 . 前記パラレル シリアル変換回路は、 前記複数の第 2のデータバス線の デ一タを複数の段階に分けてシリァルデー夕に変換することを特徵とする請求 項 4 0記載のデータ変換回路。
4 4 . 前記複数の第 2のデータバス線は第し 第 2、 第 3及び第 4のデータバ スで構成され、
前記パラレル /シリアル変換回路は、
前記第 2のデータバスに接続され、 第 1の制御クロック信号に応答して動作 する第 1のラッチ回路と、
前記第 3のデータバスに接続され、 第 2の制御クロック信号に応答して動作 する第 2のラツチ回路と、
前記第 4のデータバスに接続され、 第 3の制御クロック信号に応答して動作 する第 3のラッチ回路と、
前記第 1のデータバスに接続され、 前記第 1の制御クロック信号に応答して 動作する第 1の出力バッファ回路と、
前記第 1のラッチ回路の出力に接続され、 前記第 2の制御クロック信号に応 答して動作する第 2の出力バッファ回路と、
前記第 2のラッチ回路の出力に接続され、 前記第 3の制御クロック信号に応 答して動作する第 3の出力バッファ回路と、
前記第 3のラッチ回路の出力に接続され、 前記第 4の制御クロック信号に応 答して動作する第 4の出力バッファ回路と、
前記第 1及び第 3の出力バッファ回路が共通に接続された第 1の信号線と、 前記第 2及び第 4の出力バッファ回路が共通に接続された第 2の信号線と、 出力制御クロック信号に応答して、 第 1の信号線と第 2の信号線とを交互に 出力ノードに接続するデータ出力タイミングスィッチ
を有することを特徴とする請求項 4 0記載のデータ変換回路。
4 5 . 前記複数のセンスアンプブロックの各々に対応して該センスアンプを活 性化するための駆動トランジス夕を設けたことを特徴とする請求項 1 2記載の 半導体記憶装置。
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