TWI569486B - 記憶體單元陣列及形成一記憶體單元陣列之方法 - Google Patents

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Description

記憶體單元陣列及形成一記憶體單元陣列之方法
本文中所揭示之實施例係關於記憶體單元陣列且係關於形成一記憶體單元陣列之方法。
記憶體係一種類型之積體電路，且可用於電子系統中以用於儲存資料。記憶體通常製造於一或多個個別記憶體單元陣列中。記憶體單元經組態以保留或儲存記憶體於至少兩個不同可選擇狀態中。在二進制系統中，狀態被認為係一「0」或一「1」。在其他系統中，至少某些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。經儲存記憶體可係非揮發性，其中記憶體狀態經維持一大量時間段，且在許多例項中其中自電路完全移除電力。替代地，記憶體可係揮發性，需要再新(即，重寫)且在許多例項中每秒多次。
一種類型之非揮發性記憶體係相變記憶體。此記憶體使用具有在兩個不同相位之間(例如在一非晶系無序相位與一結晶或多晶有序相位之間)切換之性質之一可逆可程式化材料。兩個相位可與顯著不同值之電阻率相關聯。目前，雖然可開發其他材料，但典型相變材料係硫屬化物。對於硫屬化物，當材料相位自非晶系(更多電阻性)相位傳遞至結晶(更多導電性)相位時，電阻率可變動兩個或兩個以上數量級，且反之亦然。可藉由局部增加硫屬化物之溫度而獲得相變。在 150℃之下，兩個相位皆係穩定的。自一非晶系狀態開始且升至高於約400℃之溫度，可發生微晶之一快速成核，且若將材料保持於結晶溫度下達一足夠長時間段，則其經歷一相變以變得結晶。可藉由將溫度升高至熔融溫度(約600℃)以上隨後快速冷卻而導致逆轉至非晶系狀態。
在相變記憶體中，複數個記憶體單元通常配置成列及行以形成一陣列或子陣列。各個記憶體單元耦合至可藉由任何可切換裝置(諸如一PN二極體、一雙極接面電晶體、一場效應電晶體等)實施之一各別選擇或存取裝置。存取裝置通常與稱為一存取線或字線者電耦合或形成其之一部分。一電阻電極與可切換裝置電耦合且包括經組態以在足夠電流從中流過時加熱之加熱器材料。接近於加熱器材料提供相變材料，藉此形成一可程式化儲存元件。藉由導致一電流流動穿過加熱器材料而獲得結晶溫度及熔融溫度，因此加熱相變材料。一電極(通常稱為一位元、數位或選擇線)經電耦合至相變材料。
其他類型之記憶體可不使用相變材料，可使用包括具有定位於其之間之可程式化材料之一對電極之最簡單且最小形式之一記憶體單元。
3‧‧‧區域
4‧‧‧區域
9‧‧‧構造
9a‧‧‧構造
9b‧‧‧構造
10‧‧‧記憶體陣列
12‧‧‧埋入式存取線
12R‧‧‧埋入式存取線區域
13‧‧‧外部存取線
14‧‧‧感測線
15‧‧‧線對
16‧‧‧記憶體單元
18‧‧‧選擇裝置
20‧‧‧導電通孔
22‧‧‧第二導電類型半導體材料
24‧‧‧導電摻雜第一類型半導體材料
26‧‧‧支柱
26R‧‧‧支柱區域
28‧‧‧半導體材料區域
30‧‧‧內部電極
32‧‧‧外部電極
34‧‧‧相變材料
36‧‧‧加熱器材料
39‧‧‧元素鎢
41‧‧‧元素銅
42‧‧‧個別線
44‧‧‧第一部分
46‧‧‧第二部分
50‧‧‧導電金屬材料
50a‧‧‧金屬材料
50b‧‧‧金屬材料
100‧‧‧前導基板構造
100a‧‧‧構造
102‧‧‧材料
104‧‧‧材料
106‧‧‧淺溝渠
108‧‧‧介電質/介電材料
110‧‧‧深溝渠
112‧‧‧介電材料
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
R4‧‧‧電阻
R5‧‧‧電阻
圖1係根據本發明之一實施例之一記憶體單元陣列之一示意圖。
圖2係根據本發明之一實施例之一記憶體單元陣列之一構造之一圖解斜視圖。
圖3係圖1中之區域3之一放大正視圖。
圖4係圖1中之區域4之一放大正視圖。
圖5係對圖3之構造之一替代實施例構造。
圖6係對圖3及圖5之構造之一替代實施例構造。
圖7係根據本發明之一實施例之程序中之一基板片段之一圖解俯 視平面圖。
圖8係透過圖7中之線8-8截取之圖7之基板之一視圖。
圖9係透過圖7中之線9-9截取之圖7之基板之一視圖。
圖10係在繼由圖7展示之步驟之後之一處理步驟處之圖7之基板之一視圖。
圖11係透過圖10中之線11-11截取之圖10之基板之一視圖。
圖12係在繼由圖11展示之步驟之後之一處理步驟處之圖11之基板之一視圖。
圖13係在繼由圖12展示之步驟之後之一處理步驟處之圖12之基板之一視圖。
圖14係在繼由圖13展示之步驟之後之一處理步驟處之圖13之基板之一俯視圖。
圖15係透過圖14中之線15-15截取之圖14之基板之一視圖。
圖16係在繼由圖14展示之步驟之後之一處理步驟處之圖14之基板之一視圖。
圖17係透過圖16中之線17-17截取之圖16之基板之一視圖。
圖18係透過圖16中之線18-18截取之圖16之基板之一視圖。
圖19係在繼由圖16展示之步驟之後之一處理步驟處之圖16之基板之一視圖。
圖20係透過圖19中之線20-20截取之圖19之基板之一視圖。
圖21係透過圖19中之線21-21截取之圖19之基板之一視圖。
圖22係根據本發明之一實施例之程序中之一基板片段之一圖解俯視平面圖。
圖23係透過圖22中之線23-23截取之圖22之基板之一視圖。
圖24係透過圖22中之線24-24截取之圖22之基板之一視圖。
圖25係在繼由圖22展示之步驟之後之一處理步驟處之圖22之基 板之一視圖。
圖26係透過圖25中之線26-26截取之圖25之基板之一視圖。
圖27係透過圖25中之線27-27截取之圖25之基板之一視圖。
圖1係根據本發明之某些實施例之一前導記憶體單元陣列或子陣列及一實例性記憶體單元陣列或子陣列之一示意性表示。如此文件中所使用，一「子陣列」亦可被認為一陣列。圖1之記憶體陣列10包括存取線12(例如，字線)、感測線14(例如，位元線)及與存取線及感測線之相交點相關聯之個別記憶體單元16。記憶體單元16係相對於在高度上自埋入式存取線12向外延伸且沿著埋入式存取線12經間隔之支柱製造，例如如下文中將闡述。存取線12係相對於一半導體基板經埋入且包括導電摻雜半導體材料(例如，經摻雜n+之單晶矽，其中「n」係一實例性第一導電類型)。在某些實施例中，一選擇裝置18(例如，二極體)位於個別記憶體單元16與存取線12之間。
導電摻雜半導體材料通常不如金屬材料導電。在此文件之背景內容中，「金屬材料」定義(若干)元素金屬、兩個或兩個以上元素金屬之一合金及導電金屬化合物中之任一者或組合。鑒於此較低導電性，存取線13經提供於與埋入式存取線12平行且在高度上自埋入式存取線12向外之電路中，藉此形成個別埋入式存取線12及外部存取線13之線對15。複數個導電通孔20係沿著個別埋入式及外部存取線之線對提供且電耦合個別埋入式及外部存取線之線對。複數個記憶體單元16沿著線對15位於緊毗鄰通孔20之間。穿過通孔20之較高導電線13沿著個別存取線對15提供比單獨使用導電摻雜半導體存取線12將產生之導電性大之導電性。
圖1展示在緊毗鄰導電通孔20中之各者之間之四個個別記憶體單元16，但更少或理想地更多記憶體單元可在緊毗鄰通孔之間。不管如 何，導電通孔20之間之個別記憶體單元16可由於距離導電通孔20之不同各別距離而經歷相對於存取線對15之不同電阻。舉例而言，認為R2、R3及R4係沿著一埋入式存取線12在緊毗鄰記憶體單元之間之電阻，且認為R1及R5係在末端記憶體單元與緊毗鄰通孔20之間之電阻。所繪示最左側之記憶體單元經歷與R2+R3+R4+R5並聯之電阻R1而緊接右側之記憶體單元經歷與R3+R4+R5並聯之R1+R2。減小相對於最遠離一導電通孔之彼等記憶體單元之電阻可改良記憶體陣列之效能。另外或替代地，減小此電阻可使能夠在導電通孔之間提供更多記憶體單元，藉此減小導電通孔之數目且增加電路密度。
接著參考圖2至圖4中展示之一構造9闡述根據本發明及圖1之示意圖之一記憶體單元陣列之一實例性結構實施例。在適當之處使用來自圖1之示意圖之相似數字。固體介電材料將可能環繞圖2至圖4中之空隙空間且位於該空隙空間中，且為清晰起見在觀看之操作電路組件中未加以展示。在多個圖式中使用符號以指示半導體材料中之摻雜劑位準。具體而言，名稱p+、p、p-、n-、n及n+之某些或全部可用於指示摻雜之導電類型及位準。此外，使用一「+」、一「-」或無一「+」或「-」識別之區域之間或之中之摻雜劑濃度之差異可取決於所摻雜之特定材料而變動。不管如何，「+」指示比「p」或「n」之後無符號大之摻雜劑濃度，且「p」或「n」之後無符號指示比「-」大之摻雜。單晶矽中之一「+」區域之一實例性摻雜劑濃度係至少約1019原子/立方公分(且在某些實例中應用可係自約1019原子/立方公分至約1020原子/立方公分)。未使用一「+」或「-」表示之一實例性摻雜劑濃度係自約1018原子/立方公分至約1019原子/立方公分。一「-」區域之一實例性摻雜劑濃度係少於約5×1018原子/立方公分。在本文中使用術語「p」及「n」以指摻雜劑類型(即，一第一類型或一第二類型)及相關摻雜劑濃度兩者，除非用連字符號連接至單字「類型」。因 此，為了解釋本發明及隨後申請專利範圍之目的，應理解，術語「p型摻雜」及「n型摻雜」係指區域之摻雜類型且并非係指相關摻雜劑位準。此外，對第一導電類型及第二導電類型之參考係指任一者可係與摻雜劑位準/濃度無關之p型或n型之不同導電類型。
圖2至圖4之構造包括埋入式存取線12，該等埋入式存取線12包括(例如)使用展示為n+之一第一導電類型摻雜之導電摻雜半導體材料24。本文中闡述之任何材料、區域及/或結構可係均質或非均質。此外，各者可使用任何適合現存或待開發技術(具有或不具有電漿)(例如，原子層沈積、化學汽相沈積、物理汽相沈積、磊晶生長、擴散摻雜及離子植入)形成。在所描繪之實例中，第二導電類型半導體材料22在高度上自導電摻雜第一類型半導體材料24向內，且展示為p。半導體材料22可由一半導體基底(諸如例如一單晶矽晶圓及/或一絕緣體上半導體基板)組成。可將半導體基底稱為或認為一半導體基板或一半導體基板之一部分。在此文件之背景內容中，術語「半導體(semiconductor/semiconductive)基板」經定義意為包括半導體材料之任何構造，包含(但不限於)諸如一半導體晶圓(單獨或在其上包括其他材料之總成中)及半導體材料層(單獨或在包括其他材料之總成中)之塊體半導體材料。術語「基板」係指任何支撐結構，包含(但不限於)上文中闡述之半導體基板。
在某些實施例中，p型摻雜區域22可係一雙極電晶體之一集極區域。在某些實施例中，區域22可係含有與積體電路製造相關聯之一或多個結構之一半導體基底之部分。舉例而言，基底可包括CMOS及/或其他邏輯電路。此邏輯電路可經組態以控制在記憶體陣列10之記憶體單元之程式化及/或讀取期間之電流之某些態樣。
支柱26在高度上自埋入式存取線12向外延伸且沿著埋入式存取線12經間隔。支柱個別地包括個別記憶體單元16且在一項實施例中包 括位於一埋入式存取線12與一記憶體單元16之間之一選擇裝置18。在所描繪之實例中，選擇裝置18呈包括n+材料24之一延伸及一上覆p+半導體材料區域28之二極體之形式。材料24之一最上部分可係n(即，在「+」與「-」摻雜濃度之間)且區域28之一最內部分可係p(即，在「+」與「-」摻雜濃度之間)。可使用替代選擇裝置及構造，包含不可包含選擇裝置之構造。將實例性記憶體單元16展示為個別地包括在其之間具有相變材料34及加熱器材料36之一對電極30及32。僅藉由實例，實例性相變材料34包含硫屬化物，諸如基於GeSbTe之材料。實例性加熱器材料36包含基於TiSiN之材料及其中具有除矽之外之材料之基於TiN之材料。電極30及32包括任何適合導電材料，例如導電摻雜半導體材料及/或金屬材料(例如，元素鎢及/或諸如矽化鈷之耐火金屬矽化物)。
在一項實施例中，電極對包括一高度上外部電極32及一高度上內部電極30。高度上外部電極32包括電耦合自不同個別埋入式存取線12延伸之支柱26之一感測線14。感測線14包括任何適合導電材料，例如導電摻雜半導體材料及/或金屬材料(例如，元素鎢39上方之元素銅41)。在一項實施例中且如所示，相變材料34經陣列化於在高度上自個別選擇線14向內且沿著個別選擇線14延伸之個別線42中。替代地，此可經分離為(未展示)經隔離支柱26之部分。在一項實施例中，加熱器材料36包括具有一第一部分44及在高度上自第一部分44向外延伸之一第二部分46之一角板結構。此可(藉由實例)藉由在介電或其他材料中之各別開口之一側壁及基底(例如，底部)上方沈積加熱器材料而形成。可接著使用光微影遮罩圖案化加熱器材料以形成圖2及圖4中展示之加熱器材料構造36。替代地，可使用一無遮罩各向異性間隔件蝕刻程序來圖案化加熱器材料，藉此將加熱器材料自除內部電極30之至少某些水平表面之外之水平表面上方移除(在蝕刻之前具有或不具有一 額外間隔件層之先前沈積)。可使用任何替代記憶體單元構造，例如具有在其之間具有可程式化材料而無相變及/或加熱器材料之一對電極之任何替代記憶體單元構造。
外部存取線13(圖2)在高度上自支柱26及埋入式存取線12向外。外部存取線13具有比埋入式存取線12高之導電性。實例性外部存取線材料係金屬材料，其中元素銅係一特定實例。任何適合高度上之厚度可用於多種材料，其中對於在內部存取線輪廓12內之材料24之彼部分之實例係約1000埃且對於外部存取線13之實例為約2000埃。
複數個導電通孔20係沿著個別埋入式存取線12及個別外部存取線13之線對15(圖1)經間隔且電耦合線對15。複數個支柱26沿著線對在緊毗鄰通孔20之間，例如如圖1及圖2中所示之四個支柱26。此外，理想地四個以上之支柱(例如，數十個、數百個等)可沿著存取線對在通孔中之緊毗鄰者之間。導電通孔可包括任何導電材料(理想地金屬材料)，且其中將實例性通孔20展示為矽化鈷及鎢之一複合物。
導電金屬材料50直接抵靠於埋入式存取線12之頂部且在支柱26之間沿著個別埋入式存取線12延伸。因此，金屬材料50包括個別埋入式存取線12之部分。在此文件中，當存在一材料或結構相對於彼此之至少某些實體觸控接觸時所述材料或結構彼此「直接抵靠」。相比而言，前面無「直接」之「上方」、「上」及「抵靠」涵蓋「直接抵靠」以及其中(若干)介入材料或結構導致所述材料或結構相對於彼此不實體觸控接觸之構造。金屬材料50具有比導電摻雜半導體材料24高之導電性。在一項實施例中，金屬材料50與導電摻雜半導體材料24之間(即，穿過材料24及50之介面)之電接觸電阻小於導電摻雜半導體材料24之內在電阻之一半。
在一項實施例中，直接抵靠埋入式存取線12之頂部之金屬材料50之該部分係一金屬矽化物(例如，矽化鈷及/或矽化鈦等)，且在一項 實施例中其中金屬矽直接抵靠之埋入式存取線12之彼部分(即，至少頂部)包括元素矽。在一項實施例中，金屬材料50基本上由金屬矽化物組成。在一項實施例中，金屬材料50包括除金屬矽化物(即，元素、合金及/或金屬化合物)之外之直接抵靠一金屬矽化物之金屬。在一項實施例中，直接抵靠埋入式存取線12之頂部之金屬材料50之彼部分非一金屬矽化物(例如，元素鎢、鈦及/或氮化鈦)。在一項實施例中，金屬材料50不含金屬矽化物。在其中直接抵靠埋入式存取線12之金屬材料50之一部分係除一金屬矽化物之外者之一項實施例中，此部分係一元素金屬、元素金屬之一合金或由除導電摻雜半導體材料之元素之外之元素組成之另一金屬化合物中之至少一者。在一項特定實例中，金屬材料可包括直接抵靠材料24之頂部之矽化鈦，其中氮化鈦直接抵靠矽化鈦且在矽化鈦頂部上且元素鎢直接抵靠氮化鈦且在氮化鈦頂部上。
直接抵靠埋入式存取線頂部之金屬材料高度上可或可不延伸至支柱下方。圖2至圖4描繪一實例性實施例，其中金屬材料50確實在高度上延伸至支柱下方，但在其下方不與其自身互連。圖5描繪一替代實施例基板構造9a。在適當情況下使用來自上述實施例之相似編號，其中使用後綴「a」指示某些構造差異。在構造9a中，金屬材料50a確實在支柱26下方與其自身互連。
圖6繪示又一替代構造9b。在適當情況下使用來自上述實施例之相似編號，其中使用後綴「b」指示某些構造差異。在構造9b中，金屬材料50b不延伸至支柱26之任何部分下方。
支柱26之間之較高導電金屬材料50之佈建(即使此在其下方或其周圍不與其自身互連)可減小埋入式存取線12之電阻藉此改良記憶體陣列操作及/或使記憶體單元之更多支柱能夠提供於緊毗鄰導電通孔20之間。
本發明之實施例涵蓋形成一記憶體單元陣列之方法，其中接著參考圖7至圖21闡述一例示性此實施例。參考圖7至圖9，一前導基板構造100經展示可用於製造圖1至圖6之實施例中之任何者。在適當情況下使用來自上述實施例之相似編號。在一項實施例中，構造100包括半導體材料22及24，其等經適當摻雜、植入及/或以其他方法處理以提供所要摻雜類類型及濃度。遮罩材料已提供於導電摻雜半導體材料24上方，其中展示兩個材料102(例如，墊氧化物)及104(例如，氮化矽)。在其中支柱26及埋入式存取線12將最終形成之處展示支柱區域26R及埋入式存取線區域12R。
參考圖10及圖11，淺溝渠106已形成於導電摻雜半導體材料24中。在此文件中，將溝渠稱為「深」(如下文中所使用)或「淺」僅係相對於彼此在高度上之深度之程度。可使用光微影圖案化及隨後各向異性蝕刻及/或以其他方式形成本文中形成之溝渠。在一項實施例中，材料24包括使用一第一導電類型之導電增強摻雜劑導電摻雜之矽。
參考圖12，淺溝渠106之側壁及基底(例如，底部)已加襯有介電質108。一實例性材料108包括藉由半導體材料24之氧化形成之二氧化矽。介電材料108可含與遮罩材料102或104相同成分(其中此等中之至少一者係介電質)或可含與材料102及104不同成分。如本文中所使用，「不同成分」僅需要可彼此直接抵靠之兩個所述材料之彼等部分在化學及/或物理上不同(例如，若此等材料非均質)。若兩個所述材料彼此不直接抵靠，則「不同成分」僅需要彼此最接近之兩個所述材料之彼等部分在化學或物理上不同(若此等材料非均質)。
參考圖13，已自淺溝渠106之基底移除介電質108(例如，除其上方之仍加襯淺溝渠106之側壁之介電質108之外)。此可藉由對材料108適合之各向異性蝕刻執行以自水平表面移除此介電質。
參考圖14及圖15，導電金屬材料50已經形成抵靠淺溝渠106之基底以在埋入式存取線12R頂部上之支柱區域26R之間延伸。金屬材料50可經形成以例如如所示地至少部分地在支柱區域26R下方延伸。圖14及圖15描繪可在最終產生上文中參考之經描繪圖2至圖4之實施例中執行之製造。因此，金屬材料50僅部分經接納在支柱區域26R下方且在其下方不與其自身連接。替代地作為實例，此金屬材料可經處理以在支柱區域下方與其自身互連或經形成以不在支柱區域之任何部分下方延伸。形成導電金屬材料50之一個實例性方式係藉由使金屬(即，元素、合金及/或化合物形式)與淺溝渠106之基底之矽反應以在此等基底上方形成導電金屬矽化物。此後可相對於矽化物對未反應以形成矽化物之金屬進行選擇性乾式蝕刻或濕式蝕刻。可在基板構造100上方毯覆式沈積金屬期間及/或藉由執行一隨後退火以導致此反應而發生此金屬矽化物之形成。不管如何，可藉此以一自對準方式形成一實例性金屬矽化物50(即，藉由一對先前定義邊緣形成此材料之至少一對相對邊緣，藉此不需要相對於彼等邊緣之隨後光微影處理)。
在一項實施例中且如所示，反應形成高度上在介電側壁襯層108下方之導電金屬矽化物50。在一項實施例中，反應形成橫向於支柱區域26R中且高度上於支柱區域26R下方之導電金屬矽化物50，且藉此最終相對於將形成之支柱。在一項實施例中，反應使導電金屬矽化物在高度上於支柱下方延伸，且在一項實施例中其中反應使導電金屬矽化物在高度上於支柱區域下方互連(圖5)且在一項實施例中反應使導電金屬矽化物在高度上於支柱下方不互連(圖2至圖4及圖15)。其他導電材料可提供於一金屬矽化物50上方且與其電耦合。替代地，導電材料50可在不與下伏材料24反應之情況下及/或在不形成一金屬矽化物之情況下形成，且(例如)形成如圖6之構造之一構造。
參考圖16至圖18，深溝渠110已經形成穿過導電金屬矽化物50， 穿過導電摻雜第一類型半導體材料24且進入至第二導電類型半導體材料22中以形成沿著深溝渠110且在深溝渠110之間伸展之埋入式存取線12。形成深溝渠110之動作亦形成包括高度上自埋入式存取線12向外延伸且沿著埋入式存取線12經間隔之第一類型半導體材料24之支柱26。
參考圖19至圖21，介電材料112已經形成於淺溝渠106及深溝渠110內。可使用任何適合成分，其中二氧化矽係一實例。作為替代例示性處理，可在圖14及圖15之處理之結束時沈積填充淺溝渠106之介電材料112。仍替代地，隨後可提供介電材料112中之某些或全部。不管如何，圖19至圖21將介電材料112展示為經往回平坦化至材料104之外表面。
將發生隨後處理以用與本發明之方法實施例非特定密切相關之習知或其他方法產生如上文所識別之構造。此等方法將包含形成在高度上自支柱向外之外部存取線。將提供沿著埋入式及外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔，雖然可能在形成外部存取線之前或相稱。複數個支柱將沿著線對在彼等通孔中之緊毗鄰者之間間隔。記憶體單元最終經提供在個別支柱內。
參考圖7至圖21展示且闡述之上文之處理在形成深溝渠110之前形成淺溝渠106。接著相對於圖22至圖27中展示之一構造100a闡述替代實例性性處理，其中首先形成深溝渠。在適當情況下使用來自圖7至圖21之實施例之編號之相似編號，其中使用後綴「a」指示某些構造差異。
參考圖22至圖24，此在處理順序中對應於圖7至圖21之實施例之圖10及圖11。深溝渠110已經形成穿過導電摻雜半導體材料24且進入至自其向內之第二導電類型半導體材料22。此形成包括沿著深溝渠110且在深溝渠110之間伸展之導電摻雜半導體材料24之埋入式存取線 12。
參考圖25至圖27，淺溝渠106已經被形成至導電摻雜半導體材料24中。形成此等淺溝渠之動作形成包括在高度上自埋入式存取線12向外延伸且沿著埋入式存取線12經間隔之導電摻雜半導體材料24之支柱26。
可隨後發生與上文中圖7至圖21之實施例中闡述之處理類似之處理，藉此提供外部存取線、導電通孔及記憶體單元。遮罩(未展示)可經提供以在埋入式存取線頂部上之導電金屬材料之形成期間覆蓋於材料22上方。替代地，此可形成於材料22上方且隨後經移除同時遮蔽在埋入式存取線上方。仍替代地，此可形成於材料22上方且保留於成品電路構造中。
本發明之實施例涵蓋形成一記憶體單元陣列之一方法，其包括：形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍。在支柱區域下方及其之間且在深溝渠之間之半導體材料之彼等部分包括個別埋入式存取線區域。可在相同時間或在不同時間形成淺及深溝渠。上文關於圖7至圖27闡述且展示之實施例在不同時間形成淺及深溝渠。圖7至圖21展示在形成深溝渠之前形成淺溝渠，且圖22至圖27展示在形成淺溝渠之前形成深溝渠。
不管如何，導電金屬材料最終抵靠淺溝渠之基底形成以在埋入式存取線區域頂部上之支柱區域之間延伸。外部存取線經形成在高度上自支柱區域向外。最終提供沿著埋入式存取線區域及外部線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔。複數個支柱區域沿著外部及埋入式存取線之線對在緊毗鄰通孔之間間隔。最終在支柱區域中之個別者內提供一記憶體單元。
最終提供待導電摻雜之埋入式存取線區域之半導體材料。上文中關於圖7至圖27闡述之處理僅係實例，其中在淺及深溝渠中之任一 者之形成之前發生此處理。然而，可在淺及深溝渠中之一者或兩者之形成之後(例如，藉由離子植入)導電摻雜埋入式存取線區域及其他區域。不管如何，外部存取線比一成品電路構造中之導電摻雜埋入式存取線區域更導電。
總結
在某些實施例中，一記憶體單元陣列包括埋入式存取線，該等埋入式存取線包括導電摻雜半導體材料。支柱在高度上自埋入式存取線向外延伸且沿著埋入式存取線經間隔。支柱個別地包括一記憶體單元。外部存取線在高度上自支柱及埋入式存取線向外。外部存取線具有比埋入式存取線高之導電性。複數個導電通孔係沿著埋入式及外部存取線中之個別者之線對經間隔且電耦合該等線對。複數個支柱沿著線對在通孔中之緊毗鄰者之間。導電金屬材料直接抵靠埋入式存取線之頂部且沿著個別埋入式存取線在支柱之間延伸。
在某些實施例中，形成一記憶體單元陣列之一方法包括：形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍。在支柱區域下方及之間且在深溝渠之間之半導體材料之彼等部分包括個別埋入式存取線區域。導電金屬材料抵靠淺溝渠之基底形成以在埋入式存取線區域頂部上之支柱區域之間延伸。外部存取線經形成在高度上自支柱區域向外。複數個導電通孔沿著埋入式存取線區域及外部存取線中之個別者之線對經間隔且電耦合該等線對。複數個支柱區域沿著線對在通孔中之緊毗鄰者之間間隔。在支柱區域中之個別內提供一記憶體單元。提供待導電摻雜之埋入式存取線區域之半導體材料。外部存取線比一成品電路構造中之導電摻雜埋入式存取線區域更導電。
在某些實施例中，形成一記憶體單元陣列之一方法包括：形成淺溝渠至一第一導電類型之經導電摻雜之包括矽之半導體材料中。第 二導電類型半導體材料在高度上自導電摻雜第一類型導電材料向內。使金屬與淺溝渠之基底之矽反應以在基底上方形成導電金屬矽化物。深溝渠經形成穿過導電金屬矽化物，穿過導電摻雜第一類型半導體材料且進入至第二導電類型半導體材料中以形成沿著深溝渠且在深溝渠之間伸展之埋入式存取線。該形成深溝渠形成包括在高度上自埋入式存取線向外延伸且沿著埋入式存取線經間隔之導電摻雜第一類型半導體材料之支柱。外部存取線經形成在高度上自支柱向外。提供沿著個埋入式及外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔。複數個支柱沿著線對在通孔中之緊毗鄰者之間間隔。在支柱中之個別者內提供一記憶體單元。
在某些實施例中，形成一記憶體單元陣列之一方法包括：穿過一第一導電類型之經導電摻雜之包括矽之半導體材料形成深溝渠且進入至在高度上自經導電摻雜之第一類型半導體材料向內之第二導電類型半導體材料中。深溝渠形成包括沿著深溝渠且在深溝渠之間伸展之導電摻雜第一類型半導體材料之埋入式存取線。淺溝渠經形成於第一類型導電摻雜半導體材料中。該形成淺溝渠形成包括在高度上自埋入式存取線向外且沿著埋入式存取線經間隔之導電摻雜第一類型半導體材料之支柱。使金屬與淺溝渠之基底之矽反應以在基底上方形成導電金屬矽化物且其在埋入式存取線頂部上之支柱之間延伸。外部存取線經形成在高度上自支柱向外。提供沿著埋入式及外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔。複數個支柱沿著線對在通孔中之緊毗鄰者之間間隔。在支柱中之個別者內提供一記憶體單元。
遵照規則，以大致上特定於結構及方法特徵之語言闡述本文中所揭示之標的物。然而，應理解，申請專利範圍不限於所展示且闡述之特定特徵，此乃因本文中揭示之構件包括示例性實施例。因此申請 專利範圍將被賦予如字面表達之全範疇且根據等效形式之教義適當解譯。
10‧‧‧記憶體陣列
12‧‧‧埋入式存取線
13‧‧‧外部存取線
14‧‧‧感測線
15‧‧‧線對
16‧‧‧記憶體單元
18‧‧‧選擇裝置
20‧‧‧導電通孔
R1‧‧‧電阻
R2‧‧‧電阻
R3‧‧‧電阻
R4‧‧‧電阻
R5‧‧‧電阻

Claims (11)

  1. 一種形成一記憶體單元陣列之方法，其包括：形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍，在該等支柱區域下方及其之間且在該等深溝渠之間之該半導體材料之彼等部分包括個別埋入式存取線區域；抵靠該等淺溝渠之底部形成導電金屬材料以在該等埋入式存取線區域頂部上之該等支柱區域之間延伸，該導電金屬材料被形成以在該等支柱區域之個別支柱區域的正下方在高度上延伸，形成該導電金屬材料包括：直接抵靠該等淺溝渠之底部沈積金屬；以及將該等淺溝渠之底部的矽和該金屬反應以形成該底部上方的導電金屬矽化物，該金屬在該反應前未沈積於直接抵靠該等支柱區域之任何橫向最外表面；形成在高度上自該等支柱區域向外之外部存取線；提供沿著該等埋入式存取線區域及該等外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔，複數個該等支柱區域沿著該等線對在該等通孔中之緊毗鄰者之間間隔；在該等支柱區域中之個別者內提供一記憶體單元；及提供待導電摻雜之該等埋入式存取線區域之該半導體材料，該等外部存取線比一成品電路構造中之該等導電摻雜埋入式存取線區域更導電。
  2. 如請求項1之方法，其包括：在不同時間形成該等淺及深溝渠。
  3. 如請求項1之方法，其包括沿該等埋入式存取線區域之個別者在該等支柱區域中之個別者正下方形成該金屬材料以在高度上與其自身連接。
  4. 如請求項2之方法，其包括縱向地沿該等埋入式存取線區域之個別者，在該等支柱區域中之個別者在高度上之正下方且縱向地在該等支柱區域中之個別者間形成該金屬材料，使得任何一處都不會在縱向上與其自身連接。
  5. 如請求項1之方法，其中至少一些反應在該沈積之前發生。
  6. 如請求項1之方法，其中至少一些反應在該沈積之後發生。
  7. 一種形成一記憶體單元陣列之方法，其包括：形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍，在該等支柱區域下方及其之間且在該等深溝渠之間之該半導體材料之彼等部分包括個別埋入式存取線區域；抵靠該等支柱之側壁形成一介電襯裡；抵靠該等淺溝渠之底部形成導電金屬材料以在該等埋入式存取線區域頂部上之該等支柱區域之間延伸，且在該介電襯裡正下方形成該導電金屬材料，該導電金屬材料被形成以在該等支柱區域之個別支柱區域的正下方在高度上延伸；形成在高度上自該等支柱區域向外之外部存取線；提供沿著該等埋入式存取線區域及該等外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔，複數個該等支柱區域沿著該等線對在該等通孔中之緊毗鄰者之間間隔；在該等支柱區域中之個別者內提供一記憶體單元；及提供待導電摻雜之該等埋入式存取線區域之該半導體材料， 該等外部存取線比一成品電路構造中之該等導電摻雜埋入式存取線區域更導電。
  8. 如請求項7之方法，其包括形成該導電金屬材料以實際上接觸該介電襯裡之一底部表面。
  9. 一種形成一記憶體單元陣列之方法，其包括：形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍，在該等支柱區域下方及其之間且在該等深溝渠之間之該半導體材料之彼等部分包括個別埋入式存取線區域；抵靠該等淺溝渠之底部形成導電金屬材料以在該等埋入式存取線區域頂部上之該等支柱區域之間延伸，且形成該導電金屬材料以在高度上具有一凹弧狀之外表面，該導電金屬材料被形成以在該等支柱區域之個別支柱區域的正下方在高度上延伸；形成在高度上自該等支柱區域向外之外部存取線；提供沿著該等埋入式存取線區域及該等外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔，複數個該等支柱區域沿著該等線對在該等通孔中之緊毗鄰者之間間隔；在該等支柱區域中之個別者內提供一記憶體單元；及提供待導電摻雜之該等埋入式存取線區域之該半導體材料，該等外部存取線比一成品電路構造中之該等導電摻雜埋入式存取線區域更導電。
  10. 如請求項9之方法，其包括抵靠該等支柱之側壁形成一介電襯裡，且在該介電襯裡正下方形成該導電金屬材料，該在高度上具有一凹弧狀之外表面非位於該介電襯裡正下方。
  11. 一種形成一記憶體單元陣列之方法，其包括： 形成相交淺溝渠及深溝渠至半導體材料中在該半導體材料之個別支柱區域周圍，在該等支柱區域下方及其之間且在該等深溝渠之間之該半導體材料之彼等部分包括個別埋入式存取線區域；抵靠該等淺溝渠之底部形成導電金屬材料以在該等埋入式存取線區域頂部上之該等支柱區域之間延伸，且形成該導電金屬材料以在高度上具有一凸弧狀之內表面，該導電金屬材料被形成以在該等支柱區域之個別支柱區域的正下方在高度上延伸；形成在高度上自該等支柱區域向外之外部存取線；提供沿著該等埋入式存取線區域及該等外部存取線中之個別者之線對經間隔且電耦合該等線對之複數個導電通孔，複數個該等支柱區域沿著該等線對在該等通孔中之緊毗鄰者之間間隔；在該等支柱區域中之個別者內提供一記憶體單元；及提供待導電摻雜之該等埋入式存取線區域之該半導體材料，該等外部存取線比一成品電路構造中之該等導電摻雜埋入式存取線區域更導電。
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