TWI493697B - 影像感測裝置及其製造方法 - Google Patents

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Description

影像感測裝置及其製造方法
本發明主要是關於半導體裝置，特別是關於用於背面受到照射的影像感測器的連接墊結構及其製造方法。
影像感測器是提供網格(grid)狀排列的畫素，例如光敏二極體或光學二極體、重設電晶體(reset transistor)、源極追隨電晶體(source follower transistor)、固定層光二極體(pinned layer photodiode)、及或轉移電晶體(transfer transistor)，以用於記錄光的強度或亮度。畫素是藉由電荷載子的累積來對光線產生反應，這些電荷載子是當光線進入/穿越一矽層時所產生的。光線越多，則產生越多電荷。這些電荷載子被感應器所接收而被轉換成後續對其他電路有用的電性訊號，而對適當的應用裝置例如數位相機提供色彩與亮度的資訊。畫素網格的一般形式是包含形成於一矽半導體晶片上的一電荷耦合裝置(charge coupled device；CCD)或互補式金屬-氧化物-半導體(complementary metal oxide semiconductor；CMOS)影像感測器(CMOS image sensor；CIS)。將一半導體晶片納入一電路時，此半導體晶片是經由各種輸入/輸出(input/output；I/O)墊來與外界溝通，這些輸入/輸出墊例如是訊號墊(signal pad)與電源/接地(power/ground；P/G)墊。
第1圖是一影像感測器裝置100的剖面圖，其中影像感測器裝置100是具有一基底102，基底102是夾置於玻璃層108與112之間。玻璃層108是覆蓋而保護形成於一半導體裝置基底150上的畫素陣列104、光學與濾光元件160與一特殊應用積體電路(application-specific integrated circuit；ASIC)106。一間隙151是將玻璃層108與畫素陣列基底150、光學與濾光元件160分離。一組合層110是形成於基底150上，組合層110是具有多層金屬內連線(multi-layer interconnect；MLI)層M1~M3。每個多層金屬內連線具有一層，其包含將一個多層金屬內連線的一部分電性連接至另一個多層金屬內連線的複數個金屬跡線(trace)。一介電材料117則將上述金屬跡線分離，介電材料117亦用於在具有金屬跡線的各層之間形成介層窗(via)層。上述介層窗層具有複數個金屬介層窗116，這些金屬介層窗116是電性連接不同層中的金屬跡線。一導電體或金屬層119是提供一I/O介面而經由側面連接的傾斜連接墊(T-connect pad)(未繪示)來連至晶片以外的電路(off chip circuitry)。傾斜連接墊是連接至形成於金屬層119中的墊部120，金屬層119則是形成於影像感測器裝置100的邊緣。墊部120是藉由介電材料117而與其他的墊部120分離。另外，由於上述的連接是作在影像感測器側，故墊部120是形成於金屬層119的邊緣，並位於特殊應用積體電路106的下方，但未形成於畫素陣列104的下方。
第1圖的影像感測器裝置100是以晶片尺寸封裝(chip scale package；CSP)來製造，以縮減裝置尺寸。其製程包含將一導電體置於整個基底102上。以例如化學機械研磨(chemical-mechanical polishing；CMP)製程來平坦化基底102，藉此移除多餘的導體，以形成墊部120。然而，化學機械研磨已廣為人知是金屬層119例如銅層的製造上的低良率的成因，其原因在於包含介電腐蝕與金屬碟化效應(metal dishing effects)之製造上的問題會發生於具有較大線寬的金屬表面，因此會減少金屬層(銅層)119的厚度，因而增加一內連線與外部電路系統之間的電阻。
第2圖示顯示金屬層119，其中介電材料117的狹縫或區域122是形成於金屬層的複數個貫穿孔中，以避免在化學機械研磨的過程中發生碟化(例如是因為化學機械研磨所形成的下陷或凹面)。然而，如切割線109所示，一切邊(cut edge)可能包含一個狹縫122的一部分，而會對側裝(side mounted)導體提供不適當的著陸表面，而導致因為僅有金屬層120的少數金屬曝露於切割線109所形成的邊緣所造成的I/O特性不良。因此，當以軟金屬例如銅來形成金屬層120時，晶片尺寸封裝的過程通常需要形成一刻痕，其沿著基底102中的一傾斜的切割線114切割，以提供具有足夠的金屬接觸面積之一傾斜連接墊，以確保與金屬層的良好的導電性。
然而，雖然有助於避免因碟化所衍生的問題，但是具刻痕的狹縫金屬層120會浪費珍貴的晶圓面積，例如減少了可用的晶圓面積。
為了解決上述問題，本發明是提供一種影像感測裝置，包含：一裝置基底，其具有一畫素區與一電路區；一畫素陣列，其位於上述裝置基底上並位於上述畫素區中；一控制電路，其位於上述裝置基底上並位於上述畫素區中；一內連線結構，其位於上述畫素陣列及上述控制電路上，上述內連線結構將上述控制電路控制電路電性連接於上述畫素陣列；以及一傳導層，其位於上述內連線結構上；其中上述傳導層的一部分是位於上述畫素區，上述部分是作為一連接墊。
本發明又提供一種影像感測裝置，包含：一裝置基底，其具有一畫素區與一電路區；一畫素陣列，其位於上述裝置基底上並位於上述畫素區中；一控制電路，其位於上述裝置基底上並位於上述畫素區中；一內連線結構，其位於上述畫素陣列及上述控制電路上，上述內連線結構將上述控制電路控制電路電性連接於上述畫素陣列；一傳導層，其位於上述內連線結構上；一載體基底，其位於上述傳導層上；一導通孔，貫穿上述載體基底並電性連接於上述畫素區；其中上述傳導層的一部分是位於上述畫素區，上述部分是作為一連接墊。
本發明再提供一種影像感測裝置的製造方法，包含：在一裝置基底上形成一畫素陣列，上述畫素陣列定義上述裝置基底的一畫素區；在上述裝置基底上形成一控制電路，上述控制電路定義上述裝置基底的一電路區；在上述畫素陣列與上述控制電路上形成一內連線結構，上述內連線結構將上述控制電路電性連接於上述畫素陣列；以及在上述內連線結構上形成一傳導層；其中上述傳導層的一部分是形成於上述畫素區，上述部分是作為一連接墊。
本說明書是在一或多個實施例中提供晶圓級製程(wafer level processing；WLP)來製造背面受到照射的畫素感測器裝置，以使所需的晶圓面積最小化及/或藉由使用一傳導層中的實心導體來改善上述感測器裝置的I/O特性，其中上述傳導層亦稱為一頂部傳導層或一頂部金屬層(後文稱之為「TME」層)。本說明書還提供矽貫穿孔(through silicon via；TSV)技術，以使所需的晶圓面積最小化並改善上述感測器裝置的I/O特性。
應用於積體電路晶片的矽貫穿孔的各種例子已被揭露，例如在美國專利早期公開號US 2009/0224405、US 2009/0051039、與US 2009/()278251中所揭露者，並將這些文獻的標的完全納入本說明書的參考。
第3圖是顯示至少一實施例相關的一影像感測器裝置200，其具有一背面受照射的CMOS影像感測器(CIS)。其他實施例中的影像感測器裝置200可包含一CCD感測器陣列、或是其他已知或未來的影像感測裝置。影像感測器裝置200具有一半導體載體基底202，半導體載體基底202具有相反的第一/上表面202a與第二/下表面202b。影像感測器裝置200還包含一半導體裝置基底250。裝置基底250具有一第一面250a(前面)與一第二面250b(背面)。影像感測器裝置200的一第一區205具有一畫素陣列204，畫素陣列204是形成於裝置基底250的第一面250a上；上述CMOS影像感測器的一第二區207具有一控制電路206例如為一特殊應用積體電路(ASIC)，控制電路206是形成於裝置基底250的第一面250a。本說明書並未限制一定要將畫素陣列204與控制電路206形成於第一面250a。在其他實施例中，畫素陣列204與控制電路206的其中之一或二者可形成於第二面250b上。光學與濾光元件260是形成於裝置基底250的第二面250b上，其位置是對應於畫素陣列204。第二區207是從第一區205延伸至由一切割線209所表示的影像感測器裝置200的一邊緣。在某些實施例中，半導體載體基底202是由一矽(Si)晶圓、一鍺(Ge)晶圓、及/或一矽-鍺(SiGe)晶圓等所形成。畫素陣列204與控制電路206則形成於裝置基底250的一下表面250a中。
在至少一實施例中，一多層內連線(multi-layer interconnect；MLI)層218是形成於裝置基底250的第一面250a上、並位於畫素陣列204與控制電路206之上；而且在至少一實施例中，多層內連線層218是具有至少二個內連線層，例如圖中所示的三個內連線層M1~M3，並藉由金屬間介電(inter-metal dielectric；IMD)層234a~234d將內連線層M1~M3彼此分離，並將內連線層M1~M3內連線層M1~M3與一TME層219分離。每個內連線層M1~M3具有複數個金屬跡線，這些金屬跡線是電性連接每個內連線層M1~M3的某些部分。藉由一介電質217來分離各內連線層M1~M3的上述金屬跡線，而上述介電質217是具有與用以形成金屬間介電層234a~234d的材料類似的材料。金屬間介電層234a~234d亦具有複數個介層窗216，介層窗216是在不同的內連線層M1~M3的金屬跡線之間作電性連接。在至少一實施例中，金屬間介電層234a~234d所包含的材料是例如二氧化矽、氮化矽、氧氮化矽(silicon oxynitride)、聚醯亞胺(polyimide)、旋塗玻璃(spin-on glass；SOG)、摻氟的二氧化矽玻璃(fluoride-doped silicate glass；FSG)、摻碳的氧化矽(carbon doped silicon oxide)、黑鑽石(DIAMONDTM ；可自美國加州的Santa Clara的應用材料取得)、乾凝膠(XEROGELTM )、氣凝膠(AEROGELTM )、氟化非晶碳(amorphous fluorinated carbon)、聚對二甲苯基(parylene)、雙苯並環丁烯(bis-benzocyclobutene；BCB)、芳香族碳氫化合物(SILKTM ；可自美國密西根州的Midland的Dow Chemical取得)、聚醯亞胺(polyimide)、及/或適當的材料。在至少一實施例中，是以包含旋轉塗佈法(spin-on)、化學氣相沈積法(chemical vapor deposition；CVD)、濺鍍、或其他適當的製程的技術，來形成上述金屬間介電層。
在某些實施例中，內連線層M1~M3與介層窗216是具有一金屬或金屬合金(例如為Al、Cu、或Ag)、一金屬矽化物等，並在畫素陣列204與控制電路206之間提供電性連接，也在控制電路206與TME層219之間提供電性連接。根據畫素陣列204與控制電路206的內連線與外部連線的需求，是藉由介層窗216來電性連接內連線層M1~M3，其中介層窗216是由貫穿金屬間介電層234a~234c的導通孔、與置於每個導通孔中的貫穿電極所形成。
TME層219是藉由在金屬間介電層234d上沉積一導電體例如為一金屬或金屬合金(例如為Al、Cu、或Ag)、一金屬矽化物等所形成。在形成TME層219之後，藉由平坦化TME層219來移除TME層219的多餘導體，而TME層219的平坦化是使用例如化學機械研磨(chemical-mechanical polishing；CMP)的製程。不像第1圖所示之影像感測器裝置100的狹縫金屬墊部120，TME層219是具有複數個實心墊部220，實心墊部220是從第二區207延伸至第一區205中。而在實心墊部220的導電體的實心層中，並未形成有任何貫穿孔。另外，實心墊部220之位於第一區205中的延伸部，是作為一實心墊220p。TME層219的實心墊部220是藉由與金屬間介電層234a~234d的材料類似的介電質而分離。由於形成於TME層219中的任何實心墊220p已不再作為側裝(side mounted)導體之用，TME層219中的實心墊部220就不需要太大。這些金屬區域的大小僅需要足以連接於下列二者之間即可：(i)任何後文所敘述的矽貫穿孔；(ii)經由例如貫穿金屬間介電層234d的一介層窗232而連至內連線層M3的連接結構。因此，可以避免相關文獻中的側裝導體相關的化學機械研磨與良率的議題或至少將其減至最小。
在某些實施例中，TME層219是藉由形成於半導體載體基底202的第一區205中的各自的矽貫穿孔222，來訂出電性訊號例如I/O訊號、電源與接地之從控制電路206到各自的端子228的路線。而為了簡化，在第3圖中僅繪示一個端子228與相關的矽貫穿孔222。由於已不再使用側裝導體，端子228就不再需要位於影像感測器裝置200的邊緣，而可以將其置於第二/下表面202b上的任意位置。因此，端子228可形成於第一區205的下方、或是第二區207的下方。在某些實施例中，矽貫穿孔222是形成於第一區205中。在第一區205中形成矽貫穿孔222會在第二區207中留下較多的空間給端子228，因此封裝後的影像感測器裝置200僅會略大於封裝前的影像感測器裝置200。
在完成TME層219的形成之後，是以銲線的技術將半導體載體基底202接合於TME層219。在某些實施例中，在將半導體載體基底202接合於TME層219之前，是在TME層219的表面上以氧化矽或氮化矽形成一絕緣層。此絕緣層可避免TME層219與半導體載體基底202之間的電性連接。在其他實施例中，是在將半導體載體基底202接合於TME層219之前，將此絕緣層形成於半導體載體基底202上、或是在TME層219與半導體載體基底202上均形成此絕緣層。
矽貫穿孔222是在晶圓接合之後形成於第一區205中，其包含貫穿一導通孔236的一電極224，導通孔236是貫穿半導體載體基底202。影像感測器裝置200是包含一導體重佈層226，導體重佈層226是形成於半導體載體基底202的第二/下表面202上，以提供到達端子228的電性傳導。在某些實施例中，導體重佈層226是視需求而選擇性設置的。
如第3圖所示，在某些實施例中，在第一區205中以及(i)第一區205中的構件與(ii)形成於第一區205中的TME層219之間，並無直接的電性路徑。這是因為在某些實施例中，所有的訊號與電源均被繞線至第二區207，而未使用第一區205。換句話說，從畫素陣列204至TME層219或是從介電質217至畫素陣列204的電性連接，是在第二區207中完成。在至少某些實施例中，從畫素陣列204至TME層219或是從介電質217至畫素陣列204的電性連接，是唯獨/整個在第二區207中完成。換句話說，並無直接的電性路徑是整個位在第一區205中以及(i)第一區205中的構件與(ii)形成於第一區205中的TME層219之間者。
第3圖是繪示一實施例，其中導通孔236是貫穿半導體載體基底202及TME層219的至少一部分230。另外在至少一實施例中，是將導通孔236形成為漸細的形狀(例如具有逐漸減少的截面積，而為垂直延伸長度的函數)。在另外的實施例中，可將導通孔236改形成為具有實質上為常數的截面積。
在某些實施例中，是使用雷射鑽孔(laser drilling)來形成導通孔236。然而，在至少一替補的實施例中，是使用乾蝕刻製程來形成導通孔236，其中先將一蝕刻罩幕形成於半導體載體基底202的第二/下表面202b上，以定義導通孔236的一開口。然後，使用上述蝕刻罩幕來施行乾蝕刻，以保護上述開口周圍的半導體載體基底202。另外，在另一替補的實施例中，是使用溼蝕刻製程來形成導通孔236。
在完成導通孔236的形成之後，在半導體載體基底202的第二/下表面202b上一包含導通孔236的側壁與底部，形成一間隔物絕緣層238。在某些實施例中，可以氧化矽或氮化矽來形成間隔物絕緣層238。在某些實施例中，是使用化學氣相沉積法(CVD)或旋轉塗佈法來形成間隔物絕緣層238。
然後，蝕刻位於導通孔236的底部的間隔物絕緣層238，直到底部231為止，以曝露出TME層219中的墊部220。為了達成此目的，可使用任何已知或未來發展出的圖形化與蝕刻技術。
在一替換的實施例中，是在將半導體載體基底202接合於TME層219之前，沿著間隔物絕緣層238來形成導通孔236。在本實施例中，是先形成未貫穿半導體載體基底202的導通孔236，再接著形成間隔物絕緣層238，然後從第一/上表面202a將半導體載體基底202薄化，以打開導通孔236並移除任何位於導通孔236的底部之間隔物絕緣層238。隨後，將半導體載體基底202接合於TME層219。
在一實施例中，是使用鋁(Al)的物理氣相沉積(physical vapor deposition；PVD)的沉積方法來形成電極224；在另一實施例中，是先在導通孔236中的間隔物絕緣層238的曝露的內表面鍍上銅的種子層，之後以一或多種導體材料填滿(或部分填滿)導通孔236。用來形成電極224的上述導體材料可包含一金屬(或金屬合金)，例如為鋁(Al)或銅(Cu)、及/或一金屬矽化物等。
在某些實施例中，電極224是完全填滿導通孔236而與TME層219連接。在其他實施例中，電極224是覆蓋間隔物絕緣層238的表面而與TME層219連接。另外，在某些實施例中，電極224是包含與一特定的導體材料有關的一或多種的阻障層。可以額外地圖形化上述阻障層及/或導電層，以在形成於半導體載體基底202的第二/下表面202b上的間隔物絕緣層238上，形成導體重佈層226。導體重佈層226可作為電極224的一水平重佈部分，可將導體的端子228放置在與導通孔236有些距離的位置。
在某些實施例中，一分離絕緣層240是形成於半導體載體基底202的第二/下表面202b上，並位於間隔物絕緣層238上，且曝露出電極224的一部分(例如重佈層226)。在某些實施例中，是使用化學氣相沉積(CVD)或旋轉塗佈法來形成分離絕緣層240。通常會在分離絕緣層240形成一或多個開口以使電極224與端子228電性連接。在第3圖的實施例中，端子228是如圖所示為軟銲料凸塊(solder bump)或軟銲料球狀物(solder ball)。然而，端子228可具有任何適當的幾何形狀，並可使用數種技術的任一種來製造。
在至少一實施例中，在分離絕緣層240中而可將重佈層226連接於端子228的開口(未繪示)，是沿著電極224的重佈層226而水平設置。然而在其他實施例中，上述開口的設置是使端子228被放置在電極224的正下方(例如垂直地對準電極224)。在這樣的實施例中，可以省略重佈層226的設置。
在某些實施例中，一覆蓋層208是形成於半導體裝置基底250的上方，且是由一透明材料例如玻璃所形成，以促進入射光的傳播而到達畫素陣列204。在某些實施例中，一間隙251是形成於覆蓋層208與半導體裝置基底250之間。在其他實施例中，一保護環(guard ring)結構(未繪示)是嵌入半導體裝置基底250中而位於畫素陣列204的正上方以防止畫素陣列204的串音(crosstalk)例如光的散射或相鄰畫素之間的電荷載體的散射。
無論是具體實施於一系統或一半導體封裝體中，本發明在一或多個實施例中所揭露的影像感測器裝置200，是提供了I/O端子特性的改善及/或有助於使習知的晶片尺寸封裝製程所浪費的晶圓區域最小化。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．影像感測器裝置
102．．．基底
104．．．畫素陣列
106．．．特殊應用積體電路
108．．．玻璃層
109．．．切割線
110．．．組合層
112．．．玻璃層
114．．．傾斜的切割線
116．．．金屬介層窗
117．．．介電材料
119．．．導電體或金屬層
120．．．墊部(金屬層)(狹縫金屬層)
122．．．狹縫或區域
150．．．基底
151．．．間隙
160．．．光學與濾光元件
200．．．影像感測器裝置
202．．．半導體載體基底
202a．．．第一/上表面
202b．．．第二/下表面
204．．．畫素陣列
205．．．第一區
205a．．．第一面(下表面)
205b．．．第二面
206．．．控制電路
207．．．第二區
208．．．覆蓋層
209．．．切割線
216．．．介層窗
217．．．介電質
218．．．多層內連線層
219．．．TME層
220．．．實心墊部
220p．．．實心墊
222．．．矽貫穿孔
224．．．電極
226．．．重佈層
228．．．端子
230．．．部分
231．．．底部
232．．．介層窗
234a．．．金屬間介電層
234b．．．金屬間介電層
234c．．．金屬間介電層
234d．．．金屬間介電層
236．．．導通孔
238．．．間隔物絕緣層
240．．．分離絕緣層
250．．．裝置基底
250a．．．第一面
250b．．．第二面
251．．．間隙
260．．．光學與濾光元件
M1．．．金屬內連線層
M2．．．金屬內連線層
M3．．．(金屬)內連線層
第1圖為一剖面圖，是顯示相關製程的一影像感測器裝置。
第2圖為一俯視圖，是顯示第1圖的影像感測器裝置之一狹縫金屬內連線層。
第3圖為一剖面圖，是顯示一實施例之一影像感測器裝置。
200．．．影像感測器裝置
202．．．半導體載體基底
202a．．．第一/上表面
202b．．．第二/下表面
204．．．畫素陣列
205．．．第一區
205a．．．第一面(下表面)
205b．．．第二面
206．．．控制電路
207．．．第二區
208．．．覆蓋層
209．．．切割線
216．．．介層窗
217．．．介電質
218．．．多層內連線層
219．．．TME層
220．．．實心墊部
220p．．．實心墊
222．．．矽貫穿孔
224．．．電極
226．．．重佈層
228．．．端子
230．．．部分
231．．．底部
232．．．介層窗
234a．．．金屬間介電層
234b．．．金屬間介電層
234c．．．金屬間介電層
234d．．．金屬間介電層
236．．．導通孔
238．．．間隔物絕緣層
240．．．分離絕緣層
250．．．裝置基底
250a．．．第一面
250b．．．第二面
251．．．間隙
260．．．光學與濾光元件
M1．．．金屬內連線層
M2．．．金屬內連線層
M3．．．(金屬)內連線層

Claims (11)

  1. 一種影像感測裝置，包含：一裝置基底，其具有一畫素區與一電路區；一畫素陣列，其位於該裝置基底上並位於該畫素區中；一控制電路，其位於該裝置基底上並位於該電路區中；一內連線結構，其位於該畫素陣列及該控制電路上，該內連線結構將該控制電路電性連接於該畫素陣列；一傳導層，其位於該內連線結構上，從該電路區延伸至該畫素區中；一載體基底，其位於該傳導層上；以及一導通孔，完全在該畫素區範圍內貫穿該載體基底並電性連接於該傳導層；其中該傳導層的位於該畫素區的部分是作為一連接墊。
  2. 如申請專利範圍第1項所述之影像感測裝置，其中該連接墊是實心的。
  3. 如申請專利範圍第1項所述之影像感測裝置，更包含一重佈層，該重佈層在該畫素區中的位置電性連接該導通孔。
  4. 如申請專利範圍第1項所述之影像感測裝置，其中該導通孔具有漸細的寬度或常數的寬度。
  5. 如申請專利範圍第3項所述之影像感測裝置，其中該導通孔延伸至該傳導層中。
  6. 如申請專利範圍第3項所述之影像感測裝置，更包 含一絕緣層，其圍繞該導通孔的側壁。
  7. 如申請專利範圍第1項所述之影像感測裝置，其中該裝置基底具有一前面與一背面，該影像感測裝置是背面受照射的影像感測裝置，而該畫素陣列是位於該裝置基底的前面。
  8. 一種影像感測裝置的製造方法，包含：在一裝置基底上形成一畫素陣列，該畫素陣列定義該裝置基底的一畫素區；在該裝置基底上形成一控制電路，該控制電路定義該裝置基底的一電路區；在該畫素陣列與該控制電路上形成一內連線結構，該內連線結構將該控制電路電性連接於該畫素陣列；在該內連線結構上形成一傳導層，該傳導層從該電路區延伸至該畫素區中；將一載體基底連接於該傳導層；形成一導通孔，其完全在該畫素區範圍內穿透該載體基底，該載體基底是電性連接於該傳導層；以及在該內連線結構上形成一傳導層；其中該傳導層的形成於該畫素區的部分是作為一連接墊。
  9. 如申請專利範圍第8項所述之影像感測裝置的製造方法，其中該連接墊是由實心的導體所形成。
  10. 如申請專利範圍第8項所述之影像感測裝置的製造方法，其中該導通孔是形成於該連接墊上；及 一絕緣層是形成於該導通孔的一側壁上。
  11. 如申請專利範圍第8項所述之影像感測裝置的製造方法，其中該裝置基底具有一前面與一背面，而該影像感測裝置是從該背面受到照射，且該畫素陣列是形成於該裝置基底的前面。
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