TWI363350B - A method circuit and system for determining a reference voltage - Google Patents

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TWI363350B
TWI363350B TW093132725A TW93132725A TWI363350B TW I363350 B TWI363350 B TW I363350B TW 093132725 A TW093132725 A TW 093132725A TW 93132725 A TW93132725 A TW 93132725A TW I363350 B TWI363350 B TW I363350B
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Description

1363350 九、發明說明： I：發明戶斤屬之技術領域3 發明領域 本發明通常有關非依電性記憶體（“NVM”）晶胞之領 5 域，更特別地，本發明有關一種用以選擇一個或更多的晶 胞之參考電壓為了讀取在一記憶體晶胞陣列中的一個或更 多的記憶體晶胞的方法與系統。 L先前技袖T 3 發明背景 10 NVM晶胞通常是利用一個或更多的參考結構或晶胞 來操作（例如，規劃、讀取及清除），該個或更多的參考結構 或晶胞中的每一個可對照一記憶體晶胞為了決定該記憶體 晶胞被操作的一條件或狀態而操作來比較。依照所熟知 的，一NVM晶胞的狀態可由其臨界電壓，係晶胞開始傳導 15 電流所在之電壓，來定義與決定。一NVM晶胞的臨界電壓 位準通常是與儲存於晶胞的一電荷儲存區域中的電荷量相 關聯，不同的電壓範圍係與一 NVM晶胞的不同狀態相關。 第1A圖顯示一圖描述一二位元NVM晶胞在清除與規劃的 兩個狀態間之邊界、及在該兩個狀態之間的緩衝區域。 20 通常，為了決定一NVM晶胞是否是在一特定狀態，例 如清除、規劃、或規劃在一多位準晶胞（“MLC”）當中複 數可能規劃狀態之一，該晶胞的臨界位準係與一參考結構 或是設定有臨界位準之晶胞的臨界位準比較，或用已知的 其它方式，在一有關該特定狀態被測試的電壓位準。將一 5 NVM晶胞的臨界位準與一參考晶胞的臨界位準比較通常是 利用一感測放大技或類似電路來完成。為了決定該NVM的 晶胞狀態，用以比較一NVM的臨界電壓對照一個或更多的 參考晶胞或結構的私界電壓的不同技術係為熟知並可應用 至本發明。目前已知或來自未來用以比較參考晶胞或結構 的臨界電歷位準對照NVM晶胞的任何方法或電路nvm晶 胞係可應用到本發明。 當規劃一NVM晶胞到一所要的狀態時，在每一規割脈 衝之後，一NVM晶胞的臨界值係可對照一具有設定在一定 義如“計畫證實”位準之電壓位準的參考臨界值的參考晶 胞來比較。具有一設定在一被定義為該給予狀態的古十 畫證實’’位準之電壓位準的臨界電壓之參考晶胞係可與被 規劃（即，被充電）之晶胞的臨界電壓來比較，為了決定—被 規劃的電荷储存區域或晶胞區域是否已充分被充電，以便 使該晶胞在—可被視為“規劃”在該所要狀態的條件。 當讀取一NVM晶胞時，為了決定它是否是在—特別狀 態，該晶胞的臨界電壓係可對照一具有—被定義為兮特定 狀態的一“讀取”位準之參考臨界電壓的參考晶胞來比 較。一 “讀取”位準通常被設定低於一 “計畫證實，，位準 且高於該清除證實位準，為了補償可能於操作期間所發生 的電壓漂移。若該晶胞的Vt係高於該讀取參考的時，兮曰 胞的一邏輯狀態被定義為“0”並且若是較低時，則為 “ 1 ” 1 0 在一MLC中，兩個或更多的規劃位準可以共同存在同 1363350 一晶胞上，如第1B圖所繪。在一MLC晶胞是被讀取以決定 該晶胞所在的該等複數邏輯狀態之一的情況下，至少兩個 讀取參考晶胞必須被使用。於讀取操作期間，必須被決定 的是該MLC晶胞的臨界是在由讀取參考晶胞所定義的兩個 5 或更多的臨界電壓所限制的三個或更多的區域中之一。如 第1B圖所描繪的，定義一 MLC中的一給予狀態的該等電壓 臨界邊界通常是相當小於一二位元NVM晶胞的。對目前所 作出的參考，第1B圖說明一MLC的四個不銅臨界電壓區 域，其中每一區域係相關於該MLC的該等歸換狀態中之一 10 或該MLC的清除狀態。因為一 MLC中電位臨界電壓（例如3 伏特至9伏特）的一相當固定範圍需要被分成數個子範圍或 區域，所以一 MLC中每一子範圍或區域的大小通常是小於 一二位元NVM晶胞的一區域，其二位元晶胞僅需要兩個電 壓臨界區域，如第1A圖所見。 15 一 N V Μ晶胞的電壓臨界很少保持固態影像感測裝置 定，臨界電壓漂移是一種現象其可能導致一記憶體晶胞的 臨界電壓的大變化。由於電荷從該晶胞的電荷儲存區域的 電荷洩漏、溫度變化、以及由於鄰近NVM晶胞操作的干擾， 這些變化可能發生。對目前所作出的參考，第2圖顯示一描 20 繪有關一示範MLC的兩個計晝狀態由於漂移的臨界電壓 (Vt)變化圖，作為一10週期與1000週期的時間函數。如圖中 所見，電壓漂移可能發生在許多晶胞、並可能發生在這些 晶胞的一相關圖案中。同樣已知的是該漂移的大小與方向 取決於該NVM經過計晝與清除週期的次數以及一MLC的 7 規劃位準。同樣已知的是晶胞中的偏移（Vt)可以是在向上或 向下的方向。 s己憶體晶胞之臨界電歷變化可能導致狀態的不正確讀 取並可能進一步導致該記憶體陣列中資料的訛誤。電壓漂 移是MLC晶胞中的特別問題其中有關每一規劃狀態的vt區 域或子區域是相對小於一典型二位元晶胞的。 為了降低資料遺失或由於在一NVM陣列之晶胞的臨 界電壓漂移的資料訛誤，應為該NVM陣列中晶胞的臨界電 壓漂移來補償。對於—給予NVM陣列，可能要求提供—個 或一組參考晶胞其參考臨界電壓是從所定義的證實臨界電 壓偏移有關藉由要被讀取之NVM晶胞所經歷的實際電壓漂 移的某個值。對於—種決定一組參考電壓位準的有效且可 靠之方法有一熟知的需要，其可包容在一NVM陣列中晶胞 的臨界電壓的變化、並以該等決定的參考電壓來建立參考 晶胞。 C 明内】 發明概要 本發明是一種用以決定一參考電壓的方法、電路級系 統’本發_-些實施例有關—種用以建立被用於操作(例 如，讀取)在一NVM區塊或陣列中之晶胞的一組操作參考晶 胞之系統、方法及電路1照本發明之科，利用兩組或 更多組測試參考晶胞中的每—個，其中每組測試晶胞可產 生或否則提供至少該組測試參考晶胞彼此稍微偏移的參考 電壓，該VN應誠陣列中至少—子組之晶胞可被讀取。 對於用來讀取該VNM區塊中該至少一子組的每—組測試參 考晶胞’一頃取錯誤率可被計算或否則被決定。有關一相 對低讀取錯誤率的一組測試參考晶胞可被選擇作為要被用 於操作（例如，讀取)在該NVM區塊或陣列中、在該子組晶 胞之外的其它晶胞，在一另外實施例中，該選擇組之測試 參考晶胞可被用來建立具有實質上等於該選擇測試組的參 考電壓之一操作組的參考晶胞。 圖式簡單說明 被視為本發明的主題特別被指出並清楚地請求在說明 書的最終部分。然而，本發關於機構與操作方法二者， j同其目的、特徵與優點最好可藉由參考隨著該等附圖來 δ買取的以下非限制詳細說明而了解，其中： 第1Α圖疋有關一二位元NVm晶胞之不同狀態的不銅 位 ^界電㈣1解說明，其中計晝證實與讀取證實臨界 準一者疋顯而易見的； ㈣圖是不同臨界電壓，其每—個有關一多位準晶胞 )的—不同計畫狀態之邊界，的-圖解說明； 第2圖是—圖說明，由於依照—時間函數之^漂移_ 個週期，在有關_示範多位準晶胞(mlc)的每 °晝狀態之臨界電壓中的所測量的變化； 第3圖是一根據本發明 本發月的—些貫施例的-種選擇要被 :::作，區塊或陣列的-組參考晶胞之方法的流程 第4圖是一根據本發明的— 些實施例支持第3圖之方法 的一種實施之NVM陣列的一種可能結構之方塊圖說明；及 第5圖有關一 NVM陣列用以建立並利用具有實質上等 於一選擇測試組之參考電壓的一組操作參考晶胞的一種可 能結構之方塊圖說明。 將察知的是，對於這些非限制說明的簡明與清晰，圖 式中所示之元件係不必要依刻度來繪製。例如，為了清晰 一些元件的尺寸相對於其它元件可能是誇張的，另外，考 慮適當之處，參考數字在該等圖式中可被重複以指示對應 或類似的元件。 較佳實施例之詳細說明 在以下詳細說明中，為了提供本發明徹底了解，許多 特定細節被提出。然而，對熟知此技藝者所了解的是，本 發明不須這些特定細節而可被實施。在其它例子中，熟知 的方法與程序未被詳細說明以便不混淆本發明。 本發明是一種用以決定一參考電壓的方法、電路級系 統。本發明的一些實施例有關一種用以建立被用於操作（例 如，讀取)在一NVM區塊或陣列中之晶胞的一組操作參考晶 胞之系統、方法及電路。依照本發明之部分，利用兩組或 更夕組測試參考晶胞中的每一個，其中每組測試晶胞可產 生或否則提供至少該組測試參考晶胞彼此稍微偏移的參考 電壓，該VNM區塊或陣列中至少一子組之晶胞可被讀取。 對於用來讀取該VNM區塊中該至少一子組的每一組測試參 考晶胞，一讀取錯誤率可被計算或否則被決定。有關—相 對低讀取錯誤率的一組測試參考晶胞可被選擇作為要被用 於操作（例如，讀取)在該NVM區塊或陣列中、在該子組晶 皰之外的其它晶胞’在一另外實施例中，該選擇組之測試 參考晶胞可被用來建立具有實質上等於該選擇測試組的參 考電壓之一操作組的參考晶胞。 根據本發明的一些實施例’第3圖，其是選擇一組要被 用於操作一NVM區塊或陣列的參考晶胞之方法的該等步驟 的流程圖說明，目前成為參考。依照本發明一些實施例的 部分’對於具有一相關錯誤檢測特徵並與N組測試參考晶胞 相關的一軌與NVM區塊或陣列，一組計數器，n’起初可被設 到1 (方塊310)。接著’苐η組測試參考晶胞，起初第1設定， 可被用來讀取該N VM區塊中的至少一子組（方塊32〇)。 在方滅320的資料讀取可被用來決定一有關第η組測試 參考晶胞錯誤率（方塊330)。根據本發明的些實施例，該 NVM區塊中該至少一子組可以是該nVm區塊中的一重新 定義部分或區段其中來源資料被儲存在與規劃期間所取得 之額外錯誤檢測資料/碼一起的NVM晶胞。該讀取錯誤率係 可利用種種錯誤率取樣及/或錯誤檢測技術，例如，同等位 兀、依封包内容之計算值(checksum)、CRC及不同的其它技 術，來決定。目前已知或將在未來取得的任何錯誤檢測編 碼及或/估算技術係可應用至本發明。 —旦一錯誤率利用第!!組測試參考晶胞被計算或不然 被計算給該N V Μ區塊中至少一子組，有關第η組測試參考晶 胞之錯誤率可被記錄（方塊34〇)。該計數器，η，於是被遞增丄 1363350 (方塊350)，並且該計數器可被檢查來查看新的，n，是否等於 N+1，一大於測試參考晶胞組之總數量之值（方塊36〇)。假 使新的’η’小於（不等於)N+1方塊320-360可被重複，並因此 有關s玄4測試參考晶胞中每一個使用以讀取該Nvm區塊中 5至少一子組的測物率可被決定與記錄。 一旦該計數器’η’等於N+1、並且有關該等測試組中每 一個的錯誤率已被決定，有關一相對低(例如，最低)讀取錯 誤率的該組參考測試晶胞可被選擇（方塊37〇)。該選擇組的 參考晶胞可被用來操作在NVM區塊或陣列上之晶胞（方塊 〇 380)、或可被用來建立一操作組參考晶胞其參考臨界電壓 實質上對應該選擇組的該等參考臨界電壓（方塊％⑴以致 所建立的操作組可被用來操作該NVM陣列中的晶胞。 以上說明就一種建立要被用於操作一NVM區塊晶胞 15 ^車列的一組操作參考晶胞之方法的一個實施例舉例說 :應'主思的是，本發明的其它實施例可脫離以上說明。 書:選擇測疋可用來作為—操作參考組、可被絲選擇或規 -操作組、或可被用來調整在一組可調整參考結構的參 f位準。此外，本發明之方法可在包含可以是目前已知或 2〇疋部在未來被取得的硬體及/或軟體模組種種實行來完 成以下參考第4圖，於此根據本發明一些實施例來說明一 2立—組被用於操作—NVM區塊或陣列的晶胞之操作參 考晶胞的方法的可能實行之範例。 第4圖，其是— NVM陣列400的的方塊圖說明，目前成 為參考。依照本發明一些實施例的部分，用以操作該Μ· 12 1363350 區鬼或陣列400的電路系統4〇1可包含一控制器“ο、一可控 制電壓供應器412'—感測放大純4及兩個或更多組測試 ，考即胞432、434及436。每組測試參考晶胞432、434及436 可包含兩個或更多測試參考晶胞，每組測試參考晶胞432、 及436可具有彼此組的測試參考晶胞至少稍微偏移的參 考電壓。例如，每組測試參考晶胞(例如，432)係可遞增偏 移’以致每組係可相關於一串臨界電壓其係梢微高於一相 關於先如組測試參考晶胞的一對應串臨界電壓（第一組除 外）°依照另—範例，若該第-組測試參考晶胞包含具有參 10考電壓之晶胞；晶胞1 = 4.2V，晶胞2 = 5.2V，晶胞3 = 6.2V， 該第二組可包含具有參考電壓偏移之晶胞，以致丨晶胞1 = 4.3V，晶胞2 = 5·3ν，晶胞3 = 63v等。 在所示之實施例中’該控制器41〇可實施該計數 器’η’（未示）’然而，任何其它結構，包含但不限於一特殊 15的計數器模組，亦可被使用。該控制器410可被規劃來控制 該可控制電壓源412與該感測放大器414的操作。根據本發 明的一些實施例，諸如第3圖所說明的實施例，該控制器41 〇 起初可將該參考測試組計數器，η，設定到1，接著，該控制器 410可操作該可控制電壓源412、並利用第η組測試參考晶胞 20 (最初的第一組432)以便讀取該NVM區塊或陣列中的至少 一子組晶胞。依照本發明一些實施例的部分，該控制器41〇 可命令該電壓源4 i 2將遞增增加的電壓脈衝施加至該子組 區域10 2中的每—記憶體晶胞並至該第n組測試參考晶胞 (例士 432)中的—個或更多測試參考晶胞。該子組區域々ο: 13 1363350 中的每一記憶體晶胞之臨界電壓’例如利用感測放大器 414，係可對照第η組測試參考晶胞中的一個或更多測試參 考晶胞(例如’ 432)之臨界電壓來比較。藉由對照自第^組測 試參考晶胞的參考晶胞的臨界電壓來比較該等晶胞的臨界 5電壓，該子組晶胞4〇2中的每一晶胞之狀態可被讀取或被決 定。為了決定該記憶體晶胞的狀態，用以對照一個或更多 參考晶胞及/或結構的來比較一記憶體晶胞的臨界電壓的 不同其它技術係為熟知並且可根據本發明的另外實施例來 實施。
10 該控制器410可接收讀取自該子組區域402中的NVM 晶胞之資料，該控制器410可處理該資料、並可決定一有關 被用來讀取該子組區域402中之記憶體晶胞的第η組測試參 考晶胞的讀取錯誤率。該讀取錯誤率係可利用種種錯誤率 取樣及/或錯誤檢測技術’例如’同等位元、依封包内容之 15 計算值(checksum)、CRC及不同的其它技術，來決定。該子 組區域402及/或該NVM區塊400的任何其它元件及/或包含 一可能需要的任何附加元件的補充電路系統4〇1可被規劃 來支持該錯誤率取樣及/或錯誤檢測技術之選擇。在所示的 實施例中，該子組區域402可包含一個或更多同等位元（有 20 記戒的Pn)在支持同等檢查錯誤檢測。該控制器41 〇可被規割 來處理讀取自該子組區域402之資料並根據同等檢查錯誤 檢測來決定一讀取錯誤率。在本發明的一例外實施例，可 包含一分開的錯誤編碼與檢測電路(未示）。 一經計算，該控制器410可内部地記錄每組測試參考晶 14 1363350 胞或結構的讀取錯誤率或於—於a ^丄 S弋錯誤率表416,其錯誤率 表可為該NVM區塊或陣列的—部份 一方式來記錄以維持每個記錄的讀 的β玄組測试參考晶胞之關係 該讀取錯誤率係可以 取錯誤率與用來產生它 5 牡对於弟η組測試參考 匕建立一讀取錯誤率j 後，該技術器可被命令將’n，增知^ 。該控制器410可考慮$ 檢查’η’的新值是否已超過測試灸 ，亏日日胞組的數量。若4 此，則決定並記錄一有關每組測 貝考晶胞的讀取錯誤率^ 處理可被該控制器410停止。換今+ l 、。之，決定並記錄一讀取金 誤率之處理對於該等N組測試泉者B / 5日日胞（例如，432、4342 436)中的每一個可被重複。
10 該控制器彻然後可從該等記錄的讀取錯誤率中選擇 一相對低的(例如，最低的）讀取錯誤率。有關該所選相對低 的讀取錯誤率該組測試參考晶胞可被選為被用於操作該 15 NVM區塊或陣列之晶胞的該組操作參考晶胞。根據本發 明的-個隨意實施例’該控制器彻亦可決^有關該所選相 對低的讀取錯誤率之選擇的測試組有關的一組參考電壓， s玄組參考電壓可被儲存，以致該儲存組參考電壓與該選擇 組測試參考晶胞(例如，432)的關係被維持。 20 根據本發明的一些實施例，若該控制器410決定出該等 產生的s賣取錯誤率中多於一個’每一個係有關一不同組的 測s式參考晶胞，是最低的，例如，當兩個或更多相等讀取 錯誤率同樣是最低的時，額外的處理可能需要來決定哪一 、’’且疋較可能來提供一較低的讀取錯誤率。例如，產生並記
15 理組剩試參考晶胞中每一個的讀取錯誤率之處 複。或^ 或在該NVM區塊中的一額外子組被重 一 ”疋。"等取低讀取錯誤率中的—個可被任意選擇。 5 ^分來從該等組測 相針^曰胞(例如’432、撕436)中選出被期望來提供一 試夫老曰貝取錯誤率之組。既然如此’例如，在利用每組測 ^日日胞來讀取該NVM區塊中至少—子組， 論的、並產哇_士 ΒΒ ^οΐ 有關該所用之組的讀取錯誤率之後，
:錯誤率可被檢查。若該讀取錯誤率是在一預定臨界以 s則有關該6賣取錯誤率可被選擇與記錄的該組測試參考 曰道及產生並記錄—讀取錯誤率之處理可在檢查所有測 試=之前被停止。根據本發明又另外實施例，若該等產生 」貝取錯轉巾沒_個落在該預定臨界以下則該最低錯 誤率係可根據上述討論來討論。 。在本發明的—另外實施例，該選擇組的測試參考晶胞
可破用來建立具有實質上等於該選擇測試組之參考電壓的 一操作組參考晶胞。 現在參考第5圖，其是一用已建立並利用具有實質上等 於選擇測試組的參考電壓的_組操作參考晶胞之NVM的 2〇 種可旎結構之說明。第5圖所示之補充電路系統401實質 上可相似於第4圖所示者並可利用額外的一組全球參考晶 胞520與一偏移電路510以相似方式來操作。 起初，該補充電路系統401與該NVM區塊4〇〇可被操作 來決定一有關兩個或更多組測試參考晶胞432、434及436中 16 1363350 每一個的讀取錯誤率、並且來選出該兩個或更多組測試參 考bs胞432、434及436中有關一相對低的（例如，最低的）讀 取錯誤率的-個。接著，該選擇組測試參考晶胞可被用來 決定來自該組全球參考晶胞520中一個或更多全球參考晶 5胞之偏移值。該等偏移值可被直接或經由該控制器410輸入 至一偏移電路510。該偏移電路510，單獨或與一可控制電 壓源412結合，可採取將來自該組全球參考晶胞52〇中全球 參考晶胞的一個或更多參考電壓偏移。在一個實施例中， δ亥偏移電路510可被規劃來偏移該等全球參考晶胞的該等 10參考電壓，以至該全球參考組520中參考晶胞的該等參考電 壓實質賞可等於該選擇測試組中對應的參考晶胞。 在本發明的另一實施例中，有關該選擇測試組的一組 參考電壓係可藉由該控制器410來獲得。依以上所討論，該 組參考電壓可被記錄，例如，於該錯誤率表416。既然這樣， 15該組參考電壓資料係可藉由簡單地自該表416取回相關值 來獲得。該控制器410可命令該偏移電路510根據該組參考 電壓來將該組全球參考晶胞520中一個或更多參考晶胞的 臨界電壓偏移。在本發明的又一實施例中，該控制器41〇可 命令該偏移電路510將該組全球參考晶胞520中一個或更多 20 全球參考晶胞的臨界電壓偏移，以致該組全球參考晶胞520 的該等臨界電壓實質上係可等於該選擇測試組的該等臨界 電壓。 根據本發明的另外實施例，該偏移電路510與該組全球 參考晶胞520可以一儲庫的參考晶胞(未示）代替。該儲庫參 17 考晶胞可包含兩個或更多參考晶胞，該儲庫中的每一參考 晶胞係從該儲庫中其它參考晶胞遞增偏移。例如，該儲庫 中母-參考晶胞可具有—臨界電壓其是稱微高於該先前參 考晶胞的轉電壓（第—參考晶胞除外）。 5 減本發明的—些實關，-經選擇，該選擇組測.試 參考晶胞可被用來決定該參考晶胞儲庫中哪一個是要被用 來建立一操作組參考晶皰。來自該參考晶胞儲庫之選擇组 參考晶胞可被選擇以致選自該儲庫之組可具有實質上等於 該選擇測試組的參考電壓。因此，選自該儲庫之參考晶胞 二可提供具有貫質上等於該選擇測試組之參考電壓的一辑 #作參考自胞’該崎作參考晶胞可被絲操作前響車 列。 §本發明確f的特徵已被描述且說明於此之時，許多 ^替代I化及等效現將被一般熟此技藝者所想到。 匕所理解的疋該等依附的申請專利範圍是想涵蓋所有 諸如落在本發明之實在精神中的修改與變化。 【圖式簡翠說明】 第1A圖是有關一二位元NVM晶胞之不同狀態的不銅 &界電壓的-圖解說明，其中計晝證實與讀取證實臨界位 °準二者是顯而易見的； 第圖疋不同臨界電壓，其每一個有關一多位準晶胞 (MLC)的—不同計晝狀態之邊界，的-圖解說明； 、第2圖是—圖說明，由於依照一時間函數之Vt漂移10個 週期與1〇〇〇個週期，在有關一示範多位準晶胞(MLc)的每 18 1363350 一計晝狀態之臨界電壓中的所測量的變化； 第3圖是一根據本發明的一些實施例的一種選擇要被 用於操作一NVM區塊或陣列的一組參考晶胞之方法的流程 圖說明， 5 第4圖是一根據本發明的一些實施例支持第3圖之方法
的一種實施之NVM陣列的一種可能結構之方塊圖說明；及 第5圖有關一NVM陣列用以建立並利用具有實質上等 於一選擇測試組之參考電壓的一組操作參考晶胞的一種可 能結構之方塊圖說明。 10 【主要元件符號說明】 416.. .讀取錯誤表 432.. .;則試參考晶胞 434…測試參考晶胞 436.. .測試參考晶胞 510.. .偏移電路 520.. .全球參考晶胞
310-390··.步驟 400.. .NVM 陣列 401.. .電路系統 402.. .子組晶胞 410.. .控制器 412.. .可控制電源(/電壓供應器 414…感測放大器 19

Claims (1)

  1. ^^^SSwww^-mornr-] 十、申請專利範圍： 1·-種自-組可能參考位準選擇_參考位準之方法包含 步驟有： 利用該等可能參考位準巾之每―個來讀取來自一記 5 憶體區域的一組晶胞； 決定對於該等可能參考位準之每一個的讀取錯誤 率’該等可能參考位準係關連於該組晶胞之讀取；及 從讀取錯誤率是相對低的該組可能參考位準，來選擇 一參考位準。 ' 10 2.如申請專職圍第丨項所述之方法，其中該選擇步驟包 含自該組可能參考位準中挑選—導致最低讀取錯誤率的 參考位準。 3.如申請專職韻述之方法，其中該選擇步驟包 15 20 含自該組可能參考位準中挑選—導致—在_預定臨界值 以下之讀取錯誤率的參考位準。 中的每一個 =請專利範圍"項所述之方法，其中來自該組可能 參考位#的每—參考位準稍微不同於該組其它參考電壓 5·如申請專利範圍第4項所述之方法，其中該組可能參考 位準包含遞增變化的參考位準。 7♦如申請專利範圍第4項所述之 位準包含以變化増加量的遞增變化參考位組可能參考 20 第93132725號申請案修正本 100.10.05. 8. 如申請專利範圍第1項所述之方法，更包含對於該等記 憶體之狀態的每一證實位準，重複各個該使用步驟、決 定步驟及選擇步驟。 9. 如申請專利範圍第6項所述之方法，更包含對於該記憶 體區域的每一狀態使用一不同組可能參考位準。 10. 如申請專利範圍第6項所述之方法，更包含對於該記憶 體區域的每一狀態同時使用一不同組可能參考位準。 11. 如申請專利範圍第1項所述之方法，更包含對於一個或 更多記憶體晶胞的每個電荷儲存區域重複各個該使用步 驟、決定步驟及選擇步驟。 12. 如申請專利範圍第8項所述之方法，其中該重複包含對 於一個或更多NROM記憶體晶胞的每個電荷儲存區域重 複各個該使用步驟、決定步驟及選擇步驟。 13. —種根據一選擇的參考電壓來建立一參考晶胞之方 法，包含步驟有： 決定一有關來自一組可能參考電壓中每一個可能參 考電壓的讀取錯誤率； 從該組可能參考電壓中選擇一導致一相對低讀取錯 誤率的參考電壓；及 根據該選擇的參考電壓來建立一參考晶胞。 14·如申請專利範圍第13項所述之方法，其中該建立步驟 包含： 比較該選擇的參考電壓與來自一儲庫參考晶胞之多 數個參考晶胞中的每一個；及 1363350 第93132725號申請案修正本 100. 10. 05. 自該儲庫參考晶胞中選擇一具有一相對低讀取錯誤 率的參考晶胞。 15. 如申請專利範圍第14項所述之方法，其中該選擇步驟 包含從該儲庫參考晶胞中挑選一具有最低讀取錯誤率的 5 參考晶胞。 16. 如申請專利範圍第14項所述之方法，其中該錯誤率是 代表該參考電壓與該等參考晶胞中每一個的臨界電壓之 間的關係。 · 17. 如申請專利範圍第16項所述之方法，其中該等參考晶 10 胞的每一個被組態成具有一稍微不同的臨界電壓。 18. 如申請專利範圍第17項所述之方法，其中該等參考晶 胞中每一個的臨界電壓係遞增改變。 19. 如申請專利範圍第14項所述之方法，其中對於一多位 準晶胞的每一狀態可重複該決定步驟、該選擇步驟與該 15 建立步驟。 20. 如申請專利範圍第13項所述之方法，其中對於一多位 ® 準晶胞的每一狀態可同時執行該決定步驟、該選擇步驟 與該建立步驟。 21. 如申請專利範圍第19項所述之方法，其中針對該決定 20 步驟、該選擇步驟與該建立步驟之每一重複，使用一不 同組的參考電壓。 22. 如申請專利範圍第13項所述之方法，其中該建立步驟 包含適應一偏移電路以致該組可能參考電壓與一偏移值 結合實質上可等於該選擇的參考電壓。 22 1363350 第93132725號申請案修正本 100.10.0厂~ 23. 如申請專利範圍第22項所述之方法，其中該適應包含： 接收與該選擇之參考電壓相關的一輸入信號； 處理該輸入信號以決定一有關該選擇之參考電壓的 一偏移值；及 5 根擄該偏移值施加偏移之一電壓至該參考晶胞。 24. 如申請專利範圍第23項所述之方法，其中該處理包含 計算該偏移值以指示該偏移電路將一輸入電壓偏移該偏 移值，以致要被施加至該參考晶胞之該組可能參考電壓 實質上是等於該參考晶胞的參考電壓。 10 25.如申請專利範圍第24項所述之方法，其中該偏移包含 將一實質上等於該選擇之參考電壓的一輸入偏移，以致 該組可能之參考電壓實質上是等於該參考晶胞的臨界電 壓。 26.如申請專利範圍第13項所述之方法，其中該建立包含 ' 15 規劃該參考晶胞以致該參考晶胞的臨界電壓實質上是等 於該選擇之參考電壓。 27·如申請專利範圍第26項所述之方法，其中該規劃包含 將該選擇之參考電壓規劃到該參考晶胞。 28. 如申請專利範圍第27項所述之方法，其中該規劃包含 20 將一組預選規劃值中之一規劃到該參考晶胞。 29. —種根據一選擇參考電壓來操作一記憶體陣列的方 法，包含步驟有： 決定一有關來自一組可能參考電壓中一個或更多可 能參考電壓的讀取錯誤率； 23 1363350 第93132725號申請案修正本 100.10.05. 5 從該組可能參考電壓中選擇一導致一相對低讀取錯 誤率的參考電壓； 根據該選擇的參考電壓來建立一參考晶胞；及利用該 建立的參考晶胞來操作該記憶體陣列。 30. 如申請專利範圍第29項所述之方法，其中該操作包含 利用該建立的記憶體晶胞來讀取來自該記憶體陣列中的 至少一個記憶體晶胞。 31. 如申請專利範圍第29項所述之方法，其中自該組可能 參考電壓中選擇一參考電壓是在決定一對於所有該等可 10 能組參考電壓的讀取錯誤率之前完成。 32. 如申請專利範圍第31項所述之方法，其中與一在一預 定臨界值低的錯誤率相關之第一參考電壓被選擇。 33. 如申請專利範圍第29項所述之方法，其中該操作之晶 胞係自非依電性記憶體(NVM)晶胞、及NVM多位準晶胞 * 15 (MLC)所構成之群組所選出。 34. 如申請專利範圍第29項所述之方法，更包含將多數錯 誤檢測率儲存於接近鄰近的記憶體晶胞。 35. 如申請專利範圍第29項所述之方法，更包含將多數選 擇的參考電壓儲存於接近鄰近的記憶體晶胞。 20 24
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Families Citing this family (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657332A (en) 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
US7012835B2 (en) 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US6980455B2 (en) * 2004-02-03 2005-12-27 Hewlett-Packard Development Company, L.P. Remote sensed pre-amplifier for cross-point arrays
US7280405B2 (en) * 2004-12-14 2007-10-09 Tower Semiconductor Ltd. Integrator-based current sensing circuit for reading memory cells
US7339826B2 (en) * 2005-04-11 2008-03-04 Saifun Semiconductors Ltd. Threshold voltage shift in NROM cells
JP4660353B2 (ja) * 2005-11-01 2011-03-30 株式会社東芝 記憶媒体再生装置
US7352627B2 (en) * 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7742339B2 (en) * 2006-01-10 2010-06-22 Saifun Semiconductors Ltd. Rd algorithm improvement for NROM technology
WO2007132452A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
US7701797B2 (en) * 2006-05-15 2010-04-20 Apple Inc. Two levels of voltage regulation supplied for logic and data programming voltage of a memory device
US7613043B2 (en) * 2006-05-15 2009-11-03 Apple Inc. Shifting reference values to account for voltage sag
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
US7639531B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Dynamic cell bit resolution
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US8000134B2 (en) 2006-05-15 2011-08-16 Apple Inc. Off-die charge pump that supplies multiple flash devices
US7551486B2 (en) * 2006-05-15 2009-06-23 Apple Inc. Iterative memory cell charging based on reference cell value
US7911834B2 (en) * 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7852690B2 (en) * 2006-05-15 2010-12-14 Apple Inc. Multi-chip package for a flash memory
US7511646B2 (en) * 2006-05-15 2009-03-31 Apple Inc. Use of 8-bit or higher A/D for NAND cell value
US7606084B2 (en) * 2006-06-19 2009-10-20 Sandisk Corporation Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
US7352628B2 (en) * 2006-06-19 2008-04-01 Sandisk Corporation Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory
WO2007149678A2 (en) * 2006-06-19 2007-12-27 Sandisk Corporation Programming defferently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory
JP4945187B2 (ja) * 2006-07-31 2012-06-06 株式会社東芝 半導体記憶装置
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
US7716538B2 (en) 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
KR101470621B1 (ko) * 2006-09-27 2014-12-05 샌디스크 테크놀로지스, 인코포레이티드 셀 모집단 분포 보조 판독 마지닝을 갖는 메모리
US7886204B2 (en) 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
JP5177991B2 (ja) 2006-10-25 2013-04-10 株式会社東芝 不揮発性半導体記憶装置
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
US7821826B2 (en) 2006-10-30 2010-10-26 Anobit Technologies, Ltd. Memory cell readout using successive approximation
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
WO2008068747A2 (en) 2006-12-03 2008-06-12 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7593263B2 (en) 2006-12-17 2009-09-22 Anobit Technologies Ltd. Memory device with reduced reading latency
KR100799018B1 (ko) * 2006-12-27 2008-01-28 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 자기 보상 방법
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US20080192544A1 (en) * 2007-02-13 2008-08-14 Amit Berman Error correction coding techniques for non-volatile memory
KR100865830B1 (ko) * 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
WO2008111058A2 (en) 2007-03-12 2008-09-18 Anobit Technologies Ltd. Adaptive estimation of memory cell read thresholds
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
KR100907218B1 (ko) * 2007-03-28 2009-07-10 삼성전자주식회사 읽기 레벨 제어 장치 및 그 방법
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US7876621B2 (en) * 2007-04-23 2011-01-25 Sandisk Il Ltd. Adaptive dynamic reading of flash memories
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
KR101403429B1 (ko) * 2007-10-09 2014-06-03 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
WO2009063450A2 (en) 2007-11-13 2009-05-22 Anobit Technologies Optimized selection of memory units in multi-unit memory devices
US7945825B2 (en) * 2007-11-25 2011-05-17 Spansion Isreal, Ltd Recovery while programming non-volatile memory (NVM)
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US7738296B2 (en) * 2007-12-13 2010-06-15 Macronix International Co., Ltd. Method for reading nonvolatile memory at power-on stage
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
KR101436505B1 (ko) * 2008-01-03 2014-09-02 삼성전자주식회사 메모리 장치
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8351263B2 (en) * 2009-05-12 2013-01-08 Infinite Memory Ltd. Method circuit and system for operating an array of non-volatile memory (“NVM”) cells and a corresponding NVM device
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
JP2011054248A (ja) * 2009-09-02 2011-03-17 Toshiba Corp 参照電流生成回路
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
JP2010055746A (ja) * 2009-12-07 2010-03-11 Toshiba Corp 記憶媒体再生装置、記憶媒体再生方法および記憶媒体再生プログラム
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
KR20120011642A (ko) * 2010-07-29 2012-02-08 삼성전자주식회사 기준 셀을 포함하는 불휘발성 메모리 장치 및 그것의 기준 전류 설정 방법
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
CN102347084B (zh) * 2010-08-03 2014-05-07 北京兆易创新科技股份有限公司 参考单元阈值电压的调整方法、装置和测试系统
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9229804B2 (en) 2010-08-17 2016-01-05 Technion Research And Development Foundation Ltd. Mitigating inter-cell coupling effects in non volatile memory (NVM) cells
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
CN102543196B (zh) * 2010-12-14 2015-06-17 群联电子股份有限公司 数据读取方法、存储器储存装置及其控制器
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9208022B2 (en) * 2012-03-29 2015-12-08 Intel Corporation Techniques for adaptive moving read references for memory cell read error recovery
WO2013147803A1 (en) * 2012-03-29 2013-10-03 Intel Corporation Adaptive moving read references for memory cells
US20140052897A1 (en) * 2012-08-17 2014-02-20 Seagate Technology Llc Dynamic formation of garbage collection units in a memory
JP5781047B2 (ja) * 2012-10-17 2015-09-16 株式会社東芝 記憶媒体
KR20140052695A (ko) 2012-10-25 2014-05-07 삼성전자주식회사 양방향 리드 스킴을 갖는 자기 메모리 장치
US9042150B2 (en) * 2013-01-09 2015-05-26 Cypress Semiconductor Corporation Programmable and flexible reference cell selection method for memory devices
CN104681096B (zh) * 2013-11-27 2017-11-21 北京兆易创新科技股份有限公司 一种非易失性存储器的修复方法
CN104681099B (zh) * 2013-11-27 2018-02-23 北京兆易创新科技股份有限公司 一种非易失性存储器的修复方法
CN104681098B (zh) * 2013-11-27 2017-12-05 北京兆易创新科技股份有限公司 一种非易失性存储器的修复方法
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9607703B2 (en) 2014-09-08 2017-03-28 Kabushiki Kaisha Toshiba Memory system
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
KR102262909B1 (ko) * 2014-12-18 2021-06-10 에스케이하이닉스 주식회사 메모리 시스템 동작 방법
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories
US10199111B1 (en) * 2017-08-04 2019-02-05 Micron Technology, Inc. Memory devices with read level calibration
US10529433B1 (en) 2018-08-13 2020-01-07 Micron Technology, Inc. Offset memory component automatic calibration (AUTOCAL) error recovery for a memory sub-system
US10658047B1 (en) 2018-10-31 2020-05-19 Micron Technology, Inc. Implementing sticky read using error control success rate associated with a memory sub-system
CN110335636B (zh) * 2019-07-05 2021-04-02 中国科学院上海微系统与信息技术研究所 相变存储器的多级存储读写方法及系统
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342102A (en) 1980-06-18 1982-07-27 Signetics Corporation Semiconductor memory array
US4389705A (en) 1981-08-21 1983-06-21 Mostek Corporation Semiconductor memory circuit with depletion data transfer transistor
US4388705A (en) 1981-10-01 1983-06-14 Mostek Corporation Semiconductor memory circuit
US4527257A (en) 1982-08-25 1985-07-02 Westinghouse Electric Corp. Common memory gate non-volatile transistor memory
US4667217A (en) 1985-04-19 1987-05-19 Ncr Corporation Two bit vertically/horizontally integrated memory cell
US5268870A (en) 1988-06-08 1993-12-07 Eliyahou Harari Flash EEPROM system and intelligent programming and erasing methods therefor
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5027321A (en) 1989-11-21 1991-06-25 Intel Corporation Apparatus and method for improved reading/programming of virtual ground EPROM arrays
EP0461904A3 (en) 1990-06-14 1992-09-09 Creative Integrated Systems, Inc. An improved semiconductor read-only vlsi memory
KR920006991A (ko) 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로
JP2987193B2 (ja) 1990-11-20 1999-12-06 富士通株式会社 半導体記憶装置
US6002614A (en) 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5142496A (en) 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
JP3202042B2 (ja) * 1991-07-29 2001-08-27 株式会社日立製作所 半導体記憶装置
US5245572A (en) 1991-07-30 1993-09-14 Intel Corporation Floating gate nonvolatile memory with reading while writing capability
JP2965415B2 (ja) 1991-08-27 1999-10-18 松下電器産業株式会社 半導体記憶装置
US5305262A (en) 1991-09-11 1994-04-19 Kawasaki Steel Corporation Semiconductor integrated circuit
JP3358663B2 (ja) 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
JP2564067B2 (ja) 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
JPH05290584A (ja) 1992-04-08 1993-11-05 Nec Corp 半導体記憶装置
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JPH05325600A (ja) * 1992-05-20 1993-12-10 Nec Ic Microcomput Syst Ltd 半導体読み出し専用メモリ
US5289412A (en) 1992-06-19 1994-02-22 Intel Corporation High-speed bias-stabilized current-mirror referencing circuit for non-volatile memories
US5450354A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device detachable deterioration of memory cells
US5450341A (en) 1992-08-31 1995-09-12 Nippon Steel Corporation Non-volatile semiconductor memory device having memory cells, each for at least three different data writable thereinto selectively and a method of using the same
US5412238A (en) 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5418743A (en) 1992-12-07 1995-05-23 Nippon Steel Corporation Method of writing into non-volatile semiconductor memory
US5335198A (en) 1993-05-06 1994-08-02 Advanced Micro Devices, Inc. Flash EEPROM array with high endurance
US5463586A (en) 1993-05-28 1995-10-31 Macronix International Co., Ltd. Erase and program verification circuit for non-volatile memory
US5477499A (en) 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
US5828601A (en) * 1993-12-01 1998-10-27 Advanced Micro Devices, Inc. Programmed reference
JP3076185B2 (ja) 1993-12-07 2000-08-14 日本電気株式会社 半導体メモリ装置及びその検査方法
EP0678871B1 (en) 1994-03-22 2000-05-31 STMicroelectronics S.r.l. Memory array cell reading device
US5568085A (en) 1994-05-16 1996-10-22 Waferscale Integration Inc. Unit for stabilizing voltage on a capacitive node
US5508968A (en) 1994-08-12 1996-04-16 International Business Machines Corporation Dynamic random access memory persistent page implemented as processor register sets
US5822256A (en) 1994-09-06 1998-10-13 Intel Corporation Method and circuitry for usage of partially functional nonvolatile memory
US5583808A (en) 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
US5694356A (en) 1994-11-02 1997-12-02 Invoice Technology, Inc. High resolution analog storage EPROM and flash EPROM
JP3531081B2 (ja) * 1994-11-30 2004-05-24 富士通株式会社 半導体装置およびその製造方法、ならびにそれを利用したベリファイ方法
US5537358A (en) 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
DE69524572T2 (de) 1995-04-28 2002-08-22 Stmicroelectronics S.R.L., Agrate Brianza Leseverstärkerschaltung für Halbleiterspeicheranordnungen
KR100187656B1 (ko) 1995-05-16 1999-06-01 김주용 플래쉬 이이피롬 셀의 제조방법 및 그 프로그램 방법
US6034896A (en) 1995-07-03 2000-03-07 The University Of Toronto, Innovations Foundation Method of fabricating a fast programmable flash E2 PROM cell
EP0753859B1 (en) 1995-07-14 2000-01-26 STMicroelectronics S.r.l. Method for setting the threshold voltage of a reference memory cell
US5633603A (en) 1995-12-26 1997-05-27 Hyundai Electronics Industries Co., Ltd. Data output buffer using pass transistors biased with a reference voltage and a precharged data input
US5748534A (en) 1996-03-26 1998-05-05 Invox Technology Feedback loop for reading threshold voltage
US5777923A (en) 1996-06-17 1998-07-07 Aplus Integrated Circuits, Inc. Flash memory read/write controller
US5712815A (en) 1996-04-22 1998-01-27 Advanced Micro Devices, Inc. Multiple bits per-cell flash EEPROM capable of concurrently programming and verifying memory cells and reference cells
US5847441A (en) 1996-05-10 1998-12-08 Micron Technology, Inc. Semiconductor junction antifuse circuit
WO2004090908A1 (ja) 1996-06-11 2004-10-21 Nobuyoshi Takeuchi ベリファイ機能を有する不揮発性記憶装置
EP0907954B1 (en) 1996-06-24 2000-06-07 Advanced Micro Devices, Inc. A method for a multiple bits-per-cell flash eeprom with page mode program and read
KR100265574B1 (ko) 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
US5787484A (en) 1996-08-08 1998-07-28 Micron Technology, Inc. System and method which compares data preread from memory cells to data to be written to the cells
US5812456A (en) 1996-10-01 1998-09-22 Microchip Technology Incorporated Switched ground read for EPROM memory array
US5717632A (en) 1996-11-27 1998-02-10 Advanced Micro Devices, Inc. Apparatus and method for multiple-level storage in non-volatile memories
JP3532725B2 (ja) 1997-02-27 2004-05-31 株式会社東芝 半導体集積回路
JP3920415B2 (ja) 1997-03-31 2007-05-30 三洋電機株式会社 不揮発性半導体メモリ装置
US6252799B1 (en) 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
US5805500A (en) * 1997-06-18 1998-09-08 Sgs-Thomson Microelectronics S.R.L. Circuit and method for generating a read reference signal for nonvolatile memory cells
JP3189740B2 (ja) 1997-06-20 2001-07-16 日本電気株式会社 不揮発性半導体メモリのデータ修復方法
JP3039458B2 (ja) 1997-07-07 2000-05-08 日本電気株式会社 不揮発性半導体メモリ
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US5940332A (en) 1997-11-13 1999-08-17 Stmicroelectronics, Inc. Programmed memory with improved speed and power consumption
US5867429A (en) 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
US5949728A (en) 1997-12-12 1999-09-07 Scenix Semiconductor, Inc. High speed, noise immune, single ended sensing scheme for non-volatile memories
US5946258A (en) 1998-03-16 1999-08-31 Intel Corporation Pump supply self regulation for flash memory cell pair reference circuit
JP3999900B2 (ja) 1998-09-10 2007-10-31 株式会社東芝 不揮発性半導体メモリ
DE69828966D1 (de) 1998-09-15 2005-03-17 St Microelectronics Srl Verfahren zum Schutz des Inhalts nichtflüchtiger Speicherzellen
US6044019A (en) * 1998-10-23 2000-03-28 Sandisk Corporation Non-volatile memory with improved sensing and method therefor
US6128226A (en) 1999-02-04 2000-10-03 Saifun Semiconductors Ltd. Method and apparatus for operating with a close to ground signal
US6134156A (en) 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
US6233180B1 (en) 1999-02-04 2001-05-15 Saifun Semiconductors Ltd. Device for determining the validity of word line conditions and for delaying data sensing operation
US6108240A (en) 1999-02-04 2000-08-22 Tower Semiconductor Ltd. Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions
US6147904A (en) 1999-02-04 2000-11-14 Tower Semiconductor Ltd. Redundancy method and structure for 2-bit non-volatile memory cells
US6044022A (en) 1999-02-26 2000-03-28 Tower Semiconductor Ltd. Programmable configuration for EEPROMS including 2-bit non-volatile memory cell arrays
JP3843191B2 (ja) * 1999-03-23 2006-11-08 サンディスク コーポレイション 多状態ｅｅｐｒｏｍの読み書き回路
US6084794A (en) 1999-05-28 2000-07-04 Winbond Electronics Corp. High speed flat-cell mask ROM structure with select lines
US6469935B2 (en) 1999-08-05 2002-10-22 Halo Lsi Design & Device Technology, Inc. Array architecture nonvolatile memory and its operation methods
JP3912937B2 (ja) 1999-08-10 2007-05-09 スパンション インク 非導電性のチャージトラップゲートを利用した多ビット不揮発性メモリ
JP3348432B2 (ja) 1999-09-14 2002-11-20 日本電気株式会社 半導体装置および半導体記憶装置
US6392916B1 (en) * 1999-10-01 2002-05-21 Samsung Electronics Co., Ltd. Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
US6331950B1 (en) 1999-10-19 2001-12-18 Fujitsu Limited Write protect input implementation for a simultaneous operation flash memory device
US6201737B1 (en) 2000-01-28 2001-03-13 Advanced Micro Devices, Inc. Apparatus and method to characterize the threshold distribution in an NROM virtual ground array
US6185143B1 (en) 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers
US6205056B1 (en) 2000-03-14 2001-03-20 Advanced Micro Devices, Inc. Automated reference cell trimming verify
US6240040B1 (en) 2000-03-15 2001-05-29 Advanced Micro Devices, Inc. Multiple bank simultaneous operation for a flash memory
KR100597060B1 (ko) * 2000-08-03 2006-07-06 후지쯔 가부시끼가이샤 비휘발성 반도체 기억 장치 및 데이터 판독 방법
US6538922B1 (en) * 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
JP2002184190A (ja) 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
JP4467815B2 (ja) 2001-02-26 2010-05-26 富士通マイクロエレクトロニクス株式会社 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ
US6351415B1 (en) 2001-03-28 2002-02-26 Tower Semiconductor Ltd. Symmetrical non-volatile memory array architecture without neighbor effect
US6535434B2 (en) 2001-04-05 2003-03-18 Saifun Semiconductors Ltd. Architecture and scheme for a non-strobed read sequence
JP2002319287A (ja) 2001-04-20 2002-10-31 Fujitsu Ltd 不揮発性半導体メモリ
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6522585B2 (en) 2001-05-25 2003-02-18 Sandisk Corporation Dual-cell soft programming for virtual-ground memory arrays
US6574139B2 (en) 2001-06-20 2003-06-03 Fujitsu Limited Method and device for reading dual bit memory cells using multiple reference cells with two side read
US6643178B2 (en) 2001-07-31 2003-11-04 Fujitsu Limited System for source side sensing
US6525969B1 (en) 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6469929B1 (en) 2001-08-21 2002-10-22 Tower Semiconductor Ltd. Structure and method for high speed sensing of memory arrays
US6510082B1 (en) 2001-10-23 2003-01-21 Advanced Micro Devices, Inc. Drain side sensing scheme for virtual ground flash EPROM array with adjacent bit charge and hold
TW506123B (en) 2001-10-24 2002-10-11 Macronix Int Co Ltd Multi-level NROM memory cell and its operating method
US6678192B2 (en) * 2001-11-02 2004-01-13 Sandisk Corporation Error management for writable tracking storage units
US6529412B1 (en) 2002-01-16 2003-03-04 Advanced Micro Devices, Inc. Source side sensing scheme for virtual ground read of flash eprom array with adjacent bit precharge
US6975536B2 (en) * 2002-01-31 2005-12-13 Saifun Semiconductors Ltd. Mass storage array and methods for operation thereof
US6639844B1 (en) 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
US6594181B1 (en) 2002-05-10 2003-07-15 Fujitsu Limited System for reading a double-bit memory cell
US6804151B2 (en) * 2002-05-15 2004-10-12 Fujitsu Limited Nonvolatile semiconductor memory device of virtual-ground memory array with reliable data reading
US6751766B2 (en) * 2002-05-20 2004-06-15 Sandisk Corporation Increasing the effectiveness of error correction codes and operating multi-level memory systems by using information about the quality of the stored data
US6917544B2 (en) * 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system

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