TWI361490B - A semiconductor device and a method of manufacturing the same - Google Patents

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13614.90 九、發明說明： 【發明所屬之技術領域】 本發明係關於使用於g @ 於移動體通彳§裒置（即所謂行動通話） 之半導體裝置及复芻侔，於 .. 、氟w技術，尤其係關於可有效應用於搭 載於RF(Radi。Frequency :射頻）功率模組之半導體裝置之 技術。 【先前技術】 近年來’以 GSM(Gl〇bal System for Mobile Communication : 全域性行動通㈣統）方式、pcs(p⑽㈣c_unicati〇n SyStem :個人通信系統）方式、PDC(Personal Dlgiui ㈤11^:個人數位單元）、CDMA(Code Dlvlslon Multiple Access :分碼多向近接）方式等通信方式為代表之移動體通 乜裒置（即所§胃行動通話）已逐漸普及於全世界。 一般而言’此種移動體通信裝置係由執行電波之放射與 接收之天線 '放大調制功率後之高頻信號而將其供應至天 線之向頻功率放大器、處理天線接收之高頻信號之接收 部、執行此等之控制之控制部、以及供應電源電壓至此等 各部之電池（battery)所構成。 曰本特開平6-3 10717號公報（專利文獻1)曾揭示在汲極側 經由低雜質濃度之補償汲極區域設置高雜質濃度之汲極區 域之高财壓用MOSFET中，在閘極電極側形成側壁隔層之 前與後’分2次植入離子，藉以使源極側成為LDD(Ughtly D〇ped Drain :輕摻雜化汲極）構造之技術。 美國專利第6020611號公報（專利文獻2)曾揭示在汲極側 1361490 經由低雜質濃度之補償汲極區域設置高雜質濃度之汲極區 域之高耐壓用MOSFET中，利用使用不同圖案之光阻膜作 為掩模之2次離子植入，在低雜質濃度之補償汲極區域與 咼雜質濃度之汲極區域之間形成第3汲極區域之技術。 [專利文獻1]日本特開平6-31071 7號公報 [專利文獻2]美國專利第602061 1號公報 【發明内容】 作為使用於移動體通信裝置之功率放大電路之放大元 件，通常依目的及狀況使用HBT、HEMT等化合物半導體 元件石夕雙極電晶體、石夕功率絕緣閘極型場效電晶體（以 下簡稱功率MOSFET)等。 此等放大元件中，功率M0SFET採用在汲極側經由低雜 質濃度之補償汲極區域設置高雜質濃度之汲極區域，以確 保高汲極耐性之構造，其功率附加效率雖..低於化合物半導 «a元件，但具有偏壓控制容易，且量產性亦高之優點。 但’最近之移動體通信裝置隨著零件數之增加，耗電量 逐漸增大’故要求各零件進一步之小型化 '低電力動作 化。尤其，功率放大電路屬於在各零件中耗電較多之零 件，故強烈要求小型化及其所帶來之低電力動作化。 因此，放大元件使用功率MOSFET之移動體通信裝置之 一個課題在於提高使用功率M〇SFE；T之放大元件之功率附 加效率。另外，放大元件使用功率M〇SFET之移動體通信 裝置之另一個課題在於增進形成作為放大元件之功率 MOSFET之晶片尺寸之小型化。 1361490 為了提高放大電路之功率附加效率，有必要降低功率 MOSFET之通電電阻（RQn)，並降低稱為反饋電容（c⑽之 汲極•閉極間寄生電容。但功率M〇SFET之通電電阻 與反饋電容(Cgd)互相處於協調關係。即，為降低功率 MOSFET之通電電阻（RQn)，提高補償沒極區域之雜質濃度 雖然有效’但提高補償絲區域之㈣濃度時，作為波極 •閘極間寄生電容之反饋電容(Cgd)也會增大，而會發生 放大電路之功率附加效率降低之問題。因&，為提高功率 MOSFET之功率附加效率，開發同時降低通電電阻（反㈣與 反饋包谷（Cgd)之技術已成重要之課題。 裝置用移動體通 本發明之一個目的在於提供提高半導體 信裝置之功率附加效率之技術。 、^發明之另-個目的在於提供增進半導體裝置用移動體 通k裝置之晶片尺寸之小型化之技術。 本發明之前述及其他目的與新穎之特徵可由本專利說明 曰之描述及附圖獲得更明確之瞭解。 本案所揭示之發明巾，切目士 + 較八有代表性之發明之概要可簡 早忒明如下： ^發明之半導體裳置係包含M⑽ET，其係'包含在第 導電型之半導體基板之主 在第 .H _ 邓分，夾著通道形成區域 互相離開地形成之第2導電 绢缝π,二 生之源極及汲極、經由閘極 於兮、+、„ 、心成£域之上部之閘極電極、形成 之並^ 層及在别述半導體基板之主面 P ’以相接於前述源極方式形成之第1導電型之穿 13614,90 孔層者； 前述MOSFET之前述汲極係包含第2導電型之低濃度區 域、接於則述低濃度區域，且離開前述通道形成區域而形 成之第2導電型之高濃度區域，前述低濃度區域更包含接 於4述L道^/成區域之第1低》農度區域、及以自我匹配形 成於前述側壁隔層，雜質濃度高於前述第1低濃度區域之 弟2低濃度區域者。 本發明之半導體裝置係包含M0SFET，其係包含在第^ 導電型之半導體基板之主面之一部分，夹著通道形成區域 而互相離開地形成之第2導電型之源極及沒極、經由閘極 絕緣膜形成於前述通道形成區域之上部之問極電極、及在 前述半導體基板之主面之其他部，以相接於前述源極方式 形成之第1導電型之多數穿孔層者； 前述源極及前述汲極係包含沿著前述半導體基板之主面 之2 1方向互相平行地延伸之指狀之平面圖案； 前述多數穿孔層係沿著前述^方向排列，各穿孔層係 包含其長邊平行於與前述第i方向交又之第2方向之 平面圖案者。 之：發明之半導體裝置係包含在第1導電型之半導體基板 主面之第1區域夹著通道形成區域而互相離開 =電型之源極及沒極、包含經由閑極絕緣膜形成於前 迷通道形成區域之上部之多s 間極雷托 夕日日矽犋之閘極電極、覆蓋前述 之蓋絕緣膜、覆蓋前述蓋絕緣膜之上部’ 異於别迷羞絕緣臈之阻擋絕緣膜、及覆蓋前述阻擋 1361490 絕緣膜之上部之層間絕緣膜； 在前述閘極電極之上部，形 述阻擋絕緣膜及前述蓋絕緣膜 之溝，在前述溝之内部，埋入 電膜者。 成貫通前述層間絕緣膜、前 而達到前述閘極電極之表面 電阻小於前述多晶矽臈之導 雜本發明之半導體裝置之製造方法係在第丨導電型之半導 體基板之主面上經由閘極絕緣膜形成閘極電極後，在將雜 質離子植人前㈣極電極兩側之前述半導體基板以形成源 極、汲極之際，形成汲極之工序係包含下列各工序者： ⑷將雜質離子植人前述半導體基板之及極形成區域，以 形成一端向前述閘極電極之側壁下部延伸之第2導電型之 第1低漢度區域之工序； (b) 在刖述（a)工序後，在前述閘極電極之側壁形成側壁 隔層之工序； (c) 在前述（b)工序後，將雜質離子植入前述半導體基板 之;及極形成區域，對前述側壁隔層以自我匹配形成雜質濃 度高於前述第i低濃度區域之第2導電型之第2低濃度區域 之工序；及 (d) 將雜質離子植入前述第2低濃度區域之一部分，以形 成雜質濃度高於前述第2低濃度區域，一端離開前述閘極 電極之側壁下部之第2導電型之高濃度區域之工序。 [發明之效果] 本案所揭示之發明中，較具有代表性之發明所能獲得之 效果可簡單說明如下： 1361490 · 可同時縮小功率MOSFET之通電電阻（Ron)與反饋電容 (Cgd)，故可提高移動體通信裝置用半導體裝置之功率附 加效率。 利用埋入功率MOSFET之閘極電極上之溝之金屬膜構成 之低電阻插塞將閘極電極分路以降低表面電阻時，不需要 分路用A1合金配線之引繞區域，故可縮小形成功率 MOSFET之半導體晶片之尺寸。 【實施方式】 以下，依據圖式詳細說明本發明之實施形態。又，在說 明實把形態之所有圖中，對於同一構件，附以同一符號而 省略其重複之說明。 又，在以下之實施形態中，基於說明上的方便，認為有 其必要時’分割成多數段落或實施形態加以說明，但除非 有特別明示，該等部分並非互相無關係，而處於一方屬於 他方之°卩分或全部之變形例、詳細說明或補充說明之關 係。又，在以下之實施形態中，提及元件之數等（含個 數數值、置、範圍等）時，除非有特別明示及原理上顯 被限定於特定之數之情形等以外，均不限定於該特定之 數’而可適用於特定之數以上或以下之數。 *另外，在以下之實施形態中，其構成元件（含元件步驟 等）除非有特別明示之情形及原理上顯屬必要之情形等以 外’當然未必全屬必要。 同樣It形，在以下之實施形態中，提及構成元件等之形 關係位置等之時，除非有特別明示及原理上顯然不同 13614.90 之情形等以外，均應包含實質上近似或類似於該形狀等，-此在有關上述數值及範圍上亦同。 (實施形態1) 本實施形態例如係搭載於使用利用GSM方式之網路傳送 資訊之數位行動電話之RF(Radio Frequency:射頻）功率模 組之半導體裝置。 圖1係表示構成本實施形態1之RF功率模組之放大電路之 電路區塊圖。在此圖中，係表示可利用例如GSM 900與 DCS 1800之2種頻帶（雙頻帶方式）以各頻帶使用於可使用 GMSK(Gaussian filtered Minimum Shift Keying :高斯渡波 器式移位鍵）調制方式與EDGE(Enhanced Data GSM Environment :加強資料GSM環境）之2種調制方式之RF功 率模組之放大電路。 放大電路係具有GSM 900用之功率放大電路102A、DCS 1800用之功率放大電路102B、執行此等功率放大電路 102A、102B之控制或輔佐等之週邊電路103。各功率放大 電路102A、102B分別具有3個放大段102A1〜102A3、 102B1 〜102B3、3個匹酉己電路 102AM1 〜102AM3、102BM1 〜 102BM3。即，輸入端104a、104b經由輸入用之匹配電路 102AM1、102BM1電性連接於第1段之放大段102A1、 102B1之輸入，第1段之放大段102A1、102B1之輸出經由 段間用之匹配電路102AM2、102BM2電性連接於第2段之 放大段102A2、102B2之輸入，第2段之放大段102A2、 102B2之輸出經由最終段用之匹配電路102AM3、102BM3 1361490 電性連接於最終段之放大段102幻、剛3之輸入，最終 段之放大段U)2A3、順3之輸出電性連接於輸出端子. 105a ' l〇5b ° . 週邊電路103具有控制電路103A、施加偏壓電壓至上述 ， 放大段102A1〜102A3、102B1〜1〇2Β3之偏壓電路1〇3B等。 控制電路103A係產生施加至上述功率放大電路i〇2a、 102B之希望之電壓之電路，具有電源控制電路1们μ及偏 壓電壓產生電路103A2。電源控制電路1〇3A1係產生施加 至上述放大段102A1〜102A3、102B1〜i〇2B3之各輸出用之 · 功率MOSFET之汲極端子之第丄電源電壓之電路。又上 述偏壓電壓產生電路103A2係產生控制上述偏壓電路i〇3b 用之第1控制電壓之電路。在此，當電源控制電路丨们八丨依 據由外部之基帶電路供應之輸出位準指定信號而產生上述 第1電源電壓時，偏壓電壓產生電路丨03八2依據電源控制電 路103A1產生之上述第1電源電壓，可產生上述第丄控制電 壓。上述基帶電路係產生上述輸出位準指定信號之電路。鲁 此輸出位準指定信號係指定功率放大電路1〇2Α、1〇2B之 輸出位準之信號，可依據行動電話與基地台間之距離，即 對應於電波之強弱之輪出位準而產生。 上述功率放大電路102A ' 102B分別具有將3個η通道型 功率MOSFET依次從屬連接之電路構成，以作為上述3段 ^ 之放大段 102Α1 〜102Α3、102Β1 〜102Β3。 圖2係表示形成上述功率放大電路ι〇2Α、ι〇2Β之半導體 基板1之要部之剖面圖。 93443 14 1361490 在例如tb電阻5 rnQcm程度之p型早晶石夕構成之半導體美 板（第1導電型之半導體基板，以下稱基板）丨之主面，形成 比電阻20 Dcm程度 '膜厚2 μιη程度之p型單晶矽構成之磊 晶層2。在磊晶層2之主面之一部分形成ρ型井5。此ρ型井5 具有作為抑制由功率MOSFET之汲極向源極之耗盡層之延 伸之擊穿阻擋層之機能。 在Ρ型井5之表面經由氧化矽形成之閘極絕緣膜6形成功 率MOSFET之閘極電極7。閘極電極7例如係由多晶矽 膜與石夕化鶴（WSix)膜之疊層膜所構成。閘極電極7下部之p 型井5成為形成功率M0SFET之通道之區域。在閘極電極7 之側壁形成有氧化矽構成之側壁隔層12。 在夾著磊晶層2内部之通道形成區域而互相離開之區 域，形成功率MOSFET之源極、汲極。汲極係由相接於通 這形成區域之η·型補償汲極區域（第1低濃度區域）9、相接 於此η·型補償汲極區域9而離開通道形成區域形成之n型補 償汲極區域（第2低濃度區域）13、及相接於〇型補償汲極區 域13而更離開通道形成區域形成之η +型汲極區域（高濃度 補償區域）15所構成。此等η-型補償汲極區域9、η型補償 汲極區域13及η+型汲極區域15中，最接近於閘極電極7之 η型補償汲極區域9之雜質濃度最低，最離開閘極電極7之 η+型汲極區域丨5之雜質濃度最高。如後所述，『型補償汲 極區域9係對閘極電極7自我匹配地形成，η型補償汲極區 域13係對閘極電極7之側壁之側壁隔層12自我匹配地形 成。 «3443 -15· 馭361490 . 如此’本實施形態之功率助3而之_個特徵在於：將 介在開閘極電極7與。、及極區域15之間之補償及極區域-形成雙重補償構造’並設定使最接近於閘極電極7之η型， 補償汲極區域9之雜質濃度相對較低，離開閉極電極7之η · 型補償汲極區域1 3之雜質濃度相對較高。 利用此構造，當耗盡層在開閘極電極7與汲極之間擴散 之結果，形⑽閘極電極7與其附近之η·型補償及極區域9 間之反饋電容（Cgd)會變小。又，因補償汲極區域13之 雜質濃度較高，故通電電阻（Ron)也會變小。因n型補償汲籲 極區域13形成於離開閘極電極7之位置，故對反饋電容 (Cgd)之影響僅屬微量。即，依據本實施形態之功率 MOSFET ’可同時縮小在以往之功率MOSFET中互相處於 協調關係之通電電阻（Ron)與反饋電容（Cgd)，故可提高放 大電路之功率附加效率。 另一方面，功率MOSFET之源極係由相接於通道形成區 域之η·型源極區域（低濃度區域）1〇、相接於此n-型源極區 鲁 域10而離開通道形成區域形成之n +型源極區域（高濃度區 域）16所構成。相接於通道形成區域之n-型源極區域1〇係形 成與離開通道形成區域形成之n+型源極區域16相比，雜質 濃度較低，且較淺。又，在n-型源極區域1〇之下部，形成 * 用來抑制雜質由源極向通道形成區域擴散，且進一步抑制 41 短通道效應之p型暈圈區域11 ^如後所述，n_型源極區域10 係對閘極電極7自我匹配地形成，n+型源極區域16係對閘 極電極7之側壁之側壁隔層12自我匹配地形成。 93J43 1361490 在型源極區域16之端部（與n-型源極區域1〇相接之側 之相反側）形成有與n +型源極區域丨6相接之p型穿孔層4。 在此p型穿孔層4之表面附近，形成有使p型穿孔層4之表面 低電阻化用之半導體區域17。—穿孔層4係連接源極 與基板1用之導電層，而本實施形態之功率MOSMT之一 特徵在於利用埋入於形成在磊晶層2之溝3内部之p型多晶 石夕膜構成之導電層形成P型穿孔層4。 以往之功率M0SFET係利用將雜質離子植入磊晶層2而 形成穿孔層。利用離子植入形成之卩型穿孔層雖有單位面 積之寄生電阻較大之缺點，但將摻雜高濃度雜質之？型多 晶矽膜埋入溝3内部時，可形成寄生電阻小的？型穿孔層 4 〇 在上述功率MOSFET之p型穿孔層4(p+型半導體區域 17)、源極（n+型源極區域16)及汲極仏+型補償汲極區域15) 之各上部，連接著形成於氮化矽膜2〇與氧化矽膜2丨之接觸 孔22内之插塞23。插塞23係以W膜為主體之導電膜所構 成。 在P型穿孔層4(p型半導體區域17)及源極（n +型源極區 域16)，經由插塞23連接源極電極25，在汲極（n +型補償汲 極區域15) ’經由插塞23連接汲極電極24。源極電極25及 沒極電極24係以铭（A1)合金膜為主體之導電膜所構成。 在汲極電極24及源極電極25分別經由形成於覆蓋汲極電 極24及源極電極25之氧化矽膜26之通孔27而連接配線28。 配線2 8係利用以紹（A1)合金膜為主體之導電膜所構成。配 93443 1361490 線28之上部形成有氧化石夕膜與氮化石夕膜之疊層膜所構成之 表面保護膜29。又’在基板1之背面形成有例如錄㈣膜、 鈦⑼膜、膜及（Aum之疊層膜所構成之源極背面電極 31 〇 其次，利用圖3〜圖16依照工序順序說明旧所示功率 MOSFET之製造方法。 首先，如圖3所*，在？型單晶石夕構成之基心之主面 上，利用習知之蟲晶生長法形成？型單晶石夕構成之蟲晶層2 後，利用習知之光微影技術與乾式㈣技術钱刻蠢晶層2 之-部分（穿孔層形成區域），以形成達到基心之深度U μηι程度之溝3。 其次，如圖4所示，在含溝3内部之基板！上以cvd法沉 積P型多晶石夕膜30後，利用餘刻法除去溝3外部之多晶石夕膜 3〇，藉以在溝3内部形成？型多晶矽膜3〇構成之？型穿孔層 4。如此，將摻雜雜質之？型多晶矽膜埋入溝3内部時，即 可形成寄生電阻小的p型穿孔層4。又，也可將金屬膜埋入 溝3内部取代多晶矽膜，藉以形成寄生電阻更小之穿孔 層。 其-人，如圖5所不，以光阻膜4〇為掩模而將硼（b)離子植 入磊晶層2之一部分，以形成擊穿阻擋層用之p型井5。p型 井5主要係形成於功率m〇Sfet之源極形成區域與通道形 成區域。離子植入條件例如第i次為加速能删kev、換雜 里2.0 X 10 /cm第2次為加速能50 keV、摻雜量1 ·〇 χ l〇13/cm2。 93443 1361490 接著以氫氟&洗淨蟲晶層2表面後，如圖6所示，以 800 C熱處理基板1而在磊晶層2表面形成膜厚n nm程度之 氧化矽膜構成之閘極絕緣膜6。閘極絕緣膜6也可取代熱氧 :膜而應用含氮之氧化矽獏，即應用所謂氧氮化膜。此 叶，可降低在閘極絕緣膜6之界面之熱電子之被俘獲量。 又，也可在熱氧化膜上部以CVD法沉積氧化矽臈，利用此 等2層氧化膜構成閘極絕緣膜6。 其次，在閘極絕緣膜6上部形成開極電極7 ^為形成閘極 電極7’例如在閘極絕緣膜6上部以CVD法沉積膜厚1〇〇咖 型多晶矽膜，接著在n型多晶矽膜上部以CVD法沉
一〜.一 π ，如圖S所示 模將砷（As)離子植入ρ型井5表面， 不’以光阻膜42為掩 以形成rf型源極區域 1361490 10。此時之離子植入條件例如為加速能丨5 keV、摻雜旦3心 X10l5/cm2。如此，以低加速能將雜質（As)離子植入而形成 淺的rT型源極區域1〇時，可抑制雜質由源極擴散至通道彤 成區域，故可抑制臨限值電壓之降低β 其次，接在上述雜質（As)離子植入之後，如圖9所示， 以光阻膜42為掩模將硼（B)離子植入卩型井5表面，而在卩型 源極區域10之下部形成ρ型暈圈區域u。此時採用由對美 板1主面傾斜30度之斜方向離子植入雜質之傾斜離子植入 法，重複執行4次例如以加速能丨5 ke v、摻雜量7 〇 X 1012/cm2離子植入雜質後，使基板丨旋轉9〇度之操作。p型 暈圈區域11雖未必需要形成，但有形成此區域時，更可抑 制雜質由源極擴散至通道形成區域，並可進一步抑制短通 运效應，故可進一步抑制臨限值電壓之降低。 其次，除去光阻膜42後，如圖1〇所示，在閘極電極7之 側壁形成側壁隔層12 ^側壁隔層12係在基板丨上以CVD法 沉積氧化矽膜後，對此氧化矽膜施以各向異性蝕刻所形 成。側壁隔層12用之氧化矽膜具體上係使用將作為有機源 之TEOS (tetraethyl orthosilicate :原矽酸四乙酯）熱分解所 形成之HLD (High Temperature Low Pressure Decomposition : 向溫低壓分解）膜。HLD膜具有膜厚均勻性優異，且雜質 難以在膜中擴散之特徵。 其次’如圖11所示’以在汲極形成區域之上部有開口之 阻膜43為掩模將磷（P)離子植入n-型補償汲極區域9之一部 刀。此時之離子植入條件例如為加速能4〇 keV '摻雜量8 〇 -20, 13614.90 m 因此’在π型補償汲_極區域9之一部分之一部 分，可對形成於閘極電極7側之側壁之側壁隔層丨2自我匹 配地形成η型補償汲極區域13。 上述離子植入之加速能與形成η·型補償汲極區域9之際 斤執行之離子植入之加速能相同，故η型補償及極區域1 3 之接合深度與η-型補償汲極區域9之接合深度大致相同。 又，植入π型補償汲極區域13之雜質係與植入η-型補償汲 Τ區域9之雜質相同之導電型之雜質（Ρ)，故η型補償汲極 區域13之雜質濃度高於型補償汲極區域9之雜質濃度。 即，η型補償汲極區域13之電阻低於^型補償汲極區域9， 故可降低通電電阻（Ron)。 、相對於η·型補償汲極區域9係對閘極電極7自我匹配地形 成，η型補償汲極區域13係對形成於閘極電極7側之側壁之 側壁隔層12自我匹配地形成’故η型補償汲極區域13形成 '' ]閘極電極7相當於沿著閘極長方向之側壁隔層12之 =厚之份。因此，即使提高η型補償汲極區域13之雜質 浪度，對反饋電容（Cgd)之影響也僅屬微量。 其次，除去光阻膜43後，如圖12所示，以在11型補償汲 極區域13之—部分與源極形成區域之P型井5之各上部有開 口之光阻膜44為掩模料㈣離子植入η型補们及極區域 :埃Ρ型井5之各一部分。此時之離子植入條件例如為加速 此 60keV、摻雜量 8.〇χ1〇丨5/cm2。 利用上述離子植入 分，形成雜質濃度高於 ’可在n型補償汲極區域13之一部 η型補彳員汲極區域1 3，且比η型補償 93443 1361490 汲極區域13更離開通道形成區域之^型及極區域i5。又， 此時，精將鬲雜質濃度之n+型汲極區域15形成比η型補償 汲極區域13及η型補償汲極區域9更淺，可降低源極、汲 極間之寄生電容（汲極電容）。 又，利用上述離子植入，彳在ρ型井5形絲質濃度高於 η型源極區域10，且底部位置深於IT型源極區域10之^型 源極區域16。η型源極區域丨6係對閘極電極7之側壁之側 壁隔層12自我匹配地形成，故形成於離開通道形成區域相 當於沿著閘極長方向之側壁隔層12之膜厚之部份。 如此由於將η型源極區域16對側壁隔層12自我匹配地 形成，故可高精度地規定η+型源極區域16與通道形成區域 之距離。另一方面，假設不在閘極電極7之側壁形成側壁 隔層12,而欲利用以光阻膜為掩模之離子植入形成離開通 道形成區域之η型源極區域1 6時，由於光罩之對準移位， 可知*導致η型源極區域16與通道形成區域之距離發生偏 差。此情形，η+型源極區域1 6之端部過於接近通道形成區 域日τ，η型源極區域16之雜質會擴散至通道形成區域。另 一方面，η +型源極區域16過於離開通道形成區域之距離 時，源極電阻會增加。 因此’依據對側壁隔層12自我匹配地形成η+型源極區域 16之本實施形態，即使在將功率]^〇31^11微細化時也可 避免上述之問題，故可推行功率MOSFET之微細化。 利用至此為止所述之工序，具有η·型補償汲極區域9、η 型補償没極區域13與η+型汲極區域15構成之汲極、及η•型 93443 •22, 1361490 源極區域10與η型源極區域16構成之源極之功率m〇sfet 即告完成。 其-人，除去光阻膜44後，如圖1 3所示，以將p型穿孔層4 之上部開口之光阻膜45為掩模而在卩型穿孔層4表面離子植 入氟化膨（BF2)，以形成p+型半導體區域17，使p型穿孔層 4表面低電阻化。離子植入條件例如為加速能5〇 、摻 雜量 2.0χ 1 〇15/cm2。 其次，除去光阻膜45後，如圖14所示，在基板1上以 CVD法沉積膜厚50 nm程度之氮化矽膜2〇與膜厚80〇 11111程 度之氧化碎膜21後，利用化學機械研磨（Chemical
Mechanical Polishing)法使氧化矽膜21表面平坦化，接 著’以光阻膜為掩模乾式姓刻氧化矽膜21與氮化矽膜2〇， 藉以形成p型穿孔層4(p+型半導體區域17)、源極（n+型源 極區域1 6)及汲極（n+型補償汲極區域15)之各上部形成接觸 孔22。 其次，如圖15所示’在接觸孔22内部埋入以W膜為主體 之插塞23後’在氧化矽膜21上部形成以鋁（A1)合金膜為主 體之汲極電極24與源極電極25。 其次’如圖16所示’在汲極電極24及源極電極25之上部 以CVD法沉積膜厚900 nm程度之氮化矽膜26，接著，蝕刻 氮化矽膜26之一部分而形成通孔27後，在氮化矽膜26之一 部分形成以鋁（A1)合金膜為主體之配線28，分別連接配線 28與汲極電極24及配線28與源極電極25。其次，形成在配 線28上部以CVD法沉積之膜厚300 nm程度之氧化碎膜與膜 93443 •23· 13614,90 厚500 nm程度之氮化矽膜構成之表面保護膜29。 - 其後，選擇地除去表面保護膜29之一部分而露出配線28 之一部分（未圖示之墊部）後，將基板1背面研磨280 nm程 度，接著，在基板1背面形成源極背面電極3 1。利用以上 之工序，即可大略完成前述圖2所示之功率放大電路。源 極背面電極3 1係利用濺射法依次沉積例如膜厚0· 1 μιη程度 之錄（Ni)膜、膜厚0.15 μιη程度之鈦（Ti)膜、膜厚0.1 μιη程 度之Ni膜及膜厚1.3 μιη程度之金（Au)膜所形成。基板1在 分離成個別化之半導體晶片後，經由源極背面電極3 1焊接 於模組基板。 圖17係比較將介在開閘極電極7與n +型汲極區域15之間 之補償汲極區域形成雙重補償構造，並設定使接近於閘極 電極7之η·型補償汲極區域9之雜質濃度相對較低，離開閘 極電極7之η型補償汲極區域1 3之雜質濃度相對較高之本實 施形態之功率MOSFET之通電電阻（Ron)與反饋電容 (Cgd)、與不具有此雙重補償構造之以往之功率MOSFET之 通電電阻（Ron)與反饋電容（Cgd)之情形。如圖所示，本實 施形態之功率MOSFET與以往之功率MOSFET相比，通電 電阻（Ron)與反饋電容（Cgd)均可同時降低。 此結果，如圖18所示，依據本發明人之實測結果，獲 悉：使用本實施形態之功率MOSFET之放大電路與使用以 往之功率MOSFET之放大電路相比，功率附加效率（PAE)提 高2%程度。 圖19係表示搭載具有使用本實施形態之功率MOSFET之 1361490 放大電路之半導體晶片丨A之RF功率模组之概略立體圖。_ 半導體晶片1A係以使基板i背面朝向模組基板5〇之主面 之狀態搭載於模腔内。半導體晶片1 A係經由^線5丨電性 連接於傳輸電路52。傳輸電路52除半導體晶片1A外，連接 有阻抗匹配用之電容器53等。入^線51具有作為電感器之機 能’傳輸電路52具有作為阻抗匹配用電感器之機能。形成 於基板1为面之源極背面電極3丨係被焊接於晶片搭載用電 極54。-电極54係通過模組基板5〇内之熱通路55電性地且熱 性地接合於模組基板50背面之GND電極56。模組基板50之 主面被模塑樹脂57所覆蓋，並密封半導體晶片1A及電容器 53等。 (實施形態2) 前述實施形態i之功率M〇SFE1Mf、利用將摻雜高濃度雜 貝之P型多晶矽膜埋入溝3内部，以形成卩型穿孔層4。此種 方法所形成之p型穿孔層4具有可將寄生電阻縮小至小於利 用雜質之離子植入法所形成之穿孔層之優點。 但，將導電膜埋入溝内部以形成穿孔層之方法為了在基 板1上挖深溝’在製程上之限制頗多，難以自由地配置穿 孔層。即，為將多晶矽膜及金屬膜等導電膜埋入溝中以形 成穿孔層，首先，必須挖縱橫此高之溝，在其内部毫無間 隙地埋入導電膜°溝内部之導電膜t產生空孔（空隙）時， 由於基板表面不能被平坦化’故在後續之各種獏沉積工序 中:由於穿孔層有階差之原0，發生㈣離等不良現象之 可能性相當高。因A，可能發生因溝深及導電膜沉積裝置 93443 -25- 等而使溝寬受到限制之現象。 穿孔層之平面配置以如圖2〇所示-邊寬-定之長方形最 ’發生不I此係由於此種形狀之情形，溝寬發生變化 之區域並不存在，故可均句地埋人導電膜所致。
另方面’如圖21所示，在長方形溝交又成十字或T字 之配置中，在交又部分溝寬會比其他部分寬，纟溝寬變寬 之部分會發生不能均勾地埋入導電膜之可能性，而有可能 引起如前述之膜剝離等不良現象。如有也能均勻地將導電 膜埋入溝寬變寬之部分之導電膜沉積裝置，固然也可容許 此種十字或T字之配置’但通常之情形，《置多半無法應 付此要求。又，此種穿孔層因溝較深，故必須將溝寬與其 間隔設定於寬於連接於穿孔層之接觸孔之寬。
在指形狀之功率MOSFET中，如圖22所示，考慮將穿孔 層4之長度方向配置於與指之長度方向平行之情形。此情 形，穿孔層4與連接於此之接觸孔22a有必要考慮掩模對準 之容許範圍而多數個配置於對指垂直方向，將兩側端部擴 大長度方向至對準精度之部分。 另一方面，如圖23所示，將穿孔層4垂直配置於指之長 度方向時，擴大掩模對準之容許範圍之部分並非穿孔層4 與接觸孔22a，而是穿孔層4本身。因此，與圖22之配置相 比’穿孔層4面積擴大之結果，可降低穿孔層4之寄生電 阻。圖'24係假設穿孔層4之一邊寬為〇.4 μηι，穿孔層4彼此 之間隔為0.4 μηι時，在圖22之平行配置之配置圖與圖23之 垂直配置之配置圖中，比較對各種胞間距之穿孔層4之面 -26- 13614.90 積之情形。如圖所示，垂直配置之配置圖（實線）之一方之 穿孔層4之面積大於平行配置之配置圖（虛線），故可降低寄 生電阻。 又，如圖22所示.，在穿孔層4之配置圖中，最適之胞間 距為離散值，會發生穿孔層4之一邊寬為〇·4 ，穿孔層4 彼此之間隔為0·4 之類之配置限制，例如在鄰接於源極 之位置與指之長度方向平行地配置丨個穿孔層4時，假設胞 間距為3.5 μιη。此情形，將穿孔層4增加為2個時，胞間距 變成為3.9 μιτ^ 另一方面，在如圖23所示之穿孔層4之配置中，只要對 應於胞間距之變更而改變穿孔層4之長度方向之長度即 了 因此，可配合周圍之條件比較自由地變更胞間距。 圖25係將穿孔層4之平面配置形成曲折型，圖％係形成 網目型之例。此等之配置因在穿孔層4之一部分寬度有變 化，故與圖23之配置相比，導電膜之埋入雖較困難，但穿 孔層4之面積比圖23之配置大，故可進一步降低寄生電 阻。且可比較自由地變更胞間距。 (貫施形態3) 圖27係表示本實施形態之功率m〇SFet之基板1之要部 剖面圖。本實施形態之η通道型功率m〇sfET僅利用n型多 晶矽膜構成閘極電極7，並在閘極電極7上部之絕緣膜設置 長溝32，以埋入此長溝32内部之插塞23將閘極電極7分 路。插塞23與埋入接觸孔22内部之插塞23相同，係由以w 膜為主體之金屬膜所構成。長溝32具有與閘極電極7大致 •27· 1361490 同程度之長度，與閘極電極7平行地延伸。 — 為了在閘極電極7上部形成長溝32，在功率m〇sfet之 上部沉積氧化石夕膜21後，以光阻膜為掩模而乾式触刻氧化 石夕膜2卜在覆蓋閉極電極7上部之氮化碎膜2Q之表面暫時 停止㈣。其次’乾式㈣氮切膜2()後，㈣氮化石夕膜 2〇下層之氧化矽膜（蓋絕緣膜8)，藉以形成達到閘極電極了 之長溝32。如此，在覆蓋閘極電極7上部之氮化矽膜⑼之 表面暫蛉知止蝕刻。其次，蝕刻蓋絕緣膜8，使長溝Μ之 寬度寬於閘極電極7之閘極長時，可防止長溝32之底部穿 過基板1之不例現象。因此，可使長溝32之寬度寬於閘極 電極7之閘極長，以降低埋入長溝32之插塞23與閘極電極7 之接觸電阻。又，埋入長溝32内部之插塞23可在將插塞23 埋入源極、汲極上部之接觸孔22之工序中同時埋入。 如此，利用埋入閘極電極7上部之長溝32之金屬膜構成 之低電阻之插塞23將閘極電極7分路，以降低其表面電 阻，故不需要將閘極電極7分路用之第i層或第2層之Ai合 金配線。因此，不需要分路用A1合金配線之引繞區域，故 可縮小形成功率MOSFET之半導體晶片1A之尺寸，增進RF 功率模組織小型化。 又’以多晶矽之單層膜構成閘極電極7時，可利用p型多 晶石夕膜構成p通道型功率M〇SFET之閘極電極，因此，可 使p通道型功率MOSFET成為難以發生短通道效應之表面 通道型，故可藉p通道型功率MOSFET之微細化，增進性 能之提高。 •28- 1361490 又’以多晶石夕之單層膜構成閘極電極7時，可利用此多 晶矽之單層膜在同一半導體晶片1A内形成電阻元件33，且 也可將多晶矽之單層膜構成之閘極電極7利用作為 MIM(Metal Insulator Metal:金屬-絕緣體_金屬）型電容元 件之一方電極。如此，以多晶矽之單層膜構成閘極電極 7 ’利用埋入閘極電極7上部之長溝32之插塞23分路時，可 容易地在同一半導體晶片1A内製成電阻元件33及電容元 件’故可增進RF功率模組之單晶片化。且藉此，可容易地 進行搭載半導體晶片1A之模組基板50之配線設計，故可增 進RF功率模組之功率附加效率之提高及小型化。 以上，已就本發明人所創見之發明，依據實施形態予以 具體說明，但本發明並不僅限定於前述實施形態，在不脫 離其要旨之範圍内，當然可作種種變更。 [產業上之可利用性] 本發明之功率M0SFET適合使用於行動電話用之高頻功 率玫大器。 【圖式簡單說明】 圖1係使用本發明之一實施形態之放大電路之區塊圖。 圖2係表示本發明之半導體裝置之要部之剖面圖。 圖3係表示本發明之半導體裝置之製造工序中之要部剖 面圖。 圖4係接續在圖3後之半導體裝置之製造工序中之要部剖 面圖。 圖5係接續在圖4後之半導體裝置之製造工序中之要部剖 93443 -29- 1361490
面圖。 圖6係接續在圖5後之半導體裝置之製造工序中之要部剖 面圖。 圖7係接續在圖6後之半導體裝置之製造工序中之要部剖 面圖。 圖8係接續在圖7後之半導體裝置之製造工序中之要部剖 面圖。
圖9係接續在圖8後之半導體裝置之製造工序中之要部剖 面圖。 圖10係接續在圖9後之半導體裝置之製造工序中之要部 剖面圖。 圖11係接續在圖10後之半導體裝置之製造工序中之要部 剖面圖。 圖12係接續在圖η後之半導體裝置之製造工序中之要部 剖面圖。
圖13係接續在圖12後之半導體裝置之製造工序中之要部 剖面圖。 圖14係接續在圖13後之半導體裝置之製造工序中之要部 剖面圖·。 圖15係接續在圖14後之半導體裝置之製造工序中之要部 剖面圖。 圖16係接續在圖15後之半導體裝置之製造工序中之要部 剖面圖。 圖17係比較本發明之構造與以往之構造之通電電阻 93443 •30- 1361490 (Ron)與反饋電容（Cgd)之表。
功率模組之概略立體圖。 入至本發明之
本實施形態之放大電路之RF
平面圖。 面配置之 之穿孔層 圖21係表示長方形之穿孔層交又成十字或丁字 之配置之平面圖。 圖22係表示長方形之穿孔層之長度方向配置於與指之長 度方向平行之配置之平面圖。 圖23係表示長方形之穿孔層之長度方向配置於與指之長 度方向垂直之配置之平面圖。 圖24係表示長方形之穿孔層之長度方向配置於與指之長 度方向平行或垂直之配置之穿孔層面積之比較曲線圖。 圖25係將穿孔層配置成曲折狀之配置之平面圖。 圖26係將穿孔層配置成網目狀之配置之平面圖。 圖27係表示本發明中以插塞將閘極電極分路之半導體穿 置之要部剖面圖。 【主要元件符號說明】 半導體基板 半導體晶片 蟲晶層 3 1361490 4 5 6 7 8 9 10 11 12 13 15 16 17 20 21 22 22a 23 24 25 26 27 28 29 p型穿孔層 p型井 閘極絕緣膜 閘極電極 蓋絕緣膜 η'型補償汲極區域（第1低濃度區域） 型源極區域（低濃度區域） ρ型暈圈區域 側壁隔層 η型補償汲極區域（第2低濃度區域） η+型汲極區域（高濃度補償區域） η+型源極區域（高濃度區域） ρ+型半導體區域 氮化矽膜 氧化矽膜 接觸孔 接觸孔 插塞 汲極電極 源極電極 氧化矽膜 通孔 配線 表面保護膜 -32- 1361490 30 P型多晶矽膜 31 源極背面電極 32 長溝 33 電阻元件 34 A1蓋 40 〜45 光阻膜 50 模組基板 51 Au線 52 傳輸電路 53 電容器 54 電極 55 熱通路 56 GND電極 57 模塑樹脂 102A, 102B 功率放大電路
102A1-102A3, 102B1-102B3 放大段 102AM1 〜102AM3, 103 103A 103B 103A1 103A2 102BM1〜102BM3匹配電路 週邊電路 控制電路 偏壓電路 電源控制電路 偏壓電壓產生電路 104a, 104b 輸入端子 105a, 105b 輸出端子 -33·

Claims (1)

1361490 . 第093115837號專利申請案 中文申請專利範圍替換本(1〇〇年5月 十、申請專利範圍： 1. 一種半導體裝置，其包含MOSFET，該MOSFET包括： 源極及没極’其係形成在第1導電型之半導體基板之 主面之一部分上，該源極及汲極各具有與第丨導電型相 反的第2導電型； 第1導電型之井’其形成於源極之下； 閘極電極，其係經由閘極絕緣膜而形成於前述半導體 基板之主面上； 側壁間隔物’其係形成於前述閘極電極之側壁； 源極背面電極’其係形成於前述半導體基板之背面； 及 第1導電型之穿孔層（sinker iayer)，其電性連接前 述源極和前述源極背面電極；且 則述汲極包含汲極低濃度區域及與前述汲極低濃度區 域相接之汲極高濃度區域，前述汲極高濃度區域具有比 前述汲極低濃度區域高的雜質濃度； 别述汲極低濃度區域包含第1沒極低濃度區域及第2汲 極低濃度區域； 月'J述第2汲極低濃度區域具有比前述第丨汲極低濃度區 域高的雜質濃度； 别述第2汲極低濃度區域位於前述第丨汲極低濃度區域 與汲極高濃度區域之間； 前述井的邊緣係位於前述源極及前述汲極高濃度區域 之間，以使得前述井不形成於前述汲極高濃度區域之 93443-1000527.doc 1361490 下。 2. 如申請專利範圍第丨項之半導體裝置，其中前述源極包含 源極低度區域及源極南濃度區域’前述源極高濃度區 域具有比則述源極低濃度區域高的雜質濃产。 3. 如申請專利範圍第2項之半導體裝置，其中相較於前述源 極高濃度區域，前述源極低濃度區域係形成於前述半導 體基板之主面之較淺區域。
如申請專利範圍第2項之半導體裝置，其中前述源極低濃 度區域係由與形成前述第1汲極低濃度區域之步驟及形成 前述第2汲極低濃度區域之步驟不同的步驟所形成。 如申請專利範圍第2項之半導體裝置，其中相較於前述第 1汲極低濃度區域及前述第2汲極低濃度區域，前述汲極 高濃度區域係形成於前述半導體基板之主面之較淺區 域。 6. 如申請專利範圍第1項之半導體裝置，其中前述沒極高濃 度區域係對於前述側壁間隔物以自動對準而形成。 7. 如申請專利範圍第2項之半導體裝置，其中前述源極高濃 度區域係對於前述側壁間隔物以自動對準而形成。 8. 如申請專利範圍第丨項之半導體裝置，其中源極電極及沒 極電極係配置於前述源極及前述汲極上； 月J述源極電極及没極電極係個別電性連接於前述源極 及前述沒極；且 月J述穿孔層及刖述源極係經由前述源極電極電性 接。 93443-1000527.doc 1361490 9.如宇請專利範圍第！項之半導體裝置，其中前述井係調適 以作為抑制耗盡層由前述源極向前述汲極延伸之衝穿阻 擋器（punch-through stopper)。 从如中請專利範園第1項之半導體裝置，其中^層係形成 於前述半導體基板；且 前述源極、汲極和井係形成於前述磊晶層。 U.如申請專利範圍第H)項之半導體裝置，其中前述穿孔層 係形成於前述磊晶層及半導體基板。 A如申請專利範圍第1之半導體裝置，其中前述第i和第2 導電型各係為p型及n型。 13.如_請專利範圍第旧之半導體裝置，其中前述源極包含 源極低濃度區域及源極高濃度區域，前述源極高濃度區 域具有比前述源極低濃度區域高的雜質濃度。 如辛請專利範圍第w之半導體裝置，其中前述第2没極 低濃度區域係對於前述側壁間隔物以自動對準而形成。 中請專利範圍第13項之半導體裝置，其中前述源極高 痕度區域係對於前述側壁間隔物以自動對準而形成。 16. 如申請專利範圍第旧之半導體裝置，其中源極電極及没 極電極係配置於前述源極及前述沒極上； 前述源極電極及沒極電極係各電性連接於前述源極及 前述汲極；且 这穿孔層及剛述源極係經由前述源極電極電性連 接。 17. 如申請專利範圍第13項之半導體裝置，其中前述井係調 93443-1000527.doc 適以作為抑制耗盡層由前述源極向前述沒極延伸之衝穿 阻撞器。 18.如申請專利範圍第1項之半導體裝置，其中蟲晶層係形成 於前述半導體基板；且 成 前述源極、汲極和井係形成於前述磊晶層。 19·如申請專利範㈣18項之半導體裝置，其中前述穿孔層 係形成於前述磊晶層及半導體基板。 20.如申請專利範圍第旧之半導體裝置，其中前述第ι和第2 導電型各係為ρ型及η型。 &如申請專利範圍第13項之半導體裝置，其中前述源極低 濃度區域係比前述源極高濃度區域，形成於前述半導體 基板之主面之較淺區域。 22. 如申請專利範圍第13項之半導體裝置，其中前述源極低 濃度區域係由與形成前述第丨汲極低濃度區域之步驟及形 成前述第2汲極低濃度區域之步驟不同的步驟所形成。 23. 如申請專利範圍第13項之半導體裝置，其中前述汲極高 濃度區域係比前述第丨汲極低濃度區域及前述第2汲極低 漠度區域’形成於前述半導體基板之主面之較淺區域。 24. —種半導體裝置，其特徵在於包含： 源極及汲極，其係在第丨導電型之半導體基板之主面 之第1區域中隔著通道形成區域而分離地形成，該源極 及汲極各具有第2導電型； 閘極電極’其係使用多晶矽膜而經由閘極絕緣膜地形 成於前述通道形成區域； 93443-1000527.doc 1361490 蓋絕緣膜，其係覆蓋前述閘極電極之上部； 阻擋絕緣膜，其係覆蓋前述蓋絕緣膜之上部，且钱刻 速率與前述蓋絕緣膜不同；及 層間絕緣膜，其係覆蓋前述阻擋絕緣膜之上部；且 在前述閉極電極上’形成有貫通前述層間絕緣膜、前 述阻擋絕緣膜及前述蓋絕緣膜而達到前述閘極電極之^ 面之溝； 在前述溝中，埋入有電阻比前述多晶矽膜小之導 膜； 與前述閘極電極之延伸方向垂直之第丨平面内之前述 溝之寬度比前述第1平面内之前述閘極電極之閘長大； 在前述半導體基板之主面之第2區形成有包含與 構成前述閘極電極之前述多晶矽膜相同之多晶矽膜之電 阻器》 25. —種半導體裝置，其特徵在於包含： 源極及汲極，其係在第丨導電型之半導體基板之主面 之第1區域中隔著通道形成區域而分離地形成，該源極 及汲極各具有第2導電型； 閘極電極，其係使用多晶矽膜而經由閘極絕緣膜地形 成於前述通道形成區域； 蓋絕緣膜’其係覆蓋前述閘極電極之上部·， 阻擋絕緣膜’其係覆蓋前述蓋絕緣膜之上部，且蝕刻 速率與前述蓋絕緣膜不同；及 層間絕緣膜，其係覆蓋前述阻擋絕緣膜之上部；且 93443-1000527.doc -5- 1361490 在前述閘極電極上，形成有貫通前述層間絕緣膜、前 述阻擋絕緣膜及前述蓋絕緣膜而達到前述閘極電極 面之溝； 在前述溝中，埋入有電阻比前述多晶矽膜小之導電 膜； 與前述閘極電極之延伸方向垂直之第1平面内之前述 溝之寬度比前述第1平面内之前述閘極電極之閘長大； 在前述半導體基板之主面上，形成以埋入前述溝内部 之前述導電膜為一方電極之電容元件。 26. —種半導體裝置’其特徵在於包含： 源極及汲極’其係在第1導電型之半導體基板之主面 之第1區域中隔著通道形成區域而分離地形成，該源極 及汲極各具有第2導電型； 閘極電極’其係使用多晶矽膜而經由閘極絕緣膜地形 成於前述通道形成區域； 蓋絕緣膜’其係覆蓋前述閘極電極之上部； 阻擋絕緣膜’其係覆蓋前述蓋絕緣膜之上部，且钱刻 速率與前述蓋絕緣膜不同；及 層間絕緣膜，其係覆蓋前述阻擋絕緣膜之上部；且 在前述閘極電極上，形成有貫通前述層間絕緣膜、前 述阻擋絕緣膜及前述蓋絕緣膜而達到前述閘極電極之表 面之溝； 在前述溝中，埋入有電阻比前述多晶矽膜小之導電 膜； 93443-1000527.doc 1361490 與前述閘極電極之延伸方向垂直之第1平面内之前述 溝之寬度比前述第1平面内之前述閘極電極之閘長大； 在前述源極及汲極上之前述層間絕緣膜及前述阻擋絕 緣膜中，形成有接觸孔； 埋入於前述溝内之前述導電膜亦形成於前述接觸孔内 部。 27. —種半導體裝置，其包含MOSFET ;該MOSFET包括： 第2導電型之源極及汲極，其等係在第丨導電型之半導 體基板之主面之一部份上，夹著通道形成區域而互相分 離地形成； 閘極電極，其係經由閘極絕緣膜而形成於上述通道形 成區域之上部；及 上述半導體基板之主面之其他部分上之第丨導電型之 複數穿孔層； 前述源極及前述汲極具有沿著前述半導體基板之主面 之第1方向延伸之平面圖案； 前述複數之穿孔層係沿著前述第〗方向排列； 前述複數之穿孔層包含導電膜，該導電膜埋入於設在 上述半導體基板之溝的内部； 上述複數之穿孔層之各個具有平面圖案，該平面圖案 呈於與前述第i方向交又之第2方向上具有長邊之形狀，/、 於上述複數之穿孔層之各個之表面即上述上述半導體 基板之表面上’設置有使上述穿孔層之表面低電阻化且 與上述源極相接之導電區域，· 93443-1000527.doc 136.1490 於上述複數之穿孔層、上述源極與上述汲極之上部， 形成有絕緣膜； 於上述絕緣膜之上部，形成有金屬配線； 上述源極係經由形成於上述絕緣膜之第1插塞而與上 述金屬配線電性連接； 上述導電區域係經由形成於上述絕緣膜之第2插塞而 與上述金屬配線電性連接；且 以上述MOSFET構成有放大高頻信號之電力放大電 路。 28.如申請專利範圍第27項之半導體裝置，其中 前述源極及汲極係於前述第丨方向分別排列有複數 個； 前述複數之源極係互相電性連接； 前述複數之汲極係互相電性連接。 29. 如申請專利範圍第27項之半導體裝置，其中 於前述半導體基板之背面，形成有源極背面電極，其 係通過則述複數之穿孔層而與前述源極電性連接。 30. 如申請專利範圍第29項之半導體裝置，其中 前述半導體基板係安裝於模組基板；且 前述源極背面電極係與前述模組基板之固定電位電極 電性連接。 3 1_如申請專利範圍第27項之半導體裝置，其中 上述導電區域係第1導電型之半導體區域。 32.如申請專利範圍第27項之半導體裝置，其中 93443-1000527.doc -8 - 1361490 上述導電膜包含第1導電型之石夕膜。 33·如申請專利範圍第27項之半導體裝置，其中 上述複數之穿孔層之各個係經由配置於上述第2方向 之複數之上述第2插塞而與上述金屬配線電性連接。 34. 如申請專利範圍第27項之半導體裝置，其中 上述導電膜包含金屬膜。 35. 如申請專利範圍第27項之半導體裝置，其中 上述複數之穿孔層係於上述第1方向上複數地配置。 36. 如申請專利範圍第27項之半導體裝-置，其中 上述 MOSFET係功率 MOSFET(power MOSFET)，上述 半導體裝置係通訊裝置用之半導體裝置。 93443-1000527.doc
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