TWI312144B - - Google Patents

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1312144 (1) 九、發明說明 【發明所屬之技術領域】 本發明是關於半導體裝置、顯示裝置及電子機器，尤 其是關於將驅動電路內藏在主動基板上之顯示裝置。

【先前技術】 對於半導體裝置，由於被施加因靜電或各種雜訊現象 所產生之不理想高電壓，導致破壞絕緣膜，而受到無法復 原之損傷，對此的該靜電破壞（ESD )對策則爲重要課題 ，提案有用以防止此之各種保護電路。例如，專利文獻1 、專利文獻2等中提案有藉由適當組合二極體將被施加至 配線之異常電壓放電至GND等之電路。但是，一般半導 體裝置因形成在屬於導電體之矽晶圓上，故半導體裝置內 帶電之事態較少，以透過輸入端子靜電入侵時之對策爲主 要訴求，一般則是藉由在輸入端子和構成電路之半導體元 件之間，即是輸入端子之後形成保護電路，取得防止自輸 入端子所侵入之高電壓傳播至元件之事態的構成。 另外，使用近年來急速普及之薄膜電晶體（TFT )等 之主動元件的顯示裝置等，因是在絕緣基板上形成裝置， 故本身容易帶靜電，則有在製造過程中容易引起靜電破壞 之課題。因此，例如在主動矩陣電路之外圍上，以形成稱 爲防護環或是短路環之防止帶電用之配線，施予靜電對策 最近，則普遍使用以聚矽當作主動層之聚矽TFT，由 (3) (3)

1312144 並且，各掃描線驅動元件電路（8 01 -1〜4 8 Ο ) 所須之訊號（例如，時脈訊號）是透過訊號配線（ 7〇2)及訊號端子（60 1、602 )自外部1C被供給。 在此，爲了防止透過低電位電源端子（6 5 0 ) 位電源端子（6 5 1 )及訊號端子（6 0 1、6 0 2 )，靜 訊電流入侵，構成各掃描線驅動元件電路（8 0 1 -1 -之TFT被破壞的事態，將靜電保護電路（ESDI〜4 輸入端子（601、650、651)設置至各掃描線驅動 路（801-1〜480 )位址之間。作爲靜電保護電路 〜4)之具體構成可舉出專利文獻1及專利文獻2 〔專利文獻1〕專利第2884946號公報 〔專利文獻2〕專利第3 1 4 1 5 1 1號公報 【發明內容】 〔發明所欲解決之課題〕 但是，絕緣基板上之驅動電路比起晶圓上之電 以散發電荷，容易帶電。除此之外，將顯示裝置之 路內藏在玻璃基板上之時，因比一般製造在矽晶 1C，電路面積大，故在如此之構成中，則有尤其在 程中，對於防護產生在比輸入端子遠之配線上的靜 充分之課題。該指是在製造工程內，靜電在基板上 位置有帶電之可能，從帶電位置至靜電保護電路爲 離爲長，配線電阻爲筒之時，於靜電保護電路動作 則有靜電破壞附近電路內之電晶體的情形之故。如

之動作 :701、 、高電 電或雜 -480 ) )從各 元件電 (ESDI 路，難 驅動電 圓上之 製造工 電則不 之任意 止之距 之前， 此之問 -6- (4) 1312144 題即使於使用s 01基板之半導體裝置時也有相同之課題。

再者，於絕緣基板時，即使在製造工程完成後之完成 品狀態下，亦有在基板外部引起強靜電放電時由於靜電誘 導使得配線上流入大電流之事態，於此時，亦可能破壞比 端子更遠之處的電路。 再者，本發明針對於透過電路將極大之電流流入在配 線上時，配線上之電位造成瞬間變動之課題，也有對策。 〔用以解決課題之手段〕 本發明是用以解決上述之問題點，提案將半導體電路 配置在保護電路和輸入端子之間。當更具體性且定量性表 現時，提案有設置成沿著從半導體電路和配線之連接部置 輸入端子爲止之配線的電阻，成爲比沿著自保護電路和配 線之連接部至輸入端子爲止之配線的電阻小。 不是如先前技術般，僅有設置在輸入端子之保護電路 ，而是在無連接於配線輸入端子上之部位上設置內部保護 電路，依此則具有即使在離端子較遠處亦可以充分取得對 防護靜電的效果。 而且，提案有在配線上多數配置保護電路，將半導體 電路配置成挾持於保護電路之間的事態。依此，可以防止 來自輸入端子之靜電或雜訊，並且亦可以保護離輸入端子 較遠之半導體電路，再者，藉由以槪略一定之間隔配置多 數保護電路，到處保護被連接在配線上之半導體電路，爲 更加理想。 -7- (5) (5)

1312144 再者，本發明是提案配線包含有低電位之電源配線和 高電位之電源配線，並具有連接於雙方之電源間保護電路 之事態。當如此構成時，可以更容易在二極體元件等上形 成保護電路，並且因互相爲電源配線，故不容易受到雜訊 之影響。再者，因電源配線一般在電路內非常長，故比起 其他配線尤其需要靜電保護，效果更爲顯著。除此之外， 針對訊號配線提案有在與電源配線之間形成訊號電源間保 護電路之事態。訊號線彼此因容易受到雜訊之影響，故當 在與電源之間設置保護電路時，則可以降低壞影響。又， 提案有訊號電源保護電路之電容比電源間保護電路之電容 小之事態。藉此，可以使訊號對電源線之影響成爲最小限 再者，本發明是之特徵是將流入低電位電源配線或是 高電位電源配線之最大電流設爲1(A)，將發生電源配 線之電壓下降的容許時間之上限設爲t (秒）時，保護電 路中之配線彼此電容成分則爲I X t X 0 . 1 ( F )以上。考慮 聚矽TFT中之一般動作間t是以1(Γ8 (秒）以下爲佳。依 此，具有於大電流流入電路而趕不上來自外部之供給，在 配線上發生瞬間性電壓變動時，依據保護電路內之電容成 分而降低此之效果。 並且，本發明是提案有電源間保護電路或是訊號電源 間保護電路包含有二極體元件，該一端被連接於電源配線 之事態。依據如此之構成，靜電或雜訊電流之放電變得容 易，明顯提升保護性能。 -8- (6) (6)

1312144 並且’本發明是提案將上述之發明內容適 道型場效電晶體及P通道型場效電晶體所構 CMOS型之半導體裝置的事態。CMOS型之半 至少需要2種類之基準電源，故電源配線增多 效果更爲顯著。尤其，對於聚矽薄膜電晶體之 半導體裝置中，因基板爲絕緣基板，故在無保 態下，容易引起帶電，本發明之效果越加顯著 其在絕緣基板上構成TFT-LCD或TFT-OLED 主動矩陣和該驅動電路時，驅動電路因被構成 矩陣而變大，隨此配線也增長，故本發明之效 並且，本發明是提案有將本發明應用於主 在主動矩陣之4角落中，離輸入端子較遠之角 內部保護電路之事態。藉由配置在如此之位置 大主動矩陣之週邊部尺寸（框緣）而可以配置 ，故爲較理想。 再者，使用本發明之半導體裝置之顯示裝 該顯示裝置之電子機器，因不易引起工程中之 故在成本上則爲有利’因不易引起電源之電壓 有顯示品質高之效果。 【實施方式】 以下，根據圖面說明本發明之實施形態。 用於以η通 成之所謂的 導體裝置因 ，本發明之 CMOS型之 護電路之狀 。再者，尤 等所使用之 可包圍主動 果越加顯著 動矩陣時， 落上，配置 ，因不會增 大保護電路 置及搭載有 靜電破壞， 下降，故具 (8) 1312144 電源配線（7 5 1 )、低電位電源配線（7 5 Ο )等。

掃描線驅動電路（8 0 0 )是連接C L K訊號配線（7 Ο 1 )、SP訊號配線（702 )、高電位電源配線（75 1 )、低 電位電源配線（7 5 0 )，時鐘·啓動脈衝訊號及各電源電 位。在此，C L K訊號配線（7 0 1 ) 、S P訊號配線（7 0 2 ) 、高電位電源配線（7 5 1 )、低電位電源配線（7 5 0 )是連 接CLK訊號端子（601 )、高電位電源端子（651 )、低 電位電源端子（650)，該些端子是藉由透過FPC被連接 於外部1C，而供給所欲之訊號、電源電位。 CKL訊號端子（601) 、SP訊號端子（602 )、高電 位電源端子（651)、低電位電源訊號端子（65〇)和CLK 訊號配線（701 ) 、SP訊號配線（702 )、高電位電源配 線（7 5 1 )、低電位電源配線（7 5 0 )之間的連接配線，是 連接有第1至第4之保護電路（ESDI〜4) ’防止於自各 端子（601、602、65 1、65 0 )流動靜電或雜訊電流時，破 壞掃描線驅動電路（800)內之TFT。 並且，自C L K訊號配線（7 0 1 )、高電位電源配線（ 751 )、低電位電源配線（750 )上之CLK訊號端子（601 )、高電位電源端子（6 5 1 )、低電位電源訊號端子（6 5 0 )觀看在隔開掃描線驅動電路（8 〇 〇 )的相反側之末端上 ，也配置有第5至第7的保護電路（E S D 1 1〜1 3 )。依此 ，可以防止掃描線驅動元件電路（80 1 -η )中，位於離端 子較遠之位置上的元件（例如’ η= 1等）則在主動矩陣基 板製造中被靜電破壞之事態。再者’第5至第7之保護電 -11 - (9)1312144 路（ 其與 以配 ° P 高電 型電

此， 。藉 圍外 ，異 配線 位急 5 04 ) 電源 構成 電路 〜1 3 保護 比第 可， 5 04 ) E S D 1 1〜1 3 )是被配置在主動矩陣基板之角落部，尤 輸入端子相反之角落上，則可以不增大基板面積地予 置。 第4圖是保護電路（ESDI〜13 )之具體電路構成例 型電晶體（5 04 )之源極電極及閘極電極是被連接於 位電源VH，汲極電極是被連接於所保護之配線上，n 晶體（5 02 )之汲極電極及閘極電極是被連接於低電 源VL上，汲極電極是被連接於所保護之配線上。在 被供給至所保護之配線上的訊號位準必須在VH以上 由靜電等。被保護之電源電位是接觸於VH〜VL之範 時，η型電晶體（502 )或是ρ型晶體（504 )爲ON 常電流則逃逸至基準電位VH配線或是基板電位VL 。再者，藉由保護電阻（5 03 )，可以防止配線之電 速上昇而破壞η型電晶體（5 02 )或是ρ型電晶體（ 之事態。在此，VH及VL雖然使用在電路內最高之 和最低之電源，但是即使VH = VD，VL = VS亦可。 並且，在此，保護電路（ESDI〜13)雖然爲相同之 ，但是各自的保護電路即使因應該必要性成爲另外之 構成當然亦可。尤其，對於內部之保護電路（ESDI 1 )，輸入部之保護電路（ESDI〜4)是要求比較高之 性能。因此，例如第一保護電路（ESD 1 )設成具有 5之保護電路（ESDI 1 )高之保護性能的電路構成即 具體而言，若使η型電晶體（502)及ρ型電晶體（ 之通道寬（5〇2)及ρ型電晶體（500之通道寬成 -12- (10) 1312144 爲比第1之保護電路（E S D 1 )大即可。

第5圖是掃描線驅動元件電路（801-1〜48 0 )之構成 例，成爲組合使用兩個時鐘反相器之靜態型移位暫存器和 NAND電路、NOT電路之構成。並且，第η段（η < 480 ) 之掃描線驅動元件電路（801-η)之OUT端子是被連接於 第η -1段之掃描線驅動元件電路（8 0 1 - 4 8 0 )之ΪΝ端子是 連接至S Ρ訊號配線（7 0 2 )。 第6圖是表示第一實施例之透過型液晶顯不裝置之斜 視構成圖（一部分剖面圖）。藉由密封材料（920 )貼合 第1圖所示之主動矩陣基板（10〗），和藉由在彩色濾光 片上形成ΙΤΟ膜而形成共集電極之對向基板（901)，並 將向列液晶材料（910)封入至該中。再者，在主動矩陣 基板（101)上之對向導通部（304)上配置導通材，使成 爲與對向基板（90 1 )之共集電極短路。 資料線輸入端子（3 02_1〜1 920 )、共集電位輸入端 子（303)、（：1^訊號端子（601)、8?訊號端子（6 02 ) 、高電位電源端子（651 )、低電位電源端子（65 0 )是透 過被安裝在端子上之FPC( 93 0 )而連接於1至多數之外 部1C ( 940 )上，供給所需之電氣訊號、電位。 並且，在主動矩陣基板之外側上配置上偏向板（95 1 )，在對向基板之外側上配置下偏板（952 )，配置成互 相之偏光方向可正交（直交偏光）。並且，在下偏向板（ 9 52 )安裝背光（960 )而完成。背光（960 )即使爲在陰 極管安裝導光板或散亂板者亦可，即使爲藉由EL元件全 -13 - (11) 1312144 面發光之元件亦可。雖然無圖示’但即使又因應所需’以 外殼覆蓋周圍或在上偏向板之上方又安裝保護用之玻璃或 丙烯酸板亦可。 該液晶顯示裝置因比以往不容易發生因製造工程中或 完成後之靜電等所引起之靜電破壞’故生產率佳並且信賴 性爲高。

〔實施例2〕 第2圖是表示實現使用本發明之掃描線驅動電路之第 二實施例中之驅動電路的構成圖。本圖是相當於第1圖之 虛線A框內之圖示。 本實施例由從端子（601、650、651)至掃描線驅動 電路（800 )爲止之間的輸入部保護電路（ESDI〜3 )或 輸入端子（601、650、651)來看’不僅有隔開驅動電路 ( 800)之末端的內部保護電路（ESD11〜13)而已’在 驅動電路（8 0 0 )之中間段的第2 4 0段之元件驅動電路（ 80 1 -240 )和第241段之元件驅動電路（ 80 1 -24 1 )之間也 設置有第8至第10的保護電路（ESD21〜23 )。依此’ 可以防止離端子附近及末端中之任一者較遠之中間段（ n = 240)附近的靜電破壞。本實施例中雖然是追加保護電 路，但是即使因應電路之規模、大小等’增加設置在中途 的保護電路之數量亦可。例如’除了本實施例之場所外’ 若也在第1 2 0段（8 0 1 - 1 2 0 )和第1 2 1段（8 01 -1 2 1 )之間 及第3 60段（8 0 1 -3 60 )和第361段（80 1 -3 6 1 )之間，放 -14- (12) (12)

1312144 置保護電路則爲更佳’只要電路面積無問題，在 間放置所有保護電路則爲最佳。但是，在任何狀 保護電路之間隔應略爲一定，不然會容易在僅間 處引起靜電破壞。 除上述記載之幾點以外，其主動矩陣基板之 護電路或驅動電路之詳細等，第二實施例與第一 乎完全相同，使用包含有第2圖般之電路的主動 的液晶顯示裝置因也和第一實施例相同構成，故 〔實施例3〕 第3圖是實現使用本發明之掃描線驅動電路 示裝置之第一實施例中的掃描線驅動電路內藏型 陣基板之構成圖。 本實施例是與第1與第2實施例不同，爲被 描線驅動電路（800 )之CLK訊號、SP訊號並 由CLK訊號端子（601) 、SP訊號端子（602) ，而是在緩衝電路（810-1、810-2)中暫且放大 後被輸入至掃描線驅動電路800之構成。依據如 ，外部IC之訊號驅動能力即使無變高，亦可以 之面板上不會極大延遲訊號而予以驅動。 第7圖是第3實施例中之緩衝電路（8 1 0-1 之具體的電路構成。爲兩段串聯第1NOT電路 第2NOT電路（822)之構成，構成第2NOT電足 听有段之 況下置放 隔變寬之 構成、保 實施例幾 矩陣基板 省略說明 之液晶顯 之主動矩 供給至掃 不是直接 直接輸入 驅動能力 此之構成 在大面積 • 8 10-2) :82"及 ^ ( 822 ) -15- (13) 1312144 之電晶體的通道寬（Μ)是比構成第1ΝΟΤ電路（821) 之電晶體的通道寬（Μ)大，例如，設定成第1Ν Ο Τ電路 (821)之 W = 250"m’ 第 2Ν0Τ 電路（ 822)之 W=1000 V m。電源配線8 5 0是由第3圖之低電位電源配線7 5 1所 分歧出之枝配線，圓圈表示分歧點方向，夾著緩衝電路（ 8 1 0 -1、8 1 0 - 2 )在相反側（即是枝配線8 5 0、8 5 1之末端

)上配置有第11及第12保護電路（ESD4 1、ESD42)。 依據如此之構成，成爲被夾於低電位電源配線（750 )上之第1保護電路（ESD11)和第11保護電路（ESD41 )之部分，及被夾於高電位電源配線（7 5 1 )上之第2保 護電路（ESDI 2)和第12保護電路（ESD42)之部分和緩 衝電路（810-1、8 10-2)之情形，比起僅有第1保護電路 (ESD11)之時，緩衝電路（810-1、810-2)內帶有靜電 時之保護性能明顯上昇。 第8圖第3實施例中之緩衝電路（810-1、810-2)之 具體電路構成之另一例。當比較第7圖時，連結低電位電 源配線（75 0 )及高電位電源配線（75 1 )上之第1NOT電 路（821 )之連接點和第2NOT電路（822 )之連接點之線 上’追加有第13保護電路（ESD51 )及第14保護電路（ ESD5 1 )。對其他之構成則與第7圖相同。由於在電路和 電路之中間點也具有內部保護電路，故保護性能更佳提升 再者，本實施例也具有如防止電源之電壓變動的另外 效果。電源配線之電阻爲有限，因此予以相輔型電路瞬間 -16- (14) 1312144 消耗大電流之時，電源配線則部分性且瞬間性變動電壓。 若以本實施例而言，即是第2N0T電路（822 )之通道寬 爲W = 1 0 0 0 // m非常大，輸入訊號爲反轉時瞬間性流入非 常大之電流而變動電源之電位（該時間爲取決於連接第 2N0T電路（822 )之輸出端子的配線之電容値）。

第10圖是模擬第7圖、第8圖之構成的緩衝電路中 之電位的時間變動之結果，使用此進行具體說明。曲線圖 880是自第1NOT電路（821)所輸出，電位以被輸入至 第2NOT電路（822)之訊號波形，從VS變化成VD。此 時，構成第2NOT電路（822)之η型電晶體爲ON，將輸 出端子之電位寫入至V S。此時，在低電位電源配線（8 5 0 )上流動大電流，則產生電壓斜面而電位瞬間性稍微上昇 。爲了防止此事態，若使低電位電源配線（8 5 0 )之配線 寬度變粗即可，但是由於電路面積之關係有被限制之情形 。可知低電位電源配線（8 5 0 )被固定某配線寬度，尤其 在不採取對策之時表示低電壓電源配線（85 0 )之第 2NOT電路（822 )附近的電位曲線爲81 1，電壓瞬間性上 昇。 當產生如此之現象時，不僅緩衝電路之驅動能力下降 ’有對連接於低電位電源配線（8 5 0 )之另外的電路造成 壞影響。即是，透過低電位電源配線（8 5 0 )如曲線881 般之電壓下降也傳達至其他電路，最壞時引起錯誤動作， 類比電路之時則對輸出精度造成影響。如此之問題比起矽 晶圓上之電路，在電路面積大之絕緣激板上的TFT電路 -17- (15) 1312144 ，尤其是顯示裝置之驅動電路上則更爲明顯。

接著，曲線8 2 2爲在低電位電源配線上追加適當之電 容元件之時的結果。此時，瞬間流動之電流至某程度爲止 是由電容元件所供給，故電壓下降較少。即是’爲了降低 電壓下降，若將電容元件追加在電元配線上即可。電容元 件之電容越大，降低電壓下降之效果則越高’創作者硏究 之結果，當將流動於電源配線之最大電流設爲1(A) ’ 將發生電壓下降之容許時間設爲t (秒）時’若設置I X t X 0 . 1 ( F)以上之電容元件時，則對電壓下降具有效果， 若在該以下則不見具有大效果。在此’電壓下降之容許時 間t是藉由邏輯電路之動作最大速度，或類比電路之取樣 時間所決定。一般而言，使用聚矽之TFT是動作速度越 快越不高，最多數10MHz左右之動作爲上限。即是，10η 秒以下之電源電壓變動幾乎無問題。再者，流動電源之最 大電流是與電路之最大瞬間消耗電流相等。 因此，當將電路消耗之最大電流設爲1(A)，將發 生電壓下降之容許時間設爲t (秒）時，將I X t X 0 . 1 ( F )以上之電容附加在電源時，則對電壓下降具有效果，此 時，設爲t $ 1 (Γ8 (秒）爲佳。再者，作爲連接電容之對 方，是以不變洞電位，爲另外之電源配線爲佳。但是，當 配置如此之電容時則增大電路面積。在此，如本實施例般 ，當將保護電路多數個配置在電源配線上之時，藉由保護 電路上之電容成分，可以在被保護之電源配線和保護電路 內之基準電位電源配線（VH、VL )之間產生電容。此時 -18 - (16) 1312144 ’電路即使作爲保護電路，因當作電源電位變動對策而發 揮功能，故以電路面積之面來看極爲有利。

於期待如此低減電源電位變動下降時，則必須在消耗 電流大之電路附近設置保護電路，否則由於消耗電流大之 電路至保護電路爲止之電源配線電阻，產生電壓變動。具 體而言，沿著消耗電流大之電路至保護電路爲至之距離（ X)，應成爲比沿著消耗電流大之電路至輸入端子爲止之 電源配線的距離（Y )小。 第1〜2、第]1〜14之保護電路（ESDI〜22，11〜14 )之具體構成若爲第4圖或是第9圖般即可。針對第4圖 之電路構成之說明，因與第一實施例相同，故省略，但於 該構成中，也藉由電晶體之閘極-汲極電容成分在被保護 之配線和高電位電源VH及低電位電源VL之間施加電容 。第9圖之構成比起第4圖之構成，藉由追加第1電容（ 5 05 )及第2電容（5 06 )，防止於瞬間性施加強電壓之時 ，與保護電阻（503 )組合，當作CR電路動作而破壞η 型電晶體（502 )及ρ型電晶體（504 )之事態，並且因藉 由第1電容（505)及第2電容（506)可調整被保護之配 線和高電位電源VH及低電位電源VL之電容，故成爲作 爲電源電壓下降對策更有效果之構成。 再者，於形成如此構成時，被連接於低電位電源配線 (7 5 0 )及高電位電源配線（751 )之保護電路（ESDI、2 、：1 1、1 2 )之電容，應比被連接於訊號配線（70 1、702 ) 之保護電路（ESD3、4、1 3 )之電容小。該是訊號配線因 -19- (17) 1312144 電位變動，各與訊號配線之電容過大時，在保護電路上與 訊號線連接之基準電源配線之間’則產生串音（c r 0s S t a 1 k )。具體而言，保護電路之構成若如第9圖般，若將被連

接於低電位電源配線（7 5 0 )及高電位電源配線（7 5 1 )之 保護電路（ESDI、2、11、12)之第1電容（505)、第2 電容（5 0 6 )，設定成比被連接於訊號配線（7 〇 1、7 0 2 ) 之保護電路（ESD3、4、13)之第1電容（505)、第 2 電容（5 0 6 )大即可。 於將本實施例中所述之緩衝電路以外之相輔型電路， 例如資料線驅動電路、DAC電路、電源電路、位準移位 電路、記憶電路等內藏在主動矩陣基板上之時，相同樣地 在枝電源配線之末端及途中設置保護電路爲佳，若在保護 電路和保護電路之間的電源配線上放置所有電路爲更佳。 再者，若於消耗電流較大之電路前段上設置具有一定以上 之電容的保護電路，從降低電源雜訊之觀點來看也爲佳， 具體而言將電路之消耗電流設爲I，將發生電壓下降之容 許時間設爲t (典型則爲t $ 1 〇_8 (秒））時，若以I X t x 〇 . 1 ( F )以上之電容爲標準即可。 除上述記載之幾點以外，主動矩陣基板之構成、保護 電路或驅動電路之詳細等，第三實施例與第一實施例幾乎 完全相同’使用包含有第3圖般之電路的主動矩陣基板的 液晶顯示裝置因也和第一實施例相同構成，故省略說明。 再者’實施例1雖然僅藉由第4圖之保護電路而予以 說明，但是即使藉由設置第9圖之保護電路，亦可以取得 -20- (18) 1312144 與實施例3相同之效果。 〔產業上之利用可行性〕

本發明並非限定於上述之實施形態，即使爲使用內藏 資料線驅動電路或DAC、電源電路之主動矩陣基板之液 晶顯示裝置亦可。此時，即使將本發明之內容適用於各電 路亦可，若有佈局等之問題即使僅適用一部分亦可。即使 爲適用於掃描線驅動電路之時，不僅實施例般之移位暫存 器而已’各種依序選擇電路亦可。 再者，就保護電路而言，不僅有實施例及先行例般之 構成，即使使用至今所提案出之各種保護電路任一構成也 無問題。 再者，即使不使用聚矽，而使用非晶細薄膜電晶體作 爲電晶體亦可。再者，即使不在絕緣基板上形成薄膜電晶 體，而是在結晶矽晶圓上組裝畫素開關元件或驅動電路的 主動矩陣基板亦可。 再者，即使非本實施例般之透過型而是反射型或半透 過型，來當作液晶顯示裝置亦可，又非直視型而是投影用 之光閥亦可。並且’不僅如實施例般之一般白色模態而已 ，即使使用一般黑色模態亦可。尤其，此時即使使液晶之 配向模態呈垂直配向模態或是橫電場開關模態亦可。 【圖式簡單說明】 第1圖是用以說明本發明之第一實施例的主動矩陣基 -21 - (19) 1312144 板構成圖。 第2圖是用以說明本發明之第二實施例的掃描線驅動 電路圖。 第3圖是用以說明本發明之第三實施例的主動矩陣基 板構成圖。

第4圖是用以說明本發明之實施例的保護電路圖。

第5圖是用以說明本發明之實施例的掃描線驅動元件 電路圖。 第6圖是用以說明本發明之第一實施例的液晶顯示裝 置之斜視圖（一部分剖面圖）。 第7圖是用以說明本發明之第三實施例的緩衝電路圖 第8圖是用以說明本發明之第三實施例之另外的實施 形態的緩衝圖。 第9圖是用以說明本發明之第三實施例的保護電路圖 第10圖是用以說明本發明之第三實施例的模擬基準 電位變動之結果的曲線圖。 第π圖是用以說明先前例之主動矩陣基板構成圖。 【主要元件符號說明】 1 0 1 :主動矩陣基板 201-1〜480:掃描線1〜480 2 0 2 - 1〜1 9 2 0 :資料線1〜1 9 2 0 -22- 1312144 (20) ESD 1 〜 ESD 1 1 ESD2 1 800 ：： 4 :第1〜第4保護電路 1 3 :第5〜第7保護電路 -23 :第8〜第10保護電路 描線驅動電路 8 0 1 -1〜4 8 0 :掃描線驅動元件電路

Claims (1)

1. 1312144 十、申請專利範圍 第94 1 1 1 702號專利申請案 中文申請專利範圍修正本 民國9 8年3月1〇日修正 ' L一種半導體裝置，屬於在基板上藉由多數之半導體 m路；被電氣性連接於上述多數半導體電路之配線；爲了 φ ί共給電氣訊號被電性連接於上述配線之輸入端子；和防止 _電或雜訊用以保護上述配線或上述半導體電路之被連接 述配線上的保護電路而所構成之半導體裝置，其特徵 爲： 上述多數半導體電路中之至少一個的上述半導體電路 是被配置在上述輸入端子和上述保護電路之間。 2 ·如申請專利範圍第1項所記載之半導體裝置，其中 ’從上述多數半導體電路中之至少一個之上述半導體電路 φ 之上述配線的連接部至上述配線和上述輸入端子之連接部 爲止之間的電阻値，比從上述保護電路之上述配線的連接 部至上述配線和上述輸入端子的連接部之間的電阻値小。 3. 如申請專利範圍第2項所記載之半導體裝置，其中 ，上述保護電路是被多數配置，上述多數之半導體電路中 之至少一個的上述半導體電路是被配置在上述保護電路之 間。 4. 如申請專利範圍第3項所記載之半導體裝置，其中 ，上述多數之保護電路是以大略一定間隔被配置。 1312144 5 ·如申請專利範圍第4項所記載之半導體裝置，其中 ’上述配線至少包含有供給相對性較低之基準電位的低電 位電源配線’和供給相對性較高之基準電位的高電位電源 配線，上述保護電路之至少一個是各被連接於上述低電位 電源配線和上述高電位電源配線之雙方而所構成之電源間 保護電路。 6 .如申請專利範圍第5項所記載之半導體裝置，其中 ，上述輸入配線至少包含傳達非爲被固定之基準電位之訊 號的訊號輸入配線，上述保護電路之至少一個爲被連接於 上述低電位電源配線和上述高電位電源配線中之至少任一 方，和上述訊號配線而所構成之訊號電源間保護電路。 7. 如申請專利範圍第6項所記載之半導體裝置，其中 ，上述低電位電源配線和上述高電位電源配線之間，或者 上述訊號配線和上述低電位配線之間，或是上述訊號配線 和上述高電位配線之間中之至少任一方上設置有電容元件 ，電容元件之電容値於將流動於上述低電位電源配線或是 上述高電位電源配線之最大電流設爲I ( A )，將上述低 電位電源配線或是上述高電位電源配線之電壓下降所產生 的容許時間之較小一方設爲t (秒）時，則爲IxtxO. 1 ( F )以上。 8. 如申請專利範圍第7項所記載之半導體裝置，其中 ，t爲1(Γ8 (秒）以下。 9. 如申請專利範圍第6項至第8項中之任一項所記載 之半導體裝置，其中，上述訊號輸入配線和上述低電位電 -2- 1312144 源配線或是上述高電位電源配線的電容，比上述低電位電 源配線和上述高電位電源配線間之電容小。 1 〇 .如申請專利範圍第1項至第8項中之任一項所記 • 載之半導體裝置，其中，上述電源間保護電路或是訊號電 源間保護電路之至少一個是包含二極體元件，上述二極體 • 元件是其一端被連接於低電位電源配線和高電位電源配線 中之任一者。 φ 1 1 .如申請專利範圍第5項至第8項中之任一項所記 載之半導體裝置，其中，上述多數半導體電路是包含屬於 η通道型場效電晶體之第一電晶體和屬於p通道型場效晶 體之第二電晶體，上述第一電晶體之至少一部分是被連接 於上述低電位電源配線，上述第二電晶體之至少一部份是 被連接於上述高電位電源配線上。 1 2.如申請專利範圍第1 1項所記載之半導體裝置，其 中，上述第一電晶體及上述第二電晶體爲將聚矽薄膜當作 φ 主動層的電晶體，上述基板爲絕緣基板。 13.如申請專利範圍第1項至第8項中之任一項所記 載之半導體裝置，其中，在上述基板上形成有被配列成矩 陣狀之多數主動元件，上述多數半導體電路之至少一部分 是構成用以輸入驅動訊號至上述多數主動元件之驅動電路 〇 1 4 ·如申請專利範圍第1 3項所記載之半導體裝置，其 中，上述內部保護電路是被配置在上述被配列成矩陣狀之 多數主動元件之4角落中，離上述輸入端子較遠側的角落 -3- 1312144 上。 15. —種顯示裝置，其特徵爲：藉由形成有申請專利 範圍第1項至第14項所記載之半導體裝置的第1基板， 和相向於該第1基板之第2基板，於上述第1基板和上述 第2基板之間封入液晶層而所構成。 16. —種顯示裝置’其特徵爲：藉由在申請專利範圍 第1項至第1 4項所記載之半導體裝置上形成有機電激發 光元件而所構成。

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