TW565917B - Structure and method for fabrication of a leadless multi-die carrier - Google Patents

Structure and method for fabrication of a leadless multi-die carrier Download PDF

Info

Publication number
TW565917B
TW565917B TW091114421A TW91114421A TW565917B TW 565917 B TW565917 B TW 565917B TW 091114421 A TW091114421 A TW 091114421A TW 91114421 A TW91114421 A TW 91114421A TW 565917 B TW565917 B TW 565917B
Authority
TW
Taiwan
Prior art keywords
substrate
hole
bonding pad
bonding
semiconductor crystal
Prior art date
Application number
TW091114421A
Other languages
English (en)
Inventor
Hassan S Hashemi
Kevin J Cote
Original Assignee
Conexant Systems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Conexant Systems Inc filed Critical Conexant Systems Inc
Application granted granted Critical
Publication of TW565917B publication Critical patent/TW565917B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/4501Shape
    • H01L2224/45012Cross-sectional shape
    • H01L2224/45015Cross-sectional shape being circular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48237Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015Shape
    • H01L2924/1016Shape being a cuboid
    • H01L2924/10162Shape being a cuboid with a square active surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20Parameters
    • H01L2924/207Diameter ranges
    • H01L2924/20753Diameter ranges larger or equal to 30 microns less than 40 microns
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

565917 A7 B7 五、發明説明(彳) 發明背景 (請先閱讀背面之注意事項再填寫本頁) 本發明是名稱爲「無引線晶片載體設計與結構」而序 號爲09/7 1 3,834號且於2000年十一月15日申請並讓渡給 本申請案的受讓人之待審專利申請案的部分接續案’且胃 告對於其申請日期之利益,並將其附於此供參考。 1.發明範圍 本發明大體上是關於半導體晶片封裝的領域。更特別 地,本發明是在無引線晶片載體設計及結構的領域。 2.背景技藝 半導體製造工業持續面臨對於更小與更複雜的晶方之 需求。這些更小與更複雜的晶方也必須以更高的頻率運 行。更小、更複雜與更快的裝置之需求不僅在晶方製造本 身,也在用於容納晶方且提供電連接至「晶片外」(off-chip)裝置 的各種 封裝體 、結構 或載體 的製造 中導致 新的挑 戰。 經濟部智慧財產局員工消費合作社印製 例如,對於更高頻率的裝置-尤其是「晶片上」(on-chip) 與 「晶 片外」 的寄 生性- 之需求 必須減 至最小 。例 如,寄生性電感、電容與電阻-其全部對於晶方與它的相 關晶片外元件之電性有不利的影響-必須減至最小。因爲 RF(「無線電頻率」)半導體裝置以高頻運行,故這些裝置 (即,RF裝置)構成一種顯著的裝置’其特別需要很低的寄 生性。 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇><297公釐) -4- 565917 A7 B7 五、發明説明(2) (請先閱讀背面之注意事項再填寫本頁) 最近,相對於分離的半導體封裝體而言,表面安裝晶 片與晶片載體已經普及。離散的半導嚜封裝體典型上具有 大量的「接腳」,其可能須要先相當大的空間,也稱爲 「腳印」,用於將分離的半導體封裝體安裝及電連接至印 刷電路板。此外,與離散的半導體封裝體有關的成本與時 間及與在印刷電路板中鑽出大量孔有關的成本與時間是替 代物-諸如表面安裝裝置與晶片載體-爲何已經普及的最 主要理由。 在此技藝中已做各種嘗試,以達成不同的晶片載體設 計。日本10313 07 1號公告-於1998年十一月24日公告, 名稱爲「電子零件與接線板裝置」,其發明人是 Minami M a s u m i -揭示一種結構,其使半導體裝置放出的熱消散。 結構提供形成於一接線板中的金屬包裝貫穿孔,接線板將 裸晶片放出的熱經由接線板底部上的散熱圖案傳送,然後 到達一散熱板。 經濟部智慧財產局員工消費合作社印製 日本0 2058358號公告-於1990年二月27日公告,名 稱爲「用於安裝電子元件的基」,其發明人是Fujikawa 〇s a m u -揭不一種具有一中心區域的基材,包括夾置於鍍金 屬的頂與底表面之間的八熱傳導樹脂充塡孔。然後,一電 子元件以銀膏粘劑接合至基材之鍍金屬的頂表面之中心區 域,以改進散熱與對於濕氣的抗力。 日本09153679號公告-於1997年六月10日公告,名 稱爲「堆疊的玻璃陶瓷電路板」,其發明人是Miyanishi Kenji -揭示一種堆疊的玻璃陶瓷電路板,其包括七堆疊的 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X 297公釐) -5- 經濟部智慧財產局員工消費合作社印製 565917 A7 B7 五、發明説明(3) 玻璃陶瓷層。多層堆疊的玻璃陶瓷電路板又包括很多包含 金或銅的通孔,而頂與底表面上的表面導體遮蓋通孔。頂 導體充當1C晶片的熱庫。 日本10335521號公告-於1998年十二月18日公告, 名稱爲「半導體裝置」,其發明人是Yoshida Kazuo -揭示 一種形成於陶瓷基材中的熱通孔,而一半導體晶片安裝在 熱通孔上方。熱通孔之孔的上部分形成於一陶瓷基材中, 其方式是俾使當它在徑向向外行進時變淺。 一種用於安裝晶片於印刷電路板上的傳統晶片載體結 構具有很多缺點。例如,傳統晶片載體仍然引進太多的寄 生性,仍然不提供低電感與電阻接地連接至晶方。傳統晶 片載體也具有很有限的散熱能力,且苦於伴隨著不良的散 熱所造成的可靠度問題。例如,在高頻應用中,諸如無線 電頻率應用,若干瓦的功率是由單一晶方產生。因爲半導 體晶方與晶片載體是由不同的材料製成,各材料具有不同 的熱膨脹係數,故它們對於晶方產生的熱之反應不同。所 得的熱應力可能造成晶方破裂或晶方與晶成功片載體分 離,此可能導致電與機械失效。 於是,成功的散熱是重要的,且需要新穎的結構和方 法。 對於更小與更複雜的晶方之需求及對於更高性能與更 低成本的需求已額外挑戰半導體製造業,要求提供新等級 的系統整合。例如,電腦技術與電信的合倂已挑戰半導體 製造業,要求在相同的晶片上整合二不同的技術,即,類 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-6- 565917 A7 B7 五、發明説明(4) 比RF技術與數位技術。然而,結合二不同的技術-諸如類 比RF技術與數位技術-於相同的晶片上有困難。例如,有 雜訊的數位電路難以與對於雜訊敏感的類比電路整合。 爲了克服結合二不同技術-諸如類比RF技術與數位技 術-的問題,二或更多分離的晶方-而非單一晶方-容納 於相同的封裝體中且互聯。容納二或更多晶方於相同的封 裝體中也有其他的理由。例如,容納二晶方於相同的封裝 體中使二晶方能夠藉由將第一晶方上之半導體晶方信號接 合墊直接線接合至第二晶.方上之半導體晶方信號接合墊而 互聯。如此,免除對於複雜的互聯路由之需求,且在二晶 方之間達成相當短及低的寄生性互聯。 然而,傳統多晶方封裝體苦於上述離散的半導體封裝 '體與傳統晶片載體的某些缺點。於是,需要一種新穎及可 靠的結構與方法,以將複數半導體晶方支撐、容納及電連 接至一印刷電路板,且克服離散的半導體封裝體與傳統晶 片載體所面臨的問題。如此’需要一系統整合位準,其使 多晶方容納及互聯於一印刷電路板,且提供低寄生性、有 效的散熱及低電感與電阻接地。 發明槪述 本發明是針對無引線多晶方載體之結構及製造方法。 本發明揭示一種結構,其將二或更多半導體晶方產生的熱 有效消散。本發明又揭示一種結構,其提供低寄生性及低 電感與電阻接地連接至二或更多半導體晶方。 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -7 - 565917 A7 B7 五、發明説明(5) (請先閱讀背面之注意事項再填寫本頁) 在一實施例中,本發明包括一具有一頂表面以承接二 或更多半導體晶方的基材。例如,基材可以包括有機材 料,諸如聚四氟乙烯材料或FR4基的層壓材料。又舉一 例’基材可以包括一陶瓷材料。本發明又包括一接合至基 材底表面的印刷電路板。 在一實施例中,本發明包括至少一在基材中的通。 本發明的至少一通孔在第一半導體晶方的信號接合墊與印 刷電路板之間提供電連接。該至少一通孔可以包括一導電 與導熱的材料,諸如銅。該至少一通孔在第一基材接合墊 與印刷電路板之間提供電連接。該至少一通孔可以頂靠或 重疊於第一基材接合墊。第一基材接合墊藉由第一信號接 合線,連接至第一半導體晶方的第一信號接合墊。該至少 一通孔也在第一半導體晶方的第一信號接合墊與第一岸 面-其電連接至印刷電路板-之間提供電連接。而且,該 至少一通孔可以頂靠或重疊於第一岸面。 與第一半導體晶方有關的上述各種互聯可以類似地存 在於基材上之第二半導體晶方。 經濟部智慧財產局員工消費合作社印製 圖式簡單說明 圖1繪示本發明之單一晶方實施例的剖視圖。 圖2A繪示本發明之一實施例之一部分的頂視圖。 圖2 B繪示本發明之一實施例之一部分的剖視圖。 圖3繪示本發明之一實施例在「鋸切分離」步驟完成 以後的頂視圖。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) 565917 A7 __ B7 五、發明説明(6) 圖4繪示本發明之一實施例在「鋸切分離」步驟完成 以後的底視圖。 圖5繪示一示範性過程的流程圖,本發明之一實施例 藉由該過程而製造。 圖6繪示本發明之一實施例在「鋸切分離」步驟完成 以後的頂視圖。 圖7繪示本發明之多晶方實施例的頂視圖。 圖8繪示使用分離的散熱器之本發明的多晶方實施例 的剖視圖。 圖9繪示使用單一散熱器之本發明的多晶方實施例的 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 剖視圖。 主要元件對照表 100 結構 104 半導體晶方信號接合墊 106 半導體晶方信號接合墊 110 半導體晶方 111 晶方接合墊 112 晶方接合物 113 銲劑罩幕 114 基材下接合區域 115 銲劑罩幕 116 下接合線 117 支撐墊
、1T 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -9- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明説明 ( 7) 118 頂 表 面 120 基 材 122 厚 度 124 底 表 面 126 通 孔 128 通 孔 130 通 孔 132 基 材 信 號 接 合 墊 134 信 號 接 合 線 138 基 材 信 號 接 合 墊 140 信 號 接 合 線 142 丨品- 域 144 岸 面 146 岸 面 147 銲 劑 148 散 熱 器 150 印 刷 電 路 板 154 通 孔 鑽 挖 直 徑 218 頂 表 面 220 基 材 224 底 表 面 226 通 孔 238 基 材 信 號 接 合 墊 242 區 域 (請先閱讀背面之注意事項再填寫本頁) ·'·裝· 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -10- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明説明 (8) 244 岸面 252 岸面墊厚度 254 通孔鑽挖直徑 256 接合墊厚度 258 通孔壁厚 260 通孔直徑 262 通孔 300 結構 306 半導體晶方信號接合墊 310 半導體晶方 320 基材 326 通孔 338 基材信號接合墊 340 接合線 384 側部 386 側部 400 結構 402 通孔 412 岸面 414 軌線 418 岸面 420 基材 424 底表面 425 通孔 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -11 - 565917 A7 經濟部智慧財產局員工消費合作社印製 、發明説明 (9) 426 通孔 428 岸面 430 軌線 432 岸面 434 通孔 436 軌線 438 通孔 440 岸面 442 軌線 444 岸面 445 岸面間距 446 岸面寬度 448 散熱器 600 結構 602 通孔 604 軌線 606 基材接合墊 610 軌線 614 通孔 616 軌線 617 基材接合墊 618 頂表面 620 基材 622 晶方接合區域 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明説明 ( 10 626 通 孔 638 基 材 接 合 墊 700 結 構 710 半 導 體 晶 方 712 半 導 體 晶 方 714 信 號 接 合 線 716 信 號 接 合 線 718 頂 表 面 720 基 材 722 基 材信 號 接 合 墊 724 基 材 信 號 接 合 墊 726 半 導 體 晶 方 信 號 接 合 墊 728 半 導 體 晶 方 信 號 接 合 墊 730 信 號 接 合 線 732 基 材 信 號 接 合 墊 734 半 導 體 Π-EZL 晶 方 信 號 接 合 墊 736 下 接 合 線 738 基 材 下 接 合 區 域 740 半 導 體 晶 方 接 地 接 合 墊 742 信 號 接 合 線 744 信 號 接 合 線 746 信 號 接 合 線 748 半 導 體 晶 方 信 號 接 合 墊 750 半 導 體 晶 方 信 號 接 合 墊 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -13- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(1) 752 半 導 m πϋ 晶 方信 號 接 合 墊 754 半 導 體 晶 方 信 號 接 合 墊 756 半 導 體 晶 方 信 號 接 合 墊 758 半 導 體 晶 方 信 號 接 合 墊 760 信 號 接 合 線 762 信 號 接 合 線 764 基 材 信 號 接 合 墊 766 基 材 信 號 接 合 墊 768 半 導 體 Π-& 晶 方 信 號 接 合 墊 770 半 導 體 晶 方 信 號 接 合 墊 772 信 號 接 合 線 774 基 材 信 號 接 合 墊 778 下 接 合 線 780 基 材下 接 合 區 域 782 半 導 體 Π·& 晶 方 接 地 接 合 墊 784 軌 線 800 結 構 802 晶 方 接 合 墊 804 晶 方 接 合 物 806 晶 方 接 合 墊 808 晶 方 接 合 物 810 半 導 體 晶 方 813 銲 劑 罩 幕 814 信 號 接 合 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -14- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(1全 815 銲 劑罩 816 信 號接 合 線 817 支 撐墊 818 頂 表面 819 支 撐墊 820 基 材 822 基 材信 號 接 合 墊 823 厚 度 824 基 材信 號 接 合 墊 825 底 表面 826 半 導體 晶 方 信 號 接 合 墊 827 通 孔 828 半 導體 晶 方信 號 接 合 墊 829 通 孔 831 通 孔 836 下 接合 線 837 通 孔 838 基 材下 接 合 區 域 839 通 孔 840 半 導體 晶 方 接 地 接 合 墊 841 通 孔 843 Μ-Γ 厗 面 845 岸 面 846 信 號接 合 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -15- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 、發明説明 ( ύ 847 ΙΨ 面 849 岸 面 851 婷 劑 852 半 導體 晶 方 信 號 接 合 墊 853 銲 劑 855 銲 劑 857 銲 劑 858 半 導體 晶 方 信 號 接 合 墊 859 散 熱器 860 信 號接 合 線 861 散 熱器 862 信 號接 合 線 863 銲 劑 864 基 材信 號 接 合 墊 865 銲 劑 866 基 材信 號 接 合 墊 868 半 導體 晶 方 信 號 接 合 墊 870 半 導體 晶 方 信 號 接 合 墊 878 下 接合 線 880 基 材下 接 合 區 域 882 半 導體 晶 方 接 地 墊 898 印 刷電 路 板 900 結 構 902 晶 方接 合 墊 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -16- 565917 A7 B7
五、發明説明(A 經濟部智慧財產局員工消費合作社印製 904 晶 方 接 合 物 906 晶 方 接 合 墊 908 晶 方 接 合 物 910 半 導 體 晶 方 912 半 導 體 晶 方 913 銲 劑 罩 幕 914 信 號 接 合 線 915 銲 劑 罩 幕 917 支 撐 墊 918 頂 表 面 919 支 撐 墊 920 基 材 922 基 材 信 號 接 合 墊 925 底 表 面 926 半 導 體 n.s. 晶 方 信 號 接 合 墊 927 通 孔 929 通 孔 936 下 接 合 線 938 基 材 下 接 合 區 域 939 通 孔 940 半 導 體 晶 方 接 地 接 合 墊 941 通 孔 943 岸 面 946 信 號 接 合 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -17- 565917 A7 B7 五、發明説明( 4 949 岸面 951 銲 劑 952 半 導體 晶 方 信 號 接 合 墊 957 鲜 劑 95 8 半 導體 晶 方 信 號 接 合 墊 962 信 號接 合 線 966 基 材信 號 接 合 墊 967 散 熱器 969 銲 劑 970 半 導體 晶 方 信 號 接 合 墊 978 下 接合 線 980 基 材下 接 合 區 域 982 半 導體 晶 方 接 地 接 合 墊 998 印 刷電 路 板 (請先閱讀背面之注意事項再填寫本頁} 訂 經濟部智慧財產局員工消費合作社印製 發明詳細說明 本發明是針對無引線多晶方載體之結構及方法。以下 的說明含有與本發明的各實施例與實例有關之特定資訊。 專精於此技藝的人可以知道,本發明能夠由與此申請案特 別討論者不同的方式實施。此外,本發明的某些特定細節 並未討論,以免模糊本發明。未在本發明中說明的特定細 節是一般專精於此技藝的人所理解者。 本發明中的圖與它們的附帶詳細說明純係針對本發明 的實施例。爲了維持簡潔,使用本發明的原則之本發明的 1紙張尺度適用不國國家標準(€奶)八4規格(2〖0/297公釐) -18- 565917 A7 _ B7______五、發明説明(4 其他實施例未在本申請案中特別說明,且未由此圖特殊繪 示。 經濟部智懇財產局員工消費合作社印製 I·本發明的單一晶方實施例 在說明本發明的「多晶方」實施例以前,先討論本發 明的「單一晶方」實施例。圖丨中的結構1 〇〇繪示一依據 本發明的單一晶方實施例之示範性結構的剖視圖。結構1 〇〇 顯示成爲接合至圖1中的印刷電路板(“PCB”)150。參考結 構100,半導體晶方110由晶方接合物112接合至晶方接合 塾1 11。注意,在本申請案中,諸如半導體晶方110的「半 導體晶方」也稱爲「晶片」或「半導體晶片」。晶方接合 墊111可以是AUS- 5銲劑罩幕,且它(即,晶方接合墊in) 意指在半導體晶方110正下方的銲劑罩幕區段。銲劑罩幕 的形成與圖案化在本發明的後部分中將更詳細討論。然 而’晶方接合墊111可以包括銲劑罩幕以外的材料。晶方 接合墊111的厚度可以是-例如-1〇.〇至30.0微米。晶方 接合物112可包括充塡銀的環氧樹脂或bismalemide。通 常,晶方接合物11 2可以是導電或絕緣、熱固粘性或其組 合。然而,在本發明的本實施例中,晶方接合物112可導 電及導熱。 銲劑罩幕11 3施加至基材1 2 0的頂表面11 8。銲劑罩幕 113的厚度可以是-例如-10.0至30.0微米。銲劑罩幕113 可以是AUS - 5 ;然而,銲劑罩幕11 3可以包括其他材料。 銲劑罩幕11 5施加至基材1 2 0的底表面1 2 4。銲劑罩幕11 5 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -19- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7___五、發明説明(* 的厚度可以是-例如-10.0至30·0微米。銲劑罩幕115也 可以是AUS - 5 ;然而,銲劑罩幕115可以包括其他材料。 支撐墊117製造於基材120的頂表面118上,且在一實施例 中,支撐墊117可以是銅。然而,支撐墊117可以包括其 他金屬。例如,支撐墊117可以是鋁、鉬、鎢或金。注 意,在本發明之一實施例中,半導體晶方110可以直接焊 接至支撐墊117。將參考圖5,進一步說明支撐墊117的製 造如下。 基材下接合區域114製造於基材120的頂表面118上。 在圖1的結構100中,基材下接合區域114可以包括鍍鎳 的銅。基材下接合區域114可以又包括一在鍍鎳的銅上方 的鍍金層。然而,基材下接合區域1 14可以包括其他金 屬。例如,基材下接合區域114可以是鋁、鉬、鎢或金。 將參考圖5,進一步說明基材下接合區域1 14的製造如下。 下接合線11 6的第一端部接合至半導體晶方1 1 〇上的半導 體晶方接地接合墊1 08。下接合線11 6的第二端部接合至基 材下接合區域114。下接合線116可以是金,或可包括其他 金屬,諸如鋁。下接合線116的直徑可以約爲30.0微米, 或選擇其他直徑。 基材120可以包括一個二層有機層壓物,諸如四氧乙 烯。然而,基材120可以包括其他有機材料,諸如;pR4基 的層壓物。在本發明的一實施例中,基材丨20可以是陶瓷 材料。在圖1的結構10 0中,基材12 0的厚度12 2約爲 200.0微米;然而,在本發明的其他實施例中,基材12〇的 本紙張尺度適用中國國家標準(CNS )八4規格(210Χ297公釐) "~~ " -20- (請先閲讀背面之注意事項再填寫本頁) 565917 經濟部智慧財產局員工消費合作社印製 A7 _ B7五、發明説明(4 厚度可以不同。 續圖1,通孔128(也稱爲第一複數通孔)與通孔126及 通孔130(也稱爲第二複數通孔)坐落於基材120中。通孔 126、通孔130與通孔128自頂表面118延伸至基材120的 底表面124。通孔126、通孔130與通孔128可以包括一導 熱材料。通孔126、通孔130與通孔128可以包括銅,實際 上,在示範性結構100中,通孔126、通孔130與通孔128 由銅充塡。然而,通孔126、通孔130與通孔128能夠以其 他金屬充塡,不會偏離本發明的範疇。在本發明的另一實 施例中,通孔126、通孔130與通孔128可能不完全由一金 屬充塡。通常,通孔128、通孔126、通孔130具有類似的 結構。如此,及藉由一闡釋的例子,將參考圖2A與2B, 特別是針對虛線142環繞的區域(其對應於圖2B中的虛線 242環繞的區域),更詳細說明示範性通孔1 26的結構。 如圖1所示,信號接合線1 34的第一端部接合至半導 體晶方110上的半導體晶方信號接合墊104。信號接合線 1 34的第二端部接合至基材信號接合墊1 32。信號接合線 1 34可以是金,或者,可以包括其他金屬,諸如鋁。信號接 合線134的直徑可以是30.0,或可選擇其他直徑。又如圖1 所示,信號接合線140的第一端部接合至半導體晶方110 上的半導體晶方信號接合墊106。信號接合線140的第二端 部接合至基材信號接合墊138。信號接合線140可以是金, 或者,可以包括其他他金屬,諸如鋁。信號接合線140的 直徑可以是30.0,或可選擇其他直徑。 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 -21- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(4 圖1中,基材信號接合墊132製造於基材120的頂表 面1 1 8上。在結構1 〇〇中,基材信號接合墊1 32可以包括鍍 鎳的銅。基材信號接合墊1 32可以又包括一在鍍鎳的銅上 方的鍍金層。然而’基材信號接合墊1 3 2可以包括其他金 屬。例如,基材信號接合墊132可以是鋁、鉬、鎢或金。 將參考圖5,進一步說明基材信號接合墊1 32的製造如下。 在圖1的結構100中,基材信號接合墊132重疊於通孔 130。在本發明的另一實施例中,基材信號接合墊132並非 重疊於通孔130,而是「頂靠」於通孔130。 類似於基材信號接合墊132,基材信號接合墊138製造 於基材1 20的頂表面1 1 8上。在結構1 00中,基材信號接合 墊138可以包括鍍鎳的銅。基材信號接合墊138可以又包 括一在鍍鎳的銅上方的鍍金層。然而,基材信號接合墊138 可以包括其他金屬。例如,基材信號接合墊138可以是 鋁、鉬、鎢或金。將參考圖5,進一步說明基材信號接合墊 138的製造如下。在結構100中,基材信號接合墊138重疊 於通孔1 26。在本發明的另一實施例中,基材信號接合墊 138頂靠於通孔126。 又如圖1所示,岸面144製造於基材120的底表面124 上。在結構100中,岸面144可以包括銅。然而,岸面144 可以包括其他金屬,例如,鋁、鉬、鎢或金。將參考圖5, 進一步說明岸面144的製造如下。岸面144由銲劑147接合 至印刷電路板1 50。然而,此技藝中習知的其他方法可以用 於接合岸面144至印刷電路板150。在結構100中,岸面 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------;)i衣 ί I (請先閱讀背面之注意事項再填寫本頁) 、1Τ -22- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(土 144重疊於通孔126。在本發明的另一實施例中,岸面144 並非重疊於通孔126,而是「頂靠」於通孔126。 類似於岸面144,岸面146製造於基材120的底表面 124上。在結構1〇〇中,岸面146可以是銅。然而,岸面 146可以包括其他金屬,例如,鋁、鉬、鎢或金。將參考圖 5,進一步說明岸面144的製造如下。在圖1的結構100 中,岸面146由銲劑147接合至印刷電路板150。然而,此 技藝中習知的其他方法可以用於接合岸面1 46至印刷電路 板150。在結構100中,岸面146重疊於通孔130。在本發 明的另一實施例中,岸面144可以頂靠於通孔126。 又如圖1所示,散熱器148製造於基材120的底表面 124上。在結構100中,散熱器148可以是銅。然而,散熱 器148可以包括其他金屬,例如,鋁、鉬、鎢或金。在示 範性結構100中,散熱器148由銲劑147接合至印刷電路板 1 50。然而,此技藝中習知的其他方法可以用於接合散熱器 148至印刷電路板150。將參考圖5,進一步說明散熱器148 的製造如下。 圖2A顯示圖2B中的區域242之頂視圖,其對應於圖1 的區域142。特別地,基材220、通孔226與基材信號接合 墊23 8個別對應於圖1的基材120、通孔126與基材信號接 合墊138。圖2A也顯示通孔262。通孔262在圖1中不可 見,圖1是沿著圖2A的線1 - 1之剖視圖。然而,通孔262 在圖2B中可見,因爲圖2B是沿著圖2A的線B - B之剖視 圖。將參考圖2B,詳細討論通孔226、接合墊23 8與通孔 本紙張尺度適用¥國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 -23- 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(4 262如下。 圖2B顯示沿著圖2A的線B - B之區域242的剖視圖。 然而,圖1中的區域142顯示沿著圖2A的線1 - 1之剖視 圖。特別地,頂表面218、基材220、底表面224、通孔 2 26、基材信號接合墊23 8與岸面244個別對應於圖1的頂 表面118、基材120、底表面124、通孔126、基材信號接合 墊138與岸面144。 圖2B中,岸面墊厚度252可以是約12.7至30.0微 米。通孔鑽挖直徑154可以是150.0微米,而接合墊厚度 25 6可以是約12.7至30.0微米。通孔壁厚258可以是約 20.0微米。通孔直徑260可以是約110.0微米。注意,爲了 谷易繪不起見’圖2A與2B中的各種尺寸未依比例繪出。 通孔226的製造開始於基材220。在本發明的一實施例 中,銅可以層壓於基材220的頂表面218與底表面2 24上。 層壓於基材220的頂表面218與底表面224上之銅的厚度可 以是-例如-15.0微米。然而,其他金屬可以層壓於基材 220的頂表面218與底表面224上。例如,層壓於基材220 的頂表面218與底表面224上的金屬可以是鋁、鉬、鎢或 金。其次,具有通孔鑽挖直徑254的通孔開口是在一預定 位置鑽穿基材220。然後,基材220鍍銅,以在對應於通孔 壁厚25 8的通孔開口內部產生一層銅。然而,基材220可 以由其他金屬噴鍍。於是,製造具有通孔鑽挖直徑262的 通孔226,如圖2A與2B所示。上述製造通孔226的過程也 可用於圖1的結構100中之通孔130與通孔128的製造。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -24- 565917 Α7 Β7 五、發明説明(4 圖3的結構300繪示一依據本發明的示範性結構在 「鋸切分離」步驟完成以後的頂視圖,簡言之,「鋸切分 離」步驟涉及切割基材1 2 0 (圖1 ),以達成一「分離」的結 構,諸如圖1的結構100,其對應於圖3的結構300。鋸切 分離步驟是參考圖5更詳細說明的過程中之最後的步驟之 一。於是,結構300包括對應於圖1的基材i 2〇之基材 3 20。然而,對比於圖1的結構100,在結構300中,基材 接合墊頂靠-而非重疊-於通孔。例如,基材信號接合墊 33 8顯示成爲頂靠-而非重疊-於通孔326。此對比於圖1 的基材信號接合墊138,其顯示成爲重疊-而非頂靠-於通 孔126。繼續針對結構300,接合線340的第一端部接合至 基材信號接合墊338。接合線340的第二端部接合至半導體 晶方310上的半導體晶方信號接合墊306。注意,在圖3 中,只繪示通孔326、基材信號接合墊33 8、接合線340與 半導體晶方信號接合墊306,以保持簡潔。 圖3之結構300的形狀可以是正方形。例如,在分離 的結構300中之基材320的側部384與側部3 86可以各爲 4.0公厘。舉其他例子,其他正方形「封裝體尺寸」可以是 5.0公厘乘5.0公厘、6.0公厘乘6.0公厘或7.0公厘乘7.0 公厘。在另一實施例中,結構300的形狀可以是矩形。矩 形實施例的「封裝體尺寸」可以是3·9公厘乘4·9公厘。舉 其他例子,矩形實施例的其他「封裝體尺寸」可以是4.4公 厘乘6.5公厘或4.4公厘乘7·8公厘。 圖4的結構400繪示依據本發明之一示範性實施例在 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -^^1. 經濟部智慈財產局R工消費合作社印製 -25- 565917 A7 B7 經濟部智慈財產局員工消費合作社印製 五、發明説明(4 鋸切分離」步驟完成以後的底視圖。結構4〇〇包括對應 於圖1的基材120之基材420。然而,對比於圖1的結構 1 〇〇,在結構400中,岸面頂靠—而非重疊—於通孔。例 如,岸面444顯不成爲頂靠—而非重疊-於通孔426。此對 比於圖1的岸面144,其顯示成爲重疊—而非頂靠_於通孔 1 26。此外’連接岸面與通孔至一散熱器的軌線—諸如圖4 中的軌線4 14、4 3 0、4 3 6與4 4 2 -未使用於圖1的結構 100。 圖4顯不基材420的底表面424。岸面412、428、 43 2、440與444個別頂靠於通孔402、425、434、43 8與 426。軌線414連接通孔402與散熱器448。軌線436連接 通孔434與散熱器448。軌線430連接岸面428與散熱器 448。軌線442連接岸面440與散熱器448。所以,通孔 402、425、434、43 8 個別由軌線 414、430、436 與 442 連接 至散熱器448。岸面間距445可以是-例如-500.0微米。 岸面寬度446可以是-例如-250.0微米。注意,在圖4 中,只繪示通孔402、425、426、434、43 8及岸面412、 42 8、43 2、440與444,以保持簡潔。 在另一實施例中,軌線-諸如圖4中的軌線414、 430、43 6與442 -未使用於直接連接通孔與岸面至一散熱 器,諸如圖4中的散熱器448。在該實施例中,岸面-諸如 圖4中的岸面412、428、432、440 -將不接地,諸如圖4 中的散熱器448,但將充當「信號」岸面。 爹考圖5 ’現在討論一過程之一例子,圖1中的結構 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -26- 565917 A7 B7 五、發明説明(么 100是藉由該過程而製造。過程開始於步驟502。在步驟 5 04,通孔開口鑽在一銅層壓基材條中。例如,該條可以是 銅層壓基材的18吋乘24吋嵌板。圖1中的基材120對應於 銅層壓基材條之一區段。典型上,複數單元的結構100組 合於銅層壓基材條上。在組合過程的後段步驟中,結構1 00 的複數組合單元分離成爲個別的單元。鑽在銅層壓基材中 的通孔開口之直徑可以是約150.0微米。 典型上,使用複數鑽石鑽頭,一次鑽出全部通孔開 口。在步驟506,通孔開口的側壁在一無電的噴鍍浴中由銅 噴鍍。在背景方面,無電的噴鍍意指一種噴鍍方法,其涉 及藉由還原化學浴,將諸如銅、鎳、銀、金或鈀的金屬沈 積於各種材料的表面上。無電的噴鍍浴之結果,通孔在銅 層壓基材的頂與底表面之間提供導電與導熱。在一實施例 中,於無電的噴鍍過程完成以後,通孔直徑-諸如圖2B中 的通孔直徑260 -是約110.0微米。 在步驟508,通孔開口由銅充塡。添加額外的銅至通孔 開口會藉由提供更大的剖面積以用於熱流而增加通孔的熱 傳導率。而且,提供更大的剖面積以用於電流會增加通孔 的導電率。在本實施例中,通孔開口由銅部分(或幾乎完全) 充塡,而在其他實施例中,通孔開口由銅完全充塡。在本 發明之一實施例中,通孔由鎢充塡。在該實施例中,充塡 鎢的通孔足夠強,以允許直接接合至通孔。 在步驟510, 一罩幕用於將基材的頂與底表面上的金屬 化層之導體圖案化。在此示範性實施例中,金屬化層可以 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局8工消費合作社印製 -27- 565917 A7 _ B7_____ 五、發明説明(2>5 (請先閱讀背面之注意事項再填寫本頁) 是銅。在步驟5 1 2,多餘的銅被蝕除,在基材的頂與底表面 上獲得一已界定的金屬互聯或金屬軌線圖案,也稱爲印刷 電路。例如,在圖4的結構4 0 0中,一在底表面4 2 4上的 圖案化金屬化層特別包含散熱器448、岸面412、418、 428、432 與 440 及軌線 414、430、436 與 442。 在步驟5 1 4 ’銲劑罩幕施加至基材的頂與底表面,以遮 蓋基材的頂與底表面上之暴露的圖案化銅。銲劑罩幕改進 將半導體晶方固定至基材頂表面的晶方接合物之粘結品 質。例如,在圖1的結構1 〇〇中,銲劑罩幕113改進將半 導體晶方1 1 0固定至基材1 20頂表面1 1 8的晶方接合物1 1 2 之粘結品質。銲劑罩幕也防止基材信號接合墊、基材下接 合區域與岸面的污染。 經濟部智慧財產局員工消費合作社印製 在步驟5 1 6,銲劑罩幕被蝕除,以暴露將發生接合與焊 接之印刷電路區域中的銅。例如,銲劑罩幕被蝕除,以暴 露圖1中的基材下接合區域114、基材信號接合墊1 3 2與 138、岸面144與146及散熱器148。在步驟518,在將發生 接合與焊接之印刷電路區域中之暴露的銅是由一層鎳噴 鍍,接著,一層金噴鍍於鍍鎳的銅之頂部。金/鎳噴鍍保護 暴露的銅,以防氧化。而且,金/鎳噴鍍製備暴露的銅,以 接合於印刷電路的接合墊與基材下接合區域,諸如圖1的 基材信號接合墊132與138及基材下接合區域114。此外, 金/鎳噴鍍製備暴露的銅,以焊接於印刷電路岸面與散熱 器,諸如圖1的岸面144與146及散熱器148。 在步驟520’ 一半導體晶方由晶方接合材料接合至晶方 ^紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ' -28- 565917 經濟部智慧財產局Β(工消費合作社印製 A7 B7五、發明説明(4 接合墊。在圖1的結構100中,例如,半導體晶方11 〇由 晶方接合物11 2接合至晶方接合墊111。如上述,晶方接合 墊111可以是AUS - 5銲劑罩幕(即,晶方接合墊in),且 它意指在半導體晶方110正下方的銲劑罩幕的區段。晶方 接合材料-例如,圖1所示的接合物11 2 -可以包括充塡銀 的環氧樹脂或bismalemide。通常,晶方接合材料可以是導 電或電絕緣、熱固粘性或其組合。在發明的另一實施例 中,半導體晶方可以直接焊接至一支撐墊,諸如圖1中的 支撐墊117。 在步驟522,於半導體晶方接合墊(諸如圖1中的半導 體晶方信號接合墊104與106)與印刷電路接合墊(諸如圖1 中的基材信號接合墊1 3 2與1 3 8)之間執行線接合。在圖3 的結構300中,例如,線接合是在半導體晶方接合墊306 與基材信號接合墊3 3 8之間執行。在圖1的結構100中, 用於線接合的接合線-諸如信號接合線134與140 -可以包 括金。在步驟524,半導體晶方與接合線-諸如圖1中的半 導體晶方110、信號接合線134與140及下接合線116-囊 封於一適當的鑄模化合物中。鑄模化合物提供保護,以防 在接續的製造過程及使用期間之化學污染或物理損害。鑄 模化合物-例如-可以包括各種化學化合物,諸如多功能 環氧樹脂、酚醛淸漆與雙苯基樹脂或其組合。 在步驟526,含有複數組合單元的結構100之條被鋸切 分離成爲個別的單元。在鋸切分離時,結構1 00之個別組 合單元是自含有複數組合單元的結構100之條切割,以獲 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----------I (請先閲讀背面之注意事項再填寫本頁) 、η -29 - 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(士 得大量結構,.諸如結構100。注意,參考圖5所說明的過程 只是製造圖1的結構1 〇〇之方法之一。也注意,整個方法 或參考圖5所討論的每一個別過程之變化與修改對於一般 專精於此技藝的人而言是顯而易知的。在步驟528,製造圖 1的結構100之示範性過程結束。 圖6中的結構600繪示一依據本發明的示範性結構在 完成「鋸切分離」步驟以後的頂視圖。然而,一半導體晶 方與接合線未顯示於圖6。結構600包括對應於圖1之基材 120的基材620。然而,對比於圖1的結構1〇〇,在結構600 中,基材接合墊藉由軌線連接至通孔。例如,軌線610連 接基材信號接合墊63 8與通孔626。做一對比,在圖1的結 構100中,接合墊重疊於通孔。例如,圖1中,基材信號 接合墊138重疊於通孔126。 圖6顯示基材620的頂表面618。軌線604連接基材接 合墊606與通孔602。軌線610連接基材接合墊63 8與通孔 6 2 6。軌線6 1 6連接基材接合墊6 1 7與通孔6 14。圖6也顯 示晶方接合區域622。注意,圖6中只繪示通孔602、626 與614、軌線604、610與616及基材接合墊606、617與 63 8,以保持簡潔。 在圖6的結構600中,通孔602坐落於晶方接合區域 622的附近。通孔602可以連接至一共同的接地連接,諸如 圖1之結構100中的支撐墊117。通孔614坐落於晶方接合 區域622的隅角。在結構600中,通孔614可以連接至一共 同的接地連接,圖6中未顯示,諸如圖1中的結構1〇〇之 I紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
、1T -30- 565917 A7 _ B7_ 五、發明説明(土 支撐墊117。在圖6的結構600中,「周緣」通孔-諸如通 孔626 -典型上充當「信號」通孔。 (請先閱讀背面之注意事項再填寫本頁) 在圖6的結構600中,軌線604、610與616個別連接 基材接合墊60 6、638與617至通孔602、626與614。軌線 604、610與616具有不同的長度。於是’基材接合墊606、 63 8與617個別和通孔602、626與614相隔不同的距離。 而且,軌線604與軌線616具有不同的厚度。圖6的結構 600在各種基材接合墊與通孔位置、軌線長度及軌線厚度的 使用提供設計彈性。 Π .本發明的多晶方實施例 經濟部智慧財產局g(工消費合作社印製 本發明之一實施例是針對一種多晶方(或多晶片)無引線 載體。在此實施例中,二或更多晶方使用於本發明的無引 線晶片載體。如上述,與晶方分別封裝相比,使二或更多 晶方容納於相同的「封裝體」中可以是有利的。此外,相 對於將二或更多晶方的功能包含於單一晶方中的選擇,容 納二或更多晶方於相同的封裝體中之選擇也可以是有利 的。例如,如上述,結合不類似的功能-諸如數位功能與 RF類比功能-於單一晶方中可能導致數位電路(其對於電壓 位準的小變化較不敏感)產生的雜訊耦合至RF類比電路(其 對於小的電壓變化相當敏感)的數量是不可接受的。如此, 通常較佳爲使二分離的晶方分別含有數位與類比RF功能。 圖7中的結構700繪示一依據本發明的「多晶方」實 施例之示範性結構在完成「鋸切分離」步驟以後的頂視 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇><297公釐) -31 - 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明(土 圖。結構700包括對應於圖1之基材120的基材720。然 而,對比於圖1的結構1〇〇,結構700包含二在基材720頂 表面718上的半導體晶方,即,半導體晶方710與半導體 晶方7 1 2 〇 圖7中,信號接合線714的第一端部接合至半導體晶 方710上的半導體晶方信號接合墊726,且信號接合線714 的第二端部接合至基材信號接合墊722。類似地,信號接合 線7 1 6的第一端部接合至半導體晶方7 1 0上的半導體晶方 信號接合墊728,且信號接合線716的第二端部接合至基材 信號接合墊7 2 4。而且,信號接合線7 3 0的第一端部接合至 半導體晶方710上的半導體晶方信號接合墊734,且信號接 合線730的第二端部接合至基材信號接合墊732。 基材信號接合墊722、724與73 2製造於基材720的頂 表面718上。在結構700中,基材信號接合墊722、724與 732可以包括鍍鎳的銅。基材信號接合墊722、724與732 可以又包括一在鍍鎳的銅上方的鍍金層。然而,基材信號 接合墊722、724與73 2可以包括其他金屬,諸如鋁、鉬、 鎢或金。信號接合線714、716與730可以是金,或可以包 括其他金屬,諸如鋁。信號接合線714、716與730的直徑 可以約爲30.0微米,或選擇其他直徑。 也如圖7所示,下接合線736的第一端部接合至半導 體晶方710上的半導體晶方接地接合墊740,且下接合線 7 36的第二端部接合至基材下接合區域738。基材下接合區 域738製造於基材720的頂表面718上。基材下接合區域 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -32- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(4 73 8 -其對應於圖1的結構100中之基材下接合區域U4 -大體上包括與下接合區域114相同的材料。在圖7的結構 7 00中,基材下接合區域7 3 8可以包括鍍鎳的銅,且可以又 包括一在鍍鎳的銅上方的鍍金層。然而,基材下接合區域 7 3 8也可以包括其他金屬,例如鋁、鉬、鎢或金。下接合線 7 3 6可以是金,或可包括其他金屬,諸如鋁。類似於上述信 號接合線714、716與730,下接合線736的直徑可以約爲 30.0微米,或選擇其他直徑。 又如圖7所示,信號接合線742的第一端部接合至半 導體晶方710上的半導體晶方信號接合墊748,且信號接合 線742的第二端部接合至半導體晶方712上的半導體晶方 信號接合墊754。類似地,信號接合線744的第一端部接合 至半導體晶方710上的半導體晶方信號接合墊750,且信號 接合線744的第二端部接合至半導體晶方712上的半導體 晶方信號接合墊756。而且,信號接合線746的第一端部接 合至半導體晶方710上的半導體晶方信號接合墊752,且信 號接合線746的第二端部接合至半導體晶方712上的半導 體晶方信號接合墊758。類似於上述信號接合線714、716 與7 30,信號接合線742、744與746可以是金,或可包括 其他金屬,諸如鋁,且信號接合線742、744與746的直徑 可以約爲30.0微米,或選擇其他直徑。 圖7中,信號接合線760的第一端部接合至半導體晶 方712上的半導體晶方信號接合墊768,且信號接合線760 的第二端部接合至半導體信號接合墊764。而且,信號接合 (請先閲讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -33- 565917 經濟部智慧財凌局員工消費合作社印製 A7 _ _ B7_五、發明説明(A 線762的第一端部接合至半導體晶方712上的半導體晶方 信號接合墊770,且信號接合線762的第二端部接合至基材 信號接合墊766。類似地,信號接合線772的第一端部接合 至半導體晶方712上的半導體晶方信號接合墊776,且信號 接合線772的第二端部接合至基材信號接合墊774。類似於 上述基材信號接合墊722、724與732,基材信號接合墊 7 64、766與774製造於基材720的頂表面718上。在結構 700中,基材信號接合墊764、766與774可以包括鍍鎳的 銅。基材信號接合墊764、766與774可以又包括一在鍍鎳 的銅上方的鍍金層。然而,基材信號接合墊764、766與 774也可以包括其他金屬,例如,鋁、鉬、鎢或金。類似於 上述信號接合線714、716與730,信號接合線760、762與 7 7 2可以是金,或可包括其他金屬,諸如鋁。信號接合線 7 60、7 62與772的直徑可以約爲30.0微米,或選擇其他直 徑。 也如圖7所示,下接合線778的第一端部接合至半導 體晶方712上的半導體晶方接地接合墊782,且下接合線 778的第二端部接合至基材下接合區域780。類似於基材下 接合區域73 8,基材下接合區域780製造於基材720的頂表 面718上。基材下接合區域780 —其對應於圖1的結構100 中之基材下接合區域114-大體上包括與下接合區域114相 同的材料。在圖7的結構7〇〇中,基材下接合區域78〇可 以包括鍍鎳的銅,且可以又包括一在鍍鎳的銅上方的鍍金 層。然而,基材下接合區域7 80也可以包括其他金屬,例 本紙張尺度適用中周國家標準(CNS ) A4規格(21〇X297公釐) (請先閲讀背面之注意事項再填寫本頁) 、11 -34- 565917 經濟部智慈財產局員工消費合作社印製 A7 _ B7____五、發明説明(士 如鋁、鉬、鎢或金。下接合線778可以包括金或其他金 屬,諸如鋁,且下接合線778的直徑可以約爲30.0微米, 或選擇其他直徑。 又如圖7所示,軌線784製造於的基材720的頂表面 718上,且連接基材信號接合墊732與基材信號接合墊 774。在結構700中,軌線784可以是銅;然而,軌線784 可以包括其他金屬,例如,銘、鉬、鎢或金。注意,在圖7 中,只在此討論基材信號接合墊722、724、732、764、766 與774、基材下接合區域738與780、半導體晶方710上的 半導體晶方信號接合墊726、728、748、750與752、半導 體晶方710上的半導體晶方接地接合墊740、半導體晶方 7 12上的半導體晶方信號接合墊754、756、758、768與770 及半導體晶方712上的半導體晶方接地墊782,以保持簡 潔。 圖8中的結構800對應於沿著圖7之線8 - 8的「多晶 方」結構700之剖視圖。特別地,結構800中的半導體晶 方810與812個別對應於結構700之半導體晶方710與 712。而且,結構800中的基材信號接合墊822、824、864 與866個別對應於結構700之基材信號接合墊722、724、 764與766。此外,結構800中的基材下接合區域83 8與 880個別對應於結構700之基材下接合區域73 8與780。結 構800中的信號接合線814、816、860、862與846個別對 應於結構700之信號接合線714、716、760、762 .與746, 且結構800中的下接合線836與87 8個別對應於結構700的 (請先閱讀背面之注意事項再填寫本頁) ·裝· *11 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -35- 565917 經濟部智慧財產局員工消費合作社印製 A7 _ B7 __五、發明説明(3b 下接合線736與778。 續圖8,結構800中的半導體晶方810上之半導體晶方 信號接合墊826、828與852個別對應於結構700的半導體 晶方710上之半導體晶方信號接合墊726、728與752。而 且,結構800中的半導體晶方810上之半導體晶方接地接 合墊840對應於結構700中的半導體晶方710上之半導體晶 方接地接合墊740。此外,結構800中的半導體晶方812上 之半導體晶方信號接合墊85 8、868與870個別對應於結構 7〇〇中的半導體晶方712上之半導體晶方信號接合墊75 8、 769與770。此外,結構800中的半導體晶方812上之半導 體晶方接地墊882個別對應於結構700中的半導體晶方712 上之半導體晶方接地墊782。 如圖8所見,結構800接合至印刷電路板898。半導體 晶方810與812個別由晶方接合物804與晶方接合物808接 合至晶方接合墊802與806。晶方接合墊802與806類似於 圖1之結構1 00中的晶方接合墊111,且可以包括AUS - 5 銲劑罩幕。晶方接合墊802與806意指在半導體晶方810與 812正下方的銲劑罩幕區段。晶方接合墊802與806的厚度 可以是-例如-10.0至30.0微米。晶方接合物804與晶方 接合物808類似於圖1之結構100中的晶方接合物11 2,且 可以包括充塡銀的環氧樹脂或bismalemide。通常,晶方接 合物804與晶方接合物808可以是導電或絕緣、熱固粘性 或其組合。然而,在本實施例中,晶方接合物804與晶方 接合物808可導電及導熱。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公楚1 (請先閱讀背面之注意事項再填寫本I) 舞冬· 訂 -36- 565917 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明説明(么 又如圖8所示,銲劑罩幕813施加至基材820的頂表 面8 1 8。銲劑罩幕8 1 3對應於圖1的結構1 〇〇中之銲劑罩幕 11 3,且大體上包括與銲劑罩幕11 3相同的材料。銲劑罩幕 8 1 3可以是AUS - 5 ;然而,銲劑罩幕8 1 3可以包括其他材 料。銲劑罩幕815也施加至基材820的底表面825,且對應 於圖1的結構1 00中之銲劑罩幕11 5。銲劑罩幕81 5也可以 包括AUS - 5或其他材料。銲劑罩幕813與815的厚度可以 是-例如-10.0至30.0微米。 圖8中,信號接合線814的第一端部接合至半導體晶 方810上的半導體晶方信號接合墊826,且信號接合線814 的第二端部接合至基材信號接合墊8 2 2。而且,信號接合線 8 1 6的第一端部接合至半導體晶方8 10上的半導體晶方信號 接合墊8 2 8,且信號接合線8 1 6的第二端部接合至基材信號 接合墊824。基材信號接合墊822與824個別對應於圖1之 結構100中的基材信號接合墊丨38與丨32,且大體上包括和 基材信號接合墊1 3 8與1 3 2相同的材料。基材信號接合墊 822與824製造於基材820的頂表面818上。在結構800 中’基材信號接合墊822與824個別重疊於通孔827與 831。在本發明的另一實施例中,基材信號接合墊822與 824並非重疊於通孔827與831,而是個別「頂靠」於通孔 827與831。信號接合線814與816個別對應於圖1之結耩 1 00中的fg號接合線丨4〇與丨34,且大體上包括和信號接合 線140與134相同的材料。 也如圖8所示,下接合線836的第一端部接合至半導 本紙張尺度適用中酬家標準公餐)-- -37- 丨 ^^-1 — (請先閲讀背面之注意事項再填寫本頁) 、11 565917 A7 B7 - — -—--------—— __________—- 五、發明説明(4 (請先閱讀背面之注意事項再填寫本頁) 體晶方810上的半導體晶方接地接合墊840,且下接合線 83 6的第二端部接合至基材下接合區域83 8。基材下接合區 域8 3 8類似於圖1的結構1 〇 〇中之基材下接合區域114,且 大體上包括與下接合區域114相同的材料。基材下接合區 域83 8製造於基材820的頂表面818上。下接合線836類似 於圖1的結構1 0 0中之下接合線11 6,且大體上包括與下接 合線11 6相同的材料。 又如圖8所示,信號接合線846的第一端部接合至半 導體晶方810上的半導體晶方信號接合墊852,且信號接合 線846的第二端部接合至半導體晶方812上的半導體晶方 信號接合墊8 5 8。信號接合線846可以是金,或可包括其他 金屬,諸如鋁。信號接合線846的直徑可以約爲30.0微 米,或選擇其他直徑。 經濟部智慧財產局員工消費合作社印製 圖8中,信號接合線860的第一端部接合至半導體晶 方812上的半導體晶方信號接合墊868,且信號接合線860 的第二端部接合至基材信號接合墊864。而且,信號接合線 862的第一端部接合至半導體晶方8 1 2上的半導體晶方信號 接合墊870,且信號接合線862的第二端部接合至基材信號 接合墊866。基材信號接合墊864與866個別對應於結構 8 00中的基材信號接合墊822與824,且也對應於圖1的結 構100中的基材信號接合墊138與132。基材信號接合墊 864與866製造於基材820的頂表面818上。在結構800 中’基材信號接合墊864與866包括和基材信號接合墊822 與824相同的材料。在結構800中,基材信號接合墊864與 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) ' -38- 565917 A7 _B7__ 五、發明説明(& 8 66個別重疊於通孔837與841。在本發明的另一實施例 中,基材信號接合墊864與866並非重疊於通孔837與 841,而是個別「頂靠」於通孔837與841。信號接合線86〇 與8 62個別對應於圖8之結構800中的信號接合線814與 816,且對應於圖1的結構100中的信號接合線14〇與 134,且大體上包括和信號接合線140與134相同的材料。 也如圖8所示,下接合線878的第一端部接合至半導 體晶方812上的半導體晶方接地接合塾882»且下接合線 878的第二端部接合至基材下接合區域880。在結構8〇〇 中,基材下接合區域8 80對應於基材下接合區域838,且對 應於圖1的結構1 00中之基材下接合區域114。類似於基材 下接合區域83 8,基材下接合區域880製造於基材82〇的頂 表面818上,且包括與基材下接合區域83 8相同的材料。 在結構800中,下接合線878對應於下接合線83 6,且對應 於圖1的結構100中之下接合線116。 續圖8,支撐墊817與819製造於基材820的頂表面 818上。支撐墊817與819類似於圖1的結構100中之支擦 墊1 17,且可以包括銅或其他金屬,例如,錦、鉬、鎢或 金。基材820可以包括一個二層有機層壓物,諸如聚四贏 乙烯。然而,基材820可以包括其他有機材料,諸如FR4 基的層壓物與BT(「 bismallimide三氮烯」)。在一實施例 中,基材8 2 0可以是陶瓷材料。在圖8的結構8 〇 〇中,基 材820的厚度823約爲200.0微米;然而,在本發明的其他 實施例中,基材820的厚度可以不同。基材820的厚度823 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 一 " -39- ---------装—I (請先閱讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局Β(工消費合作社印製 565917 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明说明(士 對應於圖1的結構100中之基材120的厚度122。 續圖8,通孔827、831、837、841、通孔829與通孔 8 39坐落於基材820中。通孔827與837對應於圖1的結構 100中之通孔126,且通孔831與841對應於圖1的結構 100中之通孔130。通孔829與通孔839對應於圖1的結構 100中之通孔128。通孔827、831、837、841、通孔829與 通孔839自基材820的頂表面818延伸至底表面825,且由 銅充塡。然而,通孔827、831、837、841、通孔829與通 孔839能夠由其他金屬充塡,不會偏離本發明的範疇。在 本發明的另一實施例中,通孔827、831、837、841、通孔 8 29與通孔839可以不由金屬完全充塡。 也顯示於圖8,岸面843、845、847與849製造於基材 8 20的底表面825上。岸面843、847對應於圖1之結構1〇〇 中的岸面144,且岸面845、849對應於圖1之結構100中 的岸面146。岸面843、845、847與849可以包括銅。然 而,岸面843、845、847與849可以包括其他金屬,例如, 鋁、鉬、鎢或金。岸面843、845、847與849藉由銲劑 851、85 3、85 5與857,個別接合至印刷電路板898。然 而,在此技藝中習知的其他方法可以用於接合岸面843、 845、847與849至印刷電路板898。在結構800中,岸面 843、845、847與849個別重疊於通孔827、831、837與 841。在本發明的另一實施例中,岸面843、845、847與 849並非個別重疊於通孔827、831、837與841,而是頂靠 於通孔 827、831、837 與 841。 (請先閲讀背面之注意事項再填寫本頁) '0等
、1T 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -40- 565917 經濟部智慧財產局員工消費合作社印製 A7 __ B7 _五、發明説明(▲ 在圖8所示本發明的較佳實施例中,二分離的散熱器 859與861製造於基材820的底表面825上。每一散熱器 8 5 9或8 6 1類似於圖1之結構丨〇〇中的散熱器14 8,且大體 上包括與散熱器148相同的材料。在結構8〇〇中,散熱器 8 5 9與8 61可以疋銅或其他金屬,例如,銘、鉬、鎢或金。 在示範性結構800中,散熱器859與861由銲劑863與865 或使用此技藝中習知的其他方法個別接合至印刷電路板 89 8。最後,注意,結構800是使用類似於參考圖5所說明 的過程步驟製造,因此,過程步驟在此不重述。 對比於在結構800中的本發明之實施例,結構900繪 示一依據本發明的實施例之另一示範性多晶方結構的剖視 圖,其使用單一、連續的散熱器967,而非二分離的散熱器 859與861。結構900包括基材920,其對應於圖8之結構 800中的基材820。 圖9中,結構900中的半導體晶方910與912個別對應 於圖8之結構800中的半導體晶方810與812。而且,結構 900中的晶方接合墊902與906個別對應於結構800之晶方 接合墊802與806。此外,結構900中的晶方接合物904與 晶方接合物908個別對應於結構800中的晶方接合物804與 808。而且,結構900中的銲劑罩幕913與915個別對應於 結構800中的銲劑罩幕8 13與8 1 5。 而且,在圖9中,半導體晶方910上之半導體晶方信 號接合墊926與95 2個別對應於圖8的結構800的半導體晶 方·8 10上之半導體晶方信號接合墊826與852。半導體晶方 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -41 - 565917 A7 __B7 __ 五、發明説明($ 910上之半導體晶方接地接合墊940對應於結構800中的半 導體晶方8 1 0上之半導體晶方接地墊840。而且,半導體晶 方912上之半導體晶方信號接合墊95 8與970個別對應於結 構8 00中的半導體晶方812上之半導體晶方信號接合墊858 與 870。 又顯示於圖9,結構900中的信號接合線914、946與 9 62個別對應於結構800之信號接合線814、846與862。此 外,結構900中的下接合線936與978個別對應於結構800 的下接合線836與878。而且,結構900中的基材信號接合 墊922與966個別對應於結構800中的基材信號接合墊822 與866。此外,結構900中的基材下接合區域93 8與980個 別對應於結構800的基材下接合區域838與880。 額外顯示於圖9,結構900中的支撐墊917與91 9個別 對應於圖8的結構800中的支撐墊817與819。而且,結構 900中的通孔927、941、通孔929與通孔93 9個別對應於結 構800中的通孔827、841、通孔829與通孔839。結構900 中的銲劑951與957個別對應於結構800中的銲劑851與 857 ° 現在詳細討論圖9,結構900顯示成爲接合至印刷電路 板998。參考結構900,半導體晶方910與912由晶方接合 物904與908個別接合至晶方接合墊902與906。結構900 中的晶方接合墊902與906個別大體上包括與圖8的結構 800中的晶方接合墊802及806相同的材料。而且,晶方接 合物904與908個別大體上包括和圖8的結構800中的晶方 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)" (請先閲讀背面之注意事項再填寫本頁)
、1T 經濟部智慧財產局員工消費合作社印製 -42- 565917 A7 ----— _ B7 ___
五、發明説明(A (請先閱讀背面之注意事項再填寫本頁) 接合物804與808相同的材料。銲劑罩幕913與915個別施 加至基材920的頂表面918與底表面925。銲劑罩幕913與 9 1 5個別大體上包括和圖8的結構8〇〇中的銲劑罩幕8丨3與 8 1 5相同的材料。 也如圖9所示,信號接合線914的第一端部接合至半 導體晶方910上的半導體晶方信號接合墊926,且信號接合 線914的第二端部接合至基材信號接合墊922。基材信號接 合墊922製造於基材920的頂表面918上,且大體上包括與 圖8的結構800中之基材信號接合墊822相同的材料。而 且’信號接合線914大體上包括與結構800中之信號接合 線814相同的材料。又如圖9所示,下接合線9 3 6的第一 端部接合至半導體晶方9丨〇上的半導體晶方接地接合墊 940 ’且下接合線936的第二端部接合至基材下接合區域 93 8。基材下接合區域938製造於基材920的頂表面918 上,且大體上包括與結構800中之基材下接合區域83 8相 同的材料。而且,下接合線936大體上包括與結構800中 之下接合線836相同的材料。 經濟部智慧財產局員工消費合作社印製 又如圖9所示,信號接合線946的第一端部接合至半 導體晶方910上的半導體晶方信號接合墊952,且信號接合 線946的第二端部接合至半導體晶方912上的半導體晶方 信號接合墊958。信號接合線946通常包括與圖8的結構 800中之信號接合線846相同的材料。而且,信號接合線 9 62的第一端部接合至半導體晶方912上的半導體晶方信號 接合墊970,且信號接合線962的第二端部接合至基材信號 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -43- 565917 A7 ______B7 五、發明説明(么 接□墊966。基材信號接合墊966製造於基材920的頂表面 9 1 8上,且通常包括和圖8的結構8 〇 〇中之基材信號接合墊 8 6 6相同的材料。而且,信號接合線9 6 2大體上包括和圖8 的結構800中之基材信號接合線862相同的材料。亦如圖9 所不’下接合線9 7 8的第一端部接合於半導體晶方9 1 2上 的半導體晶方接地接合墊982,且下接合線978的第二端部 接5至基材下接合區域980。基材下接合區域980製造於基 材9 20的頂表面918上,且通常包括和結構8〇〇中之基材下 接合墊8 8 0相同的材料。而且,下接合線9 7 8大體上包括 和結構800中之下接合線878相同的材料。 續圖9,支撐墊917與919製造於基材920的頂表面 918上’且大體上包括和圖§的結構8〇〇中之支撐墊817與 8 19相同的材料。而且,基材920大體上包括與基材820相 同的材料。又如圖9所示,通孔927、941、通孔929與通 孔939坐落於基材920中,且自基材920的頂表面918延伸 至底表面925。而且,通孔927、941、通孔929與通孔939 大體上包括和圖8的結構800中之通孔827、841、通孔829 與通孔839相同的材料。 也顯示於圖9,岸面943與949製造於基材920的底表 面925上,且大體上包括和結構800中之岸面843、849相 同的材料。岸面943、949藉由銲劑951與957,個別接合 至印刷電路板998。然而,在此技藝中習知的其他方法可以 用於接合岸面943與949至印刷電路板998。在結構900 中’岸面943與949個別重疊於通孔927與941。在本發明 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) " -44- (請先閲讀背面之注意事項再填寫本頁) 、11 經濟部智慧財產局員工消費合作社印製 565917 A7 B7_ 五、發明説明(4 的另一實施例中,岸面943與949並非個別重疊於通孔927 與941,而是頂靠於通孔927與941。 (請先閱讀背面之注意事項再填寫本頁) 又如圖9所示,散熱器967製造於基材920的底表面 9 25上。在結構900中,散熱器967可以是銅,然而,散熱 器9 67可以包括其他金屬,例如,鋁、鉬、鎢或金。在結 構900中,散熱器967由銲劑969接合至印刷電路板998。 然而,此技藝中習知的其他方法可用於接合散熱器967至 印刷電路板998。最後,注意,結構900是使用類似於參考 圖5所說明的過程步驟製造,因此,過程步驟在此不重 述。 經濟部智慧財產局員工消費合作社印製 在結構800與900中之本發明的實施例之電與熱特 徵-雖然不相同-類似。如此,將針對結構800,更詳細討 論本發明的電與熱特徵,且在此申前案的後段部分將只討 論結構800與900的電與熱特徵之間的差異。在結構800 中,下接合線836提供電接地連接於半導體晶方810上的 半導體晶方接地接合墊840與基材下接合區域838之間。 基材下接合區域83 8坐落在緊鄰於半導體晶方810之處。 藉由使基材下接合區域83 8坐落在緊鄰於半導體晶方810 之處,結構800提供一最小長度的電接地連接於半導體晶 方810上的半導體晶方接地接合墊840與基材下接合區域 83 8之間。 如同半導體晶方接地接合墊840、基材下接合區域838 與下接合線836相對於半導體晶方810而安置,半導體晶 方接地接合墊882、基材下接合區域880與下接合線878個 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) — -45- 565917 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(A 別相對於半導體晶方812而類似地安置。所以,結構800 也在半導體晶方812上的半導體晶方接地墊8 82與基材下 接合區域880之間提供最小長度電接地連接。 藉由提供半導體晶方接地接合墊以一大的共用接地連 接,支撐墊817充當半導體晶方810的「接地平面」。例 如,半導體晶方接地墊840由下接合線83 6電連接至基材 下接合區域838,且基材下接合區域83 8電連接至支撐墊 817。於是,支撐墊817爲半導體晶方810提供共同的接地 連接,即,接地平面。因爲支撐墊8 1 7接合至基材下接合 區域83 8,故結構800在半導體晶方接地墊840與支撐墊 8 1 7之間提供最小長度電接地連接。而且,通孔829電連接 支撐墊817與散熱器859。於是,基材下接合區域839、支 撐墊817、通孔829與散熱器859 —起在半導體晶方810上 的半導體晶方接地墊840與散熱器859之間提供最小長度 電接地連接。 如同基材下接合區域83 8、支撐墊817、通孔829與散 熱器859相對於半導體晶方810而安置,基材下接合區域 880、支撐墊819、通孔839與散熱器861個別相對於半導 體晶方8 1 2而類似地安置。於是,顯然基材下接合區域 8 80、支撐墊819、通孔839與散熱器861類似地一起在半 導體晶方812上的半導體晶方接地墊882與散熱器861之間 提供最小長度電接地連接。 此外,在圖8的結構800中,可以使用大量通孔829。 因爲通孔829並聯於支撐墊817與散熱器859之間,故與由 (請先閲讀背面之注意事項再填寫本頁) ψ
T 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -46- 565917 經濟部智慧財產局員工消費合作社印製 A7 _B7 _五、發明説明(^4 單一通孔提供的電阻與電感路徑相比’它們(即’通孔829) 在支撐墊817與散熱器859之間提供低很多的電阻與電感 路徑。於是,利用多通孔,諸如圖8的通孔829,結構800 在支撐墊817與散熱器859之間提供一低電阻、低電感、 最小長度電接地連接。 通孔839、支撐墊819與散熱器861的功能個別類似於 通孔829、支撐墊817與散熱器859。而且,如同通孔 829、支撐墊817與散熱器859相對於半導體晶方810而安 置,通孔839、支撐墊819與散熱器861個別類似地相對於 半導體晶方812而安置。於是,結構800類似地在支撐墊 819與散熱器861之間提供一低電阻、低電感、最小長度電 接地連接。 圖8的結構800之一優點是基材下接合區域83 8的大 小足夠允許稱爲「雙接合」的程序,以使下接合線836產 生的寄生性電感與電阻進一步減至最小。在「雙接合」 中,二下接合線並聯於一半導體晶方接地接合墊與一基材 下接合區域之間。在結構800中,例如,二下接合線可以 連接於圖8中的半導體晶方8 1 0上的半導體晶方接地接合 墊840與基材下接合線83 8之間。半導體晶方810上的半導 體晶方接地接合墊840與基材下接合線83 8之間的二並聯 的下接合線所產生的寄生性電感與電阻大約將是單一下接 合線產生的寄生性電感與電阻之一半。顯然,雙接合也可 以提供於結構100與900所繪示之本發明的其他實施例 中 〇 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -47- 565917 A 7 ___B7_ 五、發明説明(‘ 基材下接合區域880的功能類似於基材下接合區域 8 3 8。而且,如同基材下接合區域83 8相對於半導體晶方 810而安置,基材下接合區域880相對於半導體晶方812而 類似地安置。所以,半導體晶方8 1 2上的半導體晶方接地 接合墊882與基材下接合區域880之間的二並聯的下接合 線所產生的寄生性電感與電阻將類似地大約是單一下接合 線所產生的寄生性電感與電阻之一半。 圖8所示的本發明之實施例中,基材信號接合墊822 與824個別重疊於通孔827與831。而且,岸面843與845 個別重疊於通孔827與831。於是,通孔827與831個別在 基材信號接合墊822與824及岸面843與845之間提供最小 長度電連接。如此,個別利用「重疊」的通孔827與831, 結構800使基材信號接合墊822與824及岸面84 3與845之 間產生的寄生性電感減至最小。另言之,不需要互聯線以 連接至通孔827與831的事實導致在其他狀況由互聯線引 入的寄生性電感與電阻減小。 類似地,在結構800中,基材信號接合墊864與866個 別重疊於通孔8 37與841。而且,岸面847與849個別重疊 於通孔837與841。於是,通孔837與 841個別在基材信號 接合墊864與866及岸面847與849之間提供最小長度電連 接。如此,個別利用「重疊」的通孔83 7與841,結構800 也使基材信號接合墊864與866及岸面847與849之間產生 的寄生性電感減至最小。 圖8中的結構800藉由支撐墊817、通孔829與散熱器 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) .B裝·
、1T 經濟部智慧財產局員工消費合作社印製 -48- 565917 A7 _______B7
五、發明説明(A 859 ’提供離開半導體晶方810的多餘熱之熱傳導。在結構 80〇中’通孔829能夠以諸如銅的導熱金屬充塡。添加額外 的銅至通孔829可增加它們的剖面積。於是,提供較大的 Μ面積-熱可經由彼而熱傳導—使通孔829的熱傳導率增 加。在結構800中,支撐墊817可以是諸如銅的導熱金 屬。而且,支撐墊817的大表面積提供一大導管,用於半 導體晶方810產生的熱之傳導。類似地,散熱器859可以 是諸如銅的導熱金屬,且散熱器859的大表面積提供一大 導管,用於通過通孔829的熱傳導。通孔829也在支撐墊 817與散熱器859之間提供有效與「複數」的熱連接。於 是’利用支撐墊817、通孔829與散熱器859,結構800提 供一有效的機構,以消散半導體晶方810產生的熱。 支撐墊819、通孔839與散熱器861個別包括和支撐墊 817、通孔829與散熱器859相同的材料。而且,如同支撐 墊817、通孔829與散熱器859相對於半導體晶方810而安 置,支撐墊819、通孔839與散熱器861個別類似地相對於 半導體晶方812而安置。於是,利用支撐墊819、通孔839 與散熱器8 6 1,結構8 0 0也提供一有效的機構,以消散半導 體晶方812產生的熱。 注意,圖8中的結構800之熱膨脹係數(“CTE”)與印刷 電路板898之間可能有差異,原因在於用以製造結構800 與印刷電路板898之材料的差異。結果,當結構800由於 操作或環境因素而升溫時,結構800可能以不同於印刷電 路板898之膨脹率膨脹。結構800與印刷電路板898之膨脹 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) .Λ%. 訂 經濟部智慧財產局員工消費合作社印製 -49 - 565917 A7 _ B7 _______ 五、發明説明( (請先閱讀背面之注意事項再填寫本頁) 率的差異在連接結構800與印刷電路板898之「銲劑接 頭」產生對應的應變。「銲劑接頭」包括在印刷電路板898 與岸面843、8 45、847及849之間的個別銲劑連接,分別是 圖8中的銲劑851、85 3、85 5與857,以及印刷電路板898 與散熱器859、861之間的銲劑連接,分別是銲劑863與 8 65。然而,散熱器859、861的尺寸比岸面843、845、847 及849大很多。散熱器859、861之成比例的大尺寸允許散 熱器859、861吸收在它們的「銲劑接頭」上之對應大量的 總應變。所以,散熱器859、861藉由吸收在它們的「銲劑 接頭」上之大量的總應變,使結構800的物理可靠度增 經濟部智慧財產局員工消費合作社印製 圖9的結構900之熱與電特徵類似於上述圖8的結構 800之熱與電特徵。結構900與結構800之間的差異之一是 結構900具有單一散熱器,即,散熱器967,而結構800具 有二散熱器,即,散熱器859與861。如上述,散熱器859 與861的大表面積個別提供大導管,用於流動通過通孔829 與通孔839之熱傳導。類似地,散熱器967的大表面積提 供大導管,用於流動通過通孔929與通孔939之熱傳導。 此外,如上述,平行的通孔829與平行的通孔839在支撐 墊817與819及散熱器859與861之間個別提供低電阻與電 感路徑。類似地,平行的通孔929與平行的通孔939在支 撐墊9 1 7與9 1 9及散熱器967之間個別提供低電阻與電感路 徑。此外,散熱器967之大尺寸藉由吸收在連接印刷電路 板998至結構900的銲劑接頭上之大量的總應變,使結構 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐1 一 -50- 565917 A7 _B7 __ 五、發明説明(4 900的物理可靠度增加。 單一散熱器結構900之一優點是結構900中的單一散 熱器967實際上充當二平行的散熱器。於是,與二散熱器 結構800比較時,單一散熱器結構900進一步減少自印刷 電路板998的接地至支撐墊917與919的電感與電阻路徑。 電感與電阻路徑之此減少導致半導體晶方910與912的雜 訊接地減少,也確保半導體晶方910與912中的接地電壓 位準不會上升至遠高於或下降至遠低於零伏特。單一散熱 器結構900之另一優點是單一散熱器967導致結構穩定度 增加,因爲它的具有較大的表面積之連續結構-對比於二 分離的散熱器859與861之不連續結構與較小的總表面 積-導致連接印刷電路板998至結構900的銲劑接頭上之 ,應變進一步減小。單一散熱器結構900之又一優點是單一 散熱器967導致更有效的熱傳導,因爲與結構800中之二 分離的散熱器859與861之總表面積相比,散熱器967大體 上具有較大的表面積。 結構800中之二分離的散熱器859與861之一優點是二 半導體晶方810與812及它們的個別支撐墊817與819及散 熱器859與861不需要互相緊鄰,此是結構900由於共享共 用的散熱器967而需要者。如此,結構800允許半導體晶 方810與812在印刷電路板89 8上之物理位置的額外彈性。 在各種狀況,當爲了各種理由,諸如爲了線接合容易,不 希望使印刷電路板89 8上之半導體晶方810與812的物理位 置分離,則此彈性是有利的。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) '0等
、1T 經濟部智慧財產局員工消費合作社印製 -51 - 565917 A7 _____ B7_ 五、發明説明(七 現在’參考圖7的結構700,討論結構800與900二者 之一共同的優點。本發明的各多晶方實施例提供的優點是 允許二半導體晶方上之半導體晶方信號接合墊不僅直接藉 由接合線連接,而且藉由基材頂表面上的「軌線」連接。 例如,圖7中之半導體晶方7 1 0上的半導體晶方信號接合 墊734可經由信號接合線730與772、基材信號接合墊732 與774及基材720之頂表面718上的軌線784連接至半導體 晶方712上的半導體晶方信號接合墊776。使用軌線784的 優點之一是與使用基材720中的通孔、基材720底表面上 的岸面、連接至基材720底表面的印刷電路板上之軌線的 替代連接路線相比,它可導致較短、電阻較小且電感較小 的路線。本發明的各種多晶方實施例提供使軌線-諸如軌 線7 84 -在基材頂表面上行進的能力,而不需要使軌線在印 刷電路板的表面上行進。 另言之,依據本發明的各種實施例,不需要使軌線-諸如軌線784 -離開基材720的頂表面718,以通過印刷電 路板(其接合至基材720的底表面),然後回到基材720,以 到達所欲的信號接合墊,諸如半導體晶方信號接合墊776。 如在結構700所見,軌線784可以完全行走在基材720的頂 表面718上,不需要離開基材720。軌線-諸如軌線784 -不需要行走在印刷電路板上的事實導致較短、電感較小且 電阻較小的軌線,並且導致設計的複雜性減小且製造成本 減小。 的確,其他競爭性的技術-諸如球格柵陣列(“BGA”)技 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐) (請先閱讀背面之注意事項再填寫本頁) ·裝· 訂 經濟部智慧財產局員工消費合作社印製 -52 - 565917 經濟部智慧財產局S工消費合作社印製 A7 B7五、發明説明(如 術-可能嘗試在多晶方封裝體的基材(諸如多晶方BGA封裝 體的基材)上包容軌線-諸如軌線784 -的行走。然而,與 本發明的各實施例中之結構700、800或900所需要的「腳 印」相比,此競爭性的技術-諸如BGA技術-需要大很多 的「腳印」以用於多晶方封裝體,諸如多晶方B G A封裝體 所需要的腳印。如此,使軌線-諸如軌線784 -行進於本發 明的多晶方實施例中之能力是結構800與900二者共有的 唯一優點。 由以上詳細說明可明白,本發明提供無引線多晶方載 體之結構及製造方法。本發明提供半導體晶方產生的熱之 有效消散。此外,本發明提供低寄生性及低電感與電阻的 接地連接。 從本發明的以上說明,顯然,各種技術可以用於實施 本發明的觀念,不會偏離它的範疇。此外,雖然已特別參 考某些實施例而說明本發明,但一般專精於此技藝的人可 認知,可針對形式與細節加以改變,不會偏離本發明的精 神和範疇。例如’雖然已關聯於只容納二晶方的結構而說 明本發明的各種實施例,但專精於此技藝的人明白,本發 明的原則同樣適用於容納多於二晶方的結構。所說明的實 施例應視爲闡釋性,而非限制性。也應該了解,本發明不 限於此處說明的特殊實施例,而是可以有很多新配置、修 改與替代物,而不會偏離本發明的範疇。 於是’已說明無引線多晶方載體之結構及製造方法。 本紙張尺度適用中國國家標準(CNS )八4規格(2ΐ〇χ297公楚) -- -53- (請先閲讀背面之注意事項再填寫本頁) 、11

Claims (1)

  1. 565911 年月曰 修it A8 B8 C8 D8 六、申請專利範圍 附件二:第 9 1 1 1 4 4 2 1 號專利申請案 中文申請專利範圍無劃線替換本 民國92年9月18日修正 1.一種無引線多晶方載體之結構,包括: 一具有一頂表面與一底表面的基材; 接合至該基材頂表面之一第一半導體晶方與一第二半 導體晶方, 接合至該基材底表面之一第一散熱器與一第二散熱 器; 在該基材中之一第一通孔與一第二通孔; 該第一通孔在該第一半導體晶方與該第一散熱器之間 提供連接,該第二通孔在該第二半導體晶方與該第二散熱 器之間提供連接。 2·如申請專利範圍第1項之結構,其中該第一與該第二 散熱器接合至一印刷電路板。 3.如申請專利範圍第1項之結構,其中又包括一接合至 該基材頂表面的第一基材下接合區域,該第一通孔在該第 一基材下接合區域與該第一散熱器之間提供電連接。 .4.如申請專利範圍第3項之結構,其中一在該第一半導 體晶方上的第一半導體晶方接地接合墊藉由一第一下接合 線電連接至該第一基材下接合區域。 5·如申請專利範圍第1項之結構,其中一在該基材中的 第三通孔在該第一半導體晶方的第一信號接合墊與一印刷 電路板之間提供連接。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂 f 經濟部智慧財產局員工消費合作社印製 565917 A8 B8 C8 —"" - D8 六、申請專利範ϊ 6.如申請專利範圍第1項之結構,其中該基材包括有機 材料。 (請先閲讀背面之注意事項再填寫本頁) 7·如申請專利範圍第6項之結構,其中該有機材料選自 於由聚四氣乙燃材料與FR4基的層壓材料組成的群組。 8.如申請專利範圍第1項之結構,其中該基材包括一陶 瓷材料。 9·如申請專利範圍第5項之結構,其中該第三通孔在一 第一基材接合墊與該印刷電路板之間提供電連接,該第一 基材接合墊電連接至該第一半導體晶方的第一信號接合 塾° 10.如申請專利範圍第9項之結構,其中該第一基材接 合墊重疊於該第三通孔。 11 ·如申請專利範圍第9項之結構,其中該第一基材接 合墊藉由一第一信號接合線電連接至該第一半導體晶方的 第一信號接合墊。 12·如申請專利範圍第5項之結構,其中該第三通孔在 該第一半導體晶方的第一信號接合墊與一第一岸面之間提 供電連接,該第一岸面電連接至該印刷電路板。 經濟部智慧財產局員工消費合作社印製 1 3.如申請專利範圍第1 2項之結構,其中該第三通孔重 疊於該岸面。 14.一種無引線多晶方載體之結構,包括: 一具有一頂表面與一底表.面的基材; 接合至該基材頂表面之一第一半導體晶方與一第二半 導體晶方; 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 565917 A8 B8 C8 D8 穴、申請專利乾圍 一接合至該基材底表面之散熱器; 在該基材中之一第一通孔與一第二通孔; (請先閱讀背面之注意事項再填寫本頁) 該第一通孔在該第一半導體晶方與該散熱器之間提供 連接,該第二通孔在該第二半導體晶方與該散熱器之間提 供連接。 15. 如申請專利範圍第14項之結構,其中該散熱器接合 至一印刷電路板。 16. 如申請專利範圍第14項之結構,其中又包括一接合 至該基材頂表面的第一基材下接合區域,該第一通孔在該 第一基材下接合區域與該散熱器之間提供電連接。 17. 如申請專利範圍第16項之結構,其中一在該第一半 導體晶方上的第一半導體晶方接地接合墊藉由一第一下接 合線電連接至該第一基材下接合區域。 18. 如申請專利範.圍第14項之結構,其中一在該基材中 的第三通孔在該第一半導體晶方的第一信號接合墊與一印 刷電路板之間提供連接。 經濟部智慧財產局員工消費合作社印製 19. 如申請專利範圍第18項之結構·,其中該第三通孔在 一第一基材接合墊與該印刷電路板之間提供電連接,該第 一基材接合墊電連接至該第一半導體晶方的第一信號接合 墊。 20. 如申請專利範圍第19項之結構,其中該第一基材接 •合墊重疊於該第三通孔。 21. 如申請專利範圍第19項之結構,其中該第一基材接 合墊藉由一第一信號接合線電連接至該第一半導體晶方的 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐) —· 3 - ' 565917 A8 B8 C8 D8 六、申請專利範圍 第一信號接合墊。 (請先閱讀背面之注意事項再填寫本頁) 2 2.如申請專利範圍第18項之結構,其中該第三通孔在 該第一半導體晶方的第一信號接合墊與一第一岸面之間提 供電連接,該第一岸面電連接至該印刷電路板。 23 ·如申請專利範圍第22項之結構,其中該第三通孔重 疊於該岸面。 24. —種用於承接第一與第二半導體晶方的結構之製造 方法,該方法包括的步驟是: 在一基材中鑽出第一與第二孔; 以金屬充塡該第一與第二孔,以個別形成第一與第二 通孔; 將第一與第二支撐墊圖案化於該基材的頂表面上,且 將第一與第二散熱器圖案化於該基材的底表面上; 該第一通孔在該第一散熱器與該第一支撐墊之間提供 電連接,該第一支撐墊適於承接該第一半導體晶方; 該第二通孔在該第二散熱器與該第二支撐墊之間提供 電連接,該第二支撐墊適於承接該第二半導體晶方。 25. 如申請專利範圍第24項之方法,其中又包括的步驟 經濟部智慧財產局員工消費合作社印製 是: 在該基材中鑽出一第三孔; 以金屬充塡該第三孔,以形成一第三通孔; 將一第一基材接合墊圖案化於該基材的頂表面上,且 將一第一岸面圖案化於該基材的底表面上;該第三通孔在 該第一基材接合墊與該第一岸面之間提供電連接。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 565917 A8 B8 C8 D8 六、申請專利範圍 26·如申請專利範圍第24項之方法,其中又包括的步驟 是個別接合該第一與第二半導體晶方至該第一與第二支撐 墊。 27.如申請專利範圍第24項之方法,其中又包括的步驟 是將一第一基材下接合區域圖案化於該基材頂表面上,該 第一基材下接合區域電連接至該第一支撐墊。 2 8.如申請專利範圍第27項之方法,其中又包括的步驟 是藉由一第一下接合線,電連接該第一半導體晶方的第一 接地接合墊至該第一基材下接合區域。 29. 如申請專利範圍第25項之方法,其中又包括的步驟 是藉由一第一信號接合線,電連接該第一半導體晶方的第 一信號接合墊至該第一基材接合墊,該第一半導體晶方的 第一信號接合墊電連接至該第一岸面。 30. 如申請專利範園第24項之方法,其中又包括的步驟 是焊接一印刷電路板至該第一與第二散熱器,該印刷電路 板電連接至該第一與與第二支撐墊。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -5 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐)
TW091114421A 2001-06-28 2002-06-28 Structure and method for fabrication of a leadless multi-die carrier TW565917B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/894,728 US6867493B2 (en) 2000-11-15 2001-06-28 Structure and method for fabrication of a leadless multi-die carrier

Publications (1)

Publication Number Publication Date
TW565917B true TW565917B (en) 2003-12-11

Family

ID=25403454

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091114421A TW565917B (en) 2001-06-28 2002-06-28 Structure and method for fabrication of a leadless multi-die carrier

Country Status (7)

Country Link
US (1) US6867493B2 (zh)
EP (1) EP1407641A4 (zh)
JP (2) JP2004537849A (zh)
KR (1) KR100579621B1 (zh)
CN (1) CN100483697C (zh)
TW (1) TW565917B (zh)
WO (1) WO2003003797A2 (zh)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US6622905B2 (en) * 2000-12-29 2003-09-23 Intel Corporation Design and assembly methodology for reducing bridging in bonding electronic components to pads connected to vias
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
JP4963148B2 (ja) * 2001-09-18 2012-06-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6646332B2 (en) * 2002-01-18 2003-11-11 Terence Quintin Collier Semiconductor package device
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US20030152773A1 (en) * 2002-02-14 2003-08-14 Chrysler Gregory M. Diamond integrated heat spreader and method of manufacturing same
US7754976B2 (en) * 2002-04-15 2010-07-13 Hamilton Sundstrand Corporation Compact circuit carrier package
US7138711B2 (en) * 2002-06-17 2006-11-21 Micron Technology, Inc. Intrinsic thermal enhancement for FBGA package
US20050161798A1 (en) * 2002-07-24 2005-07-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR100505665B1 (ko) * 2003-01-14 2005-08-03 삼성전자주식회사 테스트용 패드가 이면에 형성된 테이프 패키지 및 그검사방법
US7164192B2 (en) * 2003-02-10 2007-01-16 Skyworks Solutions, Inc. Semiconductor die package with reduced inductance and reduced die attach flow out
DE10316355C5 (de) * 2003-04-10 2008-03-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbeitermodul mit flexibler äusserer Anschlussbelegung
TW573444B (en) * 2003-04-22 2004-01-21 Ind Tech Res Inst Substrate having organic and inorganic functional package
US7109573B2 (en) * 2003-06-10 2006-09-19 Nokia Corporation Thermally enhanced component substrate
US6924170B2 (en) * 2003-06-30 2005-08-02 Intel Corporation Diamond-silicon hybrid integrated heat spreader
AT501081B8 (de) * 2003-07-11 2007-02-15 Tridonic Optoelectronics Gmbh Led sowie led-lichtquelle
DE102004012818B3 (de) 2004-03-16 2005-10-27 Infineon Technologies Ag Verfahren zum Herstellen eines Leistungshalbleiterbauelements
DE102004020172A1 (de) * 2004-04-24 2005-11-24 Robert Bosch Gmbh Monolithischer Regler für die Generatoreinheit eines Kraftfahrzeugs
US20050253616A1 (en) * 2004-04-30 2005-11-17 Parker Kenneth P Method and apparatus for testing and diagnosing electrical paths through area array integrated circuits
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
JP2006024755A (ja) * 2004-07-08 2006-01-26 Fujitsu Ltd 回路基板
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
JP4651359B2 (ja) * 2004-10-29 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8048028B2 (en) * 2005-02-17 2011-11-01 Boston Scientific Scimed, Inc. Reinforced medical balloon
US7550319B2 (en) * 2005-09-01 2009-06-23 E. I. Du Pont De Nemours And Company Low temperature co-fired ceramic (LTCC) tape compositions, light emitting diode (LED) modules, lighting devices and method of forming thereof
JP4585416B2 (ja) * 2005-09-22 2010-11-24 富士通株式会社 基板の反り低減構造および基板の反り低減方法
US7521793B2 (en) * 2005-09-26 2009-04-21 Temic Automotive Of North America, Inc. Integrated circuit mounting for thermal stress relief useable in a multi-chip module
EP1950805A4 (en) * 2005-11-16 2010-03-03 Fujitsu Ltd ELECTRONIC ELEMENT, CAPSULATION THEREFOR AND ELECTRONIC ARRANGEMENT
JP4881620B2 (ja) 2006-01-06 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR100731351B1 (ko) * 2006-02-01 2007-06-21 삼성전자주식회사 탄성 표면파 디바이스 웨이퍼 레벨 패키지 및 그 패키징방법
US8319107B2 (en) * 2006-02-10 2012-11-27 Ki-Geon Lee Circuit board and radiating heat system for circuit board
US7772036B2 (en) * 2006-04-06 2010-08-10 Freescale Semiconductor, Inc. Lead frame based, over-molded semiconductor package with integrated through hole technology (THT) heat spreader pin(s) and associated method of manufacturing
KR100714562B1 (ko) * 2006-04-21 2007-05-07 삼성전기주식회사 멀티칩 패키지
JP5142119B2 (ja) * 2006-09-20 2013-02-13 住友電装株式会社 放熱構造を備えたプリント基板の製造方法および該方法で製造されたプリント基板の放熱構造
US8063484B2 (en) * 2006-11-02 2011-11-22 Nec Corporation Semiconductor device and heat sink with 3-dimensional thermal conductivity
CN100433322C (zh) * 2006-12-25 2008-11-12 南通大学 一种无引线集成电路芯片封装
US20080218979A1 (en) * 2007-03-08 2008-09-11 Jong-Ho Park Printed circuit (PC) board module with improved heat radiation efficiency
KR100891805B1 (ko) * 2007-05-25 2009-04-07 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
US8269336B2 (en) * 2008-03-25 2012-09-18 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and signal post
DE102008001414A1 (de) * 2008-04-28 2009-10-29 Robert Bosch Gmbh Substrat-Schaltungsmodul mit Bauteilen in mehreren Kontaktierungsebenen
AT10247U8 (de) * 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
JP5458517B2 (ja) * 2008-07-02 2014-04-02 オムロン株式会社 電子部品
KR101479509B1 (ko) * 2008-08-29 2015-01-08 삼성전자주식회사 반도체 패키지
US8405115B2 (en) * 2009-01-28 2013-03-26 Maxim Integrated Products, Inc. Light sensor using wafer-level packaging
US20110001230A1 (en) * 2009-07-02 2011-01-06 Conexant Systems, Inc. Systems and Methods of Improved Heat Dissipation with Variable Pitch Grid Array Packaging
US8125074B2 (en) * 2009-09-11 2012-02-28 St-Ericsson Sa Laminated substrate for an integrated circuit BGA package and printed circuit boards
TWI419272B (zh) * 2009-12-19 2013-12-11 Bridge Semiconductor Corp 具有凸柱/基座之散熱座及訊號凸柱之半導體晶片組體
TWI469289B (zh) 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
US8174044B2 (en) * 2010-01-14 2012-05-08 Shang-Yi Wu Light emitting diode package and method for forming the same
CN102142411B (zh) * 2010-02-01 2012-12-12 华为终端有限公司 一种印刷电路组装板芯片封装部件以及焊接部件
US8319336B2 (en) * 2010-07-08 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of etch microloading for through silicon vias
TWI424593B (zh) * 2010-09-10 2014-01-21 Ho Cheng Ind Co Ltd Light - emitting diodes of the thermal substrate and thermal module structure
US8803183B2 (en) * 2010-10-13 2014-08-12 Ho Cheng Industrial Co., Ltd. LED heat-conducting substrate and its thermal module
CN102368483A (zh) * 2011-10-11 2012-03-07 常熟市广大电器有限公司 一种新型的芯片封装结构
US20130249073A1 (en) * 2012-03-22 2013-09-26 Hsin Hung Chen Integrated circuit packaging system with support structure and method of manufacture thereof
JP2013214611A (ja) * 2012-04-02 2013-10-17 Elpida Memory Inc 半導体装置
US8618677B2 (en) * 2012-04-06 2013-12-31 Advanced Semiconductor Engineering, Inc. Wirebonded semiconductor package
JP5852929B2 (ja) * 2012-06-29 2016-02-03 株式会社日立製作所 インターポーザ、プリント基板及び半導体装置
US8822327B2 (en) * 2012-08-16 2014-09-02 Infineon Technologies Ag Contact pads with sidewall spacers and method of making contact pads with sidewall spacers
JP6282425B2 (ja) * 2012-10-29 2018-02-21 新光電気工業株式会社 配線基板の製造方法
US9554453B2 (en) * 2013-02-26 2017-01-24 Mediatek Inc. Printed circuit board structure with heat dissipation function
TWI528517B (zh) 2013-03-26 2016-04-01 威盛電子股份有限公司 線路基板、半導體封裝結構及線路基板製程
JP6034279B2 (ja) * 2013-11-29 2016-11-30 京セラ株式会社 配線基板
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
TWI543308B (zh) * 2014-04-16 2016-07-21 Viking Tech Corp Electronic packaging structure and its ceramic substrate
KR102341755B1 (ko) * 2014-11-10 2021-12-23 삼성전자주식회사 반도체 패키지 및 그 제조방법
DE102015211843A1 (de) * 2015-06-25 2016-12-29 Conti Temic Microelectronic Gmbh Elektronische Komponente und Verfahren zur Herstellung einer elektronischen Komponente
KR20170016047A (ko) * 2015-08-03 2017-02-13 에스케이하이닉스 주식회사 플래나 스택된 반도체칩들을 포함하는 반도체 패키지
KR102538908B1 (ko) * 2015-09-25 2023-06-01 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN108293293B (zh) * 2015-11-30 2020-07-14 日本精工株式会社 控制单元及电动助力转向装置
JP6748501B2 (ja) * 2016-07-14 2020-09-02 ローム株式会社 電子部品およびその製造方法
CN108090267B (zh) * 2017-12-11 2022-02-11 广州全界通讯科技有限公司 一种pcb版图结构
US11477889B2 (en) 2018-06-28 2022-10-18 Black & Decker Inc. Electronic switch module with an integrated flyback diode
CN111029338A (zh) * 2019-11-22 2020-04-17 中国电子科技集团公司第十三研究所 电路基板及堆叠电路结构

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097089A (en) * 1998-01-28 2000-08-01 Mitsubishi Gas Chemical Company, Inc. Semiconductor plastic package, metal plate for said package, and method of producing copper-clad board for said package
JPS55165657A (en) * 1979-06-11 1980-12-24 Chiyou Lsi Gijutsu Kenkyu Kumiai Multi-chip package
JP2660295B2 (ja) 1988-08-24 1997-10-08 イビデン株式会社 電子部品搭載用基板
JPH0513610A (ja) * 1991-07-04 1993-01-22 Fujitsu Ltd 半導体集積回路チツプ実装用基板
JPH0582717A (ja) * 1991-09-24 1993-04-02 Toshiba Corp 半導体集積回路装置
US5506755A (en) * 1992-03-11 1996-04-09 Kabushiki Kaisha Toshiba Multi-layer substrate
JPH05343556A (ja) * 1992-06-08 1993-12-24 Nec Corp 半導体の実装構造
EP0585021A3 (en) * 1992-08-18 1994-05-18 Black & Decker Inc. Improvements in battery operated electric machines
GB9225260D0 (en) * 1992-12-03 1993-01-27 Int Computers Ltd Cooling electronic circuit assemblies
JP2828385B2 (ja) * 1993-08-11 1998-11-25 沖電気工業株式会社 Icパッケージの構造
US5741729A (en) * 1994-07-11 1998-04-21 Sun Microsystems, Inc. Ball grid array package for an integrated circuit
US5567654A (en) * 1994-09-28 1996-10-22 International Business Machines Corporation Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging
US5646826A (en) * 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
JP3314574B2 (ja) * 1995-03-15 2002-08-12 セイコーエプソン株式会社 半導体装置の製造方法
US5814889A (en) * 1995-06-05 1998-09-29 Harris Corporation Intergrated circuit with coaxial isolation and method
JPH0955459A (ja) * 1995-06-06 1997-02-25 Seiko Epson Corp 半導体装置
JPH09153679A (ja) 1995-11-30 1997-06-10 Kyocera Corp 積層ガラスセラミック回路基板
US5721454A (en) 1995-12-20 1998-02-24 Intel Corporation Integrated circuit package with a plurality of vias that are electrically connected to an internal ground plane and thermally connected to an external heat slug
JP3206717B2 (ja) * 1996-04-02 2001-09-10 富士電機株式会社 電力用半導体モジュール
JP3426842B2 (ja) * 1996-04-16 2003-07-14 京セラ株式会社 高周波用電力増幅器
JPH1079623A (ja) 1996-09-02 1998-03-24 Olympus Optical Co Ltd アンテナ素子を内蔵する半導体モジュール
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
JPH10313071A (ja) 1997-05-09 1998-11-24 Sony Corp 電子部品及び配線基板装置
JP3650689B2 (ja) 1997-05-28 2005-05-25 三菱電機株式会社 半導体装置
US5808873A (en) * 1997-05-30 1998-09-15 Motorola, Inc. Electronic component assembly having an encapsulation material and method of forming the same
DE19736962B4 (de) * 1997-08-25 2009-08-06 Robert Bosch Gmbh Anordnung, umfassend ein Trägersubstrat für Leistungsbauelemente und einen Kühlkörper sowie Verfahren zur Herstellung derselben
JP3510971B2 (ja) * 1997-12-15 2004-03-29 京セラ株式会社 高周波用電力増幅器
TW430959B (en) * 1998-04-22 2001-04-21 World Wiser Electronics Inc Thermal enhanced structure of printed circuit board
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
JP2000188359A (ja) * 1998-12-24 2000-07-04 Sumitomo Metal Electronics Devices Inc 半導体パッケージ
US6265771B1 (en) * 1999-01-27 2001-07-24 International Business Machines Corporation Dual chip with heat sink
US6075700A (en) * 1999-02-02 2000-06-13 Compaq Computer Corporation Method and system for controlling radio frequency radiation in microelectronic packages using heat dissipation structures
US6191477B1 (en) * 1999-02-17 2001-02-20 Conexant Systems, Inc. Leadless chip carrier design and structure
DE19910500A1 (de) * 1999-03-10 2000-10-05 Bosch Gmbh Robert Elektrisches Gerät
WO2001024260A1 (en) * 1999-09-24 2001-04-05 Virginia Tech Intellectual Properties, Inc. Low cost 3d flip-chip packaging technology for integrated power electronics modules
JP4480818B2 (ja) * 1999-09-30 2010-06-16 株式会社ルネサステクノロジ 半導体装置
US6421013B1 (en) 1999-10-04 2002-07-16 Amerasia International Technology, Inc. Tamper-resistant wireless article including an antenna

Also Published As

Publication number Publication date
WO2003003797A3 (en) 2003-06-19
JP2011082533A (ja) 2011-04-21
US20020149102A1 (en) 2002-10-17
WO2003003797A2 (en) 2003-01-09
KR100579621B1 (ko) 2006-05-12
EP1407641A4 (en) 2010-05-12
KR20040020945A (ko) 2004-03-09
US6867493B2 (en) 2005-03-15
CN1520611A (zh) 2004-08-11
JP2004537849A (ja) 2004-12-16
EP1407641A2 (en) 2004-04-14
CN100483697C (zh) 2009-04-29

Similar Documents

Publication Publication Date Title
TW565917B (en) Structure and method for fabrication of a leadless multi-die carrier
TW579580B (en) Structure and method for fabrication of a leadless chip carrier with embedded antenna
TW558921B (en) Structure and method for fabrication of a leadless chip carrier with embedded inductor
US6373131B1 (en) TBGA semiconductor package
US6611055B1 (en) Leadless flip chip carrier design and structure
US6395582B1 (en) Methods for forming ground vias in semiconductor packages
US6323065B1 (en) Methods for manufacturing ball grid array assembly semiconductor packages
US6713317B2 (en) Semiconductor device and laminated leadframe package
TWI785515B (zh) 半導體封裝體及包含半導體封裝體之裝置
US6960824B1 (en) Structure and method for fabrication of a leadless chip carrier
US6891260B1 (en) Integrated circuit package substrate with high density routing mechanism
US7247516B1 (en) Method for fabricating a leadless chip carrier
JP2000323610A (ja) フィルムキャリア型半導体装置
JP3831173B2 (ja) 半導体モジュール
JP2831864B2 (ja) 半導体パッケージ及びその製造方法
JPH09246416A (ja) 半導体装置
JP2004072113A (ja) 熱的に強化された集積回路パッケージ
TW202247371A (zh) 包括天線和半導體裝置的微電子裝置封裝
JP2003174113A (ja) 半導体装置およびその製造方法ならびに電子回路装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent