TW515078B - Semiconductor device and method of manufacture thereof, circuit board, and electronic machine - Google Patents
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515078 A7 B7 五、發明説明(1 ) 技術領域 本發明係關於半導體裝置及其製造方法,電路基板以 (請先閲讀背面之注意事項再填寫本頁) 及電子機器。 背景 隨著電子機器的小型化,將搭載半導體晶片的複數基 板(中介層)加以疊層,並以高密度方式組裝之堆疊構造 爲一般所熟知之半導體裝置。利用該裝置,半導體裝置即 可有效利用所裝配的電路基板(母基板),來製造小型 化·高密度的電子機器。 例如,根據日本特開平8 — 2 3 6 6 9 4號公報,在 具有堆疊構造的半導體裝置中,用以連接上下半導體晶片 的接續端子,避開配置於中央部的半導體晶片,被配設在 基板的端部。此外,與接續上下半導體晶片的形態相苘, 電路基板與具有堆疊構造的半導體裝置,亦利用裝設於基 板端部的接續端子以電性方式來接續。 經濟部智慧財產局員工消費合作社印製 然而,依照該半導體裝置中與電路基板的接續形態, 對於電路基板,因半導體裝置的接續端子的間距十分微 細,因此必須使用具有微細配線的高價電路基板。此外, 依照上述,因不易將半導體裝置定位於電路基板,因此在 實際裝配半導體裝置時恐產生良率降低的情形。 此外,配置於基板端部的接續端子,形成於半導體晶 片外側,因此若加大接續端子的間距,便會產生電路基板 中半導镡裝置的佔有面積過大的缺點。 本紙張尺度適用中周國家標準(CNS ) A4規格(210X297公釐) _ 4 _ 515078 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(2 ) 摘要 爲解決上述之問題,本發明之目的在於供一種半導體 裝置及其製造方法、以及電路基板、電子機器。藉此’在 具有堆疊構造的半導體裝置中,以提升電路基板的實裝良 率。 (1 )有關本發明之半導體裝置,包含:複數的半導 體晶片 » 以及前述各半導體晶片被搭載於其任一 ’形成較前述 半導體晶片大的複數基板,而前述各基板疊層配置,其所 形成的一對前述基板,前述基板中裝配於搭載前述半導體 晶片的領域的外側領域的第1端子間相互連接’上下半導 體晶片以電性方式連接,最下層的前述基板’在較前述第 1端子更爲內側的領域,設有和任一半導體晶片以電性方 式連接的第2端子,相鄰的前述第2端子的間距’較相鄰 的前述第1端子的間距以更寬廣的方式配置。 依照本發明,最下層基板中相鄰之第2端子的間距, 較相鄰的第1端子的間距更寬。藉此’舉例而言’較易將 半導體裝置定位在電路基板。因此’可提高半導體裝置在 實裝時的良率。此外,由於不需要在電路基板形成微細的 配線,因此可使用價廉的電路基板。 此外,藉由第2端子的形成’可以小間距形成用以連 接上下半導體的第1端子。因第1端子形成於半導體晶片 的外側領域,藉由此方式’可縮減半導體裝置的平面面 I-----------Ί.--訂-------^^1 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -5 - 經濟部智慧財產局員工消費合作社印製 515078 A7 _____B7 __ 五、發明説明(3 ) 積。 (2 )該半導體裝置中,前述第1端子,在前述基板 端部沿著前述半導體晶片邊緣裝設,而前述第2端子,亦 可形成在包含搭載前述半導體晶片領域的領域。 依據上述,因第1端子是沿著半導體晶片的邊緣並排 形成,因此可將基板外形的大小做成和半導體晶片相同的 大小。另一方面,第2端子,形成於包括基板的半導體晶 片內側之領域,因此可於2次元之寬廣領域形成大形狀。 (3 )該半導體裝置,前述第1端子,包括自前述基 板面突出形成的突出部分,藉由前述第1端子的前述突起 部,以電氣之方式將前述上下半導體晶片連接。 藉此,利用第1端子可以輕易地將上下半導體晶片以 電性方式連接。 (4 )該半導體裝置中,於前述基板形成複數的第1 貫通孔,前述第1端子的前述突起部,隔介前述第1貫通 孔,亦可自前述基板面突出。藉此,即使配線圖案形成於 基板的其中一面,亦可將第1端子的突起部突出於另一 面。 (5 )該半導體裝置中,於前述基板,形成有配線圖 案,前述第1端子爲前述配線圖案的一部份,前述第1端 子的突起部,亦可藉由在與前述基板面間隔的方向,彎曲 以形成前述配線圖案的一部分。 據此,第1端子爲配線圖案的一部分,第1端子的突 起部乃由配線圖案的彎曲部所形成。因此,減少半導體裝 ----h——r-----!-IIT--.-I ——Ψ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 6 _ 515078 A7 B7 五、發明説明(4 ) 置的零件件數即可提供低成本的半導體裝置。 (請先閲讀背面之注意事項再填寫本頁) (6 )該半導體裝置中’於前述基板,形成配線圖 案,前述第1端子的前述突起部,可爲爲以電性方式連接 前述配線圖案的凸塊。 (7 )該半導體裝置中,前述第2端子,可包含在最 下層之前述基板中與由朝著其他前述基板的相對面所突出 的外部端子。 (8 )該半導體裝置中,於最下層的前述基板,形成 複數的第2貫通孔’前述第2端子的前述外部端子,隔介 第2貫通洞,可突起於與其他前述基板面相對面的面。 (9 )該半導體裝置中,前述第2端子的前述外部端 子,可爲爲以電性方式連接前述配線圖案的凸塊。 (1 0 )該半導體裝置中,前述第2端子,亦可爲前 述配線圖案的一部分。 (1 1 )該半導體裝置中,則述第2端子的前述外部 端子,在間離與前述基板面相對面的方向,亦可藉由彎曲 以形成前述配線圖案的一部分。 經濟部智慧財產局員工消費合作社印製 由此,藉由減少半導體裝置的零件數即可提供低成本 的半導體裝置。 (1 2 )有關本發明之電路基板,搭載了上述半導體 裝置,利用前述第2端子以電性方式連接而成。 (1 3 )有關本發明之電子機器,具有上述之半導體 裝置。 (1 4 )有關本發明的半導體裝置的製造方法,包 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X297公釐) -7 - 515078 A7 _ B7 五、發明説明(5 ) (請先閱讀背面之注意事項再填寫本頁) 含:具有半導體晶片,疊層配置了外形較前述半導體晶片 更大的複數基板,於各前述基板中,藉由裝設在較前述半 導體晶片更外側之領域的第1端子以電氣之方式連接前述 上下半導體晶片之工程,最下層之前述基板,以電氣之方 式連接其中任一半之導體晶片,在較前述第1端子更內側 的領域,具有較相鄰之前述第1端子的間距,以更寬的間 距所形成的第2端子。 根據本發明,可輕易地於電路基板製造具有堆疊構造 的半導體裝置。 圖面之簡單說明 第1圖,係關於適用於本發明之第1實施形態之半導 體裝置的顯示圖。 第2圖,係關於適用於本發明之第1實施形態之半導 體裝置的顯示圖。 第3圖,係關於適用於本發明之第1實施形態之變形 例之半導體裝置的顯示圖。 經濟部智慧財產局員工消費合作社印製 第4圖,係關於適用於本發明之第2實施形態之半導 體裝置的顯示圖。 第5圖,係關於適用於本發明之實施形態之實裝了半 導體裝置的電路基板之顯示圖。 第6圖,係關於適用於本發明之實施形態之擁有半導 體裝置的電子機械之顯示圖。 第7圖,係關於適用於本發明之實施形態之擁有半導 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 8 - 515078 A7 B7 五、發明説明(6 ) 體裝置的電子機械之顯示圖。 經濟部智慧財產局員工消費合作社印製 符號說明 10 12 2〇 2 2 2 4 3 0 3 2 4 0 4 1 4 1 5 0 5 2 1 4〇 14 2 1 5〇 2 3 0 2 3 2 2 4 0 2 5 0 詳細說明 半導體晶片 電極 基板 第一貫通孔 第二貫通孔 配線圖案 電氣接續部 第1端子 第1端子 彎曲部 第2端子 彎曲部 第1外部端子 彎曲部 第2外部端子 配線圖案 電氣接續部 第1端子 第2端子 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -9 - 經濟部智慧財產局員工消費合作社印製 515078 A7 B7_________ 五、發明説明(7 ) 以下,參照圖面說明本發明之最佳實施形態。不過’ 本發明並不限於以下之實施形態。 (第1實施形態) 第1圖〜3圖爲,表示有關本實施形態之半導體裝置 之顯示圖。第1圖爲半導體裝置的斷面圖。第2圖爲最下 層的基板2 0的平面圖。第3圖爲,有關本實施形態之變 形例的半導體裝置的斷面圖。 顯示於第1圖的半導體裝置1 ,包括複數的半導體晶 片1 0 ;以及複數的基板2 0。各半導體晶片1 〇,被搭 載於其中任一之基板2 0。半導體裝置1 ,以基板2 0疊 層上下半導體晶片1 〇以電氣之方式連接而形成。該種半 導體裝置1,稱之爲堆疊構造的半導體裝置。 半導體晶片1 〇的外形,多爲矩形。半導體晶片1 〇 擁有複數的電極1 2。而電極1 2,爲形成於半導體晶片 1 〇的集積電路的電極。電極1 2,亦可形成於在半導體 晶片1 0中擁有集積電路電路形成領域的面。電極1 2, 大多是由使用於集積電路的配現型態的金屬所形成,亦即 其由鋁,鋁合金或銅等所形成。電極1 2,如第1圖所示 可形成於半導體晶片1 〇的端部,亦可形成於中央部。在 將電極1 2並列於半導體晶片1 〇的端部時,可將其並列 於相向的2邊或4邊。此外,在半導體晶片1 〇中,在擁 有電極1 2的面上,亦可形成未圖示之絕緣膜(鈍化 膜)。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐)_ 1 〇 _ !-I ^——^---#1---Ί,~丨、玎------争 (請先閱讀背面之注意事項再填寫本頁) 515078 A7 B7 ___ 五、發明説明(8 ) (請先閲讀背面之注意事項再填寫本頁) 如第1圖所示在電極1 2中,亦可形成凸塊1 4。如 圖所示,半導體晶片1 〇要與基板2 0面朝下接合時,最 好能形成凸塊1 4。凸塊1 4,可爲以鎳、鍍金鎳,銲錫 或金等所形成之球狀。於電極1 2與凸塊1 4之間做爲凸 塊金屬的擴散防止層,可附加鎳,鉻,鈦等。 基板2 0,可由有機系或無機系的任一材料來製作, 或以上述材料的複合構造來形成。有機系基板,可例舉: 由聚醯亞胺樹脂所形成之可撓性基板。而無機系基板,可 例舉:陶瓷基板及玻璃基板。此外,由該種材質的複合構 造所形成之基板,可例舉:環氧樹脂基板。基板2 0的厚 度,大都由其材質來決定。此外,基板2 0,可使用多層 基板或組合型基板。 如第1圖所示,基板2 0的外形較半導體晶片1 0爲 大。詳述之,基板2 0,自被搭載的半導體晶片1 0的外 形至少會露出一部分。半導體晶片1 0爲矩形時,基板 2 0則爲較半導體晶片1 0的外形更大之矩形。 經濟部智慧財產苟員工消費合作社印製 如第1圖所示,半導體晶片1 0,亦可搭載於基板 2 〇的其中一面。或,於基板2 0的兩面分別搭載半導體 晶片1 0。 在第1圖所示的例中,在一個基板2 0中搭載一個半 導體晶片1 0。不同於此,亦可在一個基板2 0上搭載 2個以上的半導體晶片1 0。此時,複數的半導體晶片 1 0,於平面並排配置也好,或各自被疊層配置也可以。 複數的半導體晶片1 0並排於平面時,基板2 0的外形, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) Γ7ν 515078 A7 ____B7__ 五、發明説明(9 ) *搭載複數之半導體晶片1 0的領域中露出。 (請先閲讀背面之注意事項再填寫本頁) 基板2 0中形成有配線圖案3 0。在本實施形態中, 配線圖案3 0形成於基板2 0的其中一面。如第1圖所 示’做爲基板2 0的其中一面,配線圖案3 0 ,亦可形成 在基板2 0中搭載半導體晶片1 0的面。 第2圖爲,在最下層的基板2 0中形成之配線圖案 3 〇的面之平面圖。配線圖案3 0,包括以所定之形狀牽 引之複數配線。換言之,基板2 0中複數的配線以所定的 形狀形成。亦即基板2 0的面上形成了配線圖案3 0。配 線圖案3 0,例如:是由銅等導電材料所形成。配線圖案 3 0,亦可由微影、濺射或鍍金處理來形成。此外,配線 圖案3 0,如第2實施形態所示,亦可形成於基板2 0的 兩面。 配線圖案3 0,尙包含複數的電氣接續部3 2。如第 2圖所示,電氣接續部3 2,其面積較連接於電氣接續部 3 2的配線部分更爲寬廣。電氣接續部3 2亦可爲銲墊。 經濟部智慧財產局員工消費合作社印製 電氣接續部3 2 ’與半導體晶片1 〇的電極1 2以電 性的方式連接。如第1圖所示,半導體晶片1 〇,亦可搭 載於與具有電極1 2的面相對向之基板2 0。亦即,半導 體晶片1 0可以面朝下接合的方式連接。此時,電氣接續 部3 2 ’形成於基板2 0的半導體晶片1 〇的內側領域。 此外,在此情況下,電氣接續部3 2與電極1 2可隔介凸 塊1 4連接。電極1 2 (凸塊1 4 )和電氣接續部3 2的 接合形態,可藉由異方性導電材料的接合一金屬接合,導 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 7^2 '~~ - 515078 A7 B7 五、發明説明(10) (請先閱讀背面之注意事項再填寫本頁) 電槳糊或絕緣樹脂的收縮力等接合方式等,其可使用其中 的任何形態。此外,如第1圖所示,半導體晶片1 〇與基 板2 0之間,最好存有某一類型之樹脂7 0。藉此,即可 提升半導體晶片1 0與基板2 0的安裝信賴性。此外,不 利用如第1圖所示之突起,隔介第1貫通孔2 2,亦可使 用焊錫或導線連接等的電氣連接手段,連接上下基板2 0 的配線圖案3 0。 或者,半導體晶片1 0,相對於電極1 2的相反面, 搭載於基板2 0。此時,電極1 2與電氣接續部3 2利用 導線電氣以電性之方式連接。此時,電氣接續部3 2,即 形成於基板2 0的半導體晶片1 0的外側領域。 亦或,如大家所熟知的T A B (Tape Automation Bonding )方式,其適用於接合自擁有較半導體晶片1 〇更 大的機械裝置之基板2 0突出於機械裝置內部的散熱片; 以及半導體晶片1 0的電極1 2或凸塊1 4的形態。 該半導體晶片的接合構造,可適用於後述全部實施形 能〇 經濟部智慧財產局員工消費合作社印製 如第1圖所示,基板2 0中,於較半導體晶片1 〇更 外側領域裝設有複數的第1端子4 0。疊層而成的一對基 板2 0,第1端子4 0相互連接,而上下半導體晶片1 〇 則以電性之方式接續。詳述之,複數的基板2 0,形成於 任一基板2 0的各個第1端4 0,與其他任一基板2 0的 第1端子4 0以平面重疊之方式配置。 如第1圖所示,第1端子4 0,亦可形成於基板2 0 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) _ 13 _ 經濟部智慧財產局員工消費合作社印製 515078 A7 B7 五、發明説明(11 ) 的端部。第1端子4 0,在基板2 〇的端部,沿著半導體 晶片1 0的邊緣並排形成。藉此’可將基板2 0的外形做 成與半導體晶片1 0大致相同的大小。此外,第1端子 4 〇,可以排成一列或兩列的方式’或排成交叉狀的方式 而形成。此外,第1端子4 0,如第1圖所示,’亦可形成 於較電氣接續部3 2更外側之基板2 0。或者,電氣接續 部3 2形成於半導體晶片1 0的外側領域時,第1端子 4 0,形成於較電氣接續部3 2更近之基板2 0內側。 如第1圖所示,第1端子40 ’包括自基板20面突 出形成之突起部。第1端子4 0的突起部,以超過基板 2〇上的半導體晶片的高度而形成。據此,第1端子 4 0,利用突起部的先端部,即可以電性之方式與和其他 第1端子4 0相連接。第1端子4 0的突起部和其他第1 端子4 0的電氣接續形態,亦可適用於電極1 2 (凸塊 1 4 )和配線圖案3 0的接合形態。 如第1圖所示,第1端子4 0的突起部,隔介形成於 基板20的第1貫通孔22 ,可自基板20面突出。此 時,第1端子4 0,隔介第1貫通孔2 2,可自與基板 2 0的半導體晶片1 〇相反的一面突出。換言之,第丨端 子4 0的突起部,其基端部位於第1貫通孔2 2的內側, 隔介第1貫通孔2 2自和基板2 0的半導體晶片1 〇相反 的一面,突出於先端部。據此,雖然配線圖案3 0形成於 基板2 0的其中一面時,可自基板2 0兩側進行電氣接 續。 本Ϊ氏張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) \λλ _ ----J——1__L·—---Ί!、玎------Ψ (請先閲讀背面之注意事項再填寫本頁) 515078 Α7 Β7 五、發明説明(12) (請先閱讀背面之注意事項再填寫本頁) 在第1圖所示之範例中,第1端子4 0的突起部,藉 由配線圖案3 0的一部份屈曲於間離基板2 0的方向而形 成。亦即,第1端子4 0的突起部,亦可爲配線圖案3 0 的彎曲部部4 2。 在第1圖所示之範例中,在成對的上下基板2 0中, 上側基板2 0的配線圖案3 0的一部分(第1端子4 0 ) 彎曲,以接續下側基板2 0的配線圖案3 0的一部份(第 1端子4 0 )。例如:在上側基板2 0中,彎曲部4 2, 其形成於在與面朝下側的相反面之配線圖案3 0的一部 份,彎曲進入第1貫通孔2 2的內側,並自向下側的一面 突出而形成亦可。上述之形態,將未顯示於圖之凸型,於 上側基板2 0中,自與朝下側面相反的一面,押出於第1 貫通孔2 2的內側而形成。藉此,以減少半導體裝置的零 件件數即可提供低成本的半導體裝置。 彎曲部4 2的內部可塡充裝設導電材料4 4。導電.材 料4 4,可爲導電漿糊,銲錫槳糊或鍍金等。 經濟部智慧財產局員工消費合作社印製 就第1端子4 0的突起部而言,適用配線圖案3 0彎 曲部4 2時,如第1圖所示,可將彎曲部4 2的凸部4 6 側接續於其他基板2 0的彎曲部4 2的凹部4 8。彎曲部 4 2的凸部4 6 ,亦可進入其他基板2 0的彎曲部4 2的 凹邰4 8。此時,第1端子4 0,互相在第1貫通孔2 2 的內側接合。亦或,如第1圖所示,彎曲部4 2的凹部 4 8如塡充有導電材料4 4,彎曲部的凸部4 6即利用導 電材4 4,亦可在不進入其他彎曲部的凹部4 8的情況下 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) 15 -' - 515078 A7 B7 五、發明説明(13 ) (請先閲讀背面之注意事項再填寫本頁) 接合。此時,第1端子4 0,亦可互相接合於第1貫通孔 2 2的外側。後者之方式,可在不浪費彎曲部4 2的高度 的情況下,可以將上下半導體晶片1 0以電性之方式接 續。 不同於上述,第1端子4 0的突起部,亦可爲裝設在 配線圖案3 0上的凸塊(未加以圖示)。凸塊,亦可裝設 在配線圖案3 0的銲墊。凸塊可隔介第1貫通孔2 2,突 出於與基板2 0之半導體晶片1 0的相反側。換言之,凸 塊的基端部是配置在貫通孔2 2的內側,而凸塊的先端部 則突出於和基板2 0的半導體晶片1 0相反的面。此外, 凸塊是由金,銲錫及其他導電材料所形成。 如第1圖所示之範例,在最下層的基板2 0的第1端 .子4 1 ,可爲配線圖案3 0的一部分(銲墊)。亦即,藉 由設於任何基板2 0的第1端子4 0的突起部,上下半導 體晶片1 0以電性之方式被接續時,則其中之一或複數的 基板2 0 (例如··最下層的基板2 0 )的第1端子4 1 , 經濟部智慧財產局員工消費合作社印製 未形成突起形狀亦無妨。此外,第1端子4 1的其他構 成,可與第1端子40相同。 如第1圖及第2圖所示,複數基板2 0中,最下層基 板2 0中,較第1端子4 1更內側的領域,設有複數第2 端子5 0。其一的第2端子5 0,以電性之方式連接於其 中任一之第1端子4 1。總之’其一的電氣接續部3 2, 其配線由此延伸形成,並以電性之方式連接任一的第1及 第2端子4 1,5 0。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 16 · 515078 A7 B7 五、發明説明(14 ) (請先聞讀背面之注意事項再填寫本頁) 複數的第2端子5 0,於相鄰的間距中’以較第1端 子4 1更爲寬廣之方式配置。亦即’複數的第2端子 5 0,對複數的第1端子4 1變換其間距。據此’藉由將 第2端子5 0做爲連接其他零件的接續部使用,可以較寬 的間距將半導體裝置以電性之方式與其他的配件相連接。 例如,藉由第2端子5 0 ’可輕易地將半導體裝置配置於 電路基板。藉此,即可提高半導體裝置在實裝時的良率。 此外,因不需在電路基板形成微細的配線,故可以使用價 廉之電路基板。 此外,藉由形成上述之第2端子5 0,用以連接上下 半導體晶片1 〇的第1端子4 1 ( 4 0 )可以較小之間距 形成。因爲第1端子4 1 ( 4 0 )形成於半導體晶片1 0 的外側領域,藉此,即可縮小半導體裝置的平面面積。 經濟部智慧財產局員工消費合作社印製 如第1圖所示,因將複數之半導體晶片1 〇做成1個 半導體裝置,特別是,複數之半導體晶片1 〇擁有相同之 電路構造時,對於各個半導體晶片,可以使其與同一電極 做電氣的接續。例如:複數之半導體晶片1 〇爲記憶體 時,將其一之半導體晶片1 0的第2端子5 0,做爲位址 端子或資料端子,即可輕易地將其共有化。詳述之,在各 半導體晶片1 0相同網址之記憶槽,由其一之半導體晶片 1〇的第2端子5 0,可進行資料的讀出或寫入。 在第1圖所示之範例中,最下層的基板2 〇 ,只在向 著其他基板2 0的面搭載有半導體晶片1 〇。藉此,可將 第2端子5 0,形成於較第1端子4i更爲內面之基板 -17- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 515078 A7 B7 _ 五、發明説明(15) (請先閲讀背面之注意事項再填寫本頁) 2 0的內側領域。特別是,可將第2端子5 0形成於基板 2〇的半導體晶片1 0的內側領域。因此,可抑制半導體 裝置的平面面積,第2端子5 0於基板2 0的2次元擴大 領域,以廣間距的方式形成。此外,複數的第2端子 5 0 ,可以如第2圖所示以矩陣狀複數行複數列並排配 置,亦可以交叉狀方式配置。 如第1圖所示,第2端子5 0,可包含在最下層的基 板2 0中突出於與向其他基板2 0的面相反的面之外部端 子。 第2端子5 0的外部端子,隔介形成於基板2 0的第 2貫通孔2 4,可突出於自基板的面。例如:第2端子 5 0的外部端子,隔介第2貫通孔2 4,可突出於與基板 .2 0中所形成之配線圖案3 0側之相反面。此外,複數的 第2貫通孔2 4,最好形成於與基板2 0的配線圖案3 0 重疊的部分。 經濟部智慧財產局員工消費合作社印製 在第1圖所示的範例中,第2端子5 0的外部端子, 藉由配線圖案3 0的一部份屈曲形成。詳述之,第2端子 5 0的外部端子,在由與最下層基板2 0的其他基板2 0 的面相反的面間離的方向,藉由配線圖案3 0的屈曲而形 成之配線圖案3 0的彎曲部5 2。彎曲部5 2 ,可與第1 端子4 0的彎曲部4 2爲同一形態。例如:如圖所示,彎 曲部5 2,其配線圖案3 0的一部分彎入第1貫通孔2 2 內側,其可突出形成於間離自與最下層基板2 0的配線圖 案相反的面。上述之形態’可將未顯示於圖之凸型,自基 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) :忉-~ 515078 A7 B7 五、發明説明(16) 板2 0的一面向第2貫通孔2 4的內側押出。藉此,以減 少半導體裝置的零件件數即可提供價廉之半導體裝置。 (請先閱讀背面之注意事項再填寫本頁) 可於彎曲部5 2塡充裝設導電材料5 4。導電材料 5 4,可爲導電槳糊,銲錫槳糊或鍍金等。 依據本實施形態,最下層之第2端子5 0,其相鄰的 間距較第1端子4 1 ( 4 0 )爲寬。據此,可輕易地將半 導體裝置配置於電路基板。因此,可提高半導體裝置在實 裝時的良率。此外,因不需在電路基板上形成微細的配 線,故可使用價廉之電路基板。 此外,藉由形成第2端子5 0,用以接續上下半導體 晶片1 0的第1端子4 0 ( 4 1 )可以小間距形成。因第 1端子4 0 ( 4 1 )形成於半導體晶片1 0的外側領域, 故藉此,即可縮小半導體裝置的平面面積。 經濟部智慧財產局員工消費合作社印製 本實施形態之半導體裝置的製造方法,包含:將前述 擁有半導體晶片1 〇的複數基板2 0疊層配置,藉由基板 2 0的第1端子4 0 ( 4 1 )以電性之方式連接上下的半 導體晶片1 〇之工程。此時在最下層的基板2 0中,配置 以電性之方式與任一之半導體晶片1 0連接之第2端子 5 ◦。複數的第2端子5 0,在第1端子4 1的內側,較 相鄰的第1端子4 1的間距爲寬。藉此,可輕易地製造能 夠實裝於電路基板的堆疊構造的半導體裝置。 (變形例) 第3圖爲,有關本實施形態的變形例的半導體裝置的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -19 - 經濟部智慧財產局員工消費合作社印製 515078 A7 _ B7 五、發明説明(17) 顯示圖。第3圖所示之半導體裝置2,在第1、第2端子 1 4 0、1 5 0的形態上與前述有所不同。 在第3圖所示之範例中,於成對之上下基板2 0,下 側基板2 0的配線圖案3 0的一部份(第1端子1 4 0 ) 彎曲,以連接上側基板2 0的配線圖案3 0 (第1端子 14 0)。此時,例如:任一基板2 0的彎曲部1 4 2, 可突出於與其它基板2 0的第1貫通孔2 2相反之方向。 此時,彎曲部1 4 2,可彎入其他基板2 0的第1貫通孔 2 2的內側。上述之彎曲部1 4 2 ,可將未圖示之凸型, 以自第1貫通孔2 2內側向外側押出之方式形成。藉此, 以減少半導體裝置的配件件數以提供價廉之半導體裝置。 可於彎曲部1 4 2內部塡充裝設導電材料1 4 4。導 .電材料144可爲導電槳糊,銲錫槳糊或鍍金。 在第3圖所示之範例中,彎曲部1 4 2的凸部 1 4 6 ,連接由其他基板2 0的配線圖案3 0之第1貫通 孔2 2所露出的部分。彎曲部1 4 2之凸部1 4 6 ,可進 入其他基板2 0之彎曲部1 4 2的凹部1 4 8。此時,兩 者的彎曲部1 4 2 ,在第1貫通孔2 2的外側接合。亦 或,藉由以導電材料144塡充凹部148,一方之彎曲 部1 4 2的凸部1 4 6,在不進入他方之彎曲部;l 4 2的 凹部1 4 8的情況下而接合。此時,導電材料1 4 4,亦 可設置於第1貫通孔2 2的內側。設有導電材料1 4 4 時,可避免不必要之彎曲部的高度,並以電性之方式連接 上下半導體晶片1 〇。 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X297公釐) -20 -~'' --------^^1----Ί--1T-------0Ί. (請先閲讀背面之注意事項再填寫本頁) 515078 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(18 ) 如第3圖之示例,最上層基板2 0的第1端子 1 4 1 ,可爲配線圖案3 0的一部分(銲墊)’此外’第 1端子1 4 1的其他構成,可與第1端子1 4 0相同。 此外,彎曲配線圖案3 0,連接第1端子4 0 ( 1 4 1 )的形態,並不限於此,其可適用於眾所周知之形 能 〇 如第3圖所示,第2端子1 5 0的外部端子’可爲裝 設於配線圖案3 0上之凸塊(未圖示)。凸塊,亦可裝設 於配線圖案3 0的銲墊。凸塊,隔介第1貫通孔2 2,可 突出於與基板2 0之半導體晶片1 〇的相反側。換言之’ 凸塊之基端部配置在第2貫通洞2 4的內側,凸塊的先端 部則突出於與基板2 0之半導體晶片1 〇的相反面。此 外,凸塊,是由金,銲錫及其他導電材料所形成。 亦或,第2端子1 5 0,可爲用以裝設外部端子之銲 墊。亦即,不積極形成外部端子,例如:在電路基板實裝 時利用塗敷在電路基板側的銲錫膏’以其溶融時的表面張 力形成外部端子。該半導體裝置’即所謂的銲墊柵格陣列 型半導體裝置。上述之形態,如其後所述,亦可適用於基 板2 0兩面形成配線圖案3 0的情況。 於本變形例中,可獲得與上述相问之效果。 (第2實施形態) 第4圖爲,有關本實施形態之半導體裝置的斷面圖。 在本實施形態中,形成於基板2 0的配線圖案2 3 0異於 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -21 - I-------10 I----Γ---1T-------^0— (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 515078 A7 __ _ B7 五、發明説明(19 ) 上述之例。配線圖案2 3 0,包含:複數之配線;電氣接 續部2 3 2。 如第4圖所示,配線圖案2 3 0,形成於基板2 0的 兩面。如圖所示,藉由基板2 0的複數通孔,兩面形成以 電性之方式連接之配線圖案2 3 0。通孔,如圖所示,可 利用配線圖案2 3 0的材料來塡埋。亦或,通孔,於中央 部形成貫通孔的同時,亦可於周邊部的內壁面上下以電性 之方式來導通。此外,配線圖案2 3 0,於通孔,可藉由 裝設與基板2 0上之配線不同的導電材料來形成。 如第4圖所示,配線圖案2 3 0,於和半導體晶片 10之相反面,僅形成於配置了第1及第2端子240, 2 5 0之位置,或者,於其他的位置設置通孔,並於與基 .板2 0的半導體晶片的相反面,形成連接第1及第2端子 2 4 0,2 5 0之配線。 第四圖所示之範例,第一端子2 4 0包含突起部。第 一端子2 4 0的突起部,例如:其可爲凸塊。凸塊,以超 過基片2 0的半導體片2 0的厚度的高度形成。 另一方面,第2端子250,可爲配線圖案230的 一部份。而第2端子2 5 0 ,可爲配線圖案2 3 0的銲 墊。 在本實施形態亦獲得知與上述形態相同之效果。 在上述全部實施形態中,顯示第2端子5〇、 1 5 0、2 5 0配置於基板2 0之半導體晶片1 0的搭載 領域內之例,但本發明並不限定於此。例如,第2端子亦 本紙張尺度適用中®國家標準(CNS ) A4規格(210X297公羡) -22 - —. ----Ί.--IT. -^^1 (請先閲讀背面之注意事項再填寫本頁) 515078 A7 B7 五、發明説明(20 ) 可配置於基片2 0的半導體條1 0的搭載領域外側,第2 端子形成於半導體條1 0的搭載領域之外側時,視基片 2 0的強度以補強片等補強第2端子所配置的領域,確保 複數之第2端子的平穩性。如此,即可輕易地接續多數的 端子。 第五圖,顯示實裝了上述實施形態的半導體裝置3之 電路基片1 000。電路基片1 000,一般多使用譬例 如:環氧樹脂基片等有機系基片。電路基片1 0 0 0中由 銅所構成之配線圖案1 1 0 0形成所望之電路,該配線圖 案1 1 0 0與半導體裝置3的第2端子2 5 0以電性之方 式接續。兩者之結合,可隔介銲錫等導電材料2 6 0。 此外,擁有適用於本發明之半導體裝置之電子機械, 於則圖示於第6圖之筆記薄形個人電腦,以及第7圖之行 動電話1 3 0 0。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -23 -
Claims (1)
- 内容 經濟部智慧財產局員工消費合作社印製 515078 cs i :1m 六、申請專利範圍 第90 1 1 98 1 3號專利申請案 中文申請專利範圍修正本 民國90年12月修正 1 · 一種半導體裝置,包含:複數的半導體晶片;及 分別搭載有前述各半導體晶片,外形較前述半導體晶片大 的複數基板, 而由前述各基板疊層配置所形成的一對前述基板,與 設置於較前述基板中的前述半導體晶片所搭載的領域更外 側的領域的第1端子間相互連接,上下半導體晶片以電性 方式連接, 最下層的前述基板中,設有第2端子,係於較前述第 1端子更爲內側的領域中,與任一半導體晶片以電性方式 連接, 相鄰的前述第2端子的間距,較相鄰的前述第1端子· 的間距以更寬廣的方式配置。 2 .如申請專利範圍第1項所述之半導體裝置’其 中,前述第1端子,在前述基板端部沿著前述半導體晶片 .邊緣並列設置,而前述第2端子,形成包含搭載前述半導 體晶片領域的領域。 3 ·如申請專利範圍第1項所述之半導體裝置’其 中, 前述第1端子,包括自前述基板面突出形成的突出部 分, 前述上下半導體晶片,藉由前述第1端子的前述突起 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) _ 1 - ----------------訂------9 (請先閱讀背面之注意事項再填寫本頁) 515078 A8 B8 C8 D8 六、申請專利範圍 部以電性方式連接。 4 ·如申請專利範圍第3項所述之半導體裝置,其 中,前述基板中,形成有複數的第1貫通孔,前述第1端 子的前述突起部,係隔介前述第1貫通孔,自前述基板面 突出。 5 ·如申請專利範圍第3項或第4項所述之半導體裝 置,其中, 前述基板中,形成有配線圖案,前述第1端子爲前述 配線圖案的一部份, _ 前述第1端子的突起部,於與前述基板面間隔的方 向,藉由彎曲以形成前述配線圖案的一部分。 6 .如申請專利範圍第3項或第4項所述之半導體裝 置,其中, 前述基板中,形成有配線圖案, 前述第1端子的前述突起部,爲可以電性方式連接前 述配線圖案的凸塊。 7 ·如申請專利範圍第5項所述之半導體裝置,其 中, 前述第2端子,包含:由與面對最下層的前述基板中 的其他前述基板的面呈相反的面突出形成的外部端子。 8 ·如申請專利範圍第7項所述之半導體裝置,其 中, 於最下層的前述基板中,形成有複數的第2貫通孔, 前述第2端子的前述外部端子,隔介第2貫通洞,可 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -2 - (請先閲讀背面之注意事項再填寫本頁) -裝. 經濟部智慧財產局員工消費合作社印製 515078 A8 Β8 C8 D8 六、申請專利範圍 突起於與其他前述基板面相對的面。 9 ·如申請專利範圍第7項所述之半導體裝置,其 (請先閱讀背面之注意事項再填寫本頁) 中, 前述第2端子的前述外部端子,爲可以電性方式連接 前述配線圖案的凸塊。 1 〇 .如申請專利範圍第7項所述之半導體裝置,其 中, 前述第2端子,爲前述配線圖案的一部分。 1 1 .如申請專利範圍第1 〇項所述之半導體裝置, 其中,前述第2端子的前述外部端子,在與面對前述基板 面的 呈相反的面相間隔的方向,藉由彎曲以形成前述配線 圖案的一部分。 12. —種電路基板,包含:複數個半導i體晶片;以 及分別搭載有前述各半導體晶片且外形較前述半導體晶片 爲大的複數基板, 而前述各基板呈疊層配置, 經濟部智慧財產局員工消費合作社印製 其所形成的一對前述基板,與設置於較前述基板中的 前述半導體晶片所搭載的領域更外側的領域的第1端子間 相連接,上下半導體晶片則以電性方式連接, 最下層的前述基板,設有第2端子,於較前述第1端 子更爲內側的領域中,與任一半導體晶片以電性方式連接 搭載有半導體裝置,其相鄰的前述第2端子的間距, 係以較相鄰的前述第1端子的間距更寬廣的方式配置,並 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) :3 - 515078 A8 B8 C8 D8 穴、申請專利枕圍 利用前述第2端子以電性方式連接而成。 13 . —種具有半導體裝置的電子機器,包含:複數 的半導體晶片;分別搭載有各前述各半導體晶片且外形爲 較前述半導體晶片更大的複數基板, 各前述基板呈疊層配置, 疊層而成的一對上述基板,與設置於較前述基板中的 前述半導體晶片的領域更外側的領域的第1端子相連接, 上下半導體晶片以電性方式連接, 最下層的前述基板中,設有第2端子,係在前述第1 端子更內側領域,與任一半導體晶片以電性方式相連接, 相鄰之前述第2端子的間距,以較相鄰之前述第1端 子的間距更寬之方式配置。 14.一種半導體裝置之製造方法,包含一種工程: 係擁有半導體晶片,疊層配置外形較前述半導體晶片更大 的複數基板,並藉由設置在較各前述基板中的前述半導體 晶片更外側的領域的第1端子,與前述上下半導體晶片以 電氣方式相連接, 最下層的前述基板,以電性方式與其中任一半導體晶 片相連接,較前述第1端子更內側的領域中,具有以較相 鄰之前述第1端子的間距更寬的間距而形成的第2端子。 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ297公釐) -4 - (請先閲讀背面之注意事項再填寫本頁) 裝· 經濟部智慧財產局員工消費合作社印製
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000269101A JP3722209B2 (ja) | 2000-09-05 | 2000-09-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW515078B true TW515078B (en) | 2002-12-21 |
Family
ID=18755771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090119813A TW515078B (en) | 2000-09-05 | 2001-08-13 | Semiconductor device and method of manufacture thereof, circuit board, and electronic machine |
Country Status (5)
Country | Link |
---|---|
US (3) | US6483718B2 (zh) |
JP (1) | JP3722209B2 (zh) |
KR (1) | KR100556177B1 (zh) |
CN (1) | CN1199268C (zh) |
TW (1) | TW515078B (zh) |
Families Citing this family (72)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3722209B2 (ja) * | 2000-09-05 | 2005-11-30 | セイコーエプソン株式会社 | 半導体装置 |
US6492252B1 (en) | 2000-10-13 | 2002-12-10 | Bridge Semiconductor Corporation | Method of connecting a bumped conductive trace to a semiconductor chip |
US6451626B1 (en) | 2001-07-27 | 2002-09-17 | Charles W.C. Lin | Three-dimensional stacked semiconductor package |
US6765287B1 (en) | 2001-07-27 | 2004-07-20 | Charles W. C. Lin | Three-dimensional stacked semiconductor package |
US7190060B1 (en) | 2002-01-09 | 2007-03-13 | Bridge Semiconductor Corporation | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same |
JP2003332380A (ja) * | 2002-03-06 | 2003-11-21 | Seiko Epson Corp | 電子デバイス及びその製造方法並びに電子機器 |
TW567601B (en) * | 2002-10-18 | 2003-12-21 | Siliconware Precision Industries Co Ltd | Module device of stacked semiconductor package and method for fabricating the same |
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- 2001-08-23 US US09/934,587 patent/US6483718B2/en not_active Expired - Lifetime
- 2001-09-04 KR KR1020010054156A patent/KR100556177B1/ko not_active IP Right Cessation
- 2001-09-05 CN CNB011326387A patent/CN1199268C/zh not_active Expired - Fee Related
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2002
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-
2004
- 2004-07-21 US US10/895,386 patent/US7184276B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20030020154A1 (en) | 2003-01-30 |
US20040256709A1 (en) | 2004-12-23 |
KR100556177B1 (ko) | 2006-03-03 |
US6483718B2 (en) | 2002-11-19 |
CN1199268C (zh) | 2005-04-27 |
US20020048158A1 (en) | 2002-04-25 |
JP2002083922A (ja) | 2002-03-22 |
US7184276B2 (en) | 2007-02-27 |
JP3722209B2 (ja) | 2005-11-30 |
CN1343007A (zh) | 2002-04-03 |
KR20020019410A (ko) | 2002-03-12 |
US6775153B2 (en) | 2004-08-10 |
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Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |