TW462093B - Method for manufacturing semiconductor integrated circuit device having a thin insulative film - Google Patents

Method for manufacturing semiconductor integrated circuit device having a thin insulative film Download PDF

Info

Publication number
TW462093B
TW462093B TW087102898A TW87102898A TW462093B TW 462093 B TW462093 B TW 462093B TW 087102898 A TW087102898 A TW 087102898A TW 87102898 A TW87102898 A TW 87102898A TW 462093 B TW462093 B TW 462093B
Authority
TW
Taiwan
Prior art keywords
manufacturing
circuit device
insulating film
integrated circuit
semiconductor integrated
Prior art date
Application number
TW087102898A
Other languages
English (en)
Inventor
Yoshikazu Tanabe
Satoshi Sakai
Nobuyoshi Natsuaki
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW462093B publication Critical patent/TW462093B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67219—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one polishing chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/023—Deep level dopants
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/116—Oxidation, differential
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/935—Gas flow control

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

462093 A7 ------____ B7 ， 五、發明説明（1 ) ~~ 1 技術領域 、=明係關於—種半導體積體電路裝置（半導體裝置等） 、衣k方法，特別是關於一種適用於形成MOSFET(金屬氧 化物半導體場效電晶體）等之閘氧化.膜（龙緣膜）有效之技 術。 、 2 ·背景技術 > 在初期的半導體產業，廣泛適用使氧等載氣通過起泡室 (Bubbler)内的水中的起泡（BubbHng)。此方法雖然有可涵蓋 廣大水分範圍等優點，但不能避免污染問題，最近幾乎不 被使用。 因此’最近作爲避免此起泡室缺點的方式，氫氧燃燒法 式’即熱解方式（Pyrogenic system)廣泛普及。 (習知*技術文獻之揭示等） 關於成爲本案對象的熱氧化改良及爲此的水分生成方法 ，已知如下的先前技術： (1) 大見之特開平6-1635 17號公報揭示半導體處理低溫化 的低溫氧化技術。在同實施例1揭示以下方法：將氫從 ppm到1 %添加於由氬約99%、氧约1%構成的氣氛 經濟部中央標牟局負工消費合作社印絮 内’在氫的燃燒溫度攝氏700度以下，即攝氏450度以 / 下。以不舞鋼觸媒作用得到水g氣。y再在同實施例2揭 示：在由以氧99%、觸媒生成的水蒸氣1%構成的氣氛 中’在常壓或高壓下，在攝氏600度的氧化溫度的矽熱 氧化。 (2) 特開平7-3 2 1 1 02公報（吉越）揭 > :爲了避免起因於水分 -4- 涵家標準（CN’S》Λ4規'择（2〗0Χ297公釐） 4 62093 A7 B7 五、發明説明（2 ) 的各種問題’在極低水分濃度，即〇 5 ppm程度的極超低 水刀邊域或乾領域氧化溫度攝氏8 5 〇度的碎表面高溫熱氧 化。 (3) 本間等之特開照60-10784〇號啥報揭示一種矽之熱氧化 方法：爲了減低因乾氧化的環境水分而水分量分散，意圖 添加以習知方法生成的幾十ppm程度的微少水分。 (4) 1寺開平5 -1 522 8 2號公報（大見I)揭示一種熱氧化裝置： 爲防止來自上述石英管前端的粒子產生而具備以(鎳）或 含有Ni材料構成氫氣導入f内面，同時加熱氫氣導入管之 機構。此熱氧化裝置係使氫接觸加熱到300 °C以上的氫氣 導入管内的Ni(使含有Ni材料）而使氫活性種產生，藉由使 此氫活性種和氧（或含氧的氣體）反應，生成水。即，以不 伴隨燃燒的觸媒方式生成水，所以沒有氫導入石英管前端 溶化而產生粒子的情形。 經濟部中央標羋局員工消費合作社印^ (5) 特開平6-1 15903號公報（大見Π)揭示一種觸媒方式之水 分產生方法：含有混合氣體製成製程：混合氧、氫及惰性 氣體而製成第一混合氣體；及，水分產生製程：藉由將第 一混合氧體導入反應爐管内，同時加熱反應爐管内，該反 應爐管係以具有可使氫及氧基图化的觸媒作用的材料構成 ’使第混會氣禮中所含的氫和氧友應声使水產生。 根據此方法，由.於在使氫和氧反應的反應管使用使反應 低溫化的觸媒材料，所以反應溫度低溫化，該結果在低溫 可產生水分。因此，供應給加熱氫、氧、惰性氣體之混合 氣體的反應管時，在反應管内在/ >00 °C以下的溫度，氫和 本紙張尺度適用中國國家標準（CNSJ /\4規崎（2IOX 297公釐J~~ 一 4 6 2 0 93 Α7 Β7 經濟部中央標準局眞工消費合作祍印^ 五、發明説明（3 ) 氧完全反應’所以比燃燒方式在低溫可得到含有水分的氣 體。 此外’此時從通氣部完全排除塑膠材科，只使用金屬材 料’再對於金屬表面施以鈍態化處理時V由於來自表面的 放出氣體（水分、碳氫化合物等）極少，所以可使更高純度 的水分以更高精度且廣大範圍（ppb到％)濃是產生。藉由將 施以電解抛光或電解複合抛光的不銹鋼在雜質濃度幾沖b 以下的氧化性或弱氧化性氣氛中熱處理，進行鈍態化處理。 (6) 特開平5-141871號公報（大見in)揭示一種熱處理裝置 :至少具有爐心管：具有搬出入被處理物的可開關開口部 和將氣體導入内部的氣體導入口；爐心管加熱機構：加熱 壚心管内部；氣體導入管：使其與氣體導入口連通而連接 ;及，加熱機構：加熱氣體導入管；氣體導入管之至少内 表面由Ni(或含有Ni材料）構成。 此熱氧化裝置在比配置於爐心管内部的被處理物位置上 游側設置從氫氣4含有氫的氣體不伴隨電漿而使氫活性種 生成的氫活性種產生機構，將氫氣或含有氫的氣體導入此 氫活性種產生機構而使氫活性種生成。因此，若在爐心管 内配置例如形成氧化膜的矽基板作爲被處理物，則氫活性 種在氧j匕膜f擴散，終結氧化膜中友氧作膜/矽界面的懸空 鍵（dangling bonds)所以可期待得到高可靠性的閘氧化膜。 (7) 大見之特開平5-144804號公報揭示一種以鎳觸媒生成 的氫活性種產生氧化矽膜的熱處理技術。 (8) 中村等在1993年12月1曰至^2曰所舉行的電化學協會 -6 - 本適用中國標準（CNS/) A#'崎（2〗ϋ7公釐） ~ 462093 A7 五、發明説明（4 B7 經濟部中央標準扃員工消費合作社印製 二員：主辦半導體積體電路技術第45次專题討 快閃記情體士 JT ^ '、中揭不一種在以應用於 ”體、以乳化膜的由觸媒生&的氫基和由水分產 虱馬王體的強還原性氣氛下啲氧化矽製程。 石θ .之特開平6_ 120206號公報揭示—種絕緣分離選擇 描时成長區域屹緣膜之利用由鎳觸媒生成g氫活性種之燒 結（sintering)技術。 :ι〇)小林等之特開昭59_132136號公報揭示一種由通常方 法生成的水分和氫之氧化還原混合氣氛的石夕和高溶點金屬 的氧化還原製程。 3.發明之揭示 (習知技術及關於本發明之考察等） 根據裸度次微米之設計規則製造的最尖端M〇s裝置’爲 維持被細微化元件的電氣特性而要求以丨〇 nm以下的極薄 膜厚形成閘氧化膜例如閘長0 35 Mm時，所要求的閘氧 化膜厚爲9 nm程度’但閘長變成〇 25 μιη，預料將薄到4 nm 程度。 般在乾燥氧氣氣中進行熱氧化膜的形成，但形成開氧 化膜時，從可減低膜中的缺陷密度的理由，向來使用濕式 氧化法{ 一般*水分分壓比數十％以上）。此濕式氧化法係在氣 ^ — * 氣氛中使氫，將此水和氧共同供應給半導體 曰口圓（製造積體電路用晶圓或只是積體電路晶圓）表面而形 成氧化膜，但因使氫燃燒，所以爲避見爆炸的危險而先使 氧充分流動之後’點燃氫。此飧〉將爲氧化種的水+氧混 本紙張尺度適用中國國家標準（CNS/·) /\4%格（·210Χ 297公釐）
• I - > 1 1 丨. I •(請先珞讀背面之注*?事項彳、巧本頁 ·.----/1-----訂------線. 4 620 9 3 A7 _ B7 經濟部中央標準局員工消費合作社印^ 五、發明説明（5〉 — 合氣體之水分濃度提高到40%程度（全氣氛壓力中所佔水 分的分壓）。 然而’上述燃燒方式係點燃從裝在石英製氫氣導入管前 端的噴嘴噴出的氫而進行燃燒，.過度降低.氫之量，火培就 接近噴嘴’喷嘴因該熱熔化、而產生粒子，這被指出成爲半 導體晶圓污染源的問題。（此外，反之過度*加氫之量，火 蹈就達到燃燒管端部’熔化此石英壁而成爲粒子的原因） 此外，上述燃燒方式由於爲氧化種的水+氧混合氣體之水 分濃度高’所以在閘氧化膜中取入氫或〇H基，在薄膜中 或和矽基板的界面容易產生Si-H結合或Si-OH結合等構造 缺陷。這些結合爲；主入熱載子等施加電麼應力所切斷而形 成電荷陷阱’成爲臨界電壓變動等引起膜之電氣特性降低 的原因…。 又，關於此範圍情況的詳情及利用新式觸媒的水合成裝 置改良的詳情，詳述於本案發明者本人之特開平9_丨720 1 1 號公報及本發明者與大見等之國際公開之國際申請pCT/ JP 97/00188(國際申請曰 1997.1.27)。 根據本發明者之檢討’習知氧化膜形成方法難以以均勻 膜：厚再現性良好地形成高品質jj_膜厚5 nm以下（關於5 nm 以上當』然也$期待同樣的序果）的运薄閘/氧化膜。當然，這 以上膜厚的情況，也有各種不足之處。 要以均極差6^3化膜，需比， 成比較厚的氧化膜時降低軋化膜成長速度，以更安定的氧 化條，但例如利用部.▲燃燒方式的氧化膜形成 -8- i紙張尺度適用中國國家標準（CNS,') ,‘\4喝-势（17^297公^-----* ~ 請 先 閏· 讀 背 之 注 項 K % 本 頁 訂 線 462093 A7 B7 五、發明説明（6 ) 1 方法，爲氧化種的水+氧混合氣體之水分濃度只能在1 8% 到40%程度的高濃度範固内控制。因此，氧化膜成長速度 快，薄氧化膜時’在極短時間就形成摸。另一方面，要降 低氧化膜成五^晶園溫H到8⑽°C以下進行氧 ，膜之品質就。（若在攝氏800度以下的溫度領域也適 當調整其他參數，則當然可適用本發明）— 此外，要形成清潔的氧化膜，需先以濕式洗滌除去形成 於半導體晶圓表面的低品質氧化膜，但在從此濕式洗滌製 程搬運到氧化製程的過程會在晶圓表面不可避免地形成薄 的自然氧化膜。再者，在氧化製程，因在進行本來的氧化 之前和氧化種中之氧的接觸而在晶圓表面形成不希望的初 期氧化膜β特別是使用燃燒方式的氧化膜形成方法的情況 ，爲避-免氫爆炸的危險而先使氧充分流動之後，使氫燃燒 ’所以晶園表面暴露於氧中的時間變長，就厚地形成初期 氧化膜。（一般忍爲常壓下攝氏560度以上、氫4%以上且 有充分的氧時’會發生氫的爆炸性燃燒，即「爆炸」） 經濟部中央標隼局員工消費合作社印繁 '(請先Μ·讀背面之注意事項/ ,-"本頁) 如此’實際的氧化膜係除了因本來的氧化而形成的氧化 膜之外，還含有自然氧化膜和初期氧化膜的結構，但這些 自然氧化膜或初期氧化膜比作爲目的的本來的氧化膜爲低 如S。>因此：要得到高品的氧化膜，戶須儘量降低氧化 膜中所佔的34些低品質膜的比例，但使用習知氧化膜形成 方法形成極薄的氧化膜，這些低品質膜的比例反而增加了。 例如使用習知氧化膜形成方法‘:形成膜厚9 nm的氧化膜 時，設此氧化膜中的自然氧化腾^初期氧化膜之膜厚分別 ______ -9- i紙張尺家椋淨~— 462093 A7 B7 經濟部中央標準局貝工消費合作社印1i 五、發明説明（7 爲0.7 nm、0.8 nm，則本來的氧化膜之膜厚成爲9 一7 + 0、S) = 7.5 nm，所以此氧化膜中所佔的本來氧化膜的比 例爲約83.3〇/〇 3然而，使用此習知方法形成膜厚4請的氧 化膜’自然氧化膜和初期氧化膜之膜厚分咧爲〇 7 nm ' 〇 8 nm，不變，所以本來的氧化膜之膜厚成爲4_*〇7+ 〇s) -nm，其比例降低到62 5%。即，要：習知氧化膜形 成方法形成極薄的氧化膜，不僅不能確保膜厚的均句性或 再現性，而且膜之品質也降低。 爲了解決14些問題，本發明者注視大見等之觸媒之水分 ，成方法。根據本發明者等的檢討，這些研究站在「氫基 壽命長」此一可提’ 放在备基的话還原作用〉，所以 若是照樣則顯然不能適用於半導體積體電路的量產製程。 即’本發明者等闡明：要適用於半導體製程，需要「氫菩 之基團壽命非常短，在觸媒上生成而大苎在其上y附近 回到化合或基礎狀態J此一前提檢討必要的結構。 再者，本發明者瀾明•以水分之分壓比而言，〇到丨〇 ppm 屬於乾領域，顯示所謂乾氧化的性質，關於今後細微製程 中的閘氧化膜等要求的膜質，用不著所謂濕式氧化。 此外’本發明者闡明：同樣地水分分壓比1 〇 ρρΐΏ以上 1-0 X I』3 PIyn以下以下)^超低水分領域，基本上顯 示和乾氧化幾乎同.樣的性質。 此外，本發明者闡明：同樣地在水分分壓比〇 1%以上到 10%以下的低水分領域（其中特別是水分分壓比0 5〇/。到5〇/〇 以下的低水分領域）的熱氧化’和I其他領域（乾頜域、丨〇0/〇 '10- 各紙掁尺度適用中國國家標车（CNS/·) Λ4瑪择（2〗0.>(297公登） -----------^------、玎-------Μ •(讀先έ讀背面之注意事硕声人寫本頁) 462093 A7 B7 五、發明説明（8 以上在燃燒法方式所通用的領域及‘ 度數十％以上的高水分領域）比較^用起泡^的水分濃 示性質。 ）心一較1好的性質顯 (本發明之目的等） .
~ - -V 本發明之目的在於提供一種可以 . ^ J腰厚再現性艮好地 形成高品S之極薄氧化膜之技術。 、~ 本發明之前述及其他目的和新銪祛 啊禎特徵，由本說明書之記 述及附圖當可明白》 (本發明之概要等）
茲簡單説明在本案所揭示的發明中且抑本k L i A 私Λ Y具代表性者的概要如 下： 本發明之半導體積體電路裝置之製造方法含有以下製程 (a)、〇): (a) 由氫和氧以觸媒作用生成水的製程， (b) 供應低濃度含有前述水的氧給加熱到預定溫度的半 導體晶圓主面或卉附近，以可確保至少形成氧化膜再現性 及氧化膜厚均勻性程度的氧化膜成長速度形成膜厚5 nm 以下的氧化膜的製程。 經濟部中央標隼局員工消費合作社印架 ·(諳先閱讀背面之注意r項再 <寫本頁〕 本發明之半導體積體電路裝置之製造方法，係前述氧化 / 膜爲MpSFET之閘氧化膜。 ; * 7 / 本發明之半導體積體電路裝置之製造方法，係前述氧化 膜膜厚爲3nm以下。 本發明之半導體積體電路裝置之製造方法，係前述半導 體晶圓加熱溫度爲800到900 °Cva_ -11 - 本紙张尺度適闲中國囷家標:皁（CNS/) A4馬今UlO.〆297公釐 d 62093 A7 B? 經濟部中央標準局ί工消費合作社印製 五、發明説明（9 ) 本發明之半導體積to電路裝置之製造方法，係前述（b) 製程後，藉由在前述丰導體晶圓主面施以氧化氮處理，使 氮與氧化膜和基板的界面分離。 本發明之半導體積體電路裝置之製造方法，係以單片處 理進行前述氧化膜的形成。 本發明之半導體積體電路裝置之製造方i，係以整批處 理進行前述氧化膜的形成。 本發明之半導體積體電路裝置之製造方法含有以下製程 (a) 、 （b): 〇)由氫和氧以觸媒作用生成水的製程， (b)藉由供應氧給加熱到預定溫度的丰導體晶圓主面戒 其附近’该乳係比在不含至少水的乾燥氧氣氛中所形成的 氧化膜可得到優良初期耐壓的濃度的含有前述水之氧，形 成膜厚5 nm以下的氧化膜的製程。 本發明之半導體積體電路裝置之製造方法，係前述水之 ;辰度爲4 0 %以下。 本發明之半導體積體電路裝置之製造方法，係前述水之 濃度爲0.5到5%。 本發明之半導體積體電路裝置之製造方法含有以下製移 ⑷到(cj: ^ …/ U)將主面形成第一氧化膜的半導體晶圓搬到洗滌部，以 顯式洗將除去前述第一氧化膜的製程， (b)不使前述丰導體晶圓接觸大氣，而從前述洗滌部搬到 惰性氣體氣氛之氧化處理部的製^呈， 本紙强尺度適用中囷國家標準（CNS/)八4馬格（公釐 -C請先K-讀背面之注意'事項/-,,:¾本頁)
iT 線 Α7 Β7 Λ 6 2 0 9 3 五、發明説明（) (C)供應低濃度含有因觸媒作用而由氫和氧生成之水之 氧給加熱到預定溫度的前述半導體晶圓主面或其附近，以 可確保至少形成氧化膜再現性及氧化膜厚均勻性程度的氧 化膜成長速度形成膜厚5 nm以下的第二兔化膜的製程。 本發明之丰導體積體電路裝置之製造方法，係前述第二 氧化膜在其一部分含有自然氧化膜和初期氧化膜，該自然 氧化膜係在除去前述第一氧化膜之後到形成前述第二氧化 膜之間’不希望形成於前述半導體晶圓表面，該初期氧化 膜係因和前述氧的接觸而不希望形成於前述半導體晶圓表 面，前述自然氧化膜和前述初期氧化膜之合計膜厚爲前述 第二氧化膜全體膜厚之二分之一以下。 本發明之半導體積體電路裝置之製造方法，係前述自然 氧化膜和前述初期氧化膜之合計膜厚爲前述第二氧化膜全 體膜厚之三分之一以下。 本發明之半導體積體電路裝置之製造方法含有在半導體 as圓之第一區域冬第二區域形成第一氧化膜後，除去形成 於前述半導體晶圓之第一區域之前述第—氧化膜的製程和 在留在前述半導體晶圓之第一區域及第二區域之前述第一 絕緣膜上形成第二氧化膜的製程，以,前逑方法形成前述第 一及第户氧识膜之至少一方β ， * k 7 * / 再将本發明之主要概要分成項顯示如下： 1-由以下製程構成之半導體積體電路裝置之製造方法： (a) 在攝氏500度以下使用觸媒由氧和氫合成水分的製程； (b) 在以下條件下：氣氛全體氣蜃争所佔的所合成的上述水 __ -13- 本紙依尺度顧中國辦（2丨0><297公楚）—— ---— ^--^----Λ------訂.--^-----線 乂請先"讀背面之注意-事項#4荇本頁j 經濟部中央標準局員工消費合作社印家 462093 A7 B7 經濟部中央標隼局負工消費合作社印絜 五、發明説明（ 分分壓比例爲0.5%到5%的範園， ^ 在武不支配的乳化性歲 氛中丑將晶圓上的梦表面加熱到攝& 8〇〇度以上：在上述 碎表面以熱氧化形成應成爲場效電晶體之閘絕緣化 矽膜的製程。 .. 2·根據上述第i項之半導體·積體電路裝置之製造方法，其 中上述氧化性氣氛含有氧氣作爲主要成分7 3. 根據上述第1或2項之半導體積體電路裝置之製造方法 ，其中使上述觸媒作用於氧和氫之混合氣體而進行上述水 分的合成。 4. 根據上述第丨至3項中任一項之半導體積體電路裝置之 製造方法，其中-面供應上述氧化性氣氛給上述晶固周造 ，一面進行上述熱氧化。 5. 由以T製程構成之丰導體積體電路裝置之製造方法： (a) 在攝氏500度以下使用觸媒由氧和氫合成水分的製程： (b) 在以下條件下：氣氛全體氣壓中所佔的所合成的上述水 分分壓比例爲〇.5%到5%的範園，在含有氧氣的氧化性氣 氛中且將晶圓上的矽表面加熱到攝氏8 0 0度以上；产u、. ，在上述 矽表面以熱氧化形成應成爲場效電晶體之閘絕緣膜之氧化 矽膜的製程。 4 6. 根據±述| 5項之半導體積體電路裝芦之製造方法，其 中使用熱壁爐進行上述熱氧化。 7‘根據上述第5項之半導體積體電路裝置之製造方法，t 中使用燈加熱爐進行上述熱氧化。 8.根據上述第5至7項中任一項^半導體積體電路裳f + -14 私紙掁X度適用中國囷家標準（CNS/) Λ4^格（¾丨〇χ 297公釐） ' ： A1τ------線 --. 二請先珞讀背面之：^意事項"-?5本頁) 462093 經濟部中决榡準局負工消費合作社印裝 A7 Β7 五、發明説明（12 ) 製造方法，其中含有上述使其合成的水分的氣體以水分之 外的氣體稀釋後，供應作爲上述氧化性氣氛。 9.根據上述第5至S項中任一項之上述半導體積體電路裝 置之製造方法更由以下製程構成.：人 (c)不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中，而在含有氧化氮的氣氛中施汲表面處理的製 程。 10·由以下製程構成之半導體積體電路裝置之製造方法 (a) 在攝氏500度以下使用觸媒生成水分的製程： (b) 在以下條件下：氣氛全體氣壓中所佔的所合成的上述水 分分壓比例爲0.5%到5%的範圍，在含有氧氣的氧化性氣 氛中且將晶圓上的矽表面加熱到攝氏80〇度以上；在上述 矽表面以熱氧化形成應成爲場效電晶體之閘絕緣膜之氧化 矽膜的製程。 11. 根據上述第10項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 12. 根據上述第10或u項之半導體積體電路裝置之製造方 法，其中一面供應上述氧化性氣氛给上述晶圓周邊，一面 進行上述熱氧化。 1S-由吆下製•程構成之半考·體哼體電4裝/置之製造方法： (a) 在攝氏500度以.下使用觸媒由氧和氫合成水分的製程； (b) —面供應氣氛全體氣壓中所佔的所合成的上述水分分 壓比例爲0.5%到5%的範圍且含有氧氣的氧化性氣氛給將 矽表面加熱到攝氏8〇〇度以上的^圓周邊，— -15- 本紙張尺度適财酬’I；料.（⑽,)鳩辦（⑽χ所公疫） .-·-1 i -- [- -1 [ - . 1 !- - 务及 _1____ —ί _ n \—f u H 1 _ _ (請先^讀背面之注意事項歹-^本頁〕 4 6 20 93 A7 B7 五、發明説明（13 經濟部中央標準局'®C工消費合作社印製 表面以熱乳化形成應成爲場效+ 〇勿汉％晶體之閘絕緣膜之 膜的製程= < 乳化砂 M.根據上述第13項之半導體積體電路裝置 其中上述氧化性氣氛含有氧氣作-爲主要成分。1 15, 根據上述第13或14項之.半導體積體電路裝置 法，其中使上述觸媒作用於氧和氣之混合^體行二 水分的合成。 返 16. 由以下製程構成之半導體積體電路裝置之製造方法· (a) 在水分合成部在攝氏500度以下使用觸媒由氧和氫合 水分的製程： (b) —面通過設於水分合成部和氧化處理部之間的狹窄部 供應氣氛全體氣壓中所佔的所合成的上述水分分壓比例爲 0.5%到-5%的範圍且含有氧氣的氧化性氣氛給將矽表面加 .4到攝氏8 0 0度以上的晶圓周邊，一面在氧化處理部在上 述梦表面以熱氧化形成應成爲場效電晶體之閘絕緣膜之氧 化矽膜的製程。， 17-根據上述第16項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 18. 根據上逑第16或I?項之半導體積體電路裝置之製造方 法’其^中使占述觸媒作用，於氧和氫之混声氣體而進行上述 水分的合成。 19. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 使用觸媒由氧和氫合成水分的製程： (b) 以水分之外的第二氣體稀釋^有所合成的上述水分的 (請先"·讀背面之；;i意事^^>.寫本頁 ..—I ---- I--土衣. .、π 線' -16- 本紙張尺度適用中國囷家標準（CNS/) Λ4瑪格（Q10X297公釐） 20 9 3 A7 -- ---- __； B7 ， 五、發明説明（14 ) " ~ " ~ — ---一^一 第一氣體的製程： ()將所稀釋的上述第一氣體導入處理區域的製程 (d)在上述處理區域，在 ’ 在所導入的上述弟-氣體氣氛中在晶 矽表面以熱氧化形成應成，爲場效電晶體之間絕緣膜 之乳化·δ夕膜的製程。 . 20.根據上述第19項之半導體積體電路裝羞之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。° 21·根據上述第19或2G項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上進行上述熱氧化。 22:'f上述第19至21項中任—項之半導體積體電路裝置 工製造万法’其中—面供應上述氧化性氣氛給上逑晶圓周 邊’一面進行上述熱氧化。 2 j ‘由以.fr製程構成之半導體積體電路裝置之製造方法： U)使水分合成觸媒作用於氧和氫之混合氣體而生 水分之第一氣體的製程； (b) 以水分之外的第二氣體稀釋上述第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 經濟部中央標準局負工消費合作社印^ 圓上的碎表面以熱氧化形成應成爲場效電晶體之閘絕緣膜 之氧化f膜钓製程3 - 24. 根據上述第23項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 25. 根據上述第23或24項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上進行述熱氧化5 -17- 本紙張尺度適用中國國家標準（CNS/) A4j^—格（21〇><297公釐） 462093 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明,（15 ) 26. 根據上述第23至25項中任一項之半導體積體電路裝置 之製造方法，其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 27. 由以下製程構成之半導體積體電路裝i之製造方法_ (a) 使觸媒作用而生成含有水分之第一氣體的製程； (b) 以水分之外的第二氣體稀釋上述第一氣1的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第一氣體氣氛中在晶 圓上的矽表面以熱氧化形成應成爲場效電晶體之閘絕緣膜 之氧化矽膜的製程。 28. 根據上述第27項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 2 9.根據上述第27或28項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上進行上述熱氧化。 30.根據上述第27至29項中任一項之半導體積體電路裝置 之製造方法，其中一面供應上述氧化性氣氛給上述晶圓周 邊，一面進行上述熱氧化。 3 1.由以下製程構成之半導體積體電路裝置之製造方法： (a) 使水分合成觸媒作用於氧和氫之混合氣體而生成含有 / 水分之，一 |l體的製程； / (b) 用以氧爲主要成分的第二氣體稀釋上述第一氣體的製 程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入呤> 述第一氣體氣氛中在晶 -18- 本紙張尺度適用中國國家標準（CNS/) Λ4^格（'2!0X 297公釐）» ' -(請先"-讀背面之注意事項孑<窍本頁 .
'1T 線 d 620 93 A7 B? 五、發明説明（16 圓上的碎表面以散窗外π , …乳化形成應成爲場效電晶體之閘絕緣膜 之氧化矽膜的製程。 • ί請先时讀背面之注意事項/"寫本頁 32’根據上述* 31項之半物龍電路裝置之製造方法， ，中上述氧化性氣氛含有氧氣作爲主要成分。 j3_根據上逑第31或32項之半導體積體電路裝置之製造方 法，其中在攝氏800度以上〜。 -根據上述第3…3項中任一項之；導體積體電如 之製造方法H面供應上述氧化性氣氛給上述晶_ 邊，一面進行上述熱氧化。 •?5.由以下製程構成之半導體積體電路裝置之製造方法： ⑷爲洗滌表面或除去表面膜而在晶圓上的碎表面施以表 面處理的製程； (b) 上也製程後，不將上述晶圓實際上暴露於氧化性氣氛中 ，而轉移到氧化處理部的製程； (c) 使用觸媒由氧和氫合成水分的製程： 線 ⑷在含有，合成的上述水分的氣氛中，在上述碎表面以辦 乳化形成氧化矽膜的製程。 經濟部中央標隼局員工消費合作社印" 36.根據上述第35項之半導體積體電路裝置之製造方法， 其中上迷氧化矽膜應成爲M〇s電晶體之閘極。 3 7.根，上述’ 36項之上述半導體‘體 法更由以下製程構成： . 、万 =二成上述氧化膜的上述晶圓暴露於外氣或其他氧 程H而在含有氧化氮的氣氛中施Μ面處理的製 19- 本紙張尺賴财_家
d 6 20 9 3 五、發明説明（ 38. 根據上述第37項 負 < 上述+導體積體電 法更由以下製裎構成： "·各農置疋製造万 (f)不將施以上述表面處理的上述晶圓暴t人 氧化性氣氛中^ . I如181暴露於外氣或其他 的製程 而以氣相沉積形-成應成爲間極的電極材料 39. 根據上述第36項之上述半導體積體 法更由以下製程構成： L_ <衣I万 ⑴不：：成上述氧化膜的上述晶圓暴露於外氣或 化性氣氛中，而以氣相沉積形成 '一、 製程。 < ^战應成局閘極的電極材料的 40. 根據上述第35至39項中 之製迕方》η ” 丰導體積體電路裝置 &衣造万法，其中以燈加熱進行上述氧化製程。 41. 由以下製程構成之半導體積體電路裝置之製造方法. ⑷：洗滌表面或除去表面膜而在晶圓上的矽表面施 面處理的製程： 表 ㈨上述製程後’不將上述晶圓實際上暴料氧化性氣 ’而轉移到氧化處理部的製程； (0使用觸媒生成水分的製程； ⑷在含有所合成的上述水分的氣氛中上述碎表面以埶 氧化形戎氧也矽膜的製程。 .'. ^ - · / 42’根據上述第41項之半導體積體電路裝置之製造方法， 其中上述氧化矽膜應成爲MOS電晶體之閘椏。 43.根據上述第42項之上述半導體積體電路裝置之製造方 法更由以下製程構成： / 巧 -20- 私紙張尺度顧㈣ (請先"讀背面之注^-事項^4-符表瓦) .丁 *-= 線 經濟部中央標準扃負工消費合作社印絮 經濟部中央標準局員工消費合作社印裝 d 6 2 0 9 3 Λ7 Α7 ____________ Β7 五、發明説明（18 ) (e) 不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氛中’而在含有氧化氮的氣氛中施以表面處理的製 程。 44‘根據上述第43項之上述半導嚼積體電路裝置之製造方 法更由以下製程構成： ' (f) 不將施以上述表面處理的上述晶圓暴‘於外氣或其他 氧化性氣氛中’而以氣相沉積形成應成爲閘極的電極材料 的製程。 45. 根據上述第42項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (f)不锊形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性氣氣中’而以氣相沉積形成應成爲問極的電極材料的 製程。一 46. 根據上述第41至45項中任一項之半導體積體電路裝置 <製造方法’其中以燈加熱進行上述氧化製程。 47. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 使用觸媒由氧和氫合成水分的製程： (b) 在含有所合成的上述水分的氣氛中’在晶圓上的矽表面 以熱氧化形成應成爲場效電晶體之閘絕緣膜之氧化矽膜的 製程； ’/ ' > * .. / (c) 上述製程後，對於不使其接觸外氣而形成上述氧化妙膜 的上述晶圓，在含有氧化氮的氣體氣氛中施以表面處理的 製程。 48. 根據上述第47項之半導體檢•電路裝置之製造方法， _ -21 - 本紙張尺度適财 (請先^讀背面之注意事項^彡土巧本頁〕 -訂 線 \ 5 4 6 20 9 3 A7 ____ B7 ^ _______ 五、發明説明（19 ) 其中上述氧化矽膜應成爲MOS電晶體之閘極。 49‘根據上述第48項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (e) 不將形成上述氧化膜的上述晶圓暴象於外氣或其他氧 化性氣氛中’而在含有氧化.氮的氣氛中施以表面處理的製 程0 、 5〇,根據上述第49項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (f) 不將施以上述表面處理，的上述晶圓暴露於外氣或其他 氧化性氣氛中’而以氣相沉積形成應成爲閘極的電極材料 的製程。 51.根據上述第48項之上述半導體積體電路裝置之製造方 法更由以下製程構成： (f)不將形成上述氧化膜的上述晶圓暴露於外氣或其他氧 化性乱氛中，而以氣相沉積形成應成爲閘極的電極材料的 製程。 52_根據上述第47至51項中任一項之半導體積體電路装置 之製造方法，其中以燈加熱進行上述氧化製程。 5j.由以下製程構成之半導體積體電路裝置之製造方法： (a) 在辱圓上·的矽表面形成元件分離槽的製程； (b) 在上述元件分離槽内形成來自外部的絕緣膜的製程； (c) 使上述沙表面平坦化而露出應形成上述矽表面之熱氧 化膜之部分的製程； (d) 以觸媒合成水分，在含有此水1分的氣氛中，在上述所露 _ - 22 - 本紙張尺度適用中ϋί"家樣準（CNS，)加辦（_Χ297公楚) ~~ ------—^ ----------A------ΐτ---_----線’ (讀先間讀背面之注*事項^•艿本頁) 經濟部中央標羋局負工消費合作社印¾ d 62093 A7 B7 五、發明説明（2〇 ) 出之部分形成應成爲場效電晶體之閘絕緣膜之熱氧化 膜的製程。 5L根據上述第53項之半導體積體電路裝置之製造方法， 其中以化學機械方法進行上述平.坦化.。V . 55‘根據上述第S3或54項之、半導體積體電路裝置之製造方 法’其中以化學機械研磨進行上述平坦化。 56.根據上述第53至55項中任一項之半導體積體電路裝置 之製造方法，其中以CVD(化學氣相沉積）形成上述來自外 部的絕緣膜。 57. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 在晶園上的矽表面形成元件分離槽的製程； (b) 在上述元件分離槽内以沉積形成絕緣膜的製程，· (c) 以觸媒合成水分，在含有此水分的氣氛中，在爲上述元 件分離槽所包圍之矽表面形成應成爲場效電晶體之閘 絕緣膜之熱氧化膜的製程。 58. 根據上述第57項之上述半導體積體電路裝置之製造方 法更由以下製程構成： ⑷上述製程㈨後’使上述矽表面平坦化而露出應形成上述 矽表面之熱氧化膜之部分的製程。 經 濟 部 央 標 % 局 工 消 合 作 社 印 59. 根據一上述,57項或”之丰導.體’積芦電路裝置之製造 方法，其中以化學機械方法進行上述平坦化。 60. 根據上述第57至59項中任一項之半導 .-^ ^ ., '(牛導體積體電路裝置 之製故万法’ #中以化學機械研磨進行上述平坦化。 6L根據上述第57至60項中任之丰填秘 ^'疋牛導體積體電路裝置 1-23-
TiT依尺度ϋ用中國國家標準("CNS/) d 6 20 9 3 A7 ----—----· B7 f 五、發明説明（21 ) 之製以方法，其中以CVD(化學氣相沉積）形成上述來自外 部的絕緣膜。 62. 由以下製程構成之半導體積體電路裝置之製造方法： ⑷在氣氛全體氣|中所估的水分分壓比對爲.Q 5%到5%範 圍的氧化性氣氛中，藉由.以燈加熱晶圓上的珍表面，在 上述矽表面以熱氧化形成應成爲場效電晶體之閘絕緣 膜之氧化矽膜的製程。 63. 根據上述第62項之半導體積體電路裝置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 64. 由以下製程構成之半導體積體電路裝置之製造方法·· (a) 使觸媒作用於氧和氫之混合氣體而生成含有水分之第 一氣體的製程； (b) 以水吩之外的第二氣體稀釋上述第一氣體的製程； (c) 將所稀釋的上述第一氣體導入處理區域的製程； (d) 在上述處理區域，在所導入的上述第—氣體氣氛中在晶 圓上的矽表面以蠔加熱之熱氧化形成應成爲場效電晶體之 閘絕緣膜之氧化碎膜的製程。 65. 由以下製程構成之半導體積體電路裝置之製造方法： 經濟部中央標準局員工消費合作社印製 (a) 預熱到水分不結露的程度，將無處理晶圓導入實際上保 持吃非氧•化性氣氛的氧化處理部的製灌； » ^ - » / (b) 在上述氧化處理部’在氣氛全體氣壓中所佔的水分分壓 比例爲0_ 1%以上範圍的氧化性氣氛下，藉由以燈加瓿 所導入的上述晶圓上的ί夕表面，在上述矽表面以熱氧化 形成應成爲場效電晶體之閘絕/緣膜之氧化梦膜的製程。 -24- 本紙張尺度適用中國國家榇準（CNS > Λ4%传.（：?丨〇 X 297公釐） 462093 A7 B7 五、發明説明（22 ) 66·根據上述第65项之半導體積體電路裝置之製造方法， 其中上述非氧化性氣氛係以氮氣爲主並添如少量氧氣。 67‘根據上述第65或66項之半導體積體電路裝置之製造方 法’其中上述預熱溫度爲攝氏100度以上5〇〇度以下。万 68.根據上述第65至67項中，任—項之半導體積體電路裝晉 之製造方法’其中上述氧化處理時的上述真圓表面溫度= 攝氏7 0 0度以上β 69·根據上述$ 65至68項中任一項之上述半導體積體電路 裝置之製造方法，其中將上述非氧化性氣氛預熱到水分不 結露的程度後，導入上述氧化處理部。 刀 70. 根據上述第65至69項中任一項之上述半導體積體電路 裝置之製造方法，其中將上述晶圓預熱到水分不結露的程 度後，.導入上述氧化處理部。 71. 由以下製程構成之半導體積體電路裝置之製造方法· (a)在以下條件下：氣氛全體氣壓中所佔的水分分壓比'例爲 0-5到5%的範®，在含有氧氣的氧化性氣氛中且將晶圓 上的珍表面加熱到攝氏800度以上；在上逑矽表面以熱 氧化形成應成爲場效電晶體之閘絕緣膜之具有5 以 下厚度之氧化矽膜的製程= 72. 根％上述身71項之半、導體積體電’路霁置之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分d 73‘根據上述第71或72項之半導體積體電路裝置之製造方 法’其中一面供應上述氧化性氣氛給上述晶圓周邊，—面 進行上述熱氧化。 / -25 本紙?長尺度適用中國國家標率（CNS/) A4%择（0!〇X 297公赘） K ―: —3 — I— I-- 1! I-- ! 士衣---- 二請先M'讀背面之注&事項-^;,'寫本頁 .π 線 經濟部中央標萃局負工消費合作社印掣 經濟部中史梯举局負工消費合作社印紫 6 20 93 A7 -------- B7 ， 五、發明説明（23 ) -—' 74. 由以下製程構成之半導體積體電路裝置之製造方法： (a)氡氛全體氣壓中所佔的水分分壓比例爲〇 5〇/。到5%的範 園，在含有氧氣的氧化性氣氛中，在晶圓上的矽表面以熱 氧化形成應成爲快閃記憶體之隧.道絕緣膜之氧化矽膜的製 程。 ’ 75. 根據上述第74項之半導體積體電路裝^之製造方法， 其中上述氧化性氣氛含有氧氣作爲主要成分。 76. 根據上述第74或75項之半導體積體電路裝置之製造方 法，其中一面供應上述氧化性氣氛給上述晶圓周邊，—面 進行上述熱氧化。 77. 由以下製程構成之半導體積體電路裝置之製造方法： (a) 以觸媒使水分生成的製程； (b) —面供應含有以觸媒生成的水分的氣氛氣體給第一氧 化處理部，一面在前述第—氧化處理部，在晶圓上的第 —矽表面區域形成第一熱氧化膜的製程： (c) 上述製程（a)之前或上述製程邙）之後，藉由使氧和氫燃 燒而使水生成的製程： (d) —面供應含有以燃燒生成的水分的氣氛氣體給第一或 第二氧化處理部，一面在前述第二氧化處理部，在上述 时吗上的•第二矽表面毛、域形成苐二熱氧化膜的製程。 78. 由以下製程構成之半導體積體電路裝置之製造方法： (a)在氣氛全體氣壓中所佔的水分分壓比例爲〇 到$ %範 園的氧化性氣氛下，在保持成晶圓主表面實際上成爲水 平的狀態，在前述晶圓上的上主表面上的矽表面以熱 i； ： .----A------π------線 請先Μ-讀背面之注意•事項>:,艿本頁) -26- Λ 62093 Α7 Β7 五、發明説明（24 ) 氧化形成應成爲Μ 0 S電晶體之閘絕緣膜之氧化妙膜的 製程。 79.由以下製程構成之半導體積體電路裝置之製造方法： (a)在不發生爆炸的溫度條件下”由比輿水對應之化學計量 比S氧的氧和氫之非化學計、量的混合氣體使用觸媒合成水 分的製程； … (b)在含有所合成的上述水分的氧化性氣氛中，在晶圓上的 秒表面以熱氧化形成氧化矽膜的製程。 8 0.由以下製程構成之半導體積體電路裝置之製造方法： (a) ’知被處理晶圓導入氧化處理部的製程，該氧化處理部係 保持於含有實際上氧化不進行程度的少量氧的非氧化 性氣氣的攝氏700度以上的高溫； (b) 在攝氏500度以下使用觸媒由氧和氫合成水分的製程； (c) 在上述氧化處理邵，在以下條件下：在氣氛全體氣壓中 所佔的所合成的上述水分分壓比例爲〇 5%到5%的氧化 性氣氛中且將.晶圓上的矽表面加熱到攝氏7〇〇度以上 ，在上述矽表面以熱氧化形成應成爲場效電晶體之閘 絕緣膜之氧化矽膜的製程。 (本案發明之其他概要等） 經 濟 部 央 標 局 員 工 消 合 作 社 印 茲將，上尽其他本案發，概要分.項顯尹如下·· A.—種半導體積.體電路裝置之製造方法，其特徵在於_· 含有以下製程（a)、（b): (a) 由氫和氧以觸媒作用生成水的製程、 (b) 供應低濃度含有前述水之灰給加熱到預定溫度之半 -27- 本紙故尺度通用中國國家標準（CNSJ Α4ί># ( 2]〇'χ297公犮） 462093 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（25 ) 導體晶圓主面或其附近，以可確保至少 王ν π成軋化膜再現性 及氧化膜厚均勻性程度的氧化膜成長速度在前述半導體# 圓主面形成膜厚5 nm以下的氧化膜的製程者^ B-根據上述A項之半導體積體.電路装置之製造方法，其 中前述氧化膜爲MOSFET之'閘氧化膜。 C.根據上述A項之半導體積體電路裝置‘製造方法，其 中动述氧化膜膜厚爲3 nm以下。 D·根據上述A項之半導體積體電路裝置之製造方法，其 中則述半導體晶圓加熱溫度爲8〇〇到9〇〇。 E. 根據上述A項之半導體積體電路裝置之製造方法，其 中前述（b)製程後，藉由在前述半導體晶圓主面施以氧化氮 處理’使氮與前述氧化膜和基板的界面分離。 F. 根據上述A項之半導體積體電路裝置之製造方法，其 中以單片處理進行前述氧化膜的形成。 G. 根據上述A項之半導體積體電路裝置之製造方法，其 中以整批整理進行前述氧化膜的形成。 H. —種半導體積體電路裝置之製造方法，其特徵在於： 含有以下製程： (a) 由氫和氧以觸媒作用生成水的製程、 (b) 藉^由供身氧給加熱气j預定溫度的事導體晶圓主面或 其附近，該氧係比.在不含至少水的乾燥氣氣氛中所形成的 氧化膜可得到優良初期耐壓的濃度的含有前述水之氧’在 前述半導體晶圓主面形成膜厚5 nm以下的氧化膜的製程 -28- 本紙張尺度適用中國國家標準（CNSJ A4規吟（2丨0X297公釐） ------,----^------ΪΤ------^ • < (請先阶讀背面之注意•事項/—-A本頁j 經濟部中央標準局負工消費合作社印^ 4 6 20 9 3 Λ7 A 7 _ - B7 五、發明説明（26 ) I.根據上述Η項之丰導體積體電路裝置之製造方法，其 中前述水之濃度爲40%以下。 J-根據上述Η項之半導體積體電路裝置之製造方法，其 中前述水之濃度爲0 5到5%。…^ - Κ.根據上述Η項之半導體、積體電路裝置之製造方法，其 中前述氧化膜膜厚爲3 nm以下。 '' L. 一種半導體積體電路裝置之製造方法，其特徵在於： 含有以下製程（a)到（c); (a)將主面形成第一氧化膜的半導體晶圓搬到洗滌部，以 濕式洗滌除去前述第一氧化膜的製程、 .(b)不使纟i述半導體晶圓接觸大氣’而從前述洗蘇部搬到 惰性氣體氣氛之氧化處理部的製程、 (c)供，應低濃度含有因觸媒作用而由氫和氧生成之水之 氧給加熱到預定溫度的前述半導體晶圓主面或其附近，以 可確保至少形成氧化膜再現性及氧化膜厚均勻性程度的氧 化膜成長速度在剪述半導體晶圓主面形成膜厚5 nm以下 的第二氧化膜的製程者。 M. 根據上述L項之半導體積體電路裝置之製造方法，其 中前述氧化膜膜厚爲3 nm以下。 N -根上婆L·項之半導，積體電路裝厚之製造方法’其 中前述第二氧化膜在其一部分含有自然氧化膜和初期氧化 膜’该自然氧化膜係在除去前述第一氧化膜之後到形成前 述第二氧化膜之間，不希望形成於前述半導體晶圓表面， 該初期氧化膜係因和前述氧的接·鲁而不希望形成於前述半 -29- _本紙張尺度適用中賴家標準（CNS，) Λ4辦（<21〇χ297公籍）~~ --- !.----Λ------訂.---------線 (請先«讀背面之注意.事項i^.ftf本頁) 4 經濟部中央標準局員工消费合作社印掣 - B7五、發明说明（27 ) 導體晶圓表面，前述自然氧化膜和前述初期氧化膜之合計 膜厚爲前述第二氧化膜全體膜厚之二分之一以下。 O. 根據上述L項之半導體積體電路裝置之製造方法，其 中前述自然氧化膜和前述初期氧北膜之含'計膜厚爲前述第 二氧化膜全體膜厚之三分之 '一以下° P. —種半導體積體電路裝置之製造方法，其特徵在於： 含有在半導體晶圓之第一區域及第二區域形成第一氧化膜 後，除去形成於前述半導體晶圓之第一區域之前述第一氧 化膜的製程和在留在前述半導體晶圓之第一區域及第二區 域之前述第一絕緣膜上形成第二氧化膜的製程，以含有上 述第i項所載之製程（a)、（b)的方法形成前述第一及第二氧 化膜之至少一方者。 4.圖式之簡單説明 圖1爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖2爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。 圖3爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。 / 圖4/顯尹根據本發明實施形態」之产導體積體電路裝 置之製造方法的要部載面圖。 圖5爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。 圖6爲顯示根據本發明實施形1之半導體積體電路裝 -30- (諳先閱讀背面之注意〃事項fj-:H本頁 1 I---— ---- ------------ --訂---1 線 本紙張尺度適用中國國家標準（CNSJ Λ4規格（210X297公f ) 462093 A7 B7 經濟部中央標準局只工消費合作社印掣 五、發明说明（28 ) 置之製造方法的要部載面圖。 圖7爲顯不根據本發明實袍形態！之半導體積體電路裝 置之製造方法的要部載面圖。 圖8爲顯示根據本發明實施形_態！之丰導體積體電路裝 置之製造方法的要部載面圖。 圖9爲用於形成閘氧化膜之單片式氧化膜形成裝置的概 略圖。 圖10爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部載面圖。 圖11 (a)爲顯示氧化膜形成室結構一例的概略平面圖，（b) 爲沿著（a)之B-B'線的截面圖。 圖12(a)爲顯示氧化膜形成室結構他例的概略平面圖， 爲沿著（a)之B-B \線的截面圖。 圖13爲顯示連接於氧化膜形成室之室之觸媒方式水分 生成裝置的概略圖。 圖14爲擴大顯尹圖13之一部分的概略圖。 圖1 5爲顯示形成閘氧化膜順序一例的説明圖。 圖16爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖爲_示水分濃度對於氧化膜成斧速度之相關性的 圖表。 圖1 8爲顯示水分濃度對於MOS二極體之氧化膜初期耐 壓之相關性的圖表。 圖19爲顯示使恆定電流流到e〇S二極體之電極間時水 -31 - (請先Sr讀背面之注t事項心4本頁 -Λ 訂 線 本紙張尺度適用中國國家裙率（CN_S》Λ4^格（·2!ΟΧ297公釐） 482093 A7 經濟部中央標準局員工消費合作社印^ B7五、發明説明（29 ) 分濃度對於電壓變化量之相關性的圖表。 圖20爲顯示閘氧化膜之晶圓面内之膜厚分佈的説明圖。 囷2 1爲顯示閘氧化膜成分明細的圖表。 圖22爲顯示根據本發明實施形·態1 -之半.導體積體電路裝 置之製造方法的要部截面圖 圖23爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖24爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖25爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖26爲顯示根據本發明實施形態1之半導體積體電路裝 置之製造方法的要部截面圖。 圖27爲顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 圖28爲顯示根槔本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 圖29爲顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圓。 圖30.爲顯#示氧化膜形成室結構他例的,面圖。 圓3 1爲顧示形成閘氧化膜順序一例的説明圖。 圖32爲顯示根據本發明實施形態2之半導體積體電路裝 置之製造方法的要部截面圖。 圖33爲顯示根據本發明之氧〆^膜形成方法他例的概略 -32- (請先时讀背面之注意r項寫本頁) 丁 、-& -—線 本紙悵尺度適用中國國家標準（（：；'^:).以規格（210乂 297公釐） 4 6 20 93 A7 B7 五、發明説明（ 經濟部中央標準局員工消費合作社印紫 圖。 圖34爲顯示根據本發明之半 卞令歧積體電路裝置之製造 方法他例的要部截面圖。 5.實施發明之最佳形態 ._ 以下’根據圖面詳細説明'本發明 如< η施形態。又，在説 明實施形態的全圖中，在具有同— 』 u 功旎的構件附上同一符 號，省略其重複說明。 此外’爲了說明方便’將分成幾個實施例或項目加以説 明，當然这些各實施例或項目並不是各個鬆散的，而是互 相具有一部分其他變形例、一都公制 ' ^ J 刀製程細邵 '用於一部分 製程的裝置等關係。即，在一诖电余. 〇 1 仕運亭a施例説明的各個裝置 或單位製程等大致照樣可適用於其他實施例時，不逐一重 複。此外，相反地，獨立説明的各個裝置或單位製程等大 致照樣可適用於其他實施例時，不逐_重複。 (半導體製程A) 茲用圖1到圖26(主要是圖1到8、1〇、16及22到26) 説明本實施形態之CMOSFET(互補式金屬氧化物半導體場 效電晶體）製造方法。 首先，如圖1所示，熱處理電阻率i 〇 Dcm程度的由單晶 碎構成>的半学·體基板I而.在其主面形成齊厚I 〇 nm程度的 薄氧化妙膜2(熱氧化製程A1)後，在此氧化矽膜2上以CVD 法沉積膜厚100 nm程度的氮化矽膜3。其次，如圖2所示 ’在氮化矽膜3上形成將元件分離區域開孔的光阻劑4， 以此光阻劑4爲罩幕而將氮化矽3形成圖案。 (請先哎讀背面之注兔事领孑^.窍本頁) ---------- 衣--- -11 線 -33 本紙張尺度適用中國國家標準（CNS.)八4規格（2丨0x 297公釐） 462093 A7 B7 五、發明説明（31 ) 經 濟 部 中 Jt 椋 準 消 費 合 作 社 印 t 其次，除去光阻劑4後’如圖3所示，以氮化矽膜3爲 罩幕，依次餘刻氧化碎膜2和半導體基板i，在半導體基 板1形成深度35〇nm程度之槽〜，接著施以9〇〇到u5〇„c 的熱乳化處理，在槽5a内壁形.成氧北穸膜6(熱氧化製程 A2)。 其次’如® 4户斤*，以例如將臭氧（〇;)“乙氧基梦烷 用於源氣的CVD法在半導體基板ι上沉積 膜厚800 nm程度的氧化矽膜7後，如圖5所示，以化學機 械研磨（(：1^1«1以1^^£^&1^&1?〇11化1^:(；^11)法研磨氧化 矽膜7，藉由將氮化矽膜3用於研磨阻止物而只在槽&内 部留下氧化矽膜7，形成元件分離槽5。接著，施以約ι〇〇〇χ： 的熱處理而元件分離槽5内部之氧化矽膜7密實^ 其次-，以使用熱磷酸的濕式蝕刻除去氮化矽膜3後，如 圖6所示，以將ρ通道型M0SFET形成區域（圖左側）開孔 的光阻劑8爲罩幕’在半導體基板丨離子植入形成n型井 的雜質，並且離于植入調整P通道型M〇SFET之臨界電壓 的雜質。形成η型井用的雜質例如使用P(磷），以能量=36〇 keV、劑量=1.5 X iWcm2離子植入。此外，調整臨界電 壓用的雜質例如使用p，以能量=40 kev、劑量=2 X i〇I2/cm2 離子植，、 其次’除去光阻劑8後，如圖7所示，以將η通道型 MOSFET形成區域（圖右側）開孔的光阻劑9爲罩幕，在半導 體基板1離子植入形成ρ型井的雜質，並且離子植入調整η 通道型MOSFET之臨界電壓的雜餐。形成ρ型井用的雜質 (讳先53·讀背面之注意rl-f罗寫本頁 訂 ---線 -34- 本紙張尺度適用中圉國家標率（CNS,) 規格（210X 297公替） 4 62093 A7 B7 五、發明説明（32 經濟部中央標隼局員工消費合作社印繁 例如使用B(蝴），以能量=2〇〇 keV、劑量=1 〇 χ 1〇丨3/咖: 離子植人。此外，調整臨界電壓用的雜質例如使用氣化砸 (bf2)，以能量=40keV、劑量=2 χ 1〇12/咖2離子植入。 其次，除去光阻劑9後，如r 8所示十藉由95〇 t、】 分程度熱處理半導體基板！而延長擴散上述η型雜質及玉 型雜質，通道型MOSFET形成區域之半導體基板2形 成η型井10，在其表面附近形成p型通道區域12。此外， 同時在η通道型M0SFET形成區域之半導體基板（形成p 型井11，在其表面附近形減n型通道區域i3 ^ 其次，在上述！^型井10*ρ型井u之各表面用以下方法 形成閘氧化膜（熱氧化製程A 3)。 圖9爲用於形成閉氧化膜之單片式氧化膜形成裝置的概 略圖。如圖示，此氧化膜形成裝置1〇〇連接於洗滌裝置ι〇ι 後段，該洗滌裝置10丨係在形成閘氧化膜之前，以濕式洗 滌方式除去半導體晶圓1A表面之氧化膜。藉由採用這種洗 滌一氧化一貫處理系統，可不使在洗滌裝置1〇1内交付洗 滌處理的半導體晶圓1A接觸大氣且在短時間搬到氧化膜 形成裝置100，所以在除去氧化膜之後到形成閘氧化膜之 間，可盡f抑制在半導體晶圓1A表面形成自然氧化膜。 的半導體晶圓1A先搬到 洗務室103，交付例如NH4OH + H2〇2 + h20等洗條液的 洗滌處理後’搬到氫氟酸洗滁室104 ，交付稀氫氟酸（HF + H；jO)的洗蘇處理而除去表面的氧化砂膜（圖其後， 半導體晶圓IA搬到乾燥室lose交付乾燥處理，除去表面 -35-
本纸張尺度適用中國國冢#準（CNS.) Λ4現格（·2!0Χ297公釐） I (請先时讀背面之注意事項孑1寫本頁 ' — 士氏 -- -- -- - I_ __ 丁 X *-51 線 經濟部中央標準局t貝工消費合作社印製 462093 A 7 --~______ B7 ， 五、發明説明（33 ) '~'—'— 勺水刀。殘留於半導體晶圓i A表面的水分會成爲在閘氧化 膜中或閑氧化膜/矽界面引起Si-H、si_〇H等構造缺陷而 形成電荷陷阱的原因，所以需要充分除去。 ，燥處理結束的半導體晶圓1A通通緩衝區1〇6，立即搬 到氧化膜形成裝置100。 此氧化膜形成裝置i00以多室方式構成r該多室方式例 如具備氧化膜形成室107、氧化氮膜形成室1〇8、冷卻台 109 '裝卸器110等，笋置中央的搬運系統U2具備將半導 體晶圓1A搬入、搬出 >述^各處理室的機器手U3。搬運系 統U2内部爲了盡量抑制因大氣混入而在半導體晶圓1Α表 面形成自然氧化膜，保持於氮等惰性氣體氣氛。此外’搬 運系統1 12内邵爲了盡量抑制水分附著於半導體晶圓！ A表 面，保持於PPb(十億分之一）水準的超低水分氣氛。搬入氧 化膜形成裝置1〇〇的半導體晶圓1A透過機器手113，先以 1片或2片單位搬到氧化膜形成室丨〇7。 圖U(a)爲顯示氧化膜形成室107具體結構一例的概略平 面圖’圖11(b)爲沿圖ll(a)之B-B'線的截面圖。 此氧化膜形成室107具備以多重壁石英管構成之室12〇 ’在其上部及下部設置加熱半導體晶圓1A的加熱器 、：123。室/2〇内部收容圓盤狀均灰環m，該圓盤狀均" 熱環122係使由此加熱器12 la ' 121b供應之熱均勻分散 到半導體晶圓1A全面，在其上部裝載水平保持半導體晶圓 1A的基座123。均熱環122以石英或SlC(碳化矽）等耐=材 料構成，爲由室120壁面延伸的.支持臂124所去 ' V， 丨又狩。均或 -36- 本纸張尺度適用中國國家標率(CNS ) A4；f見格（2】0X—297公¢7 t (讀先閲讀背面之注意事項再填窍本頁} 訂 線 經濟部中央標準局員工消費合作社印¾ /1 6 2 0 ^3 I------—___ B7 五、發明説明（34 ) ~一~一 環122附近設置熱電偶125，該熱電偶】25係測量保持於 基座12 j的半導體晶圓} a溫度。半導體晶圓1 a的加熱除 了加熱器12 1 a ' i 2 1 b的加熱方式之外，也可以採用例如 圖12所示之類的燈1 3 〇加熱方式.。 ^ 室120壁面—部分連接將水、氧及淨化氣體導入室120 内的氣體導入管126 —端。此氣體導入管Υ2ό他端連接於 後述的觸媒方式水分生成裝置。氣體導入管126附近設置 具備多數貫通孔127的隔壁128，導入室12〇内的氣體通 過此隔壁128之貫通孔127而均勻遍及室12〇内。室ι2〇 壁面另外一郡分連接排出導入室〖2〇内的上述氣體的排氣 管129 —端。 圖13及圖14爲顯示連接於上述室丨2 〇之觸媒方式水分 生成裝置的概略圖。此水分生成裝置丨4〇具備以耐熱耐蝕 性合金（例如以商品名「哈斯特洛伊（Hastel】〇y)」而聞名的 鎳合金等）構成的反應器14卜在其内部收容由Pt(鉑）、Ni( 鎳）或Pd(鈀）等觸蟒金屬構成的線圈142和加熱此線圏ΙΟ 的加熱器143。 由氫及氧構成的製程氣體和由氮或Ar(氬）等惰性氣體構 成的淨化氣體從儲氣槽144a、144b、〗44c通過配管145 導入上夢反專器14 1。配管14 5中造設翼調節氣體量的質 流控制器（Mass Flow Controller) 146a、146b、l46c 和開 關氣體流路的開關閥147a、147b、147c，以這些精密控 制導入反應器14 1内的氣體量及成分比。 導入反應器141内的製程氣體(氫及氧）接觸加熱到350 -37- 本紙張尺度適用令國國家標卒（CNS ) A4規格（210X297公釐）
I --------；----/------訂.--^----^ (請先·閱讀背面之注t事項孑坎寫本頁) ^093 ^093 G . 經濟部中央標隼局員工消費合作社印掣 Λ A7 __ B7五、發明説明（35 ) 到45 0 Ό程度的線圈142而被激發，從氫分子生成氫基（H2 —2 ’從氧分子生成氧基（〇2 — 2 0*)。這些2種基化學 上極爲活性’所以迅速反應而生成水（2 Η* + 〇 Η20)。 此水在連接部148内和氧混合而-被稀釋成低濃度，通過前 述氣體導入管126而導入氧化膜形成室1〇7之室120。 如上述的觸媒方式水分生成裝置140可秦精度控制參與 水生成之氫和氧量，所以可從ppt(萬億分之一）以下的超低 濃度到幾十％程度的高濃度廣大範園且高精度地控制和氧 共同導入氧化膜形成室1 〇7之室120的水濃度。此外，由 於知製程氣體導入反應器14 1就瞬間生成水，所以可以即 時（real-time)得到所希望的水分濃度。因此，可將氫和氧同 時導入反應器14 1内，無需如同採用燃燒方式的習知水分 生成系統一樣，在導入氫之前導入氧。又，反應器141内 的觸媒金屬若爲可使氫或氧基團化的，則也可以使用前述 金屬以外的材料。此外，觸媒金屬除了加工成線圈狀使用 之外’也可以例如加工成中空管或細的纖維過濾器等而在 其内部通過製程氣體。 錄一面參照圖15 ，一面説明使用上述氧化膜形成裝置 1 〇〇的形成閘氧化膜順序一例。 首先_/開參氧化膜形成声1〇7之室I%，一面將淨化氣 體（氮）導入其内部，一面將半導體晶圓1A裝在基座123上 。將半導體晶圓1 A搬入室120之後到裝在基座123上的時 間爲55秒。其後，封閉室120，接著導入淨化氣體30秒 充分進行室120内的氣體交換/¾:座123先以加熱器I21a ---------士农------1Τ------.^ . . ' (#先ΚΓ讀背面之注意•事項歹1寫本頁)
4 6209 3 A7 B7 五、發明説明（36 ) ' 121b加熱，以便迅速加熱半導體晶圓1A。半導體晶圓 1A的加熱溫度定爲800到900 °C όϋ範圍内，例如850。<：。 晶圓溫度在800 °C以下，則閘氧化膜品質降低。另一方面 ，在900 °C以上’則容易發生晶周的舞黾龜裂。 其次’導入氧和氫1 5秒到水分生成.裝'置：14〇之反應器i4 j ’藉由將生成的水和氧共同'導入室120内而使半導體晶圓 1A表面氧化5分鐘’形成膜厚5 nm以下，例如4 nm的閘 氧化膜14(圖16)。 將氧和氫導入反應器Ml之際，不要比氧先導入氫。比 氧先導入氫，未反應的氫就流入高溫的.室12 0内，很危險 。另一方面，比氫先導入氧，此氧就流入室120内，在等 待中的半導體晶圓1A表面形成低品質的氧化膜（初期氧化 膜）。因此’氫和氧同時導入或考慮作業安全性而以比氧稍 晚的定時（0到5秒以内）導入。如此一來，就可將不希望形 成於半導體晶圓1A表面的初期氧化膜膜厚抑制在最小限 度。 圖1 7爲顯示水分濃度對於氧化膜成長速度之相關性的 圖表，橫軸顯示氧化時間’縱軸顯示氧化膜厚。如圖示， 氧化膜成長速度於水分濃度爲0(乾氧化）時最慢，隨著水分 濃度變高而變快。因此’爲了再現性良好且以均勾膜厚形 > * . 、 / 成膜厚5 nm程度或此以下的極薄閘氧化膜，降低水分濃度 且延遲氧化膜成長速度’以穩定的氧化條件進行成膜有效。 圖18爲顯示水分濃度對於以半導體基板、閘氧化膜及閘 極構成之MOS二極體之氧化^初期耐壓之相關性的圖表 -39- 本紙张尺度適用中國國家標準（fNS ) A4規格（2丨0X 297公釐） --n - —i I—----n I t請先閏*讀背面之注意t項再rv本頁} 訂 線 經濟部中央標準局貝工消費合作社印絮 20 9 3 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（37) ’橫軸顯示施加於MOS二極體一方電極（閘極）的電壓，縱 軸顯示閘氧化膜中的缺陷密度。此處，爲了使水分濃度的 影響表面化，使用了 MOS二極體，該MOS二極體係以（i) 氧化溫度=850 °C、水分濃度=0、（2)氧化溫度=850 °C、水 分濃度=0.8%、（3)使用立式擴散爐、氧化溫度=800 τ、水 分濃度=40%的條件形成膜厚=9 nm '面積=0.19 cm2之問氧 化膜。如圖示，以水分濃度=〇· 8%的低水分條件形成的閘 氧化膜比以水分濃度=〇(乾氧化）形成的閘氧化膜及以水分 濃度=40%的高水分條件形成的閘氧化膜之任何—方都顯 示良好的初期耐壓。 圖1 9爲顯示使恆定電流（is)流到上述m〇S二極體之電極 間時水分濃度對於電壓變化量之相關性的圖表。如圖示， 使用以水分濃度=0(乾氧化）形成的閘氧化膜的MOS二極體 因起因於氧化膜中的缺陷密度高而電壓變化量大。 圖20顯示使用上述氧化膜形成裝置1〇〇而形成的閘氧化 膜之晶圊面内之膜厚分佈。此處，就將晶圓溫度設定於850 °C 、以水分濃度=0,8%氧化2分3〇秒的情況加以顯示。如圖 不，膜厚最大値=2.881 nm、最小値=2.814 nm，得到膜厚 偏差± 1 18%此一良好的面内均勻性。 由以/得#彳下結構：導A ft化膜形成虞1〇7之室U0之 水的較佳濃度（水/水+氧）若是以比以乾氧化（水分濃度=〇) 形成時可得到優良初期耐壓的濃度爲下限，到採用習知燃 方式時爲上限的40%程度的範圍内即可，特別是要以均 勻膜厚再現性良好且可得到高品· &搬地形成膜厚5 nm程 -40- 本纸張尺度適用中國@標準（CNS,) A4規帑（110X297公釐) — "'~~— ~ ----------^------1Τ------ 線 (請先W讀背面之：vi意•事^-"i'Ar本頁) 3 2 A7 B7 -裨部中央榡準局貝Η消費合作社印聚 五、發明説明（38 度或此以下的極薄閘氧化膜，將水的濃度定爲0.5%到5% 的範圍内較佳。 圖2 1顯·^以熱氧化得到的閘氧化膜成分明細，圖之右側 圖表爲以上述本實施形態方法形.成的膜厚4 nm閘氧化膜 ，=央圖表爲以利用燃燒方式的習知方法形成的膜厚4nm 閘氧化膜，左側圖表爲以相同習知方法形成~的膜厚9 nm閘 氧化膜。 如圖不，本實施形態採用洗滌—氧化一貫處理系統，盡 量避免從預洗鲦到形成氧化膜之間和氣氛中的氧接觸的結 果，可從習知方法的0.7 nm(總膜厚的17 5%)到〇 3 nm(總 膜厚的7,5%)弄薄在形成在氧化膜形成裝置内的可控制氧 化膜之前所形成的此自然氧化膜膜厚。此外，採用觸媒之 水分生成方式，謀求氧化種立即導入氧化膜形成裝置内的 結果，在形成作爲目的的本來氧化膜之前，可從習知方法 的0.8 nm(總膜厚的20%)到0.3 nm(總膜厚的7.5%)弄薄因 和氧化種中的氧接觸而不希望形成的初期氧化膜膜厚^此 結果，可形成作爲目的的本來可控制氧化膜膜厚85%的高 處私閘化膜。再者，如前所述，謀求氧化種的水分濃度 最佳化，降低氧化膜成長速度且以穩定的氧化條件進行成 膜的結夕’罗以均勻膜厚#現性良好地涔成高品質的極薄 閘氧化膜。 其次’簡單説明形成上述閘氧化膜以後的CMOS製程。 如前述圖14所示，形成閘氧化膜14完畢後，先導入淨 化氣體2分20秒到氧化膜形成室〇7之室12〇 ,排出留在 -41 尺度適用中國國家標準（CNS,.) A4祝格（2丨0X297公釐） I;-----------/------1T;---------, ' (請先奸讀背面之注意_事項wvi,寫本頁) 462093 A7 B7 五、發明説明（39 經濟部中央標準局負工消費合作衽印褽 室120内的氧化種。接著，從基座123以55秒卸下半導體 晶圓1A，從室120搬出。 其次，將半導體晶圓1A搬到前述圖9所示的氧化氮膜形 成室108，藉由在NO(氧化氮）或N2〇(」氧化二氮）氣氛中 熱處理半導體晶圓i A，使氮與閘氧化膜U和半導體基板！ 的界面分離。 閘氧化膜14薄到5 nm程度，起因於和半導體基板丄的 熱膨脹係數差而在兩者界面產生的變形就表面化，引起執 載子的發生。由於與和半導體基板1的界面分離之氮會緩 和此變化，所以上述氧化氮處理可提高極薄閘氧化膜】4的 可靠性。又，使用比0進行氧化氮處理時，因n2〇分解而 產生之氧的氧化也進行，所以閘氧化膜14膜厚變厚1 nm 程度。這種情況’藉由在氧化膜形成室！ 07形成膜厚3 nm 的閘氧化膜後進行氧化氮處理，可將閘氧化膜厚設定成4 nm。另一方面，使用N0時，幾乎沒有因氧化氮處理而閘 氧化膜變厚的情洱。 其次’將氧化氮處理完畢的半導體晶圓1A在冷卻台1 09 冷卻到室溫之後’通過裝卸器丨丨〇而搬出氧化膜形成装置 1 00外部，搬到沉積閘極用導電膜的C VD裝置（未圖示）。 當時’责此fVD裝置連接、於氧化膜形成岸置I 〇〇後段，藉 由連續一貫處理從形成閘氧化膜到沉積閘極用導電膜’可 有效防止問氧化膜14的污染。 其次，如圖22所示，在閘氧化膜μ上部形成閘.長〇,25 μΙΏ 的閉極15。問極〗5係在半導體g板1上以CV；D法依次沉 -42- 本紙掁尺度適用中國國家標準（CNS/) Λ4$辞 ( 2ΐ〇χ 297公楚） 讀 先 Μ 讀 背 ϋέ 4 項 ί在 訂 線 462093 A7 B7 五、發明说明（) 經濟部中央標準局員工消費合作社印发 積膜厚15 0 nm的η型多晶跔臌、路t @太少卵矽膜、膜厚1：)〇 nm的非掺雜多 晶石夕膜後，以將光阻劑作爲軍墓的& 4 ,丨^ Ν π馬皁幂的乾式蝕刻將這些膜形成 圖案而形成。 其次’如圖23所示，在ρ通道.型m〇Sfet形成區域從垂 直方向及斜方向離子植入P型雜質，例如B(硼），在開極14 兩側之η型井10形成pi丨车！5_ F代, 〜 /砜P 土牛学&域16及p型半導體區域 17。此外，在n通道型M〇SFET形成區域從垂直方向及斜 方向離子植入η型雜質，例如p(磷），在問極14兩側之p 土丼11形成η-型半導體區:域18及]1型半導體區域Η。 其次’如圖24所示，非等向性蚀刻在半導體基板〗上以 CVD法沉積的氧化矽膜而在閘極14側壁形成厚度〇 1 5 口爪 程度的侧壁間隙壁20。此時，除去p型半導體區域17上 部的閘氧化膜14及n型半導體區域19上部的閘氧化膜14 。接著，在p通道型M0SFE丁形成區域離子植入p型雜質 ，例如B (硼）’在閘極14兩側之η型井1 〇形成p +型半導體 區域21。此外’在η通道型M0SFET形成區域離子植入η 型雜質’例如Ρ(磷）’在閘極14兩側之ρ型井〗丨形成^型 半導體區域22。 其次’如圖25所示，在ρ通道型MOSFET之閘極14、 Ρ型气^導體•區域2 1 (源極區域、紅極ρ域）、η通道型 MOSFET之閉極丨4、η，型半導體區域22(源極區域、汲極 區域）之各表面形成TiSi2(矽化鈦）層23。TiSi2層23係熱 處理在半導體基板1上以減:鍵（sputtering)法沉積的敘膜而 使其和半導體基板1及閘極14反後，以蝕刻除去未反應 -43- 本紙張尺度4财卿家插準（CNS/)峨格（2!(]><297公發） ----------士衣 I (請先間讀背面之注意事項声\寫本頁 訂 -it-------------
- I I 經漪部中央標隼局員工消費合作社印32 Α7 Β7 五、發明説明（41 ) 的鈦膜而形成。藉由以上製程，p通道型MOSFET(QP)及η 通道型MISFET(Qn)完成。 其後，如圖26所示，在氧化矽膜24形成連接孔25到28 ’該氧化矽膜24係在半導體基板1上以^電漿CVD法沉積 ，接著藉由將在氧化矽膜24上以濺鍍法沉積的鋁合金膜 形成圖案而形成配線29到3 1，本實施形$之CMOS製程 大致完畢。 (半導體製程B) 茲用圖27到圖32説明本實施形態之MOSFET製造方法 (LOCOS隔離製程）。本製程使用習知型之隔離取代淺渠溝 隔離（Shallow Trench Isolation)。這種情況，關於細微化雖 然有限’但有可照樣引用以往的製程的優點。半導體製程 1之ST^I或SGI(淺漕隔離）、本實施例之LOCOS隔離只要 MOSFET和其他電晶體不共有源極或汲極，原則上都以隔 離區域包圍其周圍。 首先’如圖27所示，熱處理半導體基板1而在其主面形 成膜厚10 nm程度的薄氧化矽膜2(熱氧化製程B 1)後，在 此氧化矽膜2上以CVD法沉積膜厚I 00 nm程度的氮化矽 膜〇 ^其次，如圖28所示，在氮化矽膜3上形成將元件分 離區域>1孔的光阻劑4 ’ ‘以此光（劑'4声罩幕而將氮化發 膜3形成圖案。 ' 姊其次，除去光阻劑4後，如圖29所示’藉由熱處理半導 姐基板1 ，在；^件分離區域形成場氧化膜4〇(熱氧化製程 __________ -44- 本紙張尺纽 ---------------玎-----—線 - · . (請先聞讀背面之注意Ϋ*項ίι寫本頁j 一 ：ro ·· r /‘
Q B7 A7 五、發明説明（42 (請先閱讀背面之注意事項声〜艿本貫) 其次’以使用熱磷酸的濕式蝕刻除去氮化矽膜3，使半 導體基板1表面以濕式洗滌清潔化後，在半導體基板1之 活性區域表面以和前述實施形態1同樣的方法形成膜厚5 nm以下的極薄閘氧化膜14(熱氧化製程B3)(圖32) » 膜厚5 nm以下的極薄閘氧化膜也可以在如圖3 0所示的 整批式直立氧化膜形成裝置150(氧化裝置1 ;直立整批氧 化爐）安裝如前述的觸媒方式水分生成裝置140而形成。圖 3 1顯示使用此直立氧化膜形成裝置1 5 〇的形成閘氧化膜順 序一例。這種情況的順序和圖1 5大致同樣，但晶圓的裝及 卸有一些時間上的不同。此外，其他也有説明般地，這種 情況一般成爲熱壁方式，所以實際上不氧化程度的少量氧 氣添加於淨化氣體比較重要。 其後以和前述實施形態〗同樣的方法在半導體基板1 主面上形成MOSFET。 (關於氧化製程等之共同事項） 以下’説明與夸案所揭示之各半導體製程共同可適用的 處理裝置及處理製程詳情。 娌濟部中央標率局員工消費合作社印絮 如前所述，圖9爲用於形成閘氧化膜之單片式氧化膜形 成裝置（多室方式）的概略圖。此氧化膜形成裝置1〇〇連接 於洗蘇>裝置J 〇 1後段’該#滌裝置’丨〇丨拜在形成閘氧化膜 之前，以濕式洗滌方式（也可以是乾式方式）除去半導體晶 圓1A表面 <氧化膜（一般爲表面膜藉由採用這種洗滌一 氧化一贯處理系統，可不使在洗滌裝置丨〇〗内交付洗滌處 理的半導體晶圓I A接觸大氣（而泰望的氧化性氣氛等及其 -45 卜纸張尺度適用中國國家栳準（CNS,-) Λ4規格 合（..210X 297公整） ____* 462093 A7
經濟部中央標隼局員工消費合作社印^ 他使表面狀態劣化的氣氛一般）且在短時間搬到氧化膜形 成裝置100 ’所以在除去氧化膜之後到形成閘氧化膜之間 可盡量抑制在半導體晶圓1A表面形成自然氧化膜。 乾澡處理結束的半導體晶圓i A通過緩/衝區1〇6，立即搬 到氧化膜形成裝置1〇〇。、 此氧化膜形成裝置100以多室方式構成V該多室方式例 如具備氧化膜形成室1〇7、氧化氮膜形成室1〇8、冷卻台 109、裝卸斋1 10等，裝置中央的搬運系統112具備將半導 體晶圓1A搬入、搬出上述各處理室的機器手u 3。搬運系 統1 12内部爲了盡量抑制因大氣混入而在半導體晶圓丨A表 面形成自然氧化膜，保持於氮等惰性氣體氣氛（也可以成爲 具2 ’但以惰性氣體等成爲正壓，則有防止來自外部及各 處理A的不希望氣體混合的效果）。此外，搬運系統丨12内 部爲了盡量抑制水分附著於半導體晶圓1A表面，保持於 Ppb水準的超低水分氣氛（一般良好配備的眞空系統的除氣 中所含的水分爲幾ppm以下）。搬入氧化膜形成裝置1 〇〇的 半導體晶圓1A透過機器手丨13，先以1片或2片單位（一般 提起單片時，指1片或2片單位，但指定1片單位或2片單 位時，分別指單片、2片）搬到氧化膜形成室1 〇7 a 〆 如前7斤述i圖1 1(a)爲顯尹匙化膜形成座1〇7(圖9之單片 裝置）具體結構一例的概略平面圖，圖！丨（b)爲沿著圖n 之B-B'線的截面圖（氧化裝置1 ;熱壁式單片氧化壁）。 此氧化膜形成室107具備以多重壁石英管構成之室12〇 ’在其上部及下部設置加熱半争^晶圓1A的加熱器12 la -46 - 本紙張尺度適用中國國家標皁（CNS》(‘2i〇x297公楚） ---------/------ΐτ------m • * ‘ - (請先IS讀背面之注意Ϋ"項丨^ιΐ-5本頁) 4 620 9 3 A7 五、發明説明（44 經濟部中央標隼局員工消費合作社印製
、121b(熱壁式的情況）。室12〇内部收容圓盤狀均熱戸以2 '，該圓盤狀均熱環122係使由此加熱胃ma、咖衣供應 4熱均勻分散到半導體晶圓1 A全面，在其上部裝載水平保 持半導體晶圓1A(關於垂直重力、具有以_下效果藉由大 致水平配置晶圓表面，可排.除混合氣體濃度分佈影響。此 在300 φ晶圓等大口徑化特別重用）的基座。均熱環【Η 以石英或sic(碳化矽）等耐熱材料構成，爲由室12〇壁面延 伸的支持臂124所支持。均熱環丨22附近設置熱電偶i ，孩熱電偶125係測量保持於基座丄23的半導體晶圓ia溫 度。半導體晶圓1A的加熱除了加熱器丨213、i21b的加熱 方式之外，也可以採用例如圖12 (氧化裝置2 ;燈加熱式單 片氧化爐）所示之類的燈13 〇加熱方式3這種情況，可將晶 圓放在預足位置之後開始燈加熱，—關燈，晶圓表面溫度 會急速下降，所以在熱壁情況等可減低到可幾乎無視插入 及抽出時所形成的初期氧化膜等。又，有燈添加水分時， 不僅水分導入部，，而且氧化爐本身也預熱到攝氏M0度程 度，防止結露有效。 室120壁面一部分連接將水、氧及淨化氣體導入室12〇 内的氣體導入管126 —端。此氣體導入管126他端連接於 i 後述的凋媒方式水分生成草置。氣體導人管126附近設置 具備多數貫通孔127的隔壁128，導入室120内的氣體通 過此隔壁128之貫通孔[27而均勻遍及室12〇内。室120 壁面另外一部分連接排出導入室12 0内的上述氣體的排氣 管129 —端。 J -47 本紙乐尺度適用中國國家標率（CNS》Λ4規格（‘2丨0X 297公釐） 請 讀 背 ιέ t 事· 項 f 訂 線 462093 A7 B7 五、發明説明（45 ) {#先的讀背面之注意事項再：^巧本百； 如前所述，圖13及圖14爲顯示連接於上述室12〇之觸 媒方式水分生成裝置的概略圖。此水分生成裝置14〇具備 以耐熱耐蝕性合金（例如以商品名「哈斯特洛伊（HasteU〇y) 」而聞名的鎳合金等）構成的反應-器141，在其内部收容由 Pt(銘）、Ni(鎳）或Pd(鈀）等觸.媒金屬構成的線圈142和加熱 此線圈142的加熱器143。 、' 由氫及氧構成的製程氣體和由氮或Ar(氬）等惰性氣體構 成的淨化氣體從儲氣槽144a、144b、144c通過配管145 導入上述反應器14 1。配管】45中途設置調節氣體量的質 流控制器146a 、 146b 、 146c和開關氣體流路的開關閥 147a、147b、147c，以這些精密控制導入反應器141内 的氣體量及成分比。 線 經濟部中喪標嗥局負工消費合作社印¾ 導入反應器141内的製程氣體（氫及氧）接觸加熱到350 到45 0 °C程度（例如在常壓下，在充分的氧存在下有4%以 上的氫濃度會發生氫爆炸性的燃燒，所以考慮量產裝置的 安全，認爲最好骑富氧的氫氧混合氣體導入反應器，以免 氫殘留）的線圈142而被激發，從氫分子生成氫基（H2 — 2 Η_)，從氧分子生成氧基（02 — 2 0、。這些2種基化學上極 爲活性，所以迅速反應而生成水（2 Η* + 0*— Η20)。此水 在.連接,1内和氧混合而被稀釋成低赛度，通過前述氣 體導入管126而導入氧化膜形成室107之室120。這種情 況，也可以用氬稀釋，以取代氧。即，就供應給氧化爐的 氣氛而言，爲水分1%、氬99%。 如上述的觸媒方式水分生成裝^拿140可高精度控制參與 -48 - 尺度適用中國國家標準（CNS..) Λ4規格（210X 297公釐) 462093 經濟部中央標攀局負工消费合作社印^ A7 B7 五、發明説明（46 ) 水生成之氫和氧量，所以可從ppt以下的超低濃度到幾十％ 程度的高濃度廣大範圍且高精度地控制和氧共同導入氧化 膜形成室107之室12〇的水濃度。此外，由於將製程氣體 導入反應器I41就瞬間生成水r所以可^ π時（real_time) 得到所希望的水分濃度。因 '此，可將氫和氧同時導入反應 器141内，（―般情況爲了安全會提前—些導入氧），無需 如同採用燃燒方式的習知水分生成系統一樣，在導入氫之 $導入氧。又’反應器141内的觸媒金屬若爲可使氫或氧 基團化的’則也可以使用前述金屬以外的材料。此外，觸 媒金屬除了加工成線圈狀使用之外，也可以例如加工成中 空管或細的纖維過濾器等而在其内部通過製程氣體。 在圖14中’水分產生爐140、氬感測器、過濾器、稀釋 部、淨化氣體或稀釋氣體供應部及氧化爐連接部等了防止 結露’被調溫或加熱到成爲攝氏1 4 0度程度。此處，氫感 測益係檢測未被合成而殘留之氫的感測器。此外，過滤器 係萬一在氧化爐倒發生氫燃燒等時，爲了不將此燃燒傳到 合成爐側，作爲一種隔板（orifice)起作用般地所插入的遽氣 器。淨化氣體、稀釋氣體、水分都預熱到不結露程度的溫 度（一般攝氏1 00度以上200度以下程度）而供應給氧化爐 ’但在稀釋#氣體也先預熱後和所合成的y水分混合）如圖12 的燈加熱爐，爐體.本身或被處理晶圓本身的預熱也要考慮 。這種情況，也可以利用淨化氣體預熱氧化爐内的晶圓。 燈加熱爐的情況，特別是對防止晶圓導入部結露的預熱機 構也要加以注意。任一情泥都先/如熱或調溫到攝氏140度 -49- 本紙張尺度適用中國國家標準（CNS》A4規格（21297公釐）
V (請先*閲讀背面之注意事^荠4窍本頁}
、1T ----線 462093 經濟部中央標準局員工消費合作社印掣 A7 _____ B7 ， 五、發明説明（47 ) 程度，比較有效。 一般將預定氣氛氣體以一定流量供應给氧化處理部，一 面Μ常以新的氣氛氣體補充所消耗的成分，—面以移定狀 態進行氧化製程* ..... 茲一面參照圖15，一面更.進一步説明使用上述氧化膜形 成裝置10 0 (圖9)的形成閘氧化膜順序一例c 首先，開放氧化膜形成室107(圖9)之室12〇(圖丨i), 一 面將淨化氣體（氮）導入其内部（也可以如圖15所示，爲防止 晶圓熱蝕刻等表面龜裂而將少許氧等加入淨化氣體），一面 將半導體晶圓1A裝在基座123上。將半導體晶圓ία搬入 室120之後到裝在基座123上的時間爲55秒。其後，封閉 120，接著導入淨化氣體30秒，充分進行室12〇内的氣 體交換-。基座123先以加熱器121a、I21b加熱，以便迅 速加熱半導體晶圓1A。半導體晶圓1A的加熱溫度定爲800 到900 °C的範圍内，例如850 。晶圓溫度在800 °C以下 ’則閘氧化膜品質降低。另一方面，在900。〇以上，則容 易發生晶圓的表面龜裂。 將氧和氫導入反應器141之際，不要比氧先導入氳。比 氧先導入氫，未反應的氫就流入高溫的室丨2〇内，很危險 。另一夕面♦’比氫先導入寿，此氧就流众室内，在等 待中的半導體晶圓.1A表面形成低品質的氧化膜（初期氧化 膜）。因此，氫和氧同時導入或考慮作業安全性而以比氧稍 晚的定時（0到5秒以内）導入。如此—來，就可將不希望形 成於丰導體晶圓1A表面的初期/氧化膜膜厚抑制在最小限 -50- 本紙ϋ度適用中國國家標準（CNS/) A4规神 ( 〇l〇x_297公釐—) ---------士衣·------ΐτ------.^ (请先閱讀背面之注意事項wvi,寫本頁) 462093 A7 Β7 經濟部中央標準局負工消費合作社印¾ 五、發明説明（48 ) 度 膜厚5 nm以下（同樣地畲然對於這以上厚度之問及其他 氧化膜也一定程度有效）的極薄閘氧化膜也可以在單片式 或整批式氧化膜形成裝置（氧化爐1.到3 y安裝如圖3 3 (氧化 裝置4 ;氫氣燃燒法式或氫燃燒法式氧化爐）所示的燃燒方 式水分生成裝置160而形成。 〜 這種情況’以水分生成裝置16 0使含有比較高濃度之水 的氧化種產生後，藉由將氧加入此氧化種而得到低水分濃 度之氧化種。此時’要先將閱（Vvent)設定在開，將開 (Vprocess)設定在關’到水分濃度降低到所希望的濃度爲止 不將氧化種送到氧化膜形成裝置。而且，水分濃度充分降 低之後’將閥（Vvent)切換到關，將閥（Vpr〇cess)切換到開 ，將氧化種送到氧化膜形成裝置。 在氧化膜形成裝置正前面有閥等起塵源或因設置閥而產 生死空間等，上述方式比前述觸媒方式也有不利之點，但 可實現氧化種的傅水分濃度化及抑制初期氧化膜。 (半導體製程C) 本發明之氧化膜形成方法在以下的情況也可以適用：如 圖：>4所π之以5 nm以下的薄膜厚形成具有浮置閥44和控 制閘4¾的垮閃記憶體之g道氧化膜43 g熱氧化製程c 〇或 第二閘氧化膜44(熱氧化製程C2)。 (半導體製程D) 此外，本發明之氧化膜形成方法在以下的情況也可以適 用：例如將記憶LSI和邏輯LSI^泰裝於同—半導體晶片上 -51 (讀先閱讀背面之注意^項#"艿本頁) t^----I- - · I..... m. -- 1 T 〆--3 線 '' > - Μ 公 462093 A7 B7 經濟部中央橾车局員工消費合作社印裝 五、發明説明（49 ) 的LSI ’在同—丰導體晶片上形成膜厚不同的2種以上閘 氧化膜。這種情況’當然可將膜厚5 nin以下的薄閘氧化膜 (熱氧化製程D I)和5 nm以上的比較厚閘氧化膜（熱氧化製 程D2)都用本發明之方法形成，..但也可以用本發明方法形 成膜厚薄的閘氧化膜，用習.知方法形成厚的閘氧化膜α (本案之各種氧化法之適用性） 一 關於以上所示之本案所示之觸媒水分生成熱氧化法、低 水分氧化法（包含—部分氫燃燒法式）及習知氫燃燒法式之 高水分氧化之適用性，歸納如下。 即’就適用觸媒水分生成熱氧化法、低水分氧化法而最 有效果的製程而言’可舉氧化製程A3、Β3、Cl ' C2 ' D 1等（第一類）。 雖然毛可以適用習知氫燃燒法式之高水分氧化，但就適 用觸媒水分生成熱氧化法、低水分氧化法而有效果的製程 而言，可舉氧化製程A1、Α2、Β】、Β2、D2等（第二類）。 特別是在氫燃燒法式之氧化爐和觸媒方式之氧化爐混在 一起的生產線方面，氧化膜因性質、厚度等而混用兩方法 也有實用價値。 (本案之各種氧化裝置之適用性） / 關於 >以上折示之本案所方气各種氧化裝置之適用性，歸 納如下^本案所示之氧化裝置{到4基本上哪個都可適用 於上述第一類及第二類的氧化製程。然而，因多室等而要 做精密氣氛控制時，最好利用氧化裝置1或2。 此外’關於各氧化處理裝置翱時的運轉壓力，—般在 -52- ---------A------ΐτ^--I----線· (請先JC1讀背面之注意^"項荠彡，冩本莨) ο ' \ r I - - 462093 A7 -------- B7 ， 五、發明説明（50 ) ~^- 承壓（600托到9〇〇托）下進行，但也可以在減壓下進行。這 種清况，除了容易低設定氧化速度之外，也有可減低氫爆 炸可能性等的附加效果a 此外，也可以進行高壓氧化。這種情況有以下優點：可 以比較低的溫度實現高的氧化速度。 (關於揭示之注意點） — 以上’將由本發明者完成的發明根據其實施形態加以具 體祝明，但衣發明並不限於前述實施形態’當然可在不脱 離其要旨的範圍做各種變更。 6 ·產業上利用可能性 兹簡單説明在本案所揭示之發明中由具代表性者得到的 效果如下： 根據本發明，由於可以均句膜厚再現性良好地形成膜厚 5 nm以下且高品質的極薄閘氧化膜，所以可使具有閘長 0-25 μηι或此以下的細微m〇SFET之半導體積體電路裝置 的可靠性、製造良率提高。 (諳先閲讀背面之注意事項^本頁j -Itk 旅 Μ濟部中央標隼局員工消費合作社印製 ______ _53_ 本紙張尺度剌中(CNS,)祕谈（urn97公爱） 1 '

Claims (1)

  1. Λα ABCD 620 93 第87102898號專利申請案 中文申請專利範圍修正本(90年5月) 六、申請專利範圍 年t月'^日修正/更正/補充 1 一種具有極薄之絕緣膜之半導體積體電路裝置 之製造方法，其特徵在於：係包含以下製程： (a) 在水分合成部以第一溫度使用觸媒由氧和 氫合成水分的製程； (b) 將所合成的上述水分保持氣體狀態移送到 單晶圓式氧化處理部的製程；及 (c) 在移送了上述水分的上述單晶圓式氧化處 理部中，在含氧濕式氧化性氣氛下，將晶圓 第一主面用燈加熱於較上述第一溫度為高 之第二溫度，以‘在上述第一主面上的矽表面 以熱氧化形成絕緣膜的製程。 2 .如申請專利範圍第1項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛，其組成中含有氧氣作為主要成分者。 3 .如申請專利範圍第2項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛，係在上述水分合成後，以含氧氣作 為主要氧化性成分之氣體稀釋所形成者。 4 .如申請專利範圍第3項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛，係在上述水分合成後，以含氧氣作 為主要成分之氣體稀釋所形成者。 5 .如申請專利範圍第4項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 本紙張尺度逋用中國國家梂準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本育) 訂 經濟部中央橾率局負工消費合作社印製 3 9 ο 2 6 4 ABCD 經濟部中央標準局貝工消費合作社印m 六、申請專利範圍 1 1 化 性 氣 氛 > 係 在 上 述 水 分 合 成 後 > 供 給 至 上 述 1 I 氧 化 處 理 部 之 前 ) 藉 由 稀 釋 而 形 成 者 〇 請 1 6 .如 中 請 專 利 範 圍 第 5 項 之 具 有 極 薄 之 絕 緣 膜 之 先 閲 1 1. 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 項 背 1 1 緣 膜 係 絕 緣 閘 型 場 效 晶 體 之 閘 極 絕 緣 膜 者 〇 之 注 1 意 [ 7.如 中 請 專 利 範 圍 第 6 項 之 具 有 極 薄 之 絕 緣 膜 之 事 項 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 再 填 1 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 的 膜 厚 在 5 本 頁 Τ nm 以 下 1 閘 極 長 為 0. 25 μπι 以 下 者 〇 •'w*· 1 I 8 .如 中 請 專 利 範 圍 第 7 項 之 具 有 極 薄 之 絕 緣 膜 之 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 1 1 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 的 膜 厚 > 在 3 1 訂 nm 以 下 者 〇 1 j 9. # 中 請 專 利 範 園 第 8 項 之 具 有 極 薄 之 絕 緣 膜 之 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 1 1 緣 間 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 係 快 閃 記 憶 1 體 元 件 之 隧 道 絕 緣 膜 者 0 丨 10.如 中 請 專 利 範 圍 第 8 項 之 具 有 極 薄 之 絕 緣 膜 之 1 I 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 第 1 — 溫 度 係 攝 氏 500度以下 ，第二溫度係攝氏 700 1 I 度 以 上 者 0 1 | 11.如 中 請 專 利 範 圍 第 1 項 之 具 有 極 薄 之 絕 緣 膜 之 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 供 應 給 1 I 上 述 水 分 合 成 部 的 氣 體 中 的 氧 和 氫 之 比 和 與 1 1 1 I -2 1 1 1 本紙伕尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 6 2 0 9 3 as B8 C8 D8 經濟部中央橾準局貝工消費合作社印製 六、申請專利範圍 1 1 1 水 分 合 成 對 應 的 化 學 計 量 值 實 質 上 相 等 或 氧 比 1 1 I 較 多 〇 請 I 12·如 中 請 專 利 範 圍 第 11 項 之 具 有 極 薄 之 絕 緣 膜 之 先 閱 1 導 讀 半 體 積 體 電 路 裝 置 之 製 造 方 法 ， 其 中 供 應 給 背 A 1 | 上 述 水 分 合 成 部 的 氣 體 中 之 氧 和 氫 之 比 ， 和 與 之 注 1 意 1 水 分 合 成 對 應 的 化 學 計 量 值 相 較 y 氧 比 較 多 〇 事 項 1 I 13.如 中 請 專 利 範 圍 第 1 項 之 具 有 極 薄 之 絕 緣 膜 之 再 填 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 氧 馬 本 頁 1 化 性 氣 氛 之 組 成 中 > 含 氧 氣 作 為 主 要 成 分 者 〇 1 | 14.如 中 請 專 利 範 園 第 13 項 之 具 有 極 薄 之 絕 緣 膜 之 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 y 其 中 上 述 絕 1 I 緣 膜 係 絕 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 者 〇 1 訂 15.如 中 請 專 利 範 圍 第 14項 之 具 有 極 薄 之 絕 緣 膜 之 I 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 1 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 的 膜 厚 ，在 5nm 1 1 以 下 > 閘 極 長 為 0.25μιη 以 下 者 σ 1 r ' ·. 16.如 中 請 專 利 範 圍 第 1 5 項 之 具 有 極 薄 之 絕 緣 膜 1 之 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 1 I 絕 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 係 快 閃 記 1 1 憶 體 元 件 之 隧 道 絕 緣 膜 者 〇 1 1 17,如 中 請 專 利 範 圍 第 1 5 項 之 具 有 極 薄 之 絕 緣 膜 1 | 之 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 I 1 第 一 溫 度 係 攝 氏 500 度 以 下 > 第 二 溫 度 係 攝 氏 1 800度 以 上 者 Ό 1 1 I -3. 1 1 1 本紙張尺度適用t國國家標準（CNS ) A4規格（210X297公釐） 4 經濟部中央橾隼局員工消费合作社印製 6 2 0 9 3 A8 B8 C8 D8 六、申請專利範圍 18. 六種具有極薄之絕緣膜之半導體積體電路裝置 之製造方法，其特徵在於：係包含以下製程： (a) 於第一溫度下，使用觸媒由氧和氫合成水分 的製程； (b) 將所合成的上述水分保持氣體狀態下以第 一氣體稀釋的製程；及 (c) 在上述經稀釋之濕式氧化性氣氛下，在氧化 處理部藉由將晶圓_第一主面加熱到較上述 第一溫度為高溫之第二溫度，以在上述第一 主面的矽表面以熱氧化形成閘極絕緣膜的 製程。 19. 如_請專利範圍第18項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛，係在上述水分合成後，以含氧氣作 為主要氧化性成分之氣體稀釋所形成者。 20. 如申請專利範圍第19項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛，係在上述水分合成後，以含氧氣作 為主要成分之氣體稀釋所形成者。 21. 如申請專利範圍第20項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述氧 化性氣氛的組成係以氧氣為主要成分。 22. 如申請專利範圍第21項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述閘 _ 4 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公* ) (請先閲讀背面之注意ί項再填寫本頁) 3 9 ο 2 6 A ABCD 經濟部中央棣準局貝工消費合作社印裳 六、申請專利範圍 1 1 極 絕 緣 膜 係 絕 緣 閘 型 場 效 電 晶 體 之 閘 極 絕 緣 膜 1 1 者 〇 S 请 1 I 23.如 中 請 專 利 範 圍 第 22 項 之 具 有 極 薄 之 絕 緣 膜 之 先 閎 1 I 半 導 積 讀 體 體 f^· 路 裝 置 之 製 造 方 法 ί 其 中 上 述 絕 背 ιέ 1 | 緣 閘 型 場 效 電 晶 體 之 上 述 閘 極 絕 緣 膜 的 膜 厚 之 注 1 意 | 在 5nm 以 T 荀極長為 0.25μιη以下者 7 事 項 1 I 24.如 中 請 專 利 範 圍 第 23 項 之 具 有 極 薄 之 絕 緣 膜 之 再 填 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 熱 本 頁 Ί 氧 化 係 以 單 晶 圓 式 進 行 該 時 之 上 述 晶 圓 的 加 1 I 熱 係 由 燈 所 達 成 者 0 1 1 25.如 中 請 專 利 範 圍 第 24 項 之 具 有 極 薄 之 絕 緣 膜 之 1 I 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 中 上 述 絕 1 訂 緣 閘 型 場 效 電 晶 體 之 上 述 閘 極 絕 緣 膜 的 膜 厚 9 | 在 3 nm 以 下 者 0 26‘如 中 請 專 利 範 園 第 25 項 之 具 有 極 薄 之 絕 緣 膜 之 ί i 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 其 係 一 面 供 1 .· 應 上 述 氧 化 性 氣 氛 給 上 述 晶 圓 之 上 述 第 ，— 主 面 1 周 邊 一 面 進 行 上 述 熱 氧 化 0 1 j 27.如 中 請 專 利 範 圍 第 26 項 之 具 有 極 薄 之 絕 緣 膜 之 1 1 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 ? 其 中 在 上 述 1 1 水 分 合 成 之 後 供 應 給 上 述 氧 化 處 理 部 之 前 » 1 藉 由 稀 釋 形 成 上 述 氧 化 性 氣 氛 〇 1 1 28.如 中 請 專 利 範 園 第 18 項 之 具 有 極 薄 之 絕 緣 膜 之 1 I 半 導 體 積 體 電 路 裝 置 之 製 造 方 法 1 其 中 被 供 給 1 1 I -5- 1 i 1 本紙張尺度適用中國國家梯準（CNS ) A4規格（2!0X297公釐） 4 6 2 0 9 3 8 8 8 8 ABCD 六、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 以供進行上述水分合成的氣體中的氧和氫之 比，和與水分k合成對應的化學計量值實質上相 等或氧比較多。 29. 如申請專利範圍第28項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中被供給 以供進行上述水分合成的氣體中之氧和氫之 比，和與水分合成對應的化學計量值相較，氧 比較多。 30. 如申請專利範圍第18項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中氧化性 氣氛之組成中，含氧氣作為主要成分者。 31. 如申請專利範圍第3 0項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述閘 極絕緣膜係絕緣閘型場效電晶體之閘極絕緣膜 者。 經濟部中央標準局貝工消費合作社印製 32. 如申請專利範圍第3 1項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述絕 緣閘型場效電晶體之上述閘極絕緣膜的膜厚， 在5nm以下，閘極長為0.25μιη以下者。 33. 如申請專利範圍第32項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述熱 氧化係以單晶圓式進行，該時之上述晶圓的加 熱，係由燈所達成者。 34. 如申請專利範圍第33項之具有極薄之絕緣膜之 -6- 本紙張·尺度速用中國國家標準（CNS ) Α4说格（210Χ297公釐） 3 9 ο 2 ABCD 々、申請專利範圍 半導體積體電路裝置之製造方法，其中上述熱 氧化係預先释上述晶圓預熱成不結露之程度 後，再供給含水分之氣氛氣體而實行者。 35.如申請專利範圍第34項之具有極薄之絕緣膜之 半導體積體電路裝置之製造方法，其中上述第 一溫度係攝氏500度以下，第二溫度係攝氏800 度以上者。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局負工消費合作社印装 本紙張尺度適用中國國家標準（CNS ) 規格（210X297公釐）
TW087102898A 1997-03-05 1998-02-27 Method for manufacturing semiconductor integrated circuit device having a thin insulative film TW462093B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP5078197 1997-03-05
PCT/JP1998/000892 WO1998039802A1 (fr) 1997-03-05 1998-03-04 Procede de production de circuit integre

Publications (1)

Publication Number Publication Date
TW462093B true TW462093B (en) 2001-11-01

Family

ID=12868380

Family Applications (11)

Application Number Title Priority Date Filing Date
TW090114047A TW577129B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW091102374A TWI227530B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW090114046A TW577128B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW091102375A TWI227531B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW094103535A TWI278932B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW093110289A TWI250583B (en) 1997-03-05 1998-02-27 Manufacturing method for semiconductor integrated circuit device
TW089119829A TW471068B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device with insulation film
TW087102898A TW462093B (en) 1997-03-05 1998-02-27 Method for manufacturing semiconductor integrated circuit device having a thin insulative film
TW096101926A TW200746302A (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW095107658A TWI278933B (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW091102373A TWI233164B (en) 1997-03-05 1998-02-27 Method of making semiconductor integrated circuit device

Family Applications Before (7)

Application Number Title Priority Date Filing Date
TW090114047A TW577129B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW091102374A TWI227530B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW090114046A TW577128B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device
TW091102375A TWI227531B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW094103535A TWI278932B (en) 1997-03-05 1998-02-27 Manufacturing method of semiconductor integrated circuit device
TW093110289A TWI250583B (en) 1997-03-05 1998-02-27 Manufacturing method for semiconductor integrated circuit device
TW089119829A TW471068B (en) 1997-03-05 1998-02-27 Method for fabricating semiconductor integrated circuit device with insulation film

Family Applications After (3)

Application Number Title Priority Date Filing Date
TW096101926A TW200746302A (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW095107658A TWI278933B (en) 1997-03-05 1998-02-27 Method of making semiconductor IC device
TW091102373A TWI233164B (en) 1997-03-05 1998-02-27 Method of making semiconductor integrated circuit device

Country Status (6)

Country Link
US (14) US6239041B1 (zh)
EP (1) EP0973191A4 (zh)
KR (5) KR100544260B1 (zh)
CN (8) CN1508861A (zh)
TW (11) TW577129B (zh)
WO (1) WO1998039802A1 (zh)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577129B (en) * 1997-03-05 2004-02-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
JPH10335652A (ja) * 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US7923383B2 (en) * 1998-05-21 2011-04-12 Tokyo Electron Limited Method and apparatus for treating a semi-conductor substrate
JP2001305368A (ja) * 2000-04-21 2001-10-31 Shin Etsu Chem Co Ltd 光導波路基板の製造方法
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
US6554002B2 (en) * 2001-02-21 2003-04-29 United Microelectronics Corp. Method for removing etching residues
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
US7049187B2 (en) 2001-03-12 2006-05-23 Renesas Technology Corp. Manufacturing method of polymetal gate electrode
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
US6764907B2 (en) * 2002-02-19 2004-07-20 Bart J. Van Zeghbroeck Method of fabricating self-aligned silicon carbide semiconductor devices
US7151048B1 (en) 2002-03-14 2006-12-19 Cypress Semiconductor Corporation Poly/silicide stack and method of forming the same
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6887736B2 (en) * 2002-06-24 2005-05-03 Cermet, Inc. Method of forming a p-type group II-VI semiconductor crystal layer on a substrate
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US7189652B1 (en) * 2002-12-06 2007-03-13 Cypress Semiconductor Corporation Selective oxidation of gate stack
US6844082B2 (en) * 2003-04-28 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gas distribution plate with anodized alumnium coating
JP3965167B2 (ja) 2003-07-04 2007-08-29 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US7371637B2 (en) * 2003-09-26 2008-05-13 Cypress Semiconductor Corporation Oxide-nitride stack gate dielectric
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20050284572A1 (en) * 2004-06-29 2005-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Heating system for load-lock chamber
US20070111372A1 (en) * 2004-07-20 2007-05-17 Cermet, Inc. Methods of forming a p-type group ii-vi semiconductor crystal layer on a substrate
US7303092B2 (en) * 2004-12-28 2007-12-04 Kimberly-Clark Worldwide, Inc. Wet wipe package
US20060266793A1 (en) * 2005-05-24 2006-11-30 Caterpillar Inc. Purging system having workpiece movement device
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US7723154B1 (en) 2005-10-19 2010-05-25 North Carolina State University Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
US20070256599A1 (en) * 2005-12-16 2007-11-08 Jack Rigsby Inorganic Composite Material And Manufacturing Process
US20070261329A1 (en) * 2005-12-16 2007-11-15 Jack Rigsby Inorganic Composite Building Panel
EP1801843B1 (de) * 2005-12-22 2013-07-03 Applied Materials GmbH & Co. KG Anlage und Verfahren zur Behandlung von Substraten
DE102005061563A1 (de) * 2005-12-22 2007-07-19 Applied Materials Gmbh & Co. Kg Anlage zur Behandlung von Substraten und Verfahren
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
JP4620654B2 (ja) * 2006-12-25 2011-01-26 株式会社日立製作所 半導体集積回路装置の製造方法
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7951728B2 (en) 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
JP2010087475A (ja) * 2008-09-03 2010-04-15 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び製造装置
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
KR101258630B1 (ko) * 2008-11-21 2013-04-26 고쿠리츠다이가쿠호진 나가오카기쥬츠가가쿠다이가쿠 기판 처리 방법 및 기판 처리 장치
WO2010058812A1 (ja) * 2008-11-21 2010-05-27 国立大学法人長岡技術科学大学 基板処理装置
DE102009003393A1 (de) * 2009-01-27 2010-07-29 Schott Solar Ag Verfahren zur Temperaturbehandlung von Halbleiterbauelementen
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5520552B2 (ja) * 2009-09-11 2014-06-11 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
CN102612736A (zh) * 2009-10-06 2012-07-25 瑞萨电子株式会社 半导体器件及其制造方法
TWI497854B (zh) * 2009-10-08 2015-08-21 Truelight Corp 氧化侷限式面射型雷射製作方法
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101835300B1 (ko) 2009-12-08 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8274081B2 (en) * 2010-03-22 2012-09-25 Micron Technology, Inc. Semiconductor constructions
US7829376B1 (en) 2010-04-07 2010-11-09 Lumenz, Inc. Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US8927363B2 (en) * 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
EA032058B1 (ru) * 2014-12-17 2019-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Способ термического окисления кремниевых пластин
JP6947914B2 (ja) * 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN108031836B (zh) * 2018-01-22 2019-12-03 北京大学 一种金属-金属氧化物纳米复合材料的制备方法
KR102160552B1 (ko) * 2018-02-28 2020-09-28 최영준 절연막 형성 방법 및 절연막 제조장치
CN108447770B (zh) * 2018-03-08 2020-07-28 清华大学 二氧化硅薄膜的制备方法
JP7278111B2 (ja) 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
CN111785612B (zh) * 2020-08-21 2022-05-17 中电晶华(天津)半导体材料有限公司 一种vdmos功率器件用二氧化硅层的制备方法
US11972942B2 (en) * 2021-09-23 2024-04-30 Texas Instruments Incorporated Gate oxide fabrication and system

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853A (en) * 1849-11-06 Improvement in seed-planters
US9813A (en) * 1853-06-28 Refrigerator for cooling liquids
US24870A (en) * 1859-07-26 Improvement in sewing-machines
US4315A (en) * 1845-12-16 Cylindrical type-setting
US42344A (en) * 1864-04-19 Oeein h
US19419A (en) * 1858-02-23 Cttlinaby ladle
US10975A (en) * 1854-05-30 Improvement in sewing-machines
US3857927A (en) * 1972-05-26 1974-12-31 Rockwell International Corp System and method including a catalyst bed for combining hydrogen and oxygen gases
US4139658A (en) * 1976-06-23 1979-02-13 Rca Corp. Process for manufacturing a radiation hardened oxide
US4119706A (en) * 1976-10-12 1978-10-10 Engelhard Minerals & Chemicals Corporation Method of catalytically recombining radiolytic hydrogen and radiolytic oxygen
US4199706A (en) * 1977-09-02 1980-04-22 Zenith Radio Corporation Spring-loaded resistor terminal
US4139858A (en) 1977-12-12 1979-02-13 Rca Corporation Solar cell with a gallium nitride electrode
JPS553820A (en) 1978-06-22 1980-01-11 Agency Of Ind Science & Technol Oxide catalyst for catalytic combustion of hydrogen
JPS5541805A (en) 1978-09-18 1980-03-24 Tanaka Kikinzoku Kogyo Kk Platinum group oxidation catalyst and preparation thereof
JPS56126650A (en) * 1980-03-07 1981-10-03 Fuji Heavy Ind Ltd Air-fuel ratio controlling apparatus
JPS6234166Y2 (zh) * 1980-07-28 1987-09-01
JPS5749895A (en) 1980-09-10 1982-03-24 Hitachi Ltd Catalyst structure of recombiner
CA1141522A (en) * 1980-11-03 1983-02-22 Karl T. Chuang Method of combining gaseous hydrogen and oxygen
JPS5819599A (ja) 1981-07-28 1983-02-04 株式会社東芝 放射性気体廃棄物処理系の再結合器用加熱装置
US4376796A (en) * 1981-10-27 1983-03-15 Thermco Products Corporation Processing silicon wafers employing processing gas atmospheres of similar molecular weight
JPS59132136A (ja) 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS60107840A (ja) 1983-11-16 1985-06-13 Hitachi Ltd 半導体素子の製造法
JPS60247933A (ja) 1984-05-23 1985-12-07 Oki Electric Ind Co Ltd 半導体製造装置
JPS6124967A (ja) * 1984-07-13 1986-02-03 大同酸素株式会社 高純度窒素ガス製造装置
US4579723A (en) * 1985-03-28 1986-04-01 The Boc Group, Inc. Methods for purifying inert gas streams
JPS62198128A (ja) 1986-02-26 1987-09-01 Toshiba Corp シリコン酸化膜形成方法及び装置
JPS6385630A (ja) 1986-09-30 1988-04-16 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
CH674003A5 (zh) * 1987-03-11 1990-04-30 Bbc Brown Boveri & Cie
JPH01319940A (ja) 1988-06-22 1989-12-26 Kimmon Mfg Co Ltd 外部燃焼酸化装置
WO1990013911A1 (en) * 1989-05-07 1990-11-15 Tadahiro Ohmi Method of forming oxide film
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US6110531A (en) * 1991-02-25 2000-08-29 Symetrix Corporation Method and apparatus for preparing integrated circuit thin films by chemical vapor deposition
JPH0519746A (ja) 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 画像位置決定装置
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH05114740A (ja) 1991-10-23 1993-05-07 Kawasaki Steel Corp 半導体装置の製造方法
EP0614216A4 (en) 1991-11-22 1994-11-30 Tadahiro Ohmi APPARATUS FOR FORMING AN OXIDE FILM, HOT PROCESSING APPARATUS, SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF.
JP3535876B2 (ja) 1991-11-22 2004-06-07 財団法人国際科学振興財団 半導体装置及びその製造方法
JPH05141871A (ja) 1991-11-22 1993-06-08 Tadahiro Omi 熱処理装置
JP3129338B2 (ja) * 1991-11-29 2001-01-29 忠弘 大見 酸化膜形成装置
JPH05144804A (ja) 1991-11-22 1993-06-11 Tadahiro Omi 半導体装置の製造方法
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
JP3331636B2 (ja) * 1992-10-05 2002-10-07 忠弘 大見 水分発生方法
JP3207943B2 (ja) * 1992-11-17 2001-09-10 忠弘 大見 低温酸化膜形成装置および低温酸化膜形成方法
JPH06163423A (ja) * 1992-11-18 1994-06-10 Fujitsu Ltd 半導体製造装置
JP3310386B2 (ja) * 1993-05-25 2002-08-05 忠弘 大見 絶縁酸化膜の形成方法及び半導体装置
JPH0710935A (ja) 1993-06-25 1995-01-13 Kanegafuchi Chem Ind Co Ltd グラフト共重合体及び該グラフト共重合体を含有してなるポリオレフィン系樹脂組成物
JP3081886B2 (ja) * 1993-06-30 2000-08-28 東京エレクトロン株式会社 成膜方法
JPH0811976B2 (ja) 1993-06-30 1996-02-07 光精工株式会社 円錐摩擦車式変速比連続可変変速機
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
JP3277421B2 (ja) * 1993-10-19 2002-04-22 ソニー株式会社 加熱処理装置および熱処理方法
US5777300A (en) * 1993-11-19 1998-07-07 Tokyo Electron Kabushiki Kaisha Processing furnace for oxidizing objects
JPH07155069A (ja) 1993-12-09 1995-06-20 Kubota Corp 杭打ち装置
JP3256059B2 (ja) 1993-12-27 2002-02-12 株式会社日立製作所 半導体装置の製造方法
JPH07273101A (ja) 1994-03-31 1995-10-20 Tokyo Electron Ltd 枚葉式熱処理装置
JPH07283210A (ja) 1994-04-01 1995-10-27 Sony Corp 絶縁膜形成装置及び絶縁膜形成方法
JPH07297201A (ja) 1994-04-20 1995-11-10 Sony Corp 半導体基板の熱処理方法及び熱処理装置
JPH07297181A (ja) 1994-04-20 1995-11-10 Sony Corp 熱酸化処理方法及び熱酸化処理装置
JPH07321102A (ja) 1994-05-26 1995-12-08 Sony Corp 半導体装置の製造方法
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
JPH0851205A (ja) 1994-08-08 1996-02-20 Ricoh Co Ltd 半導体装置の製造方法
JP3453223B2 (ja) 1994-08-19 2003-10-06 東京エレクトロン株式会社 処理装置
JP3805825B2 (ja) * 1995-09-19 2006-08-09 株式会社東芝 絶縁膜の形成方法
US5786263A (en) 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH0990092A (ja) 1995-09-20 1997-04-04 Hitachi Ltd 原子炉格納容器
JP2636817B2 (ja) 1995-10-27 1997-07-30 株式会社日立製作所 枚葉式薄膜形成法および薄膜形成装置
JP3423131B2 (ja) 1995-11-20 2003-07-07 東京エレクトロン株式会社 熱処理装置及び処理装置
US5629536A (en) * 1995-11-21 1997-05-13 Motorola, Inc. High voltage current limiter and method for making
JPH09153489A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09172011A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 酸化膜形成方法
JP3110465B2 (ja) * 1996-01-29 2000-11-20 株式会社 フジキン 水分発生用反応炉と水分発生用反応炉の温度制御方法及び白金コーティング触媒層の形成方法
US5686345A (en) * 1996-01-30 1997-11-11 International Business Machines Corporation Trench mask for forming deep trenches in a semiconductor substrate, and method of using same
JPH11186255A (ja) 1996-11-29 1999-07-09 Sony Corp シリコン酸化膜の形成方法
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
TW577129B (en) * 1997-03-05 2004-02-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
JP3393031B2 (ja) 1997-03-26 2003-04-07 忠弘 大見 水分発生用反応炉
JP3644790B2 (ja) * 1997-04-28 2005-05-11 忠弘 大見 水分発生用反応炉
JPH10284484A (ja) 1997-04-04 1998-10-23 Sony Corp シリコン酸化膜の形成方法
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP3808975B2 (ja) * 1997-06-17 2006-08-16 忠弘 大見 半導体製造用水分の発生方法
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
US6037273A (en) * 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JP3757566B2 (ja) 1997-08-21 2006-03-22 ソニー株式会社 シリコン酸化膜の形成方法及び酸化膜成膜装置
JPH1174264A (ja) 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
US5935650A (en) * 1997-10-17 1999-08-10 Lerch; Wilfried Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
JPH11135492A (ja) 1997-11-04 1999-05-21 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench
JPH11162970A (ja) 1997-11-25 1999-06-18 Sony Corp 酸化膜の形成方法
JP3588994B2 (ja) 1997-11-27 2004-11-17 ソニー株式会社 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP3644810B2 (ja) * 1997-12-10 2005-05-11 株式会社フジキン 少流量の水分供給方法
JPH11186248A (ja) 1997-12-22 1999-07-09 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
JP3563950B2 (ja) * 1998-01-06 2004-09-08 株式会社ルネサステクノロジ 水素含有排ガス処理装置
JPH11204517A (ja) 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JPH11233508A (ja) 1998-02-13 1999-08-27 Sony Corp 絶縁膜の形成方法
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
SE516755C2 (sv) * 1999-12-16 2002-02-26 Inmotion Technologies Ab Drivenhet för elektriska motorer innefattande ett kretskort med kraftdistributionsstavar.
US6579889B2 (en) * 2000-06-22 2003-06-17 Merck & Co., Inc. Substituted isonipecotyl derivatives as inhibitors of cell adhesion

Also Published As

Publication number Publication date
KR100544259B1 (ko) 2006-01-23
KR20000075974A (ko) 2000-12-26
CN1115720C (zh) 2003-07-23
US7250376B2 (en) 2007-07-31
TW200525644A (en) 2005-08-01
CN1249850A (zh) 2000-04-05
TW200625454A (en) 2006-07-16
EP0973191A1 (en) 2000-01-19
TWI233164B (en) 2005-05-21
KR20050103253A (ko) 2005-10-27
US20040157468A1 (en) 2004-08-12
TWI250583B (en) 2006-03-01
US7008880B2 (en) 2006-03-07
KR100544257B1 (ko) 2006-01-23
TW577129B (en) 2004-02-21
TWI278932B (en) 2007-04-11
US6855642B2 (en) 2005-02-15
EP0973191A4 (en) 2005-07-06
US20040161945A1 (en) 2004-08-19
US6569780B2 (en) 2003-05-27
TWI227530B (en) 2005-02-01
US6596650B2 (en) 2003-07-22
CN1521810A (zh) 2004-08-18
US20010009813A1 (en) 2001-07-26
WO1998039802A1 (fr) 1998-09-11
CN100364056C (zh) 2008-01-23
TWI227531B (en) 2005-02-01
CN1290163C (zh) 2006-12-13
US6518201B1 (en) 2003-02-11
US20010006853A1 (en) 2001-07-05
KR20050103254A (ko) 2005-10-27
US20030219995A1 (en) 2003-11-27
US6528431B2 (en) 2003-03-04
US20020004315A1 (en) 2002-01-10
CN1521815A (zh) 2004-08-18
CN1508854A (zh) 2004-06-30
US20010010975A1 (en) 2001-08-02
CN1495859A (zh) 2004-05-12
CN1317744C (zh) 2007-05-23
US20050208731A1 (en) 2005-09-22
TW200415729A (en) 2004-08-16
CN1508861A (zh) 2004-06-30
TWI347638B (zh) 2011-08-21
US6518202B2 (en) 2003-02-11
US20050227501A1 (en) 2005-10-13
TW577128B (en) 2004-02-21
TWI278933B (en) 2007-04-11
KR20050103255A (ko) 2005-10-27
KR100544260B1 (ko) 2006-01-23
CN1521812A (zh) 2004-08-18
KR20050103252A (ko) 2005-10-27
US20040157467A1 (en) 2004-08-12
CN100533705C (zh) 2009-08-26
US20080045027A1 (en) 2008-02-21
KR100544258B1 (ko) 2006-01-23
TW200746302A (en) 2007-12-16
CN1521825A (zh) 2004-08-18
TW471068B (en) 2002-01-01
US7053007B2 (en) 2006-05-30
US6962881B2 (en) 2005-11-08
KR100551650B1 (ko) 2006-02-13
US6417114B2 (en) 2002-07-09
US7799690B2 (en) 2010-09-21
CN1327489C (zh) 2007-07-18
US6962880B2 (en) 2005-11-08
US6239041B1 (en) 2001-05-29
US20020009898A1 (en) 2002-01-24

Similar Documents

Publication Publication Date Title
TW462093B (en) Method for manufacturing semiconductor integrated circuit device having a thin insulative film
JP4550039B2 (ja) 半導体集積回路装置の製造方法
JP4085068B2 (ja) 半導体集積回路装置の製造方法
JP2004221606A (ja) 半導体集積回路装置の製造方法
JP2007096335A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent