KR100544260B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

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Abstract

본원 발명의 반도체 집적 회로 장치의 제조 방법은, 촉매 작용에 의해서 수소와 산소로부터 생성시킨 물을 저농도로 포함하는 산화종을 반도체 웨이퍼의 주요면 또는 그 근방에 공급하고, 산화막 형성의 재현성 및 산화막 두께의 균일성이 확보될 수 있을 정도의 산화막 성장 속도로 반도체 웨이퍼의 주요면에, MOS 트랜지스터의 게이트 절연막이 되는 막 두께 5㎜ 이하의 얇은 산화막을 형성한다.
반도체 장치 제조 방법, MOSFET, 게이트 산화막, 산화, 촉매 작용

Description

반도체 집적 회로 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 2는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 3은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 4는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 5는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 6은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 7은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 8은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 9는 게이트 산화막의 형성에 사용하는 매엽식 산화막 형성 장치의 개략도.
도 10은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 11a는 산화막 형성실의 구성의 일례를 나타내는 개략 평면도, 도 11b는 도 11a의 B-B'선을 따라 절취한 단면도.
도 12a는 산화막 형성실의 구성의 다른 예를 나타내는 개략 평면도, 도 12b는 도 12a의 B-B'선을 따라 절취한 단면도.
도 13은 산화막 형성실의 챔버에 접속된 촉매 방식의 수분 생성 장치를 나타내는 개략도.
도 14는 도 13의 일부를 확대해서 나타내는 개략도.
도 15는 게이트 산화막 형성의 시퀀스의 일례를 나타내는 설명도.
도 16은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 17은 산화막 성장 속도에 대한 수분 농도의 의존성을 나타내는 그래프.
도 18은 MOS 다이오드의 산화막 초기 내압에 대한 수분 농도의 의존성을 나타내는 그래프이다.
도 19는 MOS 다이오드의 전극 간에 정전류를 흘릴 때의 전압 변화량에 대한 수분 농도의 의존성을 나타내는 그래프.
도 20은 게이트 산화막의 웨이퍼면 내에서의 막 두께 분포를 나타내는 설명도.
도 21은 게이트 산화막의 성분의 내역을 나타내는 그래프.
도 22는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 23은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 24는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 25는 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 26은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 27은 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 28은 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 29는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 30은 산화막 형성실의 구성의 다른 예를 나타내는 단면도.
도 31은 게이트 산화막 형성의 시퀀스의 일례를 나타내는 설명도.
도 32는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 33은 본 발명에 따른 산화막 형성 방법의 다른 예를 나타내는 개략도.
도 34는 본 발명에 따른 반도체 집적 회로 장치의 제조 방법의 다른 예를 나타내는 주요부 단면도.
본 발명은 반도체 집적 회로 장치(반도체 장치 등)의 제조 방법에 관한 것으로, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 게이트 산화막(절연막)의 형성에 적용하는데 유효한 기술에 관한 것이다.
초기의 반도체 산업에서는 산소 등의 캐리어 가스를 버블러(Bubbler) 내의 수중을 통과시키는 버블링(Bubbling)이 널리 적용되어 있었다. 이 방법은 넓은 수분 범위를 커버할 수 있는 등의 이점은 있었지만 오염의 문제를 회피할 수 없어 최근에는 거의 사용하지 않고 있다. 따라서, 지금까지는 이 버블러의 결점을 회피하는 것으로서 산수소 연소법식 즉, 파이로 방식(Pyrogenic system)이 널리 보급되어 있다.
(종래 기술 문헌의 개시 등)
본원의 대상이 되는 열산화의 개량 및 그를 위한 수분 생성 방법에 관해서는 이하와 같은 선행 기술이 알려져 있다.
(1) 오오미(Ohmi)의 특개평 6-163517호 공보에는 반도체 프로세스의 저온화를 위한 저온 산화 기술이 개시되어 있다. 동 공보의 실시예 1에서는 아르곤 약 99%, 산소 약 1%로 이루어지는 가스 분위기에 수소를 100ppm 내지 1%까지 첨가하여, 수소의 연소 온도 섭씨 700도 이하 즉, 섭씨 450도 이하에서 스테인레스 촉매의 작용으로 수증기를 얻는 방법이 개시되어 있다. 또한, 동 공보의 실시예 2에서 산소 99%, 촉매에 의해 생성된 수증기 1%로 이루어지는 분위기 중에서, 상압 또는 고압 하에서 섭씨 600도의 산화 온도에서의 실리콘의 열산화가 개시되어 있다.
(2) 특개평 7-321102호 공보(요시꼬시; Yosikoshi)에는, 수분으로 인한 각종 문제를 회피하기 위해서 매우 낮은 수분 농도, 즉 0.5ppm 정도의 매우 낮은 수분 영역 또는 건조 영역에서의 산화 온도 섭씨 850도의 실리콘 표면의 고온 열산화가 개시되어 있다.
(3) 혼마(Honma) 등의 특개소 60-107840호 공보에는, 건식 산화의 환경 수분에 의한 수분량의 변동을 저감하기 위해서 종래의 방법에 의해 생성한 수십 ppm 정도의 미소 수분을 의도적으로 첨가하는 실리콘의 열산화 방법이 개시되어 있다.
(4) 특개평 5-152282호 공보(오오미 I; Ohmi I)는 상기한 석영관 선단(tip)으로부터의 파티클(particle)의 발생을 방지하기 위해서, 수소 가스 도입관의 내면을 Ni(니켈) 또는 Ni 함유 재료로 구성함과 함께, 수소 가스 도입관을 가열하는 수단을 구비한 열산화 장치를 개시하고 있다. 이 열산화 장치는 300℃ 이상으로 가열한 수소 가스 도입관 내의 Ni(또는 Ni 함유 재료)에 수소를 접촉시켜서 수소 활 성종을 생기게하고, 이 수소 활성종과 산소(또한 산소를 포함하는 가스)를 반응시킴으로써 물을 생성한다. 즉, 연소를 수반하지 않은 촉매 방식으로 물을 생성하므로 수소 도입 석영관의 선단이 녹아서 파티클을 발생하는 일이 없다.
(5) 특개평 6-115903호 공보(오오미 II; Ohmi II)에는 산소, 수소 및 불활성 가스를 혼합하여 제1 혼합 가스를 작성하는 혼합 가스 작성 공정과, 수소 및 산소를 래디컬화할 수 있는 촉매 작용을 갖는 재료로 구성된 반응로관 내에 제1 혼합 가스를 도입함과 함께 반응로관 내를 가열함으로써, 제1 혼합 가스에 포함되는 수소와 산소를 반응시켜서 물을 발생시키는 수분 발생 공정으로 이루어지는 촉매 방식의 수분 발생 방법을 개시하고 있다.
이 방법에 따르면, 수소와 산소를 반응시키는 반응관에 반응을 저온화하는 촉매 재료를 사용하였기 때문에, 반응 온도가 저온화하고 그 결과, 저온에서 수분 발생이 가능해진다. 따라서, 수소, 산소, 불활성 가스의 혼합 가스를 가열한 반응관에 공급한 경우, 반응관 내에서 500℃ 이하의 온도에서 완전히 수소와 산소가 반응하기 때문에, 연소 방식보다도 낮은 온도에서 수분을 포함한 가스가 얻어진다.
또한 이 때, 가스 접촉부에서 플라스틱 재료를 전부 배제하여 금속 재료만을 사용하고, 또한 금속 표면에 대하여 패시베이션 처리를 실시한 경우에는 표면으로부터의 방출 가스(수분, 탄화 수소 등)가 매우 적기 때문에, 보다 고청정화된 수분을 보다 높은 정밀도로, 그리고 광범위(ppb 내지 %)한 농도로 발생시키는 것이 가능해진다. 패시베이션 처리는 전해 연마 혹은 전해 복합 연마를 실시한 스테인레스강을 불순물 농도가 수ppb 이하의 산화성 혹은 약산화성 분위기 중에서 열처리함 으로써 행한다.
(6) 특개평 5-141871호 공보(오오미 Ⅲ; Ohmi Ⅲ)는 피처리물을 반출/반입하기 위한 개폐 가능한 개구부와, 가스를 내부에 도입하기 위한 가스 도입구를 갖는 로 코어관과, 로 코어관 내부를 가열하기 위한 로 코어관 가열 수단과, 가스 도입구에 연통시켜서 접속된 가스 도입관과, 가스 도입관을 가열하기 위한 가열 수단을 적어도 구비하며, 가스 도입관 중 적어도 내표면이 Ni(또는 Ni 함유 재료)로 이루어지는 열처리 장치를 개시하고 있다.
이 열산화 장치는 로 코어관의 내부에 배치된 피처리물의 위치보다도 상류측에 수소 가스 또는 수소를 포함하는 가스로부터 플라즈마를 수반하는 일 없이 수소 활성종을 생성시키기 위한 수소 활성종 발생 수단을 설치하고, 이 수소 활성종 발생 수단에 수소 가스 또는 수소를 포함하는 가스를 도입하여 수소 활성종을 생성시킨다. 그러므로, 로 코어관 내에 피처리물로서 예를 들면 산화막이 형성된 실리콘 기판을 배치해두면, 수소 활성종이 산화막 내를 확산하고, 산화막 내 및 산화막/실리콘 계면의 댕글링 결합(dangling bond)을 종단하므로, 높은 신뢰성의 게이트 산화막을 얻는 것을 기대할 수 있다.
(7) 오오미(Ohmi)의 특개평 5-144804호 공보에는 니켈 촉매에 의해 생성한 수소 활성종에 의한 실리콘 산화막의 열처리 기술이 개시되어 있다.
(8) 나까무라(Nakamura) 등의 1993년 12월 1일부터 2일에 행해진 전기 화학 협회 전자 재료 위원회 주최 반도체 집적 회로 기술 제45회 심포지움 강연론 문집 128페이지 내지 133페이지에는 플래시 메모리의 터널 산화막에 응용하기 위한 촉매 에 의해 생성한 수소 래디컬과 수분에 의한 수소를 주 성분으로 하는 강환원성 분위기 하에서의 실리콘 산화 프로세스가 개시되어 있다.
(9) 오오미(Ohmi)의 특개평 6-120206호 공보에는 선택 에피택셜 성장 영역을 절연 분리하는 절연막의 니켈 촉매에 의해 생성한 수소 활성종에 의한 신터링 기술이 개시되어 있다.
(10) 고바야시(Kobayashi) 등의 특개소 59-132136호 공보에는 통상의 방법에 의해 생성된 수분과 수소의 산화 환원 혼합 분위기에서의 실리콘과 내화성 금속(refractory metal)의 산화 환원 프로세스가 개시되어 있다.
(종래 기술 및 본 발명에 따른 고찰 등)
디프 서브 미크론 설계 룰(deep submicron design rule)에 따라 제조되는 최선단의 MOS 디바이스는, 미세화된 소자의 전기 특성을 유지하기 위해서 게이트 산화막을 10㎚ 이하의 매우 얇은 막 두께로 형성하는 것이 요구된다. 예를 들면, 게이트 길이가 0.35㎛인 경우, 요구되는 게이트 산화막 두께는 9㎚ 정도이지만, 게이트 길이가 0.25㎛가 되면 4㎚ 정도까지 얇아질 것으로 예상된다.
일반적으로, 열산화막의 형성은 건조 산소 분위기 중에서 행해지지만, 게이트 산화막을 형성하는 경우에는 막 중의 결함 밀도를 저감시킬 수 있다는 이유에서, 종래부터 습식 산화법(일반적으로 수분 분압비 수십% 이상)이 이용되어 왔다. 이 습식 산화법에서는 산소 분위기 중에서 수소를 연소시켜서 물을 생성하고, 이 물을 산소와 함께 반도체 웨이퍼(집적 회로 제조용 웨이퍼 또는 단순하게 집적 회 로 웨이퍼)의 표면에 공급하여 산화막을 형성하지만 수소를 연소시키기 때문에, 폭발의 위험을 회피하기 위해서 미리 산소를 충분하게 흘리고나서 수소에 점화하고 있다. 또한, 산화종인 물+산소 혼합 가스의 수분 농도를 40% 정도(전체 분위기 압력에 차지하는 수분의 분압)까지 높게 하고 있다.
그러나, 상기한 연소 방식은 석영 제품의 수소 가스 도입관의 선단에 부착한 노즐로부터 분출하는 수소에 점화하여 연소를 행하기 때문에, 수소의 량을 지나치게 저하하면 화염이 노즐에 지나치게 근접하기 때문에, 그 열로 노즐이 녹아서 파티클이 발생하고, 이것이 반도체 웨이퍼의 오염원이 된다는 문제가 지적되고 있다(또한 반대로, 수소의 량을 지나치게 늘리면 화염이 연소관의 단부에 도달하고, 거기의 석영벽을 녹여 파티클의 원인이 되거나 불꽃이 벽면에서 냉각되어 없어져 버리는 등, 안전면에서의 문제가 있다). 또한, 상기한 연소 방식은 산화종인 물+산소 혼합 가스의 수분 농도가 높기 때문에, 게이트 산화막 중에 수소나 OH기가 받아들여져 박막 중이나 실리콘 기판과의 계면에 Si-H 결합이나 Si-OH 결합 등의 구조 결함이 생기기 쉽다. 이들의 결합은 핫 캐리어 주입 등의 전압 스트레스의 인가에 의해 절단되어 전하 트랩을 형성함으로써, 임계치 전압의 변동 등 막의 전기 특성의 저하를 야기하는 원인이 된다.
또, 이들에 대한 상세한 상황 및 새로운 촉매에 의한 물합성 장치의 개량의 상세에 대해서는, 본원 발명자에 의한 특개평 9-172011호 공보 및 본 발명자 및 오오미 등에 의한 국제 공개된 국제 출원 PCT/JP97/00188(국제 출원일 1997. 1. 27)에 자세하게 진술되고 있다.
본 발명자가 검토한 바에 따르면, 종래의 산화막 형성 방법은 고품질로, 또한 막 두께가 5㎚ 이하(5㎚ 이상에 대해서도 마찬가지의 효과를 기대할 수 있는 것은 물론이다)의 극박(極薄) 게이트 산화막을 균일한 막 두께로 재현성좋게 형성하는 것이 곤란하다. 물론, 그 이상의 막 두께의 경우에도 각종 불충분한 점이 있다.
극박의 산화막을 균일한 막 두께로 재현성좋게 형성하기 위해서는, 비교적 두꺼운 산화막을 형성할 때에 비해서 산화막 성장 속도를 내리고, 보다 안정적인 산화 조건에서 성막을 행할 필요가 있지만, 예를 들면 상기한 연소 방식을 이용한 산화막 형성 방법은 산화종인 물+산소 혼합 가스의 수분 농도가 18% 내지 40% 정도의 고농도 범위 내에서만 제어할 수 있다. 그 때문에, 산화막 성장 속도가 빠르고, 얇은 산화막의 경우는 매우 짧은 시간에 막이 형성되게 된다. 한편, 산화막 성장 속도를 내리고자 하여 웨이퍼 온도를 800℃이하로 내려서 산화를 행하면 막의 품질이 저하한다(섭씨 800도 이하의 온도 영역에서도 그 외의 파라메터를 적절하게 조정하면 본 발명을 적용할 수 있는 것은 물론이다).
또한, 청정한 산화막을 형성하기 위해서는 반도체 웨이퍼의 표면에 형성되어 있는 저품질의 산화막을 미리 습식 세정으로 제거할 필요가 있지만, 이 습식 세정 공정으로부터 산화 공정으로 반송하는 과정에서 웨이퍼의 표면에 얇은 자연 산화막이 불가피하게 형성된다. 또한 산화 공정에서는, 본래의 산화가 행해지기 전에 산화종 중의 산소와의 접촉에 의해서 웨이퍼 표면에 원하지 않은 초기 산화막이 형성된다. 특히, 연소 방식을 이용한 산화막 형성 방법의 경우는 수소가 폭발할 위험 을 회피하기 위해서 미리 산소를 충분하게 흘리고나서 수소를 연소시키므로, 웨이퍼 표면이 산소에 노출되는 시간이 길어져, 초기 산화막이 두껍게 형성되게 된다(상압 하의 하부 섭씨 560도 이상, 수소 4% 이상에서 충분한 산소가 있을 때, 수소의 폭발적 연소 즉, 「폭발」이 발생한다고 되어 있다).
이와 같이, 실제의 산화막은 본래의 산화에 의해서 형성되는 산화막 외에 자연 산화막과 초기 산화막을 포함한 구성으로 되어 있지만, 이들의 자연 산화막이나 초기 산화막은 목적으로 하는 본래의 산화막에 비하여 저품질이다. 따라서, 고품질의 산화막을 얻기 위해서는 산화막 중에 차지하는 이들 저품질의 막의 비율을 가능한 한 낮게 해야만 하지만, 종래의 산화막 형성 방법을 이용하여 극박의 산화막을 형성하면, 이들 저품질의 막의 비율이 오히려 증가해 버린다.
예를 들면, 종래의 산화막 형성 방법을 이용하여 막 두께가 9nm의 산화막을 형성할 때, 이 산화막 중의 자연 산화막과 초기 산화막의 막 두께가 각각 0.7㎚, 0.8㎚이었다고 하면, 본래의 산화막의 막 두께는 9-(0.7+0.8)=7.5nm가 되므로, 이 산화막 중에 차지하는 본래의 산화막의 비율은 약 83.3%이다. 그런데, 이 종래 방법을 이용하여 막 두께가 4㎚의 산화막을 형성하면, 자연 산화막과 초기 산화막의 막 두께는 각각 0.7㎚, 0.8㎚로 변하지 않기 때문에, 본래의 산화막의 막 두께는 4-(0.7+0.8)=2.5nm가 되며 그 비율은 62.5%로 저하해 버린다. 즉, 종래의 산화막 형성 방법으로 극박의 산화막을 형성하고자 하면, 막 두께의 균일성이나 재현성을 확보할 수 없게 될 뿐만 아니라 막의 품질도 저하해 버린다.
이들의 문제를 해결하기 위해서, 본 발명자는 오오미 등의 촉매에 의한 수분 생성 방법에 주목하였다. 본 발명자 등의 검토에 따르면 이들의 연구는 「수소 래디컬의 수명은 길다」라는 전제하에서, 수소 래디컬의 강환원 작용에 중점을 두므로, 그대로로는 반도체 집적 회로의 양산 프로세스에 적용할 수 없는 것이 밝혀졌다. 즉, 반도체 프로세스에 적용하기 위해서는 「수소 등의 래디컬의 수명이 매우 짧아 촉매 상에서 생성하여 거의 그 상부 또는 그 근방에서 화합 또는 기저 상태로 되돌아간다」라는 전제에서 필요한 구성을 검토할 필요가 있는 것이 본 발명자 등에 의해서 밝혀졌다.
또한, 본 발명자에 의하면 수분의 분압비라고 하여 0 내지 10ppm은 드라이 영역에 속하고, 소위 건식 산화의 성질을 나타내고, 이후의 미세 프로세스에서의 게이트 산화막 등이 요구하는 막질을 얻는 것에 대하여 소위 습식 산화에 못 미치는 것이 밝혀졌다.
또한, 마찬가지로 수분 분압비 10ppm 이상 1.0×103ppm 이하(0.1% 이하)의 초저수분 영역은 기본적으로는 건식 산화와 거의 마찬가지의 성질을 나타내는 것이 본 발명자에 의해서 밝혀졌다.
또한, 마찬가지로 수분 분압비 0.1% 이상 내지 10% 이하의 저수분 영역(그 중에서 특히 수분 분압비 0.5% 이상 내지 5% 이하의 저수분 영역)에서의 열산화는 다른 영역(드라이 영역, 10% 이상의 연소법식으로 범용되는 영역 및 버블러 등에 의한 수분 농도 수십% 이상의 고수분 영역)과 비교하여 비교적 양호한 성질을 나타내는 것이 본 발명자에 의해서 밝혀졌다.
(본 발명의 목적 등)
본 발명의 목적은 고품질의 극박 산화막을 균일한 막 두께로 재현성좋게 형성할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로부터 밝혀질 것이다.
본원에서 개시되는 발명 중 대표적인 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 이하의 공정 (a), (b)를 포함하고 있다.
(a) 수소와 산소로부터 촉매 작용에 의해서 물을 생성하는 공정,
(b) 상기 물이 저농도로 포함된 산소를 소정의 온도로 가열한 반도체 웨이퍼의 주요면 또는 그 근방에 공급하고, 적어도 산화막 형성의 재현성 및 산화막 두께의 균일성이 확보될 수 있을 정도의 산화막 성장 속도로 막 두께가 5㎚ 이하의 산화막을 형성하는 공정.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 산화막이 MOSFET의 게이트 산화막이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 산화막의 막 두께가 3㎚ 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 반도체 웨이퍼의 가열 온도가 800 내지 900℃이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 (b) 공정 후, 상기 반도체 웨이퍼의 주요면에 산질화 처리를 실시함으로써, 상기 산화막과 기판과의 계면에 질소를 편석시킨다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 산화막의 형성을 매엽식(single wafer) 처리로 행한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 산화막의 형성을 배치(batch) 처리로 행한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 이하의 공정 (a), (b)를 포함하고 있다.
(a) 수소와 산소로부터 촉매 작용에 의해서 물을 생성하는 공정,
(b) 적어도 물을 포함하지 않은 건조 산소 분위기 중에서 형성되는 산화막보다도 우수한 초기 내압이 얻어지는 농도의 상기 물이 포함된 산소를 소정의 온도로 가열한 반도체 웨이퍼의 주면 또는 그 근방에 공급함으로써 막 두께가 5㎚ 이하의 산화막을 형성하는 공정.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 물의 농도가 40%이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 물의 농도가 0.5 내지 5%이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 이하의 공정 (a) 내지 (c) 를 포함하고 있다.
(a) 주면에 제1 산화막이 형성된 반도체 웨이퍼를 세정부로 반송하고 상기 제1 산화막을 습식 세정에 의해 제거하는 공정,
(b) 상기 반도체 웨이퍼를 대기에 접촉시키는 일 없이 상기 세정부로부터 불활성 가스 분위기의 산화 처리부로 반송하는 공정,
(c) 촉매 작용에 의해서 수소와 산소로부터 생성한 물을 저농도로 포함하는 산소를 소정의 온도로 가열한 상기 반도체 웨이퍼의 주면 또는 그 근방에 공급하고, 적어도 산화막 형성의 재현성 및 산화막 두께의 균일성이 확보될 수 있을 정도의 산화막 성장 속도로 막 두께가 5㎚ 이하의 제2 산화막을 형성하는 공정.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 제2 산화막이 상기 제1 산화막을 제거하고나서 상기 제2 산화막을 형성하기까지의 동안에 상기 반도체 웨이퍼의 표면에 원하지 않게 형성되는 자연 산화막과, 상기 산소와의 접촉에 의해서 상기 반도체 웨이퍼의 표면에 원하지 않게 형성되는 초기 산화막을 그 일부에 포함하고, 상기 자연 산화막과 상기 초기 산화막의 합계의 막 두께는 상기 제2 산화막 전체의 막 두께의 2분의 1 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 자연 산화막과 상기 초기 산화막의 합계의 막 두께가 상기 제2 산화막 전체의 막 두께의 3분의 1 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 반도체 웨이퍼의 제1 영역 및 제2 영역에 제1 산화막을 형성한 후, 상기 반도체 웨이퍼의 제1 영역에 형성된 상기 제1 산화막을 제거하는 공정과, 상기 반도체 웨이퍼의 제1 영역 및 제2 영역에 남은 상기 제1 절연막 상에 제2 산화막을 형성하는 공정을 포함하고, 상기 제1 및 제2 산화막 중 적어도 한쪽을 상기한 방법에 의해서 형성한다.
또한, 본 발명의 주요 개요를 항으로 나누어서 나타내면 이하와 같다.
1. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 섭씨 500도 이하에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압의 비율이 0.5% 내지 5%의 범위이고, 수소가 지배적이지 않은 산화성 분위기 중에서 또한 웨이퍼 상의 실리콘 표면이 섭씨 800도 이상으로 가열된 조건 하에서 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정(일반적으로 잘 알려진 것이지만, 여기서 「지배적이다」란 가스에 대하여 말하는 경우, 해당 분위기 중에서 그 성분이 최다인 것을 말한다).
2. 상기 1항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
3. 상기 1항 또는 2항에서, 상기 수분의 합성은 산소와 수소의 혼합 가스에 상기 촉매를 작용시켜서 행하는 반도체 집적 회로 장치의 제조 방법.
4. 상기 1항 내지 3항 중 어느 한 항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
5. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 섭씨 500도 이하에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압의 비율이 0.5% 내지 5%의 범위이고, 산소 가스를 포함하는 산화성 분위기 중에서 또한 웨이퍼 상의 실리콘 표면이 섭씨 800도 이상으로 가열된 조건 하에서 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되어야 할 실리콘 산화막을 열산화에 의해 형성하는 공정.
6. 상기 5항에 있어서, 상기 열산화는 핫월로(hot wall furnace)를 이용하여 행해지는 반도체 집적 회로 장치의 제조 방법.
7. 상기 5항에 있어서, 상기 열산화는 램프 가열로를 이용하여 행해지는 반도체 집적 회로 장치의 제조 방법.
8. 상기 5항 내지 7항 중 어느 한 항에 있어서, 상기 합성시킨 수분을 포함하는 가스는 수분이외의 가스로 희석된 후에 상기 산화성 분위기로서 공급되는 반도체 집적 회로 장치의 제조 방법.
9. 상기 5항 내지 8항 중 어느 한 항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(c) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 질소 산화물을 포함하는 분위기 중에서 표면 처리를 실시하는 공정.
10. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 섭씨 500도 이하에서 촉매를 이용하여 수분을 생성하는 공정,
(b) 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압비가 0.5% 내지 5%의 범위에서, 산소 가스를 포함하는 산화성 분위기 중에서 또한 웨이퍼 상의 실리콘 표면이 섭씨 800도 이상으로 가열된 조건 하에서 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되어야 할 실리콘 산화막을 열산화에 의해 형성하는 공정.
11. 상기 10항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
12. 상기 10항 또는 11항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
13. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 섭씨 500도 이하에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압의 비율이 0.5% 내지 5%의 범위에서, 산소 가스를 포함하는 산화성 분위기를 실리콘 표면이 섭씨 800도 이상으로 가열된 웨이퍼 주변에 공급하면서, 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
14. 상기 13항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로 서 포함하는 반도체 집적 회로 장치의 제조 방법.
15. 상기 13항 또는 14항에 있어서, 상기 수분의 합성은 산소와 수소의 혼합 가스에 상기 촉매를 작용시켜서 행하는 반도체 집적 회로 장치의 제조 방법.
16. 이하의 공정으로 이루어지는 반도체 집적 회로 장치의 제조 방법;
(a) 수분 합성부에서 섭씨 500도 이하에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압의 비율이 0.5% 내지 5%의 범위에서, 산소 가스를 포함하는 산화성 분위기를 실리콘 표면이 섭씨 800도 이상으로 가열된 웨이퍼 주변에 수분 합성부와 산화 처리부 간에 설치된 협부(narrowed portion)를 통하여 공급하면서, 산화 처리부에서 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
17. 상기 16항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
18. 상기 16항 또는 17항에 있어서, 상기 수분의 합성은 산소와 수소의 혼합 가스에 상기 촉매를 작용시켜서 행하는 반도체 집적 회로 장치의 제조 방법.
19. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 합성된 상기 수분을 포함하는 제1 가스를 수분 이외의 제2 가스로 희석하는 공정,
(c) 희석된 상기 제1 가스를 처리 영역에 도입하는 공정,
(d) 상기 처리 영역에서, 도입된 상기 제1 가스 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
20. 상기 19항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
21. 상기 19항 또는 20항에 있어서, 상기 열산화는 섭씨 800도 이상에서 행해지는 반도체 집적 회로 장치의 제조 방법.
22. 상기 19항 내지 21항 중 어느 한 항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
23. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 산소와 수소의 혼합 가스에 수분 합성 촉매를 작용시켜서 수분을 포함하는 제1 가스를 생성하는 공정,
(b) 상기 제1 가스를 수분이외의 제2 가스로 희석하는 공정,
(c) 희석된 상기 제1 가스를 처리 영역에 도입하는 공정,
(d) 상기 처리 영역에서, 도입된 상기 제1 가스 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
24. 상기 23항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로 서 포함하는 반도체 집적 회로 장치의 제조 방법.
25. 상기 23항 또는 24항에 있어서, 상기 열산화는 섭씨 800도 이상에서 행해지는 반도체 집적 회로 장치의 제조 방법.
26. 상기 23항 내지 25항 중 어느 한 항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
27. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 촉매를 작용시켜서 수분을 포함하는 제1 가스를 생성하는 공정,
(b) 상기 제1 가스를 수분이외의 제2 가스로 희석하는 공정,
(c) 희석된 상기 제1 가스를 처리 영역에 도입하는 공정,
(d) 상기 처리 영역에서, 도입된 상기 제1 가스 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
28. 상기 27항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
29. 상기 27항 또는 28항에 있어서, 상기 열산화는 섭씨 800도 이상에서 행해지는 반도체 집적 회로 장치의 제조 방법.
30. 상기 27항 내지 29항 중 어느 한 항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
31. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 산소와 수소의 혼합 가스에 수분 합성 촉매를 작용시켜서 수분을 포함하는 제1 가스를 생성하는 공정,
(b) 상기 제1 가스를 산소를 주성분으로 하는 제2 가스로 희석하는 공정,
(c) 희석된 상기 제1 가스를 처리 영역에 도입하는 공정,
(d) 상기 처리 영역에서, 도입된 상기 제1 가스 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
32. 상기 31항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
33. 상기 31항 또는 32항에 있어서, 상기 열산화는 섭씨 800도 이상에서 행해지는 반도체 집적 회로 장치의 제조 방법.
34. 상기 31항 내지 33항 중 어느 한 항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
35. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 표면을 세정 또는 표면막을 제거하기 위하여, 웨이퍼 상의 실리콘 표면에 표면 처리를 실시하는 공정,
(b) 상기 공정 후, 상기 웨이퍼를 실질적으로 산화성 분위기에 노출시키지 않고 산화 처리부에 이송하는 공정,
(c) 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(d) 합성된 상기 수분을 포함하는 분위기 중에서 상기 실리콘 표면에 실리콘 산화막을 열산화에 의해 형성하는 공정.
36. 상기 35항에 있어서, 상기 실리콘 산화막은 MOS 트랜지스터의 게이트 전극이 되는 반도체 집적 회로 장치의 제조 방법.
37. 상기 36항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(e) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 질소 산화물을 포함하는 분위기 중에서 표면 처리를 실시하는 공정.
38. 상기 37항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 표면 처리가 이루어지는 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
39. 상기 36항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
40. 상기 35항 내지 39항 중 어느 한 항에 있어서, 상기 산화 공정은 램프 가열에 의해서 행해지는 반도체 집적 회로 장치의 제조 방법.
41. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 표면을 세정 또는 표면막을 제거하기 위하여 웨이퍼 상의 실리콘 표면에 표면 처리를 실시하는 공정,
(b) 상기 공정 후, 상기 웨이퍼를 실질적으로 산화성 분위기에 노출시키지 않고 산화 처리부에 이송하는 공정,
(c) 촉매를 이용하여 수분을 생성하는 공정,
(d) 합성된 상기 수분을 포함하는 분위기 중에서 상기 실리콘 표면에 실리콘 산화막을 열산화에 의해 형성하는 공정.
42. 상기 41항에 있어서, 상기 실리콘 산화막은 MOS 트랜지스터의 게이트 전극이 되는 것인 반도체 집적 회로 장치의 제조 방법.
43. 상기 42항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(e) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고, 질소 산화물을 포함하는 분위기 중에서 표면 처리를 실시하는 공정.
44. 상기 43항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 표면 처리가 이루어지는 상기 웨이퍼를 외기 또는 다른 산화성 분 위기에 노출하는 일 없이 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
45. 상기 42항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
46. 상기 41항 내지 45항 중 어느 한 항에 있어서, 상기 산화 공정은 램프 가열에 의하여 행해지는 반도체 집적 회로 장치의 제조 방법.
47. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(b) 합성된 상기 수분을 포함하는 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정,
(c) 상기 공정 후, 외기에 닿게 하는 일 없이 상기 실리콘 산화막이 형성된 상기 웨이퍼에 대하여 질소 산화물을 포함하는 가스 분위기 중에서 표면 처리를 실시하는 공정.
48. 상기 47항에 있어서, 상기 실리콘 산화막은 MOS 트랜지스터의 게이트 전극이 되는 것인 반도체 집적 회로 장치의 제조 방법.
49. 상기 48항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하 의 공정을 더 포함한다;
(e) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 질소 산화물을 포함하는 분위기 중에서 표면 처리를 실시하는 공정.
50. 상기 49항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 표면 처리가 이루어지는 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
51. 상기 48항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(f) 상기 산화막이 형성된 상기 웨이퍼를 외기 또는 다른 산화성 분위기에 노출시키지 않고 게이트 전극이 되는 전극 재료를 기상 피착에 의해 형성하는 공정.
52. 상기 47항 내지 51항 중 어느 한 항에 있어서, 상기 산화 공정은 램프 가열에 의해서 행해지는 반도체 집적 회로 장치의 제조 방법.
53. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 웨이퍼 상의 실리콘 표면에 소자 분리홈을 형성하는 공정,
(b) 상기 소자 분리홈 내에 외부로부터의 절연막을 형성하는 공정,
(c) 상기 실리콘 표면을 평탄화하여 상기 실리콘 표면의 열산화막을 형성하 여야 할 부분을 노출하는 공정,
(d) 촉매에 의해 수분을 합성하고 그것을 포함하는 분위기 중에서 상기 노출된 부분에 전계 효과 트랜지스터의 게이트 절연막이 되는 열산화막을 형성하는 공정.
54. 상기 53항에 있어서, 상기 평탄화는 화학 기계적 방법에 의해 행해지는 반도체 집적 회로 장치의 제조 방법.
55. 상기 53항 또는 54항에 있어서, 상기 평탄화는 화학 기계 연마에 의해 행해지는 반도체 집적 회로 장치의 제조 방법.
56. 상기 53항 내지 55항 중 어느 한 항에 있어서, 상기 외부로부터의 절연막은 CVD(Chemical Vapor Deposition)에 의해 형성되는 반도체 집적 회로 장치의 제조 방법.
57. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 웨이퍼 상의 실리콘 표면에 소자 분리홈을 형성하는 공정,
(b) 상기 소자 분리홈 내에 피착에 의해 절연막을 형성하는 공정,
(c) 촉매에 의해 수분을 합성하고 그것을 포함하는 분위기 중에서 상기 소자 분리홈에 의해 둘러싸인 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 열산화막을 형성하는 공정.
58. 상기 57항에 있어서, 상기 반도체 집적 회로 장치의 제조 방법은 이하의 공정을 더 포함한다;
(d) 상기 공정 (b) 후, 상기 실리콘 표면을 평탄화하여, 상기 실리콘 표면의 열산화막을 형성하여야 할 부분을 노출하는 공정.
59. 상기 57항 또는 58항에 있어서, 상기 평탄화는 화학 기계적 방법에 의하여 행해지는 반도체 집적 회로 장치의 제조 방법.
60. 상기 57항 내지 59항 중 어느 한 항에 있어서, 상기 평탄화는 화학 기계 연마에 의해 행해지는 반도체 집적 회로 장치의 제조 방법.
61. 상기 57항 내지 60항 중 어느 한 항에 있어서, 상기 외부로부터의 절연막은 CVD(Chemical Vapor Deposition)에 의해 형성되는 반도체 집적 회로 장치의 제조 방법.
62. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
분위기 전체의 기압에 차지하는 수분의 분압의 비율이 0.5% 내지 5%의 범위의 산화성 분위기 중에서, 웨이퍼 상의 실리콘 표면을 램프에 의해 가열함으로써 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
63. 상기 62항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
64. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 산소와 수소의 혼합 가스에 촉매를 작용시켜서 수분을 포함하는 제1 가스를 생성하는 공정,
(b) 상기 제1 가스를 수분이외의 제2 가스로 희석하는 공정,
(c) 희석된 상기 제1 가스를 처리 영역에 도입하는 공정,
(d) 상기 처리 영역에서, 도입된 상기 제1 가스 분위기 중에서 웨이퍼 상의 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 램프 가열에 의한 열산화에 의해 형성하는 공정.
65. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 수분이 결로하지 않을 정도로 예열되며, 실질적으로 비산화성 분위기로 유지된 산화 처리부에 비처리 웨이퍼를 도입하는 공정,
(b) 상기 산화 처리부에서 분위기 전체의 기압에 차지하는 수분의 분압의 비율이 0.1% 이상의 범위의 산화성 분위기 하에서, 도입된 상기 웨이퍼 상의 실리콘 표면을 램프에 의해 가열함으로써 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
66. 상기 65항에 있어서, 상기 비산화성 분위기는 질소 가스를 주로 하여 소량의 산소 가스를 첨가한 것인 반도체 집적 회로 장치의 제조 방법.
67. 상기 65 또는 66항에 있어서, 상기 예열 온도는 섭씨 100도 이상 500도 이하인 반도체 집적 회로 장치의 제조 방법.
68. 상기 65항 내지 67항 중 어느 한 항에 있어서, 상기 산화 처리 시의 상기 웨이퍼의 표면 온도는 섭씨 700도 이상인 반도체 집적 회로 장치의 제조 방법.
69. 상기 65항 내지 68항 중 어느 한 항에 있어서, 상기 비산화성 분위기는 수분이 결로하지 않을 정도로 예열된 후에 상기 산화 처리부에 도입되는 상기 반도체 집적 회로 장치의 제조 방법.
70. 상기 65항 내지 69항 중 어느 한 항에 있어서, 상기 웨이퍼는 수분이 결로하지 않을 정도로 예열된 후에 상기 산화 처리부에 도입되는 상기 반도체 집적 회로 장치의 제조 방법.
71. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
분위기 전체의 기압에 차지하는 수분의 분압의 비율이 0.5% 내지 5%의 범위이고, 산소 가스를 포함하는 산화성 분위기 중에서 또한 웨이퍼 상의 실리콘 표면이 섭씨 800도 이상으로 가열된 조건 하에서 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 5㎚ 이하의 두께를 갖는 실리콘 산화막을 열산화에 의해 형성하는 공정.
72. 상기 71항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
73. 상기 71항 또는 72항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
74. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
분위기 전체의 기압에 차지하는 수분의 분압의 비율이 0.5% 내지 5%의 범위이고, 산소 가스를 포함하는 산화성 분위기 중에서 웨이퍼 상의 실리콘 표면에 플래시 메모리의 터널 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
75. 상기 74항에 있어서, 상기 산화성 분위기는 산소 가스를 주요 성분으로서 포함하는 반도체 집적 회로 장치의 제조 방법.
76. 상기 74항 또는 75항에 있어서, 상기 열산화는 상기 웨이퍼의 주변에 상기 산화성 분위기를 공급하면서 행하는 반도체 집적 회로 장치의 제조 방법.
77. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 촉매에 의해 수분을 생성시키는 공정,
(b) 촉매에 의해 생성한 수분을 포함하는 분위기 가스를 제1 산화 처리부에 공급하면서, 상기 제1 산화 처리부에서 웨이퍼 상의 제1 실리콘 표면 영역에 제1 열산화막을 형성하는 공정,
(c) 상기 공정 (a) 전 또는 상기 공정 (b) 후에 산소와 수소를 연소시킴으로써 수분을 생성시키는 공정,
(d) 연소에 의해 생성한 수분을 포함하는 분위기 가스를 제1 또는 제2 산화 처리부에 공급하면서, 상기 제2 산화 처리부에서 상기 웨이퍼 상의 제2 실리콘 표면 영역에 제2 열산화막을 형성하는 공정.
78. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
분위기 전체의 기압에 차지하는 수분의 분압의 비율이 0.5% 내지 5%의 범위의 산화성 분위기 하에서, 웨이퍼의 주표면이 실질적으로 수평이 되도록 유지한 상태에서 상기 웨이퍼 상의 상기 주표면 상의 실리콘 표면에 MOS 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
79. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 폭발이 일어나지 않은 온도 조건 하에서, 물에 대응하는 화학 양론적 비율보다 산소가 풍부한 산소와 수소의 비화학 양론적인 혼합 가스로부터 촉매를 이용하여 수분을 합성하는 공정,
(b) 합성된 상기 수분을 포함하는 산화성 분위기 중에서 웨이퍼 상의 실리콘 표면에 실리콘 산화막을 열산화에 의해 형성하는 공정.
80. 이하의 공정을 포함하는 반도체 집적 회로 장치의 제조 방법;
(a) 실질적으로 산화가 진행하지 않을 정도의 소량의 산소를 포함하는 비산화성의 분위기로 유지된 섭씨 700도 이상의 고온의 산화 처리부에 피처리 웨이퍼를 도입하는 공정,
(b) 섭씨 500도 이하에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 공정,
(c) 상기 산화 처리부에서 분위기 전체의 기압에 차지하는 합성된 상기 수분의 분압의 비율이 0.5% 내지 5%의 산화성 분위기 중에서 또한 웨이퍼 상의 실리콘 표면이 섭씨 700도 이상으로 가열된 조건 하에서, 상기 실리콘 표면에 전계 효과 트랜지스터의 게이트 절연막이 되는 실리콘 산화막을 열산화에 의해 형성하는 공정.
(본원 발명의 기타 개요 등)
이상 및 그 외의 본원 발명의 개요를 항으로 나누어서 나타내면 다음과 같다.
A. 이하의 공정 (a), (b)를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 수소와 산소로부터 촉매 작용에 의해서 물을 생성하는 공정,
(b) 상기 물이 저농도에 포함된 산소를 소정의 온도로 가열한 반도체 웨이퍼의 주면 또는 그 근방에 공급하고, 적어도 산화막 형성의 재현성 및 산화막 두께의 균일성이 확보될 수 있을 정도의 산화막 성장 속도로 상기 반도체 웨이퍼의 주면에 막 두께가 5㎚ 이하의 산화막을 형성하는 공정.
B. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막이 MOSFET의 게이트 산화막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
C. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막의 막 두께가 3㎚ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
D. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 반도체 웨이퍼의 가열 온도가 800℃ 내지 900℃인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
E. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기(b) 공정 후, 상기 반도체 웨이퍼의 주면에 산질화 처리를 실시함으로써, 상기 산화막과 기판과의 계면에 질소를 편석시키는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
F. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막의 형성을 매엽식 처리로 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
G. 상기 A항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막의 형성을 배치식 처리로 행하는 것을 특징으로 하는 반도체 집적 회로 장치 의 제조 방법.
H. 이하의 공정 (a), (b)를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법 ;
(a) 수소와 산소로부터 촉매 작용에 의해서 물을 생성하는 공정,
(b) 적어도 물을 포함하지 않은 건조 산소 분위기 중에서 형성되는 산화막 보다도 우수한 초기 내압이 얻어지는 농도의 상기 물이 포함된 산소를 소정의 온도로 가열한 반도체 웨이퍼의 주면 또는 그 근방에 공급함으로써, 상기 반도체 웨이퍼의 주면에 막 두께가 5㎚ 이하의 산화막을 형성하는 공정.
I. 상기 H항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 물의 농도가 40% 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
J. 상기 H항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 물의 농도가 0.5 내지 5%인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
K. 상기 H항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막의 막 두께가 3㎚ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
L. 이하의 공정 (a) 내지 (c)를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법;
(a) 주면에 제1 산화막이 형성된 반도체 웨이퍼를 세정부로 반송하고 상기 제1 산화막을 습식 세정에 의해 제거하는 공정,
(b) 상기 반도체 웨이퍼를 대기에 접촉시키는 일 없이 상기 세정부로부터 불활성 가스 분위기의 산화 처리부로 반송하는 공정,
(c) 촉매 작용에 의해서 수소와 산소로부터 생성한 물을 저농도로 포함하는 산소를 소정의 온도로 가열한 상기 반도체 웨이퍼의 주면 또는 그 근방에 공급하고, 적어도 산화막 형성의 재현성 및 산화막 두께의 균일성이 확보될 수 있을 정도의 산화막 성장 속도로 상기 반도체 웨이퍼의 주요면에 막 두께가 5㎚ 이하의 제2 산화막을 형성하는 공정.
M. 상기 L항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 산화막의 막 두께가 3㎚ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
N. 상기 L항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 산화막은 상기 제1 산화막을 제거하고나서 상기 제2 산화막을 형성할 때까지의 동안에 상기 반도체 웨이퍼의 표면에 원하지 않게 형성되는 자연 산화막과, 상기 산소와의 접촉에 의해서 상기 반도체 웨이퍼의 표면에 원하지 않게 형성되는 초기 산화막을 그 일부에 포함하고, 상기 자연 산화막과 상기 초기 산화막의 합계의 막 두께는 상기 제2 산화막 전체의 막 두께의 2분의 1 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
O. 상기 L항에 기재된 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 자연 산화막과 상기 초기 산화막의 합계의 막 두께는 상기 제2 산화막 전체의 막 두께의 3분의 1 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
P. 반도체 웨이퍼의 제1 영역 및 제2 영역에 제1 산화막을 형성한 후, 상기 반도체 웨이퍼의 제1 영역에 형성된 상기 제1 산화막을 제거하는 공정과, 상기 반도체 웨이퍼의 제1 영역 및 제2 영역에 남은 상기 제1 절연막 상에 제2 산화막을 형성하는 공정을 포함하고, 상기 제1 및 제2 산화막 중 적어도 한쪽을 상기 1항에 기재된 공정(a), (b)를 포함하는 방법에 의해서 형성하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전 도면에서, 동일한 기능을 갖는 부재로는 동일한 부호를 붙여서 그 반복의 설명은 생략한다.
또한, 설명의 편의를 위해서 몇몇 실시예 또는 항목으로 나누어서 설명하지만, 이들의 각 실시 형태 또는 항목은 각각 다른 것은 아니고, 서로 일부의 다른 변형예, 일부 공정의 상세, 일부 공정에 이용하는 장치 등의 관계를 갖고 있는 것은 물론이다. 즉, 일련의 실시 형태에서 설명한 개개의 장치 또는 단위 프로세스 등은 다른 실시예에 거의 그대로 적용할 수 있는 경우에는 차례대로 반복하지 않기로 한다. 또한, 반대로 독립하여 설명한 개개의 장치 또는 단위 프로세스 등은 다른 실시 형태에 거의 그대로 적용할 수 있는 경우에는 차례대로 반복하지 않기로 한다.
(반도체 프로세스 A)
본 실시 형태의 CMOSFET(Complementary Metal Oxide Semiconductor Field Effect Transistor)의 제조 방법을 도 1 내지 도 26(주로, 도 1 내지 도 8, 도 10, 도 16, 도 22 내지 도 26)을 이용하여 설명한다.
우선, 도 1에 도시한 바와 같이, 비저항이 10Ω㎝ 정도의 단결정 실리콘으로 이루어지는 반도체 기판(1)을 열처리하여 그 주요면에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(2)을 형성(열산화 프로세스 A1)한 후, 이 산화 실리콘막(2) 상에 막 두께 100㎚ 정도의 질화 실리콘막(3)을 CVD법으로 피착한다. 다음에, 도 2에 도시한 바와 같이, 질화 실리콘막(3) 상에 소자 분리 영역을 형성하기 위한 구멍이 형성된 포토 레지스트(4)를 형성하고, 이 포토 레지스트(4)를 마스크로 하여 질화 실리콘막(3)을 패터닝한다.
다음에, 포토 레지스트(4)를 제거한 후 도 3에 도시한 바와 같이, 질화 실리콘막(3)을 마스크로 하여 산화 실리콘막(2)과 반도체 기판(1)을 순차 에칭하여 반도체 기판(1)에 깊이 350㎚ 정도의 홈(5a)을 형성하고, 계속하여 900℃ 내지 1150℃의 열산화 처리를 실시하여 홈(5a)의 내벽에 산화 실리콘막(6)을 형성(열산화 프로세스 A2)한다.
다음에, 도 4에 도시한 바와 같이 예를 들면, 오존(O3)과 테트라 에톡시 실란[(C2H5O)4Si]을 소스 가스로 이용한 CVD법으로 반도체 기판(1) 상에 막 두께 800㎚ 정도의 산화 실리콘막(7)을 피착한 후, 도 5에 도시한 바와 같이 산화 실리콘막(7)을 화학적 기계 연마(Chemical Mechanical Polishing ; CMP)법으로 연마하고, 질화 실리콘막(3)을 연마의 스토퍼로 이용하여 홈(5a)의 내부에만 산화 실리콘막(7)을 남김으로써 소자 분리홈(5)을 형성한다. 계속해서, 약 1000℃의 열처리를 실시하여 소자 분리홈(5)의 내부의 산화 실리콘막(7)을 치밀화시킨다(densify).
다음에, 열 인산을 이용한 습식 에칭으로 질화 실리콘막(3)을 제거한 후, 도 6에 도시한 바와 같이 p 채널형 MOSFET의 형성 영역(도면의 좌측)을 구멍이 형성된 포토 레지스트(8)를 마스크로 하여 반도체 기판(1)에 n형 웰을 형성하기 위한 불순물을 이온 주입하고 또한 p 채널형 MOSFET의 임계치 전압을 조정하기 위한 불순물을 이온 주입한다. n형 웰 형성용 불순물은 예를 들면 P(인)을 사용하고 에너지=360keV, 도우즈량=1.5×1013/㎠로 이온 주입한다. 또한, 임계치 전압 조정용 불순물은 예를 들면 P를 사용하고, 에너지=40keV, 도우즈량=2×1012/㎠로 이온 주입한다.
다음에, 포토 레지스트(8)를 제거한 후, 도 7에 도시한 바와 같이 n 채널형 MOSFET의 형성 영역(도면의 우측)을 구멍이 형성된 포토 레지스트(9)를 마스크로 하여 반도체 기판(1)에 p형 웰을 형성하기 위한 불순물을 이온 주입하고 또한 n 채널형 MOSFET의 임계치 전압을 조정하기 위한 불순물을 이온 주입한다. p형 웰 형성용 불순물은 예를 들면, B(붕소)를 사용하고 에너지=200keV, 도우즈량=1.0×1013/㎠로 이온 주입한다. 또한, 임계치 전압 조정용 불순물은 예를 들면, 불화 붕소(BF2)를 사용하고 에너지=40keV, 도우즈량=2×1012/㎠로 이온 주입한다.
다음에, 포토 레지스트(9)를 제거한 후, 도 8에 도시한 바와 같이 반도체 기판(1)을 950℃, 1분 정도 열처리하여 상기 n형 불순물 및 p형 불순물을 인출하여 확산함으로써, p 채널형 MOSFET 형성 영역의 반도체 기판(1)에 n형 웰(10)을 형성하고, 그 표면 근방에 p형 채널 영역(12)을 형성한다. 또한 동시에, n 채널형 MOSFET 형성 영역의 반도체 기판(1)에 p형 웰(11)을 형성하고, 그 표면 근방에 n형 채널 영역(13)을 형성한다.
다음에, 상기 n형 웰(10)과 p형 웰(11) 각각의 표면에 이하의 방법으로 게이트 산화막을 형성(열산화 프로세스 A3)한다.
도 9는 게이트 산화막의 형성에 사용하는 매엽식 산화막 형성 장치의 개략도이다. 도시한 바와 같이, 이 산화막 형성 장치(100)는 게이트 산화막의 형성에 앞서서 반도체 웨이퍼(1A)의 표면의 산화막을 습식 세정 방식으로 제거하는 세정 장치(101)의 후단에 접속되어 있다. 이러한 세정-산화 일관 처리 시스템을 채용함으로써, 세정 장치(101) 내에서 세정 처리된 반도체 웨이퍼(1A)를 대기에 접촉시키는 일 없이 또한 단시간에 산화막 형성 장치(100)로 반송할 수 있으므로, 산화막을 제거하고나서 게이트 산화막을 형성할 때까지의 동안에 반도체 웨이퍼(1A)의 표면에 자연 산화막이 형성되는 것을 극력 억제할 수 있다.
세정 장치(101)의 로더(102)에 로드된 반도체 웨이퍼(1A)는 우선 세정실(103)로 반송되며, 예를 들면 NH4OH+H2O2+H2O 등의 세정액에 의해 세정 처리된 후, 불산 세정실(104)로 반송되어 희불산(HF+H2O)에 의해 세정 처리됨으로써, 표면의 산화 실리콘막이 제거된다(도 10). 그 후, 반도체 웨이퍼(1A)는 건조실(105)로 반송되어 건조 처리됨으로써 표면의 수분이 제거된다. 반도체 웨이퍼(1A)의 표면에 잔 류한 수분은 게이트 산화막 중이나 게이트 산화막/ 실리콘 계면에 Si-H, Si-OH 등의 구조 결함을 야기하여 전하 트랩을 형성하는 원인이 되므로, 충분하게 제거해둘 필요가 있다.
건조 처리가 끝난 반도체 웨이퍼(1A)는 버퍼(106)를 통하여 즉시 산화막 형성 장치(100)로 반송된다.
이 산화막 형성 장치(100)는 예를 들면, 산화막 형성실(107), 산질화막 형성실(108), 냉각 스테이지(109), 로더/ 언로더(110) 등을 구비한 멀티 챔버 방식으로 구성되어 있으며, 장치 중앙의 반송계(112)는 반도체 웨이퍼(1A)를 상기 각 처리실에(로부터) 반입(반출)하기 위한 로봇 핸드(113)를 구비하고 있다. 반송계(112)의 내부는, 대기의 혼입에 의해서 반도체 웨이퍼(1A)의 표면에 자연 산화막이 형성되는 것을 극력 억제하기 위해서, 질소 등의 불활성 가스 분위기로 유지된다. 또한, 반송계(112)의 내부는 반도체 웨이퍼(1A)의 표면에 수분이 부착하는 것을 극력 억제하기 위해서, ppb 레벨의 매우 낮은 수분 분위기로 유지된다. 산화막 형성 장치(100)에 반입된 반도체 웨이퍼(1A)는 로봇 핸드(113)를 통하여 우선 산화막 형성실(107)에 1매 혹은 2매 단위로 반송된다.
도 11a는 산화막 형성실(107)의 구체적인 구성의 일례를 나타내는 개략 평면도, 도 11b는 도 11a의 B-B'선을 따라 절취한 단면도이다.
이 산화막 형성실(107)은 다중벽 석영관으로 구성된 챔버(120)를 구비하고 있으며, 그 상부 및 하부에는 반도체 웨이퍼(1A)를 가열하는 히터(121a, 121b)가 설치되어 있다. 챔버(120)의 내부에는 이 히터(121a, 121b)로부터 공급되는 열을 반도체 웨이퍼(1A)의 전면에 균등하게 분산시키는 원반형의 균열링(122)이 수용되며, 그 상부에 반도체 웨이퍼(1A)를 수평으로 보유하는 서셉터(123)가 설치되어 있다. 균열링(122)은 석영 혹은 SiC(탄화 실리콘) 등의 내열 재료로 구성되며 챔버(120)의 벽면으로부터 연장되는 지지 아암(124)에 의해서 지지되어 있다. 균열링(122)의 근방에는 서셉터(123)에 보유된 반도체 웨이퍼(1A)의 온도를 측정하는 열전쌍(125)이 설치되어 있다. 반도체 웨이퍼(1A)의 가열은 히터(121a, 121b)에 의한 가열 방식 외에, 예를 들면 도 12에 도시한 바와 같은 램프(130)에 의한 가열 방식을 채용하여도 좋다.
챔버(120)의 벽면의 일부에는 챔버(120) 내에 물, 산소 및 퍼지(purge) 가스를 도입하기 위한 가스 도입관(126)의 일단이 접속되어 있다. 이 가스 도입관(126)의 타단은 후술하는 촉매 방식의 수분 생성 장치에 접속되어 있다. 가스 도입관(126)의 근방에는 다수의 관통 구멍(127)을 구비한 칸막이 벽(128)이 설치되어 있으며, 챔버(120) 내에 도입된 가스는 이 칸막이 벽(128)의 관통 구멍(127)을 통과하여 챔버(120) 내에 균등하게 널리 퍼진다. 챔버(120)의 벽면의 다른 일부에는 챔버(120) 내에 도입된 상기 가스를 배출하기 위한 배기관(129)의 일단이 접속되어 있다.
도 13 및 도 14는 상기 챔버(120)에 접속된 촉매 방식의 수분 생성 장치를 나타내는 개략도이다. 이 수분 생성 장치(140)는 내열 내식성 합금(예를 들면, 상품명 「Hastelloy」로서 알려지는 Ni 합금 등)으로 구성된 반응기(141)를 구비하고 있으며, 그 내부에는 Pt(플래튬), Ni(니켈) 혹은 Pd(팔라듐) 등의 촉매 금속으로 이루어지는 코일(142)과 이 코일(142)을 가열하는 히터(143)가 수용되어 있다.
상기 반응기(141)에는 수소 및 산소로 이루어지는 프로세스 가스와, 질소 혹은 Ar(아르곤) 등의 불활성 가스로 이루어지는 퍼지 가스가 가스 저장소(144a, 144b, 144c)로부터 배관(145)을 통하여 도입된다. 배관(145) 중간에는 가스의 량을 조절하는 매스플로우 컨트롤러(146a, 146b, 146c)와, 가스의 유로를 개폐하는 개폐 밸브(147a, 147b, 147c)가 설치되며 반응기(141) 내에 도입되는 가스의 량 및 성분비가 이들에 의해서 정밀하게 제어된다.
반응기(141) 내에 도입된 프로세스 가스(수소 및 산소)는 350℃ 내지 450℃ 정도로 가열된 코일(142)에 접촉하여 여기되며, 수소 분자로부터는 수소 래디컬이 생성되고(H2→2H+), 산소 분자로부터는 산소 래디컬이 생성된다(O2→2O-). 이들 2종의 래디컬은 화학적으로 매우 활성이기 때문에 빠르게 반응하여 물을 생성한다(2H++O-→H2O). 이 물은 접속부(148) 내에서 산소와 혼합되어 저농도로 희석되며, 상기 가스 도입관(126)을 통하여 산화막 형성실(107)의 챔버(120)에 도입된다.
상기한 바와 같은 촉매 방식의 수분 생성 장치(140)는 물의 생성에 관여하는 수소와 산소의 량을 고정밀도로 제어할 수 있으므로, 산소와 함께 산화막 형성실(107)의 챔버(120)에 도입되는 물의 농도를 ppt 이하의 초저농도로부터 수 10% 정도의 고농도까지 광범위하게 또한 고정밀도로 제어할 수 있다. 또한, 반응기(141)에 프로세스 가스를 도입하면 순간적으로 물이 생성되기 때문에, 원하는 수분 농도 가 리얼 타임으로 얻어진다. 따라서, 반응기(141) 내에 수소와 산소를 동시에 도입할 수 있어 연소 방식을 채용하는 종래의 수분 생성 시스템과 같이 수소의 도입에 앞서서 산소를 도입할 필요는 없다. 또, 반응기(141) 내의 촉매 금속은 수소나 산소를 래디컬화할 수 있는 것이면 전술한 금속 이외의 재료를 사용하여도 좋다. 또한, 촉매 금속은 코일형으로 가공하여 사용하는 것 외에, 예를 들면 중공 형상의 관 혹은 미세한 섬유 필터 등으로 가공하며 그 내부에 프로세스 가스를 통과시켜도 좋다.
상기 산화막 형성 장치(100)를 사용한 게이트 산화막 형성의 시퀀스의 일례를 도 15를 참조하면서 설명한다.
우선, 산화막 형성실(107)의 챔버(120)를 개방하고, 그 내부에 퍼지 가스(질소)를 도입하면서 반도체 웨이퍼(1A)를 서셉터(123) 상에 로드한다. 반도체 웨이퍼(1A)를 챔버(120)에 반입하고나서 서셉터(123) 상에 로드할 때까지의 시간은 55초이다. 그 후, 챔버(120)를 폐쇄하고 계속해서 퍼지 가스를 30초간 도입하여 챔버(120) 내의 가스 교환을 충분하게 행한다. 서셉터(123)는 반도체 웨이퍼(1A)가 빠르게 가열되도록 미리 히터(121a, 121b)로 가열해둔다. 반도체 웨이퍼(1A)의 가열 온도는 800℃ 내지 900℃의 범위 내 예를 들면, 850℃로 한다. 웨이퍼 온도가 800℃ 이하에서는 게이트 산화막의 품질이 저하한다. 한편, 900℃ 이상에서는 웨이퍼의 표면 불균일이 발생하기 쉬워진다.
다음에, 수분 생성 장치(140)의 반응기(141)에 산소와 수소를 15초간 도입하고 생성한 물을 산소와 함께 챔버(120)에 도입하여 반도체 웨이퍼(1A)의 표면을 5 분간 산화함으로써, 막 두께 5㎚ 이하 예를 들면, 4㎚의 게이트 산화막(14)을 형성한다(도 16).
반응기(141)에 산소와 수소를 도입할 때는 수소를 산소보다 먼저 도입하지 않도록 한다. 수소를 산소보다 먼저 도입하면 미반응의 수소가 고온의 챔버(120)에 유입하기 때문에 위험하다. 한편, 산소를 수소보다 먼저 도입하면 이 산소가 챔버(120)에 유입하고, 대기 중의 반도체 웨이퍼(1A)의 표면에 저품질의 산화막(초기 산화막)을 형성한다. 따라서, 수소는 산소와 동시에 도입하거나 혹은 작업의 안전성을 고려하여 산소보다도 약간 느린 타이밍(0 내지 5초 이내)으로 도입한다. 이와 같이 하면, 반도체 웨이퍼(1A)의 표면에 원하지 않게 형성되는 초기 산화막의 막 두께를 최소한으로 억제할 수 있다.
도 17은 산화막 성장 속도에 대한 수분 농도의 의존성을 나타내는 그래프로, 횡축은 산화 시간, 종축은 산화막 두께를 나타내고 있다. 도시한 바와 같이, 산화막 성장 속도는 수분 농도가 0(드라이 산화)일 때에 가장 느리며, 수분 농도가 커짐에 따라서 빨라진다. 따라서, 막 두께가 5㎚ 정도 혹은 그 이하의 극박 게이트 산화막을 재현성좋고 또한 균일한 막 두께로 형성하기 위해서는 수분 농도를 낮게 하여 산화막 성장 속도를 늦추고 안정적인 산화 조건으로 성막을 행하는 것이 유효하다.
도 18은 반도체 기판, 게이트 산화막 및 게이트 전극으로 구성되는 MOS 다이오드의 산화막 초기 내압에 대한 수분 농도의 의존성을 나타내는 그래프로서, 횡축은 MOS 다이오드의 한쪽 전극(게이트 전극)에 인가하는 전압, 종축은 게이트 산화 막 중의 결함 밀도를 나타내고 있다. 여기서는, 수분 농도의 영향을 현재화시키기 위해서 막 두께=9㎚, 면적=0.19㎠의 게이트 산화막을 (1) 산화 온도=850℃, 수분 농도=0, (2) 산화 온도=850℃, 수분 농도=0.8%, (3) 종형 확산로를 사용하고, 산화 온도=800℃, 수분 농도=40%의 조건으로 형성한 MOS 다이오드를 사용하였다. 도시한 바와 같이, 수분 농도=0.8%의 낮은 수분 조건에서 형성한 게이트 산화막은 수분 농도=0(드라이 산화)에서 형성한 게이트 산화막 및 수분 농도=40%의 고수분 조건에서 형성한 게이트 산화막 중 어느 것과 비교해도 양호한 초기 내압을 나타내었다.
도 19는 상기 MOS 다이오드의 전극 간에 정전류(Is)를 흘렸을 때의 전압 변화량에 대한 수분 농도의 의존성을 나타내는 그래프이다. 도시한 바와 같이, 수분 농도=0(드라이 산화)에서 형성한 게이트 산화막을 사용한 MOS 다이오드는 산화막 중의 결함 밀도가 높은 것에 기인하여 전압 변화량이 컸다.
도 20은 상기 산화막 형성 장치(100)를 사용하여 형성한 게이트 산화막의 웨이퍼면 내에서의 막 두께 분포를 나타내고 있다. 여기서는, 웨이퍼 온도를 850℃로 설정하고 수분 농도=0.8%로 2분 30초간 산화한 경우에 대해서 나타내었다. 도시한 바와 같이, 막 두께의 최대치=2.881㎚, 최소치=2.814㎚가 되며 막 두께의 변동이 ±1.18%라는 양호한 면내 균일성이 얻어졌다.
이상으로부터, 산화막 형성실(107)의 챔버(120)에 도입하는 물의 바람직한 농도(물/ 물+산소)는 건식 산화(수분 농도=0)로 형성할 때보다도 우수한 초기 내압이 얻어지는 농도를 하한으로 하고, 종래의 연소 방식을 채용한 경우의 상한인 40% 정도까지의 범위 내라고 하면 좋으며, 특히 막 두께가 5㎚ 정도 혹은 그 이하의 극 박 게이트 산화막을 균일한 막 두께로 재현성좋게, 더구나 고품질이 얻어지도록 형성하기 위해서는 물의 농도를 0.5% 내지 5%의 범위 내로 하는 것이 바람직하다고 하는 결론이 얻어진다.
도 21은 열산화에 의해서 얻어지는 게이트 산화막의 성분의 내역을 나타낸 것으로서, 도면의 우측의 그래프는 상술한 본 실시 형태의 방법으로 형성한 막 두께 4㎚의 게이트 산화막, 중앙의 그래프는 연소 방식을 이용한 종래 방법으로 형성한 막 두께 4㎚의 게이트 산화막, 좌측의 그래프는 동일한 종래 방법으로 형성한 막 두께 9㎚의 게이트 산화막이다.
도시한 바와 같이, 본 실시 형태에서는 세정-산화 일관 처리 시스템을 채용하고, 이전 세정으로부터 산화막 형성까지 동안의 분위기 중의 산소와의 접촉을 극력 회피하도록 한 결과, 산화막 형성 장치 내에서의 제어 가능한 산화막의 형성에 앞서서 형성되는 이 자연 산화막의 막 두께를 종래 방법의 0.7㎚(토탈 막 두께의 17.5%)로부터 0.3㎚(토탈 막 두께의 7.5%)까지 얇게 할 수 있었다. 또한, 촉매에 의한 수분 생성 방식을 채용하고, 산화막 형성 장치 내로의 산화종의 즉시 도입을 꾀한 결과, 목적으로 하는 본래의 산화막의 형성에 앞서서, 산화종 중의 산소와의 접촉에 의해 원하지 않게 형성되는 초기 산화막의 막 두께를 종래 방법의 0.8㎚(토탈 막 두께의 20%)로부터 0.3㎚(토탈 막 두께의 7.5%)까지 얇게 할 수 있었다. 이 결과, 목적으로 하는 본래의 제어 가능한 산화막이 전체 막 두께의 85%를 차지하는 고품질의 극박 게이트 산화막을 형성할 수 있었다. 또한, 상술한 바와 같이, 산화종의 수분 농도의 최적화를 꾀하고, 산화막 성장 속도를 내려서 안정적인 산화 조 건으로 성막을 행하도록 한 결과, 고품질의 극박 게이트 산화막을 균일한 막 두께로 재현성좋게 형성할 수 있었다.
다음에, 상기 게이트 산화막을 형성한 이후의 CMOS 프로세스를 간단하게 설명한다.
상기 도 14에 도시한 바와 같이, 게이트 산화막(14)의 형성이 완료한 후, 우선 산화막 형성실(107)의 챔버(120)에 퍼지 가스를 2분 20초간 도입하고, 챔버(120) 내에 남은 산화종을 배기한다. 계속해서 반도체 웨이퍼(1A)를 서셉터(123)로부터 55초로 언로드하여 챔버(120)로부터 반출한다.
다음에, 반도체 웨이퍼(1A)를 상기 도 9에 도시하는 산질화막 형성실(108)로 반송하고, NO(산화 질소) 혹은 N2O(아산화 질소) 분위기 중에서 반도체 웨이퍼(1A)를 열처리함으로써 게이트 산화막(14)과 반도체 기판(1)과의 계면에 질소를 편석시킨다.
게이트 산화막(14)이 5㎚ 정도까지 얇아지면, 반도체 기판(1)과의 열팽창 계수차에 기인하여 양자의 계면에 생기는 왜곡이 두드러지고, 핫캐리어의 발생을 유발한다. 반도체 기판(1)과의 계면에 편석한 질소는 이 왜곡을 완화하므로, 상기한 산질화 처리는 극박 게이트 산화막(14)의 신뢰성을 향상시킬 수 있다. 또, N2O를 사용하여 산질화 처리를 행할 때는 N2O의 분해에 의해서 생긴 산소에 의한 산화도 진행하므로, 게이트 산화막(14)의 막 두께가 1㎚ 정도 두꺼워진다. 이 경우는, 산화막 형성실(107)에서 막 두께 3㎚의 게이트 산화막을 형성한 후에 산질화 처리를 행함으로써, 게이트 산화 막 두께를 4㎚로 설정할 수 있다. 한편, NO를 사용하는 경우는 산질화 처리에 의해서 게이트 산화막이 두꺼워지는 일은 거의 없다.
다음에, 산질화 처리가 완료한 반도체 웨이퍼(1A)를 냉각 스테이지(109)에서 실온까지 냉각하고나서 로더/ 언로더(110)를 통하여 산화막 형성 장치(100)의 외부로 반출하고, 게이트 전극용 도전막을 피착하기 위한 CVD 장치(도시하지 않음)로 반송한다. 그 때, 이 CVD 장치를 산화막 형성 장치(100)의 후단에 접속하고 게이트 산화막의 형성으로부터 게이트 전극용 도전막의 피착까지를 연속하여 일괄 처리함으로써 게이트 산화막(14)의 오염을 유효하게 방지할 수 있다.
다음에, 도 22에 도시한 바와 같이 게이트 산화막(14)의 상부에 게이트 길이가 0.25㎛인 게이트 전극(15)을 형성한다. 게이트 전극(15)은 반도체 기판(1) 상에 CVD법으로 막 두께 150㎚의 n형 다결정 실리콘막, 막 두께 150㎚의 비도핑 다결정 실리콘막을 순차 피착한 후, 포토 레지스트를 마스크로 한 건식 에칭으로 이들의 막을 패터닝하여 형성한다.
다음에, 도 23에 도시한 바와 같이, p 채널형 MOSFET의 형성 영역에 p형 불순물, 예를 들면 B(붕소)를 수직 방향 및 경사 방향으로 이온 주입하여 게이트 전극(14)의 양측의 n형 웰(10)에 p-형 반도체 영역(16) 및 p형 반도체 영역(17)을 형성한다. 또한, n 채널형 MOSFET의 형성 영역에 n형 불순물 예를 들면, P(인)을 수직 방향 및 경사 방향으로 이온 주입하여 게이트 전극(14)의 양측의 p형 웰(11)에 n-형 반도체 영역(18) 및 n형 반도체 영역(19)을 형성한다.
다음에, 도 24에 도시한 바와 같이, 반도체 기판(1) 상에 CVD법으로 퇴적한 산화 실리콘막을 이방성 에칭하여 게이트 전극(14)의 측벽에 두께 0.15㎛ 정도의 측벽 스페이서(20)를 형성한다. 이 때, p형 반도체 영역(17)의 상부의 게이트 산화막(14) 및 n형 반도체 영역(19)의 상부의 게이트 산화막(14)을 제거한다. 계속해서 p 채널형 MOSFET의 형성 영역에 p형 불순물, 예를 들면 B(붕소)를 이온 주입하여 게이트 전극(14)의 양측의 n형 웰(10)에 p+형 반도체 영역(21)을 형성한다. 또한, n 채널형 MOSFET의 형성 영역에 n형 불순물 예를 들면, P(인)을 이온 주입하여, 게이트 전극(14)의 양측의 p형 웰(11)에 n+형 반도체 영역(22)을 형성한다.
다음에, 도 25에 도시한 바와 같이, p 채널형 MOSFET의 게이트 전극(14), p+형 반도체 영역(21 ; 소스 영역, 드레인 영역), n 채널형 MOSFET의 게이트 전극(14), n+형 반도체 영역(22 ; 소스 영역, 드레인 영역) 각각의 표면에 TiSi2(티탄 실리사이드)층(23)을 형성한다. TiSi2층(23)은 반도체 기판(1) 상에 스퍼터링법으로 피착한 Ti막을 열처리하여 반도체 기판(1) 및 게이트 전극(14)과 반응시킨 후, 미반응의 Ti막을 에칭으로 제거하여 형성한다. 이상의 공정에 의해, p 채널형 MOSFET(Qp) 및 n 채널형 MISFET(Qn)가 완성된다.
그 후, 도 26에 도시한 바와 같이, 반도체 기판(1) 상에 플라즈마 CVD법으로 피착한 산화 실리콘막(24)에 접속 구멍(25 ∼ 28)을 형성하고, 계속해서 산화 실리콘막(24) 상에 스퍼터링법으로 피착한 Al 합금막을 패터닝하여 배선(29 ∼ 31)을 형성함으로써, 본 실시 형태의 CMOS 프로세스가 거의 완료한다.
(반도체 프로세스 B)
본 실시 형태의 MOSFET의 제조 방법(LOCOS 분리 프로세스)을 도 27 내지 도 32를 이용하여 설명한다. 본 프로세스에서는 얕은 트렌치 분리(Shallow Trench Isolation ; STI) 대신에 종래형 분리를 이용하고 있다. 이 경우 미세화에 관해서는 한계가 있지만, 종래의 프로세스를 그대로 원용할 수 있는 장점이 있다. 반도체 프로세스 1의 STI 또는 SGI(Shallow Groove Isolation), 및 본 실시예의 LOCOS 분리에서도, MOSFET는 다른 트랜지스터와 소스 또는 드레인을 공유하지 않는 한, 원칙적으로 그 주위를 분리 영역으로 둘러싸게 된다.
우선, 도 27에 도시한 바와 같이 반도체 기판(1)을 열처리하여 그 주면에 막 두께 10㎚ 정도의 얇은 산화 실리콘막(2)을 형성(열산화 프로세스 B1)한 후, 이 산화 실리콘막(2) 상에 막 두께 100㎚ 정도의 질화 실리콘막(3)을 CVD법으로 피착한다. 다음에, 도 28에 도시한 바와 같이 질화 실리콘막(3) 상에 소자 분리 영역을 구멍이 형성된 포토 레지스트(4)를 형성하고, 이 포토 레지스트(4)를 마스크로 하여 질화 실리콘막(3)을 패터닝한다.
다음에, 포토 레지스트(4)를 제거한 후, 도 29에 도시한 바와 같이 반도체 기판(1)을 열처리함으로써, 소자 분리 영역에 필드 산화막(40)을 형성(열산화 프로세스 B2)한다.
다음에, 열 인산을 이용한 습식 에칭으로 질화 실리콘막(3)을 제거하고, 반도체 기판(1)의 표면을 습식 세정으로 청정화한 후, 반도체 기판(1)의 활성 영역의 표면에 상기 실시 형태 1과 마찬가지의 방법으로 막 두께 5㎚ 이하의 극박 게이트 산화막(14)을 형성(열산화 프로세스 B3)한다(도 32).
막 두께 5㎚ 이하의 극박 게이트 산화막은 도 30에 도시한 바와 같은 배치식의 종형 산화막 형성 장치[150 ; 산화 장치(3) ; 세로형 배치 산화로]에 상기한 바와 같은 촉매 방식의 수분 생성 장치(140)를 부착하여 형성할 수도 있다. 이 종형 산화막 형성 장치(150)를 사용한 게이트 산화막 형성의 시퀀스의 일례를 도 31에 도시한다. 이 경우의 시퀀스는 도 15와 거의 동일하지만, 웨이퍼의 로드 및 언로드에 약간의 시간적 차이가 있다. 또한 그 외에도 설명한 바와 같이, 이 경우는 일반적으로 핫월 방식이 되기 때문에, 퍼지 가스로의 실질적으로 산화하지 않을 정도의 소량의 산소 가스의 첨가가 비교적 중요하다.
그 후, 상기 실시 형태 1과 마찬가지의 방법으로 반도체 기판(1)의 주면 상에 MOSFET를 형성한다.
(산화 프로세스 등에 관한 공통 사항)
이하에서는 본원에 개시된 각 반도체 프로세스에 공통되어 적용 가능한 처리 장치 및 처리 프로세스의 상세를 설명한다.
상기한 바와 같이 도 9는, 게이트 산화막의 형성에 사용하는 매엽식 산화막 형성 장치(멀티 챔버 방식)의 개략도이다. 도시한 바와 같이, 이 산화막 형성 장치(100)는 게이트 산화막의 형성에 앞서서 반도체 웨이퍼(1A)의 표면의 산화막(일반적으로 표면막)을 습식 세정 방식(드라이 방식이라도 좋다)으로 제거하는 세정 장치(101)의 후단에 접속되어 있다. 이러한 세정-산화 일괄 처리 시스템을 채용함 으로써 세정 장치(101) 내에서 세정 처리된 반도체 웨이퍼(1A)를 대기(원하지 않은 산화성 분위기 등 그 외의 표면 상태를 열화시키는 분위기 일반)에 접촉시키는 일 없이, 또한 단시간에 산화막 형성 장치(100)로 반송할 수 있으므로, 산화막을 제거하고나서 게이트 산화막을 형성하기까지의 동안에 반도체 웨이퍼(1A)의 표면에 자연 산화막이 형성되는 것을 극력 억제할 수 있다.
건조 처리가 끝난 반도체 웨이퍼(1A)는 버퍼(106)를 통하여 즉시 산화막 형성 장치(100)로 반송된다.
이 산화막 형성 장치(100)는 예를 들면, 산화막 형성실(107), 산질화막 형성실(108), 냉각 스테이지(109), 로더/ 언로더(110) 등을 구비한 멀티 챔버 방식으로 구성되어 있으며, 장치 중앙의 반송계(112)는, 반도체 웨이퍼(1A)를 상기 각 처리실에(로부터) 반입(반출)하기 위한 로봇 핸드(113)를 구비하고 있다. 반송계(112)의 내부는 대기의 혼입에 의해서 반도체 웨이퍼(1A)의 표면에 자연 산화막이 형성되는 것을 극력 억제하기 위해서, 질소 등의 불활성 가스 분위기(진공으로 하는 것도 가능하지만, 불활성 가스 등으로 포지티브 압력으로 하면, 외부 및 각 처리실로부터의 원하지 않는 가스의 혼입을 막는 효과가 있다)로 유지된다. 또한, 반송계(112)의 내부는 반도체 웨이퍼(1A)의 표면에 수분이 부착하는 것을 극력 억제시키기 위해, ppb 레벨이 매우 낮은 수분 분위기(일반적으로 잘 정비된 진공계의 탈가스에 포함되는 수분은 수 ppm 이하이다)로 유지된다. 산화막 형성 장치(100)에 반입된 반도체 웨이퍼(1A)는 로봇 핸드(113)를 통해 우선 산화막 형성실(107)에 1매 혹은 2매 단위(일반적으로 매엽이라고 할 때는 1매 또는 2매 단위를 말하지만, 1매 단위 또는 2매 단위를 특정할 때는 각각 단 매엽, 2 매엽이라고 한다)로 반송된다.
상기한 바와 같이 도 11a는 산화막 형성실(107 ; 도 9의 매엽 장치)의 구체적인 구성의 일례를 나타내는 개략 평면도, 도 11b는 도 11a의 B-B'선에 따른 단면도[산화 장치(1) ; 핫월형 매엽 산화로]이다.
이 산화막 형성실(107)은 다중벽 석영관으로 구성된 챔버(120)를 구비하고 있으며, 그 상부 및 하부에는 반도체 웨이퍼(1A)를 가열하는 히터(121a, 121b ; 핫월 형식의 경우)가 설치되어 있다. 챔버(120)의 내부에는 이 히터(121a, 121b)로부터 공급되는 열을 반도체 웨이퍼(1A)의 전면에 균등하게 분산시키는 원반형의 균열링(122)이 수용되며, 그 상부에 반도체 웨이퍼(1A)를 수평으로 보유(수직인 중력에 관하여 웨이퍼 표면을 거의 수평으로 배치함으로써 혼합 가스의 농도 분포의 영향을 배제할 수 있는 효과가 있다. 이것은 300φ 웨이퍼 등의 대구경화에서 특히 중요하다.)하는 서셉터(123)가 설치되어 있다. 균열링(122)은 석영 혹은 SiC(탄화 실리콘) 등의 내열 재료로 구성되며, 챔버(120)의 벽면에서 연장되는 지지 아암(124)에 의해서 지지되어 있다. 균열링(122)의 근방에는, 서셉터(123)에 보유된 반도체 웨이퍼(1A)의 온도를 측정하는 열전쌍(125)이 설치되어 있다: 반도체 웨이퍼(1A)의 가열은, 히터(121a, 121b)에 의한 가열 방식 외에, 예를 들면 도 12[산화 장치(2) ; 램프 가열형 매엽 산화로)에 도시한 바와 같은 램프(130)에 의한 가열 방식을 채용하여도 좋다. 이 경우는, 웨이퍼가 소정의 위치에 놓여지고나서 램프 가열을 개시할 수 있으며 램프를 끄면 웨이퍼 표면의 온도는 급속하게 저하하기 때문에, 핫월의 경우 등에 삽입 및 인출 시에 형성되는 초기 산화막 등을 거의 무시 할 수 있을 정도로 저감할 수 있다. 또, 램프에 의해 수분을 첨가하는 경우는 수분 도입부뿐만 아니라 산화로 자체도 섭씨 140도 정도로 예비 가열하여 결로(結露)를 방지하는 것이 효과적이다.
챔버(120)의 벽면의 일부에는 챔버(120) 내에 물, 산소 및 퍼지 가스를 도입하기 위한 가스 도입관(126)의 일단이 접속되어 있다. 이 가스 도입관(126)의 타단은, 촉매 방식의 수분 생성 장치에 접속되어 있다. 가스 도입관(126)의 근방에는, 다수의 관통 구멍(127)을 구비한 칸막이 벽(128)이 설치되어 있으며, 챔버(120) 내에 도입된 가스는 이 칸막이 벽(128)의 관통 구멍(127)을 통과하여 챔버(120) 내에 균등하게 널리 퍼진다. 챔버(120)의 벽면의 다른 일부에는 챔버(120) 내에 도입된 상기 가스를 배출하기 위한 배기관(129)의 한 단이 접속되어 있다.
전술한 바와 같은 도 13 및 도 14는 상기 챔버(120)에 접속된 촉매 방식의 수분 생성 장치를 나타내는 개략도이다. 이 수분 생성 장치(140)는 내열 내식성 합금(예를 들면, 상품명 「Hastel1oy」로서 알려지는 Ni 합금 등)으로 구성된 반응기(141)를 구비하고 있으며, 그 내부에는 Pt(플래티늄), Ni(니켈) 혹은 Pd(팔라듐) 등의 촉매 금속으로 구성되는 코일(142)과 이 코일(142)을 가열하는 히터(143)가 수용되어 있다.
상기 반응기(141)에는 수소 및 산소로 이루어지는 프로세스 가스와, 질소 혹은 Ar(아르곤) 등의 불활성 가스로 이루어지는 퍼지 가스가 가스 저장소(144a, 144b, 144c)로부터 배관(145)을 통하여 도입된다. 배관(145)의 중간에는 가스량을 조절하는 매스플로우 컨트롤러(146a, 146b, 146c)와, 가스의 유로를 개폐하는 개폐 밸브(147a, 147b, 147c)가 설치되며, 반응기(141) 내에 도입되는 가스량 및 성분비가 이들에 의해서 정밀하게 제어된다.
반응기(141) 내에 도입된 프로세스 가스(수소 및 산소)는 350℃ 내지 450℃ 정도(예를 들면, 상압 하에서는 충분한 산소의 존재 하에서 4% 이상의 수소 농도로 수소의 폭발적 연소가 일어나므로, 양산 장치의 안전을 고려하면 수소가 잔류하지 않도록 반응기에는 산소가 풍부한 산소 수소 혼합 가스를 도입하는 것이 바람직하다고 생각된다)로 가열된 코일(142)에 접촉하여 여기되며 수소 분자로부터는 수소 래디컬이 생성되고(H2→2H+), 산소 분자로부터는 산소 래디컬이 생성된다(O2→2O-). 이들 2종의 래디컬은 화학적으로 매우 활성이기 때문에, 빠르게 반응하여 물을 생성한다(2H++O-→H2O). 이 물은 접속부(148) 내에서 산소와 혼합되어 저농도로 희석되며 상기 가스 도입관(126)을 통하여 산화막 형성실(107)의 챔버(120)에 도입된다. 이 경우, 산소 대신에 아르곤으로 희석하는 것도 가능하다. 즉, 산화로에 공급되는 분위기로서는 수분 1%, 아르곤 99%이다.
상기한 바와 같은 촉매 방식의 수분 생성 장치(140)는 물의 생성에 관여하는 수소와 산소의 량을 고정밀도로 제어할 수 있으므로, 산소와 함께 산화막 형성실(107)의 챔버(120)에 도입되는 물의 농도를 ppt 이하의 초저농도로부터 수 10% 정도의 고농도까지 광범위하고 또한 고정밀도로 제어할 수 있다. 또한, 반응기(141)에 프로세스 가스를 도입하면 순간적으로 물이 생성되기 때문에, 원하는 수분 농도 가 리얼 타임으로 얻어진다. 따라서, 반응기(141) 내에 수소와 산소를 동시에 도입(일반적인 경우에는 안전을 위해 산소를 약간 미리 도입한다)할 수 있으며, 연소 방식을 채용하는 종래의 수분 생성 시스템과 같이, 수소의 도입에 앞서서 산소를 도입할 필요는 없다. 또, 반응기(141) 내의 촉매 금속은 수소나 산소를 래디컬화할 수 있는 것이면 전술한 금속 이외의 재료를 사용하여도 좋다. 또한, 촉매 금속은 코일형으로 가공하여 사용하는 것 외에 예를 들면 중공 형상의 관 혹은 미세한 섬유 필터 등으로 가공하여 그 내부에 프로세스 가스를 통과시켜도 좋다.
도 14에서 수분 발생로(140), 수소 센서, 필터, 희석부, 퍼지 가스 또는 희석 가스 공급부 및 산화로 접속부 등은 결로 방지를 위해 섭씨 140도 정도가 되도록 온도 조절 또는 가열되어 있다. 여기서 수소 센서는 합성되지 않고서 남은 수소를 검출하기 위한 것이다. 또한, 필터는 만일 산화로측에서 수소의 연소 등이 발생한 경우에, 그것이 합성로측까지 전달되지 않도록 일종의 오리피스(orifice)로서 작동하도록 삽입된 가스 필터이다. 퍼지 가스, 희석 가스, 수분 모두 결로하지 않을 정도의 온도(일반적으로 섭씨 100도 이상 200도 이하 정도)로 예열하여 산화로에 공급되지만(희석 가스도 미리 예열된 후 합성된 수분과 혼합된다), 도 12와 같은 램프 가열로에서는 화로체 자체 또는 피처리 웨이퍼 자체의 예열도 고려할 필요가 있다. 이 경우 퍼지 가스에 의해서 산화로 내의 웨이퍼를 예열하는 것도 가능하다. 램프 가열로의 경우 특히 웨이퍼 도입부의 결로 방지를 위한 예열 기구에도 주의를 할 필요가 있다. 어느쪽의 경우에도 섭씨 140도 정도로 가열 또는 온도 조절해두면 비교적 유효하다. 산화 프로세스는 소정의 분위기 가스를 일정한 유량 으로 산화 처리부에 공급하고 소비된 성분을 항상 새로운 분위기 가스로 보충하면서 정상 상태에서 행해지는 것이 일반적이다.
상기 산화막 형성 장치(100 ; 도 9)를 사용한 게이트 산화막 형성의 시퀀스의 일례를 도 15를 참조하면서 더 상세히 설명하기로 한다.
우선, 산화막 형성실(107 ; 도 9)의 챔버(120 ; 도 11)를 개방하고, 그 내부에 퍼지 가스(질소)를 도입하면서(도 15에 도시한 바와 같이, 퍼지 가스에는 웨이퍼의 서멀 에치 등의 표면 거칠음 방지를 위해서 약간의 산소 등을 첨가하여도 좋다) 반도체 웨이퍼(1A)를 서셉터(123) 상에 로드한다. 반도체 웨이퍼(1A)를 챔버(120)에 반입하고나서 서셉터(123) 상에 로드하기까지의 시간은 55초이다. 그 후, 챔버(120)를 폐쇄하고, 계속해서 퍼지 가스를 30초간 도입하여 챔버(120) 내의 가스 교환을 충분하게 행한다. 서셉터(123)는 반도체 웨이퍼(1A)가 빠르게 가열되도록 미리 히터(121a, 121b)로 가열해 둔다. 반도체 웨이퍼(1A)의 가열 온도는 800℃ 내지 900℃의 범위 내 예를 들면 850℃로 한다. 웨이퍼 온도가 800℃ 이하에서는 게이트 산화막의 품질이 저하한다. 한편, 900℃ 이상에서는 웨이퍼의 표면 불균일이 발생하기 쉬워진다.
반응기(141)에 산소와 수소를 도입할 때는 수소를 산소보다 먼저 도입하지 않도록 한다. 수소를 산소보다 먼저 도입하면, 미반응의 수소가 고온의 챔버(120)에 유입되기 때문에 위험하다. 한편, 산소를 수소보다 먼저 도입하면, 이 산소가 챔버(120)에 유입하여 대기 중의 반도체 웨이퍼(1A)의 표면에 저품질의 산화막(초기 산화막)을 형성한다. 따라서, 수소는 산소와 동시에 도입하거나 혹은 작업의 안전성을 고려하여 산소보다도 약간 느린 타이밍(0 내지 5초 이내)에서 도입한다. 이와 같이 하면, 반도체 웨이퍼(1A)의 표면에 원하지 않게 형성되는 초기 산화막의 막 두께를 최소한으로 억제할 수 있다.
막 두께 5nm 이하(마찬가지로 그 이상의 두께의 게이트 또는 그 외의 산화막에 대해서도 일정 정도 유효한 것은 물론이다)의 극박 게이트 산화막은 매엽식 혹은 배치식의 산화막 형성 장치[산화로(1 ∼ 3)]에 도 33[산화 장치(4) ; 산소 수소 연소법식 또는 수소 연소법식 산화로]에 도시한 바와 같은 연소 방식의 수분 생성 장치(160)를 부착하여 형성할 수도 있다.
이 경우는, 수분 생성 장치(160)에서 비교적 고농도의 물을 포함하는 산화종을 발생시킨 후, 이 산화종에 산소를 더함으로써 낮은 수분 농도의 산화종을 얻는다. 그 때는 미리 밸브(Vvent)를 개방, 밸브(Vprocess)를 폐쇄로 설정해 두고, 수분 농도가 원하는 농도로 저하할 때까지는 산화종을 산화막 형성 장치로 보내지 않도록 한다. 그리고, 수분 농도가 충분하게 저하하고나서 밸브(Vvent)를 폐쇄, 밸브(Vprocess)를 개방으로 전환하여 산화종을 산화막 형성 장치로 보낸다.
상기한 방식은 산화막 형성 장치 직전에 밸브 등의 발진원(發塵源)이 있는 것이나 밸브를 설치함으로써 무효 공간(dead space)이 생기는 등, 전술한 촉매 방식에 비교하여 불리한 점도 있지만, 산화종의 낮은 수분 농도화 및 초기 산화막의 억제를 실현할 수 있다.
(반도체 프로세스 C)
본 발명의 산화막 형성 방법은, 도 34에 도시한 바와 같은 플로우팅 게이트(44)와 컨트롤 게이트(42)를 갖는 플래시 메모리의 터널 산화막(43 ; 열산화 프로세스 C1)이나 제2 게이트 산화막(44 ; 열산화 프로세스 C2)을 5㎚ 이하의 얇은 막 두께로 형성하는 경우에도 적용할 수 있다.
(반도체 프로세스 D)
또한, 본 발명의 산화막 형성 방법은, 예를 들면 메모리 LSI와 로직 LSI를 동일 반도체칩 상에 혼재한 LSI와 같이, 막 두께가 다른 2종 이상의 게이트 산화막을 동일 반도체칩 상에 형성하는 경우에도 적용할 수 있다. 이 경우, 막 두께가 5㎚ 이하의 얇은 게이트 산화막(열산화 프로세스 D1)과 5nm 이상의 비교적 두꺼운 게이트 산화막(열산화 프로세스 D2)을 함께 본 발명의 방법에 의해서 형성할 수 있는 것은 물론이지만, 막 두께가 얇은 게이트 산화막은 본 발명의 방법으로 형성하고 두꺼운 게이트 산화막은 종래 방법으로 형성하여도 좋다.
(본원의 각종 산화법의 적용성)
이상에서 나타낸 본원에 나타낸 촉매 수분 생성 열산화법, 낮은 수분 산화법(일부 수소 연소법식에 의한 것을 포함한다) 및 종래의 수소 연소법식에 의한 고수분 산화의 적용성에 대하여 이하에서 정리하고자 한다.
즉, 촉매 수분 생성 열산화법, 낮은 수분 산화법을 적용하여 가장 효과적인 프로세스로서는 산화 프로세스 A3, B3, C1, C2, D1 등(제1류)을 예로 들 수 있다.
종래의 수소 연소법식에 의한 고수분 산화의 적용도 가능하지만, 촉매 수분 생성 열산화법, 낮은 수분 산화법을 적용하여 효과가 나오는 프로세스로서는 산화 프로세스 A1, A2, B1, B2, D2 등(제2류)을 예로 들 수 있다.
특히, 수소 연소법식에 산화로와 촉매 방식에 의한 산화로가 혼재하는 라인에서는 산화막에 성질, 두께 등에 의해서 양 방법을 혼용하는 것도 실용적 가치가 있다.
(본원의 각종의 산화 장치의 적용성)
이상으로 본원에 나타난 각종 산화 장치의 적용성에 대하여 이하에서 정리고자 한다. 본원에 나타난 산화 장치(1 ∼ 4)는, 기본적으로 모두 상기 제1류 및 제2류의 산화 공정에 적용 가능하다. 그러나, 멀티 챔버 등에 의해서 정밀한 분위기의 컨트롤을 할 필요가 있을 때는 산화 장치(1, 2)에 의한 것이 바람직하다. 또한, 각 산화 처리 장치의 산화 시의 가동 압력에 대해서는 일반적으로 상압(600Torr 내지 900Torr)에서 행해지지만 감압으로 행하는 것도 가능하다. 이 경우, 산화 속도를 낮게 설정하기 쉬운 것 외에, 수소의 폭발의 가능성을 저감할 수 있는 등의 부가적인 효과도 있다. 또한, 고압 산화를 행하는 것도 가능하다. 이 경우는 높은 산화 속도를 비교적 낮은 온도로 실현할 수 있는 이점이 있다.
(개시에 관한 유의점)
이상, 본 발명자에 의해서 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 따르면, 막 두께가 5㎚ 이하이며 게다가 고품질의 극박 게이트 산화막을 균일한 막 두께로 재현성좋게 형성할 수 있으므로, 게이트 길이가 0.25㎛ 혹은 그 이하의 미세한 MOSFET를 갖는 반도체 집적 회로 장치의 신뢰성, 제조 수율을 향상시킬 수 있다.

Claims (10)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 수분 합성부에 있어서 제1 온도에서 촉매를 이용하여 산소와 수소로부터 수분을 합성하는 단계와,
    (b) 상기 수분을 기체 상태를 유지하여 산화 처리부의 처리실 내로 이송하는 단계와,
    (c) 상기 처리실 내에 있어서, 상기 수분을 포함하는 습식 산화 분위기 하에서, 웨이퍼의 제1 주면을 상기 제1 온도보다도 고온의 제2 온도에서 가열함으로써, 상기 제1 주면 상 또는 그 상방의 실리콘 부재에 열산화에 의한 절연막을 형성하는 단계
    를 포함하고,
    상기 수분의 상기 이송은, 상기 수분 합성부와 상기 처리실 간에 설치된 수소 센서에 의해, 잔류 수소 가스의 존부를 감시하면서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 산화 분위기는, 그 조성 중에 산소 가스를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 산화 분위기는, 그 조성 중에 산소 가스를 주요 성분으로서 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 실리콘 부재는, 상기 제1 주면 자체인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘 부재는, 상기 제1 주면 상에 다른 개재층을 끼워서 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 절연막은, 절연 게이트형 전계 효과 트랜지스터 절연막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막은, 플래시 메모리 소자의 터널 절연막인 것을 특징으로 하는 절연막을 가진 반도체 집적 회로 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 열산화는, 상기 열처리실 내에, 상기 습식 산화 분위기를 공급하면서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제2항에 있어서,
    상기 열산화는, 상기 처리실 내에, 상기 습식 산화 분위기를 공급하면서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제3항에 있어서,
    상기 열산화는, 상기 처리실 내에, 상기 습식 산화 분위기를 공급하면서 행하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI250583B (en) * 1997-03-05 2006-03-01 Hitachi Ltd Manufacturing method for semiconductor integrated circuit device
JPH10335652A (ja) * 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
US7923383B2 (en) * 1998-05-21 2011-04-12 Tokyo Electron Limited Method and apparatus for treating a semi-conductor substrate
JP2001305368A (ja) * 2000-04-21 2001-10-31 Shin Etsu Chem Co Ltd 光導波路基板の製造方法
JP2002208592A (ja) * 2001-01-09 2002-07-26 Sharp Corp 絶縁膜の形成方法、半導体装置、製造装置
US6554002B2 (en) * 2001-02-21 2003-04-29 United Microelectronics Corp. Method for removing etching residues
KR100653796B1 (ko) 2001-03-12 2006-12-05 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
US7053459B2 (en) 2001-03-12 2006-05-30 Renesas Technology Corp. Semiconductor integrated circuit device and process for producing the same
DE10222083B4 (de) * 2001-05-18 2010-09-23 Samsung Electronics Co., Ltd., Suwon Isolationsverfahren für eine Halbleitervorrichtung
JP2003017595A (ja) * 2001-06-29 2003-01-17 Toshiba Corp 半導体装置
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
US7517751B2 (en) * 2001-12-18 2009-04-14 Tokyo Electron Limited Substrate treating method
US6764907B2 (en) * 2002-02-19 2004-07-20 Bart J. Van Zeghbroeck Method of fabricating self-aligned silicon carbide semiconductor devices
US7151048B1 (en) 2002-03-14 2006-12-19 Cypress Semiconductor Corporation Poly/silicide stack and method of forming the same
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6887736B2 (en) * 2002-06-24 2005-05-03 Cermet, Inc. Method of forming a p-type group II-VI semiconductor crystal layer on a substrate
JP3699956B2 (ja) * 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
US7189652B1 (en) * 2002-12-06 2007-03-13 Cypress Semiconductor Corporation Selective oxidation of gate stack
US6844082B2 (en) * 2003-04-28 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gas distribution plate with anodized alumnium coating
JP3965167B2 (ja) 2003-07-04 2007-08-29 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US7371637B2 (en) * 2003-09-26 2008-05-13 Cypress Semiconductor Corporation Oxide-nitride stack gate dielectric
US20050106895A1 (en) * 2003-11-17 2005-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Supercritical water application for oxide formation
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US8119210B2 (en) * 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US20050284572A1 (en) * 2004-06-29 2005-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Heating system for load-lock chamber
US20070111372A1 (en) * 2004-07-20 2007-05-17 Cermet, Inc. Methods of forming a p-type group ii-vi semiconductor crystal layer on a substrate
US7303092B2 (en) * 2004-12-28 2007-12-04 Kimberly-Clark Worldwide, Inc. Wet wipe package
US20060266793A1 (en) * 2005-05-24 2006-11-30 Caterpillar Inc. Purging system having workpiece movement device
KR100648194B1 (ko) * 2005-07-27 2006-11-23 삼성전자주식회사 반도체 장치의 제조 방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US7723154B1 (en) 2005-10-19 2010-05-25 North Carolina State University Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
CN101351603A (zh) * 2005-12-16 2009-01-21 21世纪结构有限责任公司 无机复合建筑板
US20070256599A1 (en) * 2005-12-16 2007-11-08 Jack Rigsby Inorganic Composite Material And Manufacturing Process
EP1801843B1 (de) * 2005-12-22 2013-07-03 Applied Materials GmbH & Co. KG Anlage und Verfahren zur Behandlung von Substraten
DE102005061563A1 (de) * 2005-12-22 2007-07-19 Applied Materials Gmbh & Co. Kg Anlage zur Behandlung von Substraten und Verfahren
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
JP4620654B2 (ja) * 2006-12-25 2011-01-26 株式会社日立製作所 半導体集積回路装置の製造方法
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7951728B2 (en) 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
JP2010087475A (ja) * 2008-09-03 2010-04-15 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び製造装置
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US20110247560A1 (en) * 2008-11-21 2011-10-13 Tokyo Electron Limited Substrate processing apparatus
JP5400795B2 (ja) * 2008-11-21 2014-01-29 国立大学法人長岡技術科学大学 基板処理方法及び基板処理装置
DE102009003393A1 (de) * 2009-01-27 2010-07-29 Schott Solar Ag Verfahren zur Temperaturbehandlung von Halbleiterbauelementen
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
JP5329294B2 (ja) * 2009-04-30 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5520552B2 (ja) * 2009-09-11 2014-06-11 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US20120193726A1 (en) * 2009-10-06 2012-08-02 Tomohiro Yamashita Semiconductor device and method of manufacturing the same
TWI497854B (zh) * 2009-10-08 2015-08-21 Truelight Corp 氧化侷限式面射型雷射製作方法
KR101511076B1 (ko) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101470303B1 (ko) 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8274081B2 (en) 2010-03-22 2012-09-25 Micron Technology, Inc. Semiconductor constructions
US7829376B1 (en) 2010-04-07 2010-11-09 Lumenz, Inc. Methods of forming zinc oxide based II-VI compound semiconductor layers with shallow acceptor conductivities
WO2012126377A1 (en) 2011-03-22 2012-09-27 Nantong Fujitsu Microelectronics Co., Ltd. System-level packaging methods and structures
US8927363B2 (en) * 2013-05-17 2015-01-06 International Business Machines Corporation Integrating channel SiGe into pFET structures
EA032058B1 (ru) * 2014-12-17 2019-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Способ термического окисления кремниевых пластин
JP6947914B2 (ja) * 2017-08-18 2021-10-13 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 高圧高温下のアニールチャンバ
US10276411B2 (en) 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
CN108031836B (zh) * 2018-01-22 2019-12-03 北京大学 一种金属-金属氧化物纳米复合材料的制备方法
KR102160552B1 (ko) * 2018-02-28 2020-09-28 최영준 절연막 형성 방법 및 절연막 제조장치
CN108447770B (zh) * 2018-03-08 2020-07-28 清华大学 二氧化硅薄膜的制备方法
JP7278111B2 (ja) 2019-03-08 2023-05-19 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
CN111785612B (zh) * 2020-08-21 2022-05-17 中电晶华(天津)半导体材料有限公司 一种vdmos功率器件用二氧化硅层的制备方法
US11972942B2 (en) * 2021-09-23 2024-04-30 Texas Instruments Incorporated Gate oxide fabrication and system

Family Cites Families (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4315A (en) * 1845-12-16 Cylindrical type-setting
US24870A (en) * 1859-07-26 Improvement in sewing-machines
US6853A (en) * 1849-11-06 Improvement in seed-planters
US9813A (en) * 1853-06-28 Refrigerator for cooling liquids
US10975A (en) * 1854-05-30 Improvement in sewing-machines
US19419A (en) * 1858-02-23 Cttlinaby ladle
US42344A (en) * 1864-04-19 Oeein h
US3857927A (en) 1972-05-26 1974-12-31 Rockwell International Corp System and method including a catalyst bed for combining hydrogen and oxygen gases
US4139658A (en) * 1976-06-23 1979-02-13 Rca Corp. Process for manufacturing a radiation hardened oxide
US4119706A (en) 1976-10-12 1978-10-10 Engelhard Minerals & Chemicals Corporation Method of catalytically recombining radiolytic hydrogen and radiolytic oxygen
US4199706A (en) * 1977-09-02 1980-04-22 Zenith Radio Corporation Spring-loaded resistor terminal
US4139858A (en) 1977-12-12 1979-02-13 Rca Corporation Solar cell with a gallium nitride electrode
JPS553820A (en) 1978-06-22 1980-01-11 Agency Of Ind Science & Technol Oxide catalyst for catalytic combustion of hydrogen
JPS5541805A (en) 1978-09-18 1980-03-24 Tanaka Kikinzoku Kogyo Kk Platinum group oxidation catalyst and preparation thereof
JPS56126650A (en) * 1980-03-07 1981-10-03 Fuji Heavy Ind Ltd Air-fuel ratio controlling apparatus
JPS6234166Y2 (ko) * 1980-07-28 1987-09-01
JPS5749895A (en) 1980-09-10 1982-03-24 Hitachi Ltd Catalyst structure of recombiner
CA1141522A (en) 1980-11-03 1983-02-22 Karl T. Chuang Method of combining gaseous hydrogen and oxygen
JPS5819599A (ja) 1981-07-28 1983-02-04 株式会社東芝 放射性気体廃棄物処理系の再結合器用加熱装置
US4376796A (en) * 1981-10-27 1983-03-15 Thermco Products Corporation Processing silicon wafers employing processing gas atmospheres of similar molecular weight
JPS59132136A (ja) 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS60107840A (ja) 1983-11-16 1985-06-13 Hitachi Ltd 半導体素子の製造法
JPS60247933A (ja) 1984-05-23 1985-12-07 Oki Electric Ind Co Ltd 半導体製造装置
JPS6124967A (ja) * 1984-07-13 1986-02-03 大同酸素株式会社 高純度窒素ガス製造装置
US4579723A (en) * 1985-03-28 1986-04-01 The Boc Group, Inc. Methods for purifying inert gas streams
JPS62198128A (ja) 1986-02-26 1987-09-01 Toshiba Corp シリコン酸化膜形成方法及び装置
JPS6385630A (ja) 1986-09-30 1988-04-16 Fuji Photo Film Co Ltd ハロゲン化銀カラ−写真感光材料
CH674003A5 (ko) * 1987-03-11 1990-04-30 Bbc Brown Boveri & Cie
JPH01319940A (ja) 1988-06-22 1989-12-26 Kimmon Mfg Co Ltd 外部燃焼酸化装置
ATE130466T1 (de) * 1989-05-07 1995-12-15 Tadahiro Ohmi Verfahren zur herstellung eines siliziumoxydfilmes.
US5296392A (en) * 1990-03-06 1994-03-22 Digital Equipment Corporation Method of forming trench isolated regions with sidewall doping
US6110531A (en) * 1991-02-25 2000-08-29 Symetrix Corporation Method and apparatus for preparing integrated circuit thin films by chemical vapor deposition
JPH0519746A (ja) 1991-07-12 1993-01-29 Matsushita Electric Ind Co Ltd 画像位置決定装置
US6146135A (en) * 1991-08-19 2000-11-14 Tadahiro Ohmi Oxide film forming method
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH05114740A (ja) 1991-10-23 1993-05-07 Kawasaki Steel Corp 半導体装置の製造方法
JPH05141871A (ja) 1991-11-22 1993-06-08 Tadahiro Omi 熱処理装置
JP3129338B2 (ja) * 1991-11-29 2001-01-29 忠弘 大見 酸化膜形成装置
JPH05144804A (ja) 1991-11-22 1993-06-11 Tadahiro Omi 半導体装置の製造方法
JP3535876B2 (ja) 1991-11-22 2004-06-07 財団法人国際科学振興財団 半導体装置及びその製造方法
WO1993010556A1 (en) 1991-11-22 1993-05-27 Tadahiro Ohmi Apparatus for forming oxide film, heat treatment apparatus, semiconductor device, manufacturing method therefor
US5244843A (en) * 1991-12-17 1993-09-14 Intel Corporation Process for forming a thin oxide layer
JP3331636B2 (ja) 1992-10-05 2002-10-07 忠弘 大見 水分発生方法
JP3207943B2 (ja) * 1992-11-17 2001-09-10 忠弘 大見 低温酸化膜形成装置および低温酸化膜形成方法
JPH06163423A (ja) * 1992-11-18 1994-06-10 Fujitsu Ltd 半導体製造装置
JP3310386B2 (ja) * 1993-05-25 2002-08-05 忠弘 大見 絶縁酸化膜の形成方法及び半導体装置
JPH0710935A (ja) 1993-06-25 1995-01-13 Kanegafuchi Chem Ind Co Ltd グラフト共重合体及び該グラフト共重合体を含有してなるポリオレフィン系樹脂組成物
JPH0811976B2 (ja) 1993-06-30 1996-02-07 光精工株式会社 円錐摩擦車式変速比連続可変変速機
JP3081886B2 (ja) * 1993-06-30 2000-08-28 東京エレクトロン株式会社 成膜方法
JPH0710935U (ja) * 1993-07-24 1995-02-14 ヤマハ株式会社 縦型熱処理炉
JPH0786271A (ja) 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
JP3277421B2 (ja) * 1993-10-19 2002-04-22 ソニー株式会社 加熱処理装置および熱処理方法
US5777300A (en) * 1993-11-19 1998-07-07 Tokyo Electron Kabushiki Kaisha Processing furnace for oxidizing objects
JPH07155069A (ja) 1993-12-09 1995-06-20 Kubota Corp 杭打ち装置
JP3256059B2 (ja) 1993-12-27 2002-02-12 株式会社日立製作所 半導体装置の製造方法
JPH07273101A (ja) 1994-03-31 1995-10-20 Tokyo Electron Ltd 枚葉式熱処理装置
JPH07283210A (ja) 1994-04-01 1995-10-27 Sony Corp 絶縁膜形成装置及び絶縁膜形成方法
JPH07297201A (ja) 1994-04-20 1995-11-10 Sony Corp 半導体基板の熱処理方法及び熱処理装置
JPH07297181A (ja) 1994-04-20 1995-11-10 Sony Corp 熱酸化処理方法及び熱酸化処理装置
JPH07321102A (ja) 1994-05-26 1995-12-08 Sony Corp 半導体装置の製造方法
US5880041A (en) * 1994-05-27 1999-03-09 Motorola Inc. Method for forming a dielectric layer using high pressure
JPH0851205A (ja) 1994-08-08 1996-02-20 Ricoh Co Ltd 半導体装置の製造方法
JP3453223B2 (ja) 1994-08-19 2003-10-06 東京エレクトロン株式会社 処理装置
JP3805825B2 (ja) * 1995-09-19 2006-08-09 株式会社東芝 絶縁膜の形成方法
US5786263A (en) 1995-04-04 1998-07-28 Motorola, Inc. Method for forming a trench isolation structure in an integrated circuit
JPH0990092A (ja) 1995-09-20 1997-04-04 Hitachi Ltd 原子炉格納容器
JP2636817B2 (ja) 1995-10-27 1997-07-30 株式会社日立製作所 枚葉式薄膜形成法および薄膜形成装置
JP3423131B2 (ja) 1995-11-20 2003-07-07 東京エレクトロン株式会社 熱処理装置及び処理装置
US5629536A (en) * 1995-11-21 1997-05-13 Motorola, Inc. High voltage current limiter and method for making
JPH09153489A (ja) 1995-11-30 1997-06-10 Toshiba Corp 半導体装置の製造方法
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
JPH09172011A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 酸化膜形成方法
JP3110465B2 (ja) 1996-01-29 2000-11-20 株式会社 フジキン 水分発生用反応炉と水分発生用反応炉の温度制御方法及び白金コーティング触媒層の形成方法
US5686345A (en) * 1996-01-30 1997-11-11 International Business Machines Corporation Trench mask for forming deep trenches in a semiconductor substrate, and method of using same
JPH11186255A (ja) 1996-11-29 1999-07-09 Sony Corp シリコン酸化膜の形成方法
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
TWI250583B (en) * 1997-03-05 2006-03-01 Hitachi Ltd Manufacturing method for semiconductor integrated circuit device
JP3393031B2 (ja) 1997-03-26 2003-04-07 忠弘 大見 水分発生用反応炉
JP3644790B2 (ja) 1997-04-28 2005-05-11 忠弘 大見 水分発生用反応炉
JPH10284484A (ja) 1997-04-04 1998-10-23 Sony Corp シリコン酸化膜の形成方法
US5851892A (en) * 1997-05-07 1998-12-22 Cypress Semiconductor Corp. Fabrication sequence employing an oxide formed with minimized inducted charge and/or maximized breakdown voltage
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JP3808975B2 (ja) * 1997-06-17 2006-08-16 忠弘 大見 半導体製造用水分の発生方法
US5861347A (en) * 1997-07-03 1999-01-19 Motorola Inc. Method for forming a high voltage gate dielectric for use in integrated circuit
US6037273A (en) 1997-07-11 2000-03-14 Applied Materials, Inc. Method and apparatus for insitu vapor generation
JP3757566B2 (ja) 1997-08-21 2006-03-22 ソニー株式会社 シリコン酸化膜の形成方法及び酸化膜成膜装置
JPH1174264A (ja) 1997-08-29 1999-03-16 Sony Corp シリコン酸化膜の形成方法
US5935650A (en) * 1997-10-17 1999-08-10 Lerch; Wilfried Method of oxidation of semiconductor wafers in a rapid thermal processing (RTP) system
JPH11135492A (ja) 1997-11-04 1999-05-21 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench
JPH11162970A (ja) 1997-11-25 1999-06-18 Sony Corp 酸化膜の形成方法
JP3588994B2 (ja) 1997-11-27 2004-11-17 ソニー株式会社 酸化膜の形成方法及びｐ形半導体素子の製造方法
JP3644810B2 (ja) 1997-12-10 2005-05-11 株式会社フジキン 少流量の水分供給方法
JPH11186248A (ja) 1997-12-22 1999-07-09 Sony Corp シリコン酸化膜の形成方法及びシリコン酸化膜形成装置
JP3563950B2 (ja) 1998-01-06 2004-09-08 株式会社ルネサステクノロジ 水素含有排ガス処理装置
JPH11204517A (ja) 1998-01-12 1999-07-30 Sony Corp シリコン酸化膜の形成方法、及びシリコン酸化膜形成装置
JPH11233508A (ja) 1998-02-13 1999-08-27 Sony Corp 絶縁膜の形成方法
US6291868B1 (en) 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US6277765B1 (en) * 1999-08-17 2001-08-21 Intel Corporation Low-K Dielectric layer and method of making same
SE516755C2 (sv) * 1999-12-16 2002-02-26 Inmotion Technologies Ab Drivenhet för elektriska motorer innefattande ett kretskort med kraftdistributionsstavar.
US6579889B2 (en) 2000-06-22 2003-06-17 Merck & Co., Inc. Substituted isonipecotyl derivatives as inhibitors of cell adhesion

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