JP3256059B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ゲート絶縁膜を有する
半導体装置の製造方法に関する。
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ファイルシステム応用が期待されるフラ
ッシュメモリでは、高速動作を行うために１０ＭＶ／ｃ
ｍレベルの高電界をゲート絶縁膜に印加して情報の書換
え、すなわち浮遊ゲート電極への電子の注入、放出を行
う。このため、書換えを繰り返すことによりゲート絶縁
膜が劣化し、書換え時間の増大や情報（浮遊ゲート電極
に蓄積した電子）の漏洩が起こる。ゲート絶縁膜の従来
技術としては、Ｓｉ基板を熱酸化することによって得ら
れるＳｉＯ2 膜を用いており、書換え動作中に電子がゲ
ート絶縁膜中に捕獲されて内部電界が変化し、実効的な
電界が下がって電流が流れにくくなり、書換え時間の増
大という問題が生じた。
ッシュメモリでは、高速動作を行うために１０ＭＶ／ｃ
ｍレベルの高電界をゲート絶縁膜に印加して情報の書換
え、すなわち浮遊ゲート電極への電子の注入、放出を行
う。このため、書換えを繰り返すことによりゲート絶縁
膜が劣化し、書換え時間の増大や情報（浮遊ゲート電極
に蓄積した電子）の漏洩が起こる。ゲート絶縁膜の従来
技術としては、Ｓｉ基板を熱酸化することによって得ら
れるＳｉＯ2 膜を用いており、書換え動作中に電子がゲ
ート絶縁膜中に捕獲されて内部電界が変化し、実効的な
電界が下がって電流が流れにくくなり、書換え時間の増
大という問題が生じた。
【０００３】これに対し、近年ＮＨ3 ガスやＮ2Ｏ ガス
を用いてＳｉＯ2 膜中に微量のガスを導入することによ
り上記の電子捕獲量が低減されるという報告がなされて
いる。また、情報の漏洩をもたらす低電界漏洩電流につ
いても、Ｎ2Ｏ ガス中で熱処理することにより低減でき
ることが示されている。以上、Ｎ2Ｏ 処理はフラッシュ
メモリにおける書換え動作時間の抑制と情報漏洩の抑制
という二重の効果がある。
を用いてＳｉＯ2 膜中に微量のガスを導入することによ
り上記の電子捕獲量が低減されるという報告がなされて
いる。また、情報の漏洩をもたらす低電界漏洩電流につ
いても、Ｎ2Ｏ ガス中で熱処理することにより低減でき
ることが示されている。以上、Ｎ2Ｏ 処理はフラッシュ
メモリにおける書換え動作時間の抑制と情報漏洩の抑制
という二重の効果がある。
【０００４】
【発明が解決しようとする課題】上記従来の技術は、フ
ラッシュメモリの書換え信頼性に有効ではあるが、例え
ばジャパニーズ・ジャーナル・オブ・アプライド・フィ
ジックス（Japanese Journal of Applied Physics）第
３２巻、第４４７頁（１９９３）に示されているように
１１００℃という高温の処理が必要である。このため、
基板中の不純物分布が変化したり、結晶欠陥が発生する
という問題があった。
ラッシュメモリの書換え信頼性に有効ではあるが、例え
ばジャパニーズ・ジャーナル・オブ・アプライド・フィ
ジックス（Japanese Journal of Applied Physics）第
３２巻、第４４７頁（１９９３）に示されているように
１１００℃という高温の処理が必要である。このため、
基板中の不純物分布が変化したり、結晶欠陥が発生する
という問題があった。
【０００５】そこで、本発明の目的は、半導体基板とゲ
ート絶縁膜との界面における界面準位増大の抑制を図る
新規な半導体装置の製造方法を提供することにある。
ート絶縁膜との界面における界面準位増大の抑制を図る
新規な半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の一つは、Ｓｉ基
板主面上にゲート絶縁膜を形成する工程を含む半導体装
置の製造方法において、上記ゲート絶縁膜を形成する工
程は、水素ガスと酸素ガスとを用いてパイロジェニック
酸化し、上記Ｓｉ基板主面に酸化膜を形成する第１の段
階と、しかる後、非反応性ガス又は非酸化性ガスと、Ｎ
2Ｏ、ＮＯ、ＮＯ2のうちの少なくとも１つを含有する酸
化性ガスとの混合ガスを用いて加熱し、酸化膜を形成す
る第２の段階とから成ることを特徴とする半導体装置の
製造方法にある。本発明の他の一つは、素子分離により
区画された半導体基板主面を露出し、水素ガスと酸素ガ
スとを用いてパイロジェニック酸化し、該露出した基板
主面に酸化膜を形成する第１の段階と、しかる後、該酸
化膜が形成された基板主面を酸窒化する第２の段階とか
ら成るゲート絶縁膜形成工程と、前記ゲート絶縁膜上に
不純物を含んだゲート電極を形成する工程と、から成る
ことを特徴とする半導体装置の製造方法にある。
板主面上にゲート絶縁膜を形成する工程を含む半導体装
置の製造方法において、上記ゲート絶縁膜を形成する工
程は、水素ガスと酸素ガスとを用いてパイロジェニック
酸化し、上記Ｓｉ基板主面に酸化膜を形成する第１の段
階と、しかる後、非反応性ガス又は非酸化性ガスと、Ｎ
2Ｏ、ＮＯ、ＮＯ2のうちの少なくとも１つを含有する酸
化性ガスとの混合ガスを用いて加熱し、酸化膜を形成す
る第２の段階とから成ることを特徴とする半導体装置の
製造方法にある。本発明の他の一つは、素子分離により
区画された半導体基板主面を露出し、水素ガスと酸素ガ
スとを用いてパイロジェニック酸化し、該露出した基板
主面に酸化膜を形成する第１の段階と、しかる後、該酸
化膜が形成された基板主面を酸窒化する第２の段階とか
ら成るゲート絶縁膜形成工程と、前記ゲート絶縁膜上に
不純物を含んだゲート電極を形成する工程と、から成る
ことを特徴とする半導体装置の製造方法にある。
【０００７】
【作用】例えば、ゲート絶縁膜が７．４ｎｍに薄膜化さ
れた場合には、高電界（−１１ＭＶ／ｃｍ）印加後の低
電界（−６ＭＶ／ｃｍ）での漏洩電流が１０-11Ａ／ｃ
ｍ2から４．３×１０-10Ａ／ｃｍ2 に増大する。これ
は、酸化Ｓｉ膜中に存在する応力を持った結合、あるい
はＳｉ−Ｈ（３．１ｅＶ）のような弱い結合に電荷が捕
獲されることによってトラップ準位が生じ、この準位を
通して電荷が流れることにより低電界漏洩電流の増大に
つながると解釈できる。
れた場合には、高電界（−１１ＭＶ／ｃｍ）印加後の低
電界（−６ＭＶ／ｃｍ）での漏洩電流が１０-11Ａ／ｃ
ｍ2から４．３×１０-10Ａ／ｃｍ2 に増大する。これ
は、酸化Ｓｉ膜中に存在する応力を持った結合、あるい
はＳｉ−Ｈ（３．１ｅＶ）のような弱い結合に電荷が捕
獲されることによってトラップ準位が生じ、この準位を
通して電荷が流れることにより低電界漏洩電流の増大に
つながると解釈できる。
【０００８】従って、界面又はバルク酸化膜中に、結合
エネルギーの大きなＳｉ−Ｎ（４．６ｅＶ）を形成する
ような元素を応力緩和に必要な量だけ制御して導入する
ことにより、高電界ストレス耐性は向上する。加えて、
７００℃以上で熱処理するとＳｉＯ2 膜中のＳｉ−Ｏ−
Ｈ、Ｓｉ−Ｈという形で存在するＨが脱離し易くなり、
また９５０℃以上で加熱すると粘性流動によりＳｉＯ2
膜構造の緩和が生じるため、構造緩和が進行し易くな
る。しかし、高温での処理では不純物分布の変化や結晶
欠陥の発生という上記問題が生じる。そこで、Ｎ2Ｏ を
希釈するか、あるいは分圧を大気圧以下に下げることに
より酸化反応を遅らせ、その間に構造緩和を起こすこと
により、より低い温度で構造緩和を行うことができる。
絶縁膜の形成温度としては、特に９５０℃から１０００
℃の温度範囲で有効である。粘性流動を起こして構造緩
和をするためには、９５０℃以上の温度が必要であり、
結晶欠陥を抑制するためには１０００℃以下にすること
が必要がある。なお、希釈して酸化性ガスによる処理時
間を長くすることができるため、加熱装置として抵抗加
熱炉を用いることができ、量産性が向上する。
エネルギーの大きなＳｉ−Ｎ（４．６ｅＶ）を形成する
ような元素を応力緩和に必要な量だけ制御して導入する
ことにより、高電界ストレス耐性は向上する。加えて、
７００℃以上で熱処理するとＳｉＯ2 膜中のＳｉ−Ｏ−
Ｈ、Ｓｉ−Ｈという形で存在するＨが脱離し易くなり、
また９５０℃以上で加熱すると粘性流動によりＳｉＯ2
膜構造の緩和が生じるため、構造緩和が進行し易くな
る。しかし、高温での処理では不純物分布の変化や結晶
欠陥の発生という上記問題が生じる。そこで、Ｎ2Ｏ を
希釈するか、あるいは分圧を大気圧以下に下げることに
より酸化反応を遅らせ、その間に構造緩和を起こすこと
により、より低い温度で構造緩和を行うことができる。
絶縁膜の形成温度としては、特に９５０℃から１０００
℃の温度範囲で有効である。粘性流動を起こして構造緩
和をするためには、９５０℃以上の温度が必要であり、
結晶欠陥を抑制するためには１０００℃以下にすること
が必要がある。なお、希釈して酸化性ガスによる処理時
間を長くすることができるため、加熱装置として抵抗加
熱炉を用いることができ、量産性が向上する。
【０００９】
【実施例】本発明の実施例を図面を用いて説明する。
【００１０】（実施例１）本実施例は、Ｎ2 ガスで５％
に希釈したＮ2Ｏ ガスを用いて酸化したＳｉＯ2膜を有
する半導体装置の例である。図１に本実施例の半導体装
置のキャパシタの断面図を示す。このキャパシタは次の
ようにして作成される。
に希釈したＮ2Ｏ ガスを用いて酸化したＳｉＯ2膜を有
する半導体装置の例である。図１に本実施例の半導体装
置のキャパシタの断面図を示す。このキャパシタは次の
ようにして作成される。
【００１１】素子分離酸化膜１２が形成され、酸化する
Ｓｉ面が露出したｐ型Ｓｉ基板１１を８５０℃でＨ2 と
Ｏ2 ガスを用いてパイロジェニック酸化してＳｉＯ2 膜
を形成した後、密閉型の抵抗加熱炉中に導入し、Ｎ2 28
50cc、Ｎ2Ｏ 150cc を大気圧で流して１０００℃で加熱
し、膜厚約１．５ｎｍ分だけ増大させ、ゲート絶縁膜１
３を形成した。ゲート絶縁膜厚の違いは下地のパイロジ
ェニックＳｉＯ2 膜の厚さで変化させた。
Ｓｉ面が露出したｐ型Ｓｉ基板１１を８５０℃でＨ2 と
Ｏ2 ガスを用いてパイロジェニック酸化してＳｉＯ2 膜
を形成した後、密閉型の抵抗加熱炉中に導入し、Ｎ2 28
50cc、Ｎ2Ｏ 150cc を大気圧で流して１０００℃で加熱
し、膜厚約１．５ｎｍ分だけ増大させ、ゲート絶縁膜１
３を形成した。ゲート絶縁膜厚の違いは下地のパイロジ
ェニックＳｉＯ2 膜の厚さで変化させた。
【００１２】このゲート酸化膜１３上に、減圧気相化学
成長法によりジシランとホスフィンとを用いて、５４０
℃でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、
その後Ａｒ雰囲気中９００℃で２０分間加熱した。この
後、ゲート電極１４の加工を行って、図１に示すような
キャパシタを作成した。
成長法によりジシランとホスフィンとを用いて、５４０
℃でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、
その後Ａｒ雰囲気中９００℃で２０分間加熱した。この
後、ゲート電極１４の加工を行って、図１に示すような
キャパシタを作成した。
【００１３】このキャパシタに一定電流ストレス（１０
ｍＡ／ｃｍ2 ）で７００秒間電流を流し、１０6 回書換
え相当の７Ｃ／ｃｍ2 の注入を行った。注入前後におけ
る６ＭＶ／ｃｍでの電流の増大値を図２に示す。Ｎ2 希
釈のＮ2Ｏ 処理を行った場合にも、低電界漏洩電流は膜
厚依存性があり、薄膜化するほど増大するが、パイロジ
ェニックＳｉＯ2 と比べると、１／２になっている。ま
た、バイアス電界の変動、界面準位の増大、フラットバ
ンド電圧の変動もそれぞれ図３、４、５に示すように抑
制された。
ｍＡ／ｃｍ2 ）で７００秒間電流を流し、１０6 回書換
え相当の７Ｃ／ｃｍ2 の注入を行った。注入前後におけ
る６ＭＶ／ｃｍでの電流の増大値を図２に示す。Ｎ2 希
釈のＮ2Ｏ 処理を行った場合にも、低電界漏洩電流は膜
厚依存性があり、薄膜化するほど増大するが、パイロジ
ェニックＳｉＯ2 と比べると、１／２になっている。ま
た、バイアス電界の変動、界面準位の増大、フラットバ
ンド電圧の変動もそれぞれ図３、４、５に示すように抑
制された。
【００１４】（実施例２）本実施例は、Ｎ2 ガスで５％
に希釈したＮ2Ｏ ガスを用いて酸化したＳｉＯ2膜を有
する半導体装置の例である。図６に本実施例の半導体装
置のメモリセルの断面図を示す。このメモリセルは次の
ようにして作成される。素子分離酸化膜２が形成され、
酸化するＳｉ面が露出したｐ型Ｓｉ基板１を８５０℃で
Ｈ2 とＯ2ガスを用いてパイロジェニック酸化して膜厚
６ｎｍのＳｉＯ2 膜を形成した後、密閉型の抵抗加熱炉
中に導入し、Ｎ2 2850cc、Ｎ2Ｏ 150cc を大気圧で流し
て１０００℃で加熱し、膜厚７．５ｎｍのゲート絶縁膜
４を形成した。このゲート絶縁膜４上に、減圧気相化学
成長法によりジシランとホスフィンとを用いて、５４０
℃でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、
その後Ａｒ雰囲気中９００℃で２０分間加熱した。この
多結晶Ｓｉは浮遊ゲート電極５を構成する。この後、そ
の表面を酸化して層間絶縁膜６を形成し、浮遊ゲート電
極５の形成と同様にして制御ゲート電極７を形成し、こ
れらをパターンニングした後、表面と側壁を酸化した。
に希釈したＮ2Ｏ ガスを用いて酸化したＳｉＯ2膜を有
する半導体装置の例である。図６に本実施例の半導体装
置のメモリセルの断面図を示す。このメモリセルは次の
ようにして作成される。素子分離酸化膜２が形成され、
酸化するＳｉ面が露出したｐ型Ｓｉ基板１を８５０℃で
Ｈ2 とＯ2ガスを用いてパイロジェニック酸化して膜厚
６ｎｍのＳｉＯ2 膜を形成した後、密閉型の抵抗加熱炉
中に導入し、Ｎ2 2850cc、Ｎ2Ｏ 150cc を大気圧で流し
て１０００℃で加熱し、膜厚７．５ｎｍのゲート絶縁膜
４を形成した。このゲート絶縁膜４上に、減圧気相化学
成長法によりジシランとホスフィンとを用いて、５４０
℃でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、
その後Ａｒ雰囲気中９００℃で２０分間加熱した。この
多結晶Ｓｉは浮遊ゲート電極５を構成する。この後、そ
の表面を酸化して層間絶縁膜６を形成し、浮遊ゲート電
極５の形成と同様にして制御ゲート電極７を形成し、こ
れらをパターンニングした後、表面と側壁を酸化した。
【００１５】次に、Ｎ型のソース領域８、Ｎ型のドレイ
ン領域９をイオン打ち込みで形成し、通常の方法で絶縁
膜１０、電極３を設け、図６に示すようなメモリセルを
作成した。
ン領域９をイオン打ち込みで形成し、通常の方法で絶縁
膜１０、電極３を設け、図６に示すようなメモリセルを
作成した。
【００１６】このメモリセルで１０6 回書換えを施した
後、制御ゲート電極７に電圧を印加して加速試験を行
い、しきい電圧の変化から電荷保持特性を算出すると、
電荷保持時間が７年から１５年に改善された。この効果
は、実施例１でゲート絶縁膜をＮ2 希釈のＮ2Ｏ ガスを
用いて形成することにより低電界漏洩電流が１／２に改
善されたことと対応している。また、浮遊ゲート電極か
ら基板側に電子を引き抜く動作時間も１０6 回書換え
後、パイロジェニックＳｉＯ2 膜では初期の１０倍程度
まで増大したが、本技術を適用することにより初期の値
の２倍レベルまで低減された。これは、実施例１でのバ
イアス電界変動の低減効果に対応している。
後、制御ゲート電極７に電圧を印加して加速試験を行
い、しきい電圧の変化から電荷保持特性を算出すると、
電荷保持時間が７年から１５年に改善された。この効果
は、実施例１でゲート絶縁膜をＮ2 希釈のＮ2Ｏ ガスを
用いて形成することにより低電界漏洩電流が１／２に改
善されたことと対応している。また、浮遊ゲート電極か
ら基板側に電子を引き抜く動作時間も１０6 回書換え
後、パイロジェニックＳｉＯ2 膜では初期の１０倍程度
まで増大したが、本技術を適用することにより初期の値
の２倍レベルまで低減された。これは、実施例１でのバ
イアス電界変動の低減効果に対応している。
【００１７】本実施例と同様の効果は、希釈する代わり
に酸化性ガスの分圧を大気圧以下に減圧することによっ
ても得られる。
に酸化性ガスの分圧を大気圧以下に減圧することによっ
ても得られる。
【００１８】本実施例と同様の効果は、Ｎ2Ｏ ガスを含
む雰囲気中での熱処理温度が９５０℃〜１０５０℃の範
囲で得られる。特に、９５０℃から１０００℃で絶縁膜
を形成することにより、高電界に対する絶縁膜特性の変
動が少なく、不純物分布の変化が少なく、Ｓｉ基板に結
晶欠陥の入りにくい安定したプロセスとなる。
む雰囲気中での熱処理温度が９５０℃〜１０５０℃の範
囲で得られる。特に、９５０℃から１０００℃で絶縁膜
を形成することにより、高電界に対する絶縁膜特性の変
動が少なく、不純物分布の変化が少なく、Ｓｉ基板に結
晶欠陥の入りにくい安定したプロセスとなる。
【００１９】本実施例と同様の効果は、抵抗加熱炉の代
わりにランプ加熱炉を用いても得られる。
わりにランプ加熱炉を用いても得られる。
【００２０】本実施例と同様の効果は、Ｎ2Ｏ の代わり
にＮ2Ｏ 、ＮＯ、ＮＯ2の内の少なくとも１つを含む混
合ガス中で熱処理することによっても得られる。
にＮ2Ｏ 、ＮＯ、ＮＯ2の内の少なくとも１つを含む混
合ガス中で熱処理することによっても得られる。
【００２１】本実施例と同様の効果は、Ｎ2Ｏ 、ＮＯ、
ＮＯ2の合計の流量が全体の３％から２０％の範囲で特
に有効である。また、Ｎ2Ｏ 、ＮＯ、ＮＯ2の合計の流
量が１％から６０％の範囲でも希釈の効果はある。
ＮＯ2の合計の流量が全体の３％から２０％の範囲で特
に有効である。また、Ｎ2Ｏ 、ＮＯ、ＮＯ2の合計の流
量が１％から６０％の範囲でも希釈の効果はある。
【００２２】本実施例と同様の効果は、Ｎ2 で希釈する
代わりにＮ2 、Ａｒ、Ｈｅの内の少なくとも１つを含む
混合ガスで希釈することによっても得られる。
代わりにＮ2 、Ａｒ、Ｈｅの内の少なくとも１つを含む
混合ガスで希釈することによっても得られる。
【００２３】
【発明の効果】上記のように本発明の半導体装置におい
ては、Ｎ2Ｏ 等の酸窒化するガスの分圧を大気圧以下で
用いることにより、半導体膜又は半導体基板と絶縁膜と
の界面での不整合及びバルク絶縁膜中の不整合を緩和す
ることができ、高電界ストレスによるバイアス電界の変
動、界面準位の増大、フラットバンド電圧の変動を抑
え、漏洩電流を低減できるため、書換え信頼性が高く電
荷保持特性がすぐれた高性能なデバイスの実現が可能と
なる。
ては、Ｎ2Ｏ 等の酸窒化するガスの分圧を大気圧以下で
用いることにより、半導体膜又は半導体基板と絶縁膜と
の界面での不整合及びバルク絶縁膜中の不整合を緩和す
ることができ、高電界ストレスによるバイアス電界の変
動、界面準位の増大、フラットバンド電圧の変動を抑
え、漏洩電流を低減できるため、書換え信頼性が高く電
荷保持特性がすぐれた高性能なデバイスの実現が可能と
なる。
【図１】本発明の実施例１のキャパシタの断面図であ
る。
る。
【図２】実施例１におけるＮ2 希釈Ｎ2Ｏ 処理による低
電界漏洩電流の抑制効果を示す図である。
電界漏洩電流の抑制効果を示す図である。
【図３】実施例１におけるＮ2 希釈Ｎ2Ｏ 処理によるバ
イアス電界変動の抑制効果を示す図である。
イアス電界変動の抑制効果を示す図である。
【図４】実施例１におけるＮ2 希釈Ｎ2Ｏ 処理による界
面準位増大の抑制効果を示す図である。
面準位増大の抑制効果を示す図である。
【図５】実施例１におけるＮ2 希釈Ｎ2Ｏ 処理によるフ
ラットバンド電圧の抑制効果を示す図である。
ラットバンド電圧の抑制効果を示す図である。
【図６】本発明の実施例２のメモリセルの断面図であ
る。
る。
１，１１…ｐ型Ｓｉ基板、 ２，１２…素子分離酸化膜、 ３…電極、 ４…ゲート絶縁膜、 ５…浮遊ゲート電極、 ６…層間絶縁膜、 ７…制御ゲート電極、 ８…ソース領域、 ９…ドレイン領域、 １０…絶縁膜、 １３…ゲート絶縁膜、 １４…ゲート電極。
フロントページの続き (56)参考文献 特開 平３−160720（ＪＰ，Ａ) 特開 平４−245635（ＪＰ，Ａ) 特開 平５−198573（ＪＰ，Ａ) 特開 平５−304145（ＪＰ，Ａ) 特開 平６−69198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 - 21/318 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (10)
- 【請求項１】Ｓｉ基板主面上にゲート絶縁膜を形成する
工程を含む半導体装置の製造方法において、 上記ゲート絶縁膜を形成する工程は、水素ガスと酸素ガ
スとを用いてパイロジェニック酸化により、上記Ｓｉ基
板主面に酸化膜を形成する第１の段階と、しかる後、非
反応性ガス又は非酸化性ガスと、Ｎ２Ｏ、ＮＯ、ＮＯ２
のうちの少なくとも１つを含有する酸化性ガスとの混合
ガスを用いて加熱し、酸化膜を形成する第２の段階とか
ら成ることを特徴とする半導体装置の製造方法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて、前記非反応性ガス又は非酸化性ガスは、Ｎ２、Ａ
ｒ、Ｈｅのうち少なくとも１つであることを特徴とする
半導体装置の製造方法。 - 【請求項３】請求項２記載の半導体装置の製造方法にお
いて、前記混合ガス中の前記酸化性ガスの割合は３％以
上２０％以下であることを特徴とする半導体装置の製造
方法。 - 【請求項４】請求項１乃至３記載のいずれかの半導体装
置の製造方法において、前記第２の段階での形成温度は
前記第１の段階での形成温度よりも高いことを特徴とす
る半導体装置の製造方法。 - 【請求項５】請求項４記載の半導体装置の製造方法にお
いて、前記第２の段階での形成温度は９５０℃〜１０５
０℃の範囲であることを特徴とする半導体装置の製造方
法。 - 【請求項６】素子分離により区画された半導体基板主面
を露出し、水素ガスと酸素ガスとを用いてパイロジェニ
ック酸化により、該露出した基板主面に酸化膜を形成す
る第１の段階と、しかる後、該酸化膜が形成された基板
主面を酸窒化する第２の段階とから成るゲート絶縁膜形
成工程と、 前記ゲート絶縁膜上に不純物を含んだゲート電極を形成
する工程とを有し、 前記第２の段階は、非反応性ガス又は非酸化性ガスと、
Ｎ ２ Ｏ、ＮＯ、ＮＯ ２ のうちの少なくとも１つを含有す
る酸化性ガスとの混合ガスを用いて加熱する ことを特徴
とする半導体装置の製造方法。 - 【請求項７】請求項６記載の半導体装置の製造方法にお
いて、前記第２の段階での加熱温度は９５０℃〜１０５
０℃の範囲であることを特徴とする半導体装置の製造方
法。 - 【請求項８】請求項６記載の半導体装置の製造方法にお
いて、前記第２の段階での加熱は抵抗加熱により行なう
ことを特徴とする半導体装置の製造方法。 - 【請求項９】請求項６記載の半導体装置の製造方法にお
いて、前記第２の段階での加熱はランプ加熱により行な
うことを特徴とする半導体装置の製造方法。 - 【請求項１０】請求項６記載の半導体装置の製造方法に
おいて、前記混合ガス中の前記酸化性ガスの割合は１％
から６０％の範囲であることを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33052793A JP3256059B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33052793A JP3256059B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193059A JPH07193059A (ja) | 1995-07-28 |
| JP3256059B2 true JP3256059B2 (ja) | 2002-02-12 |
Family
ID=18233636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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