JPS626350B2 - - Google Patents

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JPS626350B2
JPS626350B2 JP57084096A JP8409682A JPS626350B2 JP S626350 B2 JPS626350 B2 JP S626350B2 JP 57084096 A JP57084096 A JP 57084096A JP 8409682 A JP8409682 A JP 8409682A JP S626350 B2 JPS626350 B2 JP S626350B2
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aluminum
silicon
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silicon dioxide
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Gesuraa Uerunaa
Sutoruube Annerieze
Tsuruhaido Manfuretsudo
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International Business Machines Corp
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Publication date
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Description

【発明の詳細な説明】
〔本発明の分野〕 本発明は、底部層の上に存在する層がアルミニ
ウム酸化物即ち酸化アルミニウムを含むような、
少なくとも２つの誘電体物質の層から半導体基板
上に生成されるゲート絶縁層構造体を形成する方
法、並びにこのようなゲート絶縁層構造体の使用
に関するものである。 〔先行技術〕 ゲート絶縁体は、相当程度まで、電界効果トラ
ンジスタ（FET）の誘電体パラメータを決定す
る。このような重要なパラメータの１つは、いわ
ゆるしきい電圧ＶSである。エンハンスメント型
のFETでは、ＶSは、例えば、チヤンネル領域中
の反転層がまさに形成し始まるところである、即
ち、ドレイン領域が流れ始める、トランジスタの
スイツチ・オフされた状態から始まるところであ
る、臨界的なゲート・ソース電圧である。ＶSの
相当部分は、いわゆるフラツト・ハンド
（flatband）電圧ＶFBにより供給される。ＶFB
は、エネルギー・バンドが結晶表面までフラツト
にされるようにする電圧である。このことは、以
下の例により、より正確に説明されるであろう。
MOS構造体では、シリコン基板がＮ−導電型の
場合、酸化物中の正の電荷ＱOXと正にイオン化さ
れる表面の状態ＱSS（それらは、半導体結晶中で
はドーピング原子のように働く）は、反転層を形
成する。これらの正の電荷と反転層中の負の空間
電荷（電子）との間の電界は、バンド縁部の曲が
りを導く。DC電圧がMOS構造体に印加されると
き、負の極が金属に接続され、そして正の極がシ
リコンに接続されるので、金属層は、負に充電さ
れる。金属の負の充電は、反転層中の電子をシリ
コン表面からシリコン中へ移動させる。それで、
バンドの曲がりが減少する。金属層中の負電荷
が、正にイオン化した表面状態ＱSSのほかに酸化
物の正の電荷ＱOXをも埋め合わせるときには、エ
ネルギー・バンドは、結晶表面までフラツトに伸
びる。このような場合にMOSキヤパシタに印加
されるバイアスはＱOX及びＱSSについて定量であ
るフラツト・バンド電圧である。エンハンスメン
ト型のＮ−チヤンネルFETの場合には、例え
ば、ＶSの値、１ボルト程度でなければならな
い。もしＶSがこの値よりも十分低いなら、トラ
ンジスタは、もはや確実にはスイツチ・オフしな
い。スイツチ・オフされた状態で起こる漏れ電流
は、モノリシツク・ストーレツジ回路に相当の影
響を与える。他方、動作中の高い電圧レベルは、
チツプ中で熱の発達及び電力の消失を生じ、また
信号を遅延させるので、ＶSの値は、余り高くて
もいけない。もしこのようFETのいくつかが、
例えば記憶回路のような集積回路中で直列に接続
されるなら、正確なＶSの調整は、さらにより臨
界的になる。このような場合、FETが余りに低
いＶSではもはやスイツチ・オフしないという危
険が存在するばかりでなく、それらが余りに高い
ＶSでもはやスイツチ・オンしないという危険も
存在する。それ故に、定まつた再現可能な方法
で、ＶSを比較的小さな電圧範囲にわたつて変化
させる手段を有することが、重要である。 ＶSの大きさ（及びその安定性）に影響を与え
るために、ゲート絶縁層の厚さ及びゲート領域中
の半導体基板のドーピングを変えること、並びに
Si3N4もしくは燐珪酸ガラスのような誘電体物質
のさらにもう一つの層で、できる限り迅速に酸化
物を覆うことにより、酸化物中の正の電荷に影響
を与えることが、知られている。 Journal of Electron Materials、Vol.6、No.
５、1977、page569f.f及びIBM Journal of
Research and Development、Vol.22、No.３、
May1978、page 285ffにおけるD.R.Young et al
らの論文より、イオン注入によりMOS（Metal
Oxide Silicon）構造の酸化物中にアルミニウム
を導入することにより、ＶFBを増加させることが
知られている。他の事実は、このような構成を含
むFETが動作中にさらされる条件下では、イオ
ン注入は、しきい電圧ＶSにおける耐えられない
不安定性を導びくということである。 SiO2層の場所に、SiO2層及びその上の30乃至
100nｍの厚さのアルミニウム酸化物層より成る
層構造体を用いることにより、電界効果半導体制
御装置において、どのようにＶSが減少されるか
ということも、知られている。SiO2層の厚さを
変化させることにより、ＶSは広い範囲にわたつ
て変化され得る。このような構造であつても、
SiO2のみから成るゲート絶縁体を上記のような
ゲート絶縁構造に置換するときには、構造体の誘
電特性が目だつて変化することは、避けられ得な
い。 〔本発明の目的〕 本発明の目的は、しきい電圧が所定の電圧範囲
内で定められたように変化され得、そして、しき
い電圧の不安定性が許容最大値よりも低くなるよ
うな、ゲート絶縁層構造体のための製造プロセ
ス、並びにこのような構造体の使用を提供するこ
とである。 〔本発明の要旨〕 本発明の方法では、また非注入のアルミニウ
ム、即ち、結晶欠陥の発生によつて導入されなか
つたアルミニウムが、しきい電圧を、注入された
アルミニウムを用いる公知の方法の場合における
ような、しきい電圧の目だつた不安定性なしに、
定められたように変化され得ることは、驚くべき
ことである。本発明による方法の顕著な効果は、
ゲート領域中の半導体物質のドーピングを増加さ
せることなしに、又は絶縁層構造の誘電特性を変
化することなしに、得られる。ゲート領域のドー
ピング、例えばホウ素のドーピングの増加は、し
きい電圧を不安定にし、そして動作中にしきい電
圧のゆるやかなシフト（LITS、Leakage
Induced Threshld Shift）を生じる、いわゆる
“熱い電子（hot electron）”の形成を導くことに
なる。ゲート絶縁体の誘電特性の変化は、関係す
るFETの相互コンダクタンスλoの変化を導くこ
とになる。 さらに、本発明の方法は、簡単であり、再現可
能な結果を得ることができ、公知の方法ほどより
大規模な手段又はより多くの時間を必要としな
い。 基板としてシリコン基体を用い、そして底部層
をSiO2から、アルミニウム酸化物のほかに上に
存在する層をSiO2から、そしてさらにもしある
ならもう一つの層をSi3N4から各々形成すること
が有利である。これらの物質から成る構造体は、
水、過酸化水素、アンモニア及び所定量のアルミ
ニウム化合物を含む溶液でシリコン表面を洗浄
し、続いて公知の方法で熱酸化を行ない、それか
ら熱分解的にSi3N4を付着することにより、形成
されることが好ましい。 本発明により形成される構造体は特に、エンハ
ンスメント型のＮ−チヤンネルFETに対して用
いられることが好ましい。Ｐ−チヤンネルFET
に比べて、Ｎ−チヤンネルFETは、相当の利点
を提供する。即ち、それらは、より高い相互コン
ダクタンス及びより小さな抵抗を有し、しかも形
成が容易である。高集積化され、高密度実装され
た半導体回路（LSI）に対しては、共通の半導体
基板において大きな数で集積化され得る、エンハ
ンスメント型のFETのみが、適している。 〔本発明の実施例〕 添付図面を参照して、本発明を実施する方法
が、以下詳細に述べられる。 エンハンスメント型のＮ−チヤンネルFETの
形成と関係して、第１Ａ乃至第１Ｃの各図によ
り、本発明の方法の１実施例によるゲート絶縁層
構造体の形成が述べられる。しかしながら、本発
明はエンハンスメント型のＮ−チヤンネルFET
についてのゲート絶縁体構造の形成、ならびに以
下に述べられる半導体物質及び層物質の使用に限
定されるものではないことに注意されたい。 最初に、Ｐ−型のシリコン基板から始まる。通
常の方法で、Ｎドープされたソースおよびドレイ
ン領域の形成が行なわれる。これらの領域の形成
についての詳細な説明は、本発明にとつては本質
的でないので、省略した。すくなくとも形成され
るべきゲート領域が露出しているシリコン基板１
は、水、過酸化水素、アンモニアおよびアルミニ
ウム塩化物のようなアルミニウム化合物をふくむ
塩基性溶液で、洗浄される。典型的な洗浄溶液
は、水、過酸化水素（30.5％溶液）およびアンモ
ニア（27.5％溶液）をおのおの約５：１：１の体
積比でふくみ、また溶液中のアルミニウムの割合
が約20ないし400ppbの範囲となるような量のア
ルミニウム化合物をふくむ。溶液での処理は、シ
リコン表面を洗浄するばかりでなく、洗浄溶液が
塩基性であるのでシリコン表面にアルミニウムを
付着することも導びく。試験の結果、約400ppb
の洗浄溶液のアルミニウム含有量では、洗浄後、
シリコン表面に付着されるアルミニウムの量、約
250pg／cm2であることが示された。もしアルミニ
ウムの含有量が示されるものよりも少ないなら、
シリコン表面に付着されるアルミニウムの量は、
比例して減少される。他方、溶液のアルミニウム
含有量がさらに増加すると、付着されるアルミニ
ウムの量はもはや増加せずに、後は明らかに飽和
の値に近付くことに、注意されたい。洗浄の結果
は、薄いアルミニウム層が番号２と印された第１
Ａ図に、概略的に示されている。洗浄後、シリコ
ン基板１は、主に酸素を含む雰囲気中、約900乃
至約1100℃の温度範囲で酸化される。この時、約
25乃至約40nｍの範囲の厚さを有する二酸化シリ
コン層が成長される。層２のアルミニウムは、二
酸化シリコン中へは組み入れられずに、成長して
いる層３の表面付近に残つていて、酸化される。
第１Ｂ図に示されているように、酸化は、二酸化
シリコン層３のほかに、この層の上に配置される
アルミニウム酸化物及び二酸化シリコンの約１乃
至約1.5nｍの厚さの層４を形成することになる。 アルミニウム酸化物を含む層４はまた、例えば
Al2O3及びSiO2より成る混合物を熱分解的に付着
するような他の方法でも形成され得る。しかしな
がら、上記した方法は、より少ない技術的手段及
びより少ない時間で済むので、非常に簡単であ
り、アルミニウムの正確なドーピングを調整する
ことが、より容易である。 次のステツプでは、窒化シリコン層５が、アル
ミニウム酸化物を含む薄い層４上に付着される。
窒化シリコン層は、SiO2が影響を受けるような
食刻プロセスの間に、下に配置されたSiO2を保
護する。窒化シリコン層５は、例えば、その段階
まで形成された構造体が925℃でシラン、アンモ
ニア及び水素（キヤリヤ・ガスとして）を含む混
合物にさらされるような、熱分解的に形成される
のが最も良い。窒化シリコン層５は、約10乃至約
15nｍの範囲の厚さを有するのが好ましい。この
ようにして得られた構造体が、第１Ｃ図に概略的
に示されている。窒化シリコンは特に正に帯電し
たイオンによる侵入に対して、ゲート酸化物層３
を保護するように働く。 本発明とは直接には関係ないので示していない
が、FETの完成までのステツプ、即ち、接点開
口の形成、接点及び導電性の相互接続が、公知の
方法に従つて行なわれる。それゆえに、これらの
ステツプの詳細な説明は省略した。 絶縁層構造体中のアルミニウム酸化物を含む層
４の存在は、層４を有しないFETのしきい電圧
に比べて、この層のアルミニウム含有量に依存し
て、約80乃至約470ｍＶ高くなる、このような構
造を有するFETのしきい電圧ＶSを導くことにな
る。このように構成されたFETでは、しきい電
圧ＶSは、層４中のアルミニウム含有量が増加す
ると、上昇する。アルミニウムの影響は、明らか
に、その導入により負の電荷が二酸化シリコン層
３中に組み入れられることである。 本発明の方法は、また、MNOS（Metal
Nitride、Oxide Silicon）の構造を有するFETは
異なる、MONOS構造を含むFET、すなわち、金
属と窒化物層との間にさらに二酸化シリコン層が
配置されているFETを形成するのに、有利に用
いられる。この付加的な二酸化シリコン層は、窒
化シリコン層５の表面層が導電物質を付着する前
に二酸化シリコンに変換されることによるか、又
は、窒化シリコン層５の上にポリシリコンの薄い
層を付着し、それから熱酸化により完全に二酸化
シリコンへ変換することにより、形成される。
MNOS構造に比べて、MONOS構造は、導電体物
質として働くアルミニウムから生じる電子が付加
的なSiO2層と窒化シリコン層との間の界面で維
持されるという利点を有している。一方、付加的
な二酸化シリコン層が存在しないと、それらの電
子は窒化物を通つて移動することになる。この電
子の移動は、しきい電圧のある程度の不安定性を
導くことになる（以下参照）。それゆえに、
MONOS構造を有するFETは、MNOS構造を有す
るFETよりも、動作中により安定したしきい電
圧を有する。２つのタイプのトランジスタの残り
の電気的特性は同じである。 以下の７つの例は、本発明の方法をさらに説明
するのに役立つ。本発明の目的は、もし本発明の
方法が例で特定されたもの以外の条件下で実施さ
れても、達成され得ることに注意されたい。 全ての例では、MONOS構造を有するエンハン
スメント型のＮ−チヤンネルFETが、形成され
る。例は、第１の二酸化シリコンと窒化シリコン
層との間にある、アルミニウム酸化物を含む薄い
層中へ組み入れられるアルミニウムの量のみが異
なつている。まず第一に、ソース及びドレイン領
域を含むＰ−及びＮ−ドープされたシリコン基板
が、水、過酸化水素及びアンモニアを各々５：
１：１の体積比で含み、また所定量のアルミニウ
ム化合物を含む溶液で洗浄される。それから、約
31nｍの厚さの二酸化シリコン層が成長されるま
で、97％の酸素と３％のHClとを含む雰囲気中、
1000℃で酸化が行なわれる。この間、二酸化シリ
コン層上に、アルミニウム酸化物及び二酸化シリ
コンを含む約1nｍの厚さの層が形成される。次
のステツプで、シラン、アンモニア及びキヤリ
ヤ・ガスとしての水素を各々１：150：18000の体
積比で含む混合ガスに925℃で構造体をさらすこ
とにより、アルミニウムを含む層上に、約20nｍ
の厚さの窒化シリコン層が熱分解的に付着され
る。それから、約7nｍの厚さの二酸化シリコン
層が窒化シリコン層上に形成されるまで、酸素／
水蒸気の雰囲気中、1075℃で、窒化シリコン層の
表面は熱的に加熱される。接点開口が開けられた
後に、約650nｍの厚さのアルミニウム層が蒸着
され、最終的に、導電体の回路網がフオトリソグ
ラフイによる公知の方法で形成される。 次の表は各例で得られるしきい電圧ＶS、並び
にアルミニウムの導入の結果として許容されなけ
ればならないしきい電圧のシフトΔＶSにおける
増加のほかに、７つの例の洗浄溶液に含まれるア
ルミニウムの量を示している。
【表】 ΔＶSは、構造体を100℃の温度にさらし、同時
に10分間17ボルトの電圧をゲート及びソース間に
印加することにより、決められている。ΔＶS
は、印加時の始めと終りに測定されたＶS値間の
差から導出されている。表のＶS及びΔＶSの値
各々が洗浄溶液中のアルミニウムの関連した量に
対してプロツトされている第２及び第３の図は、
アルミニウムによつて生じるしきい電圧の不安定
性のいずれもが許されないなら、約300ｍＶのし
きい電圧ＶSにおける増加に対応する、約160ppb
に達するまでのアルミニウムが洗浄溶液に加えら
れることを示す。40ｍＶまでのしきい電圧ＶSの
不安定性が許されるなら、これは、きびしい条件
下でさえも、依然として非常に良い安定性なので
あるが、そうすると第３図に示されているよう
に、約400ppbまでのアルミニウムが洗浄溶液に
加えられ、それで、第２図に示されているよう
に、約470ｍＶのＶSの増加が得られる。従つて、
本発明の方法は、比較的広範囲にわたつてFET
のしきい電圧ＶSを変化させることを可能にす
る。 本発明の方法により形成される構造は、直列接
続で半導体基板に大きな数及び高実装密度で積集
される、エンハンスメント型のＮ−チヤンネル
FETに対して、特に用いられる。 要約すると、本発明の方法はFETを形成する
ために用いられ、そして好ましくは、アルミニウ
ムが、例えば、アルミニウムを含む塩基性の洗浄
溶液によつて、Ｐ−ドープされたシリコン基板の
表面に付着され、続いて熱酸化が行なわれ、この
間に、酸化物のほかに、アルミニウム酸化物及び
二酸化シリコンを含む約１乃至1.5nｍの厚さの層
が形成され、最後に、必要ならば、例えば、
Si3N4又はSi3N4及びSiO2の層のような少なくとも
更にもう１つの層が付着されるようにして、実施
されると良い。完成した構造体における約
250pg／cm2のアルミニウムの量に対応する、約
400ppbのアルミニウムを洗浄溶液に加えること
により、しきい電圧ＶSは約470ｍＶ増加され得
る。しかしながら、40ｍＶというしきい電圧の不
安定性ΔＶSが許容されねばならない。
【図面の簡単な説明】
第１Ａ乃至第１Ｃの各図は、本発明の方法の好
実施例により形成される３段のゲート絶縁層構造
を示す。第２図は、本発明の方法の好実施例で用
いられる洗浄溶液中のアルミニウム含有量に対す
るしきい電圧ＶSの増加を示すグラフである。第
３図は、本発明の方法の好実施例で用いられる洗
浄溶液のアルミニウム含有量の関数としてしきい
電圧の変化ΔＶSを示すグラフである。 １……シリコン基板、２……薄いアルミニウム
層、３……二酸化シリコン層、４……アルミニウ
ム酸化物及び二酸化シリコンの層、５……窒化シ
リコン層。

Claims (1)

  1. 【特許請求の範囲】 １ 酸化アルミニウムを含むゲート絶縁体を、半
    導体基板上に形成する方法において、 半導体基板の表面をアルミニウム化合物を含む
    塩基性の溶液で処理して基板表面を酸化すること
    により、ゲート絶縁体中に酸化アルミニウムを含
    ませるようにしたことを特徴とする、ゲート絶縁
    体の形成方法。
JP57084096A 1981-06-05 1982-05-20 Method of forming gate insulator Granted JPS57204173A (en)

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