TW455990B - Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making - Google Patents

Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making Download PDF

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TW455990B TW089100299A TW89100299A TW455990B TW 455990 B TW455990 B TW 455990B TW 089100299 A TW089100299 A TW 089100299A TW 89100299 A TW89100299 A TW 89100299A TW 455990 B TW455990 B TW 455990B
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Allen Yen
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Description

,s 4 5 5 9 9 0
此應用是以1 9 9 9年1月1 2日存檔 暫時應用為基礎β 領域 字號為60/ 1 1 5, 703之 本發明與積體電路領域有關， 積體電路裝置有關。 背景 更特別地 與具電容器之 動態隨機存取t 以在記憶體單异 含一由譬如，多 如’五氧化二鈕 及一由譬如，n 電極。 導體記憶體I置 儲存單元中電容 其電極表面面積 我們卻需要非常 達到高信讀:雜訊 4，仍此擁有$ 電極之電容器而 &樣的半導體裝置中，使用電容器乃 於像積體電路 用以儲存電荷。在像 中使用電容器，乃用 地，1C中之電容器包 成之低電極，一由兹 所作成之介質層，以 或多晶矽所作成之高 近幾年來，因為半 南的包裝密度，DRAM 小’所以電容器會因 小的電容值。但是， 取記憶體單元時，可 在縮減單元尺寸的同 由擁有譬如，具金屬 可以包含一高k介質。 傳統上，半導體裝 結構C像是鎢塞）來完 憶體（DRAM)這樣的1C 中作儲存之用。典型 結晶矽（多晶矽）所作 以及/或是鈦酸鋰鋇 化欽、欽、鶴、白金 的發展已到了需要更 為所伯去的面積要縮 的變小而擁有比以前 大的電容值以便在讀 比。是故，我們希望 電容值。此願望可藉 達成，此種電容器也 的互連都是使用栓塞 將第一與第二金屬線 置t之兩導體間 成的，如此便可
第6頁 455990 五、發明說明（2) 予以電連接。此種結構需要用三個分開的處理步驟方得以 做成：兩個步驟分別地形成兩導體，一個步驟用以形成該 鎢塞結構。另外，半導體裝置的製造業者在做金屬化圖案 (像是導電透孔與互連）時，較有興趣使用銅與銅合金。因 為，較之於鋁，銅的電遷移阻值較佳，大約1. 7歐姆公分 的電阻值也較低。不幸的是，銅很難蝕刻。因此，發展出 了一種雙重金屬鑲嵌處理法，此法可簡化形成銅互連之處 理步驟，並去掉了金屬蝕刻步驟。雙重金屬鑲嵌處理法也 可用來形成鋁互連。 雙重金屬鑲嵌結構有一個與基礎導體接觸之底部或導電 透孔，此底部或導電透孔取代了傳統互連結構中之栓塞結 構的功能。該雙重金屬鑲嵌結構也有一個頂部或鑲嵌渠 溝，用於形成第二導體。因為該雙重金屬鑲嵌結構的底部 與頂部彼此有接觸，所以可以同時地對它們充填相同的導 電物質，譬如，銅。這消除了形成栓塞結構的必要以及在 不同處理步驟中鋪上導電層的需要。 雙重金屬鑲嵌處理法，通常是將電容器形成於分離的層 中，此方法是：先沉積一第一導電層、形成一第二導電 層，並於此二導電層之間形成介質，然後再將此層層結構 圖案化且蝕刻；如此，電容器成形。該等導電層典型地是 由譬如，多晶矽或氮化鈦所形成°接著，再在該等電容器 之上形成氧化物，使其上有一個表面。因此，在要形成後 續的佈局層之前，需先以化學機械研磨法（CMP)將該氧化 層弄平。
455990 五、發明說明（3) 是故，傳統的製造電容器之處理法，因須蝕刻該導電層 以及領埶行該C Μ P步趨，所以虑理的時間較長。而且，如 果形成的是具有金屬電極的電容器，即，金屬-絕緣-金屬 (Μ I Μ)型的電容器，那麼，蝕刻金屬時所需的步驟就不完 全相容於該雙重金屬鑲喪處理法。換言之，如前所述的， 使用雙重金屬鑲嵌處理就是為了要避免金屬蝕刻步驟，所 以*如果又再在雙重金屬鑲嵌處理中加入金屬钱刻步驟， 那就很沒有意義了。 從以上之討論可以看出，有必要整合可相容於雙重金屬 鑲嵌處理法之高密度金屬電極電容器。 發明摘要 看過了前述之發明背景，我們提供出一種方法，此法以 雙重金屬鑲嵌處理法來製造包含具金屬電極之高密度電容 器之積體電路裝置，是本發明之目標。 提供出一積體電路裝置，包含有具金屬電極且相容於雙 重金屬鑲嵌互連結構之高密度電容器，是本發明之另一目 標。 有一種方法，用以製造出包含互連結構與電容器之積體 電路裝置；該互連結構包含金屬線與接觸，該電容器則包 含高與低金屬電極；此方法可提供出本發明之以上及其他 的目標、特性與好處。該方法包含：於鄰近半導體基板 處1形成一介質層；以及於該介質層中，同時地形成用於 該互連結構之第一開口以及用於該電容器之第二開口。該 方法尚包含選擇性地沉積第一導電層來充填該第一開口以
O:\61\61949.PTD 第8頁 455990 五、發明說明（4) 形成該互連結構；以及於該第二開口中形成該高與低金屬 電極，且兩者之間具電容器介質以形成該電容器。該第一 導電層可以在遮罩該第二開口時，以電鍍銅的方式形成， 也可以包含一障壁金屬層以至少為該第一開口之襯。該障 壁妻屬層最好是包含氮化組。 同時，該同時地形成該第一與第二開口之步驟可以包 含：同時地形成該第一開口之上半部以及該第二開口之上 半部；以及同時地形成該第一開口之下半部以及該第二開 口之下半部。另外，該第一開口上半部的寬度，可以大於 其下半部寬，以及該第二開口之上半部可以大致與其下半 部等寬。 該介質層可以由下介質層部份、蝕刻停止層以及上介質 層部份所形成。所以，可以於該上介質層部份及該蝕刻停 止層中，同時地形成該第一開口之上半部以及該第二開口 之上半部。也可以於該下介質層部份中，同時地形成該第 一開口之下半部以及該第二開口之下半部。 該電容器可用下列方法成形：沉積一下金屬層，以至少 為該第二開口之襯，以形成該低金屬電極；於該低金屬電 極上，形成該電容器介質層；於該電容器介質上，沉積一 上金屬層以形成該高金屬電極；然後，可以選擇性地沉積 一第二導電層，充填該第二開口剩餘的部份。此第二導電 層最好是包含銅，以友該電容器之低與高金屬電極最好是 包含氮化组。該電容器可以是一高k介質，具有譬如，大 於大約2 5介質常數。
O:\61\61949.PTD 第9頁 4 5 5990 _ 五、發明說明（5) 本發明之好處也可經由一種積體電路裝置表現出來，該 種積體電路裝置包含：一毗鄰於該半導體基板之介電層， 其中具第一與第二開口；一於該第一開口中之互連結構， 包含靠於其上之金屬線與金屬接觸；以及一於該第二開口 中之電容器，包含高與低金屬電極，且該兩極間有電容器 之介質。該電容器可以具有一概呈平面之上表面’並與毗 鄰於其之介質層的上表面，大致齊平同高。同時，該低電 極的邊緣與該電容器介質層的邊緣，均可以收尾在該電容 器的上表面。 再一次地，根據上述之方法，該介質層可以包含一下介 質層部份、一Ί虫刻停止層以及一上介質層部份。所以’該 互連結構之金屬線最好是在該上介質層部份以及該介質層 之蝕刻停止層之中，該互連結構之接觸則最好是在該介質 層之下介質層部份之中。同時，該電容器也最好是位在該 上介質層部份、蝕刻停止層以及該下介質層部份之中。 圖式之簡要說明 圖1是本發明之包含了互連結構以及金屬電極電容器之 積體電路裝置的剖面圖。 圖2-8是積體電路裝置之剖面圖，該等圖示說明了本發 明用以形成互連結構與金屬電極電容器之雙重鑲嵌處理 法。 圖9是本發明之積體電路裝置的另一具體實施例，其 上半部份的側面剖視圖。 較佳具體實施例之詳細說明
O:\61\61949.PTD 第10頁 ^ 45 59 9 0 五、發明說明（6) ί
I 以下，配合著附圖，將以較佳具體實施例為例，對本發 I明作更完整地描述。不過，本發明可具體實施以不同的形
I i式，其建構不應以此處所敘述的具體實施例為限。這些敘 I述的具體實施例之所以提供出來，為的是將本發明完全揭 露給習於此藝人士，且充分地傳達本發明之精神。通篇圖 式中*相同的數字代表相同的元件。為清晰起見，圖中之 i佈局層與佈局區域的尺寸已被誇大。 丨 參考圖1，有一根據本發明建構之積體電路裝置20，其 丨包含形成在半導體基板30之上的互連結構22與金屬電極電 :容器2 4。現在，對此裝置作說明。該半導體基板3 0最好是 矽，或可能是矽以及形在該基板上之多晶矽層或結構。該 基板30之中，以熟知的技術形成有多個裝置，像是電晶體 (未顯示）。該積體電路裝置20包含一毗鄰該基板30之第一 丨介質層32。該第一介質層是由任何合適之介質所形成，譬 如，二氧化矽，氮化矽以及/或是任何具所欲介質常數之 ； 物質或物質合金。其他合適的物質包括，譬如，五氧化二 钽以及鈦酸鋇锶，只要是該介質不影響本發明之互連結構 丨及電容器的形成即可。 圖1中顯示之此第一介質層32帶有互連34與36。該第一 介質層32與該等互連34與36是積體電路裝置基礎層的一個 例子。習於此藝人士會知道該裝置中該會有多個互連層以 及導電透孔貫穿於其中，並且知道該裝置中具有多個佈局i 層。導電透孔是一個形成於相互級介電層中之開口 ，其曝 i 露出基礎金屬線的某個部份以便可於該線上做導電然 i
第11頁 155990 五、發明說明（7) | | 後，再於該導電透孔中形成導電接觸以便將該基礎金屬線！ 丨與接續形成於其上之金屬線相連。 | 該積體電路裝置20尚包含第二介質層38以及第三介質層i 42。該第二與第三介質層38與42最好是以一蝕刻停止層40 予以隔開。該第二與第三介質層3 8與4 2也是可以由任何具 ;所欲介質常數、可為習於此藝人士輕易接受之合適介質所 丨形成。該蝕刻停止層40典型地是以傳統的技術，沉積氮化 i | 丨碎而成。 ! 該互連結構22包含一金屬線27以及一接觸端點26。該金 1屬線27形成於該第三介質層42及該蝕刻停止層40之中。該 接觸端點則形成於該第二介質層38之中。該互連結構22包
I 含一障壁金屬層52以及一金屬導電層54。該障壁金屬層可 丨以是任何合適的金屬層所形成，譬如，氮化组，氮化鈦或丨 氮化鎢，其將可實質地阻擋該金屬導電層54之金屬擴散到 該介質層3 8與4 2中。該導電金屬層5 4最好是譬如，銅質， 但可以包含鋁或鎢。特別是對銅質之金屬層5 4而言，典型 地在該障壁金屬層5 2之上也須形成一銅種層（未顯示），就 如習於此藝人士所熟知的作法一般。 該電容器24包含一低電極44，一介質46以及一高電極 49。該低電極44至少是由一層導電金屬，譬如，像是氮化 鈕所形成。此處顯示之低電極4 4包含了兩金屬層5 2，5 3， 由像是，氮化組所形成。若是如習於此藝人士所熟知的， 以銅作為互連金屬時，也可以在該兩氮化组層5 2，5 3之間 形成一之銅種層（未顯示）° :
第12頁 455990
455990 五、發明說明（9) 形成了習於此藝人士所熟知的半導體晶圓。該第—介質層 3 2可以由二氧化石夕或其他已知的介質所形成。當然，可用 沉積或成長而成。另外，該第一介質層32包含連接34與 36 °先在該第一介質層3 2中蝕刻出渠溝，然後再於渠溝中 >儿積導電金屬（譬如，鋁以及/或是銅），就形成了連接3 4 與36。此處之第一介質層32與連接34與36是積體電路裝置 之基礎層的一個例子β 晚鄰該第一介質層32與連接34與36處，再形成一第二介 質層38。然後’如圖中所示的，於該第二氧化層38之上， 再形成一蝕刻停止層40。接著，鄰著該蝕刻停止層4〇，再 形成一第三介質層42。該第二與第三介質層38、42可以由 任何具有所欲介質常數之合適介質，以習於此藝人士所熟 知的方法，沉積或成長而成。該蝕刻停止層4 〇典型地是以 傳統的技術，沉積氮化矽而成。此不導電的氮化矽蝕刻停 止層4 〇典型地是使用化學氣相沉積法以大約攝氏6 〇 〇至9 〇 〇 度之溫度，沉積在相關的介質層（譬如，該第二介質層3 8) 上。 如圖3所示的，選擇性地形成第一組穿透該第三介質層 42與該蝕刻停止層4〇之開口56與57。雖然此處形成該等開 Γ丨Π順序是先蝕刻該第三介質層42 ’然後再蝕刻該蝕 ^ 〇，但習於此藝人士也可以使用其所習慣的步驟 後會將該等開口，譬如，㈣56與57用來形成 至屬化¥體或電容器’以下將有說明。 就如圖4中已知之雙重金屬鑲嵌處理法所示，至少還要
第14頁 45599G 五、發明說明（ίο) 在該第二介質層38中蝕刻出第二組選擇開口 6〇與61 ，而此 組開口的邊限是由第一組開口 5 6與5 7界定。藉由虛線5 8光 阻的施加’該第二組開口 6〇與61方得以成形。隨後再以習 於此藝人士所熟知的技術，將該光阻予以去除。就如圖中 所示的’開口62是用來形成習於此藝人士所熟知的，可連 通兩不同佈局層之導電透孔之用。不過，雖然此處所示的 ，口 60 ’與位於其上的第三介質層42中之開口56大致同 見’但此開口 6 〇也可窄於開口 5 6，就如同開口 6 1之窄於開 口 5 7 — 般。 a如圖5所示’於該開口 5 6與6 〇之上，形成光阻6 2。最好 疋在形成該光阻62之前’先沿著開口 56，57，60及61之開 口線’形成一障壁金屬層52。於該第三介質層42之上，選 擇性地沉積—導電金屬層54 (譬如，鋁以及/或是鋼金屬 層）’ >儿積在該開口 5 7與6丨之内以及至少沉積在毗鄰於開 口 57之部份第三介質層42之上。該導電金屬層54可以用習 於^藝人士所熟知之電解沉積、電鍍或化學氣相沉積技術 來 >儿積。當然，若是使用銅來作為該導電金屬層5 4，那麼 :以再在1障壁金屬層52之上形成—層銅種層（未顯示）。 J後以^於此藝人士所熟知的技術，將光阻6 2去除，將 開口 56與60清理乾淨。 參考，6，然後再沉積一層障壁金屬層53 (像是，譬如氮 化组、.化欽或氮化鎢）以完成該低電極4 4。接著，再以 沉積或蟲晶成長法形成電容器介質46。該電容器介質4 6是 由’、所k "資常數之合適介電物質，像是氧化石夕、氮化矽
O:\61\61949.PTD 第15頁 455990 五、發明說明（11) :二所形成的。該電容 好是大於大約25以遠糾必， 挪令t介真常數最 沉積-層障壁金屬斤需的電容器特性。然後，再 化幻以形成部份二=，譬如氮化纽、氣化銀或氮 電極44與49以及介質46電夕極=。就如圖令所示的，形成該 貞46之沉積物質，均 路裝置20的上表面。 Θ巳超過了忒積體電 ^ , n , 站以及/或疋銅），以形成部份的古 電極49。此沉積步驟可 = 擇性地沉積光阻64，如圓所 3於互連結構22之上選 可以沉積覆蓋於該積in』過效該導電金屬層5〇也 導電金屬層50可以用習：的王個上表面之上。該 鍵或化學氣相沉積技2 : ΐ所熟知之電解沉積、電 該導電金屬層5〇 然’若是使用銅來作為 銅種層(未顯示)。麼可以…高電極48之上形成-層 的S如，化學機械研磨法，將該積體電路裝置 平：r圖8中所示的-般。是故，電容器 ^千面狀，並與毗鄰於其的第三介質層42之 的^续，4平同高。該低金屬電極44與電容器介質46 種用以制j ^ ^尾在電容器24的上表面。於是，提供出一 法，i1明積體電路裝置2〇之雙重金屬鑲嵌處理 ΐ古i : ”，路裝置2G中所擁有之具金屬電極44 ’ 49 様门合器24，可相容於並整合於雙重金屬鑲嵌結 = 互連結構2 2 8本發明之處理法，不需藉由蝕刻
4 5 5990 五、發明說明（12) 2層或化學氣相沉積氧化物來達到形成擁 電容器的目的。 ^ ^ 另外參考囷9所描述之本發明積體電路裝置2〇之另一 =實施例1為該低電極44繞在電容器24的四周，所以 可以形成在側渠溝68之中，以便將該電容器24連 互連金屬：(像是導電層54)。在此具體實施例中， 一通蚀a 不而與該低電極4 4接觸。此作法也可以省掉 溝68可iL’· Ϊ積體電路2G的尺寸得以縮小。另外，該渠 這也舍β I i丁 ；丨質的蝕刻以形成開口 56，57之時來成形。 减夕製造積體電路裝置20時所需的步驟。 其層的厚度可隨著習於此藝人士的喜好變更。譬如，該 :^ 5上的第一介質層3 2 ’可用-矽酸乙酯氣源、，以化學 去'儿積出來；其厚度可達400至600毫微米或更 —與第二介質層38與42也可以沉積成相同的厚声 虱化矽蝕刻停止層40的可接受厚度大約是譬如，又 個人士 ’/〇〇埃。當然，這僅是一個範圍，此厚度是可以视 4。子以及半導體裝置最終的使用目的而變更。 你丨驾=此藝人士可對本發明做各式變更及做出另種實施 要仍保留了以上所述本發明之特有優點即可。是故 了解的是，本發明不以此處所揭示的特殊具體實施 μ本攸亚欲以後附之專利範圍來囊括所有可能的變異與且 胆貝施方式。 ”

Claims (1)

  1. i 455990 六、申請專利範圍 1. 一種用以製造包含互連結構與電容器之積體電路裝 置之方.法；該互連結構包含金屬線與接觸端點，該電容器 則包含高與低金屬電極，該方法包含下列之步驟： 於鄰近半導體基板處，形成一介質層； 於該介質層中，同時地形成用於該互連結構之第一開口 以及用於該電容器之第二開口； 選擇性地沉積第一導電層來充填該第一開口以形成該互 i連結構；以及 於該第二開口中形成該高與低金屬電極，且兩者之間具 電容器介質以形成該電容器。 2. 如申請專利範圍第1項之方法，其中該同時地形成該 第一與第二開口之步驟，包含： 同時地形成該第一開口之上半部以及該第二開口之上半 :部：以及 ; 同時地形成該第一開口之下半部以及該第二開口之下半 j I 3.如申請專利範圍第2項之方法，其中該第一開口上半 I部的寬度，大於其下半部寬，以及該第二開口之上半部大 i致與其下半部等寬" 4.如申請專利範圍第1項之方法，其中形成該介質層之 :步驟，包含： I 於鄰近該半導體基板處，形成下介質層部份； ; 於該低介質層部份上，形成一蝕刻停止層；以及 1 於該蝕刻停止層上，形成上介質層部份。
    第18頁 455990 六、申請專利範圍 5. 如申請專利範圍第4項之方法，其中該同時地形成該 第一開口與第二開口之步驟，包含： 於該上介質層部份及該蝕刻停止層中，同時地形成該第| i 1 ——開口之上半部以及該第二開口之上半部；以及 | 於該下介質層部份中，同時地形成該第一開口之下半部 i以及該第二開口之下半部； | 該第一開口上半部的寬度，大於其下半部寬，以及該第 二開口之上半部大致與下半部等寬。 6. 如申請專利範圍第1項之方法，其中該於第一開口中 選擇性地沉積導電層之步驟，包含，在遮罩該第二開口 丨時，電解沉積銅。 丨 ! 7.如申請專利範圍第1項之方法，其中該於第一開口中| i選擇性地沉積導電層之步驟，包含： 丨 | 沉積一障壁金屬層至該第一開口之至少之襯；以及 ί 電解沉積銅以充填該襯之第一開口。 I I 8.如申請專利範圍第7項之方法，其中該障壁金屬層包 i含氣化组。 S 9.如申請專利範圍第1項之方法，其中該於第二開口中 丨形成該電容器之步驟，包含： ! ! ' 沉積一下金屬層，以至少為該第二開口之襯’以形成該 丨低金屬電極； ! 於該低金屬電極上，形成該電容器介質層； ! 於該電容器介質上，沉積一上金屬層以形成該高金屬
    第19頁 ! 4559 90 I六、申請專利範圍 I 沉積一第二導電層，充填該第二開口剩餘的部份。 ί 10.如申請專利範圍第9項之方法，其中該第二導電層 包含銅。 11.如申請專利範圍第1項之方法，其中該電容器之高 與低金屬電極，包含氮化钽。 1 2.如申請專利範圍第1項之方法，其中該電容器介質 丨之介質常數，大約大於25。 ! 13.如申請專利範圍第1項之方法，尚包含下列之步 丨驟：於該介質層中形成電容器接觸，以及將該互連結構之 I金屬線與該電容器之低金屬電極，予以電連接。 I 14, 一種用以製造包含互連結構與電容器之積體電路裝 I置之方法，該互連結構包含金屬線與金屬接觸端點，該電 容器則包含高與低金屬電極；該方法包含下列之步驟： 於鄰近半導體基板處，形成一介質層； 於該介質層中，同時地形成用於該互連結構之第一開口 ί以及用於該電容器之第二開口； 於該第二開口之上，形成一光罩； 選擇性地沉積一第一金屬導電層，以充填該第一開口； 移去第二開口上之光罩； 沉積一下金屬層，以至少為該第二開口之襯，以形成該 低金屬電極； 於該低金屬電極上，形成該電容器介質層以形成該電容 器之電容器介質： 於該電容器介質上，沉積一上金屬層以形成部份的該電
    第20頁 * 45 59 90 六、申請專利範圍 I ! 容器之高金屬電極； | 沉積一第二導電層以充填該第二開口之剩餘部份，以形丨 成部份的該電容器之高金屬電極；以及 I I 平坦化該積體電路裝置的上表面。 ； 15.如申請專利範圍第14項之方法，其中該同時地形成 丨該第一與第二開口之步驟，包含： 同時地形成該第一開口之上半部以及該第二開口之上半 丨部；以及 丨 I同時地形成該第一開口之下半部以及該第二開口之下半 丨部； ! 該第一開口上半部的寬度，大於其下半部寬，以及該第 I二開口之上半部大致與下半部等寬。 丨 ! ； ! 16.如申請專利範圍第14項之方法，其中形成該介質層 丨 ί ί 丨之步驟，包含： ' ! ! 於鄰近該半導體基板處，形成下介質層部份； 於該低介質層部份上，形成一蝕刻停止層；以及 | 於該蝕刻停止層上，形成上介質層部份。 丨 17.如申請專利範圍第1 6項之方法，其中該同時地形成 丨該第一開口與第二開口之步驟，包含： 於該上介質層部份及該蝕刻停止層中，同時地形成該第 :一開口之上半部以及該第二開口之上半部；以及 於該下介質層部份中，同時地形成該第一開口之下半部 :以及該第二開口之下半部； 丨 ： i : 該第一開口上半部的寬度，大於其下半部寬，以及該第 455990 六、申請專利範圍 ： i二開口之上半部大致與下半部等寬。 ! 18.如申請專利範圍第14項之方法，其中該於第一開口 :中選擇性地沉積導電層之步驟包含電解沉積銅。 ! 19.如申請專利範圍第14項之方法，其中該於第一開口丨 中選擇性地沉積導電層之步驟，包含： 沉積一障壁金屬層至該第一開口之至少之襯；以及 | 電解沉積銅以充填該襯之第一開口。 | 20.如申請專利範圍第19項之方法，其中該障壁金屬層 ! 丨包含氮化钽。 i 21.如申請專利範圍第14項之方法，其中該低與高金屬 :電極，包含氮化钽。 22. 如申請專利範圍第1 4項之方法，其中該電容器介質： 丨層之介質常數，大約大於25。 ： 23. 如申請專利範圍第14項之方法，其中該第二導電層 包含銅。 24. 如申請專利範圍第14項之方法，尚包含下列之步 丨 驟：於該介質層中形成電容器接觸，以及將該互連結構之丨 金屬線與該電容器之低金屬電極，予以電連接。 i 25. —種積體電路裝置，包含： | 一半導體基板； 一毗鄰於該半導體基板之介電層，其中具第一與第二開. :口； 一於該第一開口中之互連結構，包含靠於其上之金屬 線與金屬接觸端點；以及
    第22頁 455990 一 1 1 ~~ 六、申請專利範圍 一於該第二開口中之電容器，包含高與低金屬電極，且 該兩極間有電容器之介質。 26.如申請專利範圍第25項之積體電路裝置，其中該電 容器具有一概呈平面之上表面，並與毗鄰於其之介質層的 上表面，大致齊平同高。 ! 27.如申請專利範圍第26項之積體電路裝置，其中該低 i電極與該電容器介質層的邊緣，均收尾在該電容器的上表 金口 介 該開 該ΙΦ) 二 ΦΡ 其第 其 ，該 ， 置中 置 裝其 裝 路及路 及 電以 電 ；以 體； 體 層.， 積觸 積 質層 之接 之 介止 項屬 項 下停 25金25之刻 第該 第 板钱 圍於。圍 基之 範大度範 體上 利度寬利 導層 專寬的專 半質 請之致請 該介 申有一申··於下 如具呈如含鄰該 ‘所概.包毗於 。28線有29層一 一 面 屬具 質 金觸上 金於 該接該 該器 中該在。中容 其及是中其電 ， 以器份，有 置，容部置該 裝令電層裝中 路層該質路其 電止中介電及 。 體停其下體以 層積刻及該積； 質之钮以及之度 介項該；以項寬 上29與中層30之 之第份份止第點 上圍部部停圍端 層範層層刻範觸 止利質質蝕利接 停專介介該專該 刻請上下、請於 餘申該該份申大 該如在在部如有 於 是是層 具 一30線點質31線 屬端介 屬 其
    互 十° 。其 度， 寬置 的裝 致路 一 電 呈體 概積 有之 第23頁 455990 ;六、申請專利範圍 ί連結構包含銅。 ί 33.如申請專利範圍第25項之積體電路裝置，其中該互 | i連結構包含一銅層以及一毗鄰於此銅層之障壁金屬層。 ! 34.如申請專利範圍第33項之積體電路裝置，其中該障 壁金屬層包含氮化鈕。 35.如申請專利範圍第25項之積體電路裝置，其中該電 容器之高與低金屬電極，每一電極均包含氮化钽。 3 6 .如申請專利範圍第2 5項之積體電路裝置，其中該電 容器之高金屬電極包含氤化钽與銅；以及其中該低金屬電 極包含氮化組。 I 37.如申請專利範圍第2 5項之積體電路裝置，其中該電 容器介質，具有大約大於2 5之介質常數。 : 3 8.如申請專利範圍第2 5項之積體電路裝置，尚包含一 於該介質層中之電容器接觸，電連接該互連結構之金屬線 以及該電容器之低金屬電極。
    第24頁
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106887428A (zh) * 2011-03-04 2017-06-23 英特尔公司 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6320244B1 (en) * 1999-01-12 2001-11-20 Agere Systems Guardian Corp. Integrated circuit device having dual damascene capacitor
KR100313506B1 (ko) * 1999-03-16 2001-11-07 김영환 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법
US6750495B1 (en) 1999-05-12 2004-06-15 Agere Systems Inc. Damascene capacitors for integrated circuits
US6313025B1 (en) * 1999-08-30 2001-11-06 Agere Systems Guardian Corp. Process for manufacturing an integrated circuit including a dual-damascene structure and an integrated circuit
KR100326253B1 (ko) * 1999-12-28 2002-03-08 박종섭 반도체 소자의 캐패시터 형성방법
US6384468B1 (en) * 2000-02-07 2002-05-07 International Business Machines Corporation Capacitor and method for forming same
US6452251B1 (en) * 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
US6680542B1 (en) * 2000-05-18 2004-01-20 Agere Systems Inc. Damascene structure having a metal-oxide-metal capacitor associated therewith
GB2368721A (en) * 2000-06-16 2002-05-08 Agere Syst Guardian Corp Integrated circuit with damascene structure and capacitor
US6762087B1 (en) * 2000-06-16 2004-07-13 Agere Systems Inc. Process for manufacturing an integrated circuit including a dual-damascene structure and a capacitor
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
TW451449B (en) * 2000-08-17 2001-08-21 United Microelectronics Corp Manufacturing method of dual damascene structure
FR2813145B1 (fr) * 2000-08-18 2002-11-29 St Microelectronics Sa Procede de fabrication d'un condensateur au sein d'un circuit integre, et circuit integre correspondant
US6500724B1 (en) 2000-08-21 2002-12-31 Motorola, Inc. Method of making semiconductor device having passive elements including forming capacitor electrode and resistor from same layer of material
EP1328973A2 (en) 2000-10-03 2003-07-23 Broadcom Corporation High-density metal capacitor using dual-damascene copper interconnect
KR100358050B1 (ko) * 2000-12-29 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR20020055887A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 배선 및 커패시터 제조 방법
KR100387265B1 (ko) * 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 커패시터 제조 방법
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
US6780775B2 (en) * 2001-01-24 2004-08-24 Infineon Technologies Ag Design of lithography alignment and overlay measurement marks on CMP finished damascene surface
US6723600B2 (en) * 2001-04-18 2004-04-20 International Business Machines Corporation Method for making a metal-insulator-metal capacitor using plate-through mask techniques
US6677635B2 (en) * 2001-06-01 2004-01-13 Infineon Technologies Ag Stacked MIMCap between Cu dual damascene levels
KR100531419B1 (ko) * 2001-06-12 2005-11-28 주식회사 하이닉스반도체 반도체소자 및 그의 제조방법
JP4309608B2 (ja) * 2001-09-12 2009-08-05 株式会社東芝 半導体装置及びその製造方法
KR100422597B1 (ko) * 2001-11-27 2004-03-16 주식회사 하이닉스반도체 다마신 공정에 의해 형성된 캐패시터와 금속배선을 가지는반도체소자
KR100428789B1 (ko) * 2001-12-05 2004-04-28 삼성전자주식회사 금속/절연막/금속 캐퍼시터 구조를 가지는 반도체 장치 및그 형성 방법
KR100444305B1 (ko) * 2001-12-26 2004-08-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
US6960365B2 (en) * 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6593185B1 (en) * 2002-05-17 2003-07-15 United Microelectronics Corp. Method of forming embedded capacitor structure applied to logic integrated circuit
KR100447730B1 (ko) * 2002-05-24 2004-09-08 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US6847077B2 (en) * 2002-06-25 2005-01-25 Agere Systems, Inc. Capacitor for a semiconductor device and method for fabrication therefor
JP2004063559A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 半導体装置
US6624040B1 (en) * 2002-09-20 2003-09-23 Chartered Semiconductor Manufacturing Ltd. Self-integrated vertical MIM capacitor in the dual damascene process
US6794262B2 (en) 2002-09-23 2004-09-21 Infineon Technologies Ag MIM capacitor structures and fabrication methods in dual-damascene structures
CN100397617C (zh) * 2002-10-16 2008-06-25 联华电子股份有限公司 制作一高密度电容的方法
KR20040057079A (ko) * 2002-12-24 2004-07-02 동부전자 주식회사 반도체 소자의 커패시터 및 콘택홀 동시 제조 방법
KR100943485B1 (ko) * 2002-12-31 2010-02-22 동부일렉트로닉스 주식회사 반도체소자의 제조방법
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
KR100532455B1 (ko) 2003-07-29 2005-11-30 삼성전자주식회사 Ｍｉｍ 커패시터 및 배선 구조를 포함하는 반도체 장치의제조 방법
US7282757B2 (en) * 2003-10-20 2007-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor structure and method of manufacture
US20050086780A1 (en) * 2003-10-23 2005-04-28 Chartered Semiconductor Manufacturing Ltd. Method of fabricating circular or angular spiral MIM capacitors
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
US7112504B2 (en) * 2003-10-28 2006-09-26 Taiwan Semiconductor Manufacturing Company Method of forming metal-insulator-metal (MIM) capacitors at copper process
CN100461366C (zh) * 2003-12-30 2009-02-11 中芯国际集成电路制造(上海)有限公司 在集成电路器件的大马士革铜工艺中电容器制造的方法及其结构
KR100572828B1 (ko) * 2003-12-31 2006-04-24 동부아남반도체 주식회사 엠아이엠 캐패시터를 갖는 반도체 소자의제조방법
KR100642633B1 (ko) * 2004-06-11 2006-11-10 삼성전자주식회사 엠아이엠 캐패시터들 및 그의 제조 방법
KR100641070B1 (ko) * 2004-07-06 2006-10-31 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7223612B2 (en) * 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
US7169680B2 (en) * 2005-02-24 2007-01-30 United Microelectronics Corp. Method for fabricating a metal-insulator-metal capacitor
CN100373546C (zh) * 2005-03-08 2008-03-05 联华电子股份有限公司 金属-绝缘层-金属电容的制作方法
US7223654B2 (en) * 2005-04-15 2007-05-29 International Business Machines Corporation MIM capacitor and method of fabricating same
TWI286239B (en) * 2005-04-27 2007-09-01 Au Optronics Corp Liquid crystal module
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
KR100778850B1 (ko) * 2005-10-28 2007-11-22 동부일렉트로닉스 주식회사 반도체 소자의 커패시터 및 그 형성방법
KR100731138B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
KR100796499B1 (ko) * 2005-12-29 2008-01-21 동부일렉트로닉스 주식회사 커패시터를 갖는 반도체 소자 및 이의 제조방법
US7601604B2 (en) * 2006-10-12 2009-10-13 Atmel Corporation Method for fabricating conducting plates for a high-Q MIM capacitor
US8101494B2 (en) 2008-08-14 2012-01-24 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
US8125013B2 (en) * 2008-08-14 2012-02-28 International Business Machines Corporation Structure, design structure and method of manufacturing a structure having VIAS and high density capacitors
CN102074588A (zh) 2009-11-20 2011-05-25 中芯国际集成电路制造(上海)有限公司 Mim电容器及其制造方法、集成电路的制造方法
JP5327139B2 (ja) * 2010-05-31 2013-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20120276662A1 (en) * 2011-04-27 2012-11-01 Iravani Hassan G Eddy current monitoring of metal features
US20130328167A1 (en) * 2012-06-06 2013-12-12 International Business Machines Corporation Self-aligned metal-insulator-metal (mim) capacitor
CN108109954B (zh) * 2016-11-25 2021-04-23 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
US10847452B2 (en) 2018-07-05 2020-11-24 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under signal line or above a device capacitor
US10789992B2 (en) 2018-07-05 2020-09-29 Sandisk Technologies Llc Non-volatile memory with capacitors using metal under pads
DE102019130124A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Funktionale komponente innerhalb einer verbindungsstruktur einer halbleitervorrichtung und verfahren zum bilden derselben
CN112038287B (zh) * 2020-09-11 2024-04-26 中国电子科技集团公司第十三研究所 改善GaAs接地孔内金属应力的通孔及制备方法
CN115188712A (zh) * 2022-09-13 2022-10-14 盛合晶微半导体(江阴)有限公司 半导体结构的制备方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA581475A (en) * 1959-08-18 Esso Research And Engineering Company Bonding fabric to synthetic rubber interiors
JPS644056A (en) 1987-06-26 1989-01-09 Hitachi Ltd Semiconductor device
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell
US4958318A (en) * 1988-07-08 1990-09-18 Eliyahou Harari Sidewall capacitor DRAM cell
JP2513287B2 (ja) * 1988-11-24 1996-07-03 日本電気株式会社 積層型メモリセルの製造方法
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH05243517A (ja) 1992-02-25 1993-09-21 Nec Corp 半導体装置
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
CA2074848C (en) 1992-07-29 1998-02-10 Joseph P. Ellul Method of forming electrodes for trench capacitors
KR970007831B1 (ko) * 1993-12-21 1997-05-17 현대전자산업 주식회사 금속선과 콘택 플러그의 동시 형성방법
JP3520114B2 (ja) 1994-07-11 2004-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH08139293A (ja) * 1994-09-17 1996-05-31 Toshiba Corp 半導体基板
US5702981A (en) 1995-09-29 1997-12-30 Maniar; Papu D. Method for forming a via in a semiconductor device
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
JP2809200B2 (ja) * 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
JP3607424B2 (ja) * 1996-07-12 2005-01-05 株式会社東芝 半導体装置及びその製造方法
JPH10242147A (ja) * 1997-02-27 1998-09-11 Toshiba Corp 半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法
GB2325083B (en) * 1997-05-09 1999-04-14 United Microelectronics Corp A dual damascene process
JPH10242422A (ja) * 1997-02-28 1998-09-11 Toshiba Corp 半導体記憶装置およびその製造方法
US5801094A (en) 1997-02-28 1998-09-01 United Microelectronics Corporation Dual damascene process
US6153519A (en) * 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US5985762A (en) * 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias
US5891799A (en) 1997-08-18 1999-04-06 Industrial Technology Research Institute Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates
US5933761A (en) 1998-02-09 1999-08-03 Lee; Ellis Dual damascene structure and its manufacturing method
US20030113333A1 (en) * 2001-10-15 2003-06-19 Immunomedics, Inc. Affinity enhancement agents

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106887428A (zh) * 2011-03-04 2017-06-23 英特尔公司 具有集成在同一电介质层中的电容器和金属布线的半导体结构

Also Published As

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