TW202247298A - 半導體裝置、半導體裝置的製造方法或包含半導體裝置的顯示裝置 - Google Patents

半導體裝置、半導體裝置的製造方法或包含半導體裝置的顯示裝置 Download PDF

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肥純一
岡崎健一
保坂泰靖
神長正美
井口貴弘
山崎舜平
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日商半導體能源研究所股份有限公司
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Abstract

在包括氧化物半導體膜的電晶體中，抑制電特性的變動。電晶體包括第一閘極電極、第一絕緣膜、氧化物半導體膜、源極電極、汲極電極、第二絕緣膜、第二閘極電極以及第三絕緣膜。氧化物半導體膜包括第一閘極電極一側的第一氧化物半導體膜及第一氧化物半導體膜上的第二氧化物半導體膜。第一氧化物半導體膜及第二氧化物半導體膜包含In、M(M為Al、Ga、Y或Sn)及Zn。在第二氧化物半導體膜的區域中，In的原子個數少於第一氧化物半導體膜。第二閘極電極包含氧化物半導體膜中的金屬元素中的至少一個。

Description

半導體裝置、半導體裝置的製造方法或包含半導體裝置的顯示裝置
本發明的一個實施方式係關於一種包括氧化物半導體膜的半導體裝置及包括該半導體裝置的顯示裝置。另外，本發明的一個實施方式係關於一種包括氧化物半導體膜的半導體裝置的製造方法。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域涉及一種物體、方法或製造方法。另外，本發明涉及一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。尤其是，本發明的一個實施方式涉及一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、它們的驅動方法或製造方法。
注意，在本說明書等中，半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。除了電晶體等半導體元件，半導體電路、算術裝置或記憶體裝置也是半 導體裝置的一個實施方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池或有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為場效應電晶體(FET)或薄膜電晶體(TFT))的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等電子裝置。作為可以應用於電晶體的半導體薄膜，以矽為代表的半導體材料被周知。另外，作為其他材料，氧化物半導體受到關注。
已公開了一種半導體裝置，其中為了對使用氧化物半導體的電晶體賦予穩定的電特性而得到可靠性高的半導體裝置，層疊組成不同的氧化物半導體膜，在通道一側使用包含多量的In的氧化物半導體膜，且在背後通道一側使用包含多量的Ga等穩定劑的氧化物半導體膜(例如，參照專利文獻1)。
[專利文獻1]日本專利申請公開第2013-175715號公報
當使用包含多量的In的氧化物半導體膜時，有時能帶間隙(Eg)減小(例如，Eg小於3.0eV)。在此情況 下，Eg較小的氧化物半導體膜比Eg較大的氧化物半導體膜(例如，Eg為3.0eV以上且3.5eV以下)更受光的影響。例如，當進行照射光並施加負的偏壓應力測試(光負GBT應力測試)時，在包括Eg較小的氧化物半導體膜的電晶體中有時可靠性降低。
另外，光負GBT應力測試是一種加速測試，其可以在短時間內對光照射時的長期間使用所引起的電晶體的特性變化進行評價。尤其是，光負GBT應力測試前後的電晶體的臨界電壓的變化量(△Vth)是用於檢查可靠性的重要的指標。在光負GBT應力測試前後，臨界電壓的變化量(△Vth)越小，可靠性越高。
鑒於上述問題，本發明的一個實施方式的目的之一是在包括氧化物半導體膜的電晶體中抑制電特性的變動且提高可靠性。尤其是，本發明的一個實施方式的目的之一是在包括包含多量的In的氧化物半導體膜的電晶體中抑制電特性的變動且提高可靠性。另外，本發明的一個實施方式的目的之一是提供一種功耗得到降低的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置。另外，本發明的一個實施方式的目的之一是提供一種新穎半導體裝置的製造方法。另外，本發明的一個實施方式的目的之一是提供一種新穎的顯示裝置。
注意，上述目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。上述目的以外的目的從說明書等的記載是顯然的，並可以從說明書等中衍生。
本發明的一個實施方式是一種包括電晶體的半導體裝置，該電晶體包括第一閘極電極、第一閘極電極上的第一絕緣膜、第一絕緣膜上的氧化物半導體膜、與氧化物半導體膜電連接的源極電極、與氧化物半導體膜電連接的汲極電極、氧化物半導體膜上的第二絕緣膜、第二絕緣膜上的第二閘極電極以及第二閘極電極上的第三絕緣膜，氧化物半導體膜包括第一閘極電極一側的第一氧化物半導體膜及第一氧化物半導體膜上的第二氧化物半導體膜，第一氧化物半導體膜及第二氧化物半導體膜包含In、M(M為Al、Ga、Y或Sn)及Zn，第二氧化物半導體膜包括其In的原子個數少於第一氧化物半導體膜的區域，第二閘極電極包含氧化物半導體膜中的金屬元素中的至少一個。
本發明的另一個實施方式是一種包括電晶體的半導體裝置，該電晶體包括第一閘極電極、第一閘極電極上的第一絕緣膜、第一絕緣膜上的氧化物半導體膜、與氧化物半導體膜電連接的源極電極、與氧化物半導體膜電連接的汲極電極、氧化物半導體膜上的第二絕緣膜、第二絕緣膜上的第二閘極電極以及第二閘極電極上的第三絕緣膜，第二閘極電極藉由形成在第一絕緣膜及第二絕緣膜中 的開口部與第一閘極電極電連接，氧化物半導體膜包括第一閘極電極一側的第一氧化物半導體膜及第一氧化物半導體膜上的第二氧化物半導體膜，第一氧化物半導體膜及第二氧化物半導體膜包含In、M(M為Al、Ga、Y或Sn)及Zn，第二氧化物半導體膜包括其In的原子個數少於第一氧化物半導體膜的區域，第二閘極電極包含氧化物半導體膜中的金屬元素中的至少一個。
在上述方式中，較佳的是，第一氧化物半導體膜包括滿足In>M(M為Al、Ga、Y或Sn)的組成的區域，且第二氧化物半導體膜包括滿足In
Figure 111110001-A0202-12-0005-2
M(M為Al、Ga、Y或Sn)的組成的區域。
在上述方式中，較佳的是，第二閘極電極包括第三氧化物半導體膜以及第三氧化物半導體膜上的第四氧化物半導體膜，第三氧化物半導體膜包括滿足In
Figure 111110001-A0202-12-0005-3
M(M為Al、Ga、Y或Sn)的組成的區域，第四氧化物半導體膜包括滿足In
Figure 111110001-A0202-12-0005-4
M(M為Al、Ga、Y或Sn)的組成的區域。
另外，在上述方式中，較佳的是，氧化物半導體膜具有結晶部，該結晶部具有c軸配向性。
另外，在上述方式中，較佳的是，第三絕緣膜包含氫和氮中的一個或兩個。
本發明的另一個實施方式是一種包括根據上述各方式中的任一個的半導體裝置及顯示元件的顯示裝置。另外，本發明的另一個實施方式是一種包括該顯示裝置及觸控感測器的顯示模組。另外，本發明的另一個實施 方式是一種電子裝置，包括：根據上述各方式中的任一個的半導體裝置、上述顯示裝置或上述顯示模組；以及操作鍵或電池。
另外，本發明的另一個實施方式是一種半導體裝置的製造方法，包括如下步驟：形成第一閘極電極；在第一閘極電極上形成第一絕緣膜；在第一絕緣膜上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在第二氧化物半導體膜上形成源極電極及汲極電極；在第二氧化物半導體膜、源極電極及汲極電極上形成第二絕緣膜；在第二絕緣膜上形成被用作第二閘極電極的第三氧化物半導體膜；以及在第三氧化物半導體膜上形成包含氫的第三絕緣膜，在形成第一氧化物半導體膜的步驟中，在包含第一氧氣體的氛圍下形成第一氧化物半導體膜，第一氧氣體被添加到第一絕緣膜中，在形成第二氧化物半導體膜的步驟中，在包含第二氧氣體的氛圍下形成第二氧化物半導體膜，在形成第三氧化物半導體膜的步驟中，在包含第三氧氣體的氛圍下形成第三氧化物半導體膜，第三氧氣體被添加到第二絕緣膜中，在形成第三絕緣膜的步驟中或在形成第三絕緣膜的步驟之後，從第三絕緣膜將氫添加到第三氧化物半導體膜。
在上述方式中，較佳為利用濺射法形成第一氧化物半導體膜、第二氧化物半導體膜及第三氧化物半導體膜。
另外，本發明的另一個實施方式是一種半導 體裝置的製造方法，包括如下步驟：形成第一閘極電極；在第一閘極電極上形成第一絕緣膜；在第一絕緣膜上形成第一氧化物半導體膜；在第一氧化物半導體膜上形成第二氧化物半導體膜；在第二氧化物半導體膜上形成源極電極及汲極電極；在第二氧化物半導體膜、源極電極及汲極電極上形成第二絕緣膜；在第二絕緣膜上形成被用作第二閘極電極的第三氧化物半導體膜；在第三氧化物半導體膜上形成被用作第二閘極電極的第四氧化物半導體膜；以及在第四氧化物半導體膜上形成包含氫的第三絕緣膜，在形成第一氧化物半導體膜的步驟中，在包含第一氧氣體的氛圍下形成第一氧化物半導體膜，第一氧氣體被添加到第一絕緣膜中，在形成第二氧化物半導體膜的步驟中，在包含第二氧氣體的氛圍下形成第二氧化物半導體膜，在形成第三氧化物半導體膜的步驟中，在包含第三氧氣體的氛圍下形成第三氧化物半導體膜，第三氧氣體被添加到第二絕緣膜中，在形成第四氧化物半導體膜的步驟中，在包含第四氧氣體的氛圍下形成第四氧化物半導體膜，在形成第三絕緣膜的步驟中或在形成第三絕緣膜的步驟之後，從第三絕緣膜將氫添加到第四氧化物半導體膜。
在上述方式中，較佳為利用濺射法形成第一氧化物半導體膜、第二氧化物半導體膜、第三氧化物半導體膜及第四氧化物半導體膜。
另外，在上述方式中，第三氧氣體的流量較佳為比第四氧氣體多。
根據本發明的一個實施方式，在包括氧化物半導體膜的電晶體中可以抑制電特性的變動且提高可靠性。尤其是，根據本發明的一個實施方式，可以在包括包含多量的In的氧化物半導體膜的電晶體中抑制電特性的變動且提高可靠性。另外，根據本發明的一個實施方式，可以提供一種功耗得到降低的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置。另外，根據本發明的一個實施方式，可以提供一種新穎的半導體裝置的製造方法。另外，根據本發明的一個實施方式，可以提供一種新穎的顯示裝置。
注意，這些效果的記載不妨礙其他效果的存在。另外，本發明的一個實施方式並不需要具有所有上述效果。另外，從說明書、圖式、申請專利範圍等的記載看來除這些效果外的效果是顯然的，從而可以從說明書、圖式、申請專利範圍等的記載中衍生除這些效果外的效果。
100:電晶體
102:基板
104:導電膜
106:絕緣膜
107:絕緣膜
108:氧化物半導體膜
108_c:氧化物半導體膜
108a:氧化物半導體膜
108b:氧化物半導體膜
108b_0:氧化物半導體膜
108c:氧化物半導體膜
108c_:氧化物半導體膜
108c_0:氧化物半導體膜
112:導電膜
112a:導電膜
112b:導電膜
114:絕緣膜
116:絕緣膜
118:絕緣膜
120:氧化物半導體膜
120a:氧化物半導體膜
120a_1:氧化物半導體膜
120a_2:氧化物半導體膜
120b:氧化物半導體膜
120b_1:氧化物半導體膜
120b_2:氧化物半導體膜
150:電晶體
150A:電晶體
152a:開口部
152b:開口部
152c:開口部
160:電晶體
170:電晶體
170A:電晶體
191:靶材
192:電漿
193:靶材
194:電漿
208a:氧化物半導體膜
208b:氧化物半導體膜
208b_0:氧化物半導體膜
208c:氧化物半導體膜
400:電晶體
400A:電晶體
402:基板
404:導電膜
406:絕緣膜
407:絕緣膜
408:氧化物半導體膜
408a:氧化物半導體膜
408b:氧化物半導體膜
412a:導電膜
412b:導電膜
414:絕緣膜
416:絕緣膜
418:絕緣膜
420:導電膜
450:顯示部
451:視窗
452a:影像
452b:影像
453:按鈕
455:視窗
456:文件資訊
457:捲軸
501:像素電路
502:像素部
504:驅動電路部
504a:閘極驅動器
504b:源極驅動器
506:保護電路
507:端子部
552:電晶體
554:電晶體
562:電容器
572:發光元件
600:基板
601:基板
602:閘極佈線
604:電容佈線
605:電容佈線
613:佈線
615:閘極佈線
616:佈線
618:汲極電極
623:絕緣膜
624:像素電極
625:絕緣膜
626:像素電極
627:絕緣膜
628:電晶體
629:電晶體
630:電容器
631:電容器
633:開口
636:彩色膜
640:共用電極
644:結構體
645:配向膜
646:狹縫
647:狹縫
648:配向膜
650:液晶層
651:液晶元件
652:液晶元件
702:基板
704:導電膜
706:絕緣膜
707:絕緣膜
708:氧化物半導體膜
712a:導電膜
712b:導電膜
712c:導電膜
714:絕緣膜
716:絕緣膜
718:絕緣膜
720:氧化物半導體膜
722:絕緣膜
724a:導電膜
724b:導電膜
726:結構體
728:EL層
730:導電膜
752a:開口部
752b:開口部
752c:開口部
808:氧化物半導體膜
811:基板
813:導電膜
815:絕緣膜
817:絕緣膜
819a:氧化物半導體膜
819b:氧化物半導體膜
819c:共用電極
821a:導電膜
821b:導電膜
823:絕緣膜
825:絕緣膜
827:絕緣膜
828:絕緣膜
829:共用電極
851:液晶元件
852:電晶體
855:電容器
870:像素
870a:像素
870b:像素
870c:像素
870d:像素
870e:像素
870f:像素
871:像素部
874:閘極驅動器
875:公用線
876:源極驅動器
877:掃描線
879:信號線
880:液晶顯示裝置
2000:觸控面板
2001:觸控面板
2501:顯示裝置
2502t:電晶體
2503c:電容器
2503t:電晶體
2504:掃描線驅動電路
2505:像素
2509:FPC
2510:基板
2510a:絕緣層
2510b:撓性基板
2510c:黏合層
2511:佈線
2519:端子
2521:絕緣層
2522:絕緣層
2528:分隔壁
2529:液晶層
2530a:間隔物
2530b:間隔物
2531:絕緣層
2550:EL元件
2551:液晶元件
2560:密封層
2567:彩色層
2568:遮光層
2569:抗反射層
2570:基板
2570a:絕緣層
2570b:撓性基板
2570c:黏合層
2580:發光模組
2590:基板
2591:電極
2592:電極
2593:絕緣層
2594:佈線
2595:觸控感測器
2597:黏合層
2598:佈線
2599:連接層
2601:脈衝電壓輸出電路
2602:電流檢測電路
2603:電容器
2611:電晶體
2612:電晶體
2613:電晶體
2621:電極
2622:電極
3000:沉積裝置
3010:加工部材
3180:沉積室
3181a:原料供應部
3181b:原料供應部
3182:控制部
3182a:流量控制器
3182b:流量控制器
3182c:流量控制器
3182h:加熱機構
3183:導入口
3184:排出口
3185:排氣裝置
3186:支撐部
3187:加熱機構
3188:門
5100:顆粒
5120:基板
5161:區域
5200:顆粒
5201:離子
5202:橫向生長部
5203:粒子
5220:基板
5230:靶材
5240:電漿
5260:加熱機構
8000:顯示模組
8001:上蓋
8002:下蓋
8003:FPC
8004:觸控面板
8005:FPC
8006:顯示面板
8007:背光
8008:光源
8009:框架
8010:印刷電路板
8011:電池
9000:外殼
9001:顯示部
9003:揚聲器
9005:操作鍵
9006:連接端子
9007:感測器
9008:麥克風
9050:操作按鈕
9051:資訊
9052:資訊
9053:資訊
9054:資訊
9055:鉸鏈部
9100:可攜式資訊終端
9101:可攜式資訊終端
9102:可攜式資訊終端
9200:可攜式資訊終端
9201:可攜式資訊終端
9500:顯示裝置
9501:顯示面板
9502:顯示區域
9503:區域
9511:軸部
9512:軸承部
在圖式中：
圖1A至圖1C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖2A至圖2C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖3A至圖3C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖4A至圖4C是示出半導體裝置的一個實施方式的俯視圖及剖面圖；
圖5A至圖5D是示出半導體裝置的一個實施方式的剖面圖；
圖6A和圖6B是說明能帶結構的圖；
圖7A至圖7D是示出半導體裝置的一個實施方式的剖面圖；
圖8A至圖8F是示出半導體裝置的製程的一個例子的剖面圖；
圖9A至圖9F是示出半導體裝置的製程的一個例子的剖面圖；
圖10A至圖10F是示出半導體裝置的製程的一個例子的剖面圖；
圖11A至圖11F是示出半導體裝置的製程的一個例子的剖面圖；
圖12A和圖12B是示出在氧化物半導體膜中移動的氧的模型圖；
圖13是說明TDS測量結果的圖；
圖14A和圖14B是說明TDS測量結果的圖；
圖15A和圖15B是說明TDS測量結果的圖；
圖16是說明氧化物導電膜的測量溫度依賴性的圖；
圖17A至圖17C是CAAC-OS的剖面上的Cs校正高解析度TEM影像，圖17D是CAAC-OS的剖面示意圖；
圖18A至圖18D是CAAC-OS的平面上的Cs校正高 解析度TEM影像；
圖19A至圖19C是說明藉由XRD得到的CAAC-OS及單晶氧化物半導體的結構分析的圖；
圖20A和圖20B是示出CAAC-OS的電子繞射圖案的圖；
圖21是示出電子照射所引起的In-Ga-Zn氧化物的結晶部的變化的圖；
圖22是說明CAAC-OS的成膜方法的圖；
圖23A至圖23C是說明InMZnO4的結晶的圖；
圖24A至圖24F是說明CAAC-OS的成膜方法的圖；
圖25A至圖25G是說明粒子附著到顆粒的位置的圖；
圖26A至圖26G是說明粒子附著到顆粒的位置的圖；
圖27A和圖27B是示出顯示裝置的一個實施方式的俯視圖及示出像素的一個實施方式的電路圖；
圖28是示出像素的一個實施方式的俯視圖；
圖29是示出像素的一個實施方式的剖面圖；
圖30是示出像素的一個實施方式的剖面圖；
圖31是示出像素的一個實施方式的俯視圖；
圖32是示出像素的一個實施方式的剖面圖；
圖33是示出像素的一個實施方式的剖面圖；
圖34是示出像素的一個實施方式的俯視圖；
圖35是示出像素的一個實施方式的剖面圖；
圖36是示出像素的一個實施方式的剖面圖；
圖37是示出像素的一個實施方式的俯視圖；
圖38是示出像素的一個實施方式的剖面圖；
圖39是示出像素的一個實施方式的剖面圖；
圖40是示出像素的一個實施方式的剖面圖；
圖41是示出像素的一個實施方式的俯視圖；
圖42是示出像素的一個實施方式的剖面圖；
圖43是示出像素的一個實施方式的俯視圖；
圖44是示出像素的一個實施方式的剖面圖；
圖45是示出像素的一個實施方式的電路圖；
圖46A和圖46B是說明顯示裝置的方塊圖及電路圖；
圖47A和圖47B是說明顯示裝置的俯視圖及剖面圖；
圖48A和圖48B是示出觸控面板的一個例子的透視圖；
圖49A和圖49B是示出顯示裝置的一個例子的剖面圖；
圖50是示出觸控感測器的一個例子的剖面圖；
圖51A和圖51B是示出觸控面板的一個例子的剖面圖；
圖52A和圖52B是觸控感測器的方塊圖及時序圖；
圖53是觸控感測器的電路圖；
圖54A和圖54B是說明根據本發明的一個實施方式 的顯示裝置的顯示的圖；
圖55A和圖55B是說明根據本發明的一個實施方式的顯示裝置的顯示的圖；
圖56A至圖56E是說明根據本發明的一個實施方式的顯示裝置上的顯示方法的例子的圖；
圖57A至圖57E是說明根據本發明的一個實施方式的顯示裝置上的顯示方法的例子的圖；
圖58是說明顯示模組的圖；
圖59A至圖59G是說明電子裝置的圖；
圖60A和圖60B是顯示裝置的透視圖；
圖61是說明沉積裝置的結構的圖；
圖62A和圖62B是說明電晶體的Id-Vg特性的圖；
圖63是說明電晶體的Id-Vg特性的圖；
圖64A和圖64B是說明電晶體的GBT測試結果以及電晶體的反復GBT測試結果的圖；
圖65是說明電晶體的剖面STEM影像的圖；
圖66A和圖66B是說明用於計算的結構以及電流密度分佈的計算結果的圖；
圖67A和圖67B是說明用於計算的結構以及電晶體的Id-Vg特性的圖；
圖68A和圖68B是說明電晶體的Id-Vg特性的計算結果的圖；
圖69A和圖69B是說明電晶體的臨界電壓的概率分佈的圖；
圖70A和圖70B是說明電晶體的臨界電壓的概率分佈的圖；
圖71A和圖71B是說明電晶體的次臨界區域中的Id-Vg特性的不均勻的計算結果的圖；
圖72A和圖72B是說明用於計算的結構的圖；
圖73A和圖73B是說明施加NBTS時的厚度方向上的電位分佈的圖；
圖74A至圖74C是說明電晶體的頂面及剖面的圖；
圖75A至圖75C是說明電晶體的頂面及剖面的圖；
圖76A和圖76B是說明電晶體的Id-Vg特性的圖；
圖77A和圖77B是說明電晶體的Id-Vg特性的圖；
圖78A和圖78B是說明電晶體的Id-Vg特性的圖；
圖79A和圖79B是說明電晶體的Id-Vg特性的圖；
圖80A和圖80B是說明電晶體的Id-Vd特性的圖；
圖81A至圖81C是說明電晶體的Id-Vd特性的圖；
圖82A至圖82C是說明電晶體的Id-Vd特性的圖；
圖83是說明電晶體的Id-Vg特性的圖；
圖84A和圖84B是說明電晶體的最大場效移動率及電晶體的臨界電壓的圖；
圖85A和圖85B是說明供應到電晶體的電位的分佈的圖；
圖86是說明供應到電晶體的電位的示意圖；
圖87是說明供應到電晶體的電位的示意圖；
圖88A和圖88B是說明供應到電晶體的電位的示意 圖；
圖89是說明電晶體的臨界電壓的概率分佈的圖；
圖90是說明電晶體的臨界電壓的概率分佈的圖；
圖91是說明電晶體的Id-Vg特性的計算結果的圖。
以下，參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。
另外，為了便於理解，有時在圖式等中示出的各結構的位置、大小及範圍等並不表示其實際的位置、大小及範圍等。因此，所公開的發明不一定侷限於圖式等所公開的位置、大小、範圍等。
此外，在本說明書等中，為了方便起見，附加了第一、第二等序數詞，而其有時並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
在本說明書中，為了方便起見，使用“上”、“下”等表示配置的詞句以參照圖式說明組件的位置關係。另外，組件的位置關係根據描述各組件的方向適當地改 變。因此，不侷限於本說明書中所說明的詞句，根據情況可以適當地更換。
注意，在本說明書等中，當利用圖式說明發明的結構時表示相同的部分的符號在不同的圖式中共同使用。
注意，在本說明書等中，半導體裝置是指藉由利用半導體特性而能夠工作的所有裝置。除了電晶體等半導體元件，半導體電路、算術裝置或記憶體裝置也是半導體裝置的一個實施方式。攝像裝置、顯示裝置、液晶顯示裝置、發光裝置、電光裝置、發電裝置(包括薄膜太陽能電池或有機薄膜太陽能電池等)及電子裝置有時包括半導體裝置。
在本說明書等中，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導體”和“絕緣體”的邊境不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書等所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書等所記載的“絕緣體”換稱為“半導體”。另外，有時可以將本說明書等所記載的“絕緣體”換稱為“半絕緣體”。
在本說明書等中，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的邊境不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書等所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書等所記載 的“導電體”換稱為“半導體”。
在本說明書等中，電晶體是指至少包括閘極、汲極以及源極這三個端子的元件。電晶體在汲極(汲極端子、汲極區域或汲極電極)與源極(源極端子、源極區域或源極電極)之間具有通道區域，並且電流能夠流過汲極、通道區域以及源極。注意，在本說明書等中，通道區域是指電流主要流過的區域。
另外，在使用極性不同的電晶體的情況或電路工作中的電流方向變化的情況等下，源極及汲極的功能有時互相調換。因此，在本說明書等中，源極和汲極可以互相調換。
注意，通道長度例如是指電晶體的俯視圖中的半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極電極互相重疊的區域或者形成通道的區域中的源極(源極區域或源極電極)和汲極(汲極區域或汲極電極)之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中都成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書等中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
通道寬度例如指半導體(或在電晶體導通時，在半導體中電流流動的部分)與閘極電極相互重疊的區域或形成通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中都 成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書等中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
此外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。
注意，在本說明書等中，氧氮化矽膜是指其組成中氧含量多於氮含量的膜，較佳為在55原子%以上且65原子%以下、1原子%以上且20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氧、氮、矽和氫。氮氧化矽膜是指其組成中氮含量多於氧含量的膜，較佳為在55原子%以上且65原子%以下、1原子%以上且20原子%以下、25原子%以上且35原子%以下、0.1原子%以上且10原子%以下的濃度範圍內分別包含氮、氧、矽和氫。
另外，在本說明書等中，可以將“膜”和“層”相互調換。例如，有時可以將“導電層”更換為“導電膜”。此外，有時可以將“絕緣膜”更換為“絕緣層”。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。另外，“垂直”是指兩條直線形成的角度為80°以上且100°以下的狀態。因此也包括85°以上且95°以下的角度的狀態。“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
實施方式1
在本實施方式中，參照圖1A至圖16說明本發明的一個實施方式的半導體裝置以及半導體裝置的製造方法。
<1-1.半導體裝置的結構例子1>
圖1A是作為本發明的一個實施方式的半導體裝置的電晶體100的俯視圖，圖1B相當於沿著圖1A所示的點劃線X1-X2的剖面圖，圖1C相當於沿著圖1A所示的點劃線Y1-Y2的剖面圖。注意，在圖1A中，為了方便起見，省略電晶體100的組件的一部分(用作閘極絕緣膜的絕緣膜等)而進行圖示。此外，有時將點劃線X1-X2方向稱為通道長度方向，將點劃線Y1-Y2方向稱為通道寬度方向。注意，有時在後面的電晶體的俯視圖中也與圖1A同樣地省略組件的一部分。
電晶體100包括基板102上的被用作第一閘極電極的導電膜104、基板102及導電膜104上的絕緣膜 106；絕緣膜106上的絕緣膜107；絕緣膜107上的氧化物半導體膜108；與氧化物半導體膜108電連接的被用作源極電極的導電膜112a；與氧化物半導體膜108電連接的被用作汲極電極的導電膜112b；氧化物半導體膜108及導電膜112a、112b上的絕緣膜114、116；設置在絕緣膜116上並與導電膜112b電連接的氧化物半導體膜120a；絕緣膜116上的氧化物半導體膜120b；以及絕緣膜116及氧化物半導體膜120a、120b上的絕緣膜118。
在電晶體100中，絕緣膜106、107被用作電晶體100的第一閘極絕緣膜，絕緣膜114、116被用作電晶體100的第二閘極絕緣膜，絕緣膜118被用作電晶體100的保護絕緣膜。注意，在本說明書等中，有時將絕緣膜106、107、絕緣膜114、116、以及絕緣膜118分別稱為第一絕緣膜、第二絕緣膜以及第三絕緣膜。在電晶體100中，氧化物半導體膜120a被用作用於顯示裝置的像素電極，氧化物半導體膜120b被用作電晶體100的第二閘極電極。
氧化物半導體膜108包括被用作第一閘極電極的導電膜104一側的氧化物半導體膜108b、氧化物半導體膜108b上的氧化物半導體膜108c。另外，氧化物半導體膜108b及氧化物半導體膜108c都包含In、M(M為Al、Ga、Y或Sn)及Zn。
例如，氧化物半導體膜108b較佳為包括其In的原子數比大於M的原子數比的區域。另外，氧化物半 導體膜108c較佳為包括其In的原子個數少於氧化物半導體膜108b的區域。
藉由使氧化物半導體膜108b包括其In的原子數比大於M的原子數比的區域，可以提高電晶體100的場效移動率(有時簡單地稱為移動率或μFE)。明確而言，電晶體100的場效移動率可以超過10cm2/Vs，較佳的是，電晶體100的場效移動率可以超過30cm2/Vs。
例如，藉由將上述場效移動率高的電晶體用於生成閘極信號的閘極驅動器(特別是，連接到閘極驅動器所包括的移位暫存器的輸出端子的解多工器)，可以提供邊框寬度窄(也稱為窄邊框)的半導體裝置或顯示裝置。
另一方面，當氧化物半導體膜108b包括其In的原子數比大於M的原子數比的區域時，光照射時的電晶體100的電特性容易變動。然而，在本發明的一個實施方式的半導體裝置中，在氧化物半導體膜108b上形成有氧化物半導體膜108c。另外，因為氧化物半導體膜108c包括其In的原子數比小於氧化物半導體膜108b的區域，所以氧化物半導體膜108c的Eg比氧化物半導體膜108b大。因此，可以提高具有氧化物半導體膜108b和氧化物半導體膜108c的疊層結構的氧化物半導體膜108的對光負偏壓應力測試的耐性。
另外，在氧化物半導體膜108中，尤其是混入氧化物半導體膜108b的通道區域的氫或水分等雜質對電晶體特性造成負面影響，所以會成為問題。因此，在氧 化物半導體膜108b的通道區域中，氫或水分等雜質越少越好。形成在氧化物半導體膜108b的通道區域中的氧缺陷對電晶體特性造成負面影響，所以會成為問題。例如，當在氧化物半導體膜108b的通道區域中形成有氧缺陷時，該氧缺陷與氫鍵合而成為載子供應源。當在氧化物半導體膜108b的通道區域中形成有載子供應源時，會發生具有氧化物半導體膜108b的電晶體100的電特性的變動，典型地發生臨界電壓的漂移。因此，在氧化物半導體膜108b的通道區域中，氧缺陷越少越好。
於是，在本發明的一個實施方式中，與氧化物半導體膜108接觸的絕緣膜，明確而言，形成在氧化物半導體膜108下的絕緣膜107、以及形成在氧化物半導體膜108上的絕緣膜114、116包含過量氧。藉由將氧或過量氧從絕緣膜107、以及絕緣膜114、116移動到氧化物半導體膜108，可以減少氧化物半導體膜中的氧缺陷。因此，可以抑制電晶體100的電特性的變動，尤其是光照射時的電晶體100的變動。
另外，在本發明的一個實施方式中，為了使絕緣膜107及絕緣膜114、116包含過量氧，使用不增加製程或製程的增加極少的製造方法。因此，能夠提高電晶體100的良率。
明確而言，在形成氧化物半導體膜108b的製程中，藉由利用濺射法在包含氧氣體的氛圍下形成氧化物半導體膜108b，對其上形成有氧化物半導體膜108b的絕 緣膜107添加氧或過量氧。
另外，在形成氧化物半導體膜120a、120b的製程中，藉由利用濺射法在包含氧氣體的氛圍下形成氧化物半導體膜120a、120b，對其上形成有氧化物半導體膜120a、120b的絕緣膜116添加氧或過量氧。注意，當對絕緣膜116添加氧或過量氧時，有時還對位於絕緣膜116的下方的絕緣膜114及氧化物半導體膜108添加氧或過量氧。
<1-2.熱脫譜分析法(TDS：Thermal Desorption Spectroscopy)中的從絕緣膜釋放的氧量>
在此，說明從設置有在包含氧氣體的氛圍下形成的氧化物半導體膜的絕緣膜釋放的氧量的測量結果。
為了測量出從絕緣膜釋放的氧量，製造以下示出的樣本A1至樣本A20，對其TDS中的氧釋放量進行評價。
[1-2-1.為確認改變靶材組成時的添加到絕緣膜的氧量的變化的評價]
首先，說明樣本A1至樣本A5。注意，樣本A1至樣本A5是用來確認改變靶材組成時的添加到絕緣膜的氧量的變化的樣本。
(樣本A1)
作為樣本A1，利用PECVD設備在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。氧氮化矽膜的形成條件為如下：基板溫度為350℃；將流量為160sccm的矽烷氣體和流量為4000sccm的一氧化二氮氣體導入腔室；壓力為200Pa；以及對設置在PECVD設備內的平行板電極之間供應1500W的RF功率。使用RTA裝置，在氮氣氛圍下以650℃進行加熱處理6分鐘。由於該加熱處理，而成膜時包含於氧氮化矽膜中的氧脫離。
作為樣本A2至樣本A5，利用PECVD設備在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。在加熱處理之後，利用濺射裝置在氧氮化矽膜上形成厚度為50nm的氧化物半導體膜。氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材供應2500W的AC功率。注意，樣本A2至樣本A5的氧化物半導體膜的靶材組成互不相同。將後面說明樣本A2至樣本A5的氧化物半導體膜的靶材組成。另外，在形成氧化物半導體膜之後，去除該氧化物半導體膜，使氧氮化矽膜的表面露出。氧化物半導體膜的形成條件、氧氮化矽膜的形成條件以及加熱處理的條件與上述樣本A1相同。
(樣本A2)
樣本A2的氧化物半導體膜的靶材組成為In：Ga：Zn= 1：1：1.2(原子數比)。
(樣本A3)
樣本A3的氧化物半導體膜的靶材組成為In：Ga：Zn=4：2：4.1(原子數比)。
(樣本A4)
樣本A4的氧化物半導體膜的靶材組成為In：Ga：Zn=3：1：2(原子數比)。
(樣本A5)
樣本A5的氧化物半導體膜的靶材組成為In：Ga：Zn=1：3：6(原子數比)。
接著，對從製造的上述樣本A1至樣本A5的氧氮化矽膜釋放的質荷比(M/z)為32的氣體，亦即，相當於氧(O2)的氣體的釋放量進行測量。在氣體的釋放量的測量中，使用TDS裝置。在TDS裝置中，在膜表面溫度為50℃至600℃的範圍內，測量出相當於氧的氣體的釋放量。
圖13示出樣本A1至樣本A5的TDS測量結果。在圖13中，縱軸表示M/z=32的氣體的釋放量，橫軸表示樣本名稱等。
如圖13的結果所示，樣本A1的M/z=32的氣體的釋放量為1.82×1014[個/cm2]。樣本A2的M/z=32的 氣體的釋放量為1.22×1015[個/cm2]。樣本A3的M/z=32的氣體的釋放量為1.14×1015[個/cm2]。樣本A4的M/z=32的氣體的釋放量為1.18×1015[個/cm2]。樣本A5的M/z=32的氣體的釋放量為1.20×1015[個/cm2]。
如此，可知藉由利用濺射法在被形成氧化物半導體膜的絕緣膜(這裡，氧氮化矽膜)上形成氧化物半導體膜，可以對絕緣膜添加過量氧。
注意，確認不到添加到絕緣膜的氧(從絕緣膜釋放的氧)量因形成氧化物半導體膜時的靶材組成不同而發生很大變化。
[1-2-2.改變沉積氣體的流量時的添加到絕緣膜的氧量的變化的評價]
接著，說明樣本A6至樣本A8。注意，樣本A6至樣本A8是用來確認改變沉積氣體的流量時的添加到絕緣膜的氧量的變化的樣本。
作為樣本A6至樣本A8，利用PECVD設備在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。在加熱處理之後，利用濺射裝置在氧氮化矽膜上形成厚度為50nm的氧化物半導體膜。然後，去除該氧化物半導體膜，使氧氮化矽膜的表面露出。氧氮化矽膜的形成條件以及加熱處理的條件與上述樣本A1至樣本A5相同。樣本A6至樣本A8的氧化物半導體膜的形成條件互不相同。
(樣本A6)
樣本A6的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為90sccm的氬氣體和流量為10sccm的氧氣體導入腔室，即使用10%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。
(樣本A7)
樣本A7的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為50sccm的氬氣體和流量為50sccm的氧氣體導入腔室，即使用50%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。
(樣本A8)
樣本A8的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。注意，樣本A8是與樣本A3相同的樣本。
接著，對從製造的上述樣本A6至樣本A8的氧氮化矽膜釋放的質荷比(M/z)為32的氣體，亦即，相當於氧(O2)的氣體的釋放量進行測量。在氣體的釋放量的測 量中，使用TDS分析裝置。
圖14A示出樣本A6至樣本A8的TDS測量結果。在圖14A中，縱軸表示M/z=32的氣體的釋放量，橫軸表示樣本名稱等。
如圖14A的結果所示，樣本A6的M/z=32的氣體的釋放量為1.19×1014[個/cm2]。樣本A7的M/z=32的氣體的釋放量為5.02×1014[個/cm2]。樣本A8的M/z=32的氣體的釋放量為1.14×1015[個/cm2]。
如此，可知在利用濺射法在被形成氧化物半導體膜的絕緣膜(這裡，氧氮化矽膜)上形成氧化物半導體膜時，在對絕緣膜添加過量氧的情況下，較佳為增大形成氧化物半導體膜時的氧氣體流量。
[1-2-3.改變成膜功率時的添加到絕緣膜的氧量的變化的評價]
接著，說明樣本A9至樣本A12。注意，樣本A9至樣本A12是用來確認改變成膜功率時的添加到絕緣膜的氧量的變化的樣本。
作為樣本A9至樣本A12，利用PECVD設備在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。在加熱處理之後，利用濺射裝置在氧氮化矽膜上形成厚度為50nm的氧化物半導體膜。然後，去除該氧化物半導體膜，使氧氮化矽膜的表面露出。氧氮化矽膜的形成條件以及加熱處理的條件與上述樣本A1至樣本A8相同。樣本A9至樣本A12的氧化物半導體膜的形成條件 互不相同。
(樣本A9)
樣本A9的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應500W的AC功率。
(樣本A10)
樣本A10的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應1500W的AC功率。
(樣本A11)
樣本A11的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。注意，樣本A11是與樣本A3、樣本A8相同的樣本。
(樣本A12)
樣本A12的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即 使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應4500W的AC功率。
接著，對從製造的上述樣本A9至樣本A12的氧氮化矽膜釋放的質荷比(M/z)為32的氣體，亦即，相當於氧(O2)的氣體的釋放量進行測量。在氣體的釋放量的測量中，使用TDS分析裝置。
圖14B示出樣本A9至樣本A12的TDS測量結果。在圖14B中，縱軸表示M/z=32的氣體的釋放量，橫軸表示樣本名稱等。
如圖14B的結果所示，樣本A9的M/z=32的氣體的釋放量為9.28×1014[個/cm2]。樣本A10的M/z=32的氣體的釋放量為1.07×1015[個/cm2]。樣本A11的M/z=32的氣體的釋放量為1.14×1015[個/cm2]。樣本A12的M/z=32的氣體的釋放量為1.24×1015[個/cm2]。
如此，可知在利用濺射法在被形成氧化物半導體膜的絕緣膜(這裡，氧氮化矽膜)上形成氧化物半導體膜時，在對絕緣膜添加過量氧的情況下，較佳為增高形成氧化物半導體膜時的成膜功率。
[1-2-4.改變成膜壓力時的添加到絕緣膜的氧量的變化的評價]
接著，說明樣本A13至樣本A15。注意，樣本A13至樣本A15是用來確認改變成膜壓力時的添加到絕緣膜的氧量的變化的樣本。
作為樣本A13至樣本A15，利用PECVD設備在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。在加熱處理之後，利用濺射裝置在氧氮化矽膜上形成厚度為50nm的氧化物半導體膜。然後，去除該氧化物半導體膜，使氧氮化矽膜的表面露出。氧氮化矽膜的形成條件以及加熱處理的條件與上述樣本A1至樣本A12相同。樣本A13至樣本A15的氧化物半導體膜的形成條件互不相同。
(樣本A13)
樣本A13的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.3Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。
(樣本A14)
樣本A14的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。注意，樣本A14是與樣本A3、樣本A8、樣本A11相同的樣本。
(樣本A15)
樣本A15的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.8Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1)供應2500W的AC功率。
接著，對從製造的上述樣本A13至樣本A15的氧氮化矽膜釋放的質荷比(M/z)為32的氣體，亦即，相當於氧(O2)的氣體的釋放量進行測量。在氣體的釋放量的測量中，使用TDS分析裝置。
圖15A示出樣本A13至樣本A15的TDS測量結果。在圖15A中，縱軸表示M/z=32的氣體的釋放量，橫軸表示樣本名稱等。
如圖15A的結果所示，樣本A13的M/z=32的氣體的釋放量為1.17×1015[個/cm2]。樣本A14的M/z=32的氣體的釋放量為1.14×1015[個/cm2]。樣本A15的M/z=32的氣體的釋放量為1.15×1015[個/cm2]。
如此，確認不到添加到絕緣膜的氧(從絕緣膜釋放的氧)量因形成氧化物半導體膜時的成膜壓力不同而發生很大變化。
[1-2-5.改變厚度時的添加到絕緣膜的氧量的變化的評價]
接著，說明樣本A16至樣本A20。注意，樣本A16至樣本A20是用來確認在改變厚度時的添加到絕緣膜的氧量的變化的樣本。
作為樣本A16至樣本A20，利用PECVD設備 在玻璃基板上形成厚度為400nm的氧氮化矽膜，然後進行加熱處理。在加熱處理之後，利用濺射裝置在氧氮化矽膜上形成氧化物半導體膜。然後，去除該氧化物半導體膜，使氧氮化矽膜的表面露出。氧氮化矽膜的形成條件以及加熱處理的條件與上述樣本A1至樣本A15相同。樣本A16至樣本A20的氧化物半導體膜的厚度互不相同。
(樣本A16)
樣本A16的氧化物半導體膜的厚度為0nm。亦即，樣本A16是不形成氧化物半導體膜的樣本。注意，樣本A16是與樣本A1相同的樣本。
(樣本A17)
樣本A17的氧化物半導體膜的厚度為10nm。樣本A17的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1([原子數比]))供應2500W的AC功率。
(樣本A18)
樣本A18的氧化物半導體膜的厚度為50nm。樣本A18的氧化物半導體膜的形成條件與樣本A17相同。注意，樣本A18是與樣本A3、樣本A8、樣本A11及樣本 A14相同的樣本。
(樣本A19)
樣本A19的氧化物半導體膜的厚度為100nm。樣本A19的氧化物半導體膜的形成條件與樣本A17相同。
(樣本A20)
樣本A20的氧化物半導體膜的厚度為300nm。樣本A20的氧化物半導體膜的形成條件與樣本A17相同。
接著，對從製造的上述樣本A16至A20的氧氮化矽膜釋放的質荷比(M/z)為32的氣體，亦即，相當於氧(O2)的氣體的釋放量進行測量。在氣體的釋放量的測量中，使用TDS分析裝置。
圖15B示出樣本A16至A20的TDS測量結果。在圖15B中，縱軸表示M/z=32的氣體的釋放量，橫軸表示樣本名稱。
如圖15B的結果所示，樣本A16的M/z=32的氣體的釋放量為1.82×1014[個/cm2]。樣本A17的M/z=32的氣體的釋放量為1.08×1015[個/cm2]。樣本A18的M/z=32的氣體的釋放量為1.14×1015[個/cm2]。樣本A19的M/z=32的氣體的釋放量為1.11×1015[個/cm2]。樣本A20的M/z=32的氣體的釋放量為1.17×1015[個/cm2]。
如此，可知在利用濺射法在被形成氧化物半導體膜的絕緣膜(這裡，氧氮化矽膜)上以10nm以上的厚度形成氧化物半導體膜時，可以對絕緣膜添加過量氧。
<1-3.氧化物導電體>
接著，對氧化物導電體進行說明。在形成氧化物半導體膜120a、120b的製程中，氧化物半導體膜120a、120b被用作抑制從絕緣膜114、116的氧的釋放的保護膜。氧化物半導體膜120a、120b在形成絕緣膜118的製程之前被用作半導體且在形成絕緣膜118的製程之後被用作導電體。因此，可以將氧化物半導體膜120a、120b稱為氧化物導電體(OC：Oxide Conductor)。
為了將氧化物半導體膜120a、120b用作導電體，在氧化物半導體膜120a、120b中形成氧缺陷，從絕緣膜118對該氧缺陷添加氫，由此在導帶附近形成施體能階。其結果是，氧化物半導體膜120a、120b的導電率變高，而氧化物半導體膜導電體化。可以將導電體化的氧化物半導體膜120a、120b稱為氧化物導電體。一般而言，由於氧化物半導體的能隙大，因此對可見光具有透光性。另一方面，氧化物導電體是在導帶附近具有施體能階的氧化物半導體。因此，起因於該施體能階的吸收的影響小，而對可見光具有與氧化物半導體大致相同的透光性。
在此，使用圖16說明使用氧化物導電體形成的膜(以下，稱為氧化物導電膜)的電阻率的溫度依賴性。
在此，製造包括氧化物導電膜的樣本B1至樣本B4。作為樣本B1至樣本B3，使用濺射法在玻璃基板上形成厚度為100nm的氧化物半導體膜。接著，利用PECVD法在氧化物半導體膜上形成厚度為100nm的包含 氫的氮化矽膜。樣本B1至樣本B3的氧化物半導體膜的靶材組成及氧化物半導體膜的形成條件互不相同。另外，作為樣本B4，使用濺射法在玻璃基板上形成厚度為100nm的氧化物導電膜。
圖16示出各樣本的片電阻的測量結果。利用四端子的四點探針法(van-der-Pauw法)測定片電阻。在圖16中，縱軸表示片電阻，橫軸表示測量溫度。以下，示出各樣本的製造方法。
(樣本B1)
樣本B1的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=4：2：4.1[原子數比])供應2500W的AC功率。在圖16中，將樣本B1的氧化物半導體膜的組成表示為IGZO(423)。注意，括弧內的數值不是靶材組成，而是所形成的膜中的組成，這同樣適用於IGZO(312)、IGZO(136)。
(樣本B2)
樣本B2的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.6Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=3：1：2[原子數比])供應2500W的AC 功率。另外，在圖16中，將樣本B2的氧化物半導體膜的組成表示為IGZO(312)。
(樣本B3)
樣本B3的氧化物半導體膜的形成條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體導入腔室，即使用100%氧氣體的氛圍；壓力為0.8Pa；對設置在濺射裝置內的靶材(In：Ga：Zn=1：3：6)供應2500W的AC功率。另外，在圖16中，將樣本B3的氧化物半導體膜的組成表示為IGZO(136)。
(樣本B4)
樣本B4的氧化物導電膜的形成條件為如下：基板溫度為室溫；將流量為72sccm的氬氣體和流量為5sccm的氧氣體導入腔室中；壓力為0.15Pa；對設置在濺射裝置內的靶材(包含銦、錫和矽的氧化物靶材，In2O3：SnO2：SiO2=85：10：5[重量%])供應3200W的DC功率。在圖16中，以NITO為樣本B4的氧化物導電膜。
根據圖16所示的結果可知，樣本B1及樣本B2的片電阻比樣本B4的氧化物導電膜高，為1.0×102Ω/□以上且1.0×103Ω/□以下。並且，基於測量溫度的片電阻的變化也極小。就是說，用於樣本B1及樣本B2的氧化物導電體是簡併半導體，可以推測其導帶底能階與費米能階一致或大致一致。另一方面，樣本B3的片電阻很 高，超過測量上限(1.0×106Ω/□以上)，因此難以進行測量。
如上所述，在本發明的一個實施方式的半導體裝置中，在形成氧化物半導體膜的製程中，對被形成氧化物半導體膜的表面添加氧。作為被用作通道區域的第一氧化物半導體膜和被用作第二閘極電極的第二氧化物半導體膜使用包含同一金屬元素的氧化物半導體膜，在第二氧化物半導體膜上形成包含氫的絕緣膜，由此第二氧化物半導體膜成為氧化物導電膜。藉由採用這種結構，可以實現一種電特性的變動得到抑制且可靠性高的半導體裝置。
<1-4.半導體裝置的組件>
以下，對本實施方式的半導體裝置所包括的組件進行詳細的說明。
[基板]
雖然對基板102的材料等沒有特別的限制，但是至少需要能夠承受後續的加熱處理的耐熱性。例如，作為基板102，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。另外，還可以使用以矽或碳化矽為材料的單晶半導體基板或多晶半導體基板、以矽鍺等為材料的化合物半導體基板、SOI(Silicon On Insulator：絕緣層上覆矽)基板等，並且也可以將設置有半導體元件的上述基板用作基板102。當作為基板102使用玻璃基板時，藉由使用第六代 (1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)、第九代(2400mm×2800mm)、第十代(2950mm×3400mm)等的大面積基板，可以製造大型顯示裝置。
作為基板102，也可以使用撓性基板，並且在撓性基板上直接形成電晶體100。或者，也可以在基板102與電晶體100之間設置剝離層。剝離層可以在如下情況下使用，亦即在剝離層上製造半導體裝置的一部分或全部，然後將其從基板102分離並轉置到其他基板上的情況。此時，也可以將電晶體100轉置到耐熱性低的基板或撓性基板上。
[被用作第一閘極電極、源極電極及汲極電極的導電膜]
被用作閘極電極的導電膜104、被用作源極電極的導電膜112a及被用作汲極電極的導電膜112b可以使用選自鉻(Cr)、銅(Cu)、鋁(Al)、金(Au)、銀(Ag)、鋅(Zn)、鉬(Mo)、鉭(Ta)、鈦(Ti)、鎢(W)、錳(Mn)、鎳(Ni)、鐵(Fe)、鈷(Co)中的金屬元素、以上述金屬元素為成分的合金或者組合上述金屬元素的合金等形成。
此外，導電膜104、112a、112b可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構 以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。另外，還可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的一種或多種而形成的合金膜或氮化膜。
導電膜104、112a、112b也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。
另外，作為導電膜104、112a、112b，也可以應用Cu-X合金膜(X為Mn、Ni、Cr、Fe、Co、Mo、Ta或Ti)。藉由使用Cu-X合金膜，可以以濕蝕刻製程進行加工，從而可以抑制製造成本。
[被用作第一閘極絕緣膜的絕緣膜]
作為被用作電晶體100的閘極絕緣膜的絕緣膜106、107，可以使用藉由電漿增強化學氣相沉積(PECVD：Plasma Enhanced Chemical Vapor Deposition)法、濺射法等形成的包括氧化矽膜、氧氮化矽膜、氮氧化矽膜、氮化矽膜、氧化鋁膜、氧化鉿膜、氧化釔膜、氧化鋯膜、氧化鎵膜、氧化鉭膜、氧化鎂膜、氧化鑭膜、氧化鈰膜和氧化釹膜中的一種以上的絕緣層。注意，也可以使用上述材料的單層或三層以上的絕緣膜，而不採用絕緣膜106、107的疊層結構。
絕緣膜106具有抑制氧透過的障壁膜的功 能。例如，當對絕緣膜107、114、116和/或氧化物半導體膜108供應過量氧時，絕緣膜106能夠抑制氧透過。
接觸於被用作電晶體100的通道區域的氧化物半導體膜108的絕緣膜107較佳為氧化物絕緣膜，並且該絕緣膜107較佳為包括氧含量超過化學計量組成的區域(氧過剩區域)。換言之，絕緣膜107是能夠釋放氧的絕緣膜。此外，為了在絕緣膜107中設置氧過剩區域，例如在氧氛圍下形成絕緣膜107即可。或者，也可以對成膜後的絕緣膜107添加氧。後面，將說明對成膜後的絕緣膜107添加氧的方法。
此外，當絕緣膜107使用氧化鉿時發揮如下效果。氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，藉由使用氧化鉿，與使用氧化矽的情況相比，可以使絕緣膜107的厚度變大，由此，可以減少穿隧電流引起的洩漏電流。亦即，可以實現關態電流(off-state current)小的電晶體。再者，與具有非晶結構的氧化鉿相比，具有結晶結構的氧化鉿具有高相對介電常數。因此，為了形成關態電流小的電晶體，較佳為使用具有結晶結構的氧化鉿。作為結晶結構的例子，可以舉出單斜晶系或立方晶系等。注意，本發明的一個實施方式不侷限於此。
注意，在本實施方式中，作為絕緣膜106形成氮化矽膜，作為絕緣膜107形成氧化矽膜。與氧化矽膜相比，氮化矽膜的相對介電常數較高且為了得到與氧化矽膜相等的靜電容量所需要的厚度較大，因此，藉由使電晶 體150的閘極絕緣膜包括氮化矽膜，可以增加絕緣膜的物理厚度。因此，可以藉由抑制電晶體100的絕緣耐壓的下降並提高絕緣耐壓來抑制電晶體100的靜電破壞。
[氧化物半導體膜]
作為氧化物半導體膜108可以使用上述材料。
當氧化物半導體膜108b為In-M-Zn氧化物時，用來形成In-M-Zn氧化物的濺射靶材的金屬元素的原子個數比較佳為滿足In>M。作為這種濺射靶材的金屬元素的原子個數比，可以舉出In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1等。
另外，當氧化物半導體膜108c為In-M-Zn氧化物時，用來形成In-M-Zn氧化物的濺射靶材的金屬元素的原子個數比較佳為滿足In
Figure 111110001-A0202-12-0041-5
M。作為這種濺射靶材的金屬元素的原子個數比，可以舉出In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6等。
另外，當氧化物半導體膜108b及氧化物半導體膜108c為In-M-Zn氧化物時，作為濺射靶材較佳為使用包含多晶的In-M-Zn氧化物的靶材。藉由使用包含多晶的In-M-Zn氧化物的靶材，容易形成具有結晶性的氧化物半導體膜108b及氧化物半導體膜108c。注意，所形成的氧化物半導體膜108b及氧化物半導體膜108c的原子個數比分別包含上述濺射靶材中的金屬元素的原子個數比的 ±40%的範圍內。例如，在作為氧化物半導體膜108b的濺射靶材使用原子個數比為In：Ga：Zn=4：2：4.1時，有時所形成的氧化物半導體膜108b的原子個數比為In：Ga：Zn=4：2：3附近。
氧化物半導體膜108的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙較寬的氧化物半導體，可以降低電晶體100的關態電流。尤其是，作為氧化物半導體膜108b使用能隙為2eV以上，較佳為2eV以上且3.0eV以下的氧化物半導體膜，作為氧化物半導體膜108c使用能隙為2.5eV以上且3.5eV以下的氧化物半導體膜。此外，較佳為氧化物半導體膜108c的能隙大於氧化物半導體膜108b的能隙。
此外，氧化物半導體膜108b及氧化物半導體膜108c的厚度分別為3nm以上且200nm以下，較佳為分別為3nm以上且100nm以下，更佳為分別為3nm以上且50nm以下。
此外，作為氧化物半導體膜108c使用載子密度較低的氧化物半導體膜。例如，第二氧化物半導體膜108c的載子密度為1×1017個/cm3以下，較佳為1×1015個/cm3以下，更佳為1×1013個/cm3以下，進一步較佳為1×1011個/cm3以下。
本發明不侷限於上述記載，可以根據所需的電晶體的半導體特性及電特性(場效移動率、臨界電壓等)來使用具有適當的組成的材料。另外，較佳為適當地設定 氧化物半導體膜108b及氧化物半導體膜108c的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子個數比、原子間距離、密度等，以得到所需的電晶體的半導體特性。
藉由作為氧化物半導體膜108b及氧化物半導體膜108c分別使用雜質濃度低且缺陷能階密度低的氧化物半導體膜，可以製造具有更優良的電特性的電晶體，所以是較佳的。這裡，將雜質濃度低且缺陷能階密度低(氧缺陷少)的狀態稱為“高純度本質”或“實質上高純度本質”。因為高純度本質或實質上高純度本質的氧化物半導體膜的載子發生源較少，所以可以降低載子密度。因此，在該氧化物半導體膜中形成有通道區域的電晶體很少具有負臨界電壓的電特性(也稱為常開啟特性)。因為高純度本質或實質上高純度本質的氧化物半導體膜具有較低的缺陷能階密度，所以有可能具有較低的陷阱態密度。高純度本質或實質上高純度本質的氧化物半導體膜的關態電流顯著小，即便是通道寬度為1×106μm、通道長度L為10μm的元件，當源極電極與汲極電極間的電壓(汲極電壓)在1V至10V的範圍時，關態電流也可以為半導體參數分析儀的測定極限以下，亦即1×10-13A以下。
因此，在上述高純度本質或實質上高純度本質的氧化物半導體膜中形成有通道區域的電晶體可以是電特性變動小且可靠性高的電晶體。此外，被氧化物半導體膜的陷阱能階俘獲的電荷到消失需要較長的時間，有時像 固定電荷那樣動作。因此，有時在陷阱態密度高的氧化物半導體膜中形成有通道區域的電晶體的電特性不穩定。作為雜質有氫、氮、鹼金屬或鹼土金屬等。
包含在氧化物半導體膜中的氫與鍵合於金屬原子的氧起反應生成水，與此同時在發生氧脫離的晶格(或氧脫離的部分)中形成氧缺陷。當氫進入該氧缺陷時，有時生成作為載子的電子。另外，有時由於氫的一部分與鍵合於金屬原子的氧鍵合，產生作為載子的電子。因此，使用包含氫的氧化物半導體膜的電晶體容易具有常開啟特性。由此，較佳為儘可能減少氧化物半導體膜108中的氫。明確而言，在氧化物半導體膜108中，利用SIMS(二次離子質譜分析法：Secondary Ion Mass Spectrometry)測得的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，更佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，更佳為1×1016\atoms/cm3以下。
另外，氧化物半導體膜108b較佳為包括氫濃度小於氧化物半導體膜108c的區域。藉由使氧化物半導體膜108b包括氫濃度小於氧化物半導體膜108c的區域，可以提供可靠性高的半導體裝置。
此外，當氧化物半導體膜108b包含第14族元素之一的矽或碳時，在氧化物半導體膜108b中氧缺陷增加而導致氧化物半導體膜108b的n型化。因此，氧化 物半導體膜108b中的矽或碳的濃度以及與氧化物半導體膜108b之間的介面附近的矽或碳的濃度(利用SIMS分析測得的濃度)為2×1018atoms/cm3以下，較佳為2×1017atoms/cm3以下。
另外，在氧化物半導體膜108b中，利用SIMS分析測得的鹼金屬或鹼土金屬的濃度為1×1018atoms/cm3以下，較佳為2×1016atoms/cm3以下。當鹼金屬及鹼土金屬與氧化物半導體鍵合時有時生成載子而使電晶體的關態電流增大。由此，較佳為降低氧化物半導體膜108b的鹼金屬或鹼土金屬的濃度。
當在氧化物半導體膜108b中含有氮時，生成作為載子的電子，載子密度增加而導致氧化物半導體膜108b的n型化。其結果是，使用含有氮的氧化物半導體膜的電晶體容易具有常開啟特性。因此，較佳為儘可能地減少氧化物半導體膜中的氮，例如，利用SIMS分析測得的氮濃度較佳為5×1018atoms/cm3以下。
氧化物半導體膜108b及氧化物半導體膜108c可以分別具有非單晶結構。非單晶結構例如包括下述CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶結構、微晶結構或非晶結構。在非單晶結構中，非晶結構的缺陷能階密度最高，而CAAC-OS的缺陷能階密度最低。
[被用作第二閘極絕緣膜的絕緣膜]
絕緣膜114、116被用作電晶體100的第二閘極絕緣膜。另外，絕緣膜114、116具有對氧化物半導體膜108供應氧的功能。亦即，絕緣膜114、116包含氧。另外，絕緣膜114是能夠使氧透過的絕緣膜。注意，絕緣膜114還被用作在後面形成絕緣膜116時緩解對氧化物半導體膜108造成的損傷的膜。
作為絕緣膜114，可以使用厚度為5nm以上且150nm以下，較佳為5nm以上且50nm以下的氧化矽膜、氧氮化矽膜等。
此外，較佳為使絕緣膜114中的缺陷量較少，典型的是，藉由電子自旋共振(ESR：Electron Spin Resonance)測得的起因於矽懸空鍵且在g=2.001處出現的信號的自旋密度較佳為3×1017spins/cm3以下。這是因為，若絕緣膜114的缺陷密度高，氧則與該缺陷鍵合，而使絕緣膜114中的氧的透過量減少。
在絕緣膜114中，有時從外部進入絕緣膜114的氧不是全部移動到絕緣膜114的外部，而是其一部分殘留在絕緣膜114內部。另外，有時在氧從外部進入絕緣膜114的同時，絕緣膜114所含有的氧移動到絕緣膜114的外部，由此在絕緣膜114中發生氧的移動。在形成能夠使氧透過的氧化物絕緣膜作為絕緣膜114時，可以使從設置在絕緣膜114上的絕緣膜116脫離的氧經過絕緣膜114而移動到氧化物半導體膜108中。
此外，絕緣膜114可以使用起因於氮氧化物 的態密度低的氧化物絕緣膜形成。注意，該起因於氮氧化物的態密度有時會形成在氧化物半導體膜的價帶頂的能量(Ev_os)與氧化物半導體膜的導帶底的能量(Ec_os)之間。作為上述氧化物絕緣膜，可以使用氮氧化物的釋放量少的氧氮化矽膜或氮氧化物的釋放量少的氧氮化鋁膜等。
此外，在熱脫附譜分析法中，氮氧化物的釋放量少的氧氮化矽膜是氨釋放量比氮氧化物的釋放量多的膜，典型的是氨的釋放量為1×1018個/cm3以上且5×1019個/cm3以下。注意，該氨釋放量是在進行膜表面溫度為50℃以上且650℃以下，較佳為50℃以上且550℃以下的加熱處理時的釋放量。
氮氧化物(NOx，x大於0且為2以下，較佳為1以上且2以下)，典型的是NO2或NO在絕緣膜114等中形成能階。該能階位於氧化物半導體膜108的能隙中。由此，當氮氧化物擴散到絕緣膜114與氧化物半導體膜108之間的介面時，有時該能階在絕緣膜114一側俘獲電子。其結果，被俘獲的電子留在絕緣膜114與氧化物半導體膜108之間的介面附近，由此使電晶體的臨界電壓向正方向漂移。
另外，當進行加熱處理時，氮氧化物與氨及氧起反應。當進行加熱處理時，絕緣膜114所包含的氮氧化物與絕緣膜116所包含的氨起反應，由此絕緣膜114所包含的氮氧化物減少。因此，在絕緣膜114與氧化物半導體膜108之間的介面不容易俘獲電子。
藉由作為絕緣膜114使用上述氧化物絕緣膜，可以降低電晶體的臨界電壓的漂移，從而可以降低電晶體的電特性的變動。
藉由電晶體的製程中的加熱處理，典型的是300℃以上且低於350℃)的加熱處理，在利用100K以下的ESR對絕緣膜114進行測量而得到的ESR譜中，觀察到g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號。在X帶的ESR測定中，第一信號與第二信號之間的分割寬度(split width)及第二信號與第三信號之間的分割寬度為5mT左右。另外，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總和低於1×1018spins/cm3，典型為1×1017spins/cm3以上且低於1×1018spins/cm3。
在100K以下的ESR譜中，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號相當於起因於氫氧化物(NOx，x大於0且為2以下，較佳為1以上且2以下)的信號。作為氮氧化物的典型例子，有一氧化氮、二氧化氮等。亦即，g值為2.037以上且2.039以下的第一信號、g值為2.001以上且2.003以下的第二信號以及g值為1.964以上且1.966以下的第三信號的自旋密度的總數越少，氧化物絕緣膜中的氮氧化物含 量越少。
另外，上述氧化物絕緣膜的利用SIMS測得的氮濃度為6×1020atoms/cm3以下。
藉由在基板溫度為220℃以上且350℃以下的情況下利用使用矽烷及一氧化二氮的PECVD法形成上述氧化物絕緣膜，可以形成緻密且硬度高的膜。
絕緣膜116使用其氧含量超過化學計量組成的氧化物絕緣膜形成。藉由加熱，氧的一部分從氧含量超過化學計量組成的氧化物絕緣膜中脫離。在TDS分析中，其氧含量超過化學計量組成的氧化物絕緣膜的換算為氧原子的氧釋放量為1.0濸1019atoms/cm3以上，較佳為3.0濸1020atoms/cm3以上。注意，在上述TDS中，膜的表面溫度較佳為100℃以上且700℃以下，或者100℃以上且500℃以下。
作為絕緣膜116可以使用厚度為30nm以上且500nm以下，較佳為50nm以上且400nm以下的氧化矽膜、氧氮化矽膜等。
此外，較佳為使絕緣膜116中的缺陷量較少，典型的是，藉由ESR測得的起因於矽懸空鍵且在g=2.001處出現的信號的自旋密度低於1.5×1018spins/cm3，更佳為1×1018spins/cm3以下。由於絕緣膜116與絕緣膜114相比離氧化物半導體膜108更遠，所以絕緣膜116的缺陷密度也可以高於絕緣膜114。
另外，因為絕緣膜114、116可以使用相同種 類材料形成，所以有時無法明確地確認到絕緣膜114與絕緣膜116之間的介面。因此，在本實施方式中，以虛線圖示出絕緣膜114與絕緣膜116之間的介面。注意，在本實施方式中，雖然說明絕緣膜114與絕緣膜116的兩層結構，但是不侷限於此，例如，也可以採用絕緣膜114的單層結構。
[被用作像素電極的氧化物半導體膜及被用作第二閘極電極的氧化物半導體膜]
可以使用與上述氧化物半導體膜108相同的材料及相同的製造方法製造被用作像素電極的氧化物半導體膜120a及被用作第二閘極電極的氧化物半導體膜120b。
或者，被用作像素電極的氧化物半導體膜120a及被用作第二閘極電極的氧化物半導體膜120b包含上述氧化物半導體膜108所包含的金屬元素中的至少一個。例如，可以將In氧化物、In-Sn氧化物、In-Zn氧化物、In-Ga氧化物、Zn氧化物、Al-Zn氧化物、In-Ga-Zn氧化物等用於氧化物半導體膜120a、120b。尤其是，較佳為將In-Sn氧化物或In-Ga-Zn氧化物用於氧化物半導體膜120a、120b。
明確而言，可以將銦鎵鋅氧化物(IGZO)、銦錫氧化物(ITO)、銦鋅氧化物、銦錫矽氧化物(ITSO)等具有透光性的導電材料用於氧化物半導體膜120a、120b。
就是說，被用作像素電極的氧化物半導體膜 120a及被用作第二閘極電極的氧化物半導體膜120b至少包含氧化物半導體膜108(氧化物半導體膜108b及氧化物半導體膜108c)所包含的金屬元素中的至少一個。例如，藉由使被用作第二閘極電極的氧化物半導體膜120b和氧化物半導體膜108(氧化物半導體膜108b及氧化物半導體膜108c)包含同一金屬元素，可以抑制製造成本。
當被用作像素電極的氧化物半導體膜120a及被用作第二閘極電極的氧化物半導體膜120b是In-M-Zn氧化物時，用來形成In-M-Zn氧化物的濺射靶材的金屬元素的原子數比較佳為滿足In
Figure 111110001-A0202-12-0051-20
M。作為這樣的金屬靶材的金屬元素的原子數比，可以舉出In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1等。
作為被用作像素電極的氧化物半導體膜120a及被用作第二閘極電極的氧化物半導體膜120b可以採用單層結構或兩層以上的疊層結構。注意，在氧化物半導體膜120a、120b具有疊層結構時，濺射靶材的組成不侷限於上述組成。後面，將說明氧化物半導體膜120a、120b具有疊層結構的情況。
[被用作電晶體的保護絕緣膜的絕緣膜]
絕緣膜118被用作電晶體100的保護絕緣膜。
絕緣膜118包含氫和氮中的一個或兩個。或者，絕緣膜118包含氮及矽。絕緣膜118具有阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣膜 118，能夠防止氧從氧化物半導體膜108擴散到外部並能夠防止絕緣膜114、116所包含的氧擴散到外部，還能夠抑制氫、水等從外部侵入氧化物半導體膜108中。
絕緣膜118具有對被用作像素電極的氧化物半導體膜120a及被用作第二閘極電極的氧化物半導體膜120b供應氫和氮中的一個或兩個的功能。尤其是，絕緣膜118較佳為包含氫並具有將該氫供應到氧化物半導體膜120a、120b的功能。當從絕緣膜118對氧化物半導體膜120a、120b供應氫時，氧化物半導體膜120a、120b被用作導電體。
作為絕緣膜118，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。
雖然上述所記載的導電膜、絕緣膜及氧化物半導體膜等各種膜可以利用濺射法或PECVD法形成，但是例如也可以利用其它方法，例如熱CVD(Chemical Vapor Deposition：化學氣相沉積)法形成。作為熱CVD法的例子，可以舉出MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷引起的缺陷的優點。
可以以如下方法進行利用熱CVD法的成膜：將源氣體及氧化劑同時供應到腔室內，將腔室內的壓力設 定為大氣壓或減壓，使其在基板附近或在基板上產生反應而沉積在基板上。
另外，也可以以如下方法進行利用ALD法的成膜：將腔室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入腔室，然後按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到腔室內。例如，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體被用作載子氣體，此外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著於基板表面上，以形成第一層；然後第二源氣體被引入以與該第一層起反應；其結果，第二層層疊於第一層上，從而形成薄膜。藉由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以精確地調節厚度而適用於製造微型FET。
藉由MOCVD法或ALD法等熱CVD法可以形成上述實施方式所記載的導電膜、絕緣膜、氧化物半導體膜、金屬氧化膜等各種膜，例如，當形成In-Ga-Zn-O膜時，使用三甲基銦、三甲基鎵及二甲基鋅。三甲基銦的化學式為In(CH3)3。三甲基鎵的化學式為Ga(CH3)3。另 外，二甲基鋅的化學式為Zn(CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為Ga(C2H5)3)代替三甲基鎵，並使用二乙基鋅(化學式為Zn(C2H5)2)代替二甲基鋅。
例如，在使用利用ALD法的沉積裝置形成氧化鉿膜時，使用如下兩種氣體：藉由使包含溶劑和鉿前體化合物的液體(鉿醇鹽、四二甲基醯胺鉿(TDMAH)等鉿醯胺)氣化而得到的源氣體；以及用作氧化劑的臭氧(O3)。此外，四二甲基醯胺鉿的化學式為Hf[N(CH3)2]4。另外，作為其它材料液有四(乙基甲基醯胺)鉿等。
例如，在使用利用ALD法的沉積裝置形成氧化鋁膜時，使用如下兩種氣體：藉由使包含溶劑和鋁前體化合物的液體(三甲基鋁(TMA)等)氣化而得到的源氣體；以及用作氧化劑的H2O。此外，三甲基鋁的化學式為Al(CH3)3。另外，作為其它材料液有三(二甲基醯胺)鋁、三異丁基鋁、鋁三(2,2,6,6-四甲基-3,5-庚二酮)等。
例如，在使用利用ALD法的沉積裝置形成氧化矽膜時，使六氯乙矽烷附著於被成膜面上，去除附著物所包含的氯，供應氧化性氣體(O2、一氧化二氮)的自由基使其與附著物起反應。
例如，在使用利用ALD法的沉積裝置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後使用WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD法的沉積裝置形成氧化物半導體膜如In-Ga-Zn-O膜時，依次反復引入In(CH3)3氣體和O3氣體形成In-O層，使用Ga(CH3)3氣體和O3氣體形成GaO層，然後使用Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如In-Ga-O層、In-Zn-O層、Ga-Zn-O層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得到的H2O氣體代替O3氣體，但是較佳為使用不包含H的O3氣體。另外，也可以使用In(C2H5)3氣體代替In(CH3)3氣體。另外，也可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
<1-5.半導體裝置的結構例子2>
接著，使用圖2A至圖2C說明與圖1A至圖1C所示的電晶體100不同的結構例子。
圖2A是作為本發明的一個實施方式的半導體裝置的電晶體150的俯視圖，圖2B相當於沿著圖2A所示的點劃線X1-X2的剖面圖，圖2C相當於沿著圖2A所示的點劃線Y1-Y2的剖面圖。
電晶體150的與上述電晶體100不同之處在於：在通道寬度方向上形成有開口部152b、152c。其他的結構與電晶體100相同，並發揮相同的效果。以下，說明與電晶體100不同的結構。
如圖2C所示，被用作第二閘極電極的氧化物半導體膜120b在形成於絕緣膜106、107及絕緣膜114、116中的開口部152b、152c中與被用作第一閘極電極的導電膜104連接。因此，導電膜104和氧化物半導體膜120b被供應相同的電位。
另外，在本實施方式中例示出形成開口部152b、152c使導電膜104與氧化物半導體膜120b連接的結構，但是不侷限於此。例如，也可以採用僅形成開口部152b和開口部152c中的任一個而使導電膜104與氧化物半導體膜120b連接的結構。當採用如圖1A至圖1C所示的電晶體100的不使導電膜104與氧化物半導體膜120b連接的結構時，可以對導電膜104與氧化物半導體膜120b分別供應不同的電位。
如圖2B所示，氧化物半導體膜108位於與被用作第一閘極電極的導電膜104及被用作第二閘極電極的氧化物半導體膜120b相對的位置，夾在兩個被用作閘極電極的膜之間。被用作第二閘極電極的氧化物半導體膜120b的通道長度方向上的長度及通道寬度方向上的長度都大於氧化物半導體膜108的通道長度方向上的長度及通道寬度方向上的長度，氧化物半導體膜120b隔著絕緣膜114、116覆蓋整個氧化物半導體膜108。此外，由於被用作第二閘極電極的氧化物半導體膜120b與被用作第一閘極電極的導電膜104在形成於絕緣膜106、107及絕緣膜114、116中的開口部152b、152c中連接，所以氧化物半 導體膜108的通道寬度方向上的側面隔著絕緣膜114、116與被用作第二閘極電極的氧化物半導體膜120b相對。
換言之，在電晶體150的通道寬度方向上，被用作第一閘極電極的導電膜104和被用作第二閘極電極的氧化物半導體膜120b在形成於被用作第一閘極絕緣膜的絕緣膜106、107及被用作第二閘極絕緣膜的絕緣膜114、116中的開口部中連接，同時導電膜104及氧化物半導體膜120b隔著被用作第一閘極絕緣膜的絕緣膜106、107及被用作第二閘極絕緣膜的絕緣膜114、116圍繞氧化物半導體膜108。
藉由採用上述結構，利用被用作第一閘極電極的導電膜104及被用作第二閘極電極的氧化物半導體膜120b的電場電圍繞電晶體150所包括的氧化物半導體膜108。可以將如電晶體150那樣的利用第一閘極電極及第二閘極電極的電場電圍繞形成有通道區域的氧化物半導體膜的電晶體的裝置結構稱為Surrounded channel(S-channel：圍繞通道)結構。
因為電晶體150具有S-channel結構，所以可以使用被用作第一閘極電極的導電膜104對氧化物半導體膜108有效地施加用來引起通道的電場，由此，電晶體150的電流驅動能力得到提高，從而可以得到較大的通態電流(on-state current)特性。此外，由於可以增加通態電流，所以可以使電晶體150微型化。另外，由於電晶體 150具有被用作第一閘極電極的導電膜104及被用作第二閘極電極的氧化物半導體膜120b圍繞的結構，所以可以提高電晶體150的機械強度。
<1-5-1.S-channel結構的效果>
以下，說明藉由作為包括氧化物半導體的電晶體(以下，OS-FET)及包括低溫多晶矽的電晶體(以下，LTPS(Low Temperature Poly-Silicon)-FET)採用S-channel結構可以得到的效果。
<1-5-2.電流驅動能力(場效移動率)的提高>
首先，對採用S-channel結構時的氧化物半導體膜(OS)的厚度方向上的電流密度分佈進行計算。圖66A示出用於計算的結構，圖66B示出電流密度分佈的計算結果。
如圖66A所示，在用於計算的結構中，將氧化物半導體膜(OS)的厚度設定為35nm，閘極電極位於該氧化物半導體膜的上下。將從下側的閘極電極到氧化物半導體膜的長度設定為250nm，將從上側的閘極電極到氧化物半導體膜的長度設定為450nm。將氧化物半導體膜的通道長度設定為10μm，將與氧化物半導體膜接觸的源極電極及汲極電極的長度設定為1μm。作為氧化物半導體膜使用InGaZnO。將施加到上下的閘極電極的電壓(Vg)設定為0.5V。
圖66B示出圖66A所示的箭頭A1-A2方向 上，亦即氧化物半導體膜的厚度方向上的電流密度分佈。如圖66B所示，在氧化物半導體膜的厚度方向上電流密度分佈大致均勻。這可認為是因為OS-FET是具有本質通道的積累型FET，且其活性層的厚度很薄。
接著，使用圖67A和圖67B說明OS-FET的場效移動率的提高。
使用元件模擬器計算出OS-FET的場效移動率。圖67A示出用於計算的結構。用於計算的主要參數為如下：將通道長度設定為6μm；將通道寬度設定為50μm；作為用於通道區域的氧化物半導體使用InGaZnO，將其厚度設定為35nm。將下側的閘極絕緣膜的厚度設定為280nm，將上側的閘極絕緣膜的厚度設定為480nm。將InGaZnO的移動率設定為10cm2/Vs。
在兩個條件下進行計算。作為條件1，不使上側的閘極電極與下側的閘極電極連接，且對上側的閘極電極、下側的閘極電極和汲極電極分別施加0V、10V和10V(Vd=10V)。有時將上述條件1稱為Bottom Gate Driving(底閘極驅動)。
作為條件2，使上側的閘極電極與下側的閘極電極連接，且對上側的閘極電極及下側的閘極電極、汲極電極分別施加10V、10V(Vd=10V)。有時將上述條件2稱為Dual Gate Driving(雙閘極驅動)。
圖67B示出上述條件1及條件2下的OS-FET的場效移動率的計算結果。在圖67B中，實線表示汲極電 流(Id)，虛線表示場效移動率(μFE)。
如圖67B所示，使上側的閘極電極與下側的閘極電極連接的結構(Dual Gate Driving)的場效移動率大約是不使上側的閘極電極與下側的閘極電極連接的結構(Bottom Gate Driving)的2倍以上。另一方面，不使上側的閘極電極與下側的閘極電極連接的結構(Bottom Gate Driving)的移動率低於用於計算的參數的InGaZnO的移動率。
如此，藉由採用使用其中在氧化物半導體的上下包括閘極電極且使上側的閘極電極和下側的閘極電極連接的Dual Gate Driving，可以使OS-FET的場效移動率比採用Bottom Gate Driving時高。
<1-5-3.特性不均勻的抑制>
接著，對單閘極結構(Single gate structure)電晶體和S-channel結構電晶體的起因於通道部的施體密度偏差的Id-Vg特性的不均勻進行計算。
作為計算條件採用Vd=10V，作為計算模型使用OS-FET。
圖68A和圖68B示出計算結果。圖68A示出單閘極結構的計算結果。圖68B示出S-channel結構的計算結果。
由圖68A和圖68B可知，藉由採用S-channel結構，起因於施體密度的負向漂移量及臨界電壓(Vth)的 偏差減少為單閘極結構的大約一半。由此可知，藉由採用S-channel結構而閘極電容增加，因此電晶體的臨界電壓(Vth)的偏差得到減少。
當將通道部的Vth的負向漂移表示為-△Vth時，可以使用起因於施體雜質的電荷量QD和閘極電容COX計算出-△Vth。明確而言，可以表示為-△Vth=-(QD/COX)。
當採用S-channel結構時，閘極電容增加，明確而言，可以將閘極電容表示為下側的閘極絕緣膜的閘極電容與上側的閘極絕緣膜的閘極電容的總和，亦即COX=COX1+COX2。注意，COX1表示上側的閘極絕緣膜的閘極電容，COX2表示下側的閘極絕緣膜的閘極電容。因此，由於閘極電容的增加，所以即使通道部的雜質密度有偏差也可以減少臨界電壓(Vth)的偏差。
接著，對LTPS-FET進行說明。首先，製造LTPS-FET，對該LTPS-FET的Vth偏差進行比較。圖69A和圖69B、圖70A和圖70B示出LTPS-FET的Id-Vg特性不均勻的評價結果。
圖69A示出通道長度L為3μm且通道寬度W為6μm的單閘極結構n-ch FET的臨界電壓(Vth)的概率分佈，圖69B示出通道長度L為3μm且通道寬度W為6μm的S-channel結構n-ch FET的臨界電壓(Vth)的概率分佈。圖70A示出通道長度L為3μm且通道寬度W為6μm的單閘極結構p-ch FET的臨界電壓(Vth)的概率分佈，圖 70B示出通道長度L為3μm且通道寬度W為6μm的S-channel結構p-ch FET的臨界電壓(Vth)的概率分佈。
如圖69A和圖69B、圖70A和圖70B所示，可以確認到：藉由作為LTPS-FET採用S-channel結構，可以抑制電晶體的臨界電壓(Vth)的偏差。
接著，對LTPS-FET的次臨界區域中的Id-Vg特性不均勻進行計算。
作為次臨界區域中的Id-Vg特性的計算條件，將電晶體的通道長度設定為6μm，將通道寬度設定為10μm。另外，將LTPS的晶粒的電子移動率及電洞移動率分別設定為300cm2/Vs及30cm2/Vs，將LTPS的厚度設定為50nm。另外，將LTPS的晶界的電子移動率及電洞移動率分別設定為30cm2/Vs及3cm2/Vs，將LTPS的厚度設定為50nm，將LTPS的晶界寬度設定為100nm。另外，將S/D區域的摻雜濃度設定為5×1018cm-3，將通道區域的摻雜濃度設定為1×1015cm-3。將上下的閘極絕緣膜的介電常數設定為3.9，將上下的閘極絕緣膜的厚度設定為300nm。另外，將上下的閘極電極的功函數設定為4.1eV。另外，將施加到汲極電極的電壓(Vd)設定為3V。
圖71A和圖71B示出次臨界區域中的Id-Vg特性不均勻的計算結果。圖71A是單閘極結構的計算結果，圖71B是S-channel結構的計算結果。在圖71A和圖71B中，採用在通道中包括一個LTPS的晶界的結構，作為該一個晶界的位置方式，在從源極電極的端部附近到汲 極電極的端部附近範圍內假設九個方式。因此，在圖71A和圖71B中示出9個Id-Vg特性。
由圖71A和圖71B可知，藉由採用S-channel結構，可以抑制臨界電壓(Vth)的負向漂移。但是，起因於晶界的次臨界區域中的特性不均勻沒有太大的變化。
<1-5-4.S-channel結構的NBTS耐性>
接著，對S-channel結構LTPS-FET及S-channel結構OS-FET的NBTS(Negative Bias Temperature Stress：負偏壓溫度應力)耐性進行計算。
圖72A和圖72B示出用於計算的結構。圖72A示出用於計算的LTPS-FET的結構，圖72B示出用於計算的OS-FET的結構。
在圖72A中，將Poly-Si的厚度設定為50nm，將位於Poly-Si的下側的閘極電極(Bottom Gate：底閘極)的厚度設定為100nm，將位於Poly-Si的上側的閘極電極(Top Gate：頂閘極)的厚度設定為100nm。另外，在下側的閘極電極(Bottom Gate)和Poly-Si之間包括絕緣膜，將該絕緣膜的厚度設定為300nm。另外，上側的閘極電極(Top Gate)和Poly-Si之間包括絕緣膜，將該絕緣膜的厚度設定為300nm。
在圖72B中，將OS的厚度設定為50nm，將位於OS的下側的閘極電極(Bottom Gate)的厚度設定為100nm，將位於OS的上側的閘極電極(Top Gate)的厚度設 定為100nm。另外，在下側的閘極電極(Bottom Gate)和OS之間包括絕緣膜，將該絕緣膜的厚度設定為300nm。另外，上側的閘極電極(Top Gate)和OS之間包括絕緣膜，將該絕緣膜的厚度設定為300nm。
作為計算條件，假設對上側的閘極電極(Top Gate)及下側的閘極電極(Bottom Gate)施加-10V的NBTS。
圖73A和圖73B示出施加NBTS時的厚度方向上的電位分佈的計算結果。圖73A是LTPS-FET的計算結果，圖73B是OS-FET的計算結果。
由圖73A可知，在LTPS-FET中，上側的閘極電極(Top Gate)與下側的閘極電極(Bottom Gate)之間的電位發生變化。就是說，電場被施加到Poly-Si，即便停止施加到閘極電極(Top Gate)和下側的閘極電極(Bottom Gate)的電壓，也Poly-Si被施加起因於電場的應力。這可認為是因為LTPS-FET反轉而產生少數載子。
另一方面，如圖73B所示，在OS-FET中，上側的閘極電極(Top Gate)與下側的閘極電極(Bottom Gate)之間的電位沒有發生變化或者大致恆定。這可以認為是因為上側的閘極電極(Top Gate)和下側的閘極電極(Bottom Gate)具有相同的電位，所以電場沒有施加到OS及絕緣膜。就是說，可以認為藉由作為OS-FET採用S-channel結構，NBTS耐性大幅度地得到提高。
<1-5-5.S-channel結構中的通道寬度W方向上的長度>
接著，對S-channel結構中的通道寬度W方向上的長度進行說明。在此，製造圖74A至圖74C、圖75A至圖75C所示的電晶體，對該電晶體進行PBTS(Positive Bias Temperature Stress)測試。
圖74A是電晶體400的俯視圖，圖74B相當於沿著圖74A的點劃線X1-X2的剖面圖，圖74C相當於沿著圖74A的點劃線Y1-Y2的剖面圖。
圖75A是電晶體400A的俯視圖，圖75B相當於沿著圖75A的點劃線X1-X2的剖面圖，圖75C相當於沿著圖75A的點劃線Y1-Y2的剖面圖。
電晶體400及電晶體400A包括：基板402上的導電膜404；導電膜404上的絕緣膜406、407；絕緣膜407上的氧化物半導體膜408；與氧化物半導體膜408電連接的導電膜412a；與氧化物半導體膜408電連接的導電膜412b；氧化物半導體膜408、導電膜412a及導電膜412b上的絕緣膜414、416；絕緣膜416上的導電膜420；絕緣膜416及導電膜420上的絕緣膜418。
在電晶體400及電晶體400A中，氧化物半導體膜408具有氧化物半導體膜408a和氧化物半導體膜408a上的氧化物半導體膜408b的疊層結構。另外，在電晶體400及電晶體400A中，導電膜404被用作第一閘極電極，導電膜420被用作第二閘極電極。在電晶體400及電晶體400A中，絕緣膜406、407被用作第一閘極絕緣 膜，絕緣膜414、416被用作第二閘極絕緣膜。在電晶體400及電晶體400A中，導電膜412a被用作源極電極，導電膜412b被用作汲極電極。
注意，圖74A至圖74C所示的電晶體400與圖75A至圖75C所示的電晶體400A之間的不同之處在於通道寬度W方向上的導電膜420的長度，電晶體400與電晶體400A的除導電膜420之外的結構相同。
明確而言，在圖74A至圖74C所示的電晶體400中，在通道寬度W方向上，被用作第二閘極電極的導電膜420比氧化物半導體膜408短。另一方面，在圖75A至圖75C所示的電晶體400A中，在通道寬度W方向上，被用作第二閘極電極的導電膜420比氧化物半導體膜408長。換言之，電晶體400A具有被用作第二閘極電極的導電膜420覆蓋通道寬度W方向上的氧化物半導體膜408的側面的結構，亦即S-channel結構。
電晶體400、電晶體400A所包括的導電膜、絕緣膜及氧化物半導體膜的結構為如下。
作為導電膜404使用厚度為200nm的鎢膜，作為導電膜420使用厚度為100nm的ITSO膜。作為導電膜412a、412b都採用厚度為50nm的鎢膜、厚度為400nm的鋁膜和厚度為200nm的鈦膜的疊層結構。作為氧化物半導體膜408a使用厚度為35nm的IGZO膜(In：Ga：Zn=3：1：2[原子數比])，作為氧化物半導體膜408b使用厚度為15nm的IGZO膜(In：Ga：Zn=1：3：2[原子數 比])。作為絕緣膜406使用厚度為400nm的氮化矽膜，作為絕緣膜407使用厚度為50nm的氧氮化矽膜。作為絕緣膜414使用厚度為50nm的氧氮化矽膜，作為絕緣膜416使用厚度為400nm的氧氮化矽膜。作為絕緣膜418使用厚度為100nm的氮化矽膜。
圖76A示出相當於圖74A至圖74C所示的電晶體400的電晶體的PBTS測試前後的Id-Vg特性，圖76B示出相當於圖75A至圖75C所示的電晶體400A的電晶體的PBTS測試前後的Id-Vg特性。
在圖76A及圖76B中，第一縱軸表示Id，第二縱軸表示μFE，橫軸表示Vg。在圖76A及圖76B中，實線表示應力測試之前的結果，虛線表示應力測試之後的結果。
如圖76A所示，在被用作第二閘極電極的導電膜420沒有覆蓋氧化物半導體膜408的側面的結構中，在PBTS測試之後Id-Vg特性劣化。另一方面，如圖76B所示，在被用作第二閘極電極的導電膜420覆蓋氧化物半導體膜408的側面的結構，亦即S-channel結構中，在PBTS測試之後Id-Vg特性沒有發生變化或者Id-Vg特性的變化極少。
可認為圖76A和圖76B所示的Id-Vg特性的劣化是因為島狀氧化物半導體膜408的側端部n型化而在電晶體400中形成寄生通道而發生的現象。
<1-5-6.Id-Vg特性中的Vd依賴性>
接著，製造相當於圖75A至圖75C所示的電晶體400A的電晶體(S-channel結構電晶體)和沒有電晶體400A所包括的被用作第二閘極電極的導電膜420的電晶體(單閘極結構電晶體)，對該電晶體的Id-Vg特性中的Vd依賴性進行評價。
注意，在此製造的電晶體中的絕緣膜、導電膜及氧化物半導體膜的結構與<1-5-5.S-channel結構中的通道寬度W方向上的長度>所記載的結構相同。在上述電晶體中，通道長度L為2μm，通道寬度W為50μm。
對上述製造的電晶體的Id-Vg特性進行評價。在Id-Vg特性的測量中，採用Vd=0.1V和Vd=10V的兩個條件。
圖77A和圖77B示出電晶體的Id-Vg特性的測量結果。圖77A示出單閘極結構電晶體的測量結果，圖77B示出S-channel結構電晶體的測量結果。
如圖77A所示，在單閘極結構中，在不同Vd電壓下臨界電壓的上升特性不同。明確而言，在單閘極結構中，觀察到臨界電壓的負向漂移。尤其是，在施加高汲極電壓(Vd=10V)的情況下，臨界電壓的負向漂移很明顯。
上述現象被認為是起因於DIBL(Drain-Induced Barrier Lowering：汲極引致能障下降)效應的。DIBL效應是指由於汲極電場而源極和通道之間的能障下降的現象。
另一方面，如圖77B所示，在S-channel結構中，即使Vd電壓不同，臨界電壓的上升特性也大致相同。這被認為是因為汲極電場被其上下的閘極電極遮蔽的緣故。
接著，對LTPS-FET的Id-Vg特性中的Vd依賴性進行評價。作為LTPS-FET，製造L/W=6/50μm的n-ch電晶體、以及L/W=6/50μm的p-ch電晶體。作為電晶體結構，採用上述單閘極結構和S-channel結構。
圖78A和圖78B、圖79A和圖79B示出LTPS-FET的Id-Vg特性測量結果。圖78A示出單閘極結構n-ch電晶體的Id-Vg特性測量結果，圖78B示出S-channel結構n-ch電晶體的Id-Vg特性測量結果，圖79A示出單閘極結構p-ch電晶體的Id-Vg特性測量結果，圖79B示出S-channel結構p-ch電晶體的Id-Vg特性測量結果。
如圖78A和圖78B、圖79A和圖79B所示，與OS-FET同樣，作為LTPS-FET採用S-channel結構代替單閘極結構，由此可以抑制因Vd不同而發生的臨界電壓的上升特性的不均勻。就是說，藉由作為LTPS-FET採用S-channel結構，可以抑制DIBL效應。
如圖78A和圖78B、圖79A和圖79B所示，與OS-FET同樣，作為LTPS-FET採用S-channel結構代替單閘極結構，場效移動率得到提高。S-channel結構LTPS-FET的場效移動率是單閘極結構LTPS-FET的1.6 倍左右。
<1-5-7.Id-Vd特性中的飽和特性>
接著，對單閘極結構電晶體及S-channel結構電晶體的Id-Vd特性中的飽和特性進行說明。
製造相當於圖75A至圖75C所示的電晶體400A的電晶體(S-channel結構電晶體)和沒有電晶體400A所包括的被用作第二閘極電極的導電膜420的電晶體(單閘極結構電晶體)，對該電晶體的Id-Vd特性中的飽和特性進行評價。
注意，在此製造的電晶體中的絕緣膜、導電膜及氧化物半導體膜的結構與<1-5-5.S-channel結構中的通道寬度W方向上的長度>所記載的結構相同。在上述電晶體中，通道長度L為3μm，通道寬度W為50μm。
圖80A和圖80B示出單閘極結構電晶體及S-channel結構電晶體的Id-Vd特性的測量結果。圖80A示出單閘極結構電晶體的Id-Vd特性的測量結果，圖80B示出S-channel結構電晶體的Id-Vd特性的測量結果。
如圖80A和圖80B所示，藉由採用S-channel結構，Id-Vd特性的飽和特性得到提高。這被認為是因為上述DIBL效應得到抑制的緣故。在單閘極結構OS-FET中，由於DIBL效應，而在汲極電壓較高時，在Id-Vd特性的飽和區域中汲極電流(Id)增加。
當Id-Vd特性中的飽和特性得到提高時，例 如可以將上述FET適用於包括有機EL元件的顯示裝置的驅動用FET。
接著，使用圖81A至圖81C、圖82A至圖82C說明LTPS-FET的Id-Vd特性的飽和特性。
圖81A至圖81C、圖82A至圖82C示出LTPS-FET的Id-Vd特性。圖81A示出L/W=6/3μm的單閘極結構電晶體的Id-Vd特性的測量結果，圖81B示出L/W=10/3μm的單閘極結構電晶體的Id-Vd特性的測量結果，圖81C示出L/W=50/3μm的單閘極結構電晶體的Id-Vd特性的測量結果。圖82A示出L/W=6/3μm的S-channel結構電晶體的Id-Vd特性的測量結果，圖82B示出L/W=10/3μm的S-channel結構電晶體的Id-Vd特性的測量結果，圖82C示出L/W=50/3μm的S-channel結構電晶體的Id-Vd特性的測量結果。
如圖81A至圖81C、圖82A至圖82C所示，藉由作為LTPS-FET採用S-channel結構，可以抑制DIBL效應，而Id-Vd特性的飽和特性得到提高。但是，與上述OS-FET不同，觀察到由於汲極電壓(Vd)的絕對值增加而汲極電流再次增加的現象。尤其是，在通道長度L較短的電晶體中，明確地確認到汲極電流再次增加的現象。
上述現象的發生原因可認為：由於汲極電場的增加而產生熱載子(電洞)，這在汲極端部引起突崩潰(碰撞電離)。這可認為是因為如下緣故：作為LTPS使用的矽的能帶間隙比氧化物半導體膜小，所以碰撞電離的影響 大。
<1-5-8.S值>
接著，對單閘極結構電晶體和S-channel結構電晶體的S值進行計算。S值是指源極電極和汲極電極之間的電流(次臨界值電流)增加一個數量級所需的閘極電壓，S值越小，次臨界值電流相對於閘極電壓的斜率越大，開關特性就越好。
圖83示出單閘極結構電晶體和S-channel結構電晶體的Id-Vg特性的計算結果。在圖83中，虛線表示單閘極結構的計算結果，實線表示S-channel結構電晶體的Id-Vg特性的計算結果。
在S值的計算中，假設L/W=2/50μm的OS-FET。
如圖83所示，藉由採用S-channel結構，S值減小。這可被認為是因為如下緣故：在是S-channel結構時，由於上下的閘極電場而通道控制性得到提高。
在此，表1示出上述的在作為OS-FET及LTPS-FET採用S-channel結構時得到的效果的匯總。
Figure 111110001-A0202-12-0073-1
如表1所示，雖然在是S-channel結構LTPS-FET時可以期待幾個效果，但是S-channel結構OS-FET可以得到的效果更多。
<1-6.半導體裝置的結構例子3>
接著，使用圖3A至圖3C說明與圖1A至圖1C所示的電晶體100不同的結構例子。
圖3A是作為本發明的一個實施方式的半導體裝置的電晶體160的俯視圖，圖3B相當於沿著圖3A所示的點劃線X1-X2的剖面圖，圖3C相當於沿著圖3A所示的點劃線Y1-Y2的剖面圖。
電晶體160的與上述電晶體100不同之處在於：被用作像素電極的氧化物半導體膜120a的結構以及被用作第二閘極電極的氧化物半導體膜120b的結構，其 他的結構與電晶體100相同，並發揮相同的效果。以下，說明與電晶體100不同的結構。
電晶體160所包括的被用作像素電極的氧化物半導體膜120a具有氧化物半導體膜120a_1和氧化物半導體膜120a_2的疊層結構。電晶體160所包括的被用作第二閘極電極的氧化物半導體膜120b具有氧化物半導體膜120b_1和氧化物半導體膜120b_2的疊層結構。
當氧化物半導體膜120a和氧化物半導體膜120b都具有疊層結構時，可以將氧有效地導入絕緣膜116中。或者，當氧化物半導體膜120a和氧化物半導體膜120b都具有疊層結構時，可以抑制包含在絕緣膜118中的氫進入絕緣膜116中。
用來形成氧化物半導體膜120a_1及氧化物半導體膜120b_1的濺射靶材的金屬元素的原子數比較佳為滿足In
Figure 111110001-A0202-12-0074-6
M。作為這樣的濺射靶材的金屬元素的原子數比，可以舉出In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6等。
用來形成氧化物半導體膜120a_2及氧化物半導體膜120b_2的濺射靶材的金屬元素的原子數比較佳為滿足In
Figure 111110001-A0202-12-0074-8
M。作為這樣的濺射靶材的金屬元素的原子數比，可以舉出In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1。
當氧化物半導體膜120a和氧化物半導體膜120b都具有兩層的疊層結構時，較佳為使在形成第一層 的氧化物半導體膜時的氧氣體的流量比在形成第二層的氧化物半導體膜時的氧氣體的流量多。藉由使在形成第一層的氧化物半導體膜時的氧氣體的流量較多，可以將氧適當地添加到絕緣膜116。另外，藉由使形成第二層的氧化物半導體膜時的氧氣體的流量少，可以降低氧化物半導體膜的電阻。
藉由作為氧化物半導體膜120a和氧化物半導體膜120b採用上述結構，可以提供一種可靠性高的半導體裝置。
<1-7.半導體裝置的結構例子4>
接著，使用圖4A至圖4C說明與圖2A至圖2C所示的電晶體150不同的結構例子。
圖4A是作為本發明的一個實施方式的半導體裝置的電晶體170的俯視圖，圖4B相當於沿著圖4A所示的點劃線X1-X2的剖面圖，圖4C相當於沿著圖4A所示的點劃線Y1-Y2的剖面圖。
電晶體170的與上述電晶體150的不同之處在於：被用作像素電極的氧化物半導體膜120a的結構以及被用作第二閘極電極的氧化物半導體膜120b的結構，其他的結構與電晶體150相同，並發揮相同的效果。氧化物半導體膜120a、氧化物半導體膜120b的結構也可以與上述電晶體160相同。
<1-8.半導體裝置的結構例子5>
接著，參照圖5A至圖7D說明圖2A至圖2C所示的電晶體150的變形例子、圖4A至圖4C所示的電晶體170的變形例子。
圖5A和圖5B是圖2B和圖2C所示的電晶體150的變形例子的剖面圖。圖5C和圖5D是圖4B和圖4C所示的電晶體170的變形例子的剖面圖。
圖5A和圖5B所示的電晶體150A除了氧化物半導體膜108具有三層結構之外具有與圖2B和圖2C所示的電晶體150相同的結構。明確而言，電晶體150A的氧化物半導體膜108包括氧化物半導體膜108a、氧化物半導體膜108b以及氧化物半導體膜108c。
圖5C和圖5D所示的電晶體170A除了氧化物半導體膜108具有三層結構之外具有與圖4B和圖4C所示的電晶體170相同的結構。明確而言，電晶體170A的氧化物半導體膜108包括氧化物半導體膜108a、氧化物半導體膜108b及氧化物半導體膜108c。
在此，參照圖6A和圖6B說明接觸於氧化物半導體膜108a、108b、108c的絕緣膜以及接觸於氧化物半導體膜108b、108c的絕緣膜的能帶結構。
圖6A示出疊層體的厚度方向上的能帶結構的一個例子，該疊層體包括絕緣膜107、氧化物半導體膜108a、108b、108c以及絕緣膜114。圖6B示出疊層體的厚度方向上的能帶結構的一個例子，該疊層體包括絕緣膜 107、氧化物半導體膜108b、108c以及絕緣膜114。在能帶結構中，為了容易理解，示出絕緣膜107、氧化物半導體膜108a、108b、108c及絕緣膜114的導帶底的能階(Ec)。
在圖6A的能帶圖中，作為絕緣膜107、114使用氧化矽膜，作為氧化物半導體膜108a使用利用金屬元素的原子數比為In：Ga：Zn=1：1：1.2的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108b使用利用金屬元素的原子數比為In：Ga：Zn=4：2：4.1的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108c使用利用金屬元素的原子數比為In：Ga：Zn=1：1：1.2的金屬氧化物靶材而形成的氧化物半導體膜。
在圖6B的能帶圖中，作為絕緣膜107、114使用氧化矽膜，作為氧化物半導體膜108b使用利用金屬元素的原子數比為In：Ga：Zn=4：2：4.1的金屬氧化物靶材而形成的氧化物半導體膜，作為氧化物半導體膜108c使用利用金屬元素的原子數比為In：Ga：Zn=1：1：1.2的金屬氧化物靶材而形成的氧化物半導體膜。
如圖6A和圖6B所示，在氧化物半導體膜108a、108b、108c中，導帶底的能階平緩地變化。可以說連續地變化或連續接合。為了實現這種能帶結構，使在氧化物半導體膜108a與氧化物半導體膜108b之間的介面處或氧化物半導體膜108b與氧化物半導體膜108c之間的介面處不存在形成陷阱中心或再結合中心等缺陷能階的雜 質。
為了在氧化物半導體膜108a與氧化物半導體膜108b之間及在氧化物半導體膜108b與氧化物半導體膜108c之間形成連續接合，需要使用具備負載鎖定室的多室沉積裝置(濺射裝置)以使各膜不暴露於大氣中的方式連續地層疊。
藉由採用圖6A和圖6B所示的結構，氧化物半導體膜108b成為井(well)，並且在使用上述疊層結構的電晶體中，通道區域形成在氧化物半導體膜108b中。
藉由設置氧化物半導體膜108a、108c，使有可能形成在氧化物半導體膜108b與絕緣膜(絕緣膜107或絕緣膜114)之間的介面附近的陷阱能階遠離氧化物半導體膜108b。
有時與用作通道區域的氧化物半導體膜108b的導帶底能階(Ec)相比，陷阱能階離真空能階更遠，而在陷阱能階中容易積累電子。當電子積累在陷阱能階中時，成為負固定電荷，導致電晶體的臨界電壓向正方向漂移。因此，較佳為採用陷阱能階比氧化物半導體膜108b的導帶底能階(Ec)更接近於真空能階的結構。藉由採用上述結構，電子不容易積累在陷阱能階，所以能夠增大電晶體的通態電流，並且還能夠提高場效移動率。
氧化物半導體膜108a、108c與氧化物半導體膜108b相比導帶底的能階更接近於真空能階，典型的是，氧化物半導體膜108b的導帶底能階與氧化物半導體 膜108a、108c的導帶底能階之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。換言之，氧化物半導體膜108a、108c的電子親和力與氧化物半導體膜108b的電子親和力之差為0.15eV以上或0.5eV以上，且為2eV以下或1eV以下。
藉由採用上述結構，氧化物半導體膜108b成為主要電流路徑。就是說，氧化物半導體膜108b被用作通道區域，氧化物半導體膜108a、108c被用作氧化物絕緣膜。此外，由於氧化物半導體膜108a、108c包括形成有通道區域的氧化物半導體膜108b所包含的金屬元素中的一種以上，所以在氧化物半導體膜108a與氧化物半導體膜108b之間的介面處或在氧化物半導體膜108b與氧化物半導體膜108c之間的介面處不容易產生介面散射。由此，在該介面處載子的移動不被阻礙，因此電晶體的場效移動率得到提高。
注意，為了防止氧化物半導體膜108a、108c被用作通道區域的一部分，氧化物半導體膜108a、108c使用導電率夠低的材料。因此，根據其物性及/或功能可以將氧化物半導體膜108a、108c稱為氧化物絕緣膜。或者，氧化物半導體膜108a、108c使用其電子親和力(真空能階與導帶底能階之差)低於氧化物半導體膜108b且其導帶底能階與氧化物半導體膜108b的導帶底能階有差異(能帶偏移)的材料。此外，為了抑制產生起因於汲極電壓值的臨界電壓之間的差異，氧化物半導體膜108a、108c較 佳為使用其導帶底能階比氧化物半導體膜108b的導帶底能階更接近於真空能階材料。例如，氧化物半導體膜108b的導帶底能階與氧化物半導體膜108a、108c的導帶底能階之差較佳為0.2eV以上，更佳為0.5eV以上。
氧化物半導體膜108a、108c較佳為不具有尖晶石型結晶結構。氧化物半導體膜108a、108c具有尖晶石型結晶結構時，導電膜112a、112b的構成元素有時會擴散到氧化物半導體膜108b中的該尖晶石型結晶結構與其他區域之間的介面處。注意，在氧化物半導體膜108a、108c為CAAC-OS的情況下，阻擋導電膜112a、112b的構成元素如銅元素的性能得到提高，所以是較佳的。
氧化物半導體膜108a、108c的厚度大於或等於足以抑制導電膜112a、112b的構成元素擴散到氧化物半導體膜108b的厚度且小於從絕緣膜114向氧化物半導體膜108b的氧的供應被抑制的厚度。例如，當氧化物半導體膜108a、108c的厚度為10nm以上時，能夠抑制導電膜112a、112b的構成元素擴散到氧化物半導體膜108b。另外，當氧化物半導體膜108a、108c的厚度為100nm以下時，能夠有效地從絕緣膜114向氧化物半導體膜108b供應氧。
在本實施方式中，雖然氧化物半導體膜108a、108c使用金屬元素的原子數比為In：Ga：Zn=1：1：1.2的金屬氧化物靶材形成，但是不侷限於此。例如，氧化物 半導體膜108a、108c可以使用In：Ga：Zn=1：1：1[原子數比]、In：Ga：Zn=1：3：2[原子數比]、In：Ga：Zn=1：3：4[原子數比]或者In：Ga：Zn=1：3：6[原子數比]的金屬氧化物靶材形成。
當氧化物半導體膜108a、108c使用In：Ga：Zn=1：1：1[原子數比]的金屬氧化物靶材形成時，氧化物半導體膜108a、108c有可能具有In：Ga：Zn=1：β1(0<β1
Figure 111110001-A0202-12-0081-9
2)：β2(0<β2
Figure 111110001-A0202-12-0081-10
2)的原子數比。另外，當氧化物半導體膜108a、108c使用In：Ga：Zn=1：3：4[原子數比]的金屬氧化物靶材形成時，氧化物半導體膜108a、108c有可能具有In：Ga：Zn=1：β3(1
Figure 111110001-A0202-12-0081-11
β3
Figure 111110001-A0202-12-0081-12
5)：β4(2
Figure 111110001-A0202-12-0081-13
β4
Figure 111110001-A0202-12-0081-14
6)的原子數比。另外，當氧化物半導體膜108a、108c使用In：Ga：Zn=1：3：6[原子數比]的金屬氧化物靶材形成時，氧化物半導體膜108a、1080有可能具有In：Ga：Zn=1：β5(1
Figure 111110001-A0202-12-0081-15
β5
Figure 111110001-A0202-12-0081-16
5)：β6(4
Figure 111110001-A0202-12-0081-17
β6
Figure 111110001-A0202-12-0081-18
8)的原子數比。
另外，在圖式中，電晶體150所包含的氧化物半導體膜108c及電晶體150A所包含的氧化物半導體膜108c的從導電膜112a、112b露出的區域的厚度薄，亦即氧化物半導體膜的一部分具有凹部。然而，本發明的一個實施方式不侷限於此，氧化物半導體膜的從導電膜112a、112b露出的區域也可以不具有凹部。圖7A至圖7D示出該種情況的例子。圖7A至圖7D是半導體裝置的一個例子的剖面圖。圖7A和圖7B示出上述電晶體150的氧化物半導體膜108c不具有凹部時的結構，圖7C和圖 7D示出上述電晶體150A的氧化物半導體膜108c不具有凹部時的結構。
本實施方式的電晶體的結構可以自由地相互組合。
<1-9.半導體裝置的製造方法>
下面，參照圖8A至圖11F說明作為本發明的一個實施方式的半導體裝置的電晶體100的製造方法。
圖8A至圖8F、圖9A至圖9F、圖10A至圖10F及圖11A至圖11F是說明半導體裝置的製造方法的剖面圖。另外，圖8A、圖8C、圖8E、圖9A、圖9C、圖9E、圖10A、圖10C、圖10E、圖11A、圖11C及圖11E是通道長度方向上的剖面圖，圖8B、圖8D、圖8F、圖9B、圖9D、圖9F、圖10B、圖10D、圖10F、圖11B、圖11D及圖11F是通道寬度方向上的剖面圖。
首先，在基板102上形成導電膜，藉由光微影製程及蝕刻製程對該導電膜進行加工，來形成用作第一閘極電極的導電膜104。接著，在導電膜104上形成用作第一閘極絕緣膜的絕緣膜106、107(參照圖8A和圖8B)。
在本實施方式中，作為基板102使用玻璃基板。作為用作第一閘極電極的導電膜104，藉由濺射法形成厚度為100nm的鎢膜。作為絕緣膜106，藉由PECVD法形成厚度為400nm的氮化矽膜，作為絕緣膜107藉由PECVD法形成厚度為50nm的氧氮化矽膜。
作為絕緣膜106，可以採用氮化矽膜的疊層結構。明確而言，作為絕緣膜106，可以採用第一氮化矽膜、第二氮化矽膜及第三氮化矽膜的三層結構。該三層結構例如可以如下所示那樣形成。
可以在如下條件下形成厚度為50nm的第一氮化矽膜：例如，作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為100sccm的氨氣體，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
可以在如下條件下形成厚度為300nm的第二氮化矽膜：作為源氣體使用流量為200sccm的矽烷、流量為2000sccm的氮以及流量為2000sccm的氨氣體，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
可以在如下條件下形成厚度為50nm的第三氮化矽膜：作為源氣體使用流量為200sccm的矽烷以及流量為5000sccm的氮，向PECVD設備的反應室內供應該源氣體，將反應室內的壓力控制為100Pa，使用27.12MHz的高頻電源供應2000W的功率。
另外，可以將形成上述第一氮化矽膜、第二氮化矽膜及第三氮化矽膜時的基板溫度設定為350℃以下。
藉由作為絕緣膜106採用氮化矽膜的三層結構，例如在作為導電膜104使用包含銅(Cu)的導電膜的情況下，能夠發揮如下效果。
第一氮化矽膜可以抑制銅(Cu)元素從導電膜104擴散。第二氮化矽膜具有釋放氫的功能，可以提高用作閘極絕緣膜的絕緣膜的耐壓。第三氮化矽膜是氫的釋放量少且可以抑制從第二氮化矽膜釋放的氫擴散的膜。
作為絕緣膜107，為了提高絕緣膜107與後面形成的氧化物半導體膜108(更明確而言，氧化物半導體膜108b)的介面特性，較佳為使用包含氧的絕緣膜形成。
接著，在絕緣膜107上形成氧化物半導體膜108b_0及氧化物半導體膜108c_0(參照圖8C至圖8F)。
圖8C和圖8D是在絕緣膜107上形成氧化物半導體膜108b_0時的沉積裝置內的剖面示意圖。圖8C和圖8D示意性地示出：作為沉積裝置的濺射裝置；在該濺射裝置中設置的靶材191；在靶材191的下方形成的電漿192。
首先，在形成氧化物半導體膜108b_0時，在包含第一氧氣體的氛圍下進行電漿放電。此時，被形成氧化物半導體膜108b_0的絕緣膜107被添加氧。在形成氧化物半導體膜108b_0時，該氛圍除了第一氧氣體以外還可以混有惰性氣體(例如，氦氣體、氬氣體、氙氣體等)。
第一氧氣體至少包含在形成氧化物半導體膜108b_0時的沉積氣體中即可，在形成氧化物半導體膜 108b_0時的沉積氣體整體中，第一氧氣體所占的比例大於0%且為100%以下，較佳為10%以上且100%以下，更佳為30%以上且100%以下。
在圖8C和圖8D中，以虛線箭頭示意性地示出添加到絕緣膜107的氧或過量氧。
形成氧化物半導體膜108b_0時的基板溫度也可以與形成氧化物半導體膜108c_0時的基板溫度既可以相同又可以不同。但是，藉由使形成氧化物半導體膜108b_0時的基板溫度與形成氧化物半導體膜108c_0時的基板溫度相同，可以減小製造成本，所以是較佳的。
例如，形成氧化物半導體膜108時的基板溫度為室溫以上且低於340℃，較佳為室溫以上且300℃以下，更佳為100℃以上且250℃以下，進一步較佳為100℃以上且200℃以下。藉由在加熱的同時形成氧化物半導體膜108，可以提高氧化物半導體膜108的結晶性。另一方面，當作為基板102使用大型玻璃基板(例如，第六代至第十代)時，在形成氧化物半導體膜108時的基板溫度為150℃以上且低於340℃的情況下，基板102有可能變形(應變或翹曲)。因此，在使用大型玻璃基板的情況下，藉由將形成氧化物半導體膜108時的基板溫度設定為100℃以上且低於150℃，可以抑制玻璃基板的變形。
另外，需要進行濺射氣體的高度純化。例如，作為用作濺射氣體的氧氣體或氬氣體，使用露點為-40℃以下，較佳為-80℃以下，更佳為-100℃以下，進一 步較佳為-120℃以下的高純度氣體，由此可以儘可能地防止水分等混入氧化物半導體膜。
另外，在藉由濺射法形成氧化物半導體膜的情況下，較佳為使用低溫泵等吸附式真空抽氣泵對濺射裝置的腔室進行高真空抽氣(例如，抽空到5×10-7Pa至1×10-4Pa左右)以儘可能地去除對氧化物半導體膜來說是雜質的水等。或者，較佳為組合渦輪分子泵和冷阱來防止氣體，尤其是包含碳或氫的氣體從抽氣系統倒流到腔室內。
在形成氧化物半導體膜108b_0之後，在氧化物半導體膜108b_0上連續地形成氧化物半導體膜108c_0。注意，在形成氧化物半導體膜108c_0時，在包含第二氧氣體的氛圍下進行電漿放電即可。
在形成氧化物半導體膜108b_0時的第一氧氣體的比例與在形成氧化物半導體膜108c_0時的第二氧氣體的比例既可以相同又可以不同。例如，在形成氧化物半導體膜108c_0時的沉積氣體整體中，第二氧氣體所占的比例大於0%且為100%以下，較佳為10%以上且100%以下，更佳為30%以上且100%以下。
當形成氧化物半導體膜108c_0時，在使用第二氧氣體和氬氣體的情況下，較佳為使氬氣體的流量比第二氧氣體多。藉由使氬氣體的流量較多，可以實現緻密的氧化物半導體膜108c_0。另外，為了實現緻密的氧化物半導體膜108c_0，增高形成時的基板溫度即可。形成氧化物半導體膜108_c時的基板溫度典型的是250℃以下， 較佳為150℃以上且190℃以下。在是緻密的氧化物半導體膜108c_0的情況下，可以抑制導電膜112a、112b所包含的金屬元素進入氧化物半導體膜108b_0。
在本實施方式中，藉由濺射法利用In-Ga-Zn金屬氧化物靶材(In：Ga：Zn=4：2：4.1[原子數比])形成氧化物半導體膜108b_0，然後，在真空中，藉由濺射法利用In-Ga-Zn金屬氧化物靶材(In：Ga：Zn=1：1：1.2[原子數比])連續地形成氧化物半導體膜108c_0。將形成氧化物半導體膜108b_0時的基板溫度設定為170℃，將形成氧化物半導體膜108c_0時的基板溫度設定為170℃。作為形成氧化物半導體膜108b_0時的沉積氣體，使用流量為60sccm的氧氣體和流量為140sccm的氬氣體。作為形成氧化物半導體膜108c_0時的沉積氣體，使用流量為100sccm的氧氣體和流量為100sccm的氬氣體。
接著，將氧化物半導體膜108b_0及氧化物半導體膜108c_0加工為所希望的形狀，由此形成島狀的氧化物半導體膜108b及島狀的氧化物半導體膜108c(參照圖9A和圖9B)。
接著，在絕緣膜107及氧化物半導體膜108上藉由濺射法形成將成為源極電極及汲極電極的導電膜112(參照圖9C和圖9D)。
在本實施方式中，作為導電膜112，藉由濺射法形成依次層疊有厚度為50nm的鎢膜和厚度為400nm的鋁膜的疊層膜。注意，在本實施方式中，作為導電膜112 採用兩層的疊層結構，但不侷限於此。例如，作為導電膜112可以採用依次層疊有厚度為50nm的鎢膜、厚度為400nm的鋁膜和厚度為100nm的鈦膜的三層結構。
接著，藉由將導電膜112加工為所希望的形狀，形成彼此分離的導電膜112a、112b(參照圖9E和圖9F)。
在本實施方式中，使用乾蝕刻裝置對導電膜112進行加工。然而，導電膜112的加工方法不侷限於此，例如也可以使用濕蝕刻裝置。與濕蝕刻裝置相比，當使用乾蝕刻裝置對導電膜112進行加工時，可以形成更微細的圖案。另一方面，與乾蝕刻裝置相比，當使用濕蝕刻裝置對導電膜112進行加工時，可以降低製造成本。
此外，也可以在形成導電膜112a、112b後洗滌氧化物半導體膜108(更明確而言，氧化物半導體膜108c)的表面(背後通道一側)。作為洗滌方法，例如可以舉出使用磷酸等化學溶液的洗滌。藉由使用磷酸等化學溶液進行洗滌，可以去除附著於氧化物半導體膜108c表面的雜質(例如，包含在導電膜112a、112b中的元素等)。注意，不一定必須進行該洗滌，根據情況可以不進行該洗滌。
另外，在導電膜112a、112b的形成過程和/或上述洗滌製程中，有時氧化物半導體膜108的從導電膜112a、112b露出的區域有時變薄。
接著，在氧化物半導體膜108及導電膜 112a、112b上形成絕緣膜114、絕緣膜116(參照圖10A和圖10B)。
較佳的是，在形成絕緣膜114之後，在不暴露於大氣的狀態下連續地形成絕緣膜116。在形成絕緣膜114之後，在不暴露於大氣的狀態下，調節源氣體的流量、壓力、高頻功率和基板溫度中的一個以上而連續地形成絕緣膜116，由此可以減少絕緣膜114與絕緣膜116之間的介面處的來源於大氣成分的雜質濃度，並且可以使包含於絕緣膜114、116中的氧移動到氧化物半導體膜108中，從而可以降低氧化物半導體膜108中的氧缺陷的量。
例如，作為絕緣膜114，藉由PECVD法可以形成氧氮化矽膜。此時，作為源氣體，較佳為使用含有矽的沉積氣體及氧化性氣體。含有矽的沉積氣體的典型例子為矽烷、乙矽烷、丙矽烷、氟化矽烷等。作為氧化性氣體，有一氧化二氮、二氧化氮等。另外，藉由在如下條件下利用PECVD法，可以形成包含氮且缺陷量少的絕緣膜114：在相對於上述沉積氣體流量的氧化性氣體流量大於20倍且小於100倍，較佳為40倍以上且80倍以下，並且，處理室內的壓力低於100Pa，較佳為50Pa以下。
在本實施方式中，作為絕緣膜114，在如下條件下利用PECVD法形成氧氮化矽膜：保持基板102的溫度為220℃，作為源氣體使用流量為50sccm的矽烷及流量為2000sccm的一氧化二氮，處理室內的壓力為20Pa，並且，供應到平行板電極的高頻功率為13.56MHz、 100W(功率密度為1.6×10-2W/cm2)。
作為絕緣膜116，在如下條件下形成氧化矽膜或氧氮化矽膜：將設置於進行了真空抽氣的PECVD設備的處理室內的基板溫度保持為180℃以上且350℃以下，將源氣體引入處理室中並將處理室內的壓力設定為100Pa以上且250Pa以下，較佳為100Pa以上且200Pa以下，並且，對設置於處理室內的電極供應0.17W/cm2以上且0.5W/cm2以下，較佳為0.25W/cm2以上且0.35W/cm2以下的高頻功率。
在絕緣膜116的成膜條件中，對具有上述壓力的反應室中供應具有上述功率密度的高頻功率，由此在電漿中源氣體的分解效率得到提高，氧自由基增加，且促進源氣體的氧化，使得絕緣膜116中的含氧量超過化學計量組成。另一方面，在以上述溫度範圍內的基板溫度形成的膜中，由於矽與氧的鍵合力較弱，因此，藉由後面製程的加熱處理而使膜中的氧的一部分脫離。其結果，可以形成含氧量超過化學計量組成且藉由加熱釋放氧的一部分的氧化物絕緣膜。
在絕緣膜116的形成製程中，絕緣膜114被用作氧化物半導體膜108的保護膜。因此，可以在減少對氧化物半導體膜108造成的損傷的同時使用功率密度高的高頻功率形成絕緣膜116。
另外，在絕緣膜116的成膜條件中，藉由增加相對於氧化性氣體的包含矽的沉積氣體的流量，可以減 少絕緣膜116中的缺陷量。典型的是，能夠形成缺陷量較少的氧化物絕緣膜，其中藉由ESR測得的起因於矽懸空鍵且在g=2.001處出現的信號的自旋密度低於6×1017spins/cm3，較佳為3×1017spins/cm3以下，更佳為1.5×1017spins/cm3以下。其結果，能夠提高電晶體100的可靠性。
較佳為在形成絕緣膜114、116之後進行加熱處理(以下，稱為第一加熱處理)。藉由第一加熱處理，可以降低包含於絕緣膜114、116中的氮氧化物。藉由第一加熱處理，可以將絕緣膜114、116中的氧的一部分移動到氧化物半導體膜108中以降低氧化物半導體膜108中的氧缺陷的量。
將第一加熱處理的溫度典型地設定為低於400℃，較佳低於375℃，進一步較佳為150℃以上且350℃以下。第一加熱處理可以在氮、氧、超乾燥空氣(含水量為20ppm以下，較佳為1ppm以下，較佳為10ppb以下的空氣)或稀有氣體(氬、氦等)的氛圍下進行。在該加熱處理中，較佳為在上述氮、氧、超乾燥空氣或稀有氣體中不含有氫、水等，並可以使用電爐、RTA(Rapid Thermal Anneal：快速熱退火)裝置等進行該加熱處理。
接著，利用光微影製程在絕緣膜116上形成遮罩，在絕緣膜114、116中的所希望的區域中形成開口部152a。以到達導電膜112b的方式形成開口部152a(參照圖10C和圖10D)。
接著，在絕緣膜116上以覆蓋開口部152a的方式形成氧化物半導體膜120(參照圖10E、圖10F、圖11A和圖11B)。
圖10E和圖10F是在絕緣膜116上形成氧化物半導體膜120時的沉積裝置內的剖面示意圖。圖10E和圖10F示意性地示出：作為沉積裝置的濺射裝置；在該濺射裝置中設置的靶材193；形成在靶材193的下方形成的電漿194。
首先，在形成氧化物半導體膜120時，在包含第三氧氣體的氛圍下進行電漿放電。此時，對被形成氧化物半導體膜120的絕緣膜116添加氧。形成氧化物半導體膜120時的氛圍除了第三氧氣體以外還可以混有惰性氣體(例如，氦氣體、氬氣體、氙氣體等)。例如，較佳的是，在使用第三氧氣體和氬氣體的情況下，較佳為使第三氧氣體的流量比氬氣體多。藉由使第三氧氣體的流量較多，可以有效地對絕緣膜116添加氧。例如，作為氧化物半導體膜120的形成條件，可以使沉積氣體整體中的第三氧氣體所占的比例為50%以上且100%以下，較佳為80%以上且100%以下。
在圖10E和圖10F中，以虛線箭頭示意性地示出添加到絕緣膜116的氧或過量氧。
例如，形成氧化物半導體膜120時的基板溫度為室溫以上且低於340℃，較佳為室溫以上且300℃以下，更佳為100℃以上且250℃以下，進一步較佳為100 ℃以上且200℃以下。藉由在加熱的同時形成氧化物半導體膜120，可以提高氧化物半導體膜120的結晶性。另一方面，當作為基板102使用大型玻璃基板(例如，第六代至第十代)時，在形成氧化物半導體膜120時的基板溫度為150℃以上且低於340℃的情況下，基板102有可能變形(應變或翹曲)。因此，在使用大型玻璃基板的情況下，藉由將形成氧化物半導體膜120時的基板溫度設定為100℃以上且低於150℃，可以抑制玻璃基板的變形。
在本實施方式中，藉由濺射法利用In-Ga-Zn金屬氧化物靶材(In：Ga：Zn=1：3：6[原子數比])形成氧化物半導體膜120。將形成氧化物半導體膜120時的基板溫度設定為170℃。作為形成氧化物半導體膜120時的沉積氣體，使用流量為100sccm的氧氣體。
作為氧化物半導體膜120，例如可以使用上述氧化物半導體膜(例如，In：Ga：Zn=1：1：1[原子數比]、In：Ga：Zn=1：3：2[原子數比]、In：Ga：Zn=1：3：4[原子數比]、In：Ga：Zn=1：3：6[原子數比]、In：Ga：Zn=3：1：2[原子數比]、In：Ga：Zn=4：2：3[原子數比]等)。
接著，將氧化物半導體膜120加工為所希望的形狀，由此形成島狀的氧化物半導體膜120a及島狀的氧化物半導體膜120b(參照圖11C和圖11D)。
接著，在絕緣膜116、氧化物半導體膜120a及氧化物半導體膜120b上形成絕緣膜118(參照圖11E和圖11F)。
絕緣膜118包含氫和氮中的一個或兩個。作為絕緣膜118，例如較佳為使用氮化矽膜。絕緣膜118例如可以藉由濺射法或PECVD法形成。例如，當藉由PECVD法形成絕緣膜118時，使基板溫度低於400℃，較佳低於375℃，進一步較佳為180℃以上且350℃以下。藉由將絕緣膜118的成膜時的基板溫度設定為上述範圍，可以形成緻密的膜，所以是較佳的。另外，藉由將絕緣膜118的成膜時的基板溫度設定為上述範圍，可以將絕緣膜114、116中的氧或者過量氧移動到氧化物半導體膜108。
在形成絕緣膜118之後，也可以進行與上述第一加熱處理同等的加熱處理(以下，稱為第二加熱處理)。如此，在形成氧化物半導體膜120時將氧添加到絕緣膜116之後，以低於400℃，較佳低於375℃，進一步較佳為180℃以上且350℃以下的溫度進行加熱處理，可以將絕緣膜116中的氧或者過量氧移動到氧化物半導體膜108(尤其是氧化物半導體膜108b)中，由此可以填補氧化物半導體膜108中的氧缺陷。
在此，參照圖12A和圖12B對移動到氧化物半導體膜108中的氧進行說明。圖12A和圖12B為示出因形成絕緣膜118時的基板溫度(典型的是低於375℃)或者形成絕緣膜118之後第二加熱處理(典型的是低於375℃)而移動到氧化物半導體膜108中的氧的模型圖。注意，在圖12A和圖12B中，由虛線的箭頭表示移動到氧化物半導體膜108中的氧(氧自由基、氧原子或者氧分 子)。
當氧從接觸於圖12A和圖12B所示的氧化物半導體膜108的膜(在此，為絕緣膜107及絕緣膜114)移動到氧化物半導體膜108時，氧缺陷被填補。尤其是，在本發明的一個實施方式的半導體裝置中，在藉由濺射法形成氧化物半導體膜108b時，由於使用氧氣體對絕緣膜107添加氧，因此絕緣膜107包含過量氧區域。另外，由於在藉由濺射法形成氧化物半導體膜120時使用氧氣體對絕緣膜116添加氧，所以絕緣膜116包含過量氧區域。如此，由於氧化物半導體膜108夾在該包含過量氧區域的絕緣膜之間，因此可以被有效地填補氧缺陷。
另外，在絕緣膜107之下設置有絕緣膜106，在絕緣膜114、116之上設置有絕緣膜118。藉由使用氧透過性低的材料，例如，氮化矽等形成絕緣膜106、118，可以將絕緣膜107、114、116所包含的氧封閉在氧化物半導體膜108一側，所以可以有效地將氧移動到氧化物半導體膜108。
另外，絕緣膜118包含氫和氮中的一個或兩個。因此，在形成絕緣膜118時，與絕緣膜118接觸的氧化物半導體膜120a、120b被添加氫和氮中的一個或兩個，因此氧化物半導體膜120a、120b的載子密度增高，而可以被用作氧化物導電膜。
例如，當作為絕緣膜118利用PECVD法形成氮化矽膜時，作為源氣體較佳為使用包含矽的沉積氣體、 氮及氨。藉由使用少於氮的氨，在電漿中氨離解而產生活性種。該活性種將包括在包含矽的沉積氣體中的矽與氫之間的鍵合及氮分子之間的三鍵切斷。其結果，可以促進矽與氮的鍵合，而可以形成矽與氫的鍵合少、缺陷少且緻密的氮化矽膜。另一方面，在氨量比氮量多時，包含矽的沉積氣體及氮的分解不進展，矽與氫的鍵合會殘留下來，而導致形成缺陷增加且不緻密的氮化矽膜。由此，在源氣體中，將相對於氨的氮流量比設定為5倍以上且50倍以下，較佳為10倍以上且50倍以下。
在本實施方式中，作為絕緣膜118，藉由利用PECVD設備並使用矽烷、氮及氨作為源氣體，形成厚度為50nm的氮化矽膜。矽烷的流量為50sccm，氮的流量為5000sccm，氨的流量為100sccm。將處理室的壓力設定為100Pa，將基板溫度設定為350℃，用27.12MHz的高頻電源對平行板電極供應1000W的高頻功率。PECVD設備是電極面積為6000cm2的平行板型PECVD設備，並且，將所供應的功率的換算為每單位面積的功率(功率密度)為1.7×10-1W/cm2。
注意，在本實施方式中，示出從絕緣膜118對氧化物半導體膜120a、120b添加氫或氮來增高氧化物半導體膜120a、120b的載子密度的方法，但是增高載子密度的方法不侷限於此。例如，也可以對氧化物半導體膜120a、120b進行添加雜質元素的處理來增高氧化物半導體膜120a、120b的載子密度。
作為上述雜質元素的典型例子，有氫、硼、碳、氮、氟、鋁、矽、磷、氯以及稀有氣體元素等。作為稀有氣體元素的典型例子，有氦、氖、氬、氪以及氙。當對氧化物半導體膜添加雜質元素時，氧化物半導體膜中的金屬元素和氧的鍵合斷開，而形成氧缺陷。或者，當對氧化物半導體膜添加雜質元素時，與氧化物半導體膜中的金屬元素鍵合的氧與該雜質元素鍵合，氧從金屬元素脫離，而形成氧缺陷。其結果是，在氧化物半導體膜中載子密度增高且導電率得到提高。
藉由上述步驟，可以製造圖1C和圖1D所示的電晶體100。
在電晶體100的整個製程中，藉由使基板溫度低於400℃，較佳低於375℃，更佳為180℃以上且350℃以下，即使使用大面積的基板，也可以抑制基板的變形(應變或翹曲)，所以是較佳的。在電晶體100的製程中，作為基板溫度增高的製程，典型地可以舉出形成絕緣膜106、107時的基板溫度(低於400℃，較佳為250℃以上且350℃以下)、形成氧化物半導體膜108時的基板溫度(室溫以上且低於340℃，較佳為100℃以上且200℃以下，更佳為100℃以上且低於150℃)、形成絕緣膜116、118時的基板溫度(低於400℃，較佳低於375℃，進一步較佳為180℃以上且350℃以下)、第一加熱處理或者第二加熱處理(低於400℃，較佳為低於375℃，更佳為180℃以上且350℃以下)等。
本實施方式所示的結構、方法可以與其他實施方式例示的結構、方法適當地組合而實施。
實施方式2
在本實施方式中，參照圖17A至圖26G對氧化物半導體的結構等進行說明。
<2-1.氧化物半導體的結構>
氧化物半導體被分為單晶氧化物半導體和非單晶氧化物半導體。作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)、a-like OS(amorphous like Oxide Semiconductor)以及非晶氧化物半導體等。
從其他觀點看來，氧化物半導體被分為非晶氧化物半導體和結晶氧化物半導體。作為結晶氧化物半導體有單晶氧化物半導體、CAAC-OS、多晶氧化物半導體以及nc-OS等。
作為非晶結構的定義，一般而言，已知：它處於亞穩態並沒有被固定化，具有各向同性而不具有不均勻結構等。可以換句話說為非晶結構的鍵角不固定，具有短程有序性，而不具有長程有序性。
從相反的觀點來看，不能將實質上穩定的氧 化物半導體稱為完全非晶(completely amorphous)氧化物半導體。另外，不能將不具有各向同性(例如，在微小區域中具有週期結構)的氧化物半導體稱為完全非晶氧化物半導體。注意，a-like OS在微小區域中具有週期結構，但是同時具有空洞(也稱為void)，並具有不穩定的結構。因此，a-like OS在物性上近乎於非晶氧化物半導體。
作為本實施方式的氧化物半導體膜，在上述氧化物半導體中，特別較佳為CAAC-OS。藉由使用CAAC-OS作為氧化物半導體膜，可以提高氧化物半導體膜的結晶性，並且降低氧化物半導體膜中的雜質、氧缺陷或缺陷能階密度。
<2-2.CAAC-OS>
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部(也稱為顆粒)的氧化物半導體之一。
在利用TEM觀察所得到的CAAC-OS的明視野影像與繞射圖案的複合分析影像(也稱為高解析度TEM影像)中，觀察到多個顆粒。然而，在高解析度TEM影像中，觀察不到顆粒與顆粒之間的明確的邊界，亦即晶界(grain boundary)。因此，可以說在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
下面，對利用TEM觀察的CAAC-OS進行說明。圖17A示出從大致平行於樣本面的方向觀察所得到的 CAAC-OS的剖面的高解析度TEM影像。利用球面像差正(Spherical Aberration Corrector)功能得到高解析度TEM影像。將利用球面像差校正功能所得到的高解析度TEM影像特別稱為Cs校正高解析度TEM影像。例如可以使用日本電子株式會社製造的原子解析度分析型電子顯微鏡JEM-ARM200F等得到Cs校正高解析度TEM影像。
圖17B示出將圖17A中的區域(1)放大的Cs校正高解析度TEM影像。由圖17B可以確認到在顆粒中金屬原子排列為層狀。各金屬原子層具有反映了形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的配置並以平行於CAAC-OS的被形成面或頂面的方式排列。
如圖17B所示，CAAC-OS具有特有的原子排列。圖17C是以輔助線示出特有的原子排列的圖。由圖17B和圖17C可知，一個顆粒的尺寸為1nm以上且3nm以下左右，由顆粒與顆粒之間的傾斜產生的空隙的尺寸為0.8nm左右。因此，也可以將顆粒稱為奈米晶(nc：nanocrystal)。另外，可以將CAAC-OS稱為具有CANC(C-Axis Aligned nanocrystals：c軸配向奈米晶)的氧化物半導體。
在此，根據Cs校正高解析度TEM影像，將基板5120上的CAAC-OS的顆粒5100的配置示意性地表示為堆積磚塊或塊體的結構(參照圖17D)。在圖17C中觀察到的在顆粒與顆粒之間產生傾斜的部分相當於圖17D所 示的區域5161。
圖18A示出從大致垂直於樣本面的方向觀察所得到的CAAC-OS的平面的Cs校正高解析度TEM影像。圖18B、圖18C和圖18D分別示出將圖18A中的區域(1)、區域(2)和區域(3)放大的Cs校正高解析度TEM影像。由圖18B、圖18C和圖18D可知在顆粒中金屬原子排列為三角形狀、四角形狀或六角形狀。但是，在不同的顆粒之間金屬原子的排列沒有規律性。
接著，說明使用XRD裝置進行分析的CAAC-OS。例如，當利用out-of-plane法分析包含InGaZnO4結晶的CAAC-OS的結構時，如圖19A所示，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析CAAC-OS的結構時，除了2θ為31°附近的峰值以外，有時在2θ為36°附近時也出現峰值。2θ為36°附近的峰值表示CAAC-OS中的一部分包含不具有c軸配向性的結晶。較佳的是，在利用out-of-plane法分析的CAAC-OS的結構中，在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
另一方面，當利用從大致垂直於c軸的方向使X射線入射到樣本的in-plane法分析CAAC-OS的結構時，在2θ為56°附近時出現峰值。該峰值來源於 InGaZnO4結晶的(110)面。在CAAC-OS中，即使將2θ固定為56°附近並在以樣本面的法線向量為軸(Φ軸)旋轉樣本的條件下進行分析(Φ掃描)，也如圖19B所示的那樣觀察不到明確的峰值。相比之下，在InGaZnO4的單晶氧化物半導體中，在將2θ固定為56°附近來進行Φ掃描時，如圖19C所示的那樣觀察到來源於相等於(110)面的結晶面的六個峰值。因此，由使用XRD的結構分析可以確認到CAAC-OS中的a軸和b軸的配向沒有規律性。
接著，說明利用電子繞射進行分析的CAAC-OS。例如，當對包含InGaZnO4結晶的CAAC-OS在平行於樣本面的方向上入射束徑為300nm的電子線時，可能會獲得圖20A所示的繞射圖案(也稱為選區穿透式電子繞射圖案)。在該繞射圖案中包含起因於InGaZnO4結晶的(009)面的斑點。因此，由電子繞射也可知CAAC-OS所包含的顆粒具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。另一方面，圖20B示出對相同的樣本在垂直於樣本面的方向上入射束徑為300nm的電子線時的繞射圖案。由圖20B觀察到環狀的繞射圖案。因此，由電子繞射也可知CAAC-OS所包含的顆粒的a軸和b軸不具有配向性。可以認為圖20B中的第一環起因於InGaZnO4結晶的(010)面和(100)面等。另外，可以認為圖20B中的第二環起因於(110)面等。
如上所述，CAAC-OS是結晶性高的氧化物半導體。因為氧化物半導體的結晶性有時因雜質的混入或缺 陷的生成等而降低，所以從相反的觀點來看，可以說CAAC-OS是雜質或缺陷(氧缺陷等)少的氧化物半導體。
此外，雜質是指氧化物半導體的主要成分以外的元素，諸如氫、碳、矽和過渡金屬元素等。例如，與氧的鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧，由此打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(或分子半徑)大，所以會打亂氧化物半導體的原子排列，導致結晶性下降。
當氧化物半導體包含雜質或缺陷時，其特性有時因光或熱等會發生變動。包含於氧化物半導體的雜質有時會成為載子陷阱或載子發生源。另外，氧化物半導體中的氧缺陷有時會成為載子陷阱或因俘獲氫而成為載子發生源。
雜質及氧缺陷少的CAAC-OS是載子密度低的氧化物半導體。明確而言，可以使載子密度小於8濸1011/cm3，較佳為小於1濸1011/cm3，更佳為小於1濸1010/cm3，且是1濸10-9/cm3以上。將這樣的氧化物半導體稱為高純度本質或實質上高純度本質的氧化物半導體。CAAC-OS的雜質濃度和缺陷能階密度低。亦即，可以說CAAC-OS是具有穩定特性的氧化物半導體。
<2-3.nc-OS>
接著說明nc-OS。
在nc-OS的高解析度TEM影像中有能夠觀察到結晶部的區域和觀察不到明確的結晶部的區域。nc-OS所包含的結晶部的尺寸大多為1nm以上且10nm以下或1nm以上且3nm以下。注意，有時將其結晶部的尺寸大於10nm且是100nm以下的氧化物半導體稱為微晶氧化物半導體。例如，在nc-OS的高解析度TEM影像中，有時無法明確地觀察到晶界。注意，奈米晶的來源有可能與CAAC-OS中的顆粒相同。因此，下面有時將nc-OS的結晶部稱為顆粒。
在nc-OS中，微小的區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中的原子排列具有週期性。另外，nc-OS在不同的顆粒之間觀察不到結晶定向的規律性。因此，在膜整體中觀察不到配向性。所以，有時nc-OS在某些分析方法中與a-like OS或非晶氧化物半導體沒有差別。例如，當利用使用其束徑比顆粒大的X射線的out-of-plane法對nc-OS進行結構分析時，檢測不到表示結晶面的峰值。在使用其束徑比顆粒大(例如，50nm以上)的電子射線對nc-OS進行電子繞射時，觀察到類似光暈圖案的繞射圖案。另一方面，在使用其束徑近於顆粒或者比顆粒小的電子射線對nc-OS進行奈米束電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
如此，由於在顆粒(奈米晶)之間結晶定向都沒有規律性，所以也可以將nc-OS稱為包含RANC(Random Aligned nanocrystals：無規配向奈米晶)的氧化物半導體或包含NANC(Non-Aligned nanocrystals：無配向奈米晶)的氧化物半導體。
nc-OS是規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷能階密度比a-like OS或非晶氧化物半導體低。但是，在nc-OS中的不同的顆粒之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷能階密度比CAAC-OS高。
<2-4.a-like OS>
a-like OS是具有介於nc-OS與非晶氧化物半導體之間的結構的氧化物半導體。
在a-like OS的高解析度TEM影像中有時觀察到空洞。另外，在高解析度TEM影像中，有能夠明確地觀察到結晶部的區域和不能觀察到結晶部的區域。
由於a-like OS包含空洞，所以其結構不穩定。為了證明與CAAC-OS及nc-OS相比a-like OS具有不穩定的結構，下面示出電子照射所導致的結構變化。
作為進行電子照射的樣本，準備a-like OS(記載為樣本A)、nc-OS(記載為樣本B)和CAAC-OS(記載為樣本C)。每個樣本都是In-Ga-Zn氧化物。
首先，取得各樣本的高解析度剖面TEM影 像。由高解析度剖面TEM影像可知，每個樣本都具有結晶部。
注意，如下那樣決定將哪個部分作為一個結晶部。例如，已知InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。這些彼此靠近的層的間隔與(009)面的晶格表面間隔(也稱為d值)是幾乎相等的，由結晶結構分析求出其值為0.29nm。由此，可以將晶格條紋的間隔為0.28nm以上且0.30nm以下的部分作為InGaZnO4結晶部。每個晶格條紋對應於InGaZnO4結晶的a-b面。
圖21示出調查了各樣本的結晶部(22個部分至45個部分)的平均尺寸的例子。注意，結晶部尺寸對應於上述晶格條紋的長度。由圖21可知，在a-like OS中，結晶部根據電子的累積照射量逐漸變大。明確而言，如圖21中的(1)所示，可知在利用TEM的觀察初期尺寸為1.2nm左右的結晶部(也稱為初始晶核)在累積照射量為4.2×108e-/nm2時生長到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在開始電子照射時到電子的累積照射量為4.2×108e-/nm2的範圍內，結晶部的尺寸都沒有變化。明確而言，如圖21中的(2)及(3)所示，可知無論電子的累積照射量如何，nc-OS及CAAC-OS的平均結晶部尺寸都分別為1.4nm左右及2.1nm左右。
如此，有時電子照射引起a-like OS中的結晶部的生長。另一方面，可知在nc-OS和CAAC-OS中，幾 乎沒有電子照射所引起的結晶部的生長。也就是說，a-like OS與CAAC-OS及nc-OS相比具有不穩定的結構。
此外，由於a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具體地，a-like OS的密度為具有相同組成的單晶氧化物半導體的78.6%以上且小於92.3%。nc-OS的密度及CAAC-OS的密度為具有相同組成的單晶氧化物半導體的92.3%以上且小於100%。注意，難以形成其密度小於單晶氧化物半導體的密度的78%的氧化物半導體。
例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體。此時，藉由以任意比例組合組成不同的單晶氧化物半導體，可以估計出相當於所希望的組成的單晶氧化物半導體的密度。根據組成不同的單晶氧化物半導體的組合比例使用加權平均計算出相當於所希望的組成的單晶氧化物半導體的密度即可。注意，較佳為儘可能減少所組合的單晶氧化物半導體的種類來計算密度。
如上所述，氧化物半導體具有各種結構及各 種特性。注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、nc-OS和CAAC-OS中的兩種以上的疊層膜。
<2-5.CAAC-OS的成膜方法>
接著，對CAAC-OS的成膜方法的一個例子進行說明。
圖22是沉積室內的示意圖。CAAC-OS可以利用濺射法形成。
如圖22所示，基板5220與靶材5230彼此相對地配置。在基板5220與靶材5230之間有電漿5240。另外，在基板5220下部設置有加熱機構5260。雖然未圖示，但是靶材5230被貼合到底板上。在隔著底板與靶材5230相對的位置配置有多個磁鐵。利用磁鐵的磁場提高沉積速度的濺射法被稱為磁控濺射法。
基板5220與靶材5230的距離d(也稱為靶材與基板之間的距離(T-S間距離))為0.01m以上且1m以下，較佳為0.02m以上且0.5m以下。沉積室內幾乎被沉積氣體(例如，氧、氬或包含5vol%以上的氧的混合氣體)充滿，並且沉積室內的壓力被控制為0.01Pa以上且100Pa以下，較佳為0.1Pa以上且10Pa以下。在此，藉由對靶材5230施加一定程度以上的電壓，開始放電且確認到電漿5240。由磁場在靶材5230附近形成高密度電漿區域。在高密度電漿區域中，因沉積氣體的離子化而產生離子 5201。離子5201例如是氧的陽離子(O+)或氬的陽離子(Ar+)等。
靶材5230具有包括多個晶粒的多晶結構，其中至少一個晶粒包括劈開面。作為一個例子，圖23A至圖23C示出靶材5230所包含的InMZnO4(元素M例如是Al、Ga、Y或Sn)的結晶結構。圖23A是從平行於b軸的方向觀察時的InMZnO4的結晶結構。在InMZnO4結晶中，由於氧原子具有負電荷，在靠近的兩個M-Zn-O層之間產生斥力。因此，InMZnO4結晶在靠近的兩個M-Zn-O層之間具有劈開面。
在高密度電漿區域產生的離子5201由電場向靶材5230一側被加速而碰撞到靶材5230。此時，作為平板狀或顆粒狀的濺射粒子的顆粒5200從劈開面剝離(參照圖22)。顆粒5200是被圖23A所示的兩個劈開面夾著的部分。因此，可知若只將顆粒5200抽出，其剖面則成為如圖23B所示的那樣，其頂面則成為如圖23C所示的那樣。另外，顆粒5200的結構有時會因離子5201碰撞的衝擊而產生畸變。
顆粒5200是具有三角形(例如正三角形)的平面的平板狀或顆粒狀的濺射粒子。或者，顆粒5200是具有六角形(例如正六角形)的平面的平板狀或顆粒狀的濺射粒子。注意，顆粒5200的形狀不侷限於三角形或六角形。例如，有時為組合多個三角形的形狀。例如，有時也成為組合兩個三角形(例如，正三角形)而成的四角形(例 如，菱形)。
顆粒5200的厚度取決於沉積氣體的種類等。例如，顆粒5200的厚度為0.4nm以上且1nm以下，較佳為0.6nm以上且0.8nm以下。另外，例如，顆粒5200的寬度為1nm以上且100nm以下，較佳為2nm以上且50nm以下，更佳為3nm以上且30nm以下。例如，使離子5201碰撞到具有In-M-Zn氧化物的靶材5230。由此，具有M-Zn-O層、In-O層及M-Zn-O層的三層的顆粒5200剝離。此外，隨著顆粒5200的剝離，粒子5203也從靶材5230被彈出。粒子5203具有一個原子或幾個原子的集合體。由此，粒子5203也可以稱為原子狀粒子(atomic particles)。
顆粒5200有時在經過電漿5240時其表面帶負電或正電。例如，顆粒5200有時從電漿5240中的O2-接收負電荷。其結果，有時顆粒5200的表面的氧原子帶負電。此外，顆粒5200有時在經過電漿5240時，藉由與電漿5240中的銦、元素M、鋅或氧等鍵合而生長。
經過電漿5240的顆粒5200及粒子5203到達基板5220的表面。此外，粒子5203的一部分由於質量小所以有時藉由真空泵等排出到外部。
接著，參照圖24A至圖24F說明在基板5220的表面沉積的顆粒5200及粒子5203。
首先，第一個顆粒5200沉積在基板5220上。由於顆粒5200是平板狀，所以以其平面一側朝向基 板5220的表面的方式沉積。此時，顆粒5200的基板5220一側的表面的電荷穿過基板5220釋放。
接著，第二個顆粒5200到達基板5220。此時，由於已經沉積了的顆粒5200的表面及第二個顆粒5200的表面帶電荷，所以互相排斥。其結果，第二個顆粒5200避開已經沉積了的顆粒5200上，而在基板5220的表面的離第一個顆粒5200較遠的部分以其平面一側朝向基板5220的表面的方式沉積。藉由反復進行上述沉積，在基板5220的表面沉積無數個顆粒5200，該沉積的厚度相當於一層。此外，在顆粒5200之間產生未沉積顆粒5200的區域(參照圖24A)。
接著，從電漿接收能量的粒子5203到達基板5220的表面。粒子5203不能沉積在顆粒5200的表面等活性區域上。由此，粒子5203移動到未沉積顆粒5200的區域並附著於顆粒5200的側面。粒子5203的鍵藉由從電漿接收能量而處於活性狀態，並在化學上與顆粒5200鍵合而形成橫向生長部5202(參照圖24B)。
並且，橫向生長部5202在橫向方向上生長(也稱為橫向生長)，由此將顆粒5200之間連接(參照圖24C)。如此，橫向生長部5202形成到填滿未沉積顆粒5200的區域為止。該機制類似於原子層沉積(ALD：Atomic Layer Deposition)法的沉積機制。
因此，當顆粒5200以朝向彼此不同的方向的方式沉積時，粒子5203橫向生長來填入顆粒5200間，因 此不形成明確的晶界。此外，由於在顆粒5200間粒子5203平滑地連接，所以形成與單晶及多晶都不同的結晶結構。換言之，形成在微小的結晶區域(顆粒5200)間具有應變的結晶結構。如此，由於填入結晶區域間的區域為具有應變的結晶區域，所以可以認為將該區域稱為非晶結構是不宜的。
接著，其他的顆粒5200以平面一側朝向基板5220的表面的方式沉積(參照圖24D)。另外，粒子5203以填入未沉積顆粒5200的區域的方式沉積而形成橫向生長部5202(參照圖24E)。由此，粒子5203附著於顆粒5200的側面，橫向生長部5202在橫向方向上生長，而使第二層的顆粒5200間連接(參照圖24F)。成膜直到形成第m層(m為二以上的整數)為止進行，形成包含疊層體的薄膜結構。
此外，顆粒5200的沉積機制根據基板5220的表面溫度等而變化。例如，在基板5220的表面溫度較高時，顆粒5200在基板5220的表面發生遷移。其結果，由於顆粒5200之間直接連接而不夾著粒子5203的比例增加，所以成為配向性更高的CAAC-OS。在形成CAAC-OS時的基板5220的表面溫度為室溫以上且低於340℃，較佳為室溫以上且300℃以下，更佳為100℃以上且250℃以下，進一步較佳為100℃以上且200℃以下。因此，即使作為基板5220使用第八代以上的大面積基板，也幾乎不產生CAAC-OS的成膜所引起的翹曲等。
另一方面，在基板5220的表面溫度較低時，顆粒5200在基板5220的表面不容易發生遷移。其結果，由於顆粒5200的沉積而成為配向性低的nc-OS等。在nc-OS中，由於顆粒5200帶負電，有可能顆粒5200以彼此隔有一定間隔的方式沉積。因此，雖然nc-OS的配向性較低，但因其略有規律性，所以與非晶氧化物半導體相比具有緻密的結構。
在CAAC-OS中，當顆粒彼此之間的間隙極小時，有時形成有一個大顆粒。在一個大顆粒內具有單晶結構。例如，從頂面看來顆粒的尺寸有時為10nm以上且200nm以下、15nm以上且100nm以下或20nm以上且50nm以下。
如上述成膜模型那樣，可以認為顆粒沉積於基板的表面。由於即使被形成面不具有結晶結構，也能夠形成CAAC-OS，所以可知作為與磊晶生長不同的上述成膜模型是很妥當的。此外，借助於上述成膜模型，CAAC-OS及nc-OS在大面積的玻璃基板等上也能夠均勻地進行成膜。例如，即使基板表面(被形成面)結構為非晶結構(例如非晶氧化矽)，也能夠形成CAAC-OS。
此外，可知即使在基板表面(被形成面)為凹凸狀的情況下，顆粒也沿著其形狀排列。
另外，根據上述成膜模型可知，為了形成結晶性高的CAAC-OS，只要採用如下方法即可：首先，為了增加平均自由徑而在更高真空狀態下進行成膜。接著， 為了減少基板附近的損傷而減弱電漿的能量。然後，對被形成面施加熱能，以每次進行成膜都要消除電漿損傷。
另外，上述成膜模型不侷限於使用如下靶材，亦即具有含有多個晶粒的In-M-Zn氧化物等複合氧化物的多晶結構且其中任一晶粒包含劈開面的靶材的情況。例如，也可以應用於使用含有氧化銦、元素M的氧化物以及氧化鋅的混合物靶材的情況。
因為混合物靶材沒有劈開面，所以濺射時原子狀粒子從靶材剝離。當進行成膜時，在靶材附近形成有電漿的強電場區域。由此，從靶材剝離了的原子狀粒子因電漿的強電場區域的作用而鍵合併進行橫向生長。例如，首先，作為原子狀粒子的銦鍵合而進行橫向生長，由此形成由In-O層構成的奈米晶。接著，以補充該奈米晶的方式在上下方向上鍵合M-Zn-O層。如此，即使在使用混合物靶材的情況下，也有可能形成顆粒。由此，即使在使用混合物靶材的情況下，也可以應用上述成膜模型。
但是，當在靶材附近沒形成電漿的強電場區域時，僅從靶材剝離了的原子狀粒子沉積在基板表面上。在此情況下，有時在基板表面原子狀粒子進行橫向生長。但是，原子狀粒子的方向不一致，由此所得到的薄膜的結晶的配向性也不一致。也就是說，成為nc-OS等。
<2-6.橫向生長>
下面，對在顆粒5200的橫向方向上粒子5203附著 (也稱為鍵合或吸附)而橫向生長的情況進行說明。
圖25A、圖25B、圖25C、圖25D及圖25E是示出顆粒5200的結構及金屬離子附著的位置的圖。此外，作為顆粒5200假設從InMZnO4的結晶結構在保持化學計量組成的情況下抽出84個原子的團簇模型(cluster model)。注意，下面以原子M為Ga而進行說明。此外，圖25F示出從平行於c軸的方向看顆粒5200時的結構。圖25G示出從平行於a軸的方向看顆粒5200時的結構。
以位置A、位置B、位置a、位置b及位置c示出金屬離子的附著位置。位置A為顆粒5200頂面的由一個鎵、兩個鋅圍繞的晶格間位點(site)的上方。位置B為顆粒5200頂面的由兩個鎵、一個鋅圍繞的晶格間位點的上方。位置a為顆粒5200側面的銦位點。位置b為顆粒5200側面的In-O層與Ga-Zn-O層之間的晶格間位點。位置c為顆粒5200側面的鎵位點。
接著，利用第一原理計算對在所假設的位置A、位置B、位置a、位置b及位置c配置金屬離子的情況的相對能量進行評價。在計算中，使用第一原理計算軟體的VASP(Vienna Ab initio Simulation Package)。此外，作為交換相關勢使用PBE(Perdew-Burke-Ernzerhof)型的廣義梯度近似(GGA：Generallized Gradient Approximation)，作為離子勢能使用PAW(Projector Augmented Wave：投影綴加波)法。此外，將截止能量設定為400eV，k點取樣只為Γ點。表2示出在位置A、位置B、位置a、位置b及 位置c配置銦離子(In3+)、鎵離子(Ga3+)及鋅離子(Zn2+)的情況的相對能量。此外，相對能量是在計算模型中能量最低的模型的能量為0eV時的相對值。
Figure 111110001-A0202-12-0116-211
從上述結果可知，金屬離子與顆粒5200頂面相比容易附著於側面。尤其是，在位置a的銦位點，不僅是銦離子，而且是鋅離子也最容易附著。
同樣地，對氧離子(O2-)的對於顆粒5200的附著性進行評價。圖26A、圖26B、圖26C、圖26D及圖26E是示出顆粒5200的結構及氧離子附著的位置的圖。此外，圖26F示出從平行於c軸的方向來看顆粒5200的結構。圖26G示出從平行於b軸的方向來看顆粒5200的結構。
以位置C、位置D、位置d、位置e及位置f示出氧離子的附著位置。位置C為與顆粒5200頂面的鎵鍵合的位置。位置D為與顆粒5200頂面的鋅鍵合的位置。位置d為與顆粒5200側面的銦鍵合的位置。位置e 為與顆粒5200側面的鎵鍵合的位置。位置f為與顆粒5200側面的鋅鍵合的位置。
接著，利用第一原理計算對在所假定的位置C、位置D、位置d、位置e及位置f配置氧離子的情況的相對能量進行評價。表3示出在位置C、位置D、位置d、位置e及位置f配置氧離子(O2-)的情況的相對能量。
Figure 111110001-A0202-12-0117-212
從上述結果可知氧離子也與顆粒5200頂面相比容易附著於側面。
因此可知，接近於顆粒5200的粒子5203優先附著於顆粒5200的側面。亦即，可以說由附著於顆粒5200的側面的粒子5203發生顆粒5200的橫向生長的上述成膜模型是很妥當的。
本實施方式所示的結構可以與其他實施方式或其他實施例所示的結構適當地組合而實施。
實施方式3
在本實施方式中，參照圖27A至圖45說明具有本發 明的一個實施方式的半導體裝置的顯示裝置。另外，在本實施方式中，對作為顯示裝置的顯示元件具有液晶元件的結構(液晶顯示裝置)進行具體的說明。
<3-1.液晶顯示裝置>
圖27A所示的液晶顯示裝置880包括：像素部871；閘極驅動器874；源極驅動器876；互相平行或大致平行地配置且其電位由閘極驅動器874控制的m個掃描線877；以及互相平行或大致平行地配置且其電位由源極驅動器876控制的n個信號線879。像素部871具有配置為矩陣狀的多個像素870。另外，還有沿著信號線879互相平行或大致平行地配置的公用線875。另外，有時將閘極驅動器874及源極驅動器876總稱為驅動電路部。
各掃描線877與在像素部871中配置為m行n列的像素870中的配置在任一行的n個像素870電連接，而各信號線879與配置為m行n列的像素870中的配置在任一列的m個像素870電連接。m和n都是1以上的整數。各公用線875與配置為m行n列的像素870中的配置在任一行的m個像素870電連接。
圖27B示出可以用於圖27A所示的液晶顯示裝置880的像素870的電路結構的一個例子。
圖27B所示的像素870具有液晶元件851、電晶體852和電容器855。
可以將前面的實施方式1中說明的電晶體用 於電晶體852。
液晶元件851的一對電極中的一個與電晶體852連接，並且其電位根據像素870的規格適當地設定。液晶元件851的一對電極中的另一個與公用線875連接，並被施加同一電位(共用電位)。根據寫入到電晶體852的資料控制液晶元件851所包含的液晶的配向狀態。
液晶元件851是利用液晶的光學調變作用來控制光的透過或非透過的元件。液晶的光學調變作用由施加到液晶的電場(包括橫向電場、縱向電場或傾斜方向電場)控制。作為用於液晶元件851的液晶，可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手性向列相、均質相等。
此外，在採用橫向電場方式的情況下，也可以使用不使用配向膜的呈現藍相的液晶。藍相是液晶相的一種，是指當使膽甾型液晶的溫度上升時即將從膽固醇相轉變到均質相之前出現的相。因為藍相只在較窄的溫度範圍內出現，所以將其中混合了幾wt%以上的手性試劑的液晶組合物用於液晶層，以擴大溫度範圍。由於包含呈現藍相的液晶和手性試劑的液晶組成物的回應速度快，並且其具有光學各向同性。此外，包含呈現藍相的液晶和手性試劑的液晶組成物不需要配向處理，且視角依賴性小。另外，因不需要設置配向膜而不需要摩擦處理，因此可以防止由於摩擦處理而引起的靜電破壞，由此可以降低製程中 的液晶顯示裝置的不良和破損。
另外，作為包括液晶元件851的液晶顯示裝置880的驅動方法，可以使用：TN(Twisted Nematic：扭曲向列)模式、IPS(In-Plane-Switching：平面內切換)模式、FFS(Fringe Field Switching：邊緣電場切換)模式、ASM(Axially Symmetric aligned Micro-cell：軸對稱排列微單元)模式、OCB(Optical Compensated Birefringence：光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal：鐵電性液晶)模式以及AFLC(Anti Ferroelectric Liquid Crystal：反鐵電性液晶)模式等。
另外，作為液晶顯示裝置880也可以使用常黑型液晶顯示裝置，例如採用垂直配向(VA)模式的透過型液晶顯示裝置。作為垂直配向模式，可以使用MVA(Multi-Domain Vertical Alignment：多象限垂直配向)模式、PVA(Patterned Vertical Alignment：垂直配向構型)模式、ASV(Advanced Super View：高級超視覺)模式等。
<3-2.橫向電場方式的液晶顯示裝置>
首先，對橫向電場方式，典型的是FFS模式和IPS模式進行說明。
在圖27B所示的像素870的結構中，電晶體852的源極電極和汲極電極中的一個與信號線879電連接，源極電極和汲極電極中的另一個與液晶元件851的一對電極中的一個電連接。電晶體852的閘極電極與掃描線 877電連接。電晶體852具有對資料信號的寫入進行控制的功能。
在圖27B所示的像素870的結構中，電容器855的一對電極中的一個與電晶體852的源極電極和汲極電極中的另一個連接。電容器855的一對電極中的另一個與共用線875電連接。根據像素870的規格適當地設定公用線875的電位值。電容器855被用作儲存被寫入的資料的儲存電容器。注意，在以FFS模式驅動的液晶顯示裝置880中，電容器855的一對電極中的一個相當於液晶元件851的一對電極中的一個的一部分或全部，電容器855的一對電極中的另一個相當於液晶元件851的一對電極中的另一個的一部分或全部。
<3-3.橫向電場方式的元件基板的結構例子1>
接著，說明液晶顯示裝置880所包括的元件基板的具體結構。首先，圖28示出以FFS模式驅動的液晶顯示裝置880所包括的多個像素870a、870b以及870c。
在圖28中，用作掃描線的導電膜813在與信號線大致正交的方向(圖式中的左右方向)上延伸地設置。用作信號線的導電膜821a在與掃描線大致正交的方向(圖式中的上下方向)上延伸地設置。用作掃描線的導電膜813與閘極驅動器874電連接，而用作信號線的導電膜821a與源極驅動器876電連接(參照圖27A)。
電晶體852設置在掃描線和信號線的交叉部 附近。電晶體852由用作閘極電極的導電膜813、閘極絕緣膜(在圖28中未圖示)、形成在閘極絕緣膜上的形成有通道區域的氧化物半導體膜808以及用作源極電極和汲極電極的導電膜821a及821b構成。導電膜813不僅是被用作掃描線，而且是其中與氧化物半導體膜808重疊的區域被用作電晶體852的閘極電極。導電膜821a不僅是被用作信號線，而且是其中與氧化物半導體膜808重疊的區域被用作電晶體852的源極電極或汲極電極。在圖28所示的俯視圖中，掃描線的端部位於氧化物半導體膜808的端部的外側。由此，掃描線被用作阻擋來自背光等光源的光的遮光膜。其結果是，電晶體所包括的氧化物半導體膜808不被照射光，從而電晶體的電特性的變動可以得到抑制。
導電膜821b與用作像素電極的氧化物半導體膜819a電連接。另外，在氧化物半導體膜819a上隔著絕緣膜(在圖28中未圖示)設置有共用電極829。
共用電極829包括在與信號線交叉的方向上延伸的條紋形狀的區域。另外，該條紋形狀的區域連接於在與信號線平行或大致平行的方向上延伸的區域。因此，在液晶顯示裝置880所包括的多個像素中，在包括條紋形狀的區域的共用電極829中，各條紋形狀的區域的電位相等。
電容器855形成在氧化物半導體膜819a與共用電極829重疊的區域中。氧化物半導體膜819a及共用 電極829具有透光性。也就是說，電容器855具有透光性。
因為電容器855具有透光性，所以電容器855可以較大地(大面積地)形成在像素870中。由此，可以得到能夠在提高開口率(典型地提高到50%以上，較佳為提高到60%以上)的同時增大電荷量的顯示裝置。例如，在解析度高的如液晶顯示裝置之類的顯示裝置中，像素的面積小，且電容器的面積也小。因此，在解析度高的顯示裝置中，儲存在電容器中的電荷量變小。但是，由於本實施方式所示的電容器855具有透光性，所以藉由將該電容器設置在像素中，可以在各像素中得到充分的電荷量的同時提高開口率。典型的是，電容器855可以適當地應用於像素密度為200ppi以上、300ppi以上或500ppi以上的高解析度顯示裝置。
另外，在液晶顯示裝置中，電容器的電容值越大，越能夠延長在施加電場的情況下液晶元件的液晶分子的配向被保持為固定的期間。在顯示靜態影像的情況下，由於可以延長該期間，所以能夠減少重寫影像資料的次數，從而可以降低功耗。另外，藉由採用本實施方式所示的結構，在高解析度的顯示裝置中也可以提高開口率，因此可以高效地利用背光等光源的光，從而可以降低顯示裝置的功耗。
接著，圖29示出沿著圖28的點劃線Q1-R1、點劃線S1-T1的剖面圖。圖29所示的電晶體852是 通道蝕刻型電晶體。注意，沿著點劃線Q1-R1的剖面圖是通道長度方向上的電晶體852以及電容器855的剖面圖，沿著點劃線S1-T1的剖面圖是通道寬度方向上的電晶體852的剖面圖。另外，在圖28中，為了明確起見，省略被用作第二閘極電極的氧化物半導體膜819b。
圖29所示的電晶體852包括：基板811上的被用作第一閘極電極的導電膜813；形成在基板811及被用作第一閘極電極的導電膜813上的絕緣膜815；形成在絕緣膜815上的絕緣膜817；隔著絕緣膜815及絕緣膜817與被用作閘極電極的導電膜813重疊的氧化物半導體膜808；與氧化物半導體膜808接觸且被用作源極電極及汲極電極的導電膜821a、821b；氧化物半導體膜808、被用作源極電極及汲極電極的導電膜821a、821b上的絕緣膜823、825；絕緣膜825上的被用作第二閘極電極的氧化物半導體膜819b；以及絕緣膜825及氧化物半導體膜819b上的絕緣膜827。
氧化物半導體膜819a形成在絕緣膜825上。氧化物半導體膜819a藉由形成在絕緣膜823、絕緣膜825中的開口部與被用作源極電極及汲極電極的導電膜821a、821b中的一個，在此導電膜821b電連接。在絕緣膜825及氧化物半導體膜819a上形成有絕緣膜827。另外，共用電極829形成在絕緣膜827上。
另外，氧化物半導體膜819a、絕緣膜827及共用電極829重疊的區域被用作電容器855。
另外，本發明的一個實施方式的剖面結構不侷限於此，而可以採用各種各樣的結構。例如，氧化物半導體膜819a可以具有狹縫。或者，氧化物半導體膜819a可以是梳齒狀。
另外，如圖30所示，共用電極829也可以在絕緣膜827上的絕緣膜828上設置。絕緣膜828被用作平坦化膜。
<3-4.橫向電場方式的元件基板的結構例子2>
接著，圖31示出液晶顯示裝置880所包括的其結構與圖28的像素不同的多個像素870d、870e以及870f的俯視圖。圖31所示的液晶顯示裝置880以IPS模式驅動。
在圖31中，用作掃描線的導電膜813在圖式中的左右方向上延伸地設置。用作信號線的導電膜821a以具有其一部分彎曲的V字形狀的方式在與掃描線大致正交的方向(圖式中的上下方向)上延伸地設置。用作掃描線的導電膜813與閘極驅動器874電連接，而用作信號線的導電膜821a與源極驅動器876電連接(參照圖27A)。
電晶體852設置在掃描線和信號線的交叉部附近。電晶體852由用作閘極電極的導電膜813、閘極絕緣膜(在圖31中未圖示)、形成在閘極絕緣膜上的形成有通道區域的氧化物半導體膜808以及用作源極電極和汲極電極的導電膜821a及821b構成。導電膜813不僅是被用 作掃描線，而且是其中與氧化物半導體膜808重疊的區域被用作電晶體852的閘極電極。導電膜821a不僅是被用作信號線，而且是其中與氧化物半導體膜808重疊的區域被用作電晶體852的源極電極或汲極電極。在圖31所示的俯視圖中，掃描線的端部位於氧化物半導體膜808的端部的外側。由此，掃描線被用作阻擋來自背光等光源的光的遮光膜。其結果是，電晶體所包括的氧化物半導體膜808不被照射光，從而電晶體的電特性的變動可以得到抑制。
導電膜821b與用作像素電極的氧化物半導體膜819a電連接。將氧化物半導體膜819a形成為梳齒狀。另外，在氧化物半導體膜819a上設置有絕緣膜(在圖31中未圖示)，在該絕緣膜上設置有共用電極829。在俯視圖中，以與氧化物半導體膜819a咬合的方式將共用電極829形成為梳齒狀，以便共用電極829和氧化物半導體膜819a的一部分重疊。該共用電極829連接於在與掃描線平行或大致平行的方向上延伸的區域。因此，在液晶顯示裝置880所包括的多個像素中，共用電極829的電位都相等。氧化物半導體膜819a和共用電極829具有以沿著信號線(導電膜821a)的方式彎曲的V字形狀。
電容器855形成在氧化物半導體膜819a與共用電極829重疊的區域中。氧化物半導體膜819a及共用電極829具有透光性。也就是說，電容器855具有透光性。
接著，圖32示出沿著圖31的點劃線Q2-R2、點劃線S2-T2的剖面圖。圖32所示的電晶體852是通道蝕刻型電晶體。注意，沿著點劃線Q2-R2的截圖是通道長度方向上的電晶體852以及電容器855的剖面圖，沿著點劃線S2-T2的剖面圖是通道寬度方向上的電晶體852的剖面圖。另外，在圖31中，為了明確起見，省略被用作第二閘極電極的氧化物半導體膜819b。
圖32所示的電晶體852包括：基板811上的被用作閘極電極的導電膜813；形成在基板811及被用作閘極電極的導電膜813上的絕緣膜815；形成在絕緣膜815上的絕緣膜817；隔著絕緣膜815及絕緣膜817與被用作閘極電極的導電膜813重疊的氧化物半導體膜808；與氧化物半導體膜808接觸且被用作源極電極及汲極電極的導電膜821a、821b；氧化物半導體膜808、被用作源極電極及汲極電極的導電膜821a、821b上的絕緣膜823、825；絕緣膜825上的被用作第二閘極電極的氧化物半導體膜819b；以及絕緣膜825及氧化物半導體膜819b上的絕緣膜827。
氧化物半導體膜819a形成在絕緣膜825上。氧化物半導體膜819a藉由形成在絕緣膜823、絕緣膜825中的開口部與被用作源極電極及汲極電極的導電膜821a、821b中的一個，在此導電膜821b電連接。在絕緣膜825及氧化物半導體膜819a上形成有絕緣膜827。另外，共用電極829形成在絕緣膜827上。
將氧化物半導體膜819a、絕緣膜827及共用電極829重疊的區域用作電容器855。
在圖31及圖32所示的液晶顯示裝置中，藉由使氧化物半導體膜819a和共用電極829的各端部附近重疊，形成像素所包括的電容器。藉由採用這種結構，在大型液晶顯示裝置中，可以形成不是過大而是適當的大小的電容器。
另外，如圖33所示，共用電極829也可以設置在絕緣膜827上的絕緣膜828上。
另外，如圖34及圖35所示，氧化物半導體膜819a和共用電極829也可以不重疊。根據顯示裝置的解析度或對應驅動方法的電容器的大小，可以適當地決定氧化物半導體膜819a和共用電極829的位置關係。另外，圖35所示的顯示裝置所包括的共用電極829也可以設置在被用作平坦化膜的絕緣膜828上(參照圖36)。
在圖31及圖32所示的液晶顯示裝置中，氧化物半導體膜819a的在與信號線(導電膜821a)平行或大致平行的方向上延伸的區域的寬度(圖32中的d1)小於共用電極829的在與信號線平行或大致平行的方向上延伸的區域的寬度(圖32中的d2)，但是本發明的結構不侷限於此。如圖37及圖38所示，寬度d1也可以大於寬度d2。另外，寬度d1和寬度d2也可以相等。另外，在一個像素(例如，像素870d)中，氧化物半導體膜819a及/或共用電極829的在與信號線平行或大致平行的方向上延伸的多個 區域的寬度可以互不相同。
如圖39所示，也可以以只殘留絕緣膜828的與共用電極829重疊的區域的方式去除設置在絕緣膜827上的絕緣膜828。此時，可以將共用電極829用作遮罩對絕緣膜828進行蝕刻。可以抑制用作平坦化膜的絕緣膜828上的共用電極829的凹凸，絕緣膜828的從共用電極829的端部到絕緣膜827的側面形成得其坡度小。另外，如圖40所示，絕緣膜828的表面的與基板811平行的區域的一部分也可以不被共用電極829覆蓋。
如圖41及圖42所示，共用電極也可以設置在與氧化物半導體膜819a相同的膜上，亦即設置在絕緣膜825上。圖41及圖42所示的共用電極819c可以使用與氧化物半導體膜819a相同的材料且對相同的氧化物半導體膜進行加工來形成。
<3-5.垂直配向方式的液晶顯示裝置>
在本實施方式中，參照圖43及圖44對可以應用於本發明的一個實施方式的液晶顯示裝置並具有以垂直配向(VA：Vertical Alignment)模式工作的液晶元件的像素的結構進行說明。圖43是液晶顯示裝置所具有的像素的俯視圖，圖44是包括沿著圖43的切斷線A1-B1的剖面的側面圖。另外，圖45是液晶顯示裝置所具有的像素的等效電路圖。
VA型是指一種控制液晶顯示面板的液晶分子 的排列的方式。VA型液晶顯示裝置是在不被施加電壓時液晶分子在垂直於面板表面的方向上配向的方式。
下面，特別地，將像素(pixel)分成幾個區域(子像素)且使分子分別倒向不同方向。這稱為多域(multi domain)化或多域設計。在以下說明中，說明考慮到多域設計的液晶顯示裝置。
圖43的Z1是形成有像素電極624的基板600的俯視圖，Z3是形成有共用電極640的基板601的俯視圖，Z2是形成有像素電極624的基板600和形成有共用電極640的基板601相互重疊的狀態的俯視圖。
在基板600上形成有電晶體628和與其連接的像素電極624及電容器630。電晶體628的汲極電極618藉由形成在絕緣膜623及絕緣膜625中的開口633與像素電極624電連接。在像素電極624上設置有絕緣膜627。
作為電晶體628，可以適用在前面實施方式1中說明的電晶體。
電容器630包括作為第一電容佈線的電容佈線604上的佈線613、絕緣膜623、絕緣膜625、像素電極624。電容佈線604可以使用與電晶體628的閘極佈線615相同的材料同時形成。另外，佈線613可以使用與汲極電極618及佈線616相同的材料同時形成。
作為像素電極624，可以適用在實施方式1中說明的片電阻低的氧化物半導體膜。
像素電極624具有狹縫646。狹縫646是用來控制液晶的配向而設置的。
電晶體629、連接於電晶體629的像素電極626及電容器631可以分別與電晶體628、像素電極624及電容器630同樣地形成。電晶體628和電晶體629都連接到佈線616。佈線616在電晶體628及電晶體629中被用作源極電極。在本實施方式所示的液晶顯示面板的像素由像素電極624及像素電極626構成。像素電極624和像素電極626是子像素。
在基板601上形成有彩色膜636、共用電極640，並且在共用電極640上形成有結構體644。共用電極640具有狹縫647。在像素電極624上形成有配向膜648，並且在共用電極640及結構體644上也形成有配向膜645。在基板600和基板601之間形成有液晶層650。
形成在共用電極640中的狹縫647和結構體644具有控制液晶的配向的功能。
當對形成有狹縫646的像素電極624施加電壓時，在狹縫646附近會產生電場應變(傾斜電場)。藉由將該狹縫646與基板601一側的結構體644及狹縫647以互相咬合的方式配置，有效地產生傾斜電場且控制液晶的配向，並根據各個位置使液晶配向的方向不同。就是說，藉由進行多域化來擴大液晶顯示面板的視角。另外，也可以在基板601一側設置結構體644和狹縫647中的一個。
圖44示出基板600和基板601重疊並且注入 有液晶的狀態。像素電極624、液晶層650與共用電極640重疊，因此形成液晶元件。
圖45示出上述像素結構的等效電路。電晶體628和電晶體629都連接到閘極佈線602和佈線616。在此情況下，藉由使電容佈線604和電容佈線605的電位不同，可以使液晶元件651的工作和液晶元件652的工作不同。就是說，藉由分別控制電容佈線604和電容佈線605的電位，精密地控制液晶的配向來擴大視角。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施方式4
在本實施方式中，使用圖46A至圖47B說明包括本發明的一個實施方式的半導體裝置的顯示裝置。在本實施方式中，對作為顯示裝置的顯示元件具有電致發光(EL)元件的結構進行具體的說明。
<4-1.顯示裝置>
圖46A所示的顯示裝置包括：具有顯示元件的像素的區域(以下稱為像素部502)；配置在像素部502外側並具有用來驅動像素的電路的電路部(以下稱為驅動電路部504)；具有保護元件的功能的電路(以下稱為保護電路506)；以及端子部507。此外，也可以不設置保護電路506。
驅動電路部504的一部分或全部與像素部502較佳為形成在同一基板上。由此，可以減少構件的數量或端子的數量。當驅動電路部504的一部分或全部與像素部502不形成在同一基板上時，驅動電路部504的一部分或全部可以藉由COG或TAB(Tape Automated Bonding：捲帶自動接合)安裝。
像素部502包括用來驅動配置為X行(X為2以上的自然數)Y列(Y為2以上的自然數)的多個顯示元件的電路(以下稱為像素電路501)，驅動電路部504包括輸出用來選擇像素的信號(掃描信號)的電路(以下稱為閘極驅動器504a)以及供應用來驅動像素中的顯示元件的信號(資料信號)的電路(以下稱為源極驅動器504b)等驅動電路。
閘極驅動器504a具有移位暫存器等。閘極驅動器504a藉由端子部507接收用來驅動移位暫存器的信號並輸出信號。例如，閘極驅動器504a被輸入起動脈衝信號、時脈信號等並輸出脈衝信號。閘極驅動器504a具有控制被供應掃描信號的佈線(以下稱為掃描線GL_1至GL_X)的電位的功能。另外，也可以設置多個閘極驅動器504a，並藉由多個閘極驅動器504a各別控制掃描線GL_1至GL_X。或者，閘極驅動器504a具有供應初始化信號的功能。但是，不侷限於此，閘極驅動器504a也可以供應其他信號。例如，如圖46A所示，閘極驅動器504a與控制發光元件的電位的佈線(以下，也稱為ANODE_1至ANODE_X)電連接。
源極驅動器504b具有移位暫存器等。源極驅動器504b藉由端子部507接收用來驅動移位暫存器的信號和從其中得出資料信號的信號(影像信號)。源極驅動器504b具有根據影像信號生成寫入到像素電路501的資料信號的功能。另外，源極驅動器504b具有響應於由於起動脈衝信號、時脈信號等的輸入產生的脈衝信號來控制資料信號的輸出的功能。另外，源極驅動器504b具有控制被供應資料信號的佈線(以下稱為資料線DL_1至DL_Y)的電位的功能。或者，源極驅動器504b具有供應初始化信號的功能。但是，不侷限於此，源極驅動器504b可以供應其他信號。
源極驅動器504b例如使用多個類比開關等來構成。源極驅動器504b藉由依次使多個類比開關開啟而可以輸出對影像信號進行時間分割所得到的信號作為資料信號。此外，也可以使用移位暫存器等構成源極驅動器504b。
脈衝信號及資料信號分別藉由被供應掃描信號的多個掃描線GL之一及被供應資料信號的多個資料線DL之一被輸入到多個像素電路501的每一個。另外，閘極驅動器504a控制多個像素電路501的每一個中的資料信號的寫入及保持。例如，脈衝信號藉由掃描線GL_m(m是X以下的自然數)從閘極驅動器504a被輸入到第m行第n列的像素電路501，資料信號根據掃描線GL_m的電位藉由資料線DL_n(n是Y以下的自然數)從源極驅動器 504b被輸入到第m行第n列的像素電路501。
圖46A所示的保護電路506例如連接於作為閘極驅動器504a和像素電路501之間的佈線的掃描線GL。或者，保護電路506連接於作為源極驅動器504b和像素電路501之間的佈線的資料線DL。或者，保護電路506可以連接於閘極驅動器504a和端子部507之間的佈線。或者，保護電路506可以連接於源極驅動器504b和端子部507之間的佈線。此外，端子部507是指設置有用來從外部的電路對顯示裝置輸入電源、控制信號及影像信號的端子的部分。
保護電路506是在對與其連接的佈線供應一定範圍之外的電位時使該佈線與其他佈線之間導通的電路。
如圖46A所示，藉由對像素部502和驅動電路部504設置保護電路506，可以提高顯示裝置對因ESD(Electro Static Discharge：靜電放電)等而產生的過電流的耐性。但是，保護電路506的結構不侷限於此，例如，也可以採用將閘極驅動器504a與保護電路506連接的結構或將源極驅動器504b與保護電路506連接的結構。或者，也可以採用將端子部507與保護電路506連接的結構。
另外，雖然在圖46A中示出由閘極驅動器504a和源極驅動器504b形成驅動電路部504的例子，但不侷限於此。例如，也可以只形成閘極驅動器504a並安 裝形成有另外準備的源極驅動電路的基板(例如，由單晶半導體膜或多晶半導體膜形成的驅動電路基板)。
<4-2.像素電路的結構例子>
另外，圖46A所示的多個像素電路501例如可以採用圖46B所示的結構。
圖46B所示的像素電路501包括電晶體552、電晶體554、電容器562以及發光元件572。可以將前面的實施方式所示的電晶體適用於電晶體552和電晶體554中的一個或兩個。
電晶體552的源極電極和汲極電極中的一個與被供應有資料信號的佈線(以下，稱為資料線DL_n)電連接。並且，電晶體552的閘極電極與被供應有閘極信號的佈線(以下，稱為掃描線GL_m)電連接。
電晶體552具有藉由被開啟或關閉而控制資料信號的寫入的功能。
電容器562的一對電極中的一個電極與電晶體552的源極電極和汲極電極中的另一個電連接。另外，電容器562的一對電極中的另一個電極與電晶體554的第二閘極電極(也稱為背閘極)電連接。電容器562具有儲存被寫入的資料的儲存電容器的功能。
電晶體554的源極電極和汲極電極中的另一個與陽極線(ANODE_m)電連接。
發光元件572的陽極和陰極中的一個與電晶 體554的源極電極和汲極電極中的另一個，發光元件572的陽極和陰極中的另一個與陰極線(CATHODE)電連接。另外，發光元件572的陽極和陰極中的一個與電容器562的一對電極的另一個電連接。
作為發光元件572，例如可以使用有機EL元件。注意，發光元件572不侷限於此，也可以利用使用無極材料的無極EL元件。
在包括圖46B所示的像素電路501的顯示裝置中，藉由圖46A所示的閘極驅動器504a依次選擇各行的像素電路501，並使電晶體552開啟而寫入資料信號。
當電晶體552被關閉時，被寫入資料的像素電路501成為保持狀態。藉由按行依次進行上述步驟，可以顯示影像。並且，流在電晶體554的源極電極與汲極電極之間的電流量根據被寫入的資料信號的電位被控制，發光元件572以對應於流動的電流量的亮度發光。藉由按行依次進行上述步驟，可以顯示影像。
另外，在本實施方式中，雖然作為顯示裝置的顯示元件的例子示出了包括發光元件572的結構，但不侷限於此，顯示裝置也可以包括各種各樣的元件。
上述顯示裝置除了上述液晶元件以外，例如包括LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流而發光的電晶體)、電子發射元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示器(PDP)、使用微機電系統(MEMS)的顯示元件、數位微鏡裝置 (DMD)、數位微快門(DMS)、MIRASOL(在日本註冊的商標)、IMOD(干涉測量調節)元件、快門方式的MEMS顯示元件、光干涉方式的MEMS顯示元件、電潤濕(electrowetting)元件、壓電陶瓷顯示器和使用碳奈米管的顯示元件等中的至少一個。除此之外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用變化的顯示媒體。作為使用電子發射元件的顯示裝置的例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的例子，有液晶顯示器(透射式液晶顯示器、半透射式液晶顯示器、反射式液晶顯示器、直觀式液晶顯示器、投射式液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。注意，當實現半透射式液晶顯示器或反射式液晶顯示器時，使像素電極的一部分或全部具有反射電極的功能，即可。例如，使像素電極的一部分或全部包含鋁、銀等，即可。此時，也可以將SRAM等記憶體電路設置在反射電極下。由此，可以進一步降低功耗。
此外，作為顯示裝置的顯示方式，可以採用逐行掃描方式或隔行掃描方式等。此外，作為當進行彩色顯示時在像素中控制的顏色要素，不侷限於RGB(R表示紅色，G表示綠色，B表示藍色)這三種顏色。例如，可以由R像素、G像素、B像素及W(白色)像素的四個像素構成。或者，如PenTile排列那樣，也可以由RGB中的兩個 顏色構成一個顏色要素，並根據顏色要素選擇不同的兩個顏色來構成。或者可以對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種以上的顏色。另外，各個顏色要素的點的顯示區域的大小可以不同。但是，所公開的發明不侷限於彩色顯示的顯示裝置，而也可以應用於黑白顯示的顯示裝置。
另外，在顯示裝置中，可以從背光(有機EL元件、無機EL元件、LED、螢光燈等)射出白色光(W)。此外，也可以在顯示裝置中設置彩色層(也稱為濾光片)。作為彩色層，例如可以適當地組合紅色(R)、綠色(G)、藍色(B)、黃色(Y)等而使用。藉由使用彩色層，可以與不使用彩色層的情況相比進一步提高顏色再現性。此時，也可以藉由設置包括彩色層的區域和不包括彩色層的區域，將不包括彩色層的區域中的白色光直接用於顯示。藉由部分地設置不包括彩色層的區域，在顯示明亮的影像時，有時可以減少彩色層所引起的亮度降低而減少功耗兩成至三成左右。但是，在使用有機EL元件或無機EL元件等自發光元件進行全彩色顯示時，也可以從具有各發光顏色的元件發射R、G、B、Y、白色(W)。藉由使用自發光元件，有時與使用彩色層的情況相比進一步減少功耗。
<4-3.顯示裝置的像素的結構例子>
在此，參照圖47A及圖47B對具有圖46B所示的像素電路的顯示裝置的一個例子進行說明。圖47A是顯示裝 置的像素部的俯視圖，圖47B是沿著圖47A的點劃線X1-X2的剖面圖。注意，在圖47A所示的俯視圖中，為了簡化起見，省略組件的一部分。
圖47A和圖47B所示的顯示裝置包括：基板702上的被用作第一閘極電極的導電膜704：導電膜704上的絕緣膜706、707；絕緣膜707上的氧化物半導體膜708；絕緣膜707及氧化物半導體膜708上的被用作源極電極及汲極電極的導電膜712a、712b；絕緣膜707上的導電膜712c；覆蓋氧化物半導體膜708、導電膜712a、712b及712c的絕緣膜714、716；絕緣膜716上的被用作第二閘極電極的氧化物半導體膜720；絕緣膜716及氧化物半導體膜720上的絕緣膜718；絕緣膜718上的被用作平坦化絕緣膜的絕緣膜722；絕緣膜722上的被用作像素電極的導電膜724a、724b；具有抑制導電膜724a與導電膜724b之間的電連接的功能的結構體726；導電膜724a、724b及結構體726上的EL層728；以及EL層728上的導電膜730。
導電膜712c藉由形成在絕緣膜706、707中的開口部752c與導電膜704電連接。另外，被用作第二閘極電極的氧化物半導體膜720藉由形成在絕緣膜714、716中的開口部752a與導電膜712b電連接。另外，導電膜724a藉由形成在絕緣膜714、716、718、722中的開口部752b與導電膜712b電連接。
另外，由被用作像素電極的導電膜724a、EL 層728及導電膜730構成發光元件572。EL層728可以藉由濺射法、蒸鍍法(包括真空蒸鍍法)、印刷法(例如，凸版印刷、凹版印刷、照相凹版印刷、平板印刷及孔版印刷等)、噴墨法及塗佈法等形成。
如圖46B、圖47A及圖47B所示，藉由顯示裝置的像素包括兩個電晶體及一個電容器，可以減少佈線數量。例如，如圖46B及圖47A所示，可以使像素具有閘極線、資料線及陽極線。藉由具有上述結構，可以提高顯示裝置的像素的開口率。另外，藉由減少佈線數量，可以不容易發生所鄰接的佈線之間的短路，從而可以提供一種高良率的顯示裝置。
本實施方式所示的結構可以與其他實施方式或實施例所示的結構適當地組合而實施。
實施方式5
在本實施方式中，參照圖48A至圖53說明包括本發明的一個實施方式的半導體裝置的顯示裝置以及在該顯示裝置安裝輸入裝置的電子裝置。
<5-1.觸控面板>
注意，在本實施方式中，作為電子裝置的一個例子，對組合顯示裝置與輸入裝置而成的觸控面板2000進行說明。另外，作為輸入裝置的一個例子，對使用觸控感測器的情況進行說明。
圖48A及圖48B是觸控面板2000的透視圖。在圖48A及圖48B中，為了明確起見，示出觸控面板2000的典型的組件。
觸控面板2000包括顯示裝置2501及觸控感測器2595(參照圖48B)。此外，觸控面板2000包括基板2510、基板2570以及基板2590。另外，基板2510、基板2570以及基板2590都具有撓性。注意，基板2510、基板2570和基板2590中的任一個或全部可以不具有撓性。
顯示裝置2501包括基板2510上的多個像素以及能夠向該像素供應信號的多個佈線2511。多個佈線2511被引導在基板2510的外周部，其一部分構成端子2519。端子2519與FPC2509(1)電連接。
基板2590包括觸控感測器2595以及與觸控感測器2595電連接的多個佈線2598。多個佈線2598被引導在基板2590的外周部，其一部分構成端子。並且，該端子與FPC2509(2)電連接。另外，為了明確起見，在圖48B中以實線示出設置在基板2590的背面一側(與基板2510相對的面一側)的觸控感測器2595的電極以及佈線等。
作為觸控感測器2595，例如可以適用電容式觸控感測器。作為電容式觸控感測器，可以舉出表面型電容式觸控感測器、投影型電容式觸控感測器等。
作為投影型電容式觸控感測器，主要根據驅動方法的不同而分為自電容式觸控感測器、互電容式等觸 控感測器。當採用互電容式觸控感測器時，可以同時檢測出多個點，所以是較佳的。
注意，圖48B所示的觸控感測器2595是採用了投影型電容式觸控感測器的結構。
另外，觸控感測器2595可以適用可檢測出手指等檢測物件的靠近或接觸的各種感測器。
投影型電容式觸控感測器2595包括電極2591及電極2592。電極2591電連接於多個佈線2598之中的任何一個，而電極2592電連接於多個佈線2598之中的任何其他一個。
如圖48A及圖48B所示，電極2592具有在一個方向上配置的多個四邊形在角部相互連接的形狀。
電極2591是四邊形且在與電極2592延伸的方向交叉的方向上反復地配置。
佈線2594與其間夾著電極2592的兩個電極2591電連接。此時，電極2592與佈線2594的交叉部的面積較佳為儘可能小。由此，可以減少沒有設置電極的區域的面積，從而可以降低穿透率的偏差。其結果，可以降低透過觸控感測器2595的光的亮度的偏差。
注意，電極2591及電極2592的形狀不侷限於此，可以具有各種形狀。例如，也可以採用如下結構：將多個電極2591配置為其間儘量沒有間隙，並隔著絕緣層間隔開地設置多個電極2592，以形成不重疊於電極2591的區域。此時，藉由在相鄰的兩個電極2592之間設 置與這些電極電絕緣的虛擬電極，可以減少穿透率不同的區域的面積，所以是較佳的。
注意，作為電極2591、電極2592、佈線2598等導電膜的材料，亦即為構成觸控面板的佈線及電極的材料，可以舉出含有氧化銦、氧化錫或氧化鋅等的透明導電膜(例如，ITO膜等)。另外，作為可用於構成觸控面板的佈線及電極的材料，例如較佳為使用低電阻材料。例如，可以使用銀、銅、鋁、碳奈米管、石墨烯、鹵化金屬(鹵化銀等)等。並且，也可以使用由多個極細(例如，直徑為幾nm)的導電體構成的金屬奈米線。或者，也可以使用使導電體為網狀的金屬網格(metal mesh)。例如，可以使用Ag奈米線、Cu奈米線、Al奈米線、Ag網格、Cu網格以及Al網格等。例如，在將Ag奈米線用於構成觸控面板的佈線及電極的情況下，可見光穿透率可以為89%以上，片電阻值可以為40Ω/cm2以上且100Ω/cm2以下。此外，作為可用於上述構成觸控面板的佈線及電極的材料的例子舉出的金屬奈米線、金屬網格、碳奈米管、石墨烯等具有較高的可見光穿透率，所以可以用作用於顯示元件的電極(例如，像素電極或共用電極等)。
<5-2.顯示裝置>
接著，參照圖49A和圖49B說明顯示裝置2501的詳細內容。圖49A和圖49B是沿著圖48B所示的點劃線X1-X2切斷的剖面圖。
顯示裝置2501包括多個配置為矩陣狀的像素。該像素包括顯示元件以及驅動該顯示元件的像素電路。
[作為顯示元件使用EL元件的結構]
首先，參照圖49A對作為顯示元件使用EL元件的結構進行說明。注意，在以下說明中，示出使用發射白色光的EL元件的情況，但是EL元件不侷限於此。例如，可以以相鄰的像素分別射出不同的顏色的光的方式使用發光顏色不同的EL元件。
作為基板2510及基板2570，例如，可以適當地使用水蒸氣穿透率為10-5g/(m2．day)以下，較佳為10-6g/(m2．day)以下的具有撓性的材料。或者，較佳為將其熱膨脹率大致相同的材料用於基板2510及基板2570。例如，線性膨脹係數較佳為1×10-3/K以下，更佳為5×10-5/K以下，進一步較佳為1×10-5/K以下。
注意，基板2510是疊層體，其中包括防止雜質擴散到EL元件的絕緣層2510a、撓性基板2510b以及貼合絕緣層2510a與撓性基板2510b的黏合層2510c。另外，基板2570是疊層體，其中包括防止雜質擴散到EL元件的絕緣層2570a、撓性基板2570b以及貼合絕緣層2570a與撓性基板2570b的黏合層2570c。
黏合層2510c及黏合層2570c例如可以使用包含聚酯、聚烯烴、聚醯胺(尼龍、芳族聚醯胺等)、聚醯 亞胺、聚碳酸酯、丙烯酸樹脂、聚氨酯、環氧樹脂或具有矽氧烷鍵合的樹脂的材料。
此外，在基板2510與基板2570之間包括密封層2560。密封層2560較佳為具有比空氣大的折射率。此外，如圖49A所示，當在密封層2560一側提取光時，密封層2560可以兼作光學元件。
另外，可以在密封層2560的外周部形成密封材料。藉由使用該密封材料，可以在由基板2510、基板2570、密封層2560及密封材料圍繞的區域中配置EL元件2550。注意，作為密封層2560，可以填充惰性氣體(氮或氬等)。此外，可以在該惰性氣體內設置乾燥劑而吸收水分等。另外，作為上述密封材料，例如較佳為使用環氧類樹脂或玻璃粉。此外，作為用於密封材料的材料，較佳為使用不使水分或氧透過的材料。
另外，圖49A所示的顯示裝置2501包括像素2505。此外，像素2505包括發光模組2580、EL元件2550以及可以向該EL元件2550供應電力的電晶體2502t。注意，電晶體2502t被用作像素電路的一部分。
此外，發光模組2580包括EL元件2550以及彩色層2567。另外，EL元件2550包括下部電極、上部電極以及下部電極與上部電極之間的EL層。
另外，在密封層2560被設置於提取光一側的情況下，密封層2560接觸於EL元件2550及彩色層2567。
彩色層2567位於與EL元件2550重疊的位置。由此，EL元件2550所發射的光的一部分透過彩色層2567，而向圖49A中的箭頭所示的方向上被射出到發光模組2580的外部。
此外，在顯示裝置2501中，在發射光的方向上設置遮光層2568。遮光層2568以圍繞彩色層2567的方式設置。
彩色層2567具有使特定波長區的光透過的功能即可，例如，可以使用使紅色波長區的光透過的濾色片、使綠色波長區的光透過的濾色片、使藍色波長區的光透過的濾色片以及使黃色波長區的光透過的濾色片等。每個濾色片可以藉由印刷法、噴墨法、利用光微影技術的蝕刻法等並使用各種材料形成。
另外，在顯示裝置2501中設置有絕緣層2521。絕緣層2521覆蓋電晶體2502t等。此外，絕緣層2521具有使起因於像素電路的凹凸平坦的功能。另外，可以使絕緣層2521具有抑制雜質擴散的功能。由此，能夠抑制由於雜質擴散而電晶體2502t等的可靠性降低。
此外，EL元件2550被形成於絕緣層2521的上方。另外，以與EL元件2550所包括的下部電極的端部重疊的方式設置分隔壁2528。此外，可以在分隔壁2528上形成控制基板2510與基板2570的間隔的間隔物。
另外，掃描線驅動電路2504包括電晶體2503t及電容器2503c。注意，可以將驅動電路與像素電 路經同一製程形成在同一基板上。
另外，在基板2510上設置有能夠供應信號的佈線2511。此外，在佈線2511上設置有端子2519。另外，FPC2509(1)電連接到端子2519。此外，FPC2509(1)具有供應視訊信號、時脈信號、啟動信號、重設信號等的功能。另外，FPC2509(1)也可以安裝有印刷線路板(PWB)。
注意，將前面的實施方式所示的電晶體適用作電晶體2502t和/或電晶體2503t，即可。在本實施方式中使用的電晶體包括被高度純化且其結晶性高的氧化物半導體膜。該電晶體可以降低關閉狀態下的電流(關態電流)。因此，可以延長影像信號等電信號的保持時間，在開啟狀態下還可以延長寫入間隔。因此，可以降低更新工作的頻率，從而可以發揮抑制功耗的效果。此外，對更新工作的詳細內容在後面將進行說明。
另外，在本實施方式所使用的電晶體中，能夠得到較高的場效移動率，因此能夠進行高速驅動。例如，藉由將這種能夠進行高速驅動的電晶體用於顯示裝置2501，可以在同一基板上形成像素電路的切換電晶體和用於驅動電路的驅動電晶體。亦即，因為作為驅動電路不需要另行使用由矽晶圓等形成的半導體裝置，所以可以減少半導體裝置的部件數。另外，藉由在像素電路中也使用能夠進行高速驅動的電晶體，能夠提供品質高的影像。
[作為顯示元件使用液晶元件的結構]
接著，參照圖49B對作為顯示元件使用液晶元件的結構進行說明。注意，在以下說明中，說明反射外部光而進行顯示的反射型液晶顯示裝置，但是液晶顯示裝置不侷限於此。例如，也可以設置光源(背光、側光等)而構成透射型液晶顯示裝置或者半透型液晶顯示裝置。
圖49B所示的顯示裝置2501與圖49A所示的顯示裝置2501的不同之處是如下。其他結構與圖49A所示的顯示裝置2501是同樣的。
圖49B所示的顯示裝置2501的像素2505包括液晶元件2551以及能夠向液晶元件2551供應電力的電晶體2502t。
另外，液晶元件2551包括下部電極(還稱為像素電極)、上部電極以及下部電極與上部電極之間的液晶層2529。可以藉由對下部電極與上部電極之間施加電壓而改變液晶元件2551中的液晶層2529的配向狀態。此外，在液晶層2529中設置有間隔物2530a以及間隔物2530b。另外，雖然在圖49B中未圖示，但可以在上部電極和下部電極的與液晶層2529接觸的一側的表面設置配向膜。
作為液晶層2529，可以使用熱致液晶、低分子液晶、高分子液晶、聚合物分散液晶、鐵電液晶、反鐵電液晶等。這些液晶材料根據條件呈現出膽固醇相、層列相、立方相、手性向列相、各向同性相等。另外，在採用橫向電場型液晶顯示裝置的情況下，也可以使用不需要配 向膜的呈現藍相的液晶。當使用呈現藍相的液晶時，可以不設置配向膜，由此也不需要摩擦處理。因此，能夠防止由於摩擦處理引起的靜電破壞，從而能夠降低製程中的液晶顯示裝置的不良和損壞。
間隔物2530a、2530b可以對絕緣膜選擇性地進行蝕刻來得到。間隔物2530a、2530b是用來控制基板2510與基板2570之間的距離(單元間隙)而設置的。注意，間隔物2530a、2530b的尺寸可以互不相同，並且，間隔物2530a、2530b較佳為具有柱狀或球狀。此外，在圖49B中，雖然示出將間隔物2530a、2530b設置於基板2570一側的結構，但不侷限於此，可以在基板2510一側設置。
另外，液晶元件2551的上部電極被設置於基板2570一側。此外，該上部電極與彩色層2567及遮光層2568之間設置有絕緣層2531。絕緣層2531具有使起因於彩色層2567及遮光層2568的凹凸平坦的功能。作為絕緣層2531，例如可以使用有機樹脂膜。此外，液晶元件2551的下部電極具有反射電極的功能。圖49B所示的顯示裝置2501是反射型液晶顯示裝置，其中藉由在下部電極反射外部光並使該光經過彩色層2567而進行顯示。注意，在構成透射型液晶顯示裝置的情況下，作為下部電極設置透明電極。
另外，圖49B所示的顯示裝置2501包括絕緣層2522。絕緣層2522覆蓋電晶體2502t等。注意，絕緣 層2522具有使起因於像素電路的凹凸平坦的功能以及在液晶元件的下部電極上形成凹凸的功能。由此，能夠在下部電極的表面上形成凹凸。因此，當外部光入射到下部電極時，可以使該光在下部電極的表面產生漫反射，從而可以提高可見度。注意，在構成透射型液晶顯示裝置的情況下，也可以不設置上述凹凸。
<5-3.觸控感測器>
接著，參照圖50說明觸控感測器2595的詳細內容。圖50是沿著圖48B所示的點劃線X3-X4切斷的剖面圖。
觸控感測器2595包括：在基板2590上配置為交錯形狀的電極2591及電極2592；覆蓋電極2591及電極2592的絕緣層2593；以及使相鄰的電極2591電連接的佈線2594。
電極2591及電極2592使用具有透光性的導電材料形成。作為具有透光性的導電材料，可以使用氧化銦、銦錫氧化物、銦鋅氧化物、氧化鋅、添加有鎵的氧化鋅等導電氧化物。此外，還可以使用含有石墨烯的膜。含有石墨烯的膜例如可以藉由使包含氧化石墨烯的膜還原而形成。作為還原方法，可以舉出進行加熱的方法等。
例如，藉由濺射法將具有透光性的導電材料形成在基板2590上，然後藉由光微影法等各種圖案化技術去除無需的部分，由此可以形成電極2591及電極2592。
另外，作為用於絕緣層2593的材料，例如除了丙烯酸樹脂、環氧樹脂等樹脂、具有矽氧烷鍵的樹脂之外，還可以使用氧化矽、氧氮化矽、氧化鋁等無機絕緣材料。
另外，達到電極2591的開口設置在絕緣層2593中，並且佈線2594與相鄰的電極2591電連接。由於透光導電材料可以提高觸控面板的開口率，因此可以適用於佈線2594。另外，因為其導電性高於電極2591及電極2592的材料可以減少電阻，所以可以適用於佈線2594。
電極2592延在一個方向上，多個電極2592設置為條紋狀。此外，佈線2594以與電極2592交叉的方式設置。
夾著一個電極2592設置有一對電極2591。另外，佈線2594電連接一對電極2591。
另外，多個電極2591並不需要必須設置在與一個電極2592正交的方向上，也可以設置為形成大於0°且小於90°的角。
此外，一個佈線2598與電極2591或電極2592電連接。另外，將佈線2598的一部分用作端子。作為佈線2598，例如可以使用金屬材料諸如鋁、金、鉑、銀、鎳、鈦、鎢、鉻、鉬、鐵、鈷、銅或鈀等或者包含該金屬材料的合金材料。
另外，也可以藉由設置覆蓋絕緣層2593及佈 線2594的絕緣層，來保護觸控感測器2595。
此外，連接層2599電連接佈線2598與FPC2509(2)。
作為連接層2599，可以使用異方性導電膜(ACF：Anisotropic Conductive Film)或異方性導電膏(ACP：Anisotropic Conductive Paste)等。
<5-4.觸控面板>
接著，參照圖51A說明觸控面板2000的詳細內容。圖51A是沿著圖48A所示的點劃線X5-X6切斷的剖面圖。
圖51A所示的觸控面板2000是將圖48A所說明的顯示裝置2501與圖50所說明的觸控感測器2595貼合在一起的結構。
另外，圖51A所示的觸控面板2000除了圖49A所說明的結構之外還包括黏合層2597及抗反射層2569。
黏合層2597以與佈線2594接觸的方式設置。注意，黏合層2597以使觸控感測器2595重疊於顯示裝置2501的方式將基板2590貼合到基板2570。此外，黏合層2597較佳為具有透光性。另外，作為黏合層2597，可以使用熱固性樹脂或紫外線硬化性樹脂。例如，可以使用丙烯酸類樹脂、氨酯類樹脂、環氧類樹脂或矽氧烷類樹脂。
抗反射層2569設置在重疊於像素的位置上。作為抗反射層2569，例如可以使用圓偏光板。
接著，參照圖51B對與圖51A所示的結構不同的結構的觸控面板進行說明。
圖51B是觸控面板2001的剖面圖。圖51B所示的觸控面板2001與圖51A所示的觸控面板2000的不同之處在於相對於顯示裝置2501的觸控感測器2595的位置。在這裡對不同的結構進行詳細的說明，而對可以使用同樣的結構的部分援用觸控面板2000的說明。
彩色層2567位於EL元件2550的下方。此外，圖51B所示的EL元件2550將光射出到設置有電晶體2502t的一側。由此，EL元件2550所發射的光的一部分透過彩色層2567，而向圖51B中的箭頭所示的方向被射出到發光模組2580的外部。
另外，觸控感測器2595被設置於顯示裝置2501的基板2510一側。
黏合層2597位於基板2510與基板2590之間，並將顯示裝置2501和觸控感測器2595貼合在一起。
如圖51A及圖51B所示，光可以從發光元件穿過基板2510和基板2570中的一個或兩個而射出。
<5-5.觸控面板的驅動方法>
接著，參照圖52A及圖52B對觸控面板的驅動方法的一個例子進行說明。
圖52A是示出互電容式觸控感測器的結構的方塊圖。在圖52A中，示出脈衝電壓輸出電路2601、電流檢測電路2602。另外，在圖52A中，以X1至X6的6個佈線表示被施加有脈衝電壓的電極2621，並以Y1至Y6的6個佈線表示檢測電流的變化的電極2622。此外，圖52A示出由於使電極2621與電極2622重疊而形成的電容器2603。注意，電極2621與電極2622的功能可以互相調換。
脈衝電壓輸出電路2601是用來依次將脈衝電壓施加到X1至X6的佈線的電路。藉由對X1至X6的佈線施加脈衝電壓，在形成電容器2603的電極2621與電極2622之間產生電場。藉由利用該產生於電極之間的電場由於被遮蔽等而使電容器2603的互電容產生變化，可以檢測出被檢測體的靠近或接觸。
電流檢測電路2602是用來檢測電容器2603的互電容變化所引起的Y1至Y6的佈線的電流變化的電路。在Y1至Y6的佈線中，如果沒有被檢測體的靠近或接觸，所檢測的電流值則沒有變化，而另一方面，在由於所檢測的被檢測體的靠近或接觸而互電容減少的情況下，檢測到電流值減少的變化。另外，藉由積分電路等檢測電流即可。
接著，圖52B示出圖52A所示的互電容式觸控感測器中的輸入/輸出波形的時序圖。在圖52B中，在一個圖框期間進行各行列中的被檢測體的檢測。另外，在 圖52B中，示出沒有檢測出被檢測體(未觸摸)和檢測出被檢測體(觸摸)的兩種情況。此外，關於Y1至Y6的佈線，示出對應於所檢測出的電流值的電壓值的波形。
依次對X1至X6的佈線施加脈衝電壓，Y1至Y6的佈線的波形根據該脈衝電壓而變化。當不存在被檢測體的靠近或接觸時，Y1至Y6的波形根據X1至X6的佈線的電壓變化而產生變化。另一方面，在存在被檢測體靠近或接觸的部分的電流值減少，因而與其相應的電壓值的波形也產生變化。
如此，藉由檢測互電容的變化，可以檢測出被檢測體的靠近或接觸。
<5-6.感測器電路>
另外，作為觸控感測器，圖52A雖然示出在佈線的交叉部只設置電容器2603的無源方式觸控感測器的結構，但是也可以採用包括電晶體和電容器的有源方式觸控感測器。圖53示出有源方式觸控感測器所包括的感測器電路的一個例子。
圖53所示的感測器電路包括電容器2603、電晶體2611、電晶體2612及電晶體2613。
對電晶體2613的閘極施加信號G2，對源極和汲極中的一個施加電壓VRES，並且另一個與電容器2603的一個電極及電晶體2611的閘極電連接。電晶體2611的源極和汲極中的一個與電晶體2612的源極和汲極 中的一個電連接，對另一個施加電壓VSS。對電晶體2612的閘極施加信號G1，源極和汲極中的另一個與佈線ML電連接。對電容器2603的另一個電極施加電壓VSS。
接下來，對圖53所述的感測器電路的工作進行說明。首先，藉由作為信號G2施加使電晶體2613成為開啟狀態的電位，與電晶體2611的閘極連接的節點n被施加對應於電壓VRES的電位。接著，藉由作為信號G2施加使電晶體2613成為關閉狀態的電位，節點n的電位被保持。
接著，由於手指等被檢測體的靠近或接觸，電容器2603的互電容產生變化，而節點n的電位隨其從VRES變化。
在讀出工作中，對信號G1施加使電晶體2612成為開啟狀態的電位。流過電晶體2611的電流，亦即流過佈線ML的電流根據節點n的電位而產生變化。藉由檢測該電流，可以檢測出被檢測體的靠近或接觸。
可以將前面的實施方式所示的電晶體適用作電晶體2611、電晶體2612及電晶體2613。尤其是藉由將前面的實施方式所示的電晶體用作電晶體2613，能夠長期間保持節點n的電位，由此可以減少對節點n再次供應VRES的工作(更新工作)的頻率。
本實施方式所示的結構可以與其他實施方式或實施例所示的結構適當地組合而實施。
實施方式6
在本實施方式中，參照圖54A至圖57E對包括本發明的一個實施方式的半導體裝置的顯示裝置及該顯示裝置的驅動方法進行說明。
本發明的一個實施方式的顯示裝置也可以包括資訊處理部、運算部、記憶部、顯示部及輸入部等。
在本發明的一個實施方式的顯示裝置中，在連續地顯示同一影像(靜態影像)的情況下，藉由降低寫入同一影像的信號(也稱為更新)的次數，可以降低功耗。注意，將進行更新的頻率也稱為更新速率(也稱為掃描頻率、垂直同步頻率)。下面，對藉由降低更新速率來減少眼睛疲勞的顯示裝置進行說明。
眼睛疲勞被大致分為兩種，亦即神經疲勞和肌肉疲勞。神經疲勞是指由於長時間連續觀看顯示裝置的發光、閃爍畫面，該亮度刺激視網膜、視神經、腦子而引起的疲勞。肌肉疲勞是指由於過度使用在調節焦點時使用的睫狀肌而引起的疲勞。
圖54A是示出習知的顯示裝置的顯示的示意圖。如圖54A所示，在習知的顯示裝置中，在每一秒內進行60次的影像改寫。長時間連續觀看這種畫面，恐怕會刺激使用者的視網膜、視神經、腦子而引起眼睛疲勞。
在本發明的一個實施方式的顯示裝置中，將使用氧化物半導體的電晶體，例如使用CAAC-OS的電晶體應用於顯示裝置的像素部。該電晶體的關態電流極小。 因此，即使降低顯示裝置的更新速率也可以保持顯示裝置的亮度。
也就是說，如圖54B所示，例如每隔5秒鐘進行1次的影像改寫即可，由此可以儘可能地在長時間觀看同一影像，這使得使用者所感到的影像閃爍減少。由此，可以減少對使用者的視網膜、視神經、腦子的刺激而減輕神經疲勞。
另外，如圖55A所示，在一個像素的尺寸大的情況下(例如，在解析度低於150ppi的情況下)，顯示裝置所顯示的文字變得模糊。長時間連續觀看顯示在顯示裝置上的模糊的文字，亦即連續處於即使睫狀肌不斷運動以調節焦點也不容易調節焦點的狀態，這恐怕會對眼睛造成負擔。
與此相反，如圖55B所示，在根據本發明的一個實施方式的顯示裝置中，因為一個像素的尺寸小而能夠進行高清晰顯示，所以可以實現細緻且流暢的顯示。由此，睫狀肌的焦點調節變得容易，而可以減輕使用者的肌肉疲勞。藉由將顯示裝置的解析度設定為150ppi以上，較佳為200ppi以上，進一步較佳為300ppi以上，可以有效地減輕使用者的肌肉疲勞。
注意，已在研討定量地測量眼睛疲勞的方法。例如，作為神經疲勞的評價指標，已知有臨界閃爍(融合)頻率(CFF：Critical Flicker(Fusion)Frequency)等。作為肌肉疲勞的評價指標，已知有調節時間及調節近點距 離等。
此外，作為評價眼睛疲勞的方法，已知有腦波測量、溫度圖法、眨眼次數的測量、淚液量的評價、瞳孔的收縮反應速度的評價及用來調查自覺症狀的問卷調查等。
例如，藉由採用上述各種方法，可以評價本發明的一個實施方式的顯示裝置的驅動方法。
<6.顯示裝置的驅動方法>
在此，參照圖56A至圖56E對本發明的一個實施方式的顯示裝置的驅動方法進行說明。
[影像資料的顯示例子]
下面，示出將包含兩個不同的影像資料的影像移動而顯示的例子。
圖56A示出在顯示部450上顯示視窗451，在該視窗451內顯示靜態影像的第一影像452a的例子。
此時，較佳為以第一更新速率進行顯示。可以將第一更新速率設定為1.16濸10-5Hz(大約每一天進行更新一次)以上且1Hz以下，或者2.78濸10-4Hz(大約每一小時進行更新一次)以上且0.5Hz以下，或者1.67濸10-2Hz(大約每一分鐘進行更新一次)以上且0.1Hz以下。
如此，藉由將第一更新速率設定為極小的值，來降低畫面的改寫頻率，由此可以實現實質上不發生 閃爍的顯示，更有效地減輕使用者的眼睛疲勞。
視窗451例如可以藉由執行影像顯示應用軟體來顯示，包括顯示影像的顯示區域。
另外，視窗451的下部具有用來切換所顯示的影像資料的按鈕453。使用者藉由進行選擇按鈕453的操作，可以向顯示裝置的資訊處理部供應移動影像的指令。
使用者的操作方法根據輸入單元決定即可。例如，在作為輸入單元使用重疊於顯示部450的觸控面板的情況下，可以進行用手指或觸控筆等觸摸按鈕453的操作或者滑動影像的手勢輸入操作。當使用手勢輸入或聲音輸入時，不需要必須顯示按鈕453。
當顯示裝置的資訊處理部接收移動影像的指令時，開始顯示在視窗451內的影像的移動(圖56B)。
當在圖56A中以第一更新速率進行顯示時，較佳為在移動影像之前將更新速率改為第二更新速率。第二更新速率是用來顯示動態影像而需要的值。例如，可以將第二更新速率設定為30Hz以上且960Hz以下，較佳為60Hz以上且960Hz以下，更佳為75Hz以上且960Hz以下，進一步較佳為120Hz以上且960Hz以下，更進一步較佳為240Hz以上且960Hz以下。
藉由將第二更新速率設定為高於第一更新速率的值，進一步可以流暢且自然地顯示動態影像。此外，也可以抑制改寫帶來的閃爍被使用者看到，而可以減輕使 用者的眼睛疲勞。
此時在視窗451內顯示的影像為第一影像452a與接下來要顯示的第二影像452b拼接在一起的影像。在視窗451內以使該拼接在一起的影像向一個方向(在此，向左)移動的方式顯示影像的一部分。
另外，在移動拼接在一起的影像的同時，將顯示在視窗451內的影像的亮度從初始狀態(圖56A)逐漸降低。
圖56C示出顯示在視窗451內的影像到達指定座標的狀態。此時，顯示在視窗451內的影像的亮度最低。
在圖56C中，指定座標為顯示第一影像452a的一半和第二影像452b的一半的座標，但是不侷限於此，較佳為採用使用者能自由地設定座標的結構。
例如，從影像的初始座標到指定座標的距離對從初始座標到最終座標的距離的比例大於0且小於1，即可。
另外，影像到達指定座標時的亮度也較佳為被使用者自由地設定。例如，可以將影像到達指定座標時的亮度對初始亮度的比例設定為0以上且小於1，較佳為0以上且0.8以下，更佳為0以上且0.5以下等。
接著，在視窗451內在移動拼接在一起的影像的同時逐漸提高亮度(圖56D)。
圖56E示出拼接在一起的影像的座標到達最 終座標的狀態。在視窗451內以與初始亮度相同的亮度僅顯示第二影像452b。
較佳為在影像的移動結束之後將更新速率從第二更新速率改為第一更新速率。
藉由進行上述顯示，即使使用者用眼睛追蹤影像的移動，該影像的亮度得到降低，所以也可以減輕使用者的眼睛疲勞。由此，藉由使用上述驅動方法，可以實現護眼顯示。
[文件資訊的顯示例子]
接著，說明將比顯示視窗的尺寸大的文件資訊捲動而顯示的例子。
圖57A示出在顯示部450上顯示視窗455，在該視窗455內顯示靜態影像的文件資訊456的一部分的例子。
此時，較佳為以上述第一更新速率進行顯示。
視窗455例如可以藉由執行文件顯示應用軟體、文件製作應用軟體等來顯示，包括顯示文件資訊的顯示區域。
文件資訊456的影像的縱向方向上的尺寸比視窗455的顯示區域大。因此，視窗455只顯示其一部分的區域。另外，如圖57A所示，視窗455也可以顯示示出文件資訊456中的位置的捲軸457。
當顯示裝置從輸入部接收移動影像的指令(在此，也稱為捲動指令)時，開始文件資訊456的移動(圖57B)。另外，逐漸降低所顯示的影像的亮度。
當在圖57A中以第一更新速率進行顯示時，較佳為在移動文件資訊456之前將更新速率改為第二更新速率。
在此，示出不僅降低顯示在視窗455內的影像的亮度，而且降低顯示在顯示部450上的整個影像的亮度的狀態。
圖57C示出文件資訊456的座標到達指定座標的狀態。此時，顯示在顯示部450上的整個影像的亮度最低。
接著，在視窗455內移動文件資訊456(圖57D)。此時，逐漸提高顯示在顯示部450上的整個影像的亮度。
圖57E示出文件資訊456的座標到達最終座標的狀態。在視窗455內以與初始亮度相同的亮度顯示文件資訊456的與初始區域不同的區域。
較佳為在文件資訊456的移動結束之後將更新速率改為第一更新速率。
藉由進行上述顯示，即使使用者用眼睛追蹤影像的移動，該影像的亮度得到降低，所以也可以減輕使用者的眼睛疲勞。由此，藉由使用上述驅動方法，可以實現護眼顯示。
尤其是，文件資訊等對比度高的顯示讓使用者的眼睛疲勞更明顯，因此將上述驅動方法應用於文件資訊的顯示是較佳的。
本實施方式可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式7
在本實施方式中，參照圖58至圖60B對包括本發明的一個實施方式的半導體裝置的顯示模組、電子裝置及顯示裝置進行說明。
<7-1.顯示模組>
圖58所示的顯示模組8000在上蓋8001與下蓋8002之間包括連接於FPC8003的觸控面板8004、連接於FPC8005的顯示面板8006、背光8007、框架8009、印刷電路板8010、電池8011。
例如可以將本發明的一個實施方式的氧化物半導體膜或半導體裝置用於顯示面板8006。
上蓋8001及下蓋8002可以根據觸控面板8004及顯示面板8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004能夠是電阻膜式觸控面板或電容式觸控面板，並且能夠被形成為與顯示面板8006重疊。此外，也可以使顯示面板8006的相對基板(密封基 板)具有觸控面板的功能。另外，也可以在顯示面板8006的各像素內設置光感測器，而形成光學觸控面板。
背光8007具有光源8008。注意，雖然在圖58中例示出在背光8007上配置光源8008的結構，但是不侷限於此。例如，可以在背光8007的端部設置光源8008，並使用光擴散板。當使用有機EL元件等自發光型發光元件時，或者當使用反射式面板等時，可以採用不設置背光8007的結構。
框架8009除了具有保護顯示面板8006的功能以外還具有用來遮斷因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010具有電源電路以及用來輸出視訊信號及時脈信號的信號處理電路。作為對電源電路供應電力的電源，既可以採用外部的商業電源，又可以採用另行設置的電池8011的電源。當使用商業電源時，可以省略電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
<7-2.電子裝置>
圖59A至圖59G是示出電子裝置的圖。這些電子裝置可以包括外殼9000、顯示部9001、揚聲器9003、操作鍵9005(包括電源開關或操作開關)、連接端子9006、感 測器9007(該感測器具有測量如下因素的功能：力、位移、位置、速度、加速度、角速度、轉速、距離、光、液、磁、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、輻射線、流量、濕度、傾斜度、振動、氣味或紅外線)、麥克風9008等。
圖59A至圖59G所示的電子裝置可以具有各種功能。例如，可以具有如下功能：將各種資訊(靜態影像、動態影像、文字影像等)顯示在顯示部上的功能；觸控面板的功能；顯示日曆、日期或時間等的功能；藉由利用各種軟體(程式)控制處理的功能；進行無線通訊的功能；藉由利用無線通訊功能來連接到各種電腦網路的功能；藉由利用無線通訊功能，進行各種資料的發送或接收的功能；讀出儲存在存儲介質中的程式或資料來將其顯示在顯示部上的功能；等。注意，圖59A至圖59G所示的電子裝置可具有的功能不侷限於上述功能，而可以具有各種功能。另外，雖然在圖59A至圖59G中未圖示，但是電子裝置可以包括多個顯示部。此外，也可以在該電子裝置中設置照相機等而使其具有如下功能：拍攝靜態影像的功能；拍攝動態影像的功能；將所拍攝的影像儲存在存儲介質(外部存儲介質或內置於照相機的存儲介質)中的功能；將所拍攝的影像顯示在顯示部上的功能；等。
下面，詳細地說明圖59A至圖59G所示的電子裝置。
圖59A是示出可攜式資訊終端9100的透視 圖。可攜式資訊終端9100所包括的顯示部9001具有撓性。因此，可以沿著所彎曲的外殼9000的彎曲面組裝顯示部9001。另外，顯示部9001具備觸控感測器，而可以用手指或觸控筆等觸控螢幕來進行操作。例如，藉由觸摸顯示於顯示部9001上的圖示，可以啟動應用程式。
圖59B是示出可攜式資訊終端9101的透視圖。可攜式資訊終端9101例如具有電話機、電子筆記本和資訊閱讀裝置等中的一種或多種的功能。明確而言，可以將其用作智慧手機。注意，揚聲器9003、連接端子9006、感測器9007等在可攜式資訊終端9101中未圖示，但可以設置在與圖59A所示的可攜式資訊終端9100同樣的位置上。另外，可攜式資訊終端9101可以將文字或影像資訊顯示在其多個面上。例如，可以將三個操作按鈕9050(還稱為操作圖示或只稱為圖示)顯示在顯示部9001的一個面上。另外，可以將由虛線矩形表示的資訊9051顯示在顯示部9001的另一個面上。此外，作為資訊9051的例子，可以舉出提示收到來自電子郵件、SNS(Social Networking Services：社交網路服務)或電話等的資訊的顯示；電子郵件或SNS等的標題；電子郵件或SNS等的發送者姓名；日期；時間；電量；以及天線接收強度等。或者，可以在顯示有資訊9051的位置上顯示操作按鈕9050等代替資訊9051。
圖59C是示出可攜式資訊終端9102的透視圖。可攜式資訊終端9102具有將資訊顯示在顯示部9001 的三個以上的面上的功能。在此，示出資訊9052、資訊9053、資訊9054分別顯示於不同的面上的例子。例如，可攜式資訊終端9102的使用者能夠在將可攜式資訊終端9102放在上衣口袋裡的狀態下確認其顯示(這裡是資訊9053)。明確而言，將打來電話的人的電話號碼或姓名等顯示在能夠從可攜式資訊終端9102的上方觀看這些資訊的位置。使用者可以確認到該顯示而無需從口袋裡拿出可攜式資訊終端9102，由此能夠判斷是否接電話。
圖59D是示出手錶型可攜式資訊終端9200的透視圖。可攜式資訊終端9200可以執行行動電話、電子郵件、文章的閱讀及編輯、音樂播放、網路通信、電腦遊戲等各種應用程式。此外，顯示部9001的顯示面被彎曲，能夠在所彎曲的顯示面上進行顯示。另外，可攜式資訊終端9200可以進行被通信標準化的近距離無線通訊。例如，藉由與可進行無線通訊的耳麥相互通信，可以進行免提通話。此外，可攜式資訊終端9200包括連接端子9006，可以藉由連接器直接與其他資訊終端進行資料的交換。另外，也可以藉由連接端子9006進行充電。此外，充電工作也可以利用無線供電進行，而不藉由連接端子9006。
圖59E至圖59G是示出能夠折疊的可攜式資訊終端9201的透視圖。另外，圖59E是展開狀態的可攜式資訊終端9201的透視圖，圖59F是從展開狀態和折疊狀態中的一個狀態變為另一個狀態的中途的狀態的可攜式 資訊終端9201的透視圖，圖59G是折疊狀態的可攜式資訊終端9201的透視圖。可攜式資訊終端9201在折疊狀態下可攜性好，在展開狀態下因為具有無縫拼接的較大的顯示區域而其顯示的一覽性強。可攜式資訊終端9201所包括的顯示部9001由鉸鏈9055所連接的三個外殼9000來支撐。藉由鉸鏈9055使兩個外殼9000之間彎折，可以從可攜式資訊終端9201的展開狀態可逆性地變為折疊狀態。例如，可以以1mm以上且150mm以下的曲率半徑使可攜式資訊終端9201彎曲。
圖60A和圖60B是包括多個顯示面板的顯示裝置的透視圖。圖60A是多個顯示面板被捲繞時的透視圖，圖60B是展開多個顯示面板時的透視圖。
圖60A和圖60B所示的顯示裝置9500包括多個顯示面板9501、軸部9511、軸承部9512。多個顯示面板9501都包括顯示區域9502、具有透光性的區域9503。
多個顯示面板9501具有撓性。以其一部分互相重疊的方式設置相鄰的兩個顯示面板9501。例如，可以重疊相鄰的兩個顯示面板9501的各具有透光性的區域9503。藉由使用多個顯示面板9501，可以實現螢幕大的顯示裝置。另外，根據使用情況可以捲繞顯示面板9501，所以可以實現通用性高的顯示裝置。
圖60A和圖60B示出相鄰的顯示面板9501的顯示區域9502彼此分開的情況，但是不侷限於此，例如，也可以藉由沒有間隙地重疊相鄰的顯示面板9501的 顯示區域9502，實現連續的顯示區域9502。
本實施方式所示的電子裝置包括用來顯示某些資訊的顯示部。注意，本發明的一個實施方式的半導體裝置也可以應用於不包括顯示部的電子裝置。另外，雖然在本實施方式中示出了電子裝置的顯示部具有撓性且可以在彎曲的顯示面上進行顯示的結構或能夠使其顯示部折疊的結構，但不侷限於此，也可以採用不具有撓性且在平面部上進行顯示的結構。
本實施方式所示的結構可以與其他實施方式所示的結構適當地組合而使用。
實施方式8
在本實施方式中，使用圖61對可用於本發明的一個實施方式的顯示模組的製造的沉積裝置進行說明。
圖61是說明可用於本發明的一個實施方式的顯示模組的製造的沉積裝置3000的圖。沉積裝置3000是成批式(batch-type)ALD裝置的一個例子。
<8-1.沉積裝置的結構例子>
本實施方式中說明的沉積裝置3000包括沉積室3180及與沉積室3180連接的控制部3182(參照圖61)。
控制部3182包括提供控制信號的控制裝置(未圖示)以及被提供控制信號的流量控制器3182a、流量控制器3182b及流量控制器3182c。例如，可以將高速閥 用於流量控制器。明確而言，藉由使用ALD用閥等可以精密地控制流量。另外，還包括流量控制器及控制管道溫度的加熱機構3182h。
流量控制器3182a被供應控制信號、第一原料及惰性氣體，並能夠根據控制信號供應第一原料或惰性氣體。
流量控制器3182b被供應控制信號、第二原料及惰性氣體，並能夠根據控制信號供應第二原料或惰性氣體。
流量控制器3182c被供應控制信號，並能夠根據控制信號連接到排氣裝置3185。
[原料供應部]
另外，原料供應部3181a能夠供應第一原料，並與第一流量控制器3182a連接。
原料供應部3181b能夠供應第二原料，並與第二流量控制器3182b連接。
可以將汽化器或加熱單元等用於原料供應部。由此，可以由固體原料或液體原料生成氣體原料。
另外，原料供應部不侷限於兩個，也可以具有三個以上的原料供應部。
[原料]
第一原料可以使用各種物質。例如，可以將揮發性有 機金屬化合物、金屬醇鹽等用於第一原料。可以將與第一原料起反應的各種物質用於第二原料。例如，可以將有助於氧化反應的物質、有助於還原反應的物質、有助於付加反應的物質、有助於分解反應的物質或有助於水解反應的物質等用於第二原料。
另外，可以使用自由基等。例如，可以將原料供應給電漿源而使用電漿等。明確而言，可以使用氧自由基、氮自由基等。
另外，與第一原料組合使用的第二原料較佳為使用在接近室溫的溫度起反應的原料。例如，較佳為使用反應溫度為室溫以上且200℃以下，更佳為50℃以上且150℃以下的原料。
[排氣裝置]
排氣裝置3185具有排氣功能並與第三流量控制器3182c連接。另外，可以在排出口3184與第三流量控制器3182c之間設置捕捉排出物質的阱。另外，利用去除裝置去除排出的氣體等。
[控制部]
控制部3182供應控制流量控制器的控制信號或控制加熱機構的控制信號等。例如，在第一步驟中，將第一原料供應至加工構件的表面。並且，在第二步驟中，供應與第一原料起反應的第二原料。由此，第一原料與第二原料 發生反應，反應生成物沉積於加工構件3010的表面。
另外，沉積於加工構件3010的表面的反應生成物的量可以藉由反復進行第一步驟和第二步驟來控制。
另外，供應至加工構件3010的第一原料的量受限於加工構件3010的表面能夠吸附的量。例如，以第一原料的單分子層形成於加工構件3010的表面上的方式選擇條件，藉由使形成的第一原料的單分子層與第二原料發生反應，可以形成極均勻的含有第一原料與第二原料的反應生成物的層。
由此，可以在表面具有複雜結構的加工構件3010的表面上將各種材料沉積成膜。例如，可以在加工構件3010上形成厚度為3nm以上且200nm以下的膜。
例如，當加工構件3010的表面形成有被稱為針孔的小孔等時，藉由將材料沉積到針孔內可以填埋針孔。
另外，利用排氣裝置3185將剩餘的第一原料或第二原料從沉積室3180排出。例如，可以邊導入氬或氮等惰性氣體邊進行排氣。
[沉積室]
沉積室3180包括供應第一原料、第二原料及惰性氣體的導入口3183以及排出第一原料、第二原料及惰性氣體的排出口3184。
沉積室3180包括：能夠支撐一個或多個加工 構件3010的支撐部3186、能夠加熱加工構件的加熱機構3187、能夠打開或關閉加工構件3010的搬入及搬出區域的門3188。
例如，可以將電阻加熱器或紅外線燈等用於加熱機構3187。加熱機構3187具有例如加熱至80℃以上，100℃以上或150℃以上的功能。加熱機構3187例如將加工構件3010加熱為室溫以上且200℃以下，較佳為50℃以上且150℃以下。
另外，沉積室3180也可以具有壓力調整器及壓力檢測器。
[支撐部]
支撐部3186支撐一個或多個加工構件3010。由此，例如可以在每次處理中在一個或多個加工構件3010上形成絕緣膜。
<8-2.膜的例子>
對能夠利用本實施方式中說明的沉積裝置3000形成的膜的例子進行說明。
例如，可以形成含有氧化物、氮化物、氟化物、硫化物、三元化合物、金屬或聚合物的膜。
例如，可以形成含有氧化鋁、氧化鉿、矽酸鋁、矽酸鉿、氧化鑭、氧化矽、鈦酸鍶、氧化鉭、氧化鈦、氧化鋅、氧化鈮、氧化鋯、氧化錫、氧化釔、氧化 鈰、氧化鈧、氧化鉺、氧化釩或氧化銦等材料的膜。
例如，可以形成含有氮化鋁、氮化鉿、氮化矽、氮化鉭、氮化鈦、氮化鈮、氮化鉬、氮化鋯或氮化鎵等材料的膜。
例如，可以形成含有銅、鉑、釕、鎢、銥、鈀、鐵、鈷或鎳等材料的膜。
例如，可以形成含有硫化鋅、硫化鍶、硫化鈣、硫化鉛、氟化鈣、氟化鍶或氟化鋅等材料的膜。
例如，可以形成含有如下材料的膜：含有鈦及鋁的氮化物；含有鈦及鋁的氧化物；含有鋁及鋅的氧化物；含有錳及鋅的硫化物；含有鈰及鍶的硫化物；含有鉺及鋁的氧化物；含有釔及鋯的氧化物；等等。
注意，本實施方式可以與本說明書所示的其他實施方式適當地組合。
實施例1
在本實施例中，製造相當於圖2A至圖2C所示的電晶體150的電晶體，進行該電晶體的汲極電流-閘極電壓特性(Id-Vg特性)的評價。在本實施例中，製造下面所示的樣本C1進行評價。樣本C1是具有本發明的一個實施方式的電晶體的樣本。樣本C1為形成有如下電晶體的結構：通道長度L=2μm且通道寬度W=50μm的電晶體；通道長度L=3μm且通道寬度W=50μm的電晶體；以及通道長度L=6μm且通道寬度W=50μm的電晶體。每一 種電晶體的個數為10個。
下面，對本實施例中製造的樣本進行說明。注意，在以下的說明中，使用對圖2A至圖2C所示的電晶體150附上的符號來進行說明。
<1-1.樣本C1的製造方法>
首先，在基板102上形成導電膜104。作為基板102使用玻璃基板。並且，作為導電膜104藉由使用濺射裝置形成厚度為100nm的鎢膜。
接著，在基板102及導電膜104上形成絕緣膜106、107。作為絕緣膜106藉由使用PECVD設備形成厚度為400nm的氮化矽膜。作為絕緣膜107藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。
絕緣膜106的成膜條件為如下：基板溫度為350℃；將流量為200sccm的矽烷氣體、流量為2000sccm的氮氣體及流量為100sccm的氨氣體引入到腔室內；壓力為100Pa；以及對設置在PECVD設備內的平行板電極之間供應2000W的RF功率，形成厚度為50nm的氮化矽膜，接著，將氨流量改變為2000sccm形成厚度為300nm的氮化矽膜，接著，將氨流量改變為100sccm形成厚度為50nm的氮化矽膜。
絕緣膜107的成膜條件為如下：基板溫度為350℃；將流量為20sccm的矽烷氣體及流量為3000sccm的一氧化二氮氣體引入到腔室內；壓力為40Pa；以及對 設置在PECVD設備內的平行板電極之間供應100W的RF功率。
接著，在絕緣膜107上形成氧化物半導體膜108。作為氧化物半導體膜108，藉由使用濺射裝置在真空中連續地形成氧化物半導體膜108b及氧化物半導體膜108c。
作為氧化物半導體膜108b的厚度為10nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體及流量為60sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=4：2：4.1[原子數比])供應2500W的AC功率。
作為氧化物半導體膜108c的厚度為15nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氬氣體及流量為100sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=1：1：1.2[原子數比])供應2500W的AC功率。
接著，在絕緣膜107及氧化物半導體膜108上形成導電膜112a、112b。作為導電膜112a、112b，藉由使用濺射裝置在真空中連續形成厚度為50nm的鎢膜、厚度為400nm的鋁膜以及厚度為100nm的鈦膜。
接著，對氧化物半導體膜108的表面(背後通道一側)進行洗滌。當進行洗滌時，使用旋轉洗滌(spin cleaning)裝置對氧化物半導體膜108及導電膜112a、112b塗佈藉由將磷酸(濃度為85vol.%)用水稀釋成1/100來獲 得的磷酸水溶液15秒種。
接著，在絕緣膜107、氧化物半導體膜108以及導電膜112a、112b上形成絕緣膜114及絕緣膜116。作為絕緣膜114藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。作為絕緣膜116藉由使用PECVD設備形成厚度為400nm的氧氮化矽膜。注意，絕緣膜114及絕緣膜116是藉由使用PECVD設備在真空中連續形成的。
絕緣膜114的成膜條件為如下：基板溫度為220℃；將流量為50sccm的矽烷氣體及流量為2000sccm的一氧化二氮氣體引入到腔室內；壓力為20Pa；以及對設置在PECVD設備內的平行板電極之間供應100W的RF功率。絕緣膜116的成膜條件為如下：基板溫度為220℃；將流量為160sccm的矽烷氣體及流量為4000sccm的一氧化二氮氣體引入到腔室內；壓力為200Pa；以及對設置在PECVD設備內的平行板電極之間供應1500W的RF功率。
接著，進行第一加熱處理。作為該第一加熱處理，在氮氣體氛圍下以350℃進行一個小時的加熱處理。
接著，形成到達導電膜112b的開口部152a以及到達導電膜104的開口部152b、152c。開口部152a、152b及152c藉由使用乾蝕刻裝置形成。
接著，以覆蓋開口部152a、152b及152c的方式在絕緣膜116上形成氧化物半導體膜，藉由對該氧化 物半導體膜進行加工，來形成氧化物半導體膜120a及120b。作為氧化物半導體膜120a及120b的厚度為100nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=4：2：4.1[原子數比])供應2500W的AC功率。
接著，在絕緣膜116、氧化物半導體膜120a、120b上形成絕緣膜118。作為絕緣膜118藉由使用PECVD設備形成厚度為100nm的氮化矽膜。絕緣膜118的成膜條件為如下：基板溫度為350℃；將流量為50sccm的矽烷氣體、流量為5000sccm的氮氣體及流量為100sccm的氨氣體引入到腔室內；壓力為100Pa；以及使用27.12MHz的高頻電源對設置在PECVD設備內的平行板電極之間供應1000W的高頻功率。
接著，進行第二加熱處理。作為該第二加熱處理，在氮氣體氛圍下以250℃進行一個小時的加熱處理。
經過上述製程，製造本實施例的樣本C1。另外，樣本C1的製程中的最高溫度為350℃。
<1-2.Id-Vg特性>
接著，對上述樣本C1的Id-Vg特性進行測定。在Id-Vg特性的測定中，施加到用作電晶體150的第一閘極電極的導電膜104的電壓(Vg)以及施加到用作電晶體150的 第二閘極電極的氧化物半導體膜120b的電壓(Vbg)從-15V每隔0.25V變化到+20V。另外，將施加到用作源極電極的導電膜112a的電壓(Vs)設定為0V(comm)，將施加到用作汲極電極的導電膜112b的電壓(Vd)設定為0.1V及20V。
圖62A、圖62B及圖63中示出樣本C1的Id-Vg特性結果。另外，在圖62A、圖62B及圖63中，由第一縱軸表示Id(A)，由第二縱軸表示μFE(cm2/Vs)，由橫軸表示Vg(V)。
圖62A表示通道長度L=2μm且通道寬度W=50μm的電晶體的測定結果，圖62B表示通道長度L=3μm且通道寬度W=50μm的電晶體的測定結果，圖63表示通道長度L=6μm且通道寬度W=50μm的電晶體的測定結果。
由圖62A、圖62B及圖63所示的結果可知，樣本C1具有場效移動率高且電特性的不均勻得到抑制的電晶體。
<1-3.偏壓-熱應力測試(GBT測試)>
接著，對上述樣本C1進行可靠性評價。作為可靠性評價，利用GBT(Gate Bias Temperature)測試。
本實施例的GBT測試的條件為如下：閘極電壓(Vg)為±30V；汲極電壓(Vd)及源極電壓(Vs)都為0V(COMMON)；應力溫度為60℃；以及應力施加時間為一個小時，並且在黑暗環境及光照射環境(使用白色LED 照射10000 lx左右的光)的兩種環境下進行GBT測試。就是說，將電晶體的源極電極和汲極電極的電位設定為相同的電位，並且在一定的時間(在此為一個小時)內對閘極電極施加與源極電極及汲極電極不同的電位。
另外，將施加到閘極電極的電位比源極電極及汲極電極的電位高的情況稱為正應力，而將施加到閘極電極的電位比源極電極及汲極電極的電位低的情況稱為負應力。因此，根據應力的情況及測定環境，在正GBT(黑暗)、負GBT(黑暗)、正GBT(光照射)以及負GBT(光照射)的四種條件下進行可靠性評價。另外，下面將正GBT(黑暗)表示為PBTS(Positive Bias Temperature Stress)，將負GBT(黑暗)表示為NBTS(Nagative Bias Temperature Stress)，將正GBT(光照射)表示為PBITS(Positive Bias Illuminations Temperature Stress)，將負GBT(光照射)表示為NBITS(Nagative Bias Illuminations Temperature Stress)。
圖64A示出樣本C1的GBT測試的結果。在圖64A中，由縱軸表示電晶體的臨界電壓的變化量(△Vth)及漂移值的變化量(△Shift)，由橫軸表示各條件的名稱。注意，漂移值是指在電晶體的汲極電流(Id)-閘極電壓(Vg)特性中，以對數表示的汲極電流(Id)的最大傾斜度的切線與1×10-12A的軸的交點上的閘極電壓(Vg)。△Shift是指漂移值的變化量。
從圖64A所示的結果可知，樣本C1所包括的 電晶體都在GBT測試中臨界電壓的變化量(△Vth)及漂移值的變化量(△Shift)為±2V以內。由此確認到樣本C1所包括的電晶體具有高可靠性。
<1-4.反復的GBT測試>
接下來，測定對樣本C1反復交替地進行PBTS及NBTS時的臨界電壓的變化量。作為測定方法，首先測定電晶體的Id-Vg特性(initial)。然後交替地進行各兩次的PBTS及NBTS。在各GBT應力測試中，將應力溫度設定為60℃，將應力時間設定為一個小時。另外，在此，測定通道長度L=6μm且通道寬度W=50μm的電晶體。
圖64B示出樣本C1的GBT測試的結果。圖64B是按應力測試之前(initial)、PBTS、NBTS、PBTS、NBTS的順序進行GBT測試的結果。
在此，在當交替地進行PBTS及NBTS時，臨界電壓的值交替地增加和減少的情況下，可以推測這是臨界電壓的變動，該變動起因於由於對閘極電極施加電壓而產生的載子被陷阱能階的俘獲或解俘獲。另一方面，如果臨界電壓的變化偏於一個方向(例如，具有逐漸增大或者逐漸減少的傾向)，就可以推測這是由於被陷阱能階俘獲的載子像固定電荷那樣動而產生的臨界電壓的變動。
由圖64B可知，樣本C1所包括的電晶體的臨界電壓的變動小。
<1-5.電晶體的剖面觀察>
接著，進行樣本C1的剖面觀察。此外，當觀察剖面時使用穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscope)。圖65示出樣本C1的剖面STEM影像。
由圖65所示的剖面STEM影像可知，在本實施例中製造的樣本C1具有良好的剖面形狀。
由此可知，在本實施方式中，如樣本C1所包括的電晶體那樣，藉由使氧化物半導體具有疊層結構且使該氧化物半導體膜上及下的絕緣膜含有過量氧，即使以低製程溫度形成，也可以實現可靠性得到提高且電特性的不均勻得到抑制的優異的電特性。
本實施例所示的結構可以與其他實施方式或其他實施例所示的結構適當地組合而實施。
實施例2
在本實施例中，製造相當於圖2A至圖2C所示的電晶體150的電晶體，進行該電晶體的汲極電流-閘極電壓特性(Id-Vg特性)的評價。另外，為了進行Id-Vg特性的結果的考察，對短通道長度及高汲極電壓時的電位分佈進行計算。
首先，對本實施例中製造的樣本進行說明。
在本實施例中，製造下面所示的樣本D1及樣本D2。樣本D1是對比用電晶體(單閘極結構)，而樣本 D2是本發明的一個實施方式的電晶體(S-channel結構)。
樣本D1及樣本D2都為形成有如下三種電晶體的樣本：通道長度L=2μm且通道寬度W=50μm的電晶體；通道長度L=3μm且通道寬度W=50μm的電晶體；以及通道長度L=6μm且通道寬度W=50μm的電晶體。
接著，對本實施例中製造的樣本的製造方法進行說明。注意，在以下的說明中，使用對圖2A至圖2C所示的電晶體150附上的符號來進行說明。
<2-1.樣本D1及樣本D2的製造方法>
首先，在基板102上形成導電膜104。作為基板102使用玻璃基板。並且，作為導電膜104藉由使用濺射裝置形成厚度為100nm的鎢膜。
接著，在基板102及導電膜104上形成絕緣膜106、107。作為絕緣膜106藉由使用PECVD設備形成厚度為400nm的氮化矽膜。作為絕緣膜107藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。
絕緣膜106的成膜條件為如下：基板溫度為350℃；將流量為200sccm的矽烷氣體、流量為2000sccm的氮氣體及流量為100sccm的氨氣體引入到腔室內；壓力為100Pa；以及對設置在PECVD設備內的平行板電極之間供應2000W的RF功率，形成厚度為50nm的氮化矽膜，接著，將氨流量改變為2000sccm形成厚度為300nm的氮化矽膜，接著，將氨流量改變為100sccm形成厚度為 50nm的氮化矽膜。
絕緣膜107的成膜條件為如下：基板溫度為350℃；將流量為20sccm的矽烷氣體及流量為3000sccm的一氧化二氮氣體引入到腔室內；壓力為40Pa；以及對設置在PECVD設備內的平行板電極之間供應100W的RF功率。
接著，在絕緣膜107上形成氧化物半導體膜108。作為氧化物半導體膜108，藉由使用濺射裝置在真空中連續地形成氧化物半導體膜108b及氧化物半導體膜108c。
作為氧化物半導體膜108b的厚度為10nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為140sccm的氬氣體及流量為60sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=4：2：4.1[原子數比])供應2500W的AC功率。
作為氧化物半導體膜108c的厚度為15nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氬氣體及流量為100sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=1：1：1.2[原子數比])供應2500W的AC功率。
接著，在絕緣膜107及氧化物半導體膜108上形成導電膜112a、112b。作為導電膜112a、112b，藉由使用濺射裝置在真空中連續形成厚度為50nm的鎢膜、厚度為400nm的鋁膜以及厚度為100nm的鈦膜。
接著，對氧化物半導體膜108的表面(背後通道一側)進行洗滌。當進行洗滌時，使用旋轉洗滌(spin cleaning)裝置對氧化物半導體膜108及導電膜112a、112b塗佈藉由將磷酸(濃度為85vol.%)用水稀釋成1/100來獲得的磷酸水溶液15秒種。
接著，在絕緣膜107、氧化物半導體膜108以及導電膜112a、112b上形成絕緣膜114及絕緣膜116。作為絕緣膜114藉由使用PECVD設備形成厚度為50nm的氧氮化矽膜。作為絕緣膜116藉由使用PECVD設備形成厚度為400nm的氧氮化矽膜。注意，絕緣膜114及絕緣膜116是藉由使用PECVD設備在真空中連續形成的。
絕緣膜114的成膜條件為如下：基板溫度為220℃；將流量為50sccm的矽烷氣體及流量為2000sccm的一氧化二氮氣體引入到腔室內；壓力為20Pa；以及對設置在PECVD設備內的平行板電極之間供應100W的RF功率。絕緣膜116的成膜條件為如下：基板溫度為220℃；將流量為160sccm的矽烷氣體及流量為4000sccm的一氧化二氮氣體引入到腔室內；壓力為200Pa；以及對設置在PECVD設備內的平行板電極之間供應1500W的RF功率。
接著，進行第一加熱處理。作為該第一加熱處理，在氮氣體氛圍下以350℃進行一個小時的加熱處理。
接著，形成到達導電膜112b的開口部152a 以及到達導電膜104的開口部152b、152c。開口部152a、152b及152c藉由使用乾蝕刻裝置形成。
接著，以覆蓋開口部152a、152b及152c的方式在絕緣膜116上形成氧化物半導體膜，藉由對該氧化物半導體膜進行加工，來形成氧化物半導體膜120a及120b。作為氧化物半導體膜120a及120b的厚度為100nm的IGZO膜的成膜條件為如下：基板溫度為170℃；將流量為100sccm的氧氣體引入到腔內；壓力為0.6Pa；以及對多晶金屬氧化物濺射靶材(In：Ga：Zn=4：2：4.1[原子數比])供應2500W的AC功率。
另外，作為對比用電晶體D1，採用不設置氧化物半導體膜120a、120b(亦即，單閘極結構)的結構。
接著，在絕緣膜116、氧化物半導體膜120a、120b上形成絕緣膜118。作為絕緣膜118藉由使用PECVD設備形成厚度為100nm的氮化矽膜。絕緣膜118的成膜條件為如下：基板溫度為350℃；將流量為50sccm的矽烷氣體、流量為5000sccm的氮氣體及流量為100sccm的氨氣體引入到腔室內；壓力為100Pa；以及使用27.12MHz的高頻電源對設置在PECVD設備內的平行板電極之間供應1000W的高頻功率。
接著，進行第二加熱處理。作為該第二加熱處理，在氮氣體氛圍下以250℃進行一個小時的加熱處理。
經過上述製程，製造本實施例的樣本D1及樣 本D2。另外，樣本D1及樣本D2的製程中的最高溫度為350℃。
<2-2.Id-Vg特性>
接著，對上述樣本D1及樣本D2的Id-Vg特性進行測定。Id-Vg特性的測定條件與實施例1相同。在圖84A及圖84B中，繪製出從上述Id-Vg特性獲得的樣本D1及樣本D2的最大場效移動率(μFE_max)及樣本D1及樣本D2的臨界電壓(Vth)。圖84A是繪製出最大場效移動率的圖，圖84B是繪製出臨界電壓的圖。
如圖84A及圖84B所示，與單閘極結構相比，S-channel結構可以獲得兩倍以上的場效移動率。另外，可知：臨界電壓不依賴於電晶體的通道長度L且變動小，並且負向漂移得到抑制。
<2-3.藉由計算的電位分佈評價>
接著，藉由計算獲得FET結構對短通道長度及高汲極電壓時的電位分佈造成的影響。下面，對將高汲極電壓施加到具有單閘極結構及S-channel結構時的電位分佈進行評價。
計算條件為如下：電晶體結構為底閘極型OS-FET(IGZO組成，In：Ga：Zn=1：1：1[原子數比])；通道長度為2μm；汲極電壓(Vd)為20V；以及閘極電壓(Vg)為-1V。另外，作為進行計算的模擬器，使用由Silvaco公司製造的 ATLAS。
圖85A示出單閘極結構的電位分佈的計算結果，圖85B示出S-channel結構的電位分佈的計算結果。
如圖85A及圖85B所示，確認到與單閘極結構相比，S-channel結構可以使OS中的電位分佈窄。這結果表示DIBL效應得到抑制。由此，可認為藉由使FET具有S-channel結構，可以抑制短通道長度及高汲極電壓時的負向漂移。
本實施例所示的結構可以與其他實施方式或其他實施例所示的結構適當地組合而實施。
實施例3
在本實施例中，對實施例1的GBT測試時單閘極結構電晶體與S-channel結構電晶體之間可靠性不同的原因進行考察。
<3-1.對PBTS的考察>
首先，對PBTS進行考察。
對實施方式1的圖74A至圖74C所示的電晶體400及圖75A至圖75C所示的電晶體400A進行考察。圖86示出供應到電晶體400的電位的示意圖，圖87示出供應到電晶體400A的電位的示意圖。
由圖86可知，當上側的閘極電極沒有覆蓋活性層的側端部時，正電荷被俘獲在鈍化膜上。另一方面， 由圖87可知，當上側的閘極電極覆蓋活性層的側端部時，可以由上側的閘極電極控制電場，因此可以抑制正電荷被俘獲。
<3-2.對NBTS的考察>
首先，對NBTS進行考察。
圖88A示出單閘極結構的黑暗條件下的NGBT應力的示意圖，圖88B示出S-channel結構的黑暗條件下的NGBT應力的示意圖。
如圖88A所示，當電晶體具有單閘極結構時，其電晶體受到可能會產生在鈍化膜的表面上的電荷的影響。另一方面，如圖88B所示，當電晶體具有S-channel結構時，藉由利用上側的閘極電極，可以遮蔽可能會產生在鈍化膜的表面上的電荷。
由此，本發明的一個實施方式的電晶體採用S-channel結構，因此具有可以提高NBTS耐性的效果。
本實施例所示的結構可以與其他實施方式或其他實施例所示的結構適當地組合而實施。
實施例4
在本實施例中，製造具有不同結構的電晶體的樣本(樣本E1至樣本E5)，對該樣本的臨界電壓進行對比。另外，對具有不同結構的電晶體(樣本E4及樣本E5)的Id-Vg特性進行計算。
<4-1.樣本E1至樣本E5>
首先，下面說明樣本E1至樣本E5。
[樣本E1]
樣本E1是包括如下電晶體的樣本：具有單閘極結構且使用CAAC-IGZO的電晶體(以下，有時記載為“CAAC-IGZO，單閘極結構”)。
[樣本E2]
樣本E2是包括如下電晶體的樣本：具有S-channel結構且使用CAAC-IGZO的電晶體(以下，有時記載為“CAAC-IGZO，S-channel結構”)。
[樣本E3]
樣本E3是包括如下電晶體的樣本：具有單閘極結構且使用nc-IGZO的電晶體(以下，有時記載為“nc-IGZO，單閘極結構”)。
[樣本E4]
樣本E4是包括如下電晶體的樣本：具有單閘極結構且使用p通道型低溫多晶矽的電晶體(以下，有時記載為“p-ch-LTPS，單閘極結構”)。
[樣本E5]
樣本E5是包括如下電晶體的樣本：具有S-channel結構且使用p通道型低溫多晶矽的電晶體(以下，有時記載為“p-ch-LTPS，S-channel結構”)。
<4-2.臨界電壓的概率分佈>
圖89示出前面製造的樣本E1至樣本E3的臨界電壓(Vth)的概率分佈。另外，圖90示出前面製造的樣本E4及樣本E5的臨界電壓(Vth)的概率分佈。
樣本E1至樣本E3中的電晶體的尺寸為L/W=6/50μm。另外，測定臨界電壓時的汲極電壓(Vd)為20V。此外，在樣本E1至樣本E3的每一個中，對各70個電晶體進行評價。
由圖89可知，與樣本E3(nc-IGZO，單閘極結構)相比，樣本E1(CAAC-IGZO，單閘極結構)可以減少臨界電壓的偏差。另外，確認到與樣本E1(CAAC-IGZO，單閘極結構)相比，樣本E2(CAAC-IGZO，S-channel結構)可以進一步減少臨界電壓的偏差。
另外，如圖90所示，確認到在樣本E4(p-ch-LTPS，單閘極結構)與樣本E5(p-ch-LTPS，S-channel結構)之間臨界電壓的偏差差不多。
<4-3.Id-Vg特性的計算結果>
接著，對樣本E4及樣本E5的Id-Vg特性進行計算。 另外，在該計算中，著眼於p通道型低溫多晶矽中的晶界進行計算。
圖91示出樣本E4及樣本E5的Id-Vg特性的計算結果。
由圖91可知，由於晶界的位置所導致的Id-Vg特性的變化在單閘極結構與S-channel結構之間差不多。由此可知，即使使包括p通道型低溫多晶矽的電晶體具有S-channel結構，起因於晶界的偏差也不減少。另一方面，在CAAC-IGZO中，沒有晶界的影響或者晶界的影響極小，因此，對臨界電壓的偏差有利。
本實施例所示的結構可以與其他實施方式或其他實施例所示的結構適當地組合而實施。
100:電晶體
102:基板
104:導電膜
106:絕緣膜
107:絕緣膜
108:氧化物半導體膜
108b:氧化物半導體膜
108c:氧化物半導體膜
112a:導電膜
112b:導電膜
114:絕緣膜
116:絕緣膜
118:絕緣膜
120a:氧化物半導體膜
120b:氧化物半導體膜
152a:開口部

Claims (6)

  1. 一種半導體裝置的製造方法，包括以下步驟：
    形成第一氧化物半導體膜；
    在該第一氧化物半導體膜上形成閘極絕緣膜；
    在該閘極絕緣膜上並與該閘極絕緣膜接觸地形成包括第二氧化物半導體膜的閘極電極；以及
    在形成該第二氧化物半導體膜之後進行熱處理，
    其中，在形成該第二氧化物半導體膜的步驟中，在整體沉積氣體中，氧氣的比例大於或等於50%且低於或等於100%。
  2. 一種半導體裝置的製造方法，包括以下步驟：
    形成第一氧化物半導體膜；
    在該第一氧化物半導體膜上形成閘極絕緣膜；
    在該閘極絕緣膜上並與該閘極絕緣膜接觸地形成包括第二氧化物半導體膜的閘極電極；以及
    在形成該第二氧化物半導體膜之後，在高於或等於150℃且低於或等於350℃的溫度下進行熱處理，
    其中，在形成該第二氧化物半導體膜的步驟中，在整體沉積氣體中，氧氣的比例大於或等於50%且低於或等於100%。
  3. 如請求項1或2之半導體裝置的製造方法，
    其中，該第一氧化物半導體膜包括In、Ga及Zn，且
    其中，該第二氧化物半導體膜包括In、Ga及Zn。
  4. 如請求項1或2之半導體裝置的製造方法，
    其中，通道區域形成在該第一氧化物半導體膜中。
  5. 如請求項1或2之半導體裝置的製造方法，還包括以下步驟：
    在該閘極電極上形成第二絕緣層。
  6. 如請求項5之半導體裝置的製造方法，
    其中，該第二絕緣層包括氫和氮中的至少一者。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10008609B2 (en) 2015-03-17 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, or display device including the same
KR20240014632A (ko) 2015-05-22 2024-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치
US9852926B2 (en) 2015-10-20 2017-12-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2017143135A (ja) * 2016-02-09 2017-08-17 株式会社ジャパンディスプレイ 薄膜トランジスタ
KR20180124874A (ko) 2016-03-04 2018-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
US10333004B2 (en) 2016-03-18 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module and electronic device
CN115241045A (zh) 2016-03-22 2022-10-25 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN115332356A (zh) 2016-04-13 2022-11-11 株式会社半导体能源研究所 半导体装置及包括该半导体装置的显示装置
US10032918B2 (en) 2016-04-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
DE112017004584T5 (de) 2016-09-12 2019-07-11 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung und elektronisches Gerät
TWI778959B (zh) * 2017-03-03 2022-10-01 日商半導體能源硏究所股份有限公司 半導體裝置及半導體裝置的製造方法
CN108416179B (zh) * 2018-05-16 2021-09-07 杭州电子科技大学 一种负电容场效应晶体管中抑制随机掺杂效应的建模方法
CN115087890A (zh) * 2020-02-14 2022-09-20 Ａｇｃ株式会社 棱镜层以及显示装置
WO2021189445A1 (zh) * 2020-03-27 2021-09-30 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN112038289B (zh) * 2020-11-04 2021-02-02 成都中电熊猫显示科技有限公司 一种阵列基板、显示面板以及阵列基板的制作方法
JP2023007092A (ja) 2021-07-01 2023-01-18 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法

Family Cites Families (202)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US20090213039A1 (en) * 2008-02-21 2009-08-27 Toppan Printing Co., Ltd. Display device
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US7732265B2 (en) * 2008-06-03 2010-06-08 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and film formation apparatus
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101259727B1 (ko) * 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101739154B1 (ko) 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101414926B1 (ko) * 2009-07-18 2014-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
TWI528527B (zh) * 2009-08-07 2016-04-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US9715845B2 (en) * 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
KR101895080B1 (ko) * 2009-11-28 2018-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101803553B1 (ko) * 2009-11-28 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011068037A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101470303B1 (ko) * 2009-12-08 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011070892A1 (en) * 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101436120B1 (ko) * 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102714001B (zh) * 2010-01-29 2015-11-25 株式会社半导体能源研究所 半导体装置与包含半导体装置的电子装置
KR102011259B1 (ko) 2010-02-26 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US8629438B2 (en) * 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
KR101809105B1 (ko) * 2010-08-06 2017-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 집적 회로
JP5679417B2 (ja) * 2010-08-25 2015-03-04 富士フイルム株式会社 酸化物半導体薄膜の製造方法および該製造方法により作製された酸化物半導体薄膜、薄膜トランジスタ、並びに薄膜トランジスタを備えた装置
US8871565B2 (en) * 2010-09-13 2014-10-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI525818B (zh) * 2010-11-30 2016-03-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
US8883556B2 (en) 2010-12-28 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8916867B2 (en) * 2011-01-20 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor element and semiconductor device
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
US9219159B2 (en) * 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
JP5946683B2 (ja) * 2011-04-22 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
US9496138B2 (en) * 2011-07-08 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film, method for manufacturing semiconductor device, and semiconductor device
EP2552090B1 (en) * 2011-07-27 2014-02-12 Lantiq Deutschland GmbH Communication line testing with protective devices
WO2013021632A1 (ja) * 2011-08-11 2013-02-14 出光興産株式会社 薄膜トランジスタ
JP5052693B1 (ja) * 2011-08-12 2012-10-17 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置
JP6033071B2 (ja) * 2011-12-23 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
KR101878744B1 (ko) * 2012-01-03 2018-07-16 삼성전자주식회사 고 전압 산화물 트랜지스터 및 그 제조방법
TW201901972A (zh) 2012-01-26 2019-01-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR20130111874A (ko) * 2012-04-02 2013-10-11 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 표시 장치, 그리고 박막 트랜지스터의 제조 방법
KR20230004930A (ko) 2012-04-13 2023-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6143423B2 (ja) * 2012-04-16 2017-06-07 株式会社半導体エネルギー研究所 半導体装置の製造方法
US9048323B2 (en) * 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013168687A1 (en) * 2012-05-10 2013-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6208469B2 (ja) * 2012-05-31 2017-10-04 株式会社半導体エネルギー研究所 半導体装置
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9190525B2 (en) * 2012-07-06 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including oxide semiconductor layer
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP6134598B2 (ja) * 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
KR102243843B1 (ko) * 2012-08-03 2021-04-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 적층막 및 반도체 장치
KR102171650B1 (ko) * 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2014024808A1 (en) * 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN108305895B (zh) * 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
TWI746200B (zh) * 2012-09-24 2021-11-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2014046222A1 (en) * 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2014061762A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI637517B (zh) * 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI624949B (zh) * 2012-11-30 2018-05-21 半導體能源研究所股份有限公司 半導體裝置
KR102089244B1 (ko) * 2012-12-11 2020-03-17 엘지디스플레이 주식회사 더블 게이트형 박막 트랜지스터 및 이를 포함하는 유기 발광 다이오드 표시장치
TWI651839B (zh) * 2013-02-27 2019-02-21 半導體能源研究所股份有限公司 半導體裝置、驅動電路及顯示裝置
KR102153110B1 (ko) * 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US9577107B2 (en) 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
JP6376788B2 (ja) * 2013-03-26 2018-08-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9293599B2 (en) * 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102376226B1 (ko) * 2013-05-20 2022-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6400336B2 (ja) * 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
US20150008428A1 (en) * 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9293480B2 (en) * 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20150033155A (ko) * 2013-09-23 2015-04-01 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6104775B2 (ja) * 2013-09-24 2017-03-29 株式会社東芝 薄膜トランジスタ及びその製造方法
JP6386323B2 (ja) * 2013-10-04 2018-09-05 株式会社半導体エネルギー研究所 半導体装置
KR102258374B1 (ko) * 2013-10-18 2021-06-01 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 패널 및 이의 제조 방법
JP2015109424A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、及び該半導体装置に用いるエッチング溶液
JP6440457B2 (ja) * 2013-11-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置
US9882014B2 (en) * 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9246013B2 (en) * 2013-12-18 2016-01-26 Intermolecular, Inc. IGZO devices with composite channel layers and methods for forming the same
US20150187574A1 (en) * 2013-12-26 2015-07-02 Lg Display Co. Ltd. IGZO with Intra-Layer Variations and Methods for Forming the Same
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI675004B (zh) 2014-02-21 2019-10-21 日商半導體能源研究所股份有限公司 半導體膜、電晶體、半導體裝置、顯示裝置以及電子裝置
US9337030B2 (en) * 2014-03-26 2016-05-10 Intermolecular, Inc. Method to grow in-situ crystalline IGZO using co-sputtering targets
KR102318728B1 (ko) 2014-04-18 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 이를 가지는 표시 장치
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
CN106537604B (zh) 2014-07-15 2020-09-11 株式会社半导体能源研究所 半导体装置及其制造方法以及包括该半导体装置的显示装置
KR20230141954A (ko) 2015-02-12 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US9466727B1 (en) * 2015-10-29 2016-10-11 United Microelectronics Corp. Semiconductor device and method of fabricating the same

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