KR20230036170A - 반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치 - Google Patents

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준이치 고에즈카
겐이치 오카자키
야스하루 호사카
마사미 진쵸우
다카히로 이구치
슌페이 야마자키
šœ페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제한다. 트랜지스터는 제 1 게이트 전극, 제 1 절연막, 산화물 반도체막, 소스 전극, 드레인 전극, 제 2 절연막, 제 2 게이트 전극, 및 제 3 절연막을 포함한다. 산화물 반도체막은 제 1 게이트 전극 측의 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 In, M, 및 Zn(M은 Al, Ga, Y, 또는 Sn)을 포함한다. 제 2 산화물 반도체막의 한 영역에 있어서, In의 원자수는 제 1 산화물 반도체막보다 적다. 제 2 게이트 전극은 산화물 반도체막에 포함되는 금속 원소 중 적어도 하나를 포함한다.

Description

반도체 장치, 그 제작 방법, 또는 그를 포함하는 표시 장치{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, OR DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다. 본 발명의 다른 일 형태는 산화물 반도체막을 포함하는 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그 구동 방법, 또는 그 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 모으고 있다. 이러한 트랜지스터는 집적 회로(IC) 및 화상 표시 장치(표시 장치) 등 광범위한 전자 기기에 적용된다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서는 실리콘으로 대표되는 반도체 재료가 널리 알려져 있다. 또 다른 재료로서는 산화물 반도체가 주목을 받고 있다.
산화물 반도체를 사용한 트랜지스터에 안정적인 전기 특성이 부여된 신뢰성이 있는 반도체 장치가 개시되어 있다(예를 들어, 특허문헌 1 참조). 이 반도체 장치에서는, In을 많이 함유하는 산화물 반도체막이 채널 측에 제공되고, Ga 등의 스태빌라이저를 많이 함유하는 산화물 반도체막이 백 채널 측에 제공되도록, 조성이 상이한 산화물 반도체막들이 적층되어 있다.
일본 공개특허공보 특개2013-175715호
In을 많이 함유하는 산화물 반도체막은 에너지 밴드 갭(Eg)이 작을 수 있다(예를 들어, 3.0eV 미만). 이 경우, Eg가 큰(예를 들어, 3.0eV 이상 3.5eV 이하) 산화물 반도체막은 Eg가 작은 산화물 반도체막보다 더 광에 영향을 받는다. 예를 들어, 음 바이어스 전압의 인가와 광 조사를 행하는 바이어스 온도 스트레스 테스트(광을 이용한 네거티브 GBT 테스트)의 결과, Eg가 작은 산화물 반도체막을 포함하는 트랜지스터의 신뢰성은 저하되는 경우가 있다.
광 조사를 행하는 네거티브 GBT 스트레스 테스트는 가속 테스트의 일종이며, 장기간의 사용에 의하여 일어나는 트랜지스터의 특성 변화를 짧은 시간에 평가할 수 있다. 특히, 광 조사를 행하는 네거티브 GBT 스트레스 테스트 전후에 있어서의 트랜지스터의 문턱 전압의 시프트량(ΔV th)은 신뢰성을 평가하는 데 중요한 지표이다. 광 조사를 행하는 네거티브 GBT 스트레스 테스트 전후에 있어서의 문턱 전압의 시프트(ΔV th)가 작을수록 트랜지스터의 신뢰성이 높다.
상술한 문제를 감안하여, 본 발명의 일 형태의 과제는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제하는 것, 그리고 신뢰성을 향상시키는 것이다. 특히, In을 많이 함유하는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제하는 것, 그리고 신뢰성을 향상시키는 것을 과제로 한다. 본 발명의 일 형태의 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 반도체 장치의 제작 방법을 제공하는 것이다. 본 발명의 일 형태의 과제는 신규 표시 장치를 제공하는 것이다.
또한, 상술한 과제의 기재는, 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서 모든 과제를 해결할 필요는 없다. 상술한 과제 외의 과제는 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극, 산화물 반도체막에 전기적으로 접속되는 드레인 전극, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 제 2 게이트 전극 위의 제 3 절연막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 산화물 반도체막은 제 1 게이트 전극 측의 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 In, M, 및 Zn(M은 Al, Ga, Y, 또는 Sn)을 포함한다. 제 2 산화물 반도체막의 한 영역에 있어서, In의 원자수는 제 1 산화물 반도체막보다 적다. 제 2 게이트 전극은 산화물 반도체막에 포함되는 금속 원소 중 적어도 하나를 포함한다.
본 발명의 다른 일 형태는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막에 전기적으로 접속되는 소스 전극, 산화물 반도체막에 전기적으로 접속되는 드레인 전극, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 제 2 게이트 전극 위의 제 3 절연막을 포함하는 트랜지스터를 포함하는 반도체 장치이다. 제 2 게이트 전극은 제 1 절연막 및 제 2 절연막의 개구부를 통하여 제 1 게이트 전극에 전기적으로 접속된다. 산화물 반도체막은 제 1 게이트 전극 측의 제 1 산화물 반도체막, 및 제 1 산화물 반도체막 위의 제 2 산화물 반도체막을 포함한다. 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 In, M, 및 Zn(M은 Al, Ga, Y, 또는 Sn)을 포함한다. 제 2 산화물 반도체막의 한 영역에 있어서, In의 원자수는 제 1 산화물 반도체막보다 적다. 제 2 게이트 전극은 산화물 반도체막에 포함되는 금속 원소 중 적어도 하나를 포함한다.
상술한 형태에 있어서, 제 1 산화물 반도체막은 In>M(M은 Al, Ga, Y, 또는 Sn)을 만족하는 영역을 포함하는 것이 바람직하고, 제 2 산화물 반도체막은 In≤M(M은 Al, Ga, Y, 또는 Sn)을 만족하는 영역을 포함하는 것이 바람직하다.
상술한 형태에 있어서, 제 2 게이트 전극은 제 3 산화물 반도체막, 및 제 3 산화물 반도체막 위의 제 4 산화물 반도체막을 포함하는 것이 바람직하고, 제 3 산화물 반도체막은 In≤M(M은 Al, Ga, Y, 또는 Sn)을 만족하는 영역을 포함하는 것이 바람직하고, 제 4 산화물 반도체막은 In≥M(M은 Al, Ga, Y, 또는 Sn)을 만족하는 영역을 포함하는 것이 바람직하다.
상술한 형태에 있어서, 산화물 반도체막은 c축 배향을 가지는 결정부를 포함하는 것이 바람직하다.
상술한 형태에 있어서, 제 3 절연막은 수소 및 질소 중 하나 또는 양쪽 모두를 포함하는 것이 바람직하다.
본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 따른 반도체 장치, 및 표시 소자를 포함하는 표시 장치이다. 본 발명의 다른 일 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 일 형태는 상술한 형태 중 어느 하나에 따른 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 다른 일 형태는 제 1 게이트 전극을 형성하는 단계, 제 1 게이트 전극 위에 제 1 절연막을 형성하는 단계, 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 2 절연막을 형성하는 단계, 제 2 절연막 위에 제 2 게이트 전극으로서 기능하는 제 3 산화물 반도체막을 형성하는 단계, 및 제 3 산화물 반도체막 위에 수소를 포함하는 제 3 절연막을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 1 산화물 반도체막을 형성하는 단계에 있어서, 제 1 산화물 반도체막은 제 1 산소 가스를 포함하는 분위기에서 형성되고, 제 1 산소 가스는 제 1 절연막에 첨가된다. 제 2 산화물 반도체막을 형성하는 단계에 있어서, 제 2 산화물 반도체막은 제 2 산소 가스를 포함하는 분위기에서 형성된다. 제 3 산화물 반도체막을 형성하는 단계에 있어서, 제 3 산화물 반도체막은 제 3 산소 가스를 포함하는 분위기에서 형성되고, 제 3 산소 가스는 제 2 절연막에 첨가된다. 제 3 절연막을 형성하는 단계에서, 또는 제 3 절연막을 형성하는 단계 후에, 제 3 절연막으로부터 제 3 산화물 반도체막에 수소가 첨가된다.
상술한 형태에 있어서, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 및 제 3 산화물 반도체막의 각각은 스퍼터링법으로 형성되는 것이 바람직하다.
본 발명의 다른 일 형태는 제 1 게이트 전극을 형성하는 단계, 제 1 게이트 전극 위에 제 1 절연막을 형성하는 단계, 제 1 절연막 위에 제 1 산화물 반도체막을 형성하는 단계, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 형성하는 단계, 제 2 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 제 2 산화물 반도체막, 소스 전극, 및 드레인 전극 위에 제 2 절연막을 형성하는 단계, 제 2 절연막 위에 제 2 게이트 전극으로서 기능하는 제 3 산화물 반도체막을 형성하는 단계, 제 3 산화물 반도체막 위에 제 2 게이트 전극으로서 기능하는 제 4 산화물 반도체막을 형성하는 단계, 및 제 4 산화물 반도체막 위에 수소를 포함하는 제 3 절연막을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다. 제 1 산화물 반도체막을 형성하는 단계에 있어서, 제 1 산화물 반도체막은 제 1 산소 가스를 포함하는 분위기에서 형성되고, 제 1 산소 가스는 제 1 절연막에 첨가된다. 제 2 산화물 반도체막을 형성하는 단계에 있어서, 제 2 산화물 반도체막은 제 2 산소 가스를 포함하는 분위기에서 형성된다. 제 3 산화물 반도체막을 형성하는 단계에 있어서, 제 3 산화물 반도체막은 제 3 산소 가스를 포함하는 분위기에서 형성되고, 제 3 산소 가스는 제 2 절연막에 첨가된다. 제 4 산화물 반도체막을 형성하는 단계에 있어서, 제 4 산화물 반도체막은 제 4 산소 가스를 포함하는 분위기에서 형성된다. 제 3 절연막을 형성하는 단계에서, 또는 제 3 절연막을 형성하는 단계 후에, 제 3 절연막으로부터 제 4 산화물 반도체막에 수소가 첨가된다.
상술한 형태에 있어서, 제 1 산화물 반도체막, 제 2 산화물 반도체막, 제 3 산화물 반도체막, 및 제 4 산화물 반도체막의 각각은 스퍼터링법으로 형성되는 것이 바람직하다.
상술한 형태에 있어서, 제 3 산소 가스의 유량은 제 4 산소 가스의 유량보다 높은 것이 바람직하다.
본 발명의 일 형태에 의하여 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제할 수 있고, 신뢰성을 향상시킬 수 있다. 특히, In을 많이 함유하는 산화물 반도체막을 포함하는 트랜지스터의 전기 특성의 변화를 억제할 수 있고 신뢰성을 향상시킬 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 반도체 장치의 제작 방법을 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신규 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상술한 모든 효과를 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 2의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 3의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 4의 (A) 내지 (C)는 반도체 장치의 일 형태를 도시한 상면도 및 단면도이다.
도 5의 (A) 내지 (D)는 반도체 장치의 일 형태를 도시한 단면도이다.
도 6의 (A) 및 (B)는 밴드 구조를 도시한 것이다.
도 7의 (A) 내지 (D)는 반도체 장치의 일 형태를 도시한 단면도이다.
도 8의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 9의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 10의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 11의 (A) 내지 (F)는 반도체 장치의 제작 공정의 예를 도시한 단면도이다.
도 12의 (A) 및 (B)는 산화물 반도체막에서 이동하는 산소를 도시한 모델도이다.
도 13은 TDS 측정 결과를 나타낸 것이다.
도 14의 (A) 및 (B)는 TDS 측정 결과를 나타낸 것이다.
도 15의 (A) 및 (B)는 TDS 측정 결과를 나타낸 것이다.
도 16은 산화물 도전막의 측정 온도 의존성을 나타낸 것이다.
도 17의 (A) 내지 (D)는 CAAC-OS의 단면의 Cs 보정 고분해능 TEM 이미지 및 CAAC-OS의 단면 모식도이다.
도 18의 (A) 내지 (D)는 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지이다.
도 19의 (A) 내지 (C)는 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조 분석을 나타낸 것이다.
도 20의 (A) 및 (B)는 CAAC-OS의 전자 회절 패턴을 나타낸 것이다.
도 21은 전자 조사로 인한 In-Ga-Zn 산화물의 결정부의 변화를 나타낸 것이다.
도 22는 CAAC-OS의 퇴적 방법을 나타낸 것이다.
도 23의 (A) 내지 (C)는 InMZnO4의 결정을 도시한 것이다.
도 24의 (A) 내지 (F)는 CAAC-OS의 퇴적 방법을 도시한 것이다.
도 25의 (A) 내지 (G)는 입자가 펠릿에 부착되는 위치를 나타낸 도면이다.
도 26의 (A) 내지 (G)는 입자가 펠릿에 부착되는 위치를 나타낸 도면이다.
도 27의 (A) 및 (B)는 표시 장치의 일 형태를 나타낸 상면도 및 화소의 일 형태를 나타낸 회로도이다.
도 28은 화소의 일 형태를 나타낸 상면도이다.
도 29는 화소의 일 형태를 나타낸 단면도이다.
도 30은 화소의 일 형태를 나타낸 단면도이다.
도 31은 화소의 일 형태를 나타낸 상면도이다.
도 32는 화소의 일 형태를 나타낸 단면도이다.
도 33은 화소의 일 형태를 나타낸 단면도이다.
도 34는 화소의 일 형태를 나타낸 상면도이다.
도 35는 화소의 일 형태를 나타낸 단면도이다.
도 36은 화소의 일 형태를 나타낸 단면도이다.
도 37은 화소의 일 형태를 나타낸 상면도이다.
도 38은 화소의 일 형태를 나타낸 단면도이다.
도 39는 화소의 일 형태를 나타낸 단면도이다.
도 40은 화소의 일 형태를 나타낸 단면도이다.
도 41은 화소의 일 형태를 나타낸 상면도이다.
도 42는 화소의 일 형태를 나타낸 단면도이다.
도 43은 화소의 일 형태를 나타낸 상면도이다.
도 44는 화소의 일 형태를 나타낸 단면도이다.
도 45는 화소의 일 형태를 나타낸 회로도이다.
도 46의 (A) 및 (B)는 표시 장치를 도시한 블록도 및 회로도이다.
도 47의 (A) 및 (B)는 표시 장치를 도시한 상면도 및 단면도이다.
도 48의 (A) 및 (B)는 터치 패널의 예를 나타낸 사시도이다.
도 49의 (A) 및 (B)는 표시 장치의 예를 나타낸 단면도이다.
도 50은 터치 센서의 예를 도시한 단면도이다.
도 51의 (A) 및 (B)는 터치 패널의 예를 나타낸 단면도이다.
도 52의 (A) 및 (B)는 터치 센서의 블록도 및 타이밍 차트이다.
도 53은 터치 센서의 회로도이다.
도 54의 (A) 및 (B)는 본 발명의 일 형태에 따른 표시 장치의 화상 표시를 도시한 것이다.
도 55의 (A) 및 (B)는 본 발명의 일 형태에 따른 표시 장치의 화상 표시를 도시한 것이다.
도 56의 (A) 내지 (E)는 실시형태에 따른 표시 장치의 화상 표시 방법의 예를 도시한 것이다.
도 57의 (A) 내지 (E)는 실시형태에 따른 표시 장치의 화상 표시 방법의 예를 도시한 것이다.
도 58은 표시 모듈을 도시한 도면이다.
도 59의 (A) 내지 (G)는 전자 기기를 도시한 것이다.
도 60의 (A) 및 (B)는 표시 장치를 나타낸 사시도이다.
도 61은 퇴적 장치의 구조를 도시한 것이다.
도 62의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 63은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 64의 (A) 및 (B)는 트랜지스터의 GBT 테스트 결과, 및 트랜지스터의 반복적인 GBT 테스트 결과를 도시한 것이다.
도 65는 트랜지스터의 단면 STEM 이미지이다.
도 66의 (A) 및 (B)는 계산에 사용한 구조, 및 전류 밀도 분포의 계산 결과를 도시한 것이다.
도 67의 (A) 및 (B)는 계산에 사용한 구조, 및 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 68의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성의 계산 결과를 도시한 것이다.
도 69의 (A) 및 (B)의 각각은 트랜지스터의 문턱 전압의 확률 분포를 도시한 것이다.
도 70의 (A) 및 (B)의 각각은 트랜지스터의 문턱 전압의 확률 분포를 도시한 것이다.
도 71의 (A) 및 (B)의 각각은 트랜지스터의 서브스레숄드 영역에서의 I d-V g 특성의 편차의 계산 결과를 도시한 것이다.
도 72의 (A) 및 (B)의 각각은 계산에 사용한 구조를 도시한 것이다.
도 73의 (A) 및 (B)의 각각은 NBTS를 인가하였을 때의 두께 방향의 전위 분포를 도시한 것이다.
도 74의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다.
도 75의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도이다.
도 76의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 77의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 78의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 79의 (A) 및 (B)의 각각은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 80의 (A) 및 (B)의 각각은 트랜지스터의 I d-V d 특성을 도시한 것이다.
도 81의 (A) 내지 (C)의 각각은 트랜지스터의 I d-V d 특성을 도시한 것이다.
도 82의 (A) 내지 (C)의 각각은 트랜지스터의 I d-V d 특성을 도시한 것이다.
도 83은 트랜지스터의 I d-V g 특성을 도시한 것이다.
도 84의 (A) 및 (B)는 트랜지스터의 최대 전계 효과 이동도, 및 트랜지스터의 문턱 전압을 도시한 것이다.
도 85의 (A) 및 (B)의 각각은 트랜지스터에 가해지는 전위의 분포를 도시한 것이다.
도 86은 트랜지스터에 가해지는 전위를 도시한 개념도이다.
도 87은 트랜지스터에 가해지는 전위를 도시한 개념도이다.
도 88의 (A) 및 (B)의 각각은 트랜지스터에 가해지는 전위를 도시한 개념도.
도 89는 트랜지스터의 문턱 전압의 확률 분포를 도시한 것이다.
도 90은 트랜지스터의 문턱 전압의 확률 분포를 도시한 것이다.
도 91은 트랜지스터의 I d-V g 특성의 계산 결과를 도시한 것이다.
이하에서 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 목적 및 범위로부터 벗어나지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 내용에 한정하여 해석되지 않는다.
또한, 도면 등에 도시된 각 구조의 위치, 크기, 또는 범위 등은 간략화를 위하여 정확히 나타내지 않은 경우가 있다. 그러므로, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 또는 범위 등에 한정되지는 않는다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용하는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어, "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
또한, 본 명세서에서 "위에", "상에", "아래에", 및 "밑에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명함에 있어서 편의상 사용한 것이다. 또한, 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 달라진다. 따라서, 본 명세서에서 사용되는 용어에 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서 도면을 참조하여 발명의 구조를 설명함에 있어서, 같은 부분에는 상이한 도면에서 공통의 부호를 사용한다.
본 명세서 등에 있어서, "반도체 장치"란, 반도체 특성을 이용함으로써 동작할 수 있는 모든 장치를 가리킨다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮은 경우에는 "절연체"의 특성을 가지는 경우가 있다. 또한, "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높은 경우에는 "도전체"의 특성을 가지는 경우가 있다. 또한, "반도체"와 "도전체"의 경계는 명백하지 않기 때문에, "반도체"와 "도전체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 또한, 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 가지고, 드레인 영역, 채널 영역, 및 소스 영역을 통하여 전류가 흐를 수 있다. 또한, 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스와 드레인의 기능은, 예를 들어 다른 극성의 트랜지스터를 채용하거나, 또는 회로 동작에서 전류 흐름의 방향이 변화될 때에 바뀔 수 있다. 그러므로, 본 명세서 등에서는, "소스"와 "드레인"의 용어를 서로 바꿀 수 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에 있어서, 채널 길이는 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서 등에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 길이로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온일 때에 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에 있어서, 채널 폭은 모든 영역에서 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서 등에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값을 채널 폭으로 한다.
또한, 본 명세서 등에서 "전기적으로 접속된다"라는 표현에는 구성 요소들이 "어떤 전기적 작용을 가지는 물체"를 통하여 접속되어 있는 경우가 포함된다. "어떤 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떤 전기적 작용을 가지는 물체"의 예에는 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 레지스터, 인덕터, 커패시터, 및 다양한 기능을 가지는 소자가 있다.
전압이란 소정의 전위와 기준 전위(예를 들어, 소스 전위 또는 접지 전위(GND)) 간의 전위차를 말하는 경우가 많다. 그러므로, 전압을 전위라고 할 수도 있다.
또한, 본 명세서 등에서 산화 질화 실리콘막이란, 산소의 비율이 질소보다 높은 막을 말한다. 산화 질화 실리콘막은 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic%의 범위로 함유하는 것이 바람직하다. 또한, 질화 산화 실리콘막이란, 질소의 비율이 산소보다 높은 막을 말한다. 질화 산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic%의 범위로 함유하는 것이 바람직하다.
본 명세서 등에서는, 경우 또는 상황에 따라 "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서에서 "평행"이라는 용어는, 두 직선이 이루는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 두 직선이 이루는 각도가 -30° 이상 30° 이하임을 가리킨다. 또한, "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. "실질적으로 수직"이라는 용어는, 두 직선이 이루는 각도가 60° 이상 120° 이하임을 가리킨다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치 및 반도체 장치의 제작 방법에 대하여 도 1의 (A) 내지 (C), 도 2의 (A) 내지 (C), 도 3의 (A) 내지 (C), 도 4의 (A) 내지 (C), 도 5의 (A) 내지 (D), 도 6의 (A) 및 (B), 도 7의 (A) 내지 (D), 도 8의 (A) 내지 (F), 도 9의 (A) 내지 (F), 도 10의 (A) 내지 (F), 도 11의 (A) 내지 (F), 도 12의 (A) 및 (B), 도 13, 도 14의 (A) 및 (B), 도 15의 (A) 및 (B), 그리고 도 16을 참조하여 설명한다.
<1-1. 반도체 장치의 구조예 1>
도 1의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 상면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 1의 (C)는 도 1의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 또한 도 1의 (A)에서, 트랜지스터(100)의 일부의 구성 요소(예를 들어, 게이트 절연막으로서 기능하는 절연막)는 복잡화를 피하기 위하여 도시하지 않았다. 또한, 일점쇄선 X1-X2의 방향은 채널 길이 방향이라고 부를 수 있고, 일점쇄선 Y1-Y2의 방향은 채널 폭 방향이라고 부를 수 있다. 도 1의 (A)에서와 같이, 이하에서 설명하는 트랜지스터의 상면도에서는 일부의 구성 요소를 도시하지 않은 경우가 있다.
트랜지스터(100)는 기판(102) 위의 제 1 게이트 전극으로서 기능하는 도전막(104), 기판(102) 및 도전막(104) 위의 절연막(106), 절연막(106) 위의 절연막(107), 절연막(107) 위의 산화물 반도체막(108), 산화물 반도체막(108)에 전기적으로 접속되는 소스 전극으로서 기능하는 도전막(112a), 산화물 반도체막(108)에 전기적으로 접속되는 드레인 전극으로서 기능하는 도전막(112b), 산화물 반도체막(108) 및 도전막(112a 및 112b) 위의 절연막(114 및 116), 절연막(116) 위에 있고 도전막(112b)에 전기적으로 접속되는 산화물 반도체막(120a), 절연막(116) 위의 산화물 반도체막(120b), 및 절연막(116) 및 산화물 반도체막(120a 및 120b) 위의 절연막(118)을 포함한다.
트랜지스터(100)에 있어서, 절연막(106 및 107)은 트랜지스터(100)의 제 1 게이트 절연막으로서 기능하고, 절연막(114 및 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서 기능하고, 절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다. 또한, 본 명세서 등에 있어서 절연막(106 및 107)을 총칭하여 제 1 절연막이라고 하거나, 절연막(114 및 116)을 총칭하여 제 2 절연막이라고 하거나, 절연막(118)을 제 3 절연막이라고 하는 경우가 있다. 트랜지스터(100)에 있어서, 산화물 반도체막(120a)은 표시 장치의 화소 전극으로서 기능하고, 산화물 반도체막(120b)은 트랜지스터(100)의 제 2 게이트 전극으로서 기능한다.
산화물 반도체막(108)은 산화물 반도체막(108b), 및 산화물 반도체막(108b) 위의 산화물 반도체막(108c)을 포함한다. 산화물 반도체막(108b)은 산화물 반도체막(108c)보다 제 1 게이트 전극으로서 기능하는 도전막(104)에 가깝다. 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 각각은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함한다.
예를 들어, 산화물 반도체막(108b)은 In의 원자 비율이 M의 원자 비율보다 큰 영역을 포함하는 것이 바람직하다. 산화물 반도체막(108c)은 In의 원자수가 산화물 반도체막(108b)보다 적은 영역을 포함하는 것이 바람직하다.
In의 원자 비율이 M보다 큰 영역을 포함하는 산화물 반도체막(108b)은 트랜지스터(100)의 전계 효과 이동도(단순히 이동도 또는 μFE라고도 함)를 높일 수 있다. 구체적으로, 트랜지스터(100)의 전계 효과 이동도는 10cm2/Vs를 초과할 수 있고, 바람직하게는 30cm2/Vs를 초과할 수 있다.
예를 들어, 게이트 신호를 생성하는 게이트 드라이버(구체적으로, 게이트 드라이버에 포함되는 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서)에 전계 효과 이동도가 높은 트랜지스터를 사용하면, 반도체 장치 또는 표시 장치의 프레임을 좁게 할 수 있다.
한편, In의 원자 비율이 M보다 큰 영역을 포함하는 산화물 반도체막(108b)은, 광 조사 시의 트랜지스터(100)의 전기 특성의 변화를 용이하게 한다. 그러나, 본 발명의 일 형태에 따른 반도체 장치에서는 산화물 반도체막(108b) 위에 산화물 반도체막(108c)이 형성된다. 또한, 산화물 반도체막(108b)보다 In의 원자 비율이 작은 영역을 포함하는 산화물 반도체막(108c)은 산화물 반도체막(108b)보다 Eg가 크다. 이러한 이유로, 산화물 반도체막(108b)과 산화물 반도체막(108c)의 층상 구조인 산화물 반도체막(108)은 광 조사를 행하는 네거티브 바이어스 스트레스 테스트에 대한 내성이 높다.
산화물 반도체막(108), 특히 산화물 반도체막(108b)의 채널 영역에 들어가는 수소 또는 수분 등의 불순물은 트랜지스터 특성에 악영향을 미쳐 문제를 발생시킨다. 또한, 산화물 반도체막(108b)의 채널 영역에서의 수소 또는 수분 등의 불순물의 양은 가능한 한 적은 것이 바람직하다. 또한, 산화물 반도체막(108b)의 채널 영역에 형성되는 산소 결손은 트랜지스터 특성에 악영향을 미쳐 문제를 발생시킨다. 예를 들어, 산화물 반도체막(108b)의 채널 영역에 형성되는 산소 결손은, 수소에 결합되어 캐리어 공급원으로서 작용한다. 산화물 반도체막(108b)의 채널 영역에 생성되는 캐리어 공급원은, 산화물 반도체막(108b)을 포함하는 트랜지스터(100)의 전기 특성의 변화, 대표적으로는 문턱 전압의 시프트를 발생시킨다. 그러므로, 산화물 반도체막(108b)의 채널 영역에서의 산소 결손의 양은 가능한 한 적은 것이 바람직하다.
이를 감안하여, 본 발명의 일 형태는, 산화물 반도체막(108)과 접촉되는 절연막, 구체적으로는 산화물 반도체막(108) 아래에 형성되는 절연막(107) 및 산화물 반도체막(108) 위에 형성되는 절연막(114 및 116)이 과잉 산소를 포함하는 구조이다. 절연막(107) 및 절연막(114 및 116)으로부터 산화물 반도체막(108)으로 산소 또는 과잉 산소가 이동함으로써, 산화물 반도체막의 산소 결손이 저감될 수 있다. 그 결과, 트랜지스터(100)의 전기 특성의 변화, 특히 광 조사로 인한 트랜지스터(100)의 변화를 저감할 수 있다.
본 발명의 일 형태에서는 절연막(107) 및 절연막(114 및 116)에 과잉 산소를 함유시키기 때문에, 제작 단계 수가 증가되지 않거나 또는 제작 단계 수의 증가가 매우 적은 제작 방법을 사용한다. 그러므로, 트랜지스터(100)를 높은 수율로 제작할 수 있다.
구체적으로는, 산화물 반도체막(108b)을 형성하는 단계에 있어서, 산소 가스를 함유하는 분위기에서 산화물 반도체막(108b)을 스퍼터링법으로 형성함으로써, 산화물 반도체막(108b)이 위에 형성되는 절연막(107)에 산소 또는 과잉 산소를 첨가한다.
또한, 산화물 반도체막(120a 및 120b)을 형성하는 단계에 있어서, 산소 가스를 함유하는 분위기에서 산화물 반도체막(120a 및 120b)을 스퍼터링법으로 형성함으로써, 산화물 반도체막(120a 및 120b)이 위에 형성되는 절연막(116)에 산소 또는 과잉 산소를 첨가한다. 또한, 절연막(116)에 산소 또는 과잉 산소가 첨가될 때에, 절연막(116) 아래의 절연막(114) 및 산화물 반도체막(108)에도 산소 또는 과잉 산소가 첨가되는 경우가 있다.
<1-2. TDS법(thermal desorption spectroscopy)에서의 절연막으로부터의 산소 방출량>
이하에서는 산소 가스를 함유하는 분위기에서, 산화물 반도체막을 위에 형성한 절연막으로부터의 산소 방출량의 측정 결과를 설명한다.
절연막으로부터의 산소 방출량을 측정하기 위하여, 이하에서 설명하는 샘플 A1 내지 A20을 형성하고, TDS에서의 산소 방출량을 평가하였다.
[1-2-1. 타깃 조성을 다르게 하는 것에 의한, 절연막에 첨가되는 산소량을 확인하기 위한 평가]
먼저, 샘플 A1 내지 A5에 대하여 설명한다. 또한, 샘플 A1 내지 A5의 타깃 조성은 절연막에 첨가되는 산소량을 확인하기 위하여 서로 다르게 한다.
(샘플 A1)
샘플 A1로서는, PECVD(plasma enhanced chemical vapor deposition) 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 산화 질화 실리콘막은 기판 온도를 350로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극 사이에 1500W의 RF 전력을 공급하는 조건하에서 형성하였다. 가열 처리는 RTA 장치를 사용하여 질소 분위기에서 650에서 6분 동안 행하였다. 상기 가열 처리에 의하여, 퇴적 시에 산화 질화 실리콘막에 포함되어 있던 산소가 산화 질화 실리콘막으로부터 이탈된다.
샘플 A2 내지 A5의 각각으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 가열 처리 후, 스퍼터링 장치를 사용하여 산화 질화 실리콘막 위에 두께 50nm의 산화물 반도체막을 형성하였다. 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 또한, 샘플 A2 내지 A5의 산화물 반도체막을 형성하기 위한 타깃들은 조성이 상이하다. 샘플 A2 내지 A5의 산화물 반도체막을 형성하기 위한 타깃들의 조성에 대해서는 후술한다. 산화물 반도체막을 형성한 후, 산화물 반도체막을 제거하여 산화 질화 실리콘막의 표면을 노출시켰다. 또한, 산화물 반도체막의 형성 조건, 산화 질화 실리콘막의 형성 조건, 및 가열 처리의 조건은 샘플 A1과 같게 하였다.
(샘플 A2)
샘플 A2의 산화물 반도체막을 형성하기 위한 타깃의 조성은 원자비로 In:Ga:Zn=1:1:1.2로 하였다.
(샘플 A3)
샘플 A3의 산화물 반도체막을 형성하기 위한 타깃의 조성은 원자비로 In:Ga:Zn=4:2:4.1로 하였다.
(샘플 A4)
샘플 A4의 산화물 반도체막을 형성하기 위한 타깃의 조성은 원자비로 In:Ga:Zn=3:1:2로 하였다.
(샘플 A5)
샘플 A5의 산화물 반도체막을 형성하기 위한 타깃의 조성은 원자비로 In:Ga:Zn=1:3:6으로 하였다.
그리고, 샘플 A1 내지 A5의 산화 질화 실리콘막들 각각으로부터 방출되는, 질량 대 전하비(M/z) 32의 가스, 즉 산소(O2)의 양을 측정하였다. 가스의 방출량의 측정에는 TDS 장치를 사용하였다. TDS 장치에서는, 50로부터 600까지의 막 표면 온도 범위에서 산소에 상당하는 가스의 방출량을 측정하였다.
도 13은 샘플 A1 내지 A5의 TDS 측정 결과를 나타낸 것이다. 도 13에서 세로축은 M/z=32의 가스의 방출량을 나타내고, 가로축은 샘플명 등 각 샘플의 정보를 나타내고 있다.
도 13의 결과에 나타난 바와 같이, 샘플 A1로부터 방출된 M/z=32의 가스의 양은 1.82×1014/cm2였다. 샘플 A2로부터 방출된 M/z=32의 가스의 양은 1.22×1015/cm2였다. 샘플 A3으로부터 방출된 M/z=32의 가스의 양은 1.14×1015/cm2였다. 샘플 A4로부터 방출된 M/z=32의 가스의 양은 1.18×1015/cm2였다. 샘플 A5로부터 방출된 M/z=32의 가스의 양은 1.20×1015/cm2였다.
상술한 결과는, 산화물 반도체막이 위에 형성되는 절연막(여기서는 산화 질화 실리콘막) 위에 스퍼터링법으로 산화물 반도체막을 형성함으로써, 절연막에 과잉 산소를 첨가할 수 있는 것을 시사한다.
또한, 절연막에 첨가되는 산소(절연막으로부터 방출되는 산소)의 양에, 산화물 반도체막을 형성하기 위한 타깃의 조성의 차이로 인한 큰 차이는 보이지 않았다.
[1-2-2. 퇴적 가스의 유량을 다르게 하는 것에 의한, 절연막에 첨가되는 산소량의 평가]
다음으로, 샘플 A6 내지 A8에 대하여 설명한다. 또한, 샘플 A6 내지 A8의 퇴적 가스의 유량은 절연막에 첨가되는 산소량을 확인하기 위하여 서로 다르게 한다.
샘플 A6 내지 A8의 각각으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 가열 처리 후, 스퍼터링 장치를 사용하여 산화 질화 실리콘막 위에 두께 50nm의 산화물 반도체막을 형성하였다. 그리고, 산화물 반도체막을 제거하여 산화 질화 실리콘막의 표면을 노출시켰다. 또한, 산화 질화 실리콘막의 형성 조건 및 가열 처리의 조건은 샘플 A1 내지 A5와 같게 하였다. 샘플 A6 내지 A8의 산화물 반도체막의 형성 조건은 서로 다르다.
(샘플 A6)
샘플 A6의 산화물 반도체막은 기판 온도를 170로 하고, 유량 90sccm의 아르곤 가스 및 유량 10sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 10%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A7)
샘플 A7의 산화물 반도체막은 기판 온도를 170로 하고, 유량 50sccm의 아르곤 가스 및 유량 50sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 50%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A8)
샘플 A8의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 또한, 샘플 A8은 샘플 A3과 같다.
그리고, 샘플 A6 내지 A8의 각각의 산화 질화 실리콘막들로부터 방출되는, 질량 대 전하비(M/z) 32의 가스, 즉 산소(O2)의 양을 측정하였다. 가스의 방출량의 측정에는 TDS 분석 장치를 사용하였다.
도 14의 (A)는 샘플 A6 내지 A8의 TDS 측정 결과를 나타낸 것이다. 도 14의 (A)에서 세로축은 M/z=32의 가스의 방출량을 나타내고, 가로축은 샘플명 등 각 샘플의 정보를 나타내고 있다.
도 14의 (A)의 결과에 나타난 바와 같이, 샘플 A6으로부터 방출된 M/z=32의 가스의 양은 1.19×1014/cm2였다. 샘플 A7로부터 방출된 M/z=32의 가스의 양은 5.02×1014/cm2였다. 샘플 A8로부터 방출된 M/z=32의 가스의 양은 1.14×1015/cm2였다.
상술한 결과는, 산화물 반도체막이 위에 형성되는 절연막(여기서는 산화 질화 실리콘막) 위에 스퍼터링법으로 산화물 반도체막을 형성할 때에 절연막에 과잉 산소를 첨가하는 경우, 산화물 반도체막의 형성 조건에서 산소 가스의 유량을 더 높게 하는 것이 바람직하다는 것을 나타낸다.
[1-2-3. 퇴적 전력을 다르게 하는 것에 의한, 절연막에 첨가되는 산소량의 평가]
다음으로, 샘플 A9 내지 A12에 대하여 설명한다. 또한, 샘플 A9 내지 A12의 퇴적 전력은 절연막에 첨가되는 산소량을 확인하기 위하여 서로 다르게 한다.
샘플 A9 내지 A12의 각각으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 가열 처리 후, 스퍼터링 장치를 사용하여 산화 질화 실리콘막 위에 두께 50nm의 산화물 반도체막을 형성하였다. 그리고, 산화물 반도체막을 제거하여 산화 질화 실리콘막의 표면을 노출시켰다. 또한, 산화 질화 실리콘막의 형성 조건 및 가열 처리의 조건은 샘플 A1 내지 A8과 같게 하였다. 샘플 A9 내지 A12의 산화물 반도체막의 형성 조건은 서로 다르다.
(샘플 A9)
샘플 A9의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A10)
샘플 A10의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 1500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A11)
샘플 A11의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 또한, 샘플 A11은 샘플 A3 및 A8과 같다.
(샘플 A12)
샘플 A12의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 4500W의 AC 전력을 공급하는 조건하에서 형성하였다.
그리고, 샘플 A9 내지 A12의 각각의 산화 질화 실리콘막들로부터 방출되는, 질량 대 전하비(M/z) 32의 가스, 즉 산소(O2)의 양을 측정하였다. 가스의 방출량의 측정에는 TDS 분석 장치를 사용하였다.
도 14의 (B)는 샘플 A9 내지 A12의 TDS 측정 결과를 나타낸 것이다. 도 14의 (B)에서 세로축은 M/z=32의 가스의 방출량을 나타내고, 가로축은 샘플명 등 각 샘플의 정보를 나타내고 있다.
도 14의 (B)의 결과에 나타난 바와 같이, 샘플 A9로부터 방출된 M/z=32의 가스의 양은 9.28×1014/cm2였다. 샘플 A10으로부터 방출된 M/z=32의 가스의 양은 1.07×1015/cm2였다. 샘플 A11로부터 방출된 M/z=32의 가스의 양은 1.14×1015/cm2였다. 샘플 A12로부터 방출된 M/z=32의 가스의 양은 1.24×1015/cm2였다.
상술한 결과는, 산화물 반도체막이 위에 형성되는 절연막(여기서는 산화 질화 실리콘막) 위에 스퍼터링법으로 산화물 반도체막을 형성할 때에 절연막에 과잉 산소를 첨가하는 경우, 산화물 반도체막의 형성 조건에서 퇴적 전력을 더 높게 하는 것이 바람직하다는 것을 나타낸다.
[1-2-4. 퇴적 압력을 다르게 하는 것에 의한, 절연막에 첨가되는 산소량의 평가]
다음으로, 샘플 A13 내지 A15에 대하여 설명한다. 또한, 샘플 A13 내지 A15의 퇴적 압력은 절연막에 첨가되는 산소량을 확인하기 위하여 서로 다르게 한다.
샘플 A13 내지 A15의 각각으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 가열 처리 후, 스퍼터링 장치를 사용하여 산화 질화 실리콘막 위에 두께 50nm의 산화물 반도체막을 형성하였다. 그리고, 산화물 반도체막을 제거하여 산화 질화 실리콘막의 표면을 노출시켰다. 또한, 산화 질화 실리콘막의 형성 조건 및 가열 처리의 조건은 샘플 A1 내지 A12와 같게 하였다. 샘플 A13 내지 A15의 산화물 반도체막의 형성 조건은 서로 다르다.
(샘플 A13)
샘플 A13의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.3Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A14)
샘플 A14의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 또한, 샘플 A14는 샘플 A3, A8, 및 A11과 같다.
(샘플 A15)
샘플 A15의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.8Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다.
그리고, 샘플 A13 내지 A15의 각각의 산화 질화 실리콘막들로부터 방출되는, 질량 대 전하비(M/z) 32의 가스, 즉 산소(O2)의 양을 측정하였다. 가스의 방출량의 측정에는 TDS 분석 장치를 사용하였다.
도 15의 (A)는 샘플 A13 내지 A15의 TDS 측정 결과를 나타낸 것이다. 도 15의 (A)에서 세로축은 M/z=32의 가스의 방출량을 나타내고, 가로축은 샘플명 등 각 샘플의 정보를 나타내고 있다.
도 15의 (A)의 결과에 나타난 바와 같이, 샘플 A13으로부터 방출된 M/z=32의 가스의 양은 1.17×1015/cm2였다. 샘플 A14로부터 방출된 M/z=32의 가스의 양은 1.14×1015/cm2였다. 샘플 A15로부터 방출된 M/z=32의 가스의 양은 1.15×1015/cm2였다.
상술한 결과는 산화물 반도체막을 형성하기 위한 압력의 차이로 인한, 절연막에 첨가되는 산소(절연막으로부터 방출되는 산소)의 양의 차이는 보이지 않았다는 것을 나타낸다.
[1-2-5. 두께를 다르게 하는 것에 의한, 절연막에 첨가되는 산소량의 평가]
다음으로, 샘플 A16 내지 A20에 대하여 설명한다. 또한, 샘플 A16 내지 A20에서 두께는 절연막에 첨가되는 산소량을 확인하기 위하여 서로 다르게 한다.
샘플 A16 내지 A20의 각각으로서는, PECVD 장치를 사용하여 유리 기판 위에 두께 400nm의 산화 질화 실리콘막을 형성한 다음, 가열 처리를 행하였다. 가열 처리 후, 스퍼터링 장치를 사용하여 산화 질화 실리콘막 위에 산화물 반도체막을 형성하였다. 그리고, 산화물 반도체막을 제거하여 산화 질화 실리콘막의 표면을 노출시켰다. 또한, 산화 질화 실리콘막의 형성 조건 및 가열 처리의 조건은 샘플 A1 내지 A15와 같게 하였다. 샘플 A16 내지 A20의 산화물 반도체막의 두께는 서로 다르다.
(샘플 A16)
샘플 A16의 산화물 반도체막의 막 두께는 0nm로 하였다. 즉, 샘플 A16에는 산화물 반도체막을 형성하지 않았다. 또한, 샘플 A16은 샘플 A1과 같다.
(샘플 A17)
샘플 A17의 산화물 반도체막의 두께는 10nm로 하였다. 샘플 A17의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1[원자비])에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다.
(샘플 A18)
샘플 A18의 산화물 반도체막의 두께는 50nm로 하였다. 또한, 샘플 A18의 산화물 반도체막의 형성 조건은 샘플 A17과 같게 하였다. 또한, 샘플 A18은 샘플 A3, A8, A11, 및 A14와 같다.
(샘플 A19)
샘플 A19의 산화물 반도체막의 두께는 100nm로 하였다. 또한, 샘플 A19의 산화물 반도체막의 형성 조건은 샘플 A17과 같게 하였다.
(샘플 A20)
샘플 A20의 산화물 반도체막의 두께는 300nm로 하였다. 또한, 샘플 A20의 산화물 반도체막의 형성 조건은 샘플 A17과 같게 하였다.
그리고, 샘플 A16 내지 A20의 각각의 산화 질화 실리콘막들로부터 방출되는, 질량 대 전하비(M/z) 32의 가스, 즉 산소(O2)의 양을 측정하였다. 가스의 방출량의 측정에는 TDS 분석 장치를 사용하였다.
도 15의 (B)는 샘플 A16 내지 A20의 TDS 측정 결과를 나타낸 것이다. 도 15의 (B)에서 세로축은 M/z=32의 가스의 방출량을 나타내고, 가로축은 샘플명 등 각 샘플의 정보를 나타내고 있다.
도 15의 (B)의 결과에 나타난 바와 같이, 샘플 A16으로부터 방출된 M/z=32의 가스의 양은 1.82×1014/cm2였다. 샘플 A17로부터 방출된 M/z=32의 가스의 양은 1.08×1015/cm2였다. 샘플 A18로부터 방출된 M/z=32의 가스의 양은 1.14×1015/cm2였다. 샘플 A19로부터 방출된 M/z=32의 가스의 양은 1.11×1015/cm2였다. 샘플 A20으로부터 방출된 M/z=32의 가스의 양은 1.17×1015/cm2였다.
상술한 결과는, 산화물 반도체막이 위에 형성되는 절연막(여기서는 산화 질화 실리콘막) 위에 스퍼터링법으로 산화물 반도체막을 두께 10nm 이상으로 형성함으로써 절연막에 과잉 산소를 첨가할 수 있는 것을 시사한다.
<1-3. 산화물 도전체>
다음으로, 산화물 도전체에 대하여 설명한다. 산화물 반도체막(120a 및 120b)을 형성하는 단계에 있어서, 산화물 반도체막(120a 및 120b)은 절연막(114 및 116)으로부터의 산소의 방출을 억제하기 위한 보호막으로서 기능한다. 산화물 반도체막(120a 및 120b)은 절연막(118)을 형성하는 단계 전에는 반도체로서 기능하고, 절연막(118)을 형성하는 단계 후에는 도전체로서 기능한다. 그러므로, 산화물 반도체막(120a 및 120b)을 각각 산화물 도전체(OC: Oxide Conductor)라고 하여도 좋다.
산화물 반도체막(120a 및 120b)을 도전체로서 기능시키기 위해서는 산화물 반도체막(120a 및 120b)에 산소 결손을 형성하고, 절연막(118)으로부터 산소 결손에 수소를 첨가함으로써, 전도대 근방에 도너 준위가 형성된다. 그 결과, 산화물 반도체막(120a 및 120b) 각각의 도전성이 높아져서 산화물 반도체막은 도전체가 된다. 도전체가 된 산화물 반도체막(120a 및 120b)은 각각 산화물 도전체라고 할 수 있다. 산화물 반도체는 일반적으로 그 큰 에너지 갭 때문에 가시광 투광성을 가진다. 산화물 도전체는 전도대 근방에 도너 준위를 가지는 산화물 반도체이다. 그러므로, 산화물 도전체에서는 도너 준위로 인한 흡수의 영향이 작고, 산화물 도전체는 산화물 반도체와 비슷한 가시광 투광성을 가진다.
산화물 도전체를 사용하여 형성되는 막(이하, 산화물 도전막이라고 함)의 저항의 온도 의존성에 대하여 도 16을 참조하여 설명한다.
산화물 도전막을 각각 포함하는 샘플 B1 내지 B4를 형성하였다. 샘플 B1 내지 B3의 각각으로서는, 스퍼터링법으로 유리 기판 위에 두께 100nm의 산화물 반도체막을 형성하였다. 그리고, PECVD법으로 산화물 반도체막 위에 두께 100nm의 수소를 함유하는 질화 실리콘막을 형성하였다. 또한, 샘플 B1 내지 B3은 산화물 반도체막의 타깃 조성 및 산화물 반도체막의 형성 조건이 상이하다. 샘플 B4로서는 스퍼터링법으로 유리 기판 위에 두께 100nm의 산화물 도전막을 형성하였다.
도 16은 측정된 각 샘플의 시트 저항을 나타낸 것이다. 여기서, 시트 저항은 4단자의 van der Pauw법으로 측정하였다. 도 16에 있어서, 세로축은 시트 저항을 나타내고, 가로축은 측정 온도를 나타내고 있다. 샘플들의 형성 방법에 대하여 이하에서 설명한다.
(샘플 B1)
샘플 B1의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=4:2:4.1[원자비])에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 도 16에서 샘플 B1의 산화물 반도체막을 IGZO(423)로 표시하였다. 또한 괄호 안의 수치는 타깃의 조성이 아니라 형성된 막의 조성을 말하며, IGZO(312) 및 IGZO(136)에 대해서도 마찬가지이다.
(샘플 B2)
샘플 B2의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.6Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=3:1:2[원자비])에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 도 16에서 샘플 B2의 산화물 반도체막을 IGZO(312)로 표시하였다.
(샘플 B3)
샘플 B3의 산화물 반도체막은 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입, 즉 산소 가스 100%의 분위기를 사용하고, 압력을 0.8Pa로 하고, 스퍼터링 장치에 제공된 타깃(In:Ga:Zn=1:3:6)에 2500W의 AC 전력을 공급하는 조건하에서 형성하였다. 도 16에서 샘플 B3의 산화물 반도체막을 IGZO(136)로 표시하였다.
(샘플 B4)
샘플 B4의 산화물 도전막은 기판 온도를 실온으로 하고, 유량 72sccm의 아르곤 가스 및 유량 5sccm의 산소 가스를 체임버에 도입하고, 압력을 0.15Pa로 하고, 스퍼터링 장치에 제공된 타깃(인듐, 주석, 및 실리콘을 함유하는 산화물 타깃; In2O3:SnO2:SiO2=85:10:5[wt.%])에 3200W의 DC 전력을 공급하는 조건하에서 형성하였다. 도 16에서 샘플 B4의 산화물 도전막을 NITO로 표시하였다.
도 16의 결과는 샘플 B1 및 B2 각각의 산화물 반도체막의 시트 저항이 샘플 B4보다 높고 1.0×102Ω/sq. 이상 1.0×103Ω/sq. 이하인 것을 나타낸다. 또한, 측정 온도에 따른 시트 저항의 변화는 매우 작다. 바꿔 말하면, 샘플 B1 및 B2 각각의 산화물 도전체는 축퇴 반도체이고, 전도대 하단이 페르미 준위와 일치하거나 또는 실질적으로 일치하고 있는 것이 시사된다. 한편, 샘플 B3의 산화물 반도체막은 측정 한계(1.0×106Ω/sq. 이상)를 넘는 높은 시트 저항을 가지고 있었고 그 때문에 시트 저항을 측정하기 어려웠다.
상술한 바와 같이, 본 발명의 일 형태에 따른 반도체 장치의 산화물 반도체막을 형성하는 단계에서는, 산화물 반도체막이 위에 형성되는 면에 산소를 첨가한다. 또한, 채널 영역으로서 기능하는 제 1 산화물 반도체막과 제 2 게이트 전극으로서 기능하는 제 2 산화물 반도체막은 같은 금속 원소를 함유하고, 제 2 산화물 반도체막 위에 수소를 함유하는 절연막을 형성함으로써, 제 2 산화물 반도체막이 산화물 도전막이 된다. 이러한 구조를 사용함으로써, 전기 특성의 변동이 억제된 신뢰성이 높은 반도체 장치를 실현할 수 있다.
<1-4. 반도체 장치의 구성 요소>
이하에서 본 실시형태의 반도체 장치의 구성 요소에 대하여 자세히 설명한다.
[기판]
적어도 나중에 행해지는 가열 처리에 견딜 수 있을 정도의 내열성을 가지는 재료이기만 하면, 기판(102)의 재료의 특성 등에 특별한 한정은 없다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 실리콘 또는 탄소화 실리콘 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다. 또는, 이들 기판 중 어느 것에 반도체 소자가 제공된 것을 기판(102)으로서 사용하여도 좋다. 기판(102)으로서 유리 기판을 사용하는 경우, 다음 중 어느 크기의 유리 기판을 사용할 수 있다: 6세대(1500mm×1850mm), 7세대(1870mm×2200mm), 8세대(2200mm×2400mm), 9세대(2400mm×2800mm), 및 10세대(2950mm×3400mm)이다. 따라서, 대형 표시 장치를 제작할 수 있다.
또는, 기판(102)으로서 플렉시블 기판을 사용하여도 좋고, 트랜지스터(100)를 플렉시블 기판에 직접 제공하여도 좋다. 또는, 기판(102)과 트랜지스터(100) 사이에 분리층을 제공하여도 좋다. 분리층은, 분리층 위에 형성된 반도체 장치의 일부 또는 전체를 기판(102)으로부터 분리하고 다른 기판으로 전치(轉置)할 때에 사용할 수 있다. 이러한 경우, 트랜지스터(100)는 내열성이 낮은 기판 또는 플렉시블 기판에도 전치할 수 있다.
[제 1 게이트 전극, 및 소스 및 드레인 전극들로서 기능하는 도전막]
게이트 전극으로서 기능하는 도전막(104), 그리고 소스 전극 및 드레인 전극으로서 각각 기능하는 도전막들(112a 및 112b)의 각각은, 크로뮴(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브데넘(Mo), 탄탈럼(Ta), 타이타늄(Ti), 텅스텐(W), 망가니즈(Mn), 니켈(Ni), 철(Fe), 및 코발트(Co) 중에서 선택되는 금속 원소; 이들 금속 원소 중 어느 것을 성분으로서 포함하는 합금; 또는 이들 금속 원소 중 어느 것의 조합을 포함하는 합금 등을 사용하여 형성할 수 있다.
또한, 도전막(104, 112a, 및 112b)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 타이타늄막이 알루미늄막 위에 적층된 2층 구조, 타이타늄막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 타이타늄막 위에 적층된 2층 구조, 텅스텐막이 질화 탄탈럼막 또는 질화 텅스텐막 위에 적층된 2층 구조, 및 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조 등을 들 수 있다. 또는, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐 중에서 선택되는 하나 이상의 원소와 알루미늄이 조합된 합금막 또는 질화막을 사용하여도 좋다.
도전막(104, 112a, 및 112b)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성할 수 있다.
Cu-X 합금막(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti)을 도전막(104, 112a, 및 112b)에 사용하여도 좋다. Cu-X 합금막을 사용하면 습식 에칭 공정을 가공에서 사용할 수 있기 때문에 제작 비용의 저감이 가능해진다.
[제 1 게이트 절연막으로서 기능하는 절연막]
트랜지스터(100)의 게이트 절연막으로서 기능하는 절연막들(106 및 107)의 각각으로서, PECVD법 또는 스퍼터링법 등에 의하여 형성된 다음 중 적어도 하나의 막을 포함하는 절연층을 사용할 수 있다: 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이다. 또한 절연막들(106 및 107)의 적층 구조 대신에, 상술한 것 중에서 선택되는 재료를 사용하여 형성되는 단층의 절연막 또는 3개 이상의 층의 절연막을 사용하여도 좋다.
절연막(106)은 산소의 투과를 억제하는 차단막으로서의 기능을 가진다. 예를 들어, 과잉 산소가 절연막(107), 절연막(114), 절연막(116), 및/또는 산화물 반도체막(108)에 공급되는 경우, 절연막(106)은 산소의 투과를 억제할 수 있다.
또한 트랜지스터(100)의 채널 영역으로서 기능하는 산화물 반도체막(108)과 접촉되는 절연막(107)은 산화물 절연막인 것이 바람직하고 화학량론적 조성을 초과하여 산소를 포함하는 영역(산소 과잉 영역)을 포함하는 것이 바람직하다. 바꿔 말하면, 절연막(107)은 산소를 방출할 수 있는 절연막이다. 절연막(107)에 산소 과잉 영역을 제공하기 위해서는 예를 들어, 산소 분위기에서 절연막(107)을 형성한다. 또는, 퇴적된 절연막(107)에 산소를 첨가하여도 좋다. 퇴적된 절연막(107)에 대한 산소의 첨가 방법에 대해서는 후술한다.
절연막(107)에 산화 하프늄을 사용하는 경우, 다음 효과가 얻어진다. 산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 유전율이 높다. 그러므로 산화 하프늄을 사용함으로써, 산화 실리콘을 사용하는 경우에 비하여 절연막(107)의 두께를 두껍게 할 수 있으므로, 터널 전류로 인한 누설 전류를 낮게 할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 유전율이 높다. 그러므로, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정계 구조 및 입방정계 구조가 포함된다. 또한 본 발명의 일 형태는 이에 한정되지 않는다.
본 실시형태에서는, 절연막(106)으로서 질화 실리콘막을 형성하고, 절연막(107)으로서 산화 실리콘막을 형성한다. 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘막과 동등한 용량을 얻기 위해서는 더 두꺼운 두께가 필요하다. 따라서, 트랜지스터(150)의 게이트 절연막에 질화 실리콘막이 포함되는 경우, 절연막의 물리적인 두께를 두껍게 할 수 있다. 이에 의하여 트랜지스터(100)의 내전압의 저하를 저감할 수 있고, 또한 내전압을 높일 수 있기 때문에, 트랜지스터(100)에 대한 정전 방전 대미지가 저감된다.
[산화물 반도체막]
산화물 반도체막(108)은 상술한 재료를 사용하여 형성할 수 있다.
산화물 반도체막(108b)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물의 막의 형성에 사용하는 스퍼터링 타깃의 금속 원소의 원자비는 In>M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자비의 예에는 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 포함된다.
산화물 반도체막(108c)이 In-M-Zn 산화물인 경우, In-M-Zn 산화물의 형성에 사용하는 스퍼터링 타깃의 금속 원소 간의 원자비는 In≤M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소 간의 원자비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, 또는 In:M:Zn=1:3:6 등이다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)의 각각이 In-M-Zn 산화물인 경우, 스퍼터링 타깃으로서 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하는 것이 바람직하다. 다결정 In-M-Zn 산화물을 포함하는 타깃을 사용하면 결정성을 가지는 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 형성이 용이해진다. 또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 금속 원소의 원자비는 상술한 스퍼터링 타깃의 금속 원소의 원자비로부터 ±40%의 범위 내에서 변동된다. 예를 들어, In 대 Ga 대 Zn의 원자비가 4:2:4.1인 스퍼터링 타깃을 산화물 반도체막(108b)의 형성에 사용하는 경우, 산화물 반도체막(108b)의 In 대 Ga 대 Zn의 원자비는 4:2:3 또는 4:2:3 근방이 될 수 있다.
산화물 반도체막(108)의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 에너지 갭이 넓은 산화물 반도체를 사용하면, 트랜지스터(100)의 오프 상태 전류를 저감할 수 있다. 특히, 에너지 갭이 2eV 이상, 바람직하게는 2eV 이상 3.0eV 이하인 산화물 반도체막을 산화물 반도체막(108b)으로서 사용하는 것이 바람직하고, 에너지 갭이 2.5eV 이상 3.5eV 이하인 산화물 반도체막을 산화물 반도체막(108c)으로서 사용하는 것이 바람직하다. 또한, 산화물 반도체막(108c)은 산화물 반도체막(108b)보다 에너지 갭이 높은 것이 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)의 각 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
캐리어 밀도가 낮은 산화물 반도체막을 산화물 반도체막(108c)으로서 사용한다. 예를 들어, 제 2 산화물 반도체막(108c)의 캐리어 밀도는 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하로 한다.
또한, 상술한 조성 및 재료에 한정되지 않고, 요구되는 트랜지스터의 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성의 재료를 사용하여도 좋다. 또한 요구되는 트랜지스터의 반도체 특성을 얻기 위해서는, 산화물 반도체막(108b) 및 산화물 반도체막(108c)의 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소 대 산소의 원자비, 원자간 거리, 및 밀도 등을 적절히 설정하는 것이 바람직하다.
또한, 산화물 반도체막(108b) 및 산화물 반도체막(108c)으로서 불순물 농도가 낮고 결함 상태 밀도가 낮은 산화물 반도체막을 사용하면, 트랜지스터가 더 우수한 전기 특성을 가질 수 있으므로 바람직하다. 여기서 불순물 농도가 낮고 결함 상태 밀도가 낮은(산소 결손의 양이 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성"이라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 낮은 캐리어 밀도를 가질 수 있다. 따라서 이 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 되지 않는다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 상태 밀도가 낮기 때문에 트랩 상태 밀도가 낮은 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 오프 상태 전류가 매우 낮고; 소자의 채널 폭 W가 1×106μm이고 채널 길이 L이 10μm이더라도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V에서 10V까지일 때, 오프 상태 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하일 수 있다.
따라서, 채널 영역이 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막에 형성되는 트랜지스터는 전기 특성의 변화가 작고 신뢰성이 높다. 산화물 반도체막에서의 트랩 상태에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길고 고정 전하처럼 작용할 수 있다. 따라서 트랩 상태 밀도가 높은 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 불안정한 전기 특성을 가지는 경우가 있다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 및 알칼리 토금속 등을 들 수 있다.
산화물 반도체막에 포함되는 수소는 금속 원자에 결합된 산소와 반응하여 물이 되고, 또한 산소가 방출된 격자(또는 산소가 방출된 부분)에 산소 결손을 형성한다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 발생되는 경우가 있다. 또한, 수소의 일부와, 금속 원자에 결합된 산소의 결합이, 캐리어로서 기능하는 전자의 발생을 초래하는 경우가 있다. 따라서, 수소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막(108)에서 수소를 가능한 한 저감하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(108)에서 SIMS에 의하여 측정되는 수소의 농도는 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하, 더 바람직하게는 1×1016atoms/cm3 이하이다.
산화물 반도체막(108b)은 산화물 반도체막(108c)보다 수소 농도가 낮은 영역을 포함하는 것이 바람직하다. 산화물 반도체막(108c)보다 수소 농도가 낮은 영역을 가지는 산화물 반도체막(108b)을 포함하는 반도체 장치는 신뢰성이 높아질 수 있다.
14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막(108b)에 포함되면, 산화물 반도체막(108b)에서 산소 결손이 증가되고, 산화물 반도체막(108b)이 n형의 막이 된다. 따라서, 산화물 반도체막(108b)에서의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정) 또는 산화물 반도체막(108b)의 계면 근방에서의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 설정한다.
또한, SIMS에 의하여 측정되는, 산화물 반도체막(108b)의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체에 결합될 때에 캐리어를 생성할 수 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있다. 그러므로, 산화물 반도체막(108b)의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
또한, 질소를 포함하면, 산화물 반도체막(108b)은 캐리어로서 기능하는 전자의 발생 및 캐리어 밀도의 증가에 의하여 n형이 되기 쉽다. 따라서 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 이러한 이유로, 산화물 반도체막의 질소를 가능한 한 저감하는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도는 예를 들어 5×1018atoms/cm3 이하로 설정하는 것이 바람직하다.
산화물 반도체막(108b) 및 산화물 반도체막(108c)은 예를 들어 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 후술하는 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태 밀도가 가장 높고, CAAC-OS는 결함 상태 밀도가 가장 낮다.
[제 2 게이트 절연막으로서 기능하는 절연막]
절연막(114 및 116)은 트랜지스터(100)의 제 2 게이트 절연막으로서 기능한다. 또한, 절연막들(114 및 116)의 각각은 산화물 반도체막(108)에 산소를 공급하는 기능을 가진다. 즉, 절연막(114 및 116)은 산소를 함유한다. 또한, 절연막(114)은 산소를 투과시킬 수 있는 절연막이다. 또한 절연막(114)은 나중의 단계에서 절연막(116)을 형성할 때에 산화물 반도체막(108)에 대한 대미지를 완화시키는 막으로도 기능한다.
절연막(114)으로서는 두께 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막 등을 사용할 수 있다.
또한, 절연막(114)의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR(electron spin resonance) 측정에 의하여 실리콘의 댕글링 본드(dangling bond)로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 3×1017spins/cm3 이하인 것이 바람직하다. 이는 절연막(114)에서의 결함의 밀도가 높으면 산소가 결함에 결합되고, 절연막(114)을 투과하는 산소의 양이 감소되기 때문이다.
또한 외부로부터 절연막(114)에 들어가는 모든 산소가 절연막(114) 외부로 이동하지는 않고, 일부의 산소는 절연막(114)에 남는다. 또한 산소가 절연막(114)에 들어가고 절연막(114)에 포함되는 산소가 절연막(114) 외부로 이동하는 식으로 절연막(114)에서 산소의 이동이 일어나는 경우가 있다. 절연막(114)으로서 산소를 투과시킬 수 있는 산화물 절연막을 형성하면, 절연막(114) 위에 제공되는 절연막(116)으로부터 방출된 산소가 절연막(114)을 통하여 산화물 반도체막(108)으로 이동할 수 있다.
또한, 절연막(114)은 질소 산화물로 인한 상태 밀도가 낮은 산화물 절연막을 사용하여 형성될 수 있다. 또한, 질소 산화물로 인한 상태 밀도는 산화물 반도체막의 가전자대 상단의 에너지(Ev_os)와 전도대 하단의 에너지(Ec_os) 사이에 형성될 수 있다. 상술한 산화물 절연막으로서는, 질소 산화물을 적게 방출하는 산화 질화 실리콘막 및 질소 산화물을 적게 방출하는 산화 질화 알루미늄막 등을 사용할 수 있다.
또한 질소 산화물을 적게 방출하는 산화 질화 실리콘막은, TDS 분석에서의 암모니아의 방출량이 질소 산화물의 방출량보다 큰 막이고; 암모니아의 방출량은 대표적으로는 1×1018/cm3 이상 5×1019/cm3 이하이다. 또한, 암모니아의 방출량은, 막의 표면 온도를 50℃ 이상 650℃ 이하, 바람직하게는 50℃ 이상 550℃ 이하로 하는 가열 처리에 의하여 방출된 암모니아의 양이다.
예를 들어, 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하), 대표적으로는 NO2 또는 NO는 절연막(114)에 준위를 형성한다. 이 준위는 산화물 반도체막(108)의 에너지 갭에 위치한다. 그러므로, 질소 산화물이 절연막(114)과 산화물 반도체막(108)의 계면 근방으로 확산되면, 절연막(114) 측에서 이 준위에 의하여 전자가 포획되는 경우가 있다. 그 결과, 포획된 전자가 절연막(114)과 산화물 반도체막(108)의 계면 근방에 남아서, 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다.
질소 산화물은 가열 처리에서 암모니아 및 산소와 반응한다. 절연막(114)에 포함되는 질소 산화물은 가열 처리에서 절연막(116)에 포함되는 암모니아와 반응하기 때문에, 절연막(114)에 포함되는 질소 산화물이 저감된다. 따라서, 절연막(114)과 산화물 반도체막(108)의 계면 근방에서 전자가 포획되기 어렵다.
이러한 산화물 절연막을 사용함으로써, 절연막(114)에 의하여 트랜지스터의 문턱 전압의 시프트가 저감되어, 트랜지스터의 전기 특성의 변화가 작아질 수 있다.
또한 절연막(114)의 100K 이하의 ESR 스펙트럼에서, 트랜지스터의 제작 공정의 가열 처리, 대표적으로는 300 이상 350 미만의 온도에서의 가열 처리에 의하여, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호가 관찰된다. X밴드를 사용한 ESR 측정에 의하여 얻어지는 제 1 및 제 2 신호들의 스플릿 폭과 제 2 및 제 3 신호들의 스플릿 폭의 각각은 약 5mT이다. g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 스핀 밀도의 합계는 1×1018spins/cm3 미만, 대표적으로는 1×1017spins/cm3 이상 1×1018spins/cm3 미만이다.
100K 이하의 ESR 스펙트럼에서, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호는 질소 산화물(NO x ; x는 0보다 크고 2 이하, 바람직하게는 1 이상 2 이하)에 기인한 신호에 상당한다. 질소 산화물의 대표적인 예에는, 일산화질소 및 이산화질소가 포함된다. 바꿔 말하면, g인자 2.037 이상 2.039 이하에서 나타나는 제 1 신호, g인자 2.001 이상 2.003 이하에서 나타나는 제 2 신호, 및 g인자 1.964 이상 1.966 이하에서 나타나는 제 3 신호의 총 스핀 밀도가 낮아질수록, 산화물 절연막의 질소 산화물의 함유량이 적어진다.
SIMS에 의하여 측정되는 상술한 산화물 절연막의 질소 농도는 6×1020atoms/cm3 이하이다.
상술한 산화물 절연막을, 기판 온도 220 이상 350 이하에서 실레인 및 일산화이질소를 사용하여 PECVD법으로 형성함으로써, 치밀하고 경도가 높은 막을 형성할 수 있다.
절연막(116)은 화학량론적 조성을 초과하여 산소를 함유하는 산화물 절연막을 사용하여 형성한다. 산소의 일부는 가열에 의하여 화학량론적 조성을 초과하여 산소를 포함하는 산화물 절연막으로부터 방출된다. 화학량론적 조성을 초과하여 산소를 포함하는 산화물 절연막은, TDS 분석에서 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 산화물 절연막이다. 또한 TDS 분석에서의 막 표면의 온도는 100 이상 700 이하 또는 100 이상 500 이하가 바람직하다.
절연막(116)으로서, 두께 30nm 이상 500nm 이하, 바람직하게는 50nm 이상 400nm 이하의 산화 실리콘막 또는 산화 질화 실리콘막 등을 사용할 수 있다.
절연막(116)에서의 결함 수는 적은 것이 바람직하고, 대표적으로는 ESR 측정에 의하여 실리콘의 댕글링 본드로 인하여 g=2.001에서 나타나는 신호에 대응하는 스핀 밀도가 1.5×1018spins/cm3 미만, 더 바람직하게는 1×1018spins/cm3 이하이다. 또한 절연막(116)은 절연막(114)보다 더 산화물 반도체막(108)에서 떨어지도록 제공되기 때문에 절연막(116)은 절연막(114)보다 결함의 밀도가 높아도 좋다.
또한, 절연막(114 및 116)은 같은 종류의 재료로 형성되는 절연막을 사용하여 형성할 수 있으므로, 절연막들(114 및 116)의 경계는 명확하게 관찰될 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연막들(114 및 116)의 경계를 파선으로 나타내었다. 본 실시형태에서는 절연막들(114 및 116)의 2층 구조에 대하여 설명하지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 절연막(114)의 단층 구조를 채용하여도 좋다.
[화소 전극으로서 기능하는 산화물 반도체막 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막]
화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은, 산화물 반도체막(108)과 비슷한 재료 및 형성 방법을 사용하여 형성할 수 있다.
화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은 상술한 산화물 반도체막(108)에 함유되는 것과 같은 금속 원소를 적어도 하나 함유한다. 예를 들어, 산화물 반도체막(120a 및 120b)에는 In 산화물, In-Sn 산화물, In-Zn 산화물, In-Ga 산화물, Zn 산화물, Al-Zn 산화물, 또는 In-Ga-Zn 산화물 등을 사용할 수 있다. 특히, In-Sn 산화물 또는 In-Ga-Zn 산화물을 사용하는 것이 바람직하다.
구체적으로는, 산화물 반도체막(120a 및 120b)에 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 산화물(ITO), 인듐 아연 산화물, 또는 인듐 주석 실리콘 산화물(ITSO) 등의 투광성 도전 재료를 사용할 수 있다.
즉, 화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은 산화물 반도체막(108)(산화물 반도체막(108b) 및 산화물 반도체막(108c))에 함유되는 것과 같은 금속 원소를 적어도 하나 함유한다. 예를 들어, 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b) 및 산화물 반도체막(108)(산화물 반도체막(108b) 및 산화물 반도체막(108c))이 같은 금속 원소를 함유하기 때문에, 제작 비용이 저감될 수 있다.
예를 들어, 화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)이 각각 In-M-Zn 산화물인 경우, In-M-Zn 산화물을 형성하기 위하여 사용하는 스퍼터링 타깃의 금속 원소 간의 원자비는 In≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소 간의 원자비는 In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1 등이 있다.
화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 각각은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 각각이 적층 구조를 가지는 경우, 스퍼터링 타깃의 조성은 상술한 것에 한정되지 않는다. 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 각각이 적층 구조를 가지는 경우에 대해서는 후술한다.
[트랜지스터의 보호 절연막으로서 기능하는 절연막]
절연막(118)은 트랜지스터(100)의 보호 절연막으로서 기능한다.
절연막(118)은 수소 및 질소 중 하나 또는 양쪽 모두를 포함한다. 또는, 절연막(118)은 질소 및 실리콘을 포함한다. 절연막(118)은 산소, 수소, 물, 알칼리 금속, 또는 알칼리 토금속 등을 차단하는 기능을 가진다. 절연막(118)을 제공함으로써, 산화물 반도체막(108)으로부터의 산소의 외부 확산, 절연막(114 및 116)에 포함되는 산소의 외부 확산, 그리고 외부로부터 산화물 반도체막(108)에 대한 수소 또는 물 등의 진입을 방지할 수 있다.
절연막(118)은 화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)에 수소 및 질소 중 하나 또는 양쪽 모두를 공급하는 기능을 가진다. 절연막(118)은 수소를 포함하고 수소를 산화물 반도체막(120a 및 120b)에 공급하는 기능을 가지는 것이 바람직하다. 절연막(118)으로부터 수소를 공급받은 산화물 반도체막(120a 및 120b)은 도전체로서 기능한다.
절연막(118)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다.
상술한 도전막, 절연막, 및 산화물 반도체막 등의 다양한 막은 스퍼터링법 또는 PECVD법으로 형성할 수 있지만, 이러한 막을 다른 방법, 예를 들어 열CVD법으로 형성하여도 좋다. 열CVD법의 예에는 MOCVD(metal organic chemical vapor deposition)법 및 ALD(atomic layer deposition)법이 포함된다.
열CVD법은, 막을 형성하는 데 플라스마를 이용하지 않기 때문에 플라스마 대미지로 인한 결함이 생기지 않는다는 이점을 가진다.
열CVD법에 의한 퇴적은, 원료 가스 및 산화제를 동시에 체임버에 공급하여 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 예를 들어 원료 가스들이 혼합되지 않도록, 제 1 가스를 도입하고, 제 1 가스의 도입과 동시 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 층과 반응시킨다; 이 결과 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절이 가능하기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
본 실시형태에서의 도전막, 절연막, 산화물 반도체막, 및 금속 산화물막 등의 다양한 막은 MOCVD법 또는 ALD법 등의 열CVD법으로 형성할 수 있다. 예를 들어, In-Ga-Zn-O막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 In(CH3)3이다. 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: Ga(C2H5)3)을 사용할 수 있고 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 하프늄막을 형성하는 경우, 2종류의 가스, 즉 산화제로서의 오존(O3), 및 용매와 하프늄 전구체 화합물을 함유하는 액체(예를 들어, 하프늄 알콕사이드, 또는 테트라키스(다이메틸아마이드)하프늄(TDMAH) 등의 하프늄 아마이드)를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한 테트라키스(다이메틸아마이드)하프늄의 화학식은 Hf[N(CH3)2]4이다. 다른 재료액의 예에는 테트라키스(에틸메틸아마이드)하프늄이 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 알루미늄막을 형성하는 경우, 2종류의 가스, 예를 들어 산화제로서의 H2O, 및 용매와 알루미늄 전구체 화합물을 함유하는 액체(예를 들어, 트라이메틸알루미늄(TMA))를 기화시킴으로써 얻어지는 원료 가스를 사용한다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 다른 재료액의 예에는, 트리스(다이메틸아마이드)알루미늄, 트라이아이소뷰틸알루미늄, 및 알루미늄트리스(2,2,6,6-테트라메틸-3,5-헵테인다이오네이트)가 포함된다.
예를 들어, ALD법을 사용한 퇴적 장치에 의하여 산화 실리콘막을 형성하는 경우, 막이 형성되는 면에 헥사클로로다이실레인을 흡착시키고, 흡착물에 포함되는 염소를 제거하고, 산화성 가스(예를 들어, O2 또는 일산화이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 채용한 퇴적 장치를 사용하여 텅스텐막을 형성하는 경우, WF6 가스 및 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성한 다음, WF6 가스 및 H2 가스를 사용하여 텅스텐막을 형성한다. 또한 B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, 산화물 반도체막, 예를 들어 In-Ga-ZnO막을 ALD를 채용한 퇴적 장치를 사용하여 형성하는 경우, In(CH3)3 가스 및 O3 가스를 순차적으로 복수회 도입하여 In-O층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
<1-5. 반도체 장치의 구조예 2>
도 1의 (A) 내지 (C)에서의 트랜지스터(100)와는 다른 구조예에 대하여, 도 2의 (A) 내지 (C)를 참조하여 설명한다.
도 2의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(150)의 상면도이다. 도 2의 (B)는 도 2의 (A)에 도시된 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 2의 (C)는 도 2의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(150)는 채널 폭 방향으로 개구부(152b 및 152c)가 제공되어 있는 점이 트랜지스터(100)와 다르다. 트랜지스터(150)의 나머지 부분은 트랜지스터(100)와 비슷하고, 비슷한 효과를 가진다. 이하에서는, 트랜지스터(100)와 상이한 부분에 대하여 설명한다.
도 2의 (C)에 도시된 바와 같이, 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은 절연막(106, 107, 114, 및 116)에 제공된 개구부(152b 및 152c)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속된다. 따라서, 도전막(104)과 산화물 반도체막(120b)에는 같은 전위가 공급된다.
또한, 본 실시형태에서는 개구부(152b 및 152c)를 제공하여 도전막(104)과 산화물 반도체막(120b)을 서로 접속하는 구조에 대하여 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 개구부들(152b 및 152c) 중 하나만을 제공하여 도전막(104)과 산화물 반도체막(120b)을 서로 접속하는 구조를 채용하여도 좋다. 또한, 도 1의 (A) 내지 (C)에 나타낸 트랜지스터(100)와 같이, 도전막(104)과 산화물 반도체막(120b)을 서로 접속하지 않는 경우, 도전막(104)과 산화물 반도체막(120b)에는 상이한 전위를 인가할 수 있다.
도 2의 (B)에 도시된 바와 같이, 산화물 반도체막(108)은, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 각각과 마주 보도록 배치되어, 게이트 전극으로서 기능하는 2개의 막 사이에 개재(介在)되어 있다. 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 채널 길이 방향 및 채널 폭 방향의 길이는 산화물 반도체막(108)의 채널 길이 방향 및 채널 폭 방향의 길이보다 길다. 산화물 반도체막(108) 전체가 절연막(114 및 116)을 개재하여 산화물 반도체막(120b)으로 덮인다. 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은 절연막(106, 107, 114, 및 116)에 제공되는 개구부(152b 및 152c)를 통하여 제 1 게이트 전극으로서 기능하는 도전막(104)에 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은, 절연막(114 및 116)을 개재하여, 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)과 마주 본다.
바꿔 말하면, 트랜지스터(150)의 채널 폭 방향에서, 제 1 게이트 전극으로서 기능하는 도전막(104)과 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은, 제 1 게이트 절연막으로서 기능하는 절연막(106 및 107) 및 제 2 게이트 절연막으로서 기능하는 절연막(114 및 116)에 제공된 개구를 통하여 서로 접속되고; 도전막(104) 및 산화물 반도체막(120b)은 제 1 게이트 절연막으로서 기능하는 절연막(106 및 107) 및 제 2 게이트 절연막으로서 기능하는 절연막(114 및 116)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 전계에 의하여 트랜지스터(150)에 포함되는 산화물 반도체막(108)을 전기적으로 둘러쌀 수 있다. 트랜지스터(150)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가, 채널 영역이 형성되는 산화물 반도체막을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를, S-channel(Surrounded channel) 구조라고 할 수 있다.
트랜지스터(150)는 S-channel 구조를 가지기 때문에, 제 1 게이트 전극으로서 기능하는 도전막(104)에 의하여, 채널을 유발시키기 위한 전계가 산화물 반도체막(108)에 효과적으로 인가될 수 있으므로, 트랜지스터(150)의 전류 구동력을 향상시킬 수 있고, 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류를 높일 수 있기 때문에, 트랜지스터(150)의 크기를 축소할 수 있다. 또한, 트랜지스터(150)는 제 1 게이트 전극으로서 기능하는 도전막(104) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)에 의하여 둘러싸이기 때문에, 트랜지스터(150)의 기계적 강도를 높일 수 있다.
<1-5-1. S-channel 구조의 효과>
이하에서는 산화물 반도체를 포함하는 트랜지스터(이하 OS-FET라고 함) 및 저온 폴리실리콘(low-temperature polysilicon)을 포함하는 트랜지스터(이하 LTPS-FET라고 함)에 S-channel 구조를 채용함으로써 얻어지는 효과에 대하여 설명한다.
<1-5-2. 전류 구동력(전계 효과 이동도)의 증가>
먼저, S-channel 구조를 채용하는 경우의 산화물 반도체막(OS)의 두께 방향의 전류 밀도 분포를 계산하였다. 도 66의 (A)는 계산에 사용한 구조를 나타낸 것이고, 도 66의 (B)는 전류 밀도 분포의 계산 결과를 나타낸 것이다.
도 66의 (A)에 나타낸 바와 같이, 계산에 사용한 구조에서는 산화물 반도체막(OS)의 두께를 35nm로 하고, 산화물 반도체막의 위아래에 게이트 전극을 배치하였다. 아래쪽의 게이트 전극과 산화물 반도체막 사이의 거리는 250nm로 하고, 위쪽의 게이트 전극과 산화물 반도체막 사이의 거리는 450nm로 하였다. 산화물 반도체막의 채널 길이는 10μm로 하고, 산화물 반도체막과 접촉되는 소스 전극 및 드레인 전극 각각의 길이는 1μm로 하였다. 산화물 반도체막으로서는 InGaZnO를 사용하였다. 상하의 게이트 전극들에 인가하는 전압(V g)은 0.5V로 하였다.
도 66의 (B)는 도 66의 (A)의 화살표 A1-A2의 방향, 즉 산화물 반도체막의 두께 방향의 전류 밀도 분포를 나타낸 것이다. 도 66의 (B)에 나타낸 바와 같이, 전류 밀도 분포는 산화물 반도체막의 두께 방향에서 거의 균일하다. 이는 OS-FET가 진성 채널을 가지는 축적형 FET이고 활성층이 얇기 때문인 것으로 생각된다.
다음으로, OS-FET의 전계 효과 이동도의 증가에 대하여 도 67의 (A) 및 (B)를 참조하여 설명한다.
OS-FET의 전계 효과 이동도는 디바이스 시뮬레이터를 이용하여 계산하였다. 도 67의 (A)는 계산에 사용한 구조를 나타낸 것이다. 계산에 사용하는 파라미터로서는, 채널 길이를 6μm로 하고, 채널 폭을 50μm로 하고, 채널 영역의 산화물 반도체로서 InGaZnO를 사용하고, 산화물 반도체의 두께를 35nm로 하였다. 아래쪽의 게이트 절연막의 두께는 280nm로 하고, 위쪽의 게이트 절연막의 두께는 480nm로 하고, InGaZnO의 이동도는 10cm2/Vs로 하였다.
계산은 두 가지 조건하에서 행하였다. 조건 1로서는, 위쪽의 게이트 전극과 아래쪽의 게이트 전극을 서로 접속하지 않고, 위쪽의 게이트 전극에는 전압을 0V 인가하고, 아래쪽의 게이트 전극에는 전압을 10V 인가하고, 드레인 전극에는 전압을 10V(V d=10V) 인가하였다. 또한, 조건 1을 "Bottom Gate Driving"이라고 하는 경우가 있다.
조건 2로서는, 위쪽의 게이트 전극과 아래쪽의 게이트 전극을 서로 접속하고, 위쪽의 게이트 전극 및 아래쪽의 게이트 전극에는 전압을 10V 인가하고, 드레인 전극에는 전압을 10V(V d=10V) 인가하였다. 또한, 조건 2를 "Dual Gate Driving"이라고 하는 경우가 있다.
도 67의 (B)는 조건 1 및 조건 2 하에서의 OS-FET의 전계 효과 이동도의 계산 결과를 나타낸 것이다. 도 67의 (B)에 있어서, 실선은 드레인 전류(I d)를 나타내고, 파선은 전계 효과 이동도(μFE)를 나타내고 있다.
도 67의 (B)에 나타낸 바와 같이, 위쪽의 게이트 전극과 아래쪽의 게이트 전극을 서로 접속하는 구조(Dual Gate Driving)의 전계 효과 이동도는, 위쪽의 게이트 전극과 아래쪽의 게이트 전극을 서로 접속하지 않는 구조(Bottom Gate Driving)의 거의 2배 이상이다. 한편, 위쪽의 게이트 전극과 아래쪽의 게이트 전극을 서로 접속하지 않는 구조(Bottom Gate Driving)의 이동도는, 계산에 사용한 파라미터인 InGaZnO보다 낮다.
이들 결과는, 산화물 반도체의 위아래에 제공된 상하의 게이트 전극이 서로 접속된 OS-FET를 사용한 Dual Gate Driving의 경우의 전계 효과 이동도는, Bottom Gate Driving의 경우에 비하여 증가되는 것을 나타낸다.
<1-5-3. 특성 편차의 억제>
채널부에서의 도너 밀도의 편차로 인한, Single Gate 구조와 S-channel 구조의 트랜지스터의 I d-V g 특성의 편차를 계산하였다.
또한, 계산 조건 및 계산 모델은 각각 V d=10V 및 OS-FET로 하였다.
계산 결과를 도 68의 (A) 및 (B)에 나타내었다. 또한, 도 68의 (A)는 Single Gate 구조의 계산 결과를 나타낸 것이고, 도 68의 (B)는 S-channel 구조의 계산 결과를 나타낸 것이다.
도 68의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조에서의 도너 밀도로 인한 문턱 전압(V th)의 편차 및 음의 방향으로의 시프트량은 Single Gate 구조의 거의 반이다. 이는, S-channel 구조를 사용하면 게이트 용량이 증가되어 트랜지스터의 문턱 전압(V th)의 편차가 저감되는 것을 시사한다.
또한, 채널부에서의 음의 방향으로의 V th 시프트를 -ΔV th로 나타낼 때, -ΔV th는 도너 불순물로 인한 전하량 Q D와 게이트 용량 C OX를 사용하여 얻을 수 있다. 구체적으로는, -ΔV th는 식 -ΔV th=-(Q D/C OX)로 표현될 수 있다.
S-channel 구조를 사용하면 게이트 용량이 증가된다. 구체적으로는, 게이트 용량은 아래쪽의 게이트 절연막의 게이트 용량과 위쪽의 게이트 절연막의 게이트 용량의 합, 즉 C OX=C OX1+C OX2로 나타내어지고, 여기서 C ox1은 위쪽의 게이트 절연막의 게이트 용량을 나타내고, C ox2는 아래쪽의 게이트 절연막의 게이트 용량을 나타낸다. 그러므로, 게이트 용량의 증가에 의하여, 채널부의 불순물 밀도에 편차가 있어도 문턱 전압(V th)의 편차를 저감할 수 있다.
다음으로 LTPS-FET의 경우에 대하여 설명한다. LTPS-FET들을 제작하고, LTPS-FET들의 V th 편차를 서로 비교하였다. 도 69의 (A) 및 (B) 그리고 도 70의 (A) 및 (B)는 LTPS-FET의 I d-V g 특성의 편차의 평가 결과를 나타낸 것이다.
도 69의 (A)는 L 길이가 3μm이고 W 길이가 6μm인 Single Gate 구조의 n-ch FET의 문턱 전압(V th)의 확률 분포를 나타낸 것이다. 도 69의 (B)는 L 길이가 3μm이고 W 길이가 6μm인 S-channel 구조의 n-ch FET의 문턱 전압(V th)의 확률 분포를 나타낸 것이다. 도 70의 (A)는 L 길이가 3μm이고 W 길이가 6μm인 Single Gate 구조의 p-ch FET의 문턱 전압(V th)의 확률 분포를 나타낸 것이다. 도 70의 (B)는 L 길이가 3μm이고 W 길이가 6μm인 S-channel 구조의 p-ch FET의 문턱 전압(V th)의 확률 분포를 나타낸 것이다.
도 69의 (A) 및 (B) 그리고 도 70의 (A) 및 (B)에 나타낸 바와 같이, LTPS-FET에서도, S-channel 구조를 채용함으로써 트랜지스터의 문턱 전압(V th)의 편차를 억제할 수 있다.
다음에, LTPS-FET의 서브스레숄드 영역에서의 I d-V g 특성의 편차를 계산하였다.
서브스레숄드 영역에서의 I d-V g 특성의 계산 조건으로서는, 트랜지스터의 채널 길이 및 채널 폭을 각각 6μm 및 10μm로 하였다. LTPS의 결정립의 전자 이동도 및 정공 이동도는 각각 300cm2/Vs 및 30cm2/Vs로 하고, LTPS의 두께는 50nm로 하였다. LTPS의 결정립계의 전자 이동도 및 정공 이동도는 각각 30cm2/Vs 및 3cm2/Vs로 하고, LTPS의 두께는 50nm로 하고, LTPS의 결정립계 폭은 100nm로 하였다. S/D 영역의 도핑 농도는 5×1018cm-3로 하고, 채널 영역의 도핑 농도는 1×1015cm-3로 하였다. 상하의 게이트 절연막의 유전율은 3.9로 하고, 상하의 게이트 절연막의 두께는 300nm로 하였다. 상하의 게이트 전극의 일함수는 4.1eV로 하였다. 드레인 전극에 인가하는 전압(V d)은 3V로 하였다.
도 71의 (A) 및 (B)는 서브스레숄드 영역에서의 I d-V g 특성의 편차의 계산 결과를 나타낸 것이다. 또한, 도 71의 (A)는 Single Gate 구조의 계산 결과를 나타낸 것이고, 도 71의 (B)는 S-channel 구조의 계산 결과를 나타낸 것이다. 또한, 도 71의 (A) 및 (B)에서는 채널에 LTPS의 결정립계가 하나 포함되는 구조를 채용하고 있다. 결정립계의 위치에는 소스 전극의 단부 근방의 위치에서 드레인 전극의 단부 근방의 위치까지 9가지가 있다. 그러므로, 도 71의 (A) 및 (B)의 각각에 9개의 I d-V g 특성을 나타내었다.
도 71의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조를 채용함으로써, 문턱 전압(V th)의 음의 방향으로의 시프트를 억제할 수 있다. 그러나 S-channel 구조를 가져도, 결정립계로 인한 서브스레숄드 영역에서의 특성 편차는 크게 변화되지 않는다.
<1-5-4. S-channel 구조에서의 NBTS에 대한 내성>
다음에, S-channel 구조를 가지는 LTPS-FET 및 OS-FET의 NBTS(negative bias temperature stress)에 대한 내성을 계산하였다.
도 72의 (A) 및 (B)는 계산에 사용한 구조를 나타낸 것이다. 도 72의 (A)는 LTPS-FET의 계산에 사용한 구조를 나타낸 것이고, 도 72의 (B)는 OS-FET의 계산에 사용한 구조를 나타낸 것이다.
도 72의 (A)에 있어서 Poly-Si의 두께는 50nm로 하고, Poly-Si 아래에 위치하는 게이트 전극(Bottom Gate)의 두께는 100nm로 하고, Poly-Si 위에 위치하는 게이트 전극(Top Gate)의 두께는 100nm로 하였다. 아래쪽의 게이트 전극(Bottom Gate)과 Poly-Si 사이에는 절연막을 제공하였고, 상기 절연막의 두께는 300nm로 하였다. 위쪽의 게이트 전극(Top Gate)과 Poly-Si 사이에는 절연막을 제공하였고, 상기 절연막의 두께는 300nm로 하였다.
도 72의 (B)에 있어서 OS의 두께는 50nm로 하고, OS 아래에 위치하는 게이트 전극(Bottom Gate)의 두께는 100nm로 하고, OS 위에 위치하는 게이트 전극(Top Gate)의 두께는 100nm로 하였다. 아래쪽의 게이트 전극(Bottom Gate)과 OS 사이에는 절연막을 제공하였고, 상기 절연막의 두께는 300nm로 하였다. 위쪽의 게이트 전극(Top Gate)과 OS 사이에는 절연막을 제공하였고, 상기 절연막의 두께는 300nm로 하였다.
계산 조건을 설정함에 있어서, 위쪽의 게이트 전극(Top Gate) 및 아래쪽의 게이트 전극(Bottom Gate)의 각각에 -10V를 인가하는 NBTS를 상정하였다.
도 73의 (A) 및 (B)는 NBTS를 인가하였을 때의 두께 방향의 전위 분포의 계산 결과를 나타낸 것이다. 또한, 도 73의 (A)는 LTPS-FET의 계산 결과를 나타낸 것이고, 도 73의 (B)는 OS-FET의 계산 결과를 나타낸 것이다.
도 73의 (A)에 나타낸 바와 같이 LTPS-FET에서는 위쪽의 게이트 전극(Top Gate)과 아래쪽의 게이트 전극(Bottom Gate) 사이의 전위가 변화된다. 즉, Poly-Si에 전계가 인가되고 있고, 위쪽의 게이트 전극(Top Gate) 및 아래쪽의 게이트 전극(Bottom Gate)에 인가하는 전압이 오프일 때에도, 전계로 인한 스트레스가 Poly-Si에 가해진다. 이는 LTPS-EFT에서의 반전에 의한 소수 캐리어의 발생으로 인한 것으로 시사된다.
그러나 OS-FET에서는, 도 73의 (B)에 나타낸 바와 같이 위쪽의 게이트 전극(Top Gate)과 아래쪽의 게이트 전극(Bottom Gate) 사이의 전위가 변화되지 않거나 또는 전위가 거의 일정하다. 이는 위쪽의 게이트 전극(Top Gate)과 아래쪽의 게이트 전극(Bottom Gate)의 전위가 같고, OS 및 절연막에 전계가 인가되지 않는 것을 시사한다. 즉, OS-FET에 S-channel 구조를 채용함으로써 NBTS에 대한 내성이 크게 증대되는 것이 시사된다.
<1-5-5. S-channel 구조에서의 W 길이 방향의 길이>
S-channel 구조에서의 W 길이 방향의 길이에 대하여 설명한다. 여기서는 도 74의 (A) 내지 (C) 그리고 도 75의 (A) 내지 (C)에 나타낸 트랜지스터를 제작하고, 트랜지스터에 PBTS(positive bias temperature stress) 테스트를 행하였다.
도 74의 (A)는 트랜지스터(400)의 상면도이고, 도 74의 (B)는 도 74의 (A)에 나타낸 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 74의 (C)는 도 74의 (A)에 나타낸 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
도 75의 (A)는 트랜지스터(400A)의 상면도이고, 도 75의 (B)는 도 75의 (A)에 나타낸 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 75의 (C)는 도 75의 (A)에 나타낸 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(400) 및 트랜지스터(400A)의 각각은 기판(402) 위의 도전막(404), 도전막(404) 위의 절연막(406 및 407), 절연막(407) 위의 산화물 반도체막(408), 산화물 반도체막(408)에 전기적으로 접속되는 도전막(412a), 산화물 반도체막(408)에 전기적으로 접속되는 도전막(412b), 산화물 반도체막(408), 도전막(412a), 및 도전막(412b) 위의 절연막(414 및 416), 절연막(416) 위의 도전막(420), 및 절연막(416) 및 도전막(420) 위의 절연막(418)을 포함한다.
또한, 트랜지스터(400 및 400A)에서 산화물 반도체막(408)은 산화물 반도체막(408a)과 산화물 반도체막(408a) 위의 산화물 반도체막(408b)의 적층 구조를 가진다. 트랜지스터(400 및 400A)에서 도전막(404)은 제 1 게이트 전극으로서 기능하고, 도전막(420)은 제 2 게이트 전극으로서 기능한다. 또한, 트랜지스터(400 및 400A)에서 절연막(406 및 407)은 제 1 게이트 절연막으로서 기능하고, 절연막(414 및 416)은 제 2 게이트 절연막으로서 기능한다. 트랜지스터(400 및 400A)에서 도전막(412a)은 소스 전극으로서 기능하고, 도전막(412b)은 드레인 전극으로서 기능한다.
또한, 도 74의 (A) 내지 (C)에 나타낸 트랜지스터(400)와 도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)는 도전막(420)의 채널 폭 W 방향의 길이가 상이하고, 도전막(420)을 제외한 트랜지스터들(400 및 400A)의 구성 요소는 같다.
구체적으로는, 도 74의 (A) 내지 (C)에 나타낸 트랜지스터(400)에서는 W 길이 방향에 있어서 제 2 게이트 전극으로서 기능하는 도전막(420)이 산화물 반도체막(408)보다 짧다. 한편, 도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)에서는 W 길이 방향의 제 2 게이트 전극으로서 기능하는 도전막(420)이 W 길이 방향의 산화물 반도체막(408)보다 길다. 바꿔 말하면, 트랜지스터(400A)는 산화물 반도체막(408)의 W 길이 방향의 측면이 제 2 게이트 전극으로서 기능하는 도전막(420)으로 덮여 있는 구조, 즉 S-channel 구조를 가진다.
또한, 트랜지스터(400 및 400A) 각각의 도전막, 절연막, 및 산화물 반도체막의 구조는 다음과 같다.
도전막(404)으로서 두께 200nm의 텅스텐막을 형성하고, 도전막(420)으로서 두께 100nm의 ITSO막을 형성하였다. 도전막(412a 및 412b)의 각각은 두께 50nm의 텅스텐막과 두께 400nm의 알루미늄막과 두께 200nm의 타이타늄막의 적층 구조로 하였다. 산화물 반도체막(408a)으로서 두께 35nm의 IGZO막(In:Ga:Zn=3:1:2[원자비])을 형성하고, 산화물 반도체막(408b)으로서 두께 15nm의 IGZO막(In:Ga:Zn=1:3:2[원자비])을 형성하였다. 절연막(406)으로서 두께 400nm의 질화 실리콘막을 형성하고, 절연막(407)으로서 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(414)으로서 두께 50nm의 산화 질화 실리콘막을 형성하고, 절연막(416)으로서 두께 400nm의 산화 질화 실리콘막을 형성하였다. 절연막(418)으로서 두께 100nm의 질화 실리콘막을 형성하였다.
도 76의 (A)는 도 74의 (A) 내지 (C)에 나타낸 트랜지스터(400)에 상당하는 트랜지스터의 PBTS 테스트 전후에 있어서의 I d-V g 특성을 나타낸 것이다. 도 76의 (B)는 도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)에 상당하는 트랜지스터의 PBTS 테스트 전후에 있어서의 I d-V g 특성을 나타낸 것이다.
또한, 도 76의 (A) 및 (B)에서 제 1 세로축은 I d를 나타내고, 제 2 세로축은 μFE를 나타내고, 가로축은 V g를 나타내고 있다. 도 76의 (A) 및 (B)에서 실선은 스트레스 테스트 전의 결과를 나타내고, 파선은 스트레스 테스트 후의 결과를 나타내고 있다.
도 76의 (A)에 나타낸 바와 같이, 산화물 반도체막(408)의 측면이 제 2 게이트 전극으로서 기능하는 도전막(420)으로 덮여 있지 않은 구조에서는 PBTS 테스트 후에 I d-V g 특성이 열화된다. 도 76의 (B)에 나타낸 바와 같이, 산화물 반도체막(408)의 측면이 제 2 게이트 전극으로서 기능하는 도전막(420)으로 덮여 있는 구조, 즉 S-channel 구조에서는 PBTS 테스트 후의 I d-V g 특성의 변화가 관찰되지 않거나 또는 매우 작다.
도 76의 (A) 및 (B)에 나타낸 I d-V g 특성의 열화는 섬 형상의 산화물 반도체막(408)의 측단부가 n형이 되어 트랜지스터(400)에 기생 채널이 형성되었기 때문에 일어난 것으로 시사된다.
<1-5-6. I d-V g 특성의 V d 의존>
도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)에 상당하는 트랜지스터(S-channel 구조의 트랜지스터)와, 트랜지스터(400A)에 포함되는 제 2 게이트 전극으로서 기능하는 도전막(420)을 가지지 않는 트랜지스터(Single Gate 구조의 트랜지스터)를 제작하고, 제작한 트랜지스터들의 I d-V g 특성의 V d 의존을 평가하였다.
제작한 트랜지스터들 각각의 절연막, 도전막, 및 산화물 반도체막의 구조는 <1-5-5. S-channel 구조에서의 W 길이 방향의 길이>에 기재된 것과 같게 하였다. 트랜지스터들의 각각은 채널 길이 L을 2μm로 하고 채널 폭 W를 50μm로 하였다.
제작한 트랜지스터들의 I d-V g 특성을 평가하였다. 또한, I d-V g 특성 측정에서는 두 가지 조건, 즉 V d=0.1V 및 V d=10V를 채용하였다.
트랜지스터의 I d-V g 특성의 측정 결과를 도 77의 (A) 및 (B)에 나타내었다. 도 77의 (A)는 Single Gate 구조의 트랜지스터의 결과를 나타낸 것이다. 도 77의 (B)는 S-channel 구조의 트랜지스터의 결과를 나타낸 것이다.
도 77의 (A)에 나타낸 바와 같이, Single Gate 구조의 경우, V d 전압의 차이에 기인하여 문턱 전압의 상승 특성에 차이가 난다. 구체적으로는, Single Gate 구조의 경우에는 문턱 전압이 음의 방향으로 시프트된다. 문턱 전압의 음으로의 시프트는 높은 드레인 전압(V d=10V)이 인가될 때에 특히 현저하다.
상술한 현상은 DIBL(drain-induced barrier lowering) 효과에 기인하는 것으로 시사된다. DIBL 효과란 드레인 전계에 의하여 소스와 채널 사이의 밴드 장벽이 저하되는 현상이다.
한편, 도 77의 (B)에 나타낸 바와 같이, S-channel 구조의 경우, V d 전압이 상이하여도, 문턱 전압의 상승 특성이 거의 같다. 이는 상하의 게이트 전극에 의하여 드레인 전계가 차폐되기 때문인 것으로 시사된다.
다음에, LTPS-FET의 I d-V g 특성의 V d 의존을 평가하였다. LTPS-FET로서는, L/W=6/50μm의 nch 트랜지스터 및 L/W=6/50μm의 pch 트랜지스터를 제작하였다. 트랜지스터 구조로서는 상술한 Single Gate 구조 및 S-channel 구조를 사용하였다.
LTPS-FET의 I d-V g 특성의 측정 결과를 도 78의 (A) 및 (B) 그리고 도 79의 (A) 및 (B)에 나타내었다. 도 78의 (A)는 Single Gate 구조의 nch 트랜지스터의 I d-V g 특성의 결과를 나타낸 것이다. 도 78의 (B)는 S-channel 구조의 nch 트랜지스터의 I d-V g 특성의 결과를 나타낸 것이다. 도 79의 (A)는 Single Gate 구조의 pch 트랜지스터의 I d-V g 특성의 결과를 나타낸 것이다. 도 79의 (B)는 S-channel 구조의 pch 트랜지스터의 I d-V g 특성의 결과를 나타낸 것이다.
도 78의 (A) 및 (B) 그리고 도 79의 (A) 및 (B)에 나타낸 바와 같이, Single Gate 구조 대신에 S-channel 구조를 사용함으로써, LTPS-FET에서도 OS-FET와 마찬가지로 V d가 상이하여도 문턱 전압의 상승 특성의 편차를 억제할 수 있다. 즉, LTPS-FET에서도, S-channel 구조에 의하여 DIBL 효과를 억제할 수 있다.
또한, 도 78의 (A) 및 (B) 그리고 도 79의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조를 사용하면, LTPS-FET에서도 OS-FET와 마찬가지로 Single Gate 구조를 사용하는 경우보다 높은 전계 효과 이동도를 실현하는 것도 가능하다. S-channel 구조의 LTPS-FET의 전계 효과 이동도는 Single Gate 구조의 LTPS-FET의 거의 1.6배이다.
<1-5-7. I d-V d 특성의 포화 특성>
Single Gate 구조 및 S-channel 구조의 트랜지스터의 I d-V d 특성의 포화 특성에 대하여 설명한다.
도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)에 상당하는 트랜지스터(S-channel 구조의 트랜지스터)와, 트랜지스터(400A)에 포함되는 제 2 게이트 전극으로서 기능하는 도전막(420)을 가지지 않는 트랜지스터(Single Gate 구조의 트랜지스터)를 제작하고, 제작한 트랜지스터들의 I d-V d 특성의 포화 특성을 평가하였다.
제작한 트랜지스터들 각각의 절연막, 도전막, 및 산화물 반도체막의 구조는 <1-5-5. S-channel 구조에서의 W 길이 방향의 길이>에 기재된 것과 같게 하였다. 트랜지스터들의 각각은 채널 길이 L을 3μm로 하고 채널 폭 W를 50μm로 하였다.
도 80의 (A) 및 (B)는 Single Gate 구조 및 S-channel 구조의 트랜지스터의 I d-V d 특성을 나타낸 것이다. 도 80의 (A)는 Single Gate 구조의 트랜지스터의 I d-V d 특성의 결과를 나타낸 것이다. 도 80의 (B)는 S-channel 구조의 트랜지스터의 I d-V d 특성의 결과를 나타낸 것이다.
도 80의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조의 경우, I d-V d 특성의 포화 특성이 향상된다. 이는 상술한 DIBL 효과가 억제되기 때문인 것으로 생각된다. Single Gate 구조의 OS-FET에서는 드레인 전압이 높을 때, DIBL 효과에 의하여 I d-V d 특성의 포화 영역에서도 드레인 전류(I d)가 증가된다.
I d-V d 특성에서의 포화 특성이 향상된 FET는 예를 들어, 유기 EL 소자를 포함하는 표시 장치를 구동시키기 위한 FET로서 적합하게 사용할 수 있다.
다음으로, LTPS-FET의 I d-V d 특성의 포화 특성에 대하여 도 81의 (A) 내지 (C) 및 도 82의 (A) 내지 (C)를 참조하여 설명한다.
LTPS-FET의 I d-V d 특성을 도 81의 (A) 내지 (C) 및 도 82의 (A) 내지 (C)에 나타내었다. 도 81의 (A)는 L/W=6/3μm의 Single Gate 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다. 도 81의 (B)는 L/W=10/3μm의 Single Gate 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다. 도 81의 (C)는 L/W=50/3μm의 Single Gate 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다. 도 82의 (A)는 L/W=6/3μm의 S-channel 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다. 도 82의 (B)는 L/W=10/3μm의 S-channel 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다. 도 82의 (C)는 L/W=50/3μm의 S-channel 구조를 가지는 트랜지스터의 I d-V d 특성의 측정 결과를 나타낸 것이다.
도 81의 (A) 내지 (C) 및 도 82의 (A) 내지 (C)에 나타낸 바와 같이, S-channel 구조를 사용함으로써, LTPS-FET에서도 DIBL 효과를 억제할 수 있고, I d-V d 특성의 포화 특성이 향상된다. 그러나, 상술한 OS-FET와 달리, 드레인 전압(V d)의 절대값의 증대에 의하여 드레인 전류가 다시 증가되는 현상이 관찰된다. 특히, L이 짧은 트랜지스터에 있어서 드레인 전류가 다시 증가되는 현상이 뚜렷하게 관찰된다.
상술한 현상은 드레인 전계의 증대에 의하여 발생되는 핫 캐리어(정공)로 인하여 드레인의 단부에서 일어나는 애벌란시 항복(충돌 전리)에 기인하는 것으로 생각된다. 그 가능한 이유로서는, LTPS로서 사용한 실리콘의 밴드 갭이 산화물 반도체막보다 작고, 실리콘은 그 작은 밴드 갭 때문에 충돌 전리의 영향을 산화물 반도체막보다 더 크게 받기 때문이다.
<1-5-8. 서브스레숄드 스윙>
Single Gate 구조의 트랜지스터와 S-channel 구조의 트랜지스터의 서브스레숄드 스윙을 계산하였다. 또한, "서브스레숄드 스윙"이라는 용어는, 소스 전극과 드레인 전극 사이의 전류(서브스레숄드 전류)를 한 자릿수 증가시키는 데 필요한 게이트 전압이고, 서브스레숄드 스윙이 작을수록 게이트 전압에 대한 서브스레숄드 전류의 기울기가 가파르고 스위칭 특성이 더 우수하다.
도 83은 Single Gate 구조의 트랜지스터와 S-channel 구조의 트랜지스터의 I d-V g 특성의 계산 결과를 나타낸 것이다. 도 83에서 파선은 Single Gate 구조의 트랜지스터의 I d-V g 특성의 계산 결과를 나타내고, 실선은 S-channel 구조의 트랜지스터의 I d-V g 특성의 계산 결과를 나타내고 있다.
서브스레숄드 스윙의 계산에서는 L/W=2/50μm의 OS-FET를 상정하였다.
도 83에 나타낸 바와 같이, S-channel 구조의 경우, 서브스레숄드 스윙이 저감된다. 이는, S-channel 구조의 경우, 상하의 게이트 전계에 의하여 채널의 제어성이 향상되기 때문인 것으로 생각된다.
OS-FET 및 LTPS-FET에 S-channel 구조를 사용함으로써 얻어지는 효과를 표 1에 정리하였다.
[표 1]
Figure pat00001
주석: *1)-는 "미확인"을 의미함
표 1에 나타낸 바와 같이, S-channel 구조의 LTPS-FET에서는 몇 개의 효과가 기대되지만, S-channel 구조의 OS-FET에서는 더 많은 효과가 얻어진다.
<1-6. 반도체 장치의 구조예 3>
도 1의 (A) 내지 (C)의 트랜지스터(100)와는 다른 구조예에 대하여 도 3의 (A) 내지 (C)를 참조하여 설명한다.
도 3의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(160)의 상면도이다. 도 3의 (B)는 도 3의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 3의 (C)는 도 3의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(160)는 화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 구조가 트랜지스터(100)와 다르다. 트랜지스터(160)의 나머지 부분은 트랜지스터(100)와 비슷하고, 비슷한 효과를 가진다. 이하에서는, 트랜지스터(100)와 상이한 부분에 대하여 설명한다.
트랜지스터(160)의 화소 전극으로서 기능하는 산화물 반도체막(120a)은 산화물 반도체막(120a_1)과 산화물 반도체막(120a_2)의 적층 구조를 가진다. 트랜지스터(160)의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)은 산화물 반도체막(120b_1)과 산화물 반도체막(120b_2)의 적층 구조를 가진다.
산화물 반도체막(120a) 및 산화물 반도체막(120b)의 각각이 적층 구조를 가지면, 절연막(116)에 산소를 적합하게 도입할 수 있다. 또한, 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 각각이 적층 구조를 가지면, 절연막(118)에 함유되는 수소가 절연막(116)에 들어가는 것을 억제할 수 있다.
산화물 반도체막(120a_1) 및 산화물 반도체막(120b_1)의 형성에 사용하는 스퍼터링 타깃의 금속 원소 간의 원자비는 In≤M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소 간의 원자비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=1:3:2, In:M:Zn=1:3:4, 또는 In:M:Zn=1:3:6 등이다.
산화물 반도체막(120a_2) 및 산화물 반도체막(120b_2)의 형성에 사용하는 스퍼터링 타깃의 금속 원소 간의 원자비는 In≥M을 만족하는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소 간의 원자비는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 또는 In:M:Zn=4:2:4.1 등이다.
각각 2층 구조를 가지는 산화물 반도체막(120a) 및 산화물 반도체막(120b)을 형성하는 경우, 아래쪽의 산화물 반도체막을 형성하기 위한 산소 가스의 유량을 위쪽의 산화물 반도체막을 형성하기 위한 산소 가스의 유량보다 높게 하는 것이 바람직하다. 아래쪽의 산화물 반도체막을 더 높은 유량의 산소 가스를 사용하여 형성하면, 절연막(116)에 산소를 적합하게 첨가할 수 있다. 위쪽의 산화물 반도체막을 더 낮은 유량의 산소 가스를 사용하여 형성하면, 산화물 반도체막의 저항을 저감할 수 있다.
상술한 구조를 각각 가지는 산화물 반도체막(120a) 및 산화물 반도체막(120b)을 포함하는 반도체 장치는 더 높은 신뢰성을 가질 수 있다.
<1-7. 반도체 장치의 구조예 4>
도 2의 (A) 내지 (C)의 트랜지스터(150)와는 다른 구조예에 대하여 도 4의 (A) 내지 (C)를 참조하여 설명한다.
도 4의 (A)는 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(170)의 상면도이다. 도 4의 (B)는 도 4의 (A)에 도시된 일점쇄선 X1-X2를 따라 취한 단면도이고, 도 4의 (C)는 도 4의 (A)에 도시된 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(170)는 화소 전극으로서 기능하는 산화물 반도체막(120a) 및 제 2 게이트 전극으로서 기능하는 산화물 반도체막(120b)의 구조가 트랜지스터(150)와 다르다. 트랜지스터(170)의 나머지 부분은 트랜지스터(150)와 비슷하고, 비슷한 효과를 가진다. 산화물 반도체막(120a) 및 산화물 반도체막(120b)의 구조는 상술한 트랜지스터(160)와 비슷하여도 좋다.
<1-8. 반도체 장치의 구조예 5>
도 2의 (A) 내지 (C)에 나타낸 트랜지스터(150)의 변형예 및 도 4의 (A) 내지 (C)에 나타낸 트랜지스터(170)의 변형예에 대하여 도 5의 (A) 내지 (D), 도 6의 (A) 및 (B), 그리고 도 7의 (A) 내지 (D)를 참조하여 설명한다.
도 5의 (A) 및 (B)는 도 2의 (B) 및 (C)의 트랜지스터(150)의 변형예의 단면도이다. 도 5의 (C) 및 (D)는 도 4의 (B) 및 (C)의 트랜지스터(170)의 변형예의 단면도이다.
도 5의 (A) 및 (B)의 트랜지스터(150A)는 산화물 반도체막(108)이 3층 구조를 가지는 점을 제외하고는 도 2의 (B) 및 (C)의 트랜지스터(150)와 같은 구조를 가진다. 구체적으로, 트랜지스터(150A)의 산화물 반도체막(108)은 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)을 포함한다.
도 5의 (C) 및 (D)의 트랜지스터(170A)는 산화물 반도체막(108)이 3층 구조를 가지는 점을 제외하고는 도 4의 (B) 및 (C)의 트랜지스터(170)와 같은 구조를 가진다. 구체적으로, 트랜지스터(170A)의 산화물 반도체막(108)은 산화물 반도체막(108a), 산화물 반도체막(108b), 및 산화물 반도체막(108c)을 포함한다.
여기서, 산화물 반도체막(108a, 108b, 및 108c)과 접촉되는 절연막, 및 산화물 반도체막(108b 및 108c)과 접촉되는 절연막의 밴드 구조에 대하여 도 6의 (A) 및 (B)를 참조하여 설명한다.
도 6의 (A)는 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 6의 (B)는 절연막(107), 산화물 반도체막(108b 및 108c), 및 절연막(114)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 절연막(107), 산화물 반도체막(108a, 108b, 및 108c), 및 절연막(114) 각각의 전도대 하단(Ec)을 밴드도에 나타내었다.
도 6의 (A)의 밴드 구조에서, 절연막들(107 및 114) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108a)으로서 금속 원소의 원자비 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하고, 산화물 반도체막(108b)으로서 금속 원소의 원자비 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서 금속 원소의 원자비 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용한다.
도 6의 (B)의 밴드 구조에서, 절연막들(107 및 114) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108b)으로서 금속 원소의 원자비 In:Ga:Zn=4:2:4.1의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하고, 산화물 반도체막(108c)으로서 금속 원소의 원자비 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용한다.
도 6의 (A) 및 (B)에 도시된 바와 같이, 전도대 하단의 에너지 준위는 산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단의 에너지 준위가 연속적으로 변화 또는 연속적으로 연결되어 있다. 이러한 밴드 구조를 얻기 위해서는 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면, 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에, 트랩 중심 또는 재결합 중심 등의 결함 상태를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막(108a)과 산화물 반도체막(108b) 사이, 그리고 산화물 반도체막(108b)과 산화물 반도체막(108c) 사이에 연속 접합을 형성하기 위해서는, 이 막들을, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다.
도 6의 (A) 또는 (B)의 밴드 구조로 하면, 산화물 반도체막(108b)이 웰(well)로서 기능하게 되고, 이 적층 구조를 가지는 트랜지스터에서 채널 영역이 산화물 반도체막(108b)에 형성된다.
산화물 반도체막(108a) 및/또는 산화물 반도체막(108c)을 제공함으로써, 산화물 반도체막(108b)은 산화물 반도체막(108b)과 절연막(절연막(107) 또는 절연막(114))의 계면 근방에 형성될 수 있는 트랩 상태로부터 떨어져 있게 된다.
또한, 트랩 상태는 채널 영역으로서 기능하는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에서 떨어져 있는 경우가 있고, 이로 인하여 트랩 상태에 전자가 축적되기 쉬워진다. 트랩 상태에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 시프트된다. 따라서, 트랩 상태는 산화물 반도체막(108b)의 전도대 하단의 에너지 준위(Ec)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조에 의하여 트랩 상태에서의 전자의 축적이 억제된다. 그 결과, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막들(108a 및 108c) 각각의 전도대 하단의 에너지 준위는, 산화물 반도체막(108b)보다 더 진공 준위에 가깝다. 산화물 반도체막(108b)의 전도대 하단의 에너지 준위와, 산화물 반도체막들(108a 및 108c) 각각의 전도대 하단의 에너지 준위의 차는 대표적으로는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막들(108a 및 108c) 각각의 전자 친화력과 산화물 반도체막(108b)의 전자 친화력 간의 차는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서, 산화물 반도체막(108b)은 전류의 주된 경로로서 기능한다. 즉, 산화물 반도체막(108b)은 채널 영역으로서 기능하고, 산화물 반도체막(108a 및 108c)은 산화물 절연막으로서 기능한다. 또한, 산화물 반도체막들(108a 및 108c)의 각각은 채널 영역이 형성되는 산화물 반도체막(108b)에 포함되는 금속 원소 중 하나 이상을 포함하기 때문에, 산화물 반도체막(108a)과 산화물 반도체막(108b)의 계면 또는 산화물 반도체막(108b)과 산화물 반도체막(108c)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 계면에서 캐리어의 이동이 저해되지 않기 때문에, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다.
산화물 반도체막들(108a 및 108c)의 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막들(108a 및 108c)에 도전율이 충분히 낮은 재료를 사용한다. 그러므로, 산화물 반도체막들(108a 및 108c)의 각각을, 그 물성 및/또는 기능 때문에 "산화물 절연막"이라고 할 수도 있다. 또는 전자 친화력(진공 준위와 전도대 하단 간의 에너지 준위의 차)이 산화물 반도체막(108b)보다 작고, 전도대 하단의 에너지 준위에 산화물 반도체막(108b)과의 차분(밴드 오프셋)을 가지는 재료를 산화물 반도체막(108a 및 108c)에 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압 간에 차가 발생되는 것을 억제하기 위해서는, 전도대 하단의 에너지 준위가 산화물 반도체막(108b)의 전도대 하단의 에너지 준위보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108a 및 108c)을 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108b)의 전도대 하단과 산화물 반도체막(108a 및 108c)의 전도대 하단 간의 에너지 준위의 차는 0.2eV 이상, 바람직하게는 0.5eV 이상이다.
산화물 반도체막(108a 및 108c)은 스피넬 결정 구조를 가지지 않는 것이 바람직하다. 이는, 산화물 반도체막(108a 및 108c)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산될 수 있기 때문이다. 또한, 산화물 반도체막들(108a 및 108c)의 각각이 후술하는 CAAC-OS이면, 도전막(112a 및 112b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어지므로 바람직하다.
산화물 반도체막들(108a 및 108c) 각각의 두께는, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있는 두께 이상, 절연막(114)으로부터 산화물 반도체막(108b)에 대한 산소의 공급이 억제되는 두께 미만으로 한다. 예를 들어, 산화물 반도체막들(108a 및 108c) 각각의 두께를 10nm 이상으로 하면, 도전막(112a 및 112b)의 구성 원소가 산화물 반도체막(108b)으로 확산되는 것을 억제할 수 있다. 산화물 반도체막들(108a 및 108c) 각각의 두께가 100nm 이하이면, 절연막(114)으로부터 산화물 반도체막(108b)으로 산소를 효과적으로 공급할 수 있다.
본 실시형태에서는 산화물 반도체막들(108a 및 108c)의 각각으로서 금속 원소의 원자비 In:Ga:Zn=1:1:1.2의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하는 예에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물 반도체막들(108a 및 108c)의 각각으로서 금속 원소의 원자비 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, 또는 In:Ga:Zn=1:3:6의 금속 산화물 타깃을 사용하여 형성된 산화물 반도체막을 사용하여도 좋다.
산화물 반도체막(108a 및 108c)을 원자비 In:Ga:Zn=1:1:1의 금속 산화물 타깃을 사용하여 형성하는 경우, 산화물 반도체막(108a 및 108c)이 원자비 In:Ga:Zn=1:β1(0<β1≤2):β2(0<β22)를 가지게 되는 경우가 있다. 산화물 반도체막(108a 및 108c)을 원자비 In:Ga:Zn=1:3:4의 금속 산화물 타깃을 사용하여 형성하는 경우, 산화물 반도체막(108a 및 108c)이 원자비 In:Ga:Zn=1:β3(1≤β3≤5):β4(2≤β4≤6)를 가지게 되는 경우가 있다. 산화물 반도체막(108a 및 108c)을 원자비 In:Ga:Zn=1:3:6의 금속 산화물 타깃을 사용하여 형성하는 경우, 산화물 반도체막(108a 및 108c)이 원자비 In:Ga:Zn=1:β5(1≤β5≤5):β6(4≤β6≤8)를 가지게 되는 경우가 있다.
도면에서는 트랜지스터(150)의 산화물 반도체막(108c) 및 트랜지스터(150A)의 산화물 반도체막(108c)이 도전막(112a 및 112b)으로 덮여 있지 않은 영역에서 두께가 얇은, 즉 산화물 반도체막의 일부가 오목부를 가지는 예를 도시하고 있다. 그러나, 본 발명의 일 형태는 이에 한정되지 않고, 산화물 반도체막이 반드시 도전막(112a 및 112b)으로 덮여 있지 않은 영역에서 오목부를 가질 필요는 없다. 도 7의 (A) 내지 (D)는 이 경우의 예를 도시한 것이다. 도 7의 (A) 내지 (D)는 반도체 장치의 예를 도시한 단면도이다. 도 7의 (A) 및 (B)는 트랜지스터(150)의 산화물 반도체막(108c)이 오목부를 가지지 않는 구조를 도시한 것이고, 도 7의 (C) 및 (D)는 트랜지스터(150A)의 산화물 반도체막(108c)이 오목부를 가지지 않는 구조를 도시한 것이다.
본 실시형태의 트랜지스터의 구조들은 서로 자유롭게 조합될 수 있다.
<1-9. 반도체 장치의 제작 방법>
다음으로, 본 발명의 일 형태에 따른 반도체 장치인 트랜지스터(100)의 제작 방법에 대하여 도 8의 (A) 내지 (F), 도 9의 (A) 내지 (F), 도 10의 (A) 내지 (F), 및 도 11의 (A) 내지 (F)를 참조하여 설명한다.
도 8의 (A) 내지 (F), 도 9의 (A) 내지 (F), 도 10의 (A) 내지 (F), 및 도 11의 (A) 내지 (F)는 반도체 장치의 제작 방법을 나타낸 단면도이다. 채널 길이 방향의 단면도를 도 8의 (A), (C), 및 (E), 도 9의 (A), (C), 및 (E), 도 10의 (A), (C), 및 (E), 그리고 도 11의 (A), (C), 및 (E)에 나타내었다. 채널 폭 방향의 단면도를 도 8의 (B), (D), 및 (F), 도 9의 (B), (D), 및 (F), 도 10의 (B), (D), 및 (F), 그리고 도 11의 (B), (D), 및 (F)에 나타내었다.
먼저, 도전막을 기판(102) 위에 형성하고 리소그래피 공정 및 에칭 공정을 통하여 가공함으로써, 제 1 게이트 전극으로서 기능하는 도전막(104)을 형성한다. 그리고, 도전막(104) 위에 제 1 게이트 절연막으로서 기능하는 절연막(106 및 107)을 형성한다(도 8의 (A) 및 (B) 참조).
본 실시형태에서는, 기판(102)으로서 유리 기판을 사용하고, 제 1 게이트 전극으로서 기능하는 도전막(104)으로서 두께 100nm의 텅스텐막을 스퍼터링법으로 형성한다. 절연막(106)으로서 두께 400nm의 질화 실리콘막을 PECVD법으로 형성한다. 절연막(107)으로서 두께 50nm의 산화 질화 실리콘막을 PECVD법으로 형성한다.
또한 절연막(106)은 질화 실리콘막들의 적층 구조를 가질 수 있다. 구체적으로, 절연막(106)은 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 3층 구조를 가질 수 있다. 3층 구조의 예는 다음과 같다.
예를 들어, 제 1 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 100sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 50nm로 형성할 수 있다.
제 2 질화 실리콘막은 유량 200sccm의 실레인, 유량 2000sccm의 질소, 및 유량 2000sccm의 암모니아 가스를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 300nm로 형성할 수 있다.
제 3 질화 실리콘막은 유량 200sccm의 실레인 및 유량 5000sccm의 질소를 원료 가스로서 PECVD 장치의 반응 체임버에 공급하고, 반응 체임버의 압력을 100Pa로 제어하고, 27.12MHz의 고주파 전원을 사용하여 2000W의 전력을 공급하는 조건하에서 두께 50nm로 형성할 수 있다.
또한 제 1 질화 실리콘막, 제 2 질화 실리콘막, 및 제 3 질화 실리콘막의 각각은 기판 온도 350 이하에서 형성할 수 있다.
절연막(106)이 질화 실리콘막들의 3층 구조를 가질 때, 예를 들어 도전막(104)으로서 Cu를 포함하는 도전막을 사용하면, 다음 효과를 얻을 수 있다.
제 1 질화 실리콘막은 도전막(104)으로부터의 구리(Cu) 원소의 확산을 억제할 수 있다. 제 2 질화 실리콘막은 수소를 방출하는 기능을 가지며, 게이트 절연막으로서 기능하는 절연막의 내전압을 향상시킬 수 있다. 제 3 질화 실리콘막은 소량의 수소를 방출하며, 제 2 질화 실리콘막으로부터 방출되는 수소의 확산을 억제할 수 있다.
나중에 형성되는 산화물 반도체막(108)(구체적으로는 산화물 반도체막(108b))과의 계면의 특성을 향상시키기 위하여, 절연막(107)은 산소를 포함하는 절연막인 것이 바람직하다.
다음에, 절연막(107) 위에 산화물 반도체막(108b_0) 및 산화물 반도체막(108c_0)을 형성한다(도 8의 (C), (D), (E), 및 (F) 참조).
도 8의 (C) 및 (D)는 절연막(107) 위에 산화물 반도체막(108b_0)을 형성할 때의 퇴적 장치의 내부를 나타낸 단면 모식도이다. 도 8의 (C) 및 (D)에서는 퇴적 장치로서 스퍼터링 장치를 사용하고, 스퍼터링 장치 내에 배치된 타깃(191)과 타깃(191) 아래에 형성된 플라스마(192)를 모식적으로 나타내고 있다.
산화물 반도체막(108b_0)을 형성할 때, 제 1 산소 가스를 함유하는 분위기에서 플라스마 방전을 행한다. 이때, 산화물 반도체막(108b_0)이 위에 형성되는 절연막(107)에 산소가 첨가된다. 산화물 반도체막(108b_0)을 형성할 때, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 제 1 산소 가스를 혼합하여도 좋다.
제 1 산소 가스는 적어도 산화물 반도체막(108b_0)을 형성할 때에 혼합한다. 산화물 반도체막(108b_0)을 형성하기 위한 퇴적 가스에서의 제 1 산소 가스의 비율은 0%보다 크고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하로 한다.
도 8의 (C) 및 (D)에서, 절연막(107)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다.
산화물 반도체막들(108b_0 및 108c_0)은 같은 기판 온도에서 형성하여도 좋고, 상이한 기판 온도에서 형성하여도 좋다. 다만, 산화물 반도체막들(108b_0 및 108c_0)을 같은 기판 온도에서 형성하면, 제조 비용을 저감할 수 있으므로 바람직하다.
산화물 반도체막(108)은 예를 들어, 실온 이상 340 미만, 바람직하게는 실온 이상 300 이하, 더 바람직하게는 100 이상 250 이하, 더욱 바람직하게는 100 이상 200 이하의 기판 온도에서 형성한다. 산화물 반도체막(108)을 가열하면서 형성함으로써 산화물 반도체막(108)의 결정성을 높일 수 있다. 한편, 기판(102)으로서 대형의 유리 기판(예를 들어, 6세대 내지 10세대)을 사용하고 산화물 반도체막(108)을 150 이상 340 미만의 기판 온도에서 형성한 경우, 기판(102)이 변형될 수 있다(비틀어지거나 또는 휠 수 있다). 대형의 유리 기판을 사용하는 경우에는, 산화물 반도체막(108)을 100 이상 150 미만의 기판 온도에서 형성함으로써 유리 기판의 변형을 억제할 수 있다.
또한, 스퍼터링 가스의 순도를 높일 필요가 있다. 예를 들어, 스퍼터링 가스에 사용하는 산소 가스 또는 아르곤 가스로서, 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하가 되도록 고순도화된 가스를 사용함으로써, 수분 등이 산화물 반도체막에 들어가는 것을 최소화할 수 있다.
산화물 반도체막을 스퍼터링법으로 형성하는 경우, 산화물 반도체막에서 불순물로서 작용하는 물 등이 가능한 한 제거되도록, 크라이오펌프(cryopump) 등의 흡착 진공 펌프로 스퍼터링 장치의 각 체임버를 고진공까지(예를 들어, 5×10-7Pa 내지 1×10-4Pa 정도까지) 배기시키는 것이 바람직하다. 또는, 터보 분자 펌프 및 콜드 트랩을 조합하여, 배기계에서 체임버 내로 가스, 특히 탄소 또는 수소를 함유하는 가스가 역류하는 것을 방지하는 것이 바람직하다.
산화물 반도체막(108b_0)을 형성한 후, 산화물 반도체막(108b_0) 위에 산화물 반도체막(108c_0)을 연속적으로 형성한다. 또한, 산화물 반도체막(108c_0)을 형성할 때, 제 2 산소 가스를 함유하는 분위기에서 플라스마 방전을 행한다.
또한, 산화물 반도체막(108b_0)을 형성하기 위한 제 1 산소 가스의 비율은, 산화물 반도체막(108c_0)을 형성하기 위한 제 2 산소 가스의 비율과 같아도 좋고 상이하여도 좋다. 예를 들어, 산화물 반도체막(108c_0)을 형성하기 위한 퇴적 가스에서의 제 2 산소 가스의 비율은 0%보다 크고 100% 이하, 바람직하게는 10% 이상 100% 이하, 더 바람직하게는 30% 이상 100% 이하이다.
또한, 산화물 반도체막(108c_0)을 형성할 때에 제 2 산소 가스 및 아르곤 가스를 사용하는 경우, 아르곤 가스의 유량은 제 2 산소 가스의 유량보다 높게 하는 것이 바람직하다. 아르곤 가스의 유량을 높게 하면, 산화물 반도체막(108c_0)으로서 치밀한 막을 형성할 수 있다. 또는 산화물 반도체막(108c_0)을 형성할 때의 기판 온도를 높게, 대표적으로는 250 이하, 바람직하게는 150 이상 190 이하로 하여, 산화물 반도체막(108c_0)으로서 치밀한 막을 형성한다. 산화물 반도체막(108c_0)으로서 형성한 치밀한 막은 도전막(112a 및 112b)에 함유되는 금속 원소가 산화물 반도체막(108b_0)에 들어가는 것을 억제할 수 있다.
본 실시형태에서는, In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=4:2:4.1[원자비])을 사용하여 스퍼터링법으로 산화물 반도체막(108b_0)을 형성한 다음, 진공에서 연속적으로 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:1:1.2[원자비])을 사용하여 스퍼터링법으로 산화물 반도체막(108c_0)을 형성한다. 산화물 반도체막(108b_0)을 형성할 때의 기판 온도는 170로 하고, 산화물 반도체막(108c_0)을 형성할 때의 기판 온도는 170로 한다. 산화물 반도체막(108b_0)을 형성하기 위한 퇴적 가스로서는, 유량 60sccm의 산소 가스 및 유량 140sccm의 아르곤 가스를 사용한다. 산화물 반도체막(108c_0)을 형성하기 위한 퇴적 가스로서는, 유량 100sccm의 산소 가스 및 유량 100sccm의 아르곤 가스를 사용한다.
다음에, 산화물 반도체막(108b_0) 및 산화물 반도체막(108c_0)을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(108b 및 108c)을 형성한다(도 9의 (A) 및 (B) 참조).
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 소스 전극 및 드레인 전극이 되는 도전막(112)을 스퍼터링법으로 형성한다(도 9의 (C) 및 (D) 참조).
본 실시형태에서, 도전막(112)은 스퍼터링법에 의하여 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하여 형성된다. 본 실시형태에서 도전막(112)은 2층 구조를 가지지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 도전막(112)이 두께 50nm의 텅스텐막 위에 두께 400nm의 알루미늄막을 적층하고, 두께 400nm의 알루미늄막 위에 두께 100nm의 타이타늄막을 적층한 3층 구조를 가져도 좋다.
다음에, 도전막(112)을 원하는 형상으로 가공함으로써, 분리된 도전막들(112a 및 112b)을 형성한다(도 9의 (E) 및 (F) 참조).
본 실시형태에서는 건식 에칭 장치를 사용하여 도전막(112)을 가공한다. 또한, 도전막(112)의 가공 방법은 이에 한정되지 않고, 예를 들어, 습식 에칭 장치를 사용하여도 좋다. 도전막(112)을 가공할 때는 건식 에칭 장치를 이용하면 습식 에칭 장치를 이용하는 경우보다 더 미세한 패턴을 형성할 수 있다. 한편, 습식 에칭 장치를 이용하면 건식 에칭 장치를 이용하는 경우보다 도전막(112)을 더 낮은 제조 비용으로 가공할 수 있다.
도전막(112a 및 112b)을 형성한 후에 산화물 반도체막(108)(구체적으로는 산화물 반도체막(108c))의 표면(백 채널 측)을 세정하여도 좋다. 세정은 예를 들어, 인산 등의 약액을 사용하여 행하여도 좋다. 인산 등의 약액을 사용한 세정에 의하여, 산화물 반도체막(108c)의 표면에 부착된 불순물(예를 들어, 도전막(112a 및 112b)에 포함되는 원소)을 제거할 수 있다. 또한, 세정을 반드시 행할 필요는 없으므로, 세정은 불필요할 수 있다.
도전막(112a 및 112b)을 형성하는 단계 및/또는 세정 단계에 있어서, 산화물 반도체막(108)에서 도전막(112a 및 112b)으로 덮여 있지 않은 영역의 두께가 감소될 수 있다.
다음에, 산화물 반도체막(108) 및 도전막(112a 및 112b) 위에 절연막(114 및 116)을 형성한다(도 10의 (A) 및 (B) 참조).
또한 절연막(114)을 형성한 후, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성하는 것이 바람직하다. 절연막(114)을 형성한 후, 원료 가스의 유량, 압력, 고주파 전력, 및 기판 온도 중 적어도 하나를 조절하면서, 대기에 노출시키지 않고 연속적으로 절연막(116)을 형성함으로써, 절연막(114)과 절연막(116)의 계면에서 대기 성분에서 유래하는 불순물의 농도를 저감할 수 있고, 절연막(114 및 116)의 산소를 산화물 반도체막(108)으로 이동시킬 수 있고, 이에 따라 산화물 반도체막(108)에서의 산소 결손의 양을 저감할 수 있다.
예를 들어, 절연막(114)으로서, PECVD법에 의하여 산화 질화 실리콘막을 형성할 수 있다. 이 경우, 원료 가스로서 실리콘을 함유하는 퇴적 가스 및 산화성 가스를 사용하는 것이 바람직하다. 실리콘을 함유하는 퇴적 가스의 대표적인 예에는 실레인, 다이실레인, 트라이실레인, 및 플루오린화 실레인이 포함된다. 산화성 가스의 예에는 일산화이질소 및 이산화질소가 포함된다. 절연막(114)으로서, 산화성 가스의 유량을 퇴적 가스의 유량의 20배보다 크고 100배 미만, 바람직하게는 40배 이상 80배 이하로 하고, 처리 체임버의 압력을 100Pa 미만, 바람직하게는 50Pa 이하로 하는 조건하에서, PECVD법에 의하여, 질소를 함유하고 결함수가 적은 절연막을 형성할 수 있다.
본 실시형태에서는 절연막(114)으로서, 기판(102)을 온도 220로 유지하고, 유량 50sccm의 실레인 및 유량 2000sccm의 일산화이질소를 원료 가스로서 사용하고, 처리 체임버 내의 압력을 20Pa로 하고, 평행 평판 전극에 13.56MHz로 100W(전력 밀도로서는 1.6×10-2W/cm2)의 고주파 전력을 공급하는 조건하에서 PECVD법으로 산화 질화 실리콘막을 형성한다.
절연막(116)으로서는, 다음 조건하에서 산화 실리콘막 또는 산화 질화 실리콘막을 형성한다: 진공 배기된 PECVD 장치의 처리 체임버 내에 놓인 기판을 180 이상 350 이하의 온도에서 유지하고; 처리 체임버에 원료 가스를 도입하여 압력을 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하로 하고; 처리 체임버 내에 제공된 전극에 0.17W/cm2 이상 0.5W/cm2 이하, 바람직하게는 0.25W/cm2 이상 0.35W/cm2 이하의 고주파 전력을 공급한다.
절연막(116)의 퇴적 조건으로서, 상술한 전력 밀도의 고주파 전력을 상술한 압력의 반응 체임버에 공급하여 플라스마에서의 원료 가스의 분해 효율을 높이고, 산소 라디칼을 증가시키고, 원료 가스의 산화를 촉진시킴으로써, 절연막(116)의 산소 함유량이 화학량론적 조성보다 높아진다. 또한, 상술한 온도 범위의 기판 온도에서 형성된 막에서는 실리콘과 산소의 결합이 약하기 때문에, 이 막의 산소의 일부가 나중의 단계에서 가열 처리에 의하여 방출된다. 그러므로, 화학량론적 조성보다 높은 비율로 산소를 함유하고 산소의 일부가 가열에 의하여 방출되는 산화물 절연막을 형성할 수 있다.
또한 절연막(116)을 형성하는 단계에서 절연막(114)은, 산화물 반도체막(108)의 보호막으로서 기능한다. 그러므로 산화물 반도체막(108)에 대한 대미지를 저감하면서 전력 밀도가 높은 고주파 전력을 사용하여 절연막(116)을 형성할 수 있다.
또한 절연막(116)의 퇴적 조건에서, 산화성 가스에 대한 실리콘을 함유하는 퇴적 가스의 유량을 높이면, 절연막(116)의 결함량을 저감할 수 있다. 대표적인 예로서, 결함량이 적은, 즉 ESR 측정에 의하여 실리콘의 댕글링 본드에서 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 6×1017spins/cm3 미만, 바람직하게는 3×1017spins/cm3 이하, 더 바람직하게는 1.5×1017spins/cm3 이하인 산화물 절연막을 형성할 수 있다. 그 결과, 트랜지스터(100)의 신뢰성을 향상시킬 수 있다.
절연막(114 및 116)을 형성한 후에 가열 처리(이하에서 제 1 가열 처리라고 함)를 행하는 것이 바람직하다. 제 1 가열 처리에 의하여 절연막(114 및 116)에 함유되는 질소 산화물을 저감할 수 있다. 제 1 가열 처리에 의하여, 절연막(114 및 116)에 함유되는 산소의 일부를 산화물 반도체막(108)으로 이동시킬 수 있어, 산화물 반도체막(108)에 포함되는 산소 결손의 양을 저감할 수 있다.
제 1 가열 처리의 온도는 대표적으로는 400 미만, 바람직하게는 375 미만, 더 바람직하게는 150 이상 350 이하로 한다. 제 1 가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하인 공기), 또는 희가스(아르곤 및 헬륨 등)의 분위기하에서 행하여도 좋다. 또한 질소, 산소, 초건조 공기, 또는 희가스에 수소 및 물 등이 함유되지 않는 것이 바람직한 상기 가열 처리에는, 전기로 또는 RTA(rapid thermal anneal) 등을 사용할 수 있다.
다음에, 리소그래피 공정을 통하여 절연막(116) 위에 마스크를 형성하고, 절연막(114 및 116)의 원하는 영역에 개구부(152a)를 형성한다. 또한, 개구부(152a)는 도전막(112b)에 도달하도록 형성한다(도 10의 (C) 및 (D) 참조).
다음에, 개구부(152a)를 덮도록 절연막(116) 위에 산화물 반도체막(120)을 형성한다(도 10의 (E) 및 (F) 그리고 도 11의 (A) 및 (B) 참조).
도 10의 (E) 및 (F)는 절연막(116) 위에 산화물 반도체막(120)을 형성할 때의 퇴적 장치의 내부를 나타낸 단면 모식도이다. 도 10의 (E) 및 (F)에서는 퇴적 장치로서 스퍼터링 장치를 사용하고, 스퍼터링 장치 내에 배치된 타깃(193)과 타깃(193) 아래에 형성된 플라스마(194)를 모식적으로 나타내고 있다.
산화물 반도체막(120)을 형성할 때, 제 3 산소 가스를 함유하는 분위기에서 플라스마 방전을 행한다. 이때, 산화물 반도체막(120)이 위에 형성되는 절연막(116)에 산소가 첨가된다. 산화물 반도체막(120)을 형성할 때, 불활성 가스(예를 들어, 헬륨 가스, 아르곤 가스, 또는 제논 가스)와 제 3 산소 가스를 혼합하여도 좋다. 예를 들어, 아르곤 가스와, 아르곤 가스의 유량보다 높은 유량의 제 3 산소 가스를 사용하는 것이 바람직하다. 제 3 산소 가스의 유량을 더 높게 함으로써, 절연막(116)에 산소를 적합하게 첨가할 수 있다. 산화물 반도체막(120)의 형성 조건의 예로서는, 퇴적 가스 전체에서의 제 3 산소 가스의 비율을 50% 이상 100% 이하, 바람직하게는 80% 이상 100% 이하로 한다.
도 10의 (E) 및 (F)에서, 절연막(116)에 첨가되는 산소 또는 과잉 산소를 파선의 화살표로 모식적으로 나타내었다.
산화물 반도체막(120)은 실온 이상 340 미만, 바람직하게는 실온 이상 300 이하, 더 바람직하게는 100 이상 250 이하, 더욱 바람직하게는 100 이상 200 이하의 기판 온도에서 형성한다. 산화물 반도체막(120)을 가열하면서 형성함으로써 산화물 반도체막(120)의 결정성을 높일 수 있다. 한편, 기판(102)으로서 대형의 유리 기판(예를 들어, 6세대 내지 10세대)을 사용하고 산화물 반도체막(120)을 150 이상 340 미만의 기판 온도에서 형성한 경우, 기판(102)이 변형될 수 있다(비틀어지거나 또는 휠 수 있다). 대형의 유리 기판을 사용하는 경우에는, 산화물 반도체막(120)을 100 이상 150 미만의 기판 온도에서 형성함으로써 유리 기판의 변형을 억제할 수 있다.
본 실시형태에서는 In-Ga-Zn 금속 산화물 타깃(In:Ga:Zn=1:3:6[원자비])을 사용하여 스퍼터링법으로 산화물 반도체막(120)을 형성한다. 산화물 반도체막(120)을 형성할 때의 기판 온도는 170로 한다. 산화물 반도체막(120)을 형성하기 위한 퇴적 가스로서는 유량 100sccm의 산소 가스를 사용한다.
산화물 반도체막(120)으로서는 상술한 산화물 반도체막(예를 들어, 원자비 In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:3:6, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=4:2:3)을 사용하여도 좋다.
다음에, 산화물 반도체막(120)을 원하는 형상으로 가공함으로써, 섬 형상의 산화물 반도체막(120a 및 120b)을 형성한다(도 11의 (C) 및 (D) 참조).
다음에, 절연막(116) 및 산화물 반도체막(120a 및 120b) 위에 절연막(118)을 형성한다(도 11의 (E) 및 (F) 참조).
절연막(118)은 수소 및 질소 중 하나 또는 양쪽 모두를 포함한다. 절연막(118)으로서는 예를 들어, 질화 실리콘막을 사용하는 것이 바람직하다. 절연막(118)은 예를 들어, 스퍼터링법 또는 PECVD법으로 형성할 수 있다. 절연막(118)을 PECVD법으로 형성하는 경우, 예를 들어 기판 온도는 400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하로 한다. 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 치밀한 막을 형성할 수 있으므로 바람직하다. 또한, 절연막(118)을 형성할 때의 기판 온도를 상술한 범위 내로 하면, 절연막(114 및 116)의 산소 또는 과잉 산소를, 산화물 반도체막(108)으로 이동시킬 수 있게 된다.
절연막(118)을 형성한 후에 제 1 가열 처리와 비슷한 가열 처리(이하, 제 2 가열 처리라고 함)를 행하여도 좋다. 산화물 반도체막(120)을 형성할 때에 절연막(116)에 산소를 첨가한 후에, 이러한 400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하에서의 가열 처리를 통하여, 절연막(116)의 산소 또는 과잉 산소를 산화물 반도체막(108)(특히 산화물 반도체막(108b))으로 이동시켜, 산화물 반도체막(108)의 산소 결손을 보전할 수 있다.
산화물 반도체막(108)으로 이동하는 산소에 대하여 도 12의 (A) 및 (B)를 참조하여 설명한다. 도 12의 (A) 및 (B)는 절연막(118) 형성 시의 기판 온도(대표적으로는 375 미만) 또는 절연막(118) 형성 후의 제 2 가열 처리(대표적으로는 375 미만)에 의하여 산화물 반도체막(108)으로 이동하는 산소를 도시한 모델도이다. 도 12의 (A) 및 (B)에서 산화물 반도체막(108)의 산소(산소 라디칼, 산소 원자, 또는 산소 분자)를 파선의 화살표로 나타내었다.
도 12의 (A) 및 (B)의 산화물 반도체막(108)에서는, 산화물 반도체막(108)과 접촉되는 막(여기서는 절연막(107) 및 절연막(114))으로부터 이동한 산소에 의하여 산소 결손이 보전된다. 구체적으로, 본 발명의 일 형태에 따른 반도체 장치에서는, 산화물 반도체막(108b)을 스퍼터링에 의하여 형성할 때에 산소 가스를 사용하여, 절연막(107)에 산소를 첨가하기 때문에, 절연막(107)이 과잉 산소 영역을 포함한다. 또한, 산화물 반도체막(120)을 스퍼터링에 의하여 형성할 때에 산소 가스를 사용하여, 절연막(116)에 산소를 첨가하기 때문에, 절연막(116)이 과잉 산소 영역을 포함한다. 과잉 산소 영역을 포함하는 절연막들 사이의 산화물 반도체막(108)에서는 산소 결손이 적합하게 보전될 수 있다.
또한, 절연막(107) 아래에 절연막(106)이 제공되고, 절연막(114 및 116) 위에 절연막(118)이 제공된다. 산소 투과성이 낮은 재료, 예를 들어 질화 실리콘을 사용하여 절연막(106 및 118)을 형성하면, 절연막(107, 114, 및 116)에 함유되는 산소를 산화물 반도체막(108) 측에 가둘 수 있으므로, 산소를 산화물 반도체막(108)으로 적합하게 이동시킬 수 있다.
절연막(118)은 수소 및 질소 중 하나 또는 양쪽 모두를 포함한다. 그러므로, 형성된 절연막(118)과 접촉되는 산화물 반도체막(120a 및 120b)에 수소 및 질소 중 하나 또는 양쪽 모두가 첨가되어, 산화물 반도체막(120a 및 120b)은 캐리어 밀도가 높아지고, 산화물 도전막으로서 기능할 수 있다.
절연막(118)으로서 PECVD법에 의하여 질화 실리콘막을 형성하는 경우, 실리콘을 함유하는 퇴적 가스, 질소, 및 암모니아를 원료 가스로서 사용하는 것이 바람직하다. 질소량에 비하여 적은 양의 암모니아를 사용함으로써 암모니아가 플라스마에서 해리되고 활성종이 생성된다. 활성종은 실리콘을 함유하는 퇴적 가스에 함유되는 실리콘과 수소의 결합 및 질소 분자들의 3중 결합을 쪼갠다. 그 결과, 실리콘과 질소의 결합이 촉진되고 실리콘과 수소의 결합이 적은, 결함이 적은 치밀한 질화 실리콘막을 형성할 수 있다. 한편, 질소에 대한 암모니아의 양이 많으면, 실리콘을 함유하는 퇴적 가스의 분해 및 질소의 분해가 촉진되지 않아, 실리콘과 수소의 결합이 남아 있고 결함이 증가된 거친 질화 실리콘막이 형성된다. 그러므로, 원료 가스에서, 질소의 유량은 암모니아의 유량의 바람직하게는 5배 이상 50배 이하, 더 바람직하게는 10배 이상 50배 이하로 한다.
본 실시형태에서는, PECVD 장치를 사용하여, 실레인, 질소, 및 암모니아를 원료 가스로서 사용하여 절연막(118)으로서 두께 50nm의 질화 실리콘막을 형성한다. 실레인의 유량은 50sccm로 하고, 질소의 유량은 5000sccm로 하고, 암모니아의 유량은 100sccm로 한다. 처리 체임버의 압력은 100Pa로 하고, 기판 온도는 350℃로 하고, 27.12MHz의 고주파 전원을 이용하여 평행 평판 전극에 1000W의 고주파 전력을 공급한다. 또한 PECVD 장치는 전극 면적이 6000cm2인 평행 평판 PECVD 장치이고, 공급된 전력을 단위 면적당 전력(전력 밀도)으로 변환하면 1.7×10-1W/cm2이다.
또한, 본 실시형태에서는 절연막(118)으로부터 산화물 반도체막(120a 및 120b)에 수소 또는 질소를 첨가하여, 산화물 반도체막(120a 및 120b)의 캐리어 밀도를 증가시키지만, 산화물 반도체막(120a 및 120b)의 캐리어 밀도를 증가시키는 방법은 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(120a 및 120b)에 불순물 원소를 첨가하는 처리를 행하여 산화물 반도체막(120a 및 120b)의 캐리어 밀도를 증가시켜도 좋다.
불순물 원소의 대표적인 예에는 수소, 붕소, 탄소, 질소, 플루오린, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소가 있다. 희가스 원소의 대표적인 예에는, 헬륨, 네온, 아르곤, 크립톤, 및 제논이 있다. 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막에서의 금속 원소와 산소의 결합이 끊어져 산소 결손이 형성된다. 또는, 불순물 원소가 산화물 반도체막에 첨가되면, 산화물 반도체막에서 금속 원소와 결합된 산소가 불순물 원소에 결합되고, 금속 원소로부터 산소가 이탈되어 산소 결손이 형성된다. 그 결과, 산화물 반도체막에서 캐리어 밀도가 증가되고, 산화물 반도체막은 높은 도전성을 가지게 된다.
상술한 공정을 통하여 도 1의 (C) 및 (D)에 도시된 트랜지스터(100)를 제작할 수 있다.
트랜지스터(100)의 모든 제작 공정에 있어서, 기판 온도는 400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하로 하면, 대면적의 기판을 사용하여도 기판의 변형(비틀어짐 또는 휨)을 저감할 수 있으므로 바람직하다. 트랜지스터(100)의 제작 공정에 있어서 기판 온도가 높아지는 단계의 대표적인 예로서는 이하를 들 수 있다: 절연막(106 및 107) 형성 시의 기판 온도(400 미만, 바람직하게는 250 이상 350 이하), 산화물 반도체막(108) 형성 시의 기판 온도(실온 이상 340 미만, 바람직하게는 100 이상 200 이하, 더 바람직하게는 100 이상 150 미만), 절연막(116 및 118) 형성 시의 기판 온도(400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하), 및 제 1 가열 처리 또는 제 2 가열 처리(400 미만, 바람직하게는 375 미만, 더 바람직하게는 180 이상 350 이하).
본 실시형태에 기재된 구조 및 방법은 다른 실시형태에 기재된 다른 임의의 구조 및 방법과 적절히 조합하여 실시될 수 있다.
(실시형태 2)
본 실시형태에서는 산화물 반도체의 구조 등에 대하여 도 17의 (A) 내지 (D), 도 18의 (A) 내지 (D), 도 19의 (A) 내지 (C), 도 20의 (A) 및 (B), 도 21, 도 22, 도 23의 (A) 내지 (C), 도 24의 (A) 내지 (F), 도 25의 (A) 내지 (G), 그리고 도 26의 (A) 내지 (G)를 참조하여 설명한다.
<2-1. 산화물 반도체의 구조>
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
또 다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로 준안정이며 고정화되어 있지 않고, 등방성이며 불균일 구조를 가지지 않는다고 정의되는 것으로 알려져 있다. 바꿔 말하면, 비정질 구조는 플렉시블한 결합 각도 및 단거리 질서를 가지지만 장거리 질서를 가지지 않는다.
이는 본질적으로 안정적인 산화물 반도체를 완전한 비정질 산화물 반도체로 간주할 수는 없다는 것을 의미한다. 또한, 등방성이 아닌 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 또한 a-like OS는 미소한 영역에서 주기 구조를 가지지만, 동시에 보이드를 가지고 불안정한 구조를 가진다. 이러한 이유로, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 가진다.
본 발명의 일 형태에 따른 산화물 반도체막으로서는, 상술한 산화물 반도체 중에서 CAAC-OS가 특히 바람직하다. CAAC-OS를 산화물 반도체막으로서 사용하면, 산화물 반도체막의 결정성을 높일 수 있고, 산화물 반도체막의 불순물, 산소 결손, 또는 결함 상태 밀도를 저감할 수 있다.
<2-2. CAAC-OS>
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 복수의 c축 배향된 결정부(펠릿이라고도 함)를 가지는 산화물 반도체 중 하나이다.
TEM을 사용하여 얻은 CAAC-OS의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 펠릿이 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 펠릿들의 경계, 즉 결정립계(grain boundary)는 명료하게 관찰되지 않는다. 따라서, CAAC-OS에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
TEM으로 관찰한 CAAC-OS에 대하여 이하에서 설명한다. 도 17의 (A)는 샘플 표면에 실질적으로 평행한 방향으로부터 관찰된 CAAC-OS의 단면의 고분해능 TEM 이미지를 나타낸 것이다. 고분해능 TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능에 의하여 얻어진다. 구면 수차 보정 기능에 의하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어, JEOL Ltd.제의 원자 분해능 분석 전자 현미경 JEM-ARM200F에 의하여 얻어질 수 있다.
도 17의 (B)는 도 17의 (A)에서의 영역(1)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 17의 (B)는 펠릿에서, 금속 원자가 층상으로 배열되어 있는 것을 나타낸 것이다. 각 금속 원자층은, CAAC-OS가 형성되는 표면(이후, 이 표면을 형성면이라고 함) 또는 CAAC-OS의 상면의 요철을 반영한 형태를 가지고, CAAC-OS의 형성면 또는 상면에 평행하게 배열된다.
도 17의 (B)에 나타낸 바와 같이, CAAC-OS는 특징적인 원자 배열을 가진다. 이 특징적인 원자 배열을 도 17의 (C)에서 보조선으로 나타내었다. 도 17의 (B) 및 (C)는 펠릿의 크기가 약 1nm 내지 3nm이고, 펠릿들의 기울기에 기인한 공간의 크기가 약 0.8nm인 것을 입증하고 있다. 그러므로 펠릿을 나노 결정(nc)이라고 할 수도 있다. 또한 CAAC-OS를 CANC(c-axis aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
여기서, Cs 보정 고분해능 TEM 이미지에 따르면, 기판(5120) 위의 CAAC-OS의 펠릿(5100)의 개략적인 배열이, 벽돌 또는 블록이 쌓인 것 같은 구조로 도시되어 있다(도 17의 (D) 참조). 도 17의 (C)에 관찰되듯이, 펠릿들이 기울어져 있는 부분은 도 17의 (D)에 나타낸 영역(5161)에 상당한다.
도 18의 (A)는 샘플 표면에 실질적으로 수직인 방향으로부터 관찰된 CAAC-OS의 평면의 Cs 보정 고분해능 TEM 이미지를 나타낸 것이다. 도 18의 (B), (C), 및 (D)는 각각 도 18의 (A)에서의 영역(1), (2), 및 (3)을 확대한 Cs 보정 고분해능 TEM 이미지이다. 도 18의 (B), (C), 및 (D)는, 펠릿에서 금속 원자들이 삼각형, 사각형, 또는 육각형으로 배열되어 있는 것을 나타낸 것이다. 하지만, 상이한 펠릿들 간에서 금속 원자의 배열에 규칙성은 없다.
다음으로, XRD에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS의 구조를 분석하면, 도 19의 (A)에 나타낸 바와 같이 회절각(2θ)이 31° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에 귀속된 것으로, CAAC-OS의 결정이 c축 배향을 가지고, c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 나타낸다.
또한, out-of-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 2θ가 36° 근방일 때의 피크는 CAAC-OS의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. out-of-plane법에 의하여 분석한 CAAC-OS에서는, 2θ가 31° 근방일 때 피크가 나타나는 것이 바람직하고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
한편, c축에 실질적으로 수직인 방향으로 샘플에 X선빔을 입사시키는 in-plane법에 의한 CAAC-OS의 구조 분석에서, 2θ가 56° 근방일 때 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110)면에서 유래한다. CAAC-OS의 경우, 2θ를 56° 근방에 고정하고 샘플 표면의 법선 벡터를 축(φ축)으로서 사용하여 샘플을 회전시켜 분석(φ 스캔)을 행하면, 도 19의 (B)에 나타낸 바와 같이 피크가 명확하게 관찰되지 않는다. 한편, InGaZnO4의 단결정 산화물 반도체의 경우, 2θ를 56° 근방에 고정하고 φ 스캔을 행하면, 도 19의 (C)에 나타낸 바와 같이 (110)면과 등가인 결정면에 귀속되는 6개의 피크가 관찰된다. 따라서, XRD를 사용한 구조 분석은, CAAC-OS에서 a축 및 b축의 방향이 불규칙하게 배향되는 것을 보여준다.
다음으로, 전자 회절에 의하여 분석한 CAAC-OS에 대하여 설명한다. 예를 들어, 프로브 직경 300nm의 전자빔이, 샘플 표면에 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS에 입사하면, 도 20의 (A)에 나타낸 회절 패턴(제한 시야 투과 전자 회절 패턴이라고도 함)이 얻어질 수 있다. 이 회절 패턴에는 InGaZnO4 결정의 (009)면에 귀속되는 스폿이 포함된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿이 c축 배향을 가지고 c축이 CAAC-OS의 형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것도 나타낸다. 한편, 도 20의 (B)는, 프로브 직경 300nm의 전자빔을 샘플 표면에 수직인 방향으로 같은 샘플에 입사시키는 식으로 얻어지는 회절 패턴을 나타낸 것이다. 도 20의 (B)에 나타낸 바와 같이 고리형 회절 패턴이 관찰된다. 따라서, 전자 회절은, CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 배향을 가지지 않는 것도 나타낸다. 도 20의 (B)에서의 제 1 고리는 InGaZnO4 결정의 (010)면 및 (100)면 등에 귀속되는 것으로 생각된다. 도 20의 (B)에서의 제 2 고리는 (110)면 등에 귀속되는 것으로 생각된다.
상술한 바와 같이, CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 진입 또는 결함의 형성 등은 산화물 반도체의 결정성을 저하시킬 수 있다. 이는 CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손)의 양이 적다는 것을 의미한다.
또한, 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체에 포함되는 금속 원소보다 산소에 대한 결합력이 높은 원소(구체적으로, 실리콘 등)는, 산화물 반도체로부터 산소를 추출하고, 이 결과 산화물 반도체의 원자 배열이 무질서해지고 산화물 반도체의 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 무질서하게 하고 결정성을 저하시킨다.
불순물 또는 결함을 가지는 산화물 반도체의 특성은 광 또는 열 등에 의하여 변화될 수 있다. 예를 들어, 산화물 반도체에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다. 또한, 산화물 반도체의 산소 결손은, 캐리어 트랩으로서 작용하거나 또는 수소가 포획되면 캐리어 발생원으로서 작용한다.
불순물 및 산소 결손의 양이 적은 CAAC-OS는 캐리어 밀도가 낮은(구체적으로, 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상) 산화물 반도체이다. 이러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 한다. CAAC-OS는 불순물 농도가 낮고 결함 상태 밀도가 낮다. 따라서 CAAC-OS를 안정된 특성을 가지는 산화물 반도체라고 할 수 있다.
<2-3. nc-OS>
다음으로, nc-OS에 대하여 설명한다.
nc-OS는 고분해능 TEM 이미지에서 결정부가 관찰되는 영역, 및 결정부가 명확하게 관찰되지 않는 영역을 가진다. 대부분의 경우, nc-OS에 포함되는 결정부의 크기는 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하이다. 또한, 10nm보다 크고 100nm 이하의 크기의 결정부를 포함하는 산화물 반도체를 미결정 산화물 반도체라고 하는 경우가 있다. nc-OS의 고분해능 TEM 이미지에서, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다. 또한, 나노 결정의 기원은 CAAC-OS에서의 펠릿과 동일한 가능성이 있다. 그러므로, 이하의 설명에서는 nc-OS의 결정부를 펠릿이라고 할 수 있다.
nc-OS에서, 미소 영역(예를 들어, 크기가 1nm 이상 10nm 이하인 영역, 특히 크기가 1nm 이상 3nm 이하인 영역)은 주기적인 원자 배열을 가진다. nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체의 배향에 질서성이 없다. 따라서, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없다. 예를 들어, 펠릿의 크기보다 큰 직경을 가지는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS를 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 펠릿의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 가지는 전자빔을 사용하여 nc-OS에 대하여 전자 회절을 행하면, 헤일로(halo) 패턴 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 펠릿의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
상술한 바와 같이, 펠릿들(나노 결정들) 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS를 RANC(random aligned nanocrystals)를 포함하는 산화물 반도체 또는 NANC(non-aligned nanocrystals)를 포함하는 산화물 반도체라고 할 수도 있다.
nc-OS는 비정질 산화물 반도체에 비하여 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 상태 밀도가 낮은 경향이 있다. 또한, nc-OS에서 상이한 펠릿들 사이에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 상태 밀도가 높다.
<2-4. a-like OS>
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가진다.
a-like OS의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a-like OS는 보이드를 포함하기 때문에 불안정한 구조를 가진다. a-like OS가 CAAC-OS 및 nc-OS에 비하여 불안정한 구조를 가진다는 것을 증명하기 위하여, 전자 조사에 기인하는 구조 변화에 대하여 이하에서 설명한다.
전자 조사를 행할 샘플로서 a-like OS(샘플 A라고 함), nc-OS(샘플 B라고 함), 및 CAAC-OS(샘플 C라고 함)를 준비한다. 각 샘플은 In-Ga-Zn 산화물이다.
먼저, 각 샘플의 고분해능 단면 TEM 이미지를 얻는다. 고분해능 단면 TEM 이미지는, 모든 샘플이 결정부를 가지는 것을 보여준다.
또한, 어느 부분을 결정부로 간주할지는 다음과 같이 결정된다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층을 포함하는 9층이 c축 방향으로 적층된 구조를 가지는 것이 알려져 있다. 인접한 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 따라서, 격자 줄무늬(lattice fringe) 사이의 격자간 거리가 0.28nm 이상 0.30nm 이하인 부분을 InGaZnO4의 결정부로 간주한다. 각 격자 줄무늬는 InGaZnO4 결정의 a-b면에 대응한다.
도 21은 각 샘플의 결정부(22지점 내지 45지점)의 평균 크기의 변화를 나타낸 것이다. 또한, 결정부의 크기는 격자 줄무늬의 길이에 상당한다. 도 21은 a-like OS에서의 결정부의 크기가 누적 전자 조사량의 증가에 따라 커지는 것을 나타내고 있다. 구체적으로는 도 21에서 (1)로 나타낸 바와 같이, TEM 관찰의 시작에서 약 1.2nm인 결정부(초기 핵이라고도 함)가, 누적 전자 조사량이 4.2×108e-/nm2일 때 약 2.6nm의 크기로 성장한다. 한편, nc-OS 및 CAAC-OS의 결정부의 크기는 전자 조사의 시작부터 누적 전자 조사량이 4.2×108e-/nm2가 될 때까지 거의 변화를 보이지 않는다. 구체적으로는, 도 21에서 (2) 및 (3)으로 나타낸 바와 같이 누적 전자 조사량에 상관없이 nc-OS 및 CAAC-OS의 평균 결정 크기는 각각 약 1.4nm 및 약 2.1nm이다.
이와 같이, a-like OS에서의 결정부의 성장은 전자 조사에 의하여 유발된다. 한편, nc-OS 및 CAAC-OS에서는 전자 조사에 의하여 결정부의 성장이 거의 유발되지 않는다. 그러므로, a-like OS는 nc-OS 및 CAAC-OS에 비하여 불안정한 구조를 가진다.
a-like OS는 보이드를 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, a-like OS의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체의 경우, nc-OS 및 CAAC-OS 각각의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 소정의 조성을 가지는 산화물 반도체가 단결정 구조로는 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조와 다양한 특성을 가진다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상을 포함하는 적층이어도 좋다.
<2-5. CAAC-OS의 형성 방법>
CAAC-OS의 형성 방법의 예에 대하여 아래에서 설명한다.
도 22는 막 형성 체임버의 내부의 모식도이다. CAAC-OS는 스퍼터링법으로 형성할 수 있다.
도 22에 나타낸 바와 같이, 기판(5220)과 타깃(5230)은 서로 마주 보도록 배치된다. 기판(5220)과 타깃(5230) 사이에 플라스마(5240)가 생성된다. 기판(5220) 아래에는 가열 기구(5260)가 있다. 타깃(5230)은 백킹 플레이트(backing plate)(도면에는 미도시)에 접착된다. 백킹 플레이트를 개재하여 타깃(5230)과 마주 보도록 복수의 자석이 배치된다. 자석의 자기장을 이용함으로써 퇴적 속도를 높이는 스퍼터링법을 마그네트론 스퍼터링법이라고 한다.
기판(5220)과 타깃(5230) 사이의 거리 d(타깃-기판 거리(T-S 거리)라고도 함)는 0.01m 이상 1m 이하, 바람직하게는 0.02m 이상 0.5m 이하이다. 퇴적 체임버의 대부분은 퇴적 가스(예를 들어, 산소 가스, 아르곤 가스, 또는 산소를 5vol% 이상 함유하는 혼합 가스)로 채워지고 퇴적 체임버 내의 압력은 0.01Pa 이상 100Pa 이하, 바람직하게는 0.1Pa 이상 10Pa 이하로 제어된다. 여기서, 타깃(5230)에 소정의 값 이상의 전압을 인가함으로써 방전이 시작되고, 플라스마(5240)가 관찰된다. 자기장은 타깃(5230) 근방에 고밀도 플라스마 영역을 형성한다. 고밀도 플라스마 영역에서는, 퇴적 가스가 이온화됨으로써, 이온(5201)이 생성된다. 이온(5201)의 예에는 산소 양이온(O+) 및 아르곤 양이온(Ar+)이 포함된다.
여기서, 타깃(5230)은 복수의 결정립을 포함하는 다결정 구조를 가지고, 결정립들 중 어느 것에는 벽개면(劈開面)이 존재한다. 도 23의 (A) 내지 (C)는 일례로서, 타깃(5230)에 포함되는 InMZnO4(원소 M은 예를 들어 Al, Ga, Y, 또는 Sn)의 결정 구조를 나타낸 것이다. 또한 도 23의 (A)에 나타낸 결정 구조는 b축에 평행한 방향으로부터 관찰된 InMZnO4이다. InMZnO4의 결정에서, 산소 원자가 음으로 대전됨으로써, 인접한 2개의 M-Zn-O층 사이에 척력(斥力)이 생긴다. 따라서, InMZnO4 결정은 인접한 2개의 M-Zn-O층 사이에 벽개면을 가진다.
고밀도 플라스마 영역에서 생성된 이온(5201)은 전계에 의하여 타깃(5230) 쪽으로 가속되어 타깃(5230)과 충돌된다. 이때, 벽개면으로부터 평판상 또는 펠릿상의 스퍼터링 입자인 펠릿(5200)이 분리된다(도 22 참조). 펠릿(5200)은 도 23의 (A)에 나타낸 2개의 벽개면 사이의 부분에 대응한다. 따라서, 펠릿(5200)을 관찰하면, 그 단면은 도 23의 (B)에 나타낸 바와 같고, 그 상면은 도 23의 (C)에 나타낸 바와 같다. 또한 펠릿(5200)의 구조는 이온(5201) 충돌의 충격에 의하여 변형될 수 있다.
펠릿(5200)은 삼각형의 평면, 예를 들어 정삼각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 또는, 펠릿(5200)은 육각형의 평면, 예를 들어 정육각형의 평면을 가지는 평판상(펠릿상)의 스퍼터링 입자이다. 그러나, 펠릿(5200)의 평탄한 평면의 형상은 삼각형 또는 육각형에 한정되지 않는다. 예를 들어, 평탄한 평면은 2개 이상의 삼각형이 조합되어 형성된 형상을 가져도 좋다. 예를 들어, 2개의 삼각형(예를 들어, 정삼각형)이 조합되어 사각형(예를 들어, 마름모)이 형성되어도 좋다.
펠릿(5200)의 두께는 퇴적 가스의 종류 등에 따라 정해진다. 예를 들어, 펠릿(5200)의 두께는 0.4nm 이상 1nm 이하, 바람직하게는 0.6nm 이상 0.8nm 이하이다. 또한, 펠릿(5200)의 폭은 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 2nm 이상 50nm 이하, 더 바람직하게는 3nm 이상 30nm 이하이다. 예를 들어, In-M-Zn 산화물을 포함하는 타깃(5230)에 이온(5201)이 충돌한다. 그리고, M-Zn-O층, In-O층, 및 M-Zn-O층의 3층을 포함하는 펠릿(5200)이 분리된다. 또한, 펠릿(5200)의 분리에 수반하여 타깃(5230)으로부터는 입자(5203)도 스퍼터링된다. 입자(5203)는 하나의 원자 또는 몇 개의 원자의 집합체를 가진다. 따라서, 입자(5203)를 원자상 입자(atomic particle)라고 할 수 있다.
펠릿(5200)은 플라스마(5240)를 통과할 때 전하를 받고, 그 표면이 음 또는 양으로 대전될 수 있다. 예를 들어, 펠릿(5200)은 플라스마(5240)의 O2-로부터 음의 전하를 받는다. 그 결과, 펠릿(5200) 표면 상의 산소 원자가 음으로 대전될 수 있다. 또한, 플라스마(5240)를 통과할 때, 펠릿(5200)은 플라스마(5240) 내의 인듐, 원소 M, 아연, 또는 산소 등과 결합되어 성장되는 경우가 있다.
플라스마(5240)를 통과한 펠릿(5200) 및 입자(5203)는 기판(5220)의 표면에 도달한다. 또한 입자(5203)는 질량이 작기 때문에, 입자(5203)의 일부가 진공 펌프 등에 의하여 외부로 배출되는 경우가 있다.
다음으로, 기판(5220)의 표면 위에 대한 펠릿(5200) 및 입자(5203)의 퇴적에 대하여 도 24의 (A) 내지 (F)를 참조하여 설명한다.
우선, 1개째 펠릿(5200)이 기판(5220) 위에 퇴적된다. 펠릿(5200)은 평판상의 형상을 가지기 때문에, 평탄한 평면이 기판(5220)의 표면을 향하도록 퇴적된다. 여기서, 펠릿(5200)의 기판(5220) 측의 표면 상의 전하는 기판(5220)을 통과하여 없어진다.
다음에, 2개째 펠릿(5200)이 기판(5220)에 도달한다. 여기서, 1개째 펠릿(5200)의 표면 및 2개째 펠릿(5200)의 표면은 대전되어 있기 때문에, 이들은 서로 반발한다. 그 결과, 2개째 펠릿(5200)은 1개째 펠릿(5200) 위에 퇴적되는 것을 피하여, 그 평면이 기판(5220)의 표면을 향한 상태로, 1개째 펠릿(5200)으로부터 조금 떨어지도록 퇴적된다. 이를 반복함으로써 기판(5220)의 표면 위에 수많은 펠릿(5200)이 퇴적되어, 하나의 층의 두께가 된다. 인접한 펠릿들(5200) 사이에는 펠릿(5200)이 퇴적되지 않은 영역이 생긴다(도 24의 (A) 참조).
그리고, 플라스마로부터 에너지를 받은 입자(5203)가 기판(5220)의 표면에 도달한다. 입자(5203)는 펠릿(5200)의 표면 등의 활성 영역에 퇴적되지 못한다. 이러한 이유로, 입자(5203)는 펠릿(5200)이 퇴적되지 않은 영역으로 이동하고 펠릿(5200)의 측면에 부착된다. 입자(5203)의 결합손(available bonds)은 플라스마로부터 받은 에너지에 의하여 활성화되기 때문에, 입자(5203)는 펠릿(5200)에 화합적으로 결합되어 수평 성장부(5202)를 형성한다(도 24의 (B) 참조).
수평 성장부(5202)는 수평 방향으로 더 성장하여 펠릿들(5200)이 서로 연결된다(도 24의 (C) 참조). 이런 식으로, 수평 성장부(5202)는 펠릿(5200)이 퇴적되지 않은 영역을 메울 때까지 형성된다. 이 메커니즘은 ALD법의 퇴적 메커니즘과 비슷하다.
퇴적된 펠릿들(5200)이 상이한 방향으로 배향되어 있더라도, 입자(5203)가 수평 성장(lateral growth)을 일으켜 펠릿들(5200) 사이의 틈을 메우기 때문에, 명확한 결정립계가 형성되지 않는다. 또한, 입자(5203)가 펠릿들(5200) 사이를 매끄럽게 연결시키기 때문에, 단결정 및 다결정과는 다른 결정 구조가 형성된다. 바꿔 말하면, 미소한 결정 영역들(펠릿들(5200)) 사이에 찌그러짐을 포함하는 결정 구조가 형성된다. 결정 영역들 사이의 틈을 메우는 영역은 찌그러진 결정 영역이기 때문에, 상기 영역을 비정질 구조라고 부르는 것은 적절하지 않을 것이다.
다음에, 새로운 펠릿(5200)이, 그 평면이 표면을 향한 상태로 퇴적된다(도 24의 (D) 참조). 그 후, 입자(5203)가 펠릿(5200)이 퇴적되지 않은 영역을 메우도록 퇴적됨으로써, 수평 성장부(5202)가 형성된다(도 24의 (E) 참조). 이와 같이 하여, 입자(5203)가 펠릿(5200)의 측면에 부착되고, 수평 성장부(5202)가 수평 성장을 일으켜 두 번째 층의 펠릿들(5200)이 서로 연결된다(도 24의 (F) 참조). 퇴적은 m번째 층(m은 2 이상의 정수(整數))이 형성될 때까지 이어지고, 결과적으로 적층 박막 구조가 형성된다.
펠릿(5200)의 퇴적 방식은 기판(5220)의 표면 온도 등에 따라 달라진다. 예를 들어, 기판(5220)의 표면 온도가 높으면, 기판(5220)의 표면 위에서 펠릿(5200)의 마이그레이션이 일어난다. 그 결과, 입자(5203)를 개재하지 않고 서로 직접 연결되는 펠릿(5200)의 비율이 증가되어, 배향성이 높은 CAAC-OS가 만들어진다. CAAC-OS의 형성을 위한 기판(5220)의 표면 온도는 실온 이상 340 미만, 바람직하게는 실온 이상 300 이하, 더 바람직하게는 100 이상 250 이하, 더욱 바람직하게는 100 이상 200 이하이다. 따라서, 8세대 이상의 대형 기판을 기판(5220)으로서 사용할 때에도, CAAC-OS의 퇴적으로 인한 휘어짐 등은 거의 일어나지 않는다.
한편, 기판(5220)의 표면 온도가 낮으면, 기판(5220) 위에서 펠릿(5200)의 마이그레이션이 일어나기 어렵다. 그 결과, 펠릿들(5200)이 적층되어 배향성이 낮은 nc-OS 등을 형성한다. nc-OS에서, 펠릿(5200)은 음으로 대전되기 때문에 펠릿들(5200)은 일정한 틈을 두고 퇴적될 가능성이 있다. 그러므로, nc-OS는 배향성이 낮지만 어느 정도의 규칙성을 가지므로, 비정질 산화물 반도체보다 치밀한 구조를 가진다.
CAAC-OS에서 펠릿들 사이의 틈이 매우 작을 때, 이들 펠릿이 하나의 큰 펠릿을 형성할 수 있다. 큰 펠릿의 내부는 단결정 구조를 가진다. 예를 들어, 펠릿의 크기는 위에서 봤을 때 10nm 이상 200nm 이하, 15nm 이상 100nm 이하, 또는 20nm 이상 50nm 이하일 수 있다.
펠릿은 이러한 퇴적 모델에 따라 기판의 표면에 퇴적된다고 생각된다. CAAC-OS는 형성면이 결정 구조를 가지지 않는 경우에도 퇴적할 수 있다. 이는 에피택셜(epitaxial) 성장과는 다른 성장 메커니즘인 상술한 퇴적 모델의 타당성이 높다는 것을 나타낸다. 또한, 상술한 퇴적 모델에 의하여, 대형 유리 기판 등 위에도 균일한 CAAC-OS 또는 nc-OS의 막을 형성할 수 있다. 예를 들어, 기판의 표면(형성면)이 비정질 구조(예를 들어, 비정질 산화 실리콘)를 가지더라도, CAAC-OS를 형성할 수 있다.
또한, 기판의 표면(형성면)이 요철 형상을 가지더라도, 펠릿은 그 형상을 따라 배열된다.
상술한 퇴적 모델은 다음과 같이 하여 결정성이 높은 CAAC-OS를 형성할 수 있다는 것을 시사한다. 우선, 평균 자유 행로를 길게 하기 위하여 고진공에서 퇴적을 행하고, 기판 주변의 대미지를 줄이기 위하여 플라스마 에너지를 약하게 하고, 형성면에 열 에너지를 가하여 퇴적 중의 플라스마로 인한 대미지를 보수한다.
상술한 퇴적 모델은, 타깃이 복수의 결정립을 가지는 복합 산화물, 예를 들어 In-M-Zn 산화물 등의 다결정 구조를 가지며 어느 결정립이 벽개면을 가지는 경우뿐만 아니라, 예를 들어 산화 인듐, 원소 M의 산화물, 및 산화 아연을 함유하는 혼합물의 타깃을 사용하는 경우에도 사용할 수 있다.
혼합물의 타깃에 벽개면이 없기 때문에, 스퍼터링에 의하여 타깃으로부터 원자상 입자가 분리된다. 퇴적 중에, 타깃 주변에 플라스마의 강전계 영역이 형성된다. 플라스마의 강전계 영역으로 인하여, 타깃으로부터 분리된 원자상 입자는 서로 연결되어 수평 성장을 일으킨다. 예를 들어, 원자상 입자인 인듐 원자가 서로 연결되고 수평 성장을 일으켜 In-O층으로 형성된 나노 결정이 된 다음, 나노 결정성 In-O층을 보완하도록 M-Zn-O층이 나노 결정성 In-O층 위아래에 결합된다. 이런 식으로, 혼합물의 타깃을 사용한 경우에도 펠릿을 형성할 수 있다. 따라서, 상술한 퇴적 모델은 혼합물의 타깃을 사용하는 경우에도 적용할 수 있다.
다만, 타깃 주변에 플라스마의 강전계 영역이 형성되지 않는 경우, 타깃으로부터 분리된 원자상 입자만 기판 표면에 퇴적된다. 이 경우, 기판 표면에서 원자상 입자의 수평 성장이 일어날 수 있다. 그러나, 원자상 입자들의 배향이 같지 않기 때문에, 결과물인 박막의 결정 배향도 일정하지 않다. 그 결과, nc-OS 등이 얻어진다.
<2-6. 수평 성장>
이하에서는 입자(5203)가 펠릿(5200)에 수평 방향으로 부착(결합 또는 흡착)될 때에 수평 성장이 일어나는 것에 대하여 설명한다.
도 25의 (A) 내지 (E)는 펠릿(5200)의 구조 및 금속 이온이 부착될 수 있는 위치를 도시한 것이다. 펠릿(5200)으로 가정하는 모델은 일정한 화학량론적 조성을 가지는 InMZnO4의 결정 구조로부터 추출된 84개의 원자를 가지는 클러스터 모델이다. 아래에서는 원소 M이 Ga인 경우에 대하여 설명한다. 도 25의 (F)는 c축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다. 도 25의 (G)는 a축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다.
금속 이온이 부착될 수 있는 위치를 위치 A, 위치 B, 위치 a, 위치 b, 및 위치 c로 나타낸다. 위치 A는 펠릿(5200) 상면에서, 하나의 갈륨 원자 및 2개의 아연 원자로 둘러싸인 격자 사이트(interstitial site)의 위쪽 부분이다. 위치 B는 펠릿(5200) 상면에서, 2개의 갈륨 원자 및 하나의 아연 원자로 둘러싸인 격자 사이트의 위쪽 부분이다. 위치 a는 펠릿(5200) 측면의 인듐 사이트에 있다. 위치 b는 펠릿(5200) 측면에서, In-O층과 Ga-Zn-O층 사이의 격자 사이트에 있다. 위치 c는 펠릿(5200) 측면의 갈륨 사이트에 있다.
가정한 위치(위치 A, 위치 B, 위치 a, 위치 b, 또는 위치 c)에 금속 이온이 배치된 각 경우에 대하여, 상대 에너지를 제 1 원리 계산에 의하여 추산하였다. 계산에서는, 제 1 원리 계산 소프트웨어 VASP(Vienna Ab initio Simulation Package)를 이용하였다. 교환 상관 퍼텐셜에는, PBE(Perdew-Burke-Ernzerhof)형 GGA(generalized gradient approximation)를 이용하고, 이온 퍼텐셜에는 PAW(projector augmented wave)법을 이용하였다. 컷 오프 에너지는 400eV로 하고, Γ점만의 k점 샘플링을 이용하였다. 표 2는 인듐 이온(In3+), 갈륨 이온(Ga3+), 및 아연 이온(Zn2+)이 위치 A, 위치 B, 위치 a, 위치 b, 및 위치 c에 배치된 경우의 상대 에너지를 나타내고 있다. 또한 이 상대 에너지는 계산한 모델 중에서 가장 에너지가 낮은 모델의 에너지를 0eV로 설정한 조건하에서의 상대값이다.
[표 2]
Figure pat00002
어느 금속 이온이나 펠릿(5200)의 상면보다 측면에 부착되기 쉬운 것을 알 수 있다. 또한, 인듐 이온뿐만 아니라 아연 이온도 위치 a의 인듐 사이트에 가장 부착되기 쉽다는 것을 알 수 있다.
산소 이온(O2-)의 펠릿(5200)에 대한 부착 용이성을 검증하였다. 도 26의 (A) 내지 (E)는 펠릿(5200)의 구조 및 산소 이온이 부착될 수 있는 위치를 도시한 것이다. 도 26의 (F)는 c축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다. 도 26의 (G)는 b축에 평행한 방향에서 본 펠릿(5200)의 구조를 도시한 것이다.
산소 이온이 부착될 수 있는 위치를 위치 C, 위치 D, 위치 d, 위치 e, 및 위치 f로 나타낸다. 위치 C에서, 산소 이온은 펠릿(5200)의 상면의 갈륨에 결합된다. 위치 D에서, 산소 이온은 펠릿(5200)의 상면의 아연에 결합된다. 위치 d에서, 산소 이온은 펠릿(5200)의 측면의 인듐에 결합된다. 위치 e에서, 산소 이온은 펠릿(5200)의 측면의 갈륨에 결합된다. 위치 f에서, 산소 이온은 펠릿(5200)의 측면의 아연에 결합된다.
가정한 위치(위치 C, 위치 D, 위치 d, 위치 e, 또는 위치 f)에 산소 이온이 배치된 각 경우에 대하여, 상대 에너지를 제 1 원리 계산에 의하여 추산하였다. 표 3에, 산소 이온(O2-)이 위치 C, 위치 D, 위치 d, 위치 e, 및 위치 f에 배치되는 경우의 상대 에너지를 나타내고 있다.
[표 3]
Figure pat00003
산소 이온 또한 펠릿(5200)의 상면보다 측면에 부착되기 쉬운 것을 알 수 있다.
상술한 내용에 따르면, 펠릿(5200)에 접근한 입자(5203)는 펠릿(5200)의 측면에 우선적으로 부착된다. 이는, 입자(5203)가 펠릿(5200)의 측면에 부착될 때 펠릿(5200)의 수평 성장이 일어나는 퇴적 모델은 타당성이 높은 것을 시사한다.
또한 본 실시형태에 기재된 구조는 다른 실시형태 또는 실시예에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치에 대하여 도 27의 (A) 및 (B) 그리고 도 28 내지 도 45를 참조하여 설명한다. 또한, 본 실시형태에서는 표시 장치의 표시 소자로서 액정 소자를 사용하는 구조(액정 표시 장치)에 대하여 구체적으로 설명한다.
<3-1. 액정 표시 장치>
도 27의 (A)의 액정 표시 장치(880)는 화소부(871), 게이트 드라이버(874), 소스 드라이버(876), 서로 평행하게 또는 실질적으로 평행하게 배치되며 게이트 드라이버(874)에 의하여 전위가 제어되는 m개의 주사선(877), 및 서로 평행하게 또는 실질적으로 평행하게 배치되며 소스 드라이버(876)에 의하여 전위가 제어되는 n개의 신호선(879)을 포함한다. 또한, 화소부(871)는 매트릭스로 배치된 복수의 화소(870)를 포함한다. 또한, 서로 평행하게 또는 실질적으로 평행하게 배치된 공통선(875)이 신호선(879)을 따라 제공된다. 게이트 드라이버(874) 및 소스 드라이버(876)를 총칭하여 구동 회로부라고 하는 경우가 있다.
주사선들(877)의 각각은 화소부(871)에 있어서 m행 n열로 배치된 복수의 화소(870) 중, 대응하는 행에 배치된 n개의 화소(870)에 전기적으로 접속된다. 신호선들(879)의 각각은 m행 n열로 배치된 복수의 화소(870) 중, 대응하는 열에 배치된 m개의 화소(870)에 전기적으로 접속된다. 또한, m 및 n은 각각 1 이상의 정수이다. 공통선들(875)의 각각은 m행 n열로 배치된 화소들(870) 중, 대응하는 행에 배치된 m개의 화소(870)에 전기적으로 접속된다.
도 27의 (B)는 도 27의 (A)에 도시된 액정 표시 장치(880)의 화소(870)에 사용할 수 있는 회로 구조의 예를 도시한 것이다.
도 27의 (B)에 도시된 화소(870)는 액정 소자(851), 트랜지스터(852), 및 커패시터(855)를 포함한다.
트랜지스터(852)로서는 실시형태 1에 기재된 트랜지스터를 사용할 수 있다.
액정 소자(851)의 한 쌍의 전극 중 한쪽은 트랜지스터(852)에 접속되고, 그 전위는 화소(870)의 사양에 따라 적절히 설정된다. 액정 소자(851)의 한 쌍의 전극 중 다른 쪽은 공통선(875)에 접속되고, 공통 전위를 인가받는다. 액정 소자(851)의 액정의 배향 상태는 트랜지스터(852)에 기록되는 데이터에 따라 제어된다.
액정 소자(851)는 액정의 광학적 변조 작용을 이용하여 광의 투과 또는 비 투과를 제어하는 소자이다. 또한, 액정의 광학적 변조 작용은 액정에 인가되는 전계(수평 전계, 수직 전계, 및 경사 전계를 포함함)에 의하여 제어된다. 액정 소자(851)에 사용하는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반강유전성 액정 등의 액정 재료를 사용할 수 있다. 이러한 액정 재료는 조건에 따라서는 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
또는, 수평 전계 모드를 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가진다. 또한, 블루상을 나타내는 액정을 포함하는 액정 조성물은 배향 처리를 필요로 하지 않고 시야각 의존성이 작다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소시킬 수 있다.
액정 소자(851)를 포함하는 액정 표시 장치(880)의 구동 방법으로서는, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
액정 표시 장치(880)는 수직 배향(VA: vertical alignment) 모드를 이용한 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치이어도 좋다. 수직 배향 모드로서는 예를 들어 멀티-도메인 수직 배향(MVA) 모드, 패턴 수직 배향(PVA) 모드, 또는 ASV 모드를 채용할 수 있다.
<3-2. 수평 전계 모드의 액정 표시 장치>
먼저, 수평 전계 모드를 사용한 액정 표시 장치, 대표적으로는 FFS 모드 및 IPS 모드를 사용한 액정 표시 장치에 대하여 설명한다.
도 27의 (B)에 도시된 화소(870)의 구조에 있어서, 트랜지스터(852)의 소스 전극 및 드레인 전극 중 한쪽은 신호선(879)에 전기적으로 접속되고, 다른 쪽은 액정 소자(851)의 한 쌍의 전극 중 한쪽에 전기적으로 접속된다. 트랜지스터(852)의 게이트 전극은 주사선(877)에 전기적으로 접속된다. 트랜지스터(852)는 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
도 27의 (B)에 나타낸 화소(870)의 구조에 있어서, 커패시터(855)의 한 쌍의 전극 중 한쪽은 트랜지스터(852)의 소스 전극 및 드레인 전극 중 다른 쪽에 접속된다. 커패시터(855)의 한 쌍의 전극 중 다른 쪽은 공통선(875)에 전기적으로 접속된다. 공통선(875)의 전위는 화소(870)의 사양에 따라 적절히 설정된다. 커패시터(855)는 기록된 데이터를 유지하기 위한 유지 용량으로서 기능한다. 또한, FFS 모드로 구동되는 액정 표시 장치(880)에서는, 커패시터(855)의 한 쌍의 전극 중 한쪽이 부분적으로 또는 전체적으로 액정 소자(851)의 한 쌍의 전극 중 한쪽이고, 커패시터(855)의 한 쌍의 전극 중 다른 쪽이 부분적으로 또는 전체적으로 액정 소자(851)의 한 쌍의 전극 중 다른 쪽이다.
<3-3. 수평 전계 소자 기판의 구조예 1>
액정 표시 장치(880)에 포함되는 소자 기판의 구체적인 구조에 대하여 설명한다. 도 28은 FFS 모드로 구동되는 액정 표시 장치(880)에 포함되는 복수의 화소(870a, 870b, 및 870c)의 상면도이다.
도 28에 있어서, 주사선으로서 기능하는 도전막(813)은 신호선에 실질적으로 수직으로(도면에서 수평 방향으로) 연장된다. 신호선으로서 기능하는 도전막(821a)은 주사선에 실질적으로 수직으로(도면에서 수직 방향으로) 연장된다. 주사선으로서 기능하는 도전막(813)은 게이트 드라이버(874)에 전기적으로 접속되고, 신호선으로서 기능하는 도전막(821a)은 소스 드라이버(876)에 전기적으로 접속된다(도 27의 (A) 참조).
트랜지스터(852)는 주사선 및 신호선의 교차부 근방에 제공된다. 트랜지스터(852)는 게이트 전극으로서 기능하는 도전막(813); 게이트 절연막(도 28에 미도시); 게이트 절연막 위에 있고 채널 영역이 형성되는 산화물 반도체막(808); 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a) 및 도전막(821b)을 포함한다. 도전막(813)은 주사선으로도 기능하고, 도전막(813)에서 산화물 반도체막(808)과 중첩되는 영역은 트랜지스터(852)의 게이트 전극으로서 기능한다. 도전막(821a)은 신호선으로서 기능하고, 산화물 반도체막(808)과 중첩되는 도전막(821a)은 트랜지스터(852)의 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도 28에 나타낸 상면도에서, 주사선의 단부는 산화물 반도체막(808)의 단부보다 외측에 위치한다. 그러므로, 주사선은 백라이트 등의 광원으로부터의 광을 차단하기 위한 차광막으로서 기능한다. 이러한 이유로, 트랜지스터에 포함되는 산화물 반도체막(808)에는 광이 조사되지 않기 때문에 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
도전막(821b)은 화소 전극으로서 기능하는 산화물 반도체막(819a)에 전기적으로 접속된다. 산화물 반도체막(819a) 위에는 절연막(도 28에 미도시)을 개재하여 공통 전극(829)이 제공된다.
공통 전극(829)은 신호선과 교차하는 방향으로 연장되는 스트라이프 영역을 포함한다. 스트라이프 영역은 신호선에 평행 또는 실질적으로 평행한 방향으로 연장되는 영역에 접속된다. 따라서, 액정 표시 장치(880)에 포함되는 복수의 화소에 있어서, 공통 전극(829)의 스트라이프 영역들은 전위가 같다.
커패시터(855)는 산화물 반도체막(819a)과 공통 전극(829)이 서로 중첩되는 영역에 형성된다. 산화물 반도체막(819a) 및 공통 전극(829)의 각각은 투광성을 가진다. 즉, 커패시터(855)는 투광성을 가진다.
커패시터(855)의 투광성 때문에, 커패시터(855)는 화소(870)에 크게(대면적으로) 형성될 수 있다. 그러므로, 전하량이 크고 개구율을 대표적으로는 50% 이상, 바람직하게는 60% 이상으로 높인 표시 장치를 제공할 수 있다. 예를 들어, 액정 표시 장치 등의 고해상도 표시 장치에서는 화소의 면적이 작고, 이에 따라 커패시터의 면적도 작아진다. 이러한 이유로, 고해상도 표시 장치에서는 커패시터에 축적되는 전하량이 작다. 그러나, 본 실시형태의 커패시터(855)는 광을 투과시키고, 이를 화소에 제공하면 화소에서 충분한 전하량을 얻을 수 있고, 개구율을 향상시킬 수 있다. 대표적으로는, 커패시터(855)는 화소 밀도가 200ppi 이상, 300ppi 이상, 또는 나아가서는 500ppi 이상인 고해상도 표시 장치에 적합하게 사용할 수 있다.
액정 표시 장치에 있어서, 커패시터의 용량값을 크게 할수록, 전계를 인가한 상태에서 액정 소자의 액정 분자의 배향을 일정하게 유지할 수 있는 기간을 길게 할 수 있다. 정지 화상을 표시하는 표시 장치에서 상기 기간을 길게 할 수 있으면, 화상 데이터를 재기록하는 횟수를 줄일 수 있어, 소비전력의 저감으로 이어진다. 또한, 본 실시형태의 구조에 따르면, 고해상도 표시 장치에서도 개구율을 향상시킬 수 있고, 이에 의하여 백라이트 등의 광원으로부터의 광을 효율적으로 사용할 수 있으므로, 표시 장치의 소비전력을 저감할 수 있다.
도 29는 도 28의 일점쇄선 Q1-R1 및 일점쇄선 S1-T1을 따라 취한 단면도이다. 도 29에 도시된 트랜지스터(852)는 채널 에치 트랜지스터이다. 또한, 채널 길이 방향의 트랜지스터(852) 및 커패시터(855)를 일점쇄선 Q1-R1을 따라 취한 단면도에 도시하고, 채널 폭 방향의 트랜지스터(852)를 일점쇄선 S1-T1을 따라 취한 단면도에 도시하였다. 또한, 도면의 간략화를 위하여, 도 28에는 제 2 게이트 전극으로서 기능하는 산화물 반도체막(819b)을 도시하지 않았다.
도 29에 나타낸 트랜지스터(852)는 기판(811) 위의 제 1 게이트 전극으로서 기능하는 도전막(813), 기판(811) 및 제 1 게이트 전극으로서 기능하는 도전막(813) 위에 형성되는 절연막(815), 절연막(815) 위에 형성되는 절연막(817), 절연막(815) 및 절연막(817)을 개재하여 게이트 전극으로서 기능하는 도전막(813)과 중첩되는 산화물 반도체막(808), 산화물 반도체막(808)과 접촉되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a 및 821b), 산화물 반도체막(808) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a 및 821b) 위에 제공되는 절연막(823 및 825), 절연막(825) 위의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(819b), 및 절연막(825) 및 산화물 반도체막(819b) 위의 절연막(827)을 포함한다.
산화물 반도체막(819a)은 절연막(825) 위에 형성된다. 산화물 반도체막(819a)은 절연막(823) 및 절연막(825)에 제공된 개구부를 통하여 소스 전극 및 드레인 전극으로서 기능하는 도전막들(821a 및 821b) 중 한쪽(여기서는 도전막(821b))에 전기적으로 접속된다. 절연막(827)은 절연막(825) 및 산화물 반도체막(819a) 위에 형성된다. 공통 전극(829)은 절연막(827) 위에 형성된다.
산화물 반도체막(819a), 절연막(827), 및 공통 전극(829)이 서로 중첩되는 영역은 커패시터(855)로서 기능한다.
또한, 본 발명의 일 형태의 단면 구조는 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(819a)은 슬릿을 가져도 좋다. 또는, 산화물 반도체막(819a)은 빗살 형상을 가져도 좋다.
또한, 도 30에 나타낸 바와 같이, 공통 전극(829)은 절연막(827) 위에 제공된 절연막(828) 위에 제공되어도 좋다. 절연막(828)은 평탄화막으로서 기능한다.
<3-4. 수평 전계 모드의 소자 기판의 구조예 2>
도 31은 액정 표시 장치(880)에 포함되는 복수의 화소(870d, 870e, 및 870f)의 상면도이다. 화소(870d, 870e, 및 870f)의 구조는 도 28에 나타낸 화소와 상이하다. 도 31에 나타낸 액정 표시 장치(880)는 IPS 모드로 구동된다.
도 31에 있어서, 주사선으로서 기능하는 도전막(813)은 도면의 수평 방향으로 연장된다. 신호선으로서 기능하는 도전막(821a)은 주사선에 실질적으로 수직으로(도면에서 수직 방향으로) 연장되어 부분적으로 굽은 도그레그(dogleg) 형상(V 형상)을 가진다. 주사선으로서 기능하는 도전막(813)은 게이트 드라이버(874)에 전기적으로 접속되고, 신호선으로서 기능하는 도전막(821a)은 소스 드라이버(876)에 전기적으로 접속된다(도 27의 (A) 참조).
트랜지스터(852)는 주사선 및 신호선의 교차부 근방에 제공된다. 트랜지스터(852)는 게이트 전극으로서 기능하는 도전막(813); 게이트 절연막(도 31에 미도시); 게이트 절연막 위에 있고 채널 영역이 형성되는 산화물 반도체막(808); 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a 및 821b)을 포함한다. 도전막(813)은 주사선으로도 기능하고, 도전막(813)에서 산화물 반도체막(808)과 중첩되는 영역은 트랜지스터(852)의 게이트 전극으로서 기능한다. 도전막(821a)은 신호선으로서 기능하고, 산화물 반도체막(808)과 중첩되는 도전막(821a)은 트랜지스터(852)의 소스 전극으로서 기능한다. 또한, 도 31의 상면도에서, 주사선의 단부는 산화물 반도체막(808)의 단부보다 외측에 위치한다. 그러므로, 주사선은 백라이트 등의 광원으로부터의 광을 차단하기 위한 차광막으로서 기능한다. 이러한 이유로, 트랜지스터에 포함되는 산화물 반도체막(808)에는 광이 조사되지 않기 때문에 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
도전막(821b)은 화소 전극으로서 기능하는 산화물 반도체막(819a)에 전기적으로 접속된다. 산화물 반도체막(819a)은 빗살 형상을 가진다. 산화물 반도체막(819a) 위에는 절연막(도 31에 미도시)이 제공되고, 공통 전극(829)은 상기 절연막 위에 제공된다. 공통 전극(829)은 빗살 형상을 가짐으로써 산화물 반도체막(819a)의 일부와 중첩되고 상면도에서 산화물 반도체막(819a)과 맞물린다. 공통 전극(829)은 주사선에 평행 또는 실질적으로 평행한 방향으로 연장되는 영역에 접속된다. 따라서, 액정 표시 장치(880)에 포함되는 화소들에 있어서, 공통 전극들(829)은 전위가 같다. 또한, 산화물 반도체막(819a) 및 공통 전극(829)은 신호선(도전막(821a))을 따라 굽은 도그레그 형상을 가진다.
커패시터(855)는 산화물 반도체막(819a)과 공통 전극(829)이 서로 중첩되는 영역에 형성된다. 산화물 반도체막(819a) 및 공통 전극(829)의 각각은 투광성을 가진다. 즉, 커패시터(855)는 투광성을 가진다.
도 32는 도 31의 일점쇄선 Q2-R2 및 일점쇄선 S2-T2를 따라 취한 단면도이다. 도 32에 도시된 트랜지스터(852)는 채널 에치 트랜지스터이다. 또한, 채널 길이 방향의 트랜지스터(852) 및 커패시터(855)를 일점쇄선 Q2-R2를 따라 취한 단면도에 도시하고, 채널 폭 방향의 트랜지스터(852)를 일점쇄선 S2-T2를 따라 취한 단면도에 도시하였다. 또한, 도면의 간략화를 위하여, 도 31에는 제 2 게이트 전극으로서 기능하는 산화물 반도체막(819b)을 도시하지 않았다.
도 32에 나타낸 트랜지스터(852)는 기판(811) 위의 게이트 전극으로서 기능하는 도전막(813), 기판(811) 및 게이트 전극으로서 기능하는 도전막(813) 위에 형성되는 절연막(815), 절연막(815) 위에 형성되는 절연막(817), 절연막(815) 및 절연막(817)을 개재하여 게이트 전극으로서 기능하는 도전막(813)과 중첩되는 산화물 반도체막(808), 산화물 반도체막(808)과 접촉되며 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a 및 821b), 산화물 반도체막(808) 및 소스 전극 및 드레인 전극으로서 기능하는 도전막(821a 및 821b) 위에 제공되는 절연막(823 및 825), 절연막(825) 위의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(819b), 및 절연막(825) 및 산화물 반도체막(819b) 위의 절연막(827)을 포함한다.
산화물 반도체막(819a)은 절연막(825) 위에 형성된다. 산화물 반도체막(819a)은 절연막(823) 및 절연막(825)에 제공된 개구부를 통하여 소스 전극 및 드레인 전극으로서 기능하는 도전막들(821a 및 821b) 중 한쪽(여기서는 도전막(821b))에 전기적으로 접속된다. 절연막(827)은 절연막(825) 및 산화물 반도체막(819a) 위에 형성된다. 공통 전극(829)은 절연막(827) 위에 형성된다.
산화물 반도체막(819a), 절연막(827), 및 공통 전극(829)이 서로 중첩되는 영역은 커패시터(855)로서 기능한다.
도 31 및 도 32에 나타낸 액정 표시 장치에서, 화소에 포함되는 커패시터는 산화물 반도체막(819a)의 단부 및 단부 근방이 공통 전극(829)의 단부 및 단부 근방과 중첩되는 구조를 가진다. 이러한 구조를 가지는 커패시터는 대형의 액정 표시 장치에서 지나치게 크지 않은 적절한 크기로 할 수 있다.
또한, 도 33에 나타낸 바와 같이, 공통 전극(829)은 절연막(827) 위에 제공된 절연막(828) 위에 제공되어도 좋다.
도 34 및 도 35에 나타낸 바와 같이, 산화물 반도체막(819a)이 공통 전극(829)과 중첩되지 않는 구조를 사용하여도 좋다. 산화물 반도체막(819a)과 공통 전극(829)의 위치 관계는 표시 장치의 구동 방법 및 해상도에 따른 커패시터의 크기에 따라 적절히 결정할 수 있다. 또한, 도 35에 나타낸 표시 장치에 포함되는 공통 전극(829)은 평탄화막으로서 기능하는 절연막(828) 위에 제공되어도 좋다(도 36 참조).
도 31 및 도 32에 나타낸 액정 표시 장치에서는, 산화물 반도체막(819a)에서 신호선(도전막(821a))에 평행 또는 실질적으로 평행한 방향으로 연장되는 영역의 폭(도 32의 d1)이, 공통 전극(829)에서 신호선에 평행 또는 실질적으로 평행한 방향으로 연장되는 영역의 폭(도 32의 d2)보다 작지만, 액정 표시 장치는 이 구조에 한정되지 않는다. 도 37 및 도 38에 나타낸 바와 같이, 폭(d1)이 폭(d2)보다 커도 좋다. 폭(d1)은 폭(d2)과 같아도 좋다. 하나의 화소(예를 들어, 화소(870d))에 있어서, 산화물 반도체막(819a) 및/또는 공통 전극(829)에서 신호선에 평행 또는 실질적으로 평행한 방향으로 연장되는 복수의 영역의 폭이 서로 상이하여도 좋다.
절연막(827) 위의 절연막(828)에 있어서, 절연막(828) 위의 공통 전극(829)과 중첩되는 영역만을 남기고 나머지 영역을 제거하는, 도 39에 나타낸 구조를 사용하여도 좋다. 이 경우, 공통 전극(829)을 마스크로서 이용하여 절연막(828)을 에칭할 수 있다. 평탄화막으로서 기능하는 절연막(828) 위의 공통 전극(829)의 요철을 억제할 수 있고, 절연막(828)은 공통 전극(829)의 단부에서 절연막(827) 쪽을 향하는 영역에서 완만하게 경사진 측면을 가지게 된다. 또는, 절연막(828)의 표면에서, 기판(811)에 평행한 영역의 일부가 공통 전극(829)으로 덮여 있지 않은 도 40에 나타낸 구조를 사용하여도 좋다.
도 41 및 도 42에 나타낸 바와 같이, 산화물 반도체막(819a)이 위에 형성되는 막 위에, 즉 절연막(825) 위에 공통 전극을 제공하여도 좋다. 도 41 및 도 42에 나타낸 공통 전극(819c)은 산화물 반도체막(819a)의 형성에 사용하는 재료를 사용하여, 산화물 반도체막(819a)의 형성에 사용하는 산화물 반도체막을 가공하여 형성할 수 있다.
<3-5. 수직 배향 모드의 액정 표시 장치>
수직 배향(VA) 모드에서 동작하는 액정 소자를 포함하는 화소의 구조에 대하여 도 43 및 도 44를 참조하여 설명한다. 도 43은 액정 표시 장치에 포함되는 화소의 상면도이다. 도 44는 도 43의 선 A1-B1을 따라 취한 단면을 포함하는 측면도이다. 도 45는 액정 표시 장치에 포함되는 화소의 등가 회로도이다.
수직 배향(VA)이란, 액정 표시 패널의 액정 분자의 배향을 제어하기 위한 모드이다. VA 액정 표시 장치에서는, 전압이 인가되고 있지 않을 때에 패널 표면에 대하여 수직 방향으로 액정 분자가 배향된다.
이하의 설명에서는 특히 화소를 몇 개의 영역(부화소)으로 나눠서 각 영역에서 분자들이 상이한 방향으로 배향되도록 궁리하고 있다. 이를 멀티 도메인 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는 멀티 도메인 설계의 액정 표시 장치에 대하여 설명한다.
도 43에서 Z1은 화소 전극(624)이 제공된 기판(600)의 상면도이다. Z3은 공통 전극(640)이 제공된 기판(601)의 상면도이다. Z2는 공통 전극(640)이 제공된 기판(601)이, 화소 전극(624)이 제공된 기판(600)과 중첩되어 있는 상태를 도시한 상면도이다.
기판(600) 위에는 트랜지스터(628), 이에 접속되는 화소 전극(624), 및 커패시터(630)가 형성되어 있다. 트랜지스터(628)의 드레인 전극(618)은 절연막(623) 및 절연막(625)에 제공된 개구(633)를 통하여 화소 전극(624)에 전기적으로 접속된다. 화소 전극(624) 위에는 절연막(627)이 제공된다.
트랜지스터(628)로서는 실시형태 1에 기재된 트랜지스터를 사용할 수 있다.
커패시터(630)는 제 1 용량 배선으로서의 용량 배선(604) 위의 배선(613), 절연막(623), 절연막(625), 및 화소 전극(624)을 포함한다. 용량 배선(604)은 트랜지스터(628)의 게이트 배선(615)과 동시에 형성할 수 있다. 배선(613), 드레인 전극(618), 및 배선(616)은 같은 재료로 동시에 형성할 수 있다.
화소 전극(624)에는, 실시형태 1에 기재된 시트 저항이 낮은 산화물 반도체막을 사용할 수 있다.
화소 전극(624)에는 슬릿(646)이 제공된다. 슬릿(646)은 액정의 배향을 제어하기 위하여 제공된다.
트랜지스터(629), 이에 접속되는 화소 전극(626), 및 커패시터(631)는 각각 트랜지스터(628), 화소 전극(624), 및 커패시터(630)와 비슷한 방식으로 형성할 수 있다. 트랜지스터들(628 및 629)은 둘 다 배선(616)에 접속되어 있다. 배선(616)은 트랜지스터(628) 및 트랜지스터(629) 각각의 소스 전극으로서 기능한다. 본 실시형태에 기재된 액정 표시 패널의 화소는 화소 전극들(624 및 626)을 포함한다. 화소 전극들(624 및 626)의 각각은 부화소이다.
기판(601)에는 착색막(636) 및 공통 전극(640)이 제공되고, 공통 전극(640)에는 구조체(644)가 제공되어 있다. 공통 전극(640)에는 슬릿(647)이 제공되어 있다. 화소 전극(624) 위에는 배향막(648)이 형성되어 있다. 마찬가지로, 공통 전극(640) 및 구조체(644)에는 배향막(645)이 형성되어 있다. 기판(600)과 기판(601) 사이에는 액정층(650)이 형성되어 있다.
공통 전극(640)에 형성되는 슬릿(647) 및 구조체(644)의 각각은 액정의 배향을 제어하는 기능을 가진다.
슬릿(646)이 제공된 화소 전극(624)에 전압을 인가하면, 슬릿(646) 근방에 변형된 전계(경사 전계)가 발생된다. 상기 슬릿(646)과, 기판(601) 측의 구조체(644) 및 슬릿(647)을 번갈아 맞물리는 식으로 배치함으로써, 경사 전계가 효과적으로 발생되어 액정의 배향이 제어되고, 이에 따라 액정의 배향 방향이 장소에 따라 달라진다. 즉, 멀티 도메인을 채용함으로써 액정 표시 패널의 시야각이 넓어진다. 또한, 구조체(644) 및 슬릿(647) 중 하나가 기판(601)에 제공되어도 좋다.
도 44는 기판(600)과 기판(601)이 서로 중첩되고, 그 사이에 액정이 주입되어 있는 상태를 도시한 것이다. 화소 전극(624), 액정층(650), 및 공통 전극(640)의 중첩에 의하여 액정 소자가 형성되어 있다.
도 45는 이 화소 구조의 등가 회로를 도시한 것이다. 트랜지스터들(628 및 629)은 둘 다 게이트 배선(602) 및 배선(616)에 접속되어 있다. 이 경우, 용량 배선(604)의 전위를 용량 배선(605)과 다르게 함으로써, 액정 소자(651)의 동작을 액정 소자(652)와 다르게 할 수 있다. 바꿔 말하면, 용량 배선들(604 및 605)의 각 전위를 독립적으로 제어함으로써 액정의 배향을 정밀하게 제어하여 시야각을 넓힌다.
본 실시형태는 본 명세서의 다른 임의의 실시형태와 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치에 대하여 도 46의 (A) 및 (B) 그리고 도 47의 (A) 및 (B)를 참조하여 설명한다. 또한, 본 실시형태에서는 표시 장치의 표시 소자로서 전계 발광(EL) 소자가 포함되는 구조에 대하여 구체적으로 설명한다.
<4-1. 표시 장치>
도 46의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이하, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이하, 이 부분을 구동 회로부(504)라고 함), 각각 소자를 보호하는 기능을 가지는 회로들(이하, 이 회로들을 보호 회로들(506)이라고 함), 및 단자부(507)를 포함한다. 또한, 보호 회로(506)를 반드시 제공할 필요는 없다.
구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하면, 부품 수와 단자 수를 줄일 수 있으므로 바람직하다. 구동 회로부(504)의 일부 또는 전체를, 화소부(502)가 형성되는 기판 위에 형성하지 않는 경우, 구동 회로부(504)의 일부 또는 전체를 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배치된 표시 소자들을 구동시키기 위한 복수의 회로(이하, 이러한 회로들을 화소 회로들(501)이라고 함)를 포함한다. 구동 회로부(504)는, 화소를 선택하기 위하여 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키기 위하여 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선들(이하, 이러한 배선들을 주사선들(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한, 주사선들(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다. 예를 들어, 도 46의 (A)에 나타낸 바와 같이, 게이트 드라이버(504a)는 발광 소자의 전위를 제어하기 위한 배선(이하, 이러한 배선을 ANODE_1 내지 ANODE_X로 나타냄)에 전기적으로 접속되어 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호의 바탕이 되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 화상 신호에 기초한 데이터 신호를 생성하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한, 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선들(이하, 이러한 배선들을 데이터선들(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치 등을 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써, 화상 신호를 시분할하여 얻어지는 신호를, 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에 있어서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 46의 (A)에 나타낸 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한, 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 가지는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시키는 회로이다.
도 46의 (A)에 도시된 바와 같이, 화소부(502) 및 구동 회로부(504)에 보호 회로(506)를 제공함으로써, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한, 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a)에 접속되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)에 접속되어도 좋다. 또는, 보호 회로(506)는 단자부(507)에 접속되어도 좋다.
도 46의 (A)에 구동 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 나타내었지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된 별도로 준비된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
<4-2. 화소 회로의 구조예>
도 46의 (A)에서의 복수의 화소 회로(501)의 각각은 예를 들어 도 46의 (B)에 도시된 구조를 가질 수 있다.
도 46의 (B)에 도시된 화소 회로(501)는, 트랜지스터들(552 및 554), 커패시터(562), 및 발광 소자(572)를 포함한다. 트랜지스터들(552 및 554) 중 하나 또는 양쪽 모두로서는, 상술한 실시형태에 기재된 임의의 트랜지스터를 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호를 공급받는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호를 공급받는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
커패시터(562)의 한 쌍의 전극 중 한쪽은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다. 커패시터(562)의 한 쌍의 전극 중 다른 쪽은, 트랜지스터(554)의 제 2 게이트 전극(백 게이트 전극이라고도 함)에 전기적으로 접속된다. 커패시터(562)는, 기록된 데이터를 저장하기 위한 유지 용량으로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은 애노드선(ANODE_m)에 전기적으로 접속된다.
발광 소자(572)의 애노드 및 캐소드 중 한쪽은, 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속되고, 발광 소자(572)의 애노드 및 캐소드 중 다른 쪽은 캐소드선(CATHODE)에 전기적으로 접속된다. 또한, 커패시터(562)의 한 쌍의 전극 중 다른 쪽은 발광 소자(572)의 애노드 및 캐소드 중 한쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 EL 소자를 사용할 수 있다. 또한, 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
예를 들어, 도 46의 (B)에서의 화소 회로(501)를 포함하는 표시 장치에서는, 도 46의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(552)가 온이 되고, 데이터 신호가 기록된다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류의 양에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 행함으로써, 화상을 표시할 수 있다.
본 실시형태에서는 표시 장치의 표시 소자로서 발광 소자(572)를 포함하는 구조에 대하여 설명하지만, 본 발명의 일 형태는 이 구조에 한정되지 않고, 표시 장치에 다양한 소자가 포함되어도 좋다.
예를 들어, 상기 표시 장치는 액정 소자, LED(예를 들어, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체, 전자 잉크, 전기 영동 소자, GLV(grating light valve), PDP(plasma display panel), MEMS(micro electro mechanical systems)를 사용한 표시 소자, DMD(digital micromirror device), DMS(digital micro shutter), MIRASOL(등록 상표), IMOD(간섭 변조) 소자, MEMS 셔터 표시 소자, 광 간섭 방식의 MEMS 표시 소자, 전기 습윤 소자, 압전 세라믹 디스플레이, 및 카본 나노튜브를 사용한 표시 소자 등 중 적어도 하나를 포함한다. 또는, 상기 표시 장치는 전기적 또는 자기적 작용에 의하여 콘트라스트, 휘도, 반사율, 또는 투과율 등이 변화되는 표시 매체를 포함하여도 좋다. 전자 방출체를 포함하는 표시 장치의 예는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 있다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 포함하는 표시 장치의 예에는 전자 종이가 있다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두는 알루미늄 또는 은 등을 포함하도록 형성한다. 이러한 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감할 수 있다.
표시 장치의 표시 방식으로서는, 프로그레시브 방식 표시 또는 인터레이스 방식 등을 사용할 수 있다. 또한, 컬러 표시 시에 화소에서 제어되는 색 요소는 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 포함하여도 좋다. 또는, 색 요소는 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2색으로 구성되어도 좋다. 색 요소들 중 2색이 상이하여도 좋다. 또는, RGB에 옐로, 시안, 및 마젠타 등 중 하나 이상의 색을 추가하여도 좋다. 또한, 색 요소의 각 도트에 따라, 표시 영역의 크기가 달라도 좋다. 개시된 발명의 실시형태는 컬러 표시용 표시 장치에 한정되지 않으며, 개시된 발명은 흑백 표시용 표시 장치에 적용할 수도 있다.
표시 장치의 백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)로부터 백색의 광(W)이 방출되어도 좋다. 또한, 표시 장치에 착색층(컬러 필터라고도 함)을 제공하여도 좋다. 착색층으로서는 예를 들어, 적색(R), 녹색(G), 청색(B), 또는 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 이 경우, 착색층이 있는 영역과 착색층이 없는 영역을 제공하여, 착색층이 없는 영역에서의 백색의 광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 휘도의 저하를 억제할 수 있고, 화상을 밝게 표시할 때에 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한, 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 행하는 경우, 소자들이 각각 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있는 경우가 있다.
<4-3. 표시 장치의 화소의 구조예>
도 46의 (B)에 나타낸 화소 회로를 포함하는 표시 장치의 예에 대하여 도 47의 (A) 및 (B)를 참조하여 설명한다. 도 47의 (A)는 표시 장치의 화소부의 상면도이고, 도 47의 (B)는 도 47의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 또한, 도 47의 (A)에서는 도면의 복잡화를 피하기 위하여 구성 요소의 일부를 도시하지 않았다.
도 47의 (A) 및 (B)에 나타낸 표시 장치는 기판(702) 위의 제 1 게이트 전극으로서 기능하는 도전막(704), 도전막(704) 위의 절연막(706 및 707), 절연막(707) 위의 산화물 반도체막(708), 절연막(707) 및 산화물 반도체막(708) 위의 소스 전극 및 드레인 전극으로서 기능하는 도전막(712a 및 712b), 절연막(707) 위의 도전막(712c), 산화물 반도체막(708) 및 도전막(712a, 712b, 및 712c)을 덮는 절연막(714 및 716), 절연막(716) 위의 제 2 게이트 전극으로서 기능하는 산화물 반도체막(720), 절연막(716) 및 산화물 반도체막(720) 위의 절연막(718), 절연막(718) 위의 평탄화 절연막으로서 기능하는 절연막(722), 절연막(722) 위의 화소 전극으로서 기능하는 도전막(724a 및 724b), 도전막(724a)과 도전막(724b)의 전기적인 접속을 억제하는 기능을 가지는 구조체(726), 도전막(724a 및 724b) 및 구조체(726) 위의 EL층(728), 및 EL층(728) 위의 도전막(730)을 포함한다.
도전막(712c)은 절연막(706 및 707)에 제공된 개구부(752c)를 통하여 도전막(704)에 전기적으로 접속된다. 제 2 게이트 전극으로서 기능하는 산화물 반도체막(720)은 절연막(714 및 716)에 제공된 개구부(752a)를 통하여 도전막(712b)에 전기적으로 접속된다. 도전막(724a)은 절연막(714, 716, 718, 및 722)에 제공된 개구부(752b)를 통하여 도전막(712b)에 전기적으로 접속된다.
화소 전극으로서 기능하는 도전막(724a), EL층(728), 및 도전막(730)에 의하여 발광 소자(572)가 형성된다. 또한, EL층(728)은 다음 중 어느 형성 방법으로 형성할 수 있다: 스퍼터링법, 증착법(진공 증착법을 포함함), 인쇄법(철판 인쇄, 오목판 인쇄, 그라비어 인쇄, 평판 인쇄, 및 스텐실 인쇄 등), 잉크젯법, 및 도포법 등.
도 46의 (B) 그리고 도 47의 (A) 및 (B)에 나타낸 바와 같이, 표시 장치의 화소의 구조로서 2개의 트랜지스터 및 하나의 커패시터를 포함하는 구조를 사용하면 배선의 수를 줄일 수 있다. 예를 들어, 도 46의 (B) 및 도 47의 (A)에 나타낸 화소는 3개의 배선, 즉 게이트선, 데이터선, 및 애노드선을 포함한다. 표시 장치에서 이러한 구조의 화소는 높은 개구율을 가질 수 있다. 또한, 배선의 수를 줄임으로써, 예를 들어 인접한 배선 간에서 단락이 발생되기 어려워진다. 그러므로, 높은 수율로 표시 장치를 제공할 수 있다.
본 실시형태에 기재된 구조는 다른 임의의 실시형태에 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치 및 상기 표시 장치에 입력 장치가 제공되어 있는 전자 기기에 대하여 도 48의 (A) 및 (B), 도 49의 (A) 및 (B), 도 50, 도 51의 (A) 및 (B), 도 52의 (A) 및 (B), 그리고 도 53을 참조하여 설명한다.
<5-1. 터치 패널>
본 실시형태에서는 전자 기기의 예로서 표시 장치와 입력 장치를 포함하는 터치 패널(2000)에 대하여 설명한다. 또한, 입력 장치로서 터치 센서를 사용하는 예에 대하여 설명한다.
도 48의 (A) 및 (B)는 터치 패널(2000)의 사시도이다. 또한, 간략화를 위하여 도 48의 (A) 및 (B)는 터치 패널(2000)의 주된 구성 요소만을 도시하고 있다.
터치 패널(2000)은 표시 장치(2501) 및 터치 센서(2595)를 포함한다(도 48의 (B) 참조). 또한, 터치 패널(2000)은 기판(2510), 기판(2570), 및 기판(2590)을 포함한다. 기판(2510), 기판(2570), 및 기판(2590)의 각각은 가요성을 가진다. 또한, 기판들(2510, 2570, 및 2590) 중 하나 또는 모두가 가요성을 가지지 않아도 된다.
표시 장치(2501)는 기판(2510) 위의 복수의 화소, 및 화소들에 신호를 공급하는 복수의 배선(2511)을 포함한다. 복수의 배선(2511)은 기판(2510)의 외주부까지 리드되고, 복수의 배선(2511)의 일부가 단자(2519)를 형성한다. 단자(2519)는 FPC(2509(1))에 전기적으로 접속된다.
기판(2590)은 터치 센서(2595), 및 터치 센서(2595)에 전기적으로 접속된 복수의 배선(2598)을 포함한다. 복수의 배선(2598)은 기판(2590)의 외주부까지 리드되고, 복수의 배선(2598)의 일부는 단자를 형성한다. 단자는 FPC(2509(2))에 전기적으로 접속된다. 또한, 도 48의 (B)에서는 명료화를 위하여, 기판(2590)의 후면 측(기판(2510)과 마주 보는 쪽)에 제공되는 터치 센서(2595)의 전극 및 배선 등을 실선으로 나타내었다.
터치 센서(2595)로서 정전 용량 터치 센서를 사용할 수 있다. 정전 용량 터치 센서의 예에는, 표면형 정전 용량 터치 센서 및 투영형 정전 용량 터치 센서가 있다.
투영형 정전 용량 터치 센서의 예로서는, 주로 구동 방법에 차이가 있는 자기 용량 터치 센서와 상호 용량 터치 센서가 있다. 상호 용량형을 사용하면, 여러 지점을 동시에 검지할 수 있게 되므로 바람직하다.
또한, 도 48의 (B)에 도시된 터치 센서(2595)는 투영형 정전 용량 터치 센서를 사용한 예이다.
또한, 터치 센서(2595)로서는, 손가락 등 검지 대상의 근접 또는 터치를 검지할 수 있는 다양한 센서를 사용할 수 있다.
투영형 정전 용량 터치 센서(2595)는 전극(2591) 및 전극(2592)을 포함한다. 전극(2591)은 복수의 배선(2598) 중 어느 것에 전기적으로 접속되고, 전극(2592)은 복수의 배선(2598) 중 다른 어느 것에 전기적으로 접속된다.
전극들(2592)의 각각은 도 48의 (A) 및 (B)에 도시된 바와 같이, 사변형의 한 모서리가 다른 사변형의 한 모서리에 연결되어 있는, 복수의 사변형이 하나의 방향으로 배열된 형상을 가진다.
전극들(2591)의 각각은 사변형의 형상을 가지고, 전극(2592)이 연장되는 방향과 교차되는 방향으로 배열된다.
배선(2594)은 전극(2592)이 사이에 위치하는 2개의 전극(2591)을 전기적으로 접속시킨다. 전극(2592)과 배선(2594)이 교차하는 면적은 가능한 한 작은 것이 바람직하다. 이러한 구조에 의하여, 전극이 제공되지 않은 영역의 면적을 축소할 수 있어, 투과율의 편차를 저감할 수 있다. 그 결과, 터치 센서(2595)를 통과하는 광의 휘도 편차를 저감할 수 있다.
또한 전극(2591) 및 전극(2592)의 형상은 이에 한정되지 않고 다양한 형상 중 임의의 것으로 할 수 있다. 예를 들어 복수의 전극(2591)을, 전극들(2591) 사이의 틈이 가능한 한 작아지도록 배치하고, 절연층을 개재하여 전극(2592)을, 전극(2591)과 중첩되지 않는 영역이 형성되도록 전극(2591)으로부터 이격하여 제공한 구조를 채용하여도 좋다. 이 경우, 인접한 2개의 전극(2592) 사이에, 이들 전극과 전기적으로 절연된 더미 전극을 제공하면 투과율이 상이한 영역의 면적을 축소할 수 있으므로 바람직하다.
또한, 전극(2591), 전극(2592), 및 배선(2598) 등의 도전막, 즉 터치 패널을 형성하는 배선 및 전극의 재료로서는 산화 인듐, 산화 주석, 또는 산화 아연 등을 포함하는 투명 도전막(예를 들어, ITO)을 들 수 있다. 예를 들어 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료로서는 저저항 재료가 바람직하게 사용된다. 예를 들어, 은, 구리, 알루미늄, 카본 나노튜브, 그래핀, 또는 할로젠화 금속(할로젠화 은 등)을 사용하여도 좋다. 또는, 폭이 매우 작은(예를 들어, 직경이 수 나노미터) 복수의 도전체를 포함하는 금속 나노와이어를 사용하여도 좋다. 또는, 도전체를 가지는 그물 형태의 금속 메시를 사용하여도 좋다. 예를 들어, Ag 나노와이어, Cu 나노와이어, Al 나노와이어, Ag 메시, Cu 메시, 또는 Al 메시를 사용하여도 좋다. 예를 들어, 터치 패널을 형성하는 배선 및 전극으로서 Ag 나노와이어를 사용하는 경우, 가시광 투과율 89% 이상, 시트 저항값 40Ω/cm2 이상 100Ω/cm2 이하를 달성할 수 있다. 터치 패널을 형성하는 배선 및 전극으로서 사용할 수 있는 재료의 예인 상술한 금속 나노와이어, 금속 메시, 카본 나노튜브, 및 그래핀 등은 가시광 투과율이 높기 때문에, 표시 소자의 전극(예를 들어, 화소 전극 또는 공통 전극)으로서 사용하여도 좋다.
<5-2. 표시 장치>
다음으로 표시 장치(2501)에 대하여 도 49의 (A) 및 (B)를 참조하여 자세하게 설명한다. 도 49의 (A) 및 (B)는 도 48의 (B)의 일점쇄선 X1-X2를 따라 취한 단면도에 상당한다.
표시 장치(2501)는 매트릭스로 배열된 복수의 화소를 포함한다. 화소들의 각각은 표시 소자와, 표시 소자를 구동하는 화소 회로를 포함한다.
[표시 소자로서 EL 소자를 가지는 구조]
먼저, 표시 소자로서 EL 소자를 사용한 구조에 대하여 이하에서 도 49의 (A)를 참조하여 설명한다. 이하의 설명에서는, 백색의 광을 방출하는 EL 소자를 사용하는 예에 대하여 설명하지만, EL 소자는 이러한 소자에 한정되지 않는다. 예를 들어, 인접한 화소에서 상이한 색의 광이 방출될 수 있도록, 상이한 색의 광을 방출하는 EL 소자를 포함하여도 좋다.
기판(2510) 및 기판(2570)에는 예를 들어, 투습성이 10-5g/(m2·day) 이하, 바람직하게는 10-6g/(m2·day) 이하인 플렉시블 재료를 바람직하게 사용할 수 있다. 또는, 기판(2510) 및 기판(2570)에는 열 팽창 계수가 서로 실질적으로 같은 재료를 사용하는 것이 바람직하다. 예를 들어, 재료의 선팽창률은 바람직하게는 1×10-3/K 이하이고, 더 바람직하게는 5×10-5/K 이하이고, 더욱 바람직하게는 1×10-5/K 이하이다.
또한, 기판(2510)은 EL 소자로의 불순물 확산을 방지하는 절연층(2510a), 플렉시블 기판(2510b), 및 절연층(2510a)과 플렉시블 기판(2510b)을 서로 접합하는 접착층(2510c)을 포함하는 적층체이다. 기판(2570)은 EL 소자로의 불순물 확산을 방지하는 절연층(2570a), 플렉시블 기판(2570b), 및 절연층(2570a)과 플렉시블 기판(2570b)을 서로 접합하는 접착층(2570c)을 포함하는 적층체이다.
접착층(2510c) 및 접착층(2570c)에는 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론, 아라미드), 폴리이미드, 폴리카보네이트, 아크릴 수지, 폴리우레탄, 에폭시 수지, 또는 실록산 결합을 가지는 수지를 포함하는 재료를 사용할 수 있다.
기판(2510)과 기판(2570) 사이에는 밀봉층(2560)이 제공된다. 밀봉층(2560)은 대기보다 높은 굴절률을 가지는 것이 바람직하다. 도 49의 (A)에 도시된 바와 같이, 광이 밀봉층(2560) 측으로 추출되는 경우에는 밀봉층(2560)은 광학 소자로도 기능할 수 있다.
밀봉층(2560)의 외주부에 실란트(sealant)를 형성하여도 좋다. 실란트를 사용함으로써, 기판(2510), 기판(2570), 밀봉층(2560), 및 실란트로 둘러싸인 영역에 EL 소자(2550)를 제공할 수 있다. 또한, 밀봉층(2560) 대신에 불활성 가스(질소 또는 아르곤 등)를 사용하여도 좋다. 불활성 가스 내에 건조제를 제공하여, 수분 등을 흡착시켜도 좋다. 예를 들어, 실란트로서는 에폭시계 수지 또는 유리 프릿(glass frit)을 사용하는 것이 바람직하다. 실란트에 사용하는 재료로서는 수분 또는 산소를 투과시키지 않는 재료를 사용하는 것이 바람직하다.
도 49의 (A)에 도시된 표시 장치(2501)는 화소(2505)를 포함한다. 화소(2505)는 발광 모듈(2580), EL 소자(2550), 및 EL 소자(2550)에 전력을 공급할 수 있는 트랜지스터(2502t)를 포함한다. 또한, 트랜지스터(2502t)는 화소 회로의 일부로서 기능한다.
발광 모듈(2580)은 EL 소자(2550) 및 착색층(2567)을 포함한다. EL 소자(2550)는 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이의 EL층을 포함한다.
밀봉층(2560)이 광 추출 측에 제공되는 경우, 밀봉층(2560)은 EL 소자(2550) 및 착색층(2567)과 접촉된다.
착색층(2567)은 EL 소자(2550)와 중첩되는 영역에 위치한다. 따라서, EL 소자(2550)로부터 방출되는 광의 일부는 착색층(2567)을 통과하여 도 49의 (A)에서 화살표로 나타낸 바와 같이 발광 모듈(2580)의 외부로 방출된다.
표시 장치(2501)는 광 추출 측에 차광층(2568)을 포함한다. 차광층(2568)은 착색층(2567)을 둘러싸도록 제공되어 있다.
착색층(2567)은 특정 파장 영역의 광을 투과시키는 기능을 가지는 착색층이다. 예를 들어, 적색 파장 영역의 광을 투과시키는 컬러 필터, 녹색 파장 영역의 광을 투과시키는 컬러 필터, 청색 파장 영역의 광을 투과시키는 컬러 필터, 또는 황색 파장 영역의 광을 투과시키는 컬러 필터 등을 사용할 수 있다. 각 컬러 필터는 다양한 재료 중 임의의 것을 사용하여 인쇄법, 잉크젯법, 또는 포토리소그래피 기술을 사용한 에칭법 등에 의하여 형성할 수 있다.
표시 장치(2501)에는 절연층(2521)이 제공된다. 절연층(2521)은 트랜지스터(2502t) 등을 덮는다. 또한, 절연층(2521)은 화소 회로에 의하여 생긴 요철을 덮어서 평평한 면을 제공하는 기능을 가진다. 절연층(2521)은 불순물 확산을 억제하는 기능을 가져도 좋다. 이에 의하여 불순물 확산에 의하여 트랜지스터(2502t) 등의 신뢰성이 저하되는 것을 방지할 수 있다.
EL 소자(2550)는 절연층(2521) 위에 형성된다. EL 소자(2550)의 하부 전극의 단부와 중첩되도록 칸막이(2528)가 제공된다. 또한, 기판(2510)과 기판(2570) 사이의 간격을 제어하는 스페이서를 칸막이(2528) 위에 형성하여도 좋다.
주사선 구동 회로(2504)는 트랜지스터(2503t) 및 커패시터(2503c)를 포함한다. 또한, 구동 회로를 화소 회로와 같은 공정에서 같은 기판 위에 형성할 수 있다.
기판(2510) 위에는 신호를 공급할 수 있는 배선(2511)이 제공된다. 배선(2511) 위에는 단자(2519)가 제공된다. 단자(2519)에는 FPC(2509(1))가 전기적으로 접속된다. FPC(2509(1))는 비디오 신호, 클럭 신호, 스타트 신호, 또는 리셋 신호 등을 공급하는 기능을 가진다. 또한, FPC(2509(1))에는 프린트 배선 기판(PWB: printed wiring board)이 제공되어도 좋다.
상술한 실시형태에 기재된 임의의 트랜지스터를 트랜지스터들(2502t 및 2503t) 중 하나 또는 양쪽 모두로서 사용하여도 좋다. 본 실시형태에서 사용하는 트랜지스터들의 각각은, 고순도화되고 결정성이 높은 산화물 반도체막을 포함한다. 상기 트랜지스터에서는, 오프 상태에 있어서의 전류(오프 상태 전류)를 작게 할 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 더 길게 설정할 수 있다. 따라서, 리프레시 동작의 빈도를 저감할 수 있고, 이는 소비전력을 억제하는 효과로 이어진다. 또한, 리프레시 동작의 자세한 사항에 대해서는 후술한다.
또한, 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있기 때문에 고속 동작이 가능하다. 예를 들어, 이러한 고속으로 동작할 수 있는 트랜지스터를 표시 장치(2501)에 사용하면, 화소 회로의 스위칭 트랜지스터와, 구동 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 구동 회로로서 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치를 추가적으로 필요로 하지 않기 때문에, 반도체 장치의 부품 수를 줄일 수 있다. 이에 더하여 화소 회로에 고속으로 동작할 수 있는 트랜지스터를 사용함으로써 고화질 화상을 제공할 수 있다.
[표시 소자로서 액정 소자를 가지는 구조]
다음으로, 표시 소자로서 액정 소자를 포함하는 구조에 대하여 도 49의 (B)를 참조하여 이하에서 설명한다. 이하의 설명에서는 외광을 반사하여 표시를 행하는 반사형 액정 표시 장치에 대하여 설명하지만, 본 발명의 일 형태는 이 형태의 액정 표시 장치에 한정되지 않는다. 예를 들어, 광원(예를 들어, 백라이트 또는 사이드 라이트)을 제공하여 투과형 액정 표시 장치 또는 반투과형 액정 표시 장치를 형성하여도 좋다.
도 49의 (B)에 도시된 표시 장치(2501)는, 다음과 같은 점을 제외하고는 도 49의 (A)에 도시된 표시 장치(2501)와 같은 구조를 가진다.
도 49의 (B)에 도시된 표시 장치(2501)의 화소(2505)는 액정 소자(2551), 및 액정 소자(2551)에 전력을 공급할 수 있는 트랜지스터(2502t)를 포함한다.
액정 소자(2551)는 하부 전극(화소 전극이라고도 함), 상부 전극, 및 하부 전극과 상부 전극 사이의 액정층(2529)을 포함한다. 하부 전극과 상부 전극 사이에 전압을 인가함으로써, 액정 소자(2551)에서의 액정층(2529)의 배향 상태를 바꿀 수 있다. 또한, 액정층(2529)에는 스페이서(2530a) 및 스페이서(2530b)가 제공된다. 도 49의 (B)에 도시되어 있지 않지만, 상부 전극 및 하부 전극 각각에서 액정층(2529)과 접촉하는 측에, 배향막을 제공하여도 좋다.
액정층(2529)으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반강유전성 액정을 사용할 수 있다. 이러한 액정 재료는 조건에 따라서는 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다. 수평 전계 모드의 액정 표시 장치를 채용하는 경우, 배향막이 불필요한 블루상을 나타내는 액정을 사용하여도 좋다. 블루상을 나타내는 액정을 사용하는 경우, 배향막을 제공할 필요가 없으므로 러빙 처리도 불필요해진다. 따라서, 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소할 수 있다.
스페이서(2530a 및 2530b)는 절연막을 선택적으로 에칭함으로써 형성된다. 스페이서(2530a 및 2530b)는 기판(2510)과 기판(2570) 사이의 거리(셀 갭)을 제어하기 위하여 제공된다. 또한, 스페이서(2530a 및 2530b)는 서로 크기가 달라도 좋고, 기둥 형상 또는 구형(球形)인 것이 바람직하다. 도 49의 (B)에서는 스페이서(2530a 및 2530b)가 기판(2570) 측에 제공되어 있지만 이 구조에 한정되지 않고, 이들이 기판(2510) 측에 제공되어도 좋다.
액정 소자(2551)의 상부 전극은 기판(2570) 측에 제공된다. 상부 전극과 착색층(2567) 및 차광층(2568) 사이에는 절연층(2531)이 제공된다. 절연층(2531)은 착색층(2567) 및 차광층(2568)에 기인하는 요철을 덮어 평탄한 표면으로 하는 기능을 가진다. 절연층(2531)으로서는 예를 들어, 유기 수지막을 사용하여도 좋다. 액정 소자(2551)의 하부 전극은 반사 전극으로서의 기능을 가진다. 도 49의 (B)에 도시된 표시 장치(2501)는 하부 전극에서 외광을 반사하여, 그 광이 착색층(2567)을 통과하게 하여 표시를 행하는 반사형이다. 또한, 투과형 액정 표시 장치를 형성하는 경우, 하부 전극으로서는 투명 전극을 제공한다.
도 49의 (B)에 도시된 표시 장치(2501)는 절연층(2522)을 포함한다. 절연층(2522)은 트랜지스터(2502t) 등을 덮는다. 절연층(2522)은 화소 회로에 기인하는 요철을 덮어 평탄한 표면으로 하는 기능, 및 액정 소자의 하부 전극에 요철을 형성하는 기능을 가진다. 이에 의하여, 하부 전극의 표면에 요철을 형성할 수 있다. 그러므로, 하부 전극에 외광이 입사한 경우에 하부 전극의 표면에서 광이 널리 반사되어, 시인성이 향상될 수 있다. 또한, 투과형 액정 표시 장치를 형성하는 경우, 이러한 요철이 없는 구조를 채용하여도 좋다.
<5-3. 터치 센서>
다음으로 터치 센서(2595)에 대하여 도 50을 참조하여 자세하게 설명한다. 도 50은 도 48의 (B)의 일점쇄선 X3-X4를 따라 취한 단면도에 상당한다.
터치 센서(2595)는 기판(2590) 상에 스태거 패턴으로 제공된 전극(2591) 및 전극(2592), 전극(2591) 및 전극(2592)을 덮는 절연층(2593), 및 인접한 전극들(2591)을 서로 전기적으로 접속시키는 배선(2594)을 포함한다.
전극(2591) 및 전극(2592)은 투광성 도전 재료를 사용하여 형성된다. 투광성 도전 재료로서는 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨이 첨가된 산화 아연 등의 도전성 산화물을 사용할 수 있다. 또한, 그래핀을 함유하는 막을 사용할 수도 있다. 그래핀을 함유하는 막은 예를 들어 산화 그래핀을 함유하는 막을 환원하여 형성할 수 있다. 환원 방법으로서는, 가열 등의 방법을 채용할 수 있다.
전극(2591) 및 전극(2592)은 예를 들어, 스퍼터링법에 의하여 기판(2590)에 투광성 도전 재료를 퇴적한 다음, 포토리소그래피 등 다양한 패터닝 기술 중 임의의 것에 의하여 불필요한 부분을 제거함으로써 형성할 수 있다.
절연층(2593)의 재료의 예에는, 아크릴 수지 또는 에폭시 수지 등의 수지, 실록산 결합을 가지는 수지, 및 산화 실리콘, 산화 질화 실리콘, 또는 산화 알루미늄 등의 무기 절연 재료가 포함된다.
전극(2591)에 도달하는 개구가 절연층(2593)에 형성되고, 배선(2594)은 인접한 전극들(2591)을 전기적으로 접속시킨다. 투광성 도전 재료는 터치 패널의 개구율을 높일 수 있으므로 배선(2594)으로서 적합하게 사용할 수 있다. 또한, 전기 저항을 저감할 수 있기 때문에, 배선(2594)에는 전극(2591 및 2592)의 도전성보다 높은 도전성을 가지는 재료를 적합하게 사용할 수 있다.
하나의 전극(2592)이 한 방향으로 연장되고, 복수의 전극(2592)이 스트라이프 형상으로 제공된다. 배선(2594)은 전극(2592)과 교차한다.
인접한 전극들(2591)이 하나의 전극(2592)을 사이에 개재하여 제공된다. 배선(2594)은 인접한 전극들(2591)을 전기적으로 접속시킨다.
또한, 복수의 전극(2591)은 반드시 하나의 전극(2592)과 직교하는 방향으로 배치될 필요는 없고, 0도보다 크고 90도 미만의 각도로 하나의 전극(2592)과 교차하도록 배치되어도 좋다.
배선(2598)은 전극들(2591 및 2592) 중 한쪽에 전기적으로 접속된다. 배선(2598)의 일부는 단자로서 기능한다. 배선(2598)에는 알루미늄, 금, 백금, 은, 니켈, 타이타늄, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 또는 팔라듐 등의 금속 재료 또는 이들 금속 재료 중 어느 것을 함유하는 합금 재료를 사용할 수 있다.
또한, 절연층(2593) 및 배선(2594)을 덮는 절연층을 제공하여 터치 센서(2595)를 보호하여도 좋다.
배선(2598)과 FPC(2509(2))는 접속층(2599)에 의하여 전기적으로 접속된다.
접속층(2599)으로서는, 이방성 도전 필름(ACF: anisotropic conductive film) 또는 이방성 도전 페이스트(ACP: anisotropic conductive paste) 등 중 임의의 것을 사용할 수 있다.
<5-4. 터치 패널>
다음으로 터치 패널(2000)에 대하여 도 51의 (A)를 참조하여 자세하게 설명한다. 도 51의 (A)는 도 48의 (A)의 일점쇄선 X5-X6을 따라 취한 단면도에 상당한다.
도 51의 (A)에 도시된 터치 패널(2000)에서는, 도 48의 (A)를 참조하여 설명한 표시 장치(2501)와 도 50을 참조하여 설명한 터치 센서(2595)가 서로 접합되어 있다.
도 51의 (A)에 도시된 터치 패널(2000)은 도 49의 (A)를 참조하여 설명한 구성 요소에 더하여 접착층(2597) 및 반사 방지층(2569)을 포함한다.
접착층(2597)은 배선(2594)과 접촉하여 제공된다. 또한, 접착층(2597)에 의하여 기판(2590)이 기판(2570)에 접합되어, 터치 센서(2595)가 표시 장치(2501)와 중첩되어 있다. 접착층(2597)은 투광성을 가지는 것이 바람직하다. 접착층(2597)에는 열 경화 수지 또는 자외선 경화 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄계 수지, 에폭시계 수지, 또는 실록산계 수지를 사용할 수 있다.
반사 방지층(2569)은 화소와 중첩되는 영역에 배치된다. 반사 방지층(2569)으로서는, 예를 들어 원편광판을 사용할 수 있다.
다음으로, 도 51의 (A)에 도시된 구조와 다른 구조를 가지는 터치 패널에 대하여 도 51의 (B)를 참조하여 설명한다.
도 51의 (B)는 터치 패널(2001)의 단면도이다. 도 51의 (B)에 도시된 터치 패널(2001)은 표시 장치(2501)에 대한 터치 센서(2595)의 위치가, 도 51의 (A)에 도시된 터치 패널(2000)과 다르다. 이하에서는 상이한 부분에 대하여 자세히 설명하고, 그 외의 비슷한 부분에 대해서는 상술한 터치 패널(2000)의 설명을 참조한다.
착색층(2567)은 EL 소자(2550) 아래에 배치된다. 도 51의 (B)에 도시된 EL 소자(2550)는 트랜지스터(2502t)가 제공되어 있는 측으로 광을 방출한다. 따라서, EL 소자(2550)로부터 방출되는 광의 일부는 착색층(2567)을 통과하여, 도 51의 (B)에서 화살표로 나타낸 바와 같이 발광 모듈(2580)의 외부로 방출된다.
터치 센서(2595)는 표시 장치(2501)의 기판(2510) 측에 제공된다.
접착층(2597)은 기판(2510)과 기판(2590) 사이에 제공되며, 터치 센서(2595)를 표시 장치(2501)에 접합시킨다.
도 51의 (A) 또는 (B)에 도시된 바와 같이, 광은 발광 소자로부터 기판(2510) 및 기판(2570) 중 한쪽 또는 양쪽 모두를 통하여 방출되어도 좋다.
<5-5. 터치 패널의 구동 방법>
다음으로, 터치 패널의 구동 방법의 예에 대하여 도 52의 (A) 및 (B)를 참조하여 설명한다.
도 52의 (A)는 상호 용량 터치 센서의 구조를 도시한 블록도이다. 도 52의 (A)에는 펄스 전압 출력 회로(2601) 및 전류 검지 회로(2602)를 도시하였다. 또한, 도 52의 (A)에서, 6개의 배선(X1 내지 X6)은 펄스 전압이 인가되는 전극(2621)을 나타내고, 6개의 배선(Y1 내지 Y6)은 전류의 변화를 검출하는 전극(2622)을 나타낸다. 도 52의 (A)에는 전극들(2621 및 2622)이 서로 중첩되는 영역에 각각 형성되는 커패시터(2603)도 도시하였다. 또한, 전극들(2621 및 2622)의 기능은 치환이 가능하다.
펄스 전압 출력 회로(2601)는 배선들(X1 내지 X6)에 펄스 전압을 순차적으로 인가하기 위한 회로이다. 배선(X1 내지 X6)에 펄스 전압이 인가됨으로써 커패시터(2603)의 전극들(2621 및 2622) 사이에 전계가 발생된다. 이 전극들 사이의 전계가 차폐될 때, 예를 들어 커패시터(2603)(상호 용량)에서 변화가 일어난다. 이 변화를 이용하여, 검지 대상의 근접 또는 접촉을 검지할 수 있다.
전류 검지 회로(2602)는, 커패시터(2603)에서의 상호 용량의 변화에 의하여 일어나는 배선(Y1 내지 Y6)을 통하여 흐르는 전류의 변화를 검출하기 위한 회로이다. 검지 대상의 근접 또는 접촉이 없으면 배선(Y1 내지 Y6)에서 전류 값의 변화가 검출되지 않지만, 검지 대상의 근접 또는 접촉에 의하여 상호 용량이 감소되면 전류 값의 감소가 검출된다. 또한, 전류 값의 검지에는 적분 회로 등을 사용한다.
도 52의 (B)는 도 52의 (A)에 도시된 상호 용량 터치 센서에서의 입출력 파형을 나타낸 타이밍 차트이다. 도 52의 (B)에서는 1프레임 기간에 모든 행렬에서 검지 대상의 검지가 행해진다. 도 52의 (B)는 검지 대상이 검지되지 않는 기간(비(非)터치) 및 검지 대상이 검지되는 기간(터치)을 나타낸 것이다. 검지된 배선(Y1 내지 Y6)의 전류 값은 전압 값의 파형으로서 나타내었다.
배선들(X1 내지 X6)에는 펄스 전압이 순차적으로 인가되고, 이 펄스 전압에 따라 배선들(Y1 내지 Y6)의 파형이 변화된다. 검지 대상의 근접 또는 접촉이 없는 경우에는 배선(X1 내지 X6)의 전압의 변화에 따라 배선(Y1 내지 Y6)의 파형이 변화된다. 검지 대상이 근접 또는 접촉되는 부분에서는 전류 값이 감소되기 때문에 전압 값의 파형이 변화된다.
이런 식으로 상호 용량의 변화를 검출함으로써 검지 대상의 근접 또는 접촉을 검지할 수 있다.
<5-6. 센서 회로>
도 52의 (A)에는 터치 센서로서 배선들의 교차부에 커패시터(2603)만을 제공하는 패시브형 터치 센서를 도시하였지만 트랜지스터 및 커패시터를 포함하는 액티브형 터치 센서를 사용하여도 좋다. 도 53은 액티브형 터치 센서에 포함되는 센서 회로의 예를 도시한 것이다.
도 53의 센서 회로는 커패시터(2603) 및 트랜지스터(2611, 2612, 및 2613)를 포함한다.
트랜지스터(2613)의 게이트에는 신호(G2)가 입력된다. 트랜지스터(2613)의 소스 및 드레인 중 한쪽에는 전압(VRES)이 인가되고, 트랜지스터(2613)의 소스 및 드레인 중 다른 쪽에는 커패시터(2603)의 한쪽 전극 및 트랜지스터(2611)의 게이트가 전기적으로 접속된다. 트랜지스터(2611)의 소스 및 드레인 중 한쪽은 트랜지스터(2612)의 소스 및 드레인 중 한쪽에 전기적으로 접속되고, 트랜지스터(2611)의 소스 및 드레인 중 다른 쪽에는 전압(VSS)이 인가된다. 트랜지스터(2612)의 게이트에는 신호(G1)가 입력되고, 트랜지스터(2612)의 소스 및 드레인 중 다른 쪽에는 배선(ML)이 전기적으로 접속된다. 커패시터(2603)의 다른 쪽 전극에는 전압(VSS)이 인가된다.
다음으로, 도 53의 센서 회로의 동작에 대하여 설명한다. 먼저, 트랜지스터(2613)를 온으로 하는 전위가 신호(G2)로서 공급됨으로써, 전압(VRES)에 대응하는 전위가 트랜지스터(2611)의 게이트에 접속되는 노드(n)에 인가된다. 그리고, 트랜지스터(2613)를 오프로 하는 전위가 신호(G2)로서 인가됨으로써, 노드(n)의 전위가 유지된다.
그리고, 손가락 등 검지 대상의 근접 또는 접촉에 의하여 커패시터(2603)의 상호 용량이 변화됨에 따라 노드(n)의 전위가 VRES에서 변화된다.
판독 동작에서, 트랜지스터(2612)를 온으로 하는 전위를 신호(G1)로서 공급한다. 노드(n)의 전위에 따라 트랜지스터(2611)를 흐르는 전류, 즉 배선(ML)을 흐르는 전류가 변화된다. 이 전류를 검지함으로써 검지 대상의 근접 또는 접촉을 검지할 수 있다.
트랜지스터들(2611, 2612, 및 2613)의 각각에는 상술한 실시형태에 기재된 임의의 트랜지스터를 사용할 수 있다. 특히 트랜지스터(2613)로서 상술한 실시형태에 기재된 임의의 트랜지스터를 사용하면, 노드(n)의 전위가 오랫동안 유지될 수 있고 노드(n)에 VRES를 다시 공급하는 동작(리프레시 동작)의 빈도를 줄일 수 있으므로 바람직하다.
본 실시형태에 기재된 구조는 다른 임의의 실시형태에 기재된 구조와 적절히 조합하여 사용될 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 장치, 및 상기 표시 장치의 구동 방법에 대하여 도 54의 (A) 및 (B), 도 55의 (A) 및 (B), 도 56의 (A) 내지 (E), 그리고 도 57의 (A) 내지 (E)를 참조하여 설명한다.
또한, 본 발명의 일 형태에 따른 표시 장치는 정보 처리부, 연산부, 기억부, 표시부, 및 입력부 등을 포함하여도 좋다.
본 발명의 일 형태에 따른 표시 장치가 같은 화상(정지 화상)을 연속적으로 표시하는 경우, 같은 화상의 신호를 기록("리프레시"라고도 함)하는 빈도를 저감함으로써, 소비전력을 저감할 수 있다. 또한, 리프레시를 행하는 속도를 리프레시 레이트(주사 주파수 또는 수직 동기 주파수라고도 함)라고 한다. 이하에서는 리프레시 레이트를 저감하여 눈의 피로를 저감하는 표시 장치에 대하여 설명한다.
눈의 피로는 신경 피로와 근육 피로의 2종류로 나뉜다. 신경 피로는 표시 장치로부터 방출되는 광, 또는 점멸 화상을 오랫동안 보는 것으로 인하여 발생한다. 이는 밝기가 망막, 시신경, 및 뇌를 자극하여 피로시키기 때문이다. 근육 피로는 초점을 조정하는 데 움직이는 모양체근의 혹사에 의하여 발생한다.
도 54의 (A)는 종래의 표시 장치의 표시를 나타낸 모식도이다. 도 54의 (A)에 도시된 바와 같이, 종래의 표시 장치의 표시를 위해서는 매초 60회 화상의 재기록이 행해진다. 이러한 화면을 오랫동안 보는 것은, 사용자의 망막, 시신경, 및 뇌를 자극하여 눈의 피로로 이어질 수 있다.
본 발명의 일 형태에 따른 표시 장치에서는, 표시 장치의 화소부에 산화물 반도체를 사용한 트랜지스터, 예를 들어 CAAC-OS를 사용한 트랜지스터를 사용한다. 상기 트랜지스터의 오프 상태 전류는 매우 낮다. 그러므로, 표시 장치의 리프레시 레이트를 낮춰도 표시 장치의 휘도를 유지할 수 있다.
그러므로, 예를 들어 도 54의 (B)에 도시된 바와 같이 화상 기록의 횟수를 5초에 1회로 줄일 수 있다. 같은 화상을 가능한 한 길게 표시할 수 있고, 사용자에 의하여 지각되는 화면의 플리커를 저감할 수 있다. 그 결과, 사용자의 눈의 망막 또는 신경, 혹은 뇌에 대한 자극이 완화되어, 신경 피로가 적어진다.
도 55의 (A)에 나타낸 바와 같이, 1화소의 크기가 큰(예를 들어, 해상도가 150ppi 미만) 경우, 표시 장치에 의하여 흐릿한 글자가 표시된다. 사용자가 표시 장치에 표시된 흐릿한 글자를 오랫동안 보고 있으면, 초점을 조정하기 어려운 상태에서 모양체근이 초점을 조정하기 위하여 계속 움직이게 되어, 눈의 피로로 이어질 수 있다.
한편, 도 55의 (B)에 나타낸 바와 같이 본 발명의 일 형태에 따른 표시 장치는 화소의 크기가 작기 때문에 고해상도의 화상을 표시할 수 있어, 치밀하고 매끄러운 화상을 표시할 수 있다. 이 경우, 모양체근은 쉽게 눈의 초점을 글자에 맞출 수 있어, 사용자의 근육 피로가 저감된다. 표시 장치의 해상도를 150ppi 이상, 바람직하게는 200ppi 이상, 더 바람직하게는 300ppi 이상으로 하면, 사용자의 근육 피로를 효과적으로 저감할 수 있다.
눈의 피로를 정량화하는 방법이 연구되고 있다. 예를 들어, 신경 피로의 평가 지표로서는, 임계 명멸(융합) 주파수(CFF: critical flicker(fusion) frequency)가 알려져 있다. 또한, 근육 피로의 평가 지표로서는, 초점의 조정 시간 및 근점 거리 등이 알려져 있다.
눈의 피로를 평가하는 다른 방법에는, 뇌파 검사, 서모그래피, 눈의 깜박임의 횟수의 측정, 눈물의 양의 측정, 동공의 수축 응답의 속도 측정, 및 자각 증상을 조사하기 위한 앙케트가 포함된다.
예를 들어, 본 발명의 일 형태에 따른 표시 장치의 구동 방법은 상술한 다양한 방법 중 임의의 것에 의하여 평가될 수 있다.
<6. 표시 장치의 구동 방법>
여기서, 본 발명의 일 형태에 따른 표시 장치의 구동 방법에 대하여 도 56의 (A) 내지 (E)를 참조하여 설명한다.
[화상 정보의 표시 예]
이하에서는 상이한 이미지 데이터를 포함하는 2개의 화상을 이동시켜 표시하는 예에 대하여 설명한다.
도 56의 (A)는 창(451), 그리고 창(451)에 표시된 정지 화상인 제 1 화상(452a)이 표시부(450)에 표시되어 있는 예를 도시한 것이다.
이때, 표시는 제 1 리프레시 레이트에서 행하는 것이 바람직하다. 또한, 제 1 리프레시 레이트는 1.16×10-5Hz(하루에 1회 정도) 이상 1Hz 이하, 2.78×10-4Hz(1시간에 1회 정도) 이상 0.5Hz 이하, 또는 1.67×10-2Hz(1시간에 1회 정도) 이상 0.1Hz 이하로 할 수 있다.
제 1 리프레시 레이트를 매우 낮은 값으로 설정하여 화상의 재기록의 빈도를 저감하면, 실질적으로 플리커가 없는 표시를 실현할 수 있고, 사용자의 눈의 피로를 효과적으로 저감할 수 있다.
창(451)은 예를 들어 화상 표시를 위한 애플리케이션 소프트웨어를 실행함으로써 표시되며, 화상이 표시되는 표시 영역을 포함한다.
또한, 창(451)의 하부에는 표시된 화상 데이터를 다른 화상 데이터로 전환하기 위한 버튼(453)이 제공된다. 사용자가 버튼(453)을 선택하는 조작을 행하면, 화상을 이동시키는 명령이 표시 장치의 정보 처리부에 공급될 수 있다.
또한, 사용자가 행하는 조작 방법은 입력 수단에 따라 설정하여도 좋다. 예를 들어, 표시부(450)와 중첩하여 제공된 터치 패널을 입력 수단으로서 사용하는 경우에는, 손가락 또는 스타일러스로 버튼(453)을 터치하거나, 또는 화상을 슬라이드시키는 제스처 조작을 행함으로써 입력 조작을 행할 수 있다. 제스처 또는 음성으로 입력 조작을 행하는 경우에는, 반드시 버튼(453)을 표시할 필요는 없다.
화상을 이동시키는 명령을 표시 장치의 정보 처리부가 받으면, 창(451)에 표시된 화상의 이동이 시작한다(도 56의 (B) 참조).
또한, 도 56의 (A)의 상태에서 제 1 리프레시 레이트에서 표시를 행하는 경우, 화상의 이동이 시작하기 전에 리프레시 레이트를 제 2 리프레시 레이트로 바꾸는 것이 바람직하다. 제 2 리프레시 레이트는 동영상의 표시에 필요한 값이다. 예를 들어, 제 2 리프레시 레이트는 30Hz 이상 960Hz 이하, 바람직하게는 60Hz 이상 960Hz 이하, 더 바람직하게는 75Hz 이상 960Hz 이하, 더욱 바람직하게는 120Hz 이상 960Hz 이하, 더더욱 바람직하게는 240Hz 이상 960Hz 이하로 할 수 있다.
제 2 리프레시 레이트를 제 1 리프레시 레이트보다 높은 값으로 설정하면, 동영상을 더 매끄럽고 자연스럽게 표시할 수 있다. 또한, 데이터의 재기록에 수반하는 플리커가 사용자에 의하여 시인되기 어려워, 사용자의 눈의 피로가 저감될 수 있다.
이때, 제 1 화상(452a)과, 그 다음에 표시될 제 2 화상(452b)이 결합된 화상이 창(451)에 표시된다. 이 결합된 화상이 한 방향으로(여기서는 왼쪽으로) 이동하고, 창(451)에는 영역의 일부가 표시된다.
또한, 결합된 화상이 이동할 때, 창(451)에 표시된 화상의 휘도가 도 56의 (A)의 상태일 때의 초기 휘도에서 서서히 저하된다.
도 56의 (C)는 창(451)에 표시된 화상이 소정의 좌표의 위치에 도달한 상태를 도시한 것이다. 그러므로, 이때 창(451)에 표시되어 있는 화상의 휘도가 가장 낮다.
또한, 도 56의 (C)에서의 소정의 좌표는 제 1 화상(452a)의 반과 제 2 화상(452b)의 반이 표시되도록 설정하였지만, 좌표는 상술한 것에 한정되지 않고, 좌표는 사용자에 의하여 자유롭게 설정되는 것이 바람직하다.
예를 들어, 소정의 좌표는 초기 좌표와 최종 좌표 사이의 거리에 대한 초기 좌표와 소정의 좌표 사이의 거리의 비가 0보다 크고 1 미만이 되도록 설정하여도 좋다.
또한, 화상이 소정의 좌표의 위치에 도달할 때의 휘도도 사용자에 의하여 자유롭게 설정되는 것이 바람직하다. 예를 들어, 초기의 휘도에 대한 화상이 소정의 좌표의 위치에 도달할 때의 휘도의 비를 0보다 크고 1 미만, 바람직하게는 0 이상 0.8 이하, 더 바람직하게는 0 이상 0.5 이하로 하여도 좋다.
다음에, 창(451)에 있어서 결합된 화상이 이동하면서 휘도가 서서히 높아진다(도 56의 (D)).
도 56의 (E)는 결합된 화상이 최종 좌표의 위치에 도달한 상태를 도시한 것이다. 창(451)에는, 제 2 화상(452b)만이 초기 휘도와 같은 휘도로 표시되어 있다.
또한, 화상의 이동이 완료된 후, 리프레시 레이트를 제 2 리프레시 레이트에서 제 1 리프레시 레이트로 바꾸는 것이 바람직하다.
이러한 표시 모드에서는 화상의 휘도가 저감되기 때문에, 사용자가 화상의 움직임을 눈으로 따라가도 사용자는 눈의 피로를 느끼기 어렵다. 그러므로, 이러한 구동 방법에 의하여 눈이 편한 표시를 실현할 수 있다.
[문서 정보의 표시예]
다음으로, 표시창보다 크기가 큰 문서 정보를 스크롤에 의하여 표시하는 예에 대하여 이하에서 설명한다.
도 57의 (A)는 창(455), 그리고 창(455)에 표시된 정지 화상인 문서 정보(456)의 일부가 표시부(450)에 표시되어 있는 예를 도시한 것이다.
이때, 표시는 제 1 리프레시 레이트에서 행하는 것이 바람직하다.
창(455)은 예를 들어 문서 표시를 위한 애플리케이션 소프트웨어 또는 문서 작성을 위한 애플리케이션 소프트웨어 등을 실행함으로써 표시되며, 문서 정보가 표시되는 표시 영역을 포함한다.
문서 정보(456)의 화상의 크기는 창(455)의 표시 영역보다 세로 방향으로 크다. 즉, 창(455)에는 문서 정보(456)의 일부가 표시된다. 또한, 도 57의 (A)에 도시된 바와 같이, 창(455)에는 문서 정보(456) 전체에서 어느 부분이 표시되고 있는지를 나타내는 스크롤바(457)가 제공되어 있어도 좋다.
화상을 이동시키는 명령(여기서는 스크롤 명령이라고도 함)이 입력부에 의하여 표시 장치에 공급되면, 문서 정보(456)의 이동이 시작한다(도 57의 (B)). 또한, 표시 화상의 휘도가 서서히 저하된다.
또한, 도 57의 (A)의 상태에서 제 1 리프레시 레이트에서 표시를 행하는 경우, 문서 정보(456)의 이동 전에 리프레시 레이트를 제 2 리프레시 레이트로 바꾸는 것이 바람직하다.
이 상태에서, 창(455)에 표시되는 화상의 휘도뿐만 아니라 표시부(450)에 표시되는 화상 전체의 휘도가 저하된다.
도 57의 (C)는 문서 정보(456)가 소정의 좌표의 위치에 도달한 상태를 도시한 것이다. 이때 표시부(450)에 표시되는 화상 전체의 휘도는 가장 낮다.
그리고, 창(455)에 있어서 문서 정보(456)가 이동하면서 표시된다(도 57의 (D)). 이 조건하에서, 표시부(450)에 표시되는 화상 전체의 휘도는 서서히 높아진다.
도 57의 (E)는 문서 정보(456)가 최종 좌표의 위치에 도달한 상태를 도시한 것이다. 창(455)에는, 문서 정보(456)에서 초기 상태에서 표시된 영역과는 다른 영역이, 초기 휘도와 같은 휘도로 표시된다.
또한, 문서 정보(456)의 이동이 완료된 후, 리프레시 레이트를 제 1 리프레시 레이트로 바꾸는 것이 바람직하다.
이러한 표시 모드에서는 화상의 휘도가 저감되기 때문에, 사용자가 화상의 움직임을 눈으로 따라가도 사용자는 눈의 피로를 느끼기 어렵다. 그러므로, 이러한 구동 방법에 의하여 눈이 편한 표시를 실현할 수 있다.
특히, 문서 정보 등 콘트라스트비가 비교적 높은 표시는 사용자에게 눈의 피로를 현저하게 주기 때문에 문서 정보의 표시에는 이러한 구동 방법을 적용하는 것이 바람직하다.
본 실시형태는 본 명세서에 개시된 다른 임의의 실시형태와 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 표시 모듈, 전자 기기, 및 표시 장치에 대하여 도 58, 도 59의 (A) 내지 (G), 및 도 60의 (A) 및 (B)를 참조하여 설명한다.
<7-1. 표시 모듈>
도 58에 도시된 표시 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에, FPC(8003)에 접속된 터치 패널(8004), FPC(8005)에 접속된 표시 패널(8006), 백라이트(8007), 프레임(8009), 인쇄 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태에 따른 산화물 반도체막 또는 반도체 장치는 예를 들어, 표시 패널(8006)에 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는, 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(8004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 표시 패널(8006)과 중첩하여 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 표시 패널(8006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(8007)는 광원(8008)을 포함한다. 또한, 도 58에는 백라이트(8007) 위에 광원(8008)이 제공되는 구조를 도시하였지만, 본 발명의 일 형태는 이 구조에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한, 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(8007)를 제공할 필요는 없다.
프레임(8009)은 표시 패널(8006)을 보호하고, 또한 인쇄 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로도 기능한다. 프레임(8009)은 방열판(radiator plate)으로서 기능하여도 좋다.
인쇄 기판(8010)에는, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로가 제공된다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원, 또는 별도로 제공된 배터리(8011)를 사용하는 전원을 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(8000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<7-2. 전자 기기>
도 59의 (A) 내지 (G)는 전자 기기를 도시한 것이다. 전자 기기들의 각각은, 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 59의 (A) 내지 (G)에 도시된 전자 기기는, 예를 들어 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 프로그램 또는 데이터를 표시하는 기능 등의 다양한 기능을 가질 수 있다. 또한, 도 59의 (A) 내지 (G)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 59의 (A) 내지 (G)에 도시되어 있지 않지만, 전자 기기들의 각각은 복수의 표시부를 가져도 좋다. 전자 기기들의 각각은 카메라 등을 가져도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 및 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 59의 (A) 내지 (G)에 도시된 전자 기기에 대하여 이하에서 자세히 설명한다.
도 59의 (A)는 휴대 정보 단말기(9100)의 사시도이다. 휴대 정보 단말기(9100)의 표시부(9001)는 플렉시블하기 때문에 하우징(9000)의 곡면을 따라 표시부(9001)를 제공할 수 있다. 또한, 표시부(9001)는 터치 센서를 포함하고, 손가락 또는 스타일러스 등으로 화면을 터치함으로써 조작을 행할 수 있다. 예를 들어, 표시부(9001)에 표시된 아이콘을 터치함으로써, 애플리케이션을 기동할 수 있다.
도 59의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 등 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기(9101)는 스마트폰으로서 사용할 수 있다. 또한, 도 59의 (B)에 도시되지 않은 스피커(9003), 접속 단자(9006), 및 센서(9007) 등을, 도 59의 (A)에 도시된 휴대 정보 단말기(9100)와 같이 휴대 정보 단말기(9101)에 배치할 수 있다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한, 파선의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 또는 전화 등의 수신을 알리는 표시; 이메일 또는 SNS 메시지 등의 제목 및 송신자; 날짜; 시각; 배터리의 잔량; 및 안테나의 수신 강도 등이 포함된다. 정보(9051)가 표시되는 위치에, 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 59의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화 번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서 사용자는, 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 59의 (D)는 손목시계형 휴대 정보 단말기(9200)의 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 곡면을 가지는 표시면에 표시를 할 수 있다. 휴대 정보 단말기(9200)는, 통신 표준에 맞는 근거리 무선 통신을 채용할 수 있다. 예를 들어 휴대 정보 단말기(9200)와 무선 통신이 가능한 헤드셋 간의 상호 통신에 의하여 핸즈프리 통화가 가능하다. 또한, 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하거나, 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전도 가능하다. 또한, 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 행하여도 좋다.
도 59의 (E), (F), 및 (G)는 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 57의 (E)는 펼친 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 59의 (F)는 펼치고 있는 중 또는 접고 있는 중의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 59의 (G)는, 접은 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)는, 접었을 때 휴대가 매우 쉽다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역이 높은 일람성(browsability)을 준다. 휴대 정보 단말기(9201)의 표시부(9001)는, 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 이용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말기(9201)를 접음으로써, 휴대 정보 단말기(9201)를, 펼친 상태에서 접은 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1mm 이상 150mm 이하로 구부릴 수 있다.
도 60의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 또한, 도 60의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 60의 (B)의 사시도는 편 상태이다.
도 60의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 축부(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)의 각각은 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 이용하여 큰 화면을 가지는 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
또한, 도 60의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에 기재된 전자 기기들의 각각은 어떤 종류의 데이터를 표시하기 위한 표시부를 포함한다. 또한, 본 발명의 일 형태에 따른 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다. 본 실시형태에 기재된 전자 기기의 표시부가 플렉시블하고, 곡면을 가지는 표시면에 표시를 행할 수 있는 구조, 또는 전자 기기의 표시부가 폴더블인 구조를 예시하였지만, 구조는 이에 한정되지 않고, 전자 기기의 표시부가 플렉시블하지 않고 평면부에 표시를 행하는 구조를 채용하여도 좋다.
본 실시형태에 기재된 구조는, 다른 실시형태에 기재된 임의의 구조와 적절히 조합될 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치에 대하여 도 61을 참조하여 설명한다.
도 61은 본 발명의 일 형태에 따른 표시 모듈을 제작하는 데 사용할 수 있는 퇴적 장치(3000)를 도시한 것이다. 또한, 퇴적 장치(3000)는 배치식(batch-type) ALD 장치의 일례이다.
<8-1. 퇴적 장치의 구조예>
본 실시형태에서 설명하는 퇴적 장치(3000)는 퇴적 체임버(3180), 및 퇴적 체임버(3180)에 접속되는 제어부(3182)를 포함한다(도 61 참조).
제어부(3182)는 제어 신호를 공급하는 제어 유닛(미도시), 및 제어 신호를 공급받는 유량 제어기(3182a, 3182b, 및 3182c)를 포함한다. 예를 들어, 고속 밸브를 유량 제어기로서 사용할 수 있다. 구체적으로는 ALD 밸브 등을 사용하여, 유량을 정밀하게 제어할 수 있다. 또한, 제어부(3182)는 유량 제어기 및 배관의 온도를 제어하는 가열 기구(3182h)를 포함한다.
유량 제어기(3182a)는 제어 신호, 제 1 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 1 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182b)는 제어 신호, 제 2 원료, 및 불활성 가스를 공급받고, 제어 신호에 따라 제 2 원료 또는 불활성 가스를 공급하는 기능을 가진다.
유량 제어기(3182c)는 제어 신호를 공급받고, 제어 신호에 따라 배기 유닛(3185)에 접속하는 기능을 가진다.
[원료 공급부]
원료 공급부(3181a)는 제 1 원료를 공급하는 기능을 가지고, 제 1 유량 제어기(3182a)에 접속되어 있다.
원료 공급부(3181b)는 제 2 원료를 공급하는 기능을 가지고, 제 2 유량 제어기(3182b)에 접속되어 있다.
각 원료 공급부로서는 기화기 또는 가열 수단 등을 사용할 수 있다. 이로써, 고체 또는 액체의 원료로부터 기체의 원료를 생성할 수 있다.
또한, 원료 공급부의 수는 2개에 한정되지 않고, 3개 이상이어도 좋다.
[원료]
제 1 원료로서는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 휘발성의 유기 금속 화합물 또는 금속 알콕사이드 등을 제 1 원료로서 사용할 수 있다. 제 2 원료로서는 제 1 원료와 반응하는 다양한 물질 중 임의의 것을 사용할 수 있다. 예를 들어, 산화 반응에 기여하는 물질, 환원 반응에 기여하는 물질, 부가 반응에 기여하는 물질, 분해 반응에 기여하는 물질, 또는 가수 분해 반응에 기여하는 물질 등을 제 2 원료로서 사용할 수 있다.
또한, 라디칼 등을 사용할 수 있다. 예를 들어, 원료를 플라스마원에 공급하여 얻어지는 플라스마 등을 사용할 수 있다. 구체적으로는 산소 라디칼 또는 질소 라디칼 등을 사용할 수 있다.
제 1 원료와 조합하는 제 2 원료는, 실온에 가까운 온도에서 반응하는 원료인 것이 바람직하다. 예를 들어, 실온 이상 200 이하, 바람직하게는 50 이상 150 이하의 온도에서 반응하는 원료가 바람직하다.
[배기 유닛]
배기 유닛(3185)은 배기 기능을 가지고, 제 3 유량 제어기(3182c)에 접속되어 있다. 또한, 배출되는 원료를 포착하는 트랩을 배출구(3184)와 제 3 유량 제어기(3182c) 사이에 제공하여도 좋다. 배기된 가스는 제해 유닛을 사용하여 제해한다.
[제어부]
제어부(3182)는 유량 제어기를 제어하는 제어 신호, 또는 가열 기구를 제어하는 제어 신호 등을 공급한다. 예를 들어 제 1 단계에서, 제 1 원료를 가공 부재의 표면에 공급한다. 그리고, 제 2 단계에서 제 1 원료와 반응하는 제 2 원료를 공급한다. 이에 따라 제 1 원료와 제 2 원료의 반응 생성물이 가공 부재(3010)의 표면에 퇴적될 수 있다.
또한, 가공 부재(3010)의 표면에 퇴적되는 반응 생성물의 양은, 제 1 단계와 제 2 단계를 반복하여 제어할 수 있다.
또한, 가공 부재(3010)에 공급되는 제 1 원료의 양은, 가공 부재(3010)의 표면에 대한 최대 흡착 가능량에 의하여 제한된다. 예를 들어, 제 1 원료의 단분자층이 가공 부재(3010)의 표면에 형성되는 조건을 선택하고, 형성된 제 1 원료의 단분자층을 제 2 원료와 반응시킴으로써, 제 1 원료와 제 2 원료의 반응 생성물을 함유하는 매우 균일한 층을 형성할 수 있다.
따라서, 표면이 복잡한 구조를 가지더라도 가공 부재(3010)의 표면에 다양한 재료를 퇴적할 수 있다. 예를 들어 두께가 3nm 이상 200nm 이하인 막을 가공 부재(3010)에 형성할 수 있다.
예를 들어, 가공 부재(3010)의 표면에 핀홀이라고 불리는 작은 구멍 등이 형성되어 있는 경우, 핀홀에 재료를 퇴적함으로써 핀홀을 채울 수 있다.
남은 제 1 원료 또는 제 2 원료는 배기 유닛(3185)을 이용하여 퇴적 체임버(3180)에서 배출시킨다. 예를 들어, 아르곤 또는 질소 등의 불활성 가스를 도입하면서 배기를 행하여도 좋다.
[퇴적 체임버]
퇴적 체임버(3180)는 제 1 원료, 제 2 원료, 및 불활성 가스를 공급하는 도입구(3183)와, 제 1 원료, 제 2 원료, 및 불활성 가스를 배출하는 배출구(3184)를 포함한다.
퇴적 체임버(3180)는 하나 또는 복수의 가공 부재(3010)를 지지하는 기능을 가지는 지지부(3186), 하나 또는 복수의 가공 부재(3010)를 가열하는 기능을 가지는 가열 기구(3187), 및 하나 또는 복수의 가공 부재(3010)의 반입 및 반출을 위하여 개폐하는 기능을 가지는 도어(3188)를 포함한다.
예를 들어, 가열 기구(3187)로서는 저항 가열기 또는 적외선 램프 등을 사용할 수 있다. 가열 기구(3187)는 예를 들어 80 이상, 100 이상, 또는 150 이상으로 가열하는 기능을 가진다. 가열 기구(3187)는 실온 이상 200 이하, 바람직하게는 50 이상 150 이하의 온도가 되도록 하나 또는 복수의 가공 부재(3010)를 가열한다.
또한, 퇴적 체임버(3180)는 압력 조정기 및 압력 검출기를 포함하여도 좋다.
[지지부]
지지부(3186)는 하나 또는 복수의 가공 부재(3010)를 지지한다. 따라서, 각 처리에서 하나 또는 복수의 가공 부재(3010) 위에 예를 들어 절연막을 형성할 수 있다.
<8-2. 막의 예>
본 실시형태에서 설명하는 퇴적 장치(3000)를 이용하여 형성할 수 있는 막의 예에 대하여 설명한다.
예를 들어, 산화물, 질화물, 플루오린화물, 황화물, 삼원 화합물, 금속, 또는 폴리머를 포함하는 막을 형성할 수 있다.
예를 들어, 막은 산화 알루미늄, 산화 하프늄, 알루미늄 실리케이트, 하프늄 실리케이트, 산화 란타넘, 산화 실리콘, 타이타늄산 스트론튬, 산화 탄탈럼, 산화 타이타늄, 산화 아연, 산화 나이오븀, 산화 지르코늄, 산화 주석, 산화 이트륨, 산화 세륨, 산화 스칸듐, 산화 어븀, 산화 바나듐, 또는 산화 인듐 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 질화 알루미늄, 질화 하프늄, 질화 실리콘, 질화 탄탈럼, 질화 타이타늄, 질화 나이오븀, 질화 몰리브데넘, 질화 지르코늄, 또는 질화 갈륨 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 구리, 백금, 루테늄, 텅스텐, 이리듐, 팔라듐, 철, 코발트, 또는 니켈 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 황화 아연, 황화 스트론튬, 황화 칼슘, 황화 납, 플루오린화 칼슘, 플루오린화 스트론튬, 또는 플루오린화 아연 등을 포함하는 재료로 형성할 수 있다.
예를 들어, 막은 타이타늄 및 알루미늄을 함유하는 질화물, 타이타늄 및 알루미늄을 함유하는 산화물, 알루미늄 및 아연을 함유하는 산화물, 망가니즈 및 아연을 함유하는 황화물, 세륨 및 스트론튬을 함유하는 황화물, 어븀 및 알루미늄을 함유하는 산화물, 또는 이트륨 및 지르코늄을 함유하는 산화물 등을 포함하는 재료로 형성할 수 있다.
본 실시형태는 본 명세서의 다른 임의의 실시형태와 적절히 조합될 수 있다.
[실시예 1]
본 실시예에서는 도 2의 (A) 내지 (C)에 나타낸 트랜지스터(150)에 상당하는 트랜지스터를 제작하고, 그 트랜지스터의 드레인 전류-게이트 전압 특성(I d-V g 특성)을 평가하였다. 이하에 기재된 샘플 C1은 본 실시예에서의 평가를 위하여 제작하였다. 또한, 샘플 C1은 본 발명의 일 형태에 따른 트랜지스터를 포함한다. 샘플 C1은 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터, 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터, 및 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터를 포함한다. 트랜지스터는 각 종류 10개를 제작하였다.
본 실시예에서 형성한 샘플에 대하여 이하에서 설명한다. 또한, 이하의 설명에서는 도 2의 (A) 내지 (C)의 트랜지스터(150)에 사용한 부호를 사용한다.
<1-1. 샘플 C1의 형성 방법>
먼저, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 도전막(104)으로서는 스퍼터링 장치를 이용하여 두께 100nm의 텅스텐막을 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106 및 107)을 형성하였다. 절연막(106)으로서는, PECVD 장치를 이용하여 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(107)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다.
절연막(106)은 다음과 같이 퇴적하였다. 먼저, 기판 온도를 350로 하고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 놓인 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 두께 50nm의 질화 실리콘막을 퇴적하였다. 그리고, 암모니아 가스의 유량을 2000sccm으로 바꿔서 두께 300nm의 질화 실리콘막을 퇴적하였다. 마지막으로, 암모니아 가스의 유량을 100sccm으로 바꿔서 두께 50nm의 질화 실리콘막을 퇴적하였다.
절연막(107)은, 기판 온도를 350로 하고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 40Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서는, 스퍼터링 장치를 이용하여 진공에서 산화물 반도체막(108b)과 산화물 반도체막(108c)을 연속적으로 형성하였다.
산화물 반도체막(108b)으로서는, 기판 온도를 170로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 두께 10nm의 IGZO막을 형성하였다.
산화물 반도체막(108c)으로서는, 기판 온도를 170로 하고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 두께 15nm의 IGZO막을 형성하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a 및 112b)을 형성하였다. 도전막(112a 및 112b)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 연속적으로 형성하였다.
다음에, 산화물 반도체막(108)의 표면(백 채널 측)을 세정하였다. 세정 방법으로서는, 인산(농도 85vol%)을 물로 100배로 희석하여 얻은 인산 수용액을, 스핀 세정 장치를 이용하여 15초 동안 산화물 반도체막(108) 및 도전막(112a 및 112b)에 도포하였다.
그 후, 절연막(107), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(116)으로서는, PECVD 장치를 이용하여 두께 400nm의 산화 질화 실리콘막을 형성하였다. 또한, 절연막(114) 및 절연막(116)은 PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(114)은, 기판 온도를 220로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(116)은, 기판 온도를 220로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 질소 가스 분위기에서 350에서 1시간 동안 제 1 가열 처리를 행하였다.
다음에, 도전막(112b)에 도달하는 개구부(152a) 및 도전막(104)에 도달하는 개구부(152b 및 152c)를 형성하였다. 개구부(152a, 152b, 및 152c)는 건식 에칭 장치를 이용하여 형성하였다.
다음에, 개구부(152a, 152b, 및 152c)를 덮도록 절연막(116) 위에 산화물 반도체막을 형성하고, 이를 가공하여 산화물 반도체막(120a 및 120b)을 형성하였다. 산화물 반도체막(120a 및 120b)으로서는, 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 두께 100nm의 IGZO막을 형성하였다.
그리고, 절연막(116) 및 산화물 반도체막(120a 및 120b) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, PECVD 장치를 이용하여 두께 100nm의 질화 실리콘막을 형성하였다. 절연막(118)은 기판 온도를 350로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고, 27.12MHz의 고주파 전원을 사용하여 PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 고주파 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 질소 분위기에서 250에서 1시간 동안 제 2 가열 처리를 행하였다.
상술한 공정을 통하여 본 실시예의 샘플 C1을 제작하였다. 또한, 샘플 C1의 제작에서 가장 높은 온도는 350였다.
<1-2. I d-V g 특성>
다음에, 샘플 C1의 I d-V g 특성을 측정하였다. I d-V g 특성의 측정에 있어서, 트랜지스터(150)의 제 1 게이트 전극 및 제 2 게이트 전극으로서 각각 기능하는 도전막(104) 및 산화물 반도체막(120b)에 인가하는 전압(V g, V bg)을 0.25V씩 -15V에서 +20V까지 변화시켰다. 소스 전극으로서 기능하는 도전막(112a)에 인가하는 전압(V s)은 0V(comm)로 하고, 드레인 전극으로서 기능하는 도전막(112b)에 인가하는 전압(V d)은 0.1V 및 20V로 하였다.
도 62의 (A) 및 (B) 그리고 도 63은 샘플 C1의 I d-V g 특성의 측정 결과를 나타낸 것이다. 도 62의 (A) 및 (B) 그리고 도 63에서 제 1 세로축은 I d(A)를 나타내고, 제 2 세로축은 μFE(cm2/Vs)를 나타내고, 가로축은 V g(V)를 나타내고 있다.
도 62의 (A)는 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 각 트랜지스터의 측정 결과를 나타낸 것이다. 도 62의 (B)는 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 각 트랜지스터의 측정 결과를 나타낸 것이다. 도 63은 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 각 트랜지스터의 측정 결과를 나타낸 것이다.
도 62의 (A) 및 (B) 그리고 도 63의 결과는 샘플 C1이, 높은 전계 효과 이동도를 나타내고 전기 특성의 편차가 작은 트랜지스터를 포함하는 것을 나타낸다.
<1-3. 바이어스-온도 스트레스 테스트(GBT 테스트)>
다음에, 샘플 C1의 신뢰성을 평가하였다. 신뢰성 평가로서는, GBT 테스트를 사용하였다.
본 실시예에서의 GBT 테스트는, 게이트 전압(V g)을 ±30V로 하고; 드레인 전압(V d) 및 소스 전압(V s)을 0V(COMMON)로 하고; 스트레스 온도를 60로 하고; 스트레스 인가 시간을 1시간으로 하고; 암 환경과 광 환경(백색 LED를 이용하여 약 10000lx의 광을 조사)의 2종류의 측정 환경을 채용하는 조건하에서 행하였다. 바꿔 말하면, 트랜지스터의 소스 전극과 드레인 전극을 같은 전위로 설정하고, 소스 및 드레인 전극들과 다른 전위를 게이트 전극에 소정의 시간 동안(여기서는 1시간) 인가하였다.
게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 높은 경우를 포지티브 스트레스라고 부르고, 게이트 전극에 인가되는 전위가 소스 및 드레인 전극들보다 낮은 경우를 네거티브 스트레스라고 부른다. 따라서, 신뢰성 평가는 총 4가지 조건, 즉 포지티브 GBT(암), 네거티브 GBT(암), 포지티브 GBT(광 조사), 및 네거티브 GBT(광 조사) 하에서 행하였다. 또한, 포지티브 GBT(암)를 PBTS(Positive Bias Temperature Stress)라고 할 수 있고, 네거티브 GBT(암)를 NBTS(Negative Bias Temperature Stress)라고 할 수 있고, 포지티브 GBT(광 조사)를 PBITS(Positive Bias Illuminations Temperature Stress)라고 할 수 있고, 네거티브 GBT(광 조사)를 NBITS(Negative Bias Illuminations Temperature Stress)라고 할 수 있다.
도 64의 (A)는 샘플 C1의 GBT 테스트 결과를 나타낸 것이다. 도 64의 (A)에서, 세로축은 트랜지스터의 문턱 전압의 변화량(ΔV th)과 시프트값의 변화량(ΔShift)을 나타내고, 가로축은 조건명을 나타내고 있다. 또한, 시프트값이란, 트랜지스터의 드레인 전류(I d)-게이트 전압(V g) 특성에서, 최대의 경사를 가지는 드레인 전류(I d)의 대수의 접선과 1×10-12A의 축과의 교점에서의 게이트 전압(V g)을 의미한다. ΔShift는 시프트값의 변화량을 의미한다.
도 64의 (A)의 결과로부터, 샘플 C1에 포함되는 트랜지스터의 GBT 테스트에서는 문턱 전압의 변화량(ΔV th) 및 시프트값의 변화량(ΔShift)이 ±2V 이내였다. 그러므로, 샘플 C1에 포함되는 트랜지스터는 높은 신뢰성을 가지는 것이 확인되었다.
<1-4. GBT 테스트의 반복>
다음에, PBTS와 NBTS를 번갈아 행하였을 때의 샘플 C1의 문턱 전압의 변화량을 측정하였다. 먼저, 트랜지스터의 I d-V g 특성을 측정하였다(initial). 그리고, PBTS와 NBTS를 번갈아 행하고, 각 테스트는 합하여 두 번 행하였다. 각 GBT 테스트는 스트레스 온도 60, 스트레스 시간 1시간으로 행하였다. 여기서 측정된 트랜지스터의 채널 길이 L은 6μm이고 채널 길이 W는 50μm였다.
도 64의 (B)는 샘플 C1의 GBT 테스트 결과를 나타낸 것이다. 도 64의 (B)는 스트레스 테스트 전의 문턱 전압(initial), 그리고 PBTS와 NBTS를 PBTS, NBTS, PBTS, 및 NBTS의 순서로 반복적으로 가하는 GBT 테스트의 결과를 나타낸 것이다.
PBTS와 NBTS를 번갈아 행하였을 때에 문턱 전압이 번갈아 높아졌다 낮아졌다 하는 경우는, 게이트 전극에 대한 전압의 인가 시에 트랩 준위에 의하여 캐리어가 트랩 및 디트랩(detrap)되는 것에 기인하여 문턱 전압이 변화되는 것으로 추정된다. 문턱 전압이 서서히 높아지거나 또는 낮아지는 경우는, 예를 들어 트랩 준위에 의하여 트랩된 캐리어가 고정 전하로서 작용하는 것에 기인하여 문턱 전압이 변화되는 것으로 추정된다.
도 64의 (B)의 결과는, 샘플 C1에 포함되는 트랜지스터는 문턱 전압의 변동이 작은 것을 나타낸다.
<1-5. 트랜지스터의 단면 관찰>
샘플 C1의 단면을 관찰하였다. 또한, 단면 관찰은 투과형 전자 현미경(STEM: scanning transmission electron microscope)를 사용하여 행하였다. 도 65는 샘플 C1의 단면 STEM 이미지를 나타낸 것이다.
도 65에 나타낸 STEM 이미지의 결과는, 본 실시예에서 제작한 샘플 C1이 양호한 단면 형상을 가지는 것을 나타낸다.
상술한 결과로부터, 본 발명의 일 형태인 과잉 산소를 함유하는 절연막들 사이에 제공된 적층 산화물 반도체막을 가지는 샘플 C1에 포함되는 트랜지스터는, 공정 온도를 낮춰도 우수한 전기 특성을 나타내었고, 즉 신뢰성의 향상 및 전기 특성의 편차의 저감이 실현되었다.
또한, 본 실시예에서 상술한 구조는 다른 임의의 실시형태 및 실시예와 적절히 조합될 수 있다.
[실시예 2]
본 실시예에서는 도 2의 (A) 내지 (C)에 나타낸 트랜지스터(150)에 상당하는 트랜지스터를 제작하고, 그 트랜지스터의 드레인 전류-게이트 전압 특성(I d-V g 특성)을 평가하였다. 또한, I d-V g 특성에서의 결과를 고찰하기 위하여, 채널 길이가 짧고 드레인 전압이 높은 경우의 전위 분포를 계산하였다.
먼저, 본 실시예에서 형성한 샘플에 대하여 설명한다.
본 실시예에서는 이하에 기재된 샘플 D1 및 D2를 형성하였다. 또한, 샘플 D1은 비교용 트랜지스터(Single gate 구조)이고, 샘플 D2는 본 발명의 일 형태에 따른 트랜지스터(S-channel 구조)이다.
샘플 D1 및 D2의 각각은 채널 길이 L이 2μm이고 채널 폭 W가 50μm인 트랜지스터, 채널 길이 L이 3μm이고 채널 폭 W가 50μm인 트랜지스터, 및 채널 길이 L이 6μm이고 채널 폭 W가 50μm인 트랜지스터를 포함한다.
다음으로, 본 실시예에서 형성한 샘플의 형성 방법에 대하여 이하에서 설명한다. 또한, 이하의 설명에서는 도 2의 (A) 내지 (C)의 트랜지스터(150)에 사용한 부호를 사용한다.
<2-1. 샘플 D1 및 샘플 D2의 형성 방법>
먼저, 기판(102) 위에 도전막(104)을 형성하였다. 기판(102)으로서는 유리 기판을 사용하였다. 도전막(104)으로서는 스퍼터링 장치를 이용하여 두께 100nm의 텅스텐막을 형성하였다.
다음에, 기판(102) 및 도전막(104) 위에 절연막(106 및 107)을 형성하였다. 절연막(106)으로서는, PECVD 장치를 이용하여 두께 400nm의 질화 실리콘막을 형성하였다. 절연막(107)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다.
절연막(106)은 다음과 같이 퇴적하였다. 먼저, 기판 온도를 350로 하고; 유량 200sccm의 실레인 가스, 유량 2000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고; 압력을 100Pa로 설정하고; PECVD 장치에 놓인 평행 평판 전극들 사이에 2000W의 RF 전력을 공급하는 조건하에서 두께 50nm의 질화 실리콘막을 퇴적하였다. 그리고, 암모니아 가스의 유량을 2000sccm으로 바꿔서 두께 300nm의 질화 실리콘막을 퇴적하였다. 마지막으로, 암모니아 가스의 유량을 100sccm으로 바꿔서 두께 50nm의 질화 실리콘막을 퇴적하였다.
절연막(107)은, 기판 온도를 350로 하고, 유량 20sccm의 실레인 가스 및 유량 3000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 40Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 절연막(107) 위에 산화물 반도체막(108)을 형성하였다. 산화물 반도체막(108)으로서는, 스퍼터링 장치를 이용하여 진공에서 산화물 반도체막(108b)과 산화물 반도체막(108c)을 연속적으로 형성하였다.
산화물 반도체막(108b)으로서는, 기판 온도를 170로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 두께 10nm의 IGZO막을 형성하였다.
산화물 반도체막(108c)으로서는, 기판 온도를 170로 하고, 유량 100sccm의 아르곤 가스 및 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=1:1:1.2)에 2500W의 AC 전력을 인가하는 조건하에서 두께 15nm의 IGZO막을 형성하였다.
다음에, 절연막(107) 및 산화물 반도체막(108) 위에 도전막(112a 및 112b)을 형성하였다. 도전막(112a 및 112b)으로서는, 스퍼터링 장치를 이용하여 진공에서 두께 50nm의 텅스텐막, 두께 400nm의 알루미늄막, 및 두께 100nm의 타이타늄막을 연속적으로 형성하였다.
다음에, 산화물 반도체막(108)의 표면(백 채널 측)을 세정하였다. 세정 방법으로서는, 인산(농도 85vol%)을 물로 100배로 희석하여 얻은 인산 수용액을, 스핀 세정 장치를 이용하여 15초 동안 산화물 반도체막(108) 및 도전막(112a 및 112b)에 도포하였다.
그 후, 절연막(107), 산화물 반도체막(108), 및 도전막(112a 및 112b) 위에 절연막(114) 및 절연막(116)을 형성하였다. 절연막(114)으로서는, PECVD 장치를 이용하여 두께 50nm의 산화 질화 실리콘막을 형성하였다. 절연막(116)으로서는, PECVD 장치를 이용하여 두께 400nm의 산화 질화 실리콘막을 형성하였다. 또한, 절연막(114) 및 절연막(116)은 PECVD 장치를 이용하여 진공에서 연속적으로 형성하였다.
절연막(114)은, 기판 온도를 220로 하고, 유량 50sccm의 실레인 가스 및 유량 2000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 20Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 100W의 RF 전력을 공급하는 조건하에서 퇴적하였다. 절연막(116)은, 기판 온도를 220로 하고, 유량 160sccm의 실레인 가스 및 유량 4000sccm의 일산화이질소 가스를 체임버에 도입하고, 압력을 200Pa로 하고, PECVD 장치에 제공된 평행 평판 전극들 사이에 1500W의 RF 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 질소 가스 분위기에서 350에서 1시간 동안 제 1 가열 처리를 행하였다.
다음에, 도전막(112b)에 도달하는 개구부(152a) 및 도전막(104)에 도달하는 개구부(152b 및 152c)를 형성하였다. 개구부(152a, 152b, 및 152c)는 건식 에칭 장치를 이용하여 형성하였다.
다음에, 개구부(152a, 152b, 및 152c)를 덮도록 절연막(116) 위에 산화물 반도체막을 형성하고, 이를 가공하여 산화물 반도체막(120a 및 120b)을 형성하였다. 산화물 반도체막(120a 및 120b)으로서는, 기판 온도를 170로 하고, 유량 100sccm의 산소 가스를 체임버에 도입하고, 압력을 0.6Pa로 하고, 다결정 금속 산화물 스퍼터링 타깃(원자비 In:Ga:Zn=4:2:4.1)에 2500W의 AC 전력을 인가하는 조건하에서 두께 100nm의 IGZO막을 형성하였다.
또한, 비교용 샘플 D1은, 산화물 반도체막(120a 및 120b)이 없는 구조(즉, Single Gate 구조)로 하였다.
그리고, 절연막(116) 및 산화물 반도체막(120a 및 120b) 위에 절연막(118)을 형성하였다. 절연막(118)으로서는, PECVD 장치를 이용하여 두께 100nm의 질화 실리콘막을 형성하였다. 절연막(118)은 기판 온도를 350로 하고, 유량 50sccm의 실레인 가스, 유량 5000sccm의 질소 가스, 및 유량 100sccm의 암모니아 가스를 체임버에 도입하고, 압력을 100Pa로 하고, 27.12MHz의 고주파 전원을 사용하여 PECVD 장치에 제공된 평행 평판 전극들 사이에 1000W의 고주파 전력을 공급하는 조건하에서 퇴적하였다.
그리고, 질소 분위기에서 250에서 1시간 동안 제 2 가열 처리를 행하였다.
상술한 공정을 통하여 본 실시예의 샘플 D1 및 샘플 D2를 형성하였다. 또한, 샘플 D1 및 샘플 D2의 제작에서 가장 높은 온도는 350였다.
<2-2. I d-V g 특성>
다음에, 샘플 D1 및 샘플 D2의 I d-V g 특성을 측정하였다. 또한, I d-V g 특성의 측정은 실시예 1과 비슷한 방식으로 행하였다. 샘플 D1 및 D2의 최대 전계 효과 이동도(μFE_max) 및 샘플 D1 및 D2의 문턱 전압(V th)을 I d-V g 특성으로부터 얻었고, 도 84의 (A) 및 (B)에 플롯하였다. 최대 전계 효과 이동도는 도 84의 (A)에 플롯하고 문턱 전압은 도 84의 (B)에 플롯하였다.
도 84의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조의 경우, 전계 효과 이동도가 Single Gate 구조의 경우의 2배 이상이다. 또한, 문턱 전압이 트랜지스터의 L 길이에 의존하지 않고, 문턱 전압의 변동이 작고, 문턱 전압의 음으로의 시프트가 억제된다.
<2-3. 계산에 의한 전위 분포 평가>
다음에, FET 구조를 바꾸는 것이 채널 길이가 짧고 드레인 전압이 높은 경우의 전위 분포에 미치는 영향을 계산에 의하여 알아내었다. Single gate 구조 및 S-channel 구조 각각에서의 드레인 전압이 높은 경우의 전위 분포를 평가하였다.
또한, 계산 조건은 다음과 같다: 보텀 게이트 OS-FET(IGZO 조성, In:Ga:Zn=1:1:1[원자비]); 채널 길이 2μm; 드레인 전압(V d) 20V; 및 게이트 전압(V g) -1V. 또한, 계산에는 Silvaco, Inc. 제조의 시뮬레이터 "ATLAS"를 사용하였다.
도 85의 (A)는 Single Gate 구조에서의 전위 분포의 계산 결과를 나타낸 것이고, 도 85의 (B)는 S-channel 구조에서의 전위 분포의 계산 결과를 나타낸 것이다.
도 85의 (A) 및 (B)에 나타낸 바와 같이, S-channel 구조에서의 OS의 전위 분포는 Single Gate 구조보다 좁다. 이는 S-channel 구조에서 DIBL 효과가 억제되는 것을 시사한다. 그러므로, S-channel 구조의 FET에서는, 짧은 채널 길이 및 높은 드레인 전압을 사용한 경우의 음으로의 시프트가 억제될 수 있다.
또한, 본 실시예에서 상술한 구조는 다른 임의의 실시형태 또는 실시예와 적절히 조합될 수 있다.
[실시예 3]
본 실시예에서는, 실시예 1의 GBT 테스트에서의 Single Gate 구조의 트랜지스터와 S-channel 구조의 트랜지스터 간의 신뢰성의 차이의 이유를 고찰하였다.
<3-1. PBTS에 대한 고찰>
먼저, PBTS에 대하여 고찰하였다.
실시형태 1의 도 74의 (A) 내지 (C)에 나타낸 트랜지스터(400) 및 도 75의 (A) 내지 (C)에 나타낸 트랜지스터(400A)에 대하여 고찰하였다. 도 86은 트랜지스터(400)에 가해지는 전위의 개념도이고, 도 87은 트랜지스터(400A)에 가해지는 전위의 개념도이다.
도 86에 나타낸 바와 같이, 위쪽의 게이트 전극이 활성층의 측단부를 덮고 있지 않은 경우에는 패시베이션막 위에서 양의 전하가 포획된다. 도 87에 나타낸 바와 같이, 위쪽의 게이트 전극이 활성층의 측단부를 덮고 있는 경우에는, 위쪽의 게이트 전극에 의하여 전계가 제어될 수 있어, 양의 전하의 포획이 억제될 수 있다.
<3-2. NBTS에 대한 고찰>
다음에, NBTS에 대하여 고찰하였다.
도 88의 (A)는 Single Gate 구조의 암 환경에서의 NGBT 스트레스의 개념도이고, 도 88의 (B)는 S-channel 구조의 암 환경에서의 NGBT 스트레스의 개념도이다.
도 88의 (A)에 나타낸 바와 같이, Single gate 구조를 사용하면, 트랜지스터는 패시베이션막의 표면에서 생길 수 있는 전하의 영향을 받는다. 한편, 도 88의 (B)에 나타낸 바와 같이, S-channel 구조를 사용하면 위쪽의 게이트 전극에 의하여 패시베이션막의 표면에 생길 수 있는 전하를 차폐할 수 있다.
그러므로, 본 발명의 일 형태에 따른 트랜지스터의 S-channel 구조에 의하여 NBTS에 대한 내성을 높일 수 있다.
또한, 본 실시예에서 상술한 구조는 다른 임의의 실시형태 또는 실시예와 적절히 조합될 수 있다.
[실시예 4]
본 실시예에서는, 상이한 구조의 트랜지스터를 포함하는 샘플들(샘플 E1 내지 E5)을 제작하고, 상기 샘플들의 문턱 전압을 서로 비교하였다. 또한, 상이한 구조의 트랜지스터들(샘플 E4 및 E5)의 I d-V g 특성을 계산하였다.
<4-1. 샘플 E1 내지 E5>
먼저, 이하에서 샘플 E1 내지 E5에 대하여 설명한다.
[샘플 E1]
샘플 E1은 Single gate 구조를 가지고 CAAC-IGZO를 사용한 트랜지스터를 형성한 샘플이다(이하, "CAAC-IGZO, Single gate 구조"라고도 함).
[샘플 E2]
샘플 E2는 S-channel 구조를 가지고 CAAC-IGZO를 사용한 트랜지스터를 형성한 샘플이다(이하, "CAAC-IGZO, S-channel 구조"라고도 함).
[샘플 E3]
샘플 E3은 Single gate 구조를 가지고 nc-IGZO를 사용한 트랜지스터를 형성한 샘플이다(이하, "nc-IGZO, Single gate 구조"라고도 함).
[샘플 E4]
샘플 E4는 Single gate 구조를 가지고 p채널 저온 다결정 실리콘을 사용한 트랜지스터를 형성한 샘플이다(이하, "p-ch-LTPS, Single gate 구조"라고도 함).
[샘플 E5]
샘플 E5는 S-channel 구조를 가지고 p채널 저온 다결정 실리콘을 사용한 트랜지스터를 형성한 샘플이다(이하, "p-ch-LTPS, S-channel 구조"라고도 함).
<4-2. 문턱 전압의 확률 분포>
도 89는 샘플 E1 내지 E3의 문턱 전압(V th)의 확률 분포를 나타낸 것이다. 도 90은 샘플 E4 및 E5의 문턱 전압(V th)의 확률 분포를 나타낸 것이다.
샘플 E1 내지 E3의 트랜지스터들의 각각은 L/W=6/50μm의 크기로 하였다. 문턱 전압의 측정에 있어서의 드레인 전압(V d)은 20V로 하였다. 또한, 샘플 E1 내지 E3의 각각에서 70개의 트랜지스터를 평가하였다.
도 89에 나타낸 바와 같이, 문턱 전압의 편차는 샘플 E3(nc-IGZO, Single gate 구조)보다 샘플 E1(CAAC-IGZO, Single gate 구조)에서 더 저감되었다. 또한, 샘플 E1(CAAC-IGZO, Single gate 구조) 대신에 샘플 E2(CAAC-IGZO, S-channel 구조)를 사용함으로써, 문턱 전압의 편차를 더 저감할 수 있다.
도 90에 나타낸 바와 같이, 샘플 E4(p-ch-LTPS, Single gate 구조)의 문턱 전압의 편차는 샘플 E5(p-ch-LTPS, S-channel 구조)와 큰 차이가 없다.
<4-3. I d-V g 특성에 대한 계산 결과>
다음에, 샘플 E4 및 E5의 I d-V g 특성을 계산하였다. 또한, 상기 계산에서는 p채널 저온 다결정 실리콘의 결정립계에 착안하였다.
도 91은 샘플 E4 및 E5의 I d-V g 특성의 계산 결과를 나타낸 것이다.
도 91에 나타낸 바와 같이, 결정립계의 위치에 따른 I d-V g 특성의 변화는 Single Gate 구조와 S-channel 구조 간에서 큰 차이가 없다. 따라서, p채널 저온 다결정 실리콘을 포함하는 트랜지스터에 S-channel 구조를 채용한 경우, 결정립계로 인한 편차는 저감되지 않는 것이 시사된다. 한편, CAAC-IGZO는 결정립계의 영향이 존재하지 않거나 또는 매우 작기 때문에 문턱 전압의 편차에 있어서 유리한 것이 시사된다.
또한, 본 실시예에서 상술한 구조는 다른 임의의 실시형태 또는 실시예와 적절히 조합될 수 있다.
100: 트랜지스터, 102: 기판, 104: 도전막, 106: 절연막, 107: 절연막, 108: 산화물 반도체막, 108a: 산화물 반도체막, 108b: 산화물 반도체막, 108b_0: 산화물 반도체막, 108c: 산화물 반도체막, 108c_0: 산화물 반도체막, 112: 도전막, 112a: 도전막, 112b: 도전막, 114: 절연막, 116: 절연막, 118: 절연막, 120: 산화물 반도체막, 120a: 산화물 반도체막, 120a_1: 산화물 반도체막, 120a_2: 산화물 반도체막, 120b: 산화물 반도체막, 120b_1: 산화물 반도체막, 120b_2: 산화물 반도체막, 150: 트랜지스터, 150A: 트랜지스터, 152a: 개구부, 152b: 개구부, 152c: 개구부, 160: 트랜지스터, 170: 트랜지스터, 170A: 트랜지스터, 191: 타깃, 192: 플라스마, 193: 타깃, 194: 플라스마, 400: 트랜지스터, 400A: 트랜지스터, 402: 기판, 404: 도전막, 406: 절연막, 407: 절연막, 408: 산화물 반도체막, 408a: 산화물 반도체막, 408b: 산화물 반도체막, 412a: 도전막, 412b: 도전막, 414: 절연막, 416: 절연막, 418: 절연막, 420: 도전막, 450: 표시부, 451: 창, 452a: 화상, 452b: 화상, 453: 버튼, 455: 창, 456: 문서 정보, 457: 스크롤바, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 552: 트랜지스터, 554: 트랜지스터, 562: 커패시터, 572: 발광 소자, 600: 기판, 601: 기판, 602: 게이트 배선, 604: 용량 배선, 605: 용량 배선, 613: 배선, 615: 게이트 배선, 616: 배선, 618: 드레인 전극, 623: 절연막, 624: 화소 전극, 625: 절연막, 626: 화소 전극, 627: 절연막, 628: 트랜지스터, 629: 트랜지스터, 630: 커패시터, 631: 커패시터, 633: 개구, 636: 착색막, 640: 공통 전극, 644: 구조체, 645: 배향막, 646: 슬릿, 647: 슬릿, 648: 배향막, 650: 액정층, 651: 액정 소자, 652: 액정 소자, 702: 기판, 704: 도전막, 706: 절연막, 707: 절연막, 708: 산화물 반도체막, 712a: 도전막, 712b: 도전막, 712c: 도전막, 714: 절연막, 716: 절연막, 718: 절연막, 720: 산화물 반도체막, 722: 절연막, 724a: 도전막, 724b: 도전막, 726: 구조체, 728: EL층, 730: 도전막, 752a: 개구부, 752b: 개구부, 752c: 개구부, 808: 산화물 반도체막, 811: 기판, 813: 도전막, 815: 절연막, 817: 절연막, 819a: 산화물 반도체막, 819b: 산화물 반도체막, 819c: 공통 전극, 821a: 도전막, 821b: 도전막, 823: 절연막, 825: 절연막, 827: 절연막, 828: 절연막, 829: 공통 전극, 851: 액정 소자, 852: 트랜지스터, 855: 커패시터, 870: 화소, 870a: 화소, 870b: 화소, 870c: 화소, 870d: 화소, 870e: 화소, 870f: 화소, 871: 화소부, 874: 게이트 드라이버, 875: 공통선, 876: 소스 드라이버, 877: 주사선, 879: 신호선, 880: 액정 표시 장치, 2000: 터치 패널, 2001: 터치 패널, 2501: 표시 장치, 2502t: 트랜지스터, 2503c: 커패시터, 2503t: 트랜지스터, 2504: 주사선 구동 회로, 2505: 화소, 2509: FPC, 2510: 기판, 2510a: 절연층, 2510b: 플렉시블 기판, 2510c: 접착층, 2511: 배선, 2519: 단자, 2521: 절연층, 2522: 절연층, 2528: 칸막이, 2529: 액정층, 2530a: 스페이서, 2530b: 스페이서, 2531: 절연층, 2550: EL 소자, 2551: 액정 소자, 2560: 밀봉층, 2567: 착색층, 2568: 차광층, 2569: 반사 방지층, 2570: 기판, 2570a: 절연층, 2570b: 플렉시블 기판, 2570c: 접착층, 2580: 발광 모듈, 2590: 기판, 2591: 전극, 2592: 전극, 2593: 절연층, 2594: 배선, 2595: 터치 센서, 2597: 접착층, 2598: 배선, 2599: 접속층, 2601: 펄스 전압 출력 회로, 2602: 전류 검지 회로, 2603: 커패시터, 2611: 트랜지스터, 2612: 트랜지스터, 2613: 트랜지스터, 2621: 전극, 2622: 전극, 3000: 퇴적 장치, 3010: 가공 부재, 3180: 퇴적 체임버, 3181a: 원료 공급부, 3181b: 원료 공급부, 3182: 제어부, 3182a: 유량 제어기, 3182b: 유량 제어기, 3182c: 유량 제어기, 3182h: 가열 기구, 3183: 도입구, 3184: 배출구, 3185: 배기 유닛, 3186: 지지부, 3187: 가열 기구, 3188: 도어, 5100: 펠릿, 5120: 기판, 5161: 영역, 5200: 펠릿, 5201: 이온, 5202: 수평 성장부, 5203: 입자, 5220: 기판, 5230: 타깃, 5240: 플라스마, 5260: 가열 기구, 8000: 표시 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8005: FPC, 8006: 표시 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 기판, 8011: 배터리, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 휴대 정보 단말기, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 축부, 9512: 베어링
본 출원은 2015년 3월 3일에 일본 특허청에 출원된 일련 번호 2015-040981의 일본 특허 출원, 2015년 3월 17일에 일본 특허청에 출원된 일련 번호 2015-052903의 일본 특허 출원, 2015년 6월 25일에 일본 특허청에 출원된 일련 번호 2015-127835의 일본 특허 출원, 및 2015년 12월 9일에 일본 특허청에 출원된 일련 번호 2015-239875의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (6)

  1. 반도체 장치의 제작 방법으로서,
    제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 게이트 절연막을 형성하는 단계;
    제 2 산화물 반도체막을 포함하는 게이트 전극을 상기 게이트 절연막 위에 접하여 형성하는 단계; 및
    상기 제 2 산화물 반도체막을 형성한 후에 가열 처리를 행하는 단계를 포함하고,
    상기 제 2 산화물 반도체막을 형성하는 단계에서, 퇴적 가스 전체에서의 산소 가스의 비율은 50% 이상 100% 이하인, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    제 1 산화물 반도체막을 형성하는 단계;
    상기 제 1 산화물 반도체막 위에 게이트 절연막을 형성하는 단계;
    제 2 산화물 반도체막을 포함하는 게이트 전극을 상기 게이트 절연막 위에 접하여 형성하는 단계; 및
    상기 제 2 산화물 반도체막을 형성한 후에 가열 처리를 150°C 이상 350°C 이하의 온도에서 행하는 단계를 포함하고,
    상기 제 2 산화물 반도체막을 형성하는 단계에서, 퇴적 가스 전체에서의 산소 가스의 비율은 50% 이상 100% 이하인, 반도체 장치의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 반도체막은 In, Ga, 및 Zn을 포함하고,
    상기 제 2 산화물 반도체막은 In, Ga, 및 Zn을 포함하는, 반도체 장치의 제작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 반도체막에서 채널 영역이 형성되는, 반도체 장치의 제작 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 전극 위에 제 2 절연층을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  6. 제 5 항에 있어서,
    상기 제 2 절연층은 수소 및 질소 중 적어도 하나를 포함하는, 반도체 장치의 제작 방법.
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