TW200832405A - DLL circuit and method of controlling the same - Google Patents

Description

200832405 九、發明說明： 【發明所屬之技術領域】 本聲明關於一種廷遲鎖定迴路(DLL，“Delay Locked

LooP )¾路及其控制方法，特別是關於一種DLL電路，其 可準確地輪出具有一改善負荷比例品質之一時脈，及其控 制方法。

【先前我術】 一般而言，一dll電路用於供應一内部時脈，其具一 車父早相位係較藉由轉換一外部時脈所得到的一參考時脈要 早一預定時間。該内部時脈之產生係允許一具有相當高積 集始、度的半導體記憶體設備（例如同步動態隨機存取記憶 體（SDRAM，^Synchronous Dynamic Random Access

Memory”)或類似者）可以同步於該外部時脈運作。 更具體而言，——時脈輸入緩衝器接收一外部時脈並輸 出一内部時脈。此時，該内部時脈由該時脈輸入緩衝器自 該外部時脈延遲一相位一預定時間。該内部時脈的相:額 外地由半導體積體電路中的延遲元件所延遲，然後傳送到 =資料輸出緩衝器。然後’該内部時脈控制資料控制該資 料輸出緩衝器以輸出資料。 、 據此，輪出資料相較於該外部時脈被延遲—相當多的 寸間、。該外部時脈的-相位交錯於該輪出資料。 為了解決此問題’使用了 —Dll電路。職l電路調 正該内部時脈的相位比該外部時脈要早於—預料間。據 5 200832405 此’輸出資料相較於該外部時脈並未延遲。也就是說，兮 dll電路接收該外部時脈，並產生該㈣時脈，其相位比 該外部時脈要早一預定時間。 在半導體記憶體設傷中，例如一腿（雙重資料逮 率）sdRam，其❹—雙細抑LL電路以纽—上升時 :及-下降時脈。該DLL電路包括一相位混合器， ^-延遲線輸出的—時脈之負荷比例到5。%。該DLL‘ 包括回授線路，各兮綠故目 一 "線路具有一延遲線、一延遲模型化單 =相位比h。各該延遲線基於—運作模式設定單元 的控制之下執行—粗略延遲運作及—微細延遲運作。 使用=!，的DLL電路中，其可包括-雙迴路，並 吏==心合器控制該時脈的負荷比例，其無法準確產 段提該相:混合器在其升· ^ 壓區段提供一複數驅動器， ='^其係提供來㈣在該升壓區段與該降壓區 =:::;::力電壓。在該相位― 之變化而改1 根據PVT (程序、電壓及溫度） 之門的π/。當在該升壓區段與該降壓區段處的驅動器 時m以&之_節點處形成的該電壓位準改變 之壓主要受到該升屋區段及糊區段 定負荷比例的響者，，無法準碎地產生具有一預 電路時，需要—虽一低頻時脈信號輸入到該脇

更為準確的負荷比例修正運作，但該DLL 200832405 電路無法執行職負荷比雜正運作。 各1迴路2據先讀術的DLL電路包括㈣回授迴路， f紅路财1路來㈣該相錢合咳等组 !=㈣/不會小。另外，如果該剩 % ’該相位混合器需要具有大量的元件。因 ㈣所放置的㈣，根據先前技術的祖 社果，$丰、域此個別組件的功率消耗會變高。其 :易實;:。體電路之低功率消耗及高積集密度無法 【發明内容】 例具體實施例提供—可輸出具有—改良負.比 “口貝之蚪脈的DLL電路，以及其控制方法。 ^ 本黍明-具體實施例提供__DL 2輪丨單元，用於谓測一上升時脈的負荷二4 :::!負荷比例，藉此輸出-負荷比例债測信號；-修 負用於接收該負荷比例偵測信號，並回應於該 則信號產生一修正控制信號;及一負荷比例修 接收該修正控制錢，回應於該修正控制信 :内部時脈的負荷比例，藉此輸出-參考時脈。 本發明另—具體實施例提供—dll電路，苴一 ==單元’用於根據一上升時脈的負荷比例與-出—參心何比例修正—内部時脈的負荷比例，藉此輸 /樣；及〜純混合單元’用於接㈣上升時脈 7 200832405 與該下降時脈’並根據該負荷比例修正單元的運作是否心 到限制以選擇性地混合該上升時脈的相位與該下降時脈的 本發明又另-具體實施例#供一種控制一 DLL電路之 方法’其包括：_-上升時脈的負荷比例與—下降 ^荷比例；基於㈣測的負荷比例輪出―負荷比例^則 信號；回應於該負荷比例偵測信號產生一修正控制信號 回應於該修正控健號修正_内料脈的負荷比例；^美 於該修正的負荷比例輸出一參考時脈。土 、本發明又另-具體實施例提供—種控制—dll電路之 方法，其包括··根據—上升時脈的負荷.比例與—下降時脈 ^負荷比例修正—内部時脈的負荷比例；基於該修正的負 何比例輸出-參考時脈；及根據修正該内部時脈的比 作是否受到限制以選擇性地混合該上升時脈與該下 【實施方式】 =下將參照附屬圖式詳細說明範例性具體實施例。 請參照第1，—DLL電路包括1脈ς二衝 =:修正控制單元2。、—負荷比例修正單元：:： 1早第二延遲單元5G、—負荷比例_單元60、 弟-相位比較單元70、-相位混合單元8〇、M60 化單元90、—笛Λ —延遲模型 。 弟二相位比較單元100及一延遲控制單元11〇 200832405 該時脈輸入緩衝器10缓衝化一外部時脈clk—ext，藉此 產生一内部時脈clk_int。 該修正控制單元20產生一n-位元（其中11為2以上的自 然數）修正控制信號crtcnt<i :n>，及回應於一負荷比例债 测#號dtdet之一混合致能信號mixen。 该負荷比例修正單元3〇回應於該n_位元修正控制信號 crtcnt<l:n>修正該内部時脈clk—int的負荷比例，藉此輸出一 參考時脈clk_ref。 該第一延遲單元40回應於一第—延遲控制信號 dlycont 1延遲該參考時脈clk_ref，藉此輸出一上升時脈 〇 V卜、 该第二延遲單元50回應於一第二延遲控制信號 dlyC〇nt2延遲該參考時脈clk_ref，藉此輸出一下降時脈fclk 〇 該負荷比例偵測單元60偵測該上升時脈^比之負荷比 例/、忒下降日守脈fclk之負荷比例，藉此輸出該負荷比例偵測 信號 dtdet。 、、 ^及第相位比較單元7〇比較該上升時脈rcik之相位與 該下降時脈felk之相位，#此產生―第—相位 _ phcmpl 。 琥 #一該相位混合單元8G回應於該混合致能信號mi職與該 弟一相位比較錢phempl混合該上升時脈讀的相位與^ 下脈felk的相位，藉此產生—輸出時脈处―_。 。亥延遲极型化單元9〇執行在一傳輸路徑上延遲元件的 9 200832405 延遲時間之模型化，藉此該輸出時脈elk—out被傳送到一資 料輸出緩衝器，並延遲該輸出時脈clk_〇ut，以產生一回授 時脈 clk_fb。 該第二相位比較單元100比較該參考時脈clk_ref之相 位與該回授時脈clk—fb之相位，藉此產生一第二相位比較信 號phcmp2 ° 該延遲控制單元110回應於該第一相位比較信號 phemp 1與·該第—相位比較信號phcmp2產生該第一延遲控 制信號dlycontl與該第二延遲控制信號dlyc〇nt2。 在該DLL電路的初始運作時.，由第一延遲單元4〇輸出 的上升時脈rclk與由第二延遲單元5〇輸出的下降時脈 相对於彼此具有相反的相位。該第一相位比較單元7〇產生 該第一相位比較信號phcmpl，以對準該上升時脈rdk之上 升邊緣與該下降時脈felk的上升邊緣。其次，#該上升時脈 =lk之上升邊緣對準於該下降時脈&化之上升邊緣時，該負 何比例㈣單元60反向該兩個時脈，並比較兩個反向時脈 的上升邊緣。據此，該負荷比例⑽單元6G決定該上升時 脈rclk之負荷比例與該下降時脈錄之負荷比例，例如是否 該負荷比例超過、準杨等於或小於5 Q %。該負荷比_ 測信號dtdet可由-多重位元信號實施，例如3_位元信號， 亚包括關於該上升時脈relk之負荷比例與該下降時脈触 之負荷比例的資訊。 ，修正控料元2 0根據包含在負荷比例侧信號她丈 中的育訊產生該η-位元修正控制信號crtcnt<丨:n>。如果該〜 200832405 位元修正控制信號crtcnt<l:n>i邏輯值到達一限制值，該 化正控制單元20致能該混合致能信號mixen。該η-位元修正 控制信號crtcnt<l:n>2邏輯值事實上為最小值或最大值代 表該負荷比例修正單元30修正該内部時脈cik_int之負荷比 例的能力受到限制。如果致能該混合致能信號mixen，該相 位混合單元80額外地修正該上升時脈“比之負荷比例與該 下降時脈fclk之負荷比例。該負荷比例修正單元3〇亦有能力 來完全修正^低頻時脈，其中負荷比例修正單元3〇的放置4 ® 面積會顯著增加。同時，當該修正控制單元2〇與該相位混 合單元80執行上述功能時，面積不會增加這麼多。 、 該負荷比例修正單元30回應於該n-位元修正控制號 crtcnt<l:nH^正該内部時脈dk—int之負荷比例，藉此輸此該 參考時脈elk—ref。其次，該參考時脈cik—ref被输入到該第 一延遲單元40與該第二延遲單元5〇，並根據第一延遲控「制 信號dlycontl及第二延遲控制信號dlyc〇m2做延遲。然後， _ 該第一延遲單元40與該第二延遲單元50分別輸出該上升時 脈rclk與該下降時脈fclk。 ' 如果除能該混合致能信號mixen，該相·位混合單元8〇 驅動該上升日守脈rclk以輸出該輸出時脈elk 〇ut。如果致能該 混合致能彳§號mixen，該相位混合單元8〇混合該上升時脈 rclk之相位與該下降時脈fcik之相位以產生該輸出時脈 . elk-out。當致能該混合致能信號mixen時，該相位混合單元 一 80基於第一相位比較信號Phcmpl的控制之下執行兩個時脈 的相位混合作業。一通用相位混合器在兩個輪入時脈中具 11 200832405 有較早相位的時脈影響之下混合該等相位。如果該相位混 合單元80根據第一相位比較信號phcmp 1之指示藉由加強具 有一較晚相位的時脈之驅動能力來補償此影響。 該延遲模型化單元90執行在一傳輸路徑上延遲元件的 延遲日寸間之模型化，藉此該輸出時脈clk—〇ut被傳送到兮資 料輸出緩衝器，並施加該延遲時間到該輸出時脈clk^^t， 以產生該回授時脈clk一fb。其次，該第二相位比較單元100 比較該參考時脈elk—ref之相„龙與該回授時脈clk作之相 位，藉此產生該第二相位比較信號phcjjjp]。該延遲控制單 元110回應於第一相位比較信號phcmpl與第二相位比較作 號phcmp2產生該第一延遲控制信號dlyc〇nt丨與該第二延遲 控制信號dlyC〇nt2，並分別傳送該第一延遲控制信號 dly cont 1與该第二延遲控制信號御⑶⑽到第—延遲單元仙 與第二延遲單元50。 如上所述，在根據此具體實施例的DLL電路中，該負 荷比例修正單元30置於第一延遲單元4〇與第二延遲單元％ 之前。據此，因為具有一修正過f荷比例的參考時脈 被輸入到第一延遲單元4〇與第二延遲單元5〇，具有例如 50%之負荷比例的輸出時脈dk 一 〇ut可以準確地產生。再 者，當該負荷比例修正單元3〇的修正能力不足時，例如當 輸入一低頻時脈時，該相位混合單元8〇選擇性地執行一負 荷比例修正_。在此案例+，該相位混合單元8〇根據上 升時脈rclk的相位與下降時脈級的相位調整上升時脈純 的驅動能力及下降時脈felk的驅動能力。因此，具有例如 12 200832405 50%之負荷比例的輸出時脈“、。加可以更為準確地產生， 而不需要增加放置組件的面積。 請參照第二圖，該修正控制單元2〇包括一計數器21〇， 其回應於該貞荷比例_錢dtdet執行―相加或相^運算 以產生一m_位元計數信號count<i:m>。 該則立元計數信號count<1:m>可以做為例如化位元修 正控制信號crtcnt<l:n>，例如在此例中拉巧。該計數器 龜根據在負荷比例偵测信號dtdet_中〜t升時脈rdk與下降時脈 fclk的負荷比例資訊調整該m_位元計數信號心〉之 邏輯值。例如，如果該上升時脈rclk的負荷比例超過5〇%， 而下降時脈folk的負荷比例小於50%，該計數信纖 C〇Unt<l:m>i邏輯值即降低。在另一例中，如果該上二: 脈rclk的負荷比例小於50%，而下降時脈fclk的負荷比例超 - 過50%，該計數信號count<l:m>2邏輯值即增加。在又另 一例中，如果該上升時脈rclk及該下降時脈fclk的負荷比例 ⑩ 等於’該計數信號count<l:m>之邏輯值即固定。 該修正控制單元20另可包括一限制值偵測器22〇，其決 定該m-位元計數信號count<1:m>之邏輯值是否為最大值或 最小時，藉此產生該混合致能信號mixen，及一解碼器23〇， 其可解碼該m-位元計數信號c〇unt<l:m>，藉此輪出該卜位 元修正控制信號crtcnt<l:n>。 ， 在此例中，該限制值偵測器220當該計數信號 . count<1:m：4々邏輯值為最大值或最小值時，即致能該混合 致能信號mixen。否則該限制值偵測器220除能該混合致能 13 200832405 j吕號mixen。然後，該解碼器23〇解碼該計數信—c〇unt<1:m> 以產生該η-位元修正控制信號crtcnt<1:n>，並傳送該產生的 η-位元彳乡正控制信號crtcnt<i :n〉到該負荷比例修正單元 3 0。該η-位το修正控制信號crtcnt<1 :n>可以實施的型式例如 為一單一南位準信號。如果該計數信號count<l:m〉之邏輯 值增加’在該η-位元修正控制信號crtcnt<1:n>中的高位準信 號可以偏移到一上階位元。 、請參照第三圖，該負荷比例修正單元30包括^升壓單 元310、一降壓單元32〇及一驅動單元33〇。 該升壓單元310回應於該n_位元修正控制信號 crtcnt<l:n>升壓驅動單元33〇。 該降壓單元320回應於該n_位元修正控制信號 crtcnt<lm>即降壓驅動單元33〇。 該驅動單元330回應於升壓單元31〇之升壓運作及降 壓單元320之降壓運作驅動該内部時脈丨以，並籍此輪 出該參考時脈elk ref。 — Θ升壓單31G包括n個第—電晶體TR1<1:n>，各該 電晶體具有-閘極終端用於接收在_元修正控制^

CrtCnt<1:n>中的一信號，且其係平行配置於一外部電源供匕 應電壓VDD的供應端與驅動單元33Q之間。 、 該降壓單元320包括 节曰曰遐丄丄：n〉，各 電晶體具有-閘極終端用於接收在元修正控制作 crtcnt<1:n>中的-信號’且其係平行配置於一接地電源 應電壓VSS的供應端與驅動單元33〇之間。 14 200832405 該驅動單元330包括一第_反向器m，其施加有由 升壓單姆壓單元32G供應的電壓，並接收該内部 « dk—int ’及一第二反向器m，其係接收第一反向器 IV1的-輸出信號，並輪出該參考時脈dk—ref。 如果該η-位元修正控制信號crtcnt< i…為該位元計 數信號C〇Unt<1:m>，如果該η-位元修正控制.信號

CrtCnt<1:n〉之低位準信號的數目增加，要由升壓單元310 供應到驅動單το 330_之第一反向器IV1的電壓量即增加， 據此即延長了第-反向！I IV1之輸出信號的高位準周期。 其次，自第二反向器IV2輸出的參考時脈dk—ref具有一延

長的低位準周期。 如果該η-位.元修正控制信號crtcnt<i:n>之高位準信號 的數目增加，由降壓單元320供應到驅動單元33〇之第一 反向器ινι的電壓量即增加，據此第一反向器IV1的輪:出 仏號之低位準周期即延長。其次，自第二反向器IV2輸出 的參考時脈clk_ref具有一延長的高位準周期。 如果该η-位元修正控制信號crtcnt<l:n>由解蹲器230 輸出，該η個第一電晶體TR.i<i:n>的大小不同。類似地， 該η個第二電晶體TR2<1:n〉彼此之間的大小亦不同。在該 半導體積體電路中，一電晶體根據相對於其它電晶體的大 小而有不同的阻抗。據此，例如：如果在該η-位元修正控 制信號crtcnt<l:n>中的信號被偏移一個位元，升壓單元31〇 與降壓單元320的電阻值中每一個皆改變，因此升壓單元 310的驅動能力與降壓單元320的驅動能力亦會改變。· 15 200832405 請參照第四圖，該相位混合單元8〇包括一相位混合器 810 ’其係根據該混合致能信號恤如是否被致能選擇性地 混合該上升時脈rdk的相位與該下降時脈碰的相位，及一 ，動能力補償，(）’其回應於該混合致能信號㈤與該 第一相位比較信號pllcmpl而驅動該上升時脈^比或該下降 時脈fclk。 名相位混合斋810包括一第一反向驅動器取1)1^1，其 可反向及驅動該上升時脈relk，並輸出該反向的上斤時脈 rclk到一第一節點N1 ; 一第二反向驅動器瓜1)1^2，其在如 果該此a致號㈤汝⑽被致能時，反向及驅動該下降時脈 fclk，並輸出該反向的下降時脈fdk到第一節點ni ;及一第 三反向驅動器！NDRV3，其反向並驅動第一節點別的電 壓，並輸出該反向的電壓到一第二節點1^2，其中形成該輸 出時脈clk—out。 該驅動能力補償器820包括一第四反向驅動器 INDRV4其回應於第一相位補償信號phcmp 1反向及驅動 該上升日守脈rclk，並輸出該反向的上升時脈rcik到一第三節 點N3 ; —第五反向驅動器INDRV5，其回應於該第一相位 比較信號phcmpl反向及驅動該下降時脈化^，並輸出該反 向的下降時脈fclk到第三節點N3 ;及一第六反向驅動器 INDRV6 ’如果該混合致能信號^^如被致能時，反向並焉區 動该弟二郎點N3的電壓，並輸出該反向的電壓到第二節點 N2。 如果除能該混合致能信號mixen，該相位混合器81〇的 16 200832405 弟一反向驅動态INVDRV2及驅動能力補償器82〇的第六反 向驅動器INDRV6被除能。據此，該輸出時脈dk一〇ut所產生 的型式為该上升時脈rclk由第一反向驅動器indRVI及第-反向驅動器INDRV2所驅動。 如果該混合致能信號mixen被致能，第二反向驅動器 INDRV2及第六反向驅動器INDRV6被致能。該驅動能力補 償器820的第四反向驅動器INDRV4在當如果該第一相位比 較化號？11(：11^1處於第一位準（在此例中為高位準）時即被 ⑩ 致能，而如果第一相位比較信號phcmpl處於第二位準（在 此例中為低位準）時即致能第五反向驅動器INDRV5。據 此，當該下降時脈folk之相位在該上升時脈rclk之相位故 前，第一相位比較信號phcmpl致能該第四反向驅動器 INDRV4 〇再者，當該上升時脈禮之相位在該下降時脈紐 之相位之前，第一相位比較信號phcmpl致能該第五反向驅 動器 INDRV5。 φ 該相位混合單元80執行一作業以根據該混合致能信號 mixen是否被致能來選擇性地混合該上升時脈^1]<：與該下降 時脈fclk。再者，該相位混合單元80回應於該第一相位比較 信號phcmpl補償該上升時脈⑺化與該下降時脈fdk之一具 有較晚相位的時脈之驅動能力。其結果，該輸出時脈dk_〇ut 可防止受到具有該上升時脈rclk與該下降時脈fclk之具有 , 一較早相位的一時脈所影響。 , 如上所述，根據該具體實施例的dll電路分別偵測來 自該第一延遲單元與該第二延遲單元輸出的上升時脈之負 17 200832405 荷比例與下降時脈之負 時脈之偵测的負$ 、σ列，基於該上升時脈與該下降 應具有-修正==正該參考時脈的負荷比例，並供 第二延遲單元。播！之茶考時脈到該第-延遲單元與 康此’根據本發明之且體實 、 路執行-準電 員何比例修正作業。此外，根據該且俨者# 例的DLL·電路持續妯卧 八體只^ 元件的㈣曰 由於PVT之變化造成—個別延遲 改變，藉此更為準確地產生具有-負荷比 烈的輸出日守脈，例如50%。— π根據—具體實闕的D L L電路僅有在#該貞荷比例修 正單元的作業能力受到限制時選擇性地運作該相位混合單 兀，例如當輪入一低頻時脈時。此可影響該等組件放置的 面積與功率消耗。再者，根據一具體實施例的DLL電路可 防止由於該相位混合單元的錯誤運作造成該輸出時脈的負 荷比例被扭曲。 根據該等具體實施例，該dll電路及其控制方法輪出 具有一改善的負荷比例品質之時脈。 再者，根據該等具體實施例，該dll電路及其控制方 法輸出具有不會由於PVT的變化而改變的負荷比例之時 脈0 此外，根據該等具體實施例，該DLL電路及其控制方 法可增加一面積餘裕，並降低功率消耗，其可造成一半導 體積體電路中的低功率消耗及高積集度。 本技藝專業人士將可瞭解到在不背離本發明的範圍及 精神之下可進行多種修正及變化。因此，其將可瞭解到上 18 200832405 述具體實施例並非限制性，而是所有態樣之例示。本發明 的範圍係由附屬的申請專利範圍所定義，而非由先前的說 明所定義，因此所有位於申請專利範圍之吻合與界限之改 變與修正，或是這些吻合與界限的同等者皆係由該等申請 專利範圍所涵蓋。 【圖式簡單說明】 二第一圖為根據一具體實施例之一DLL電路組惠的範例 性方塊圖。 第二圖為第一圖所示之一修正控制單元的組態之範 例 第三圖為第一圖所示之一負荷修正單元的組態之範 例 第四圖為第一圖所示之一相位混合單元的組態之範 例 【主要元件符號說明】 10 時脈輸入緩衝器 20 修正控制單元 30 負荷比例修正單元 40 第一延遲單元 50 第二延遲單元 60 負荷比例偵測單元 70 第一相位比較單元 19 200832405 80 相位混合單元 90 延遲模型化單元 100 第二相位比較單元 110 延遲控制單元 210 計數器 220 限制值偵測器 230 解碼器 310 升壓單元 320 降壓單元 330 驅動單元 810 相位混合器 820 驅動能力補償器 20

Claims (1)

1. 200832405 十、申請專利範圍： 1· 一種延遲鎖定迴路(Dll，“Delay Locked Loop”）電略 包含： ’其 一負荷比例偵測單元，其配置用於偵測一上升日士耻 的一負荷比例與一下降時脈的一負荷比例，藉此輪出氏 負荷比例偵測信號； 1 一修正控制單元，其配置用於接收該負荷比 乂士咕、，一 』谓 >貝!| 仏就’亚回應該負荷此例偵測信號而產生一修正控制作 號·’以及 ° 一負荷比例修正單元，其配置用於接收該修正控制 秸號，回應該修正控制信號而修正一内部時脈的一負芥 比例，藉此輸出一參考時脈。 、何 2·如申請專利範圍第1項所述之DLL·電路，其中在 時脈的-第一邊緣對準該下降時脈的一第一 x 該負荷比㈣測單元其配置用於接收及比較該上^士矿 的-第二邊緣與該下降時脈的—第二邊緣，藉二 上升時脈的該負荷比例及該下降;:…亥 產生該負荷比例偵測信號。 負何比例’並 3.如申請專魏圍第丨項所述之脇 制單元包含一計數哭，1 ，/、中該修正控 信號，並回庫祕接㈣負荷比例偵測 運鼻’藉以產生―多位元計數㈣ 相加或相減 數信號做為該修正控制信號。&亥多位元計 4·如申請專利||圍楚 耗圍弟3項所述之DLL電路，其中該負荷比 21 200832405 例修正單元其配置用於接收該修正控制信號之多 號^根據在該修正控制信號之多位元計數信號中高位^ ㈣的數目與低位準信號的數目修正該内部時脈 比例，藉此輸出該參考時脈。 、何 5. 如申請專利範圍第丨項所述iDLL電 ^ ^ ^ ’ ^、中該修正控 制早几其配置歸接㈣負荷比__號，並回應於 該負4比例制信號而產生該修正控㈣號，且該 修正控制信號的一邏輯值到達—限制值時二 合致能信號。 " 6. 如申請專利第5賴狀DLL電路，其正 制單元包含： ^re修正铋 一計數器’其配置用於純該負荷比例侧作號， 於該負荷比例偵測信號而執行—相加或相減運算' 亚產生一多位元計數信號； 一限龍制ϋ，其配置祕衫該乡位元計數信 ^疋2達—臨界值，藉此產生該混合致能信號；以及 一解碼H’其配置用於触及解碼 唬，藉此輸出該多位元修正控制仲。心。十數1 入::::利:，項所述之，。路，其中該負荷比 定配置用於接收該多位元修正控制信號，決 據該：二广唬中那-位元包括-高位準信號，根 〆夕位7〇修正控制信號中的一位 3脈的該負荷比例，藉此輸出該參考時脈。，正該内糾 .如申請專利範圍第4或7項所述之肌電路，其中該負 200832405 荷比例修正單元包含： 教 一升壓單元，其配置用於接收該修正控制信鱿 回應於該修正控制信號而升壓一驅動單元； u P牛壓單元，其配置用於接收該修正控制作靜 回應於該修正控制信號而降壓一驅動單元；以及\，教 该驅動單元其配置用於回應於升壓單元之升汽 及降魔單元之降㈣業而驅動該内部時脈 ^作業 玆糸去眭邮。

   9.如申明專利範圍第8項所述之dll電路，其中該升壓單 兀包含一複數個具有不同大小的電晶體；及其中該降壓 單元包含一複數個具有不同大小的電晶體。 r 如申明專利範圍第5項所述之電路，進一步包含： 一相位混合單元，其配置用於接收該上升時脈、該 下降時脈及該混合致能信號，且回應於該混合致能信號 而混合該上升時脈的一相位與該下降時脈的一相位以 產生一輸出時脈。 &如申請專利範圍第10項所述之說電路，其中該相位 混合單元其配置用於接收i —相位比較信號、該上升 時脈及該下降時脈，並回應於—第—相位比較信號而控 制該作業以混合該上升時脈的相位與該下降時脈的相 •如申請專職圍㈣韻叙肌魏，其巾該相位 混合單元包含： 相位此口為，其配置用於接收該上升時脈、該下 23 200832405 降時脈及該混合致能信號，並根據該混合致能信號是否 被致能而選擇性地混合該上升時脈的相位與該下降時 脈的相位；以及 一驅動能力補償器，其配置用於接收該上升時脈或 該下降時脈，該混合致能信號及該第一相位比較信號， 回應於該混合致能信號及該第一相位比較信號而驅動 該上升時脈或該下降時脈。 13. 如申請專利範圍第12項所述之DLL電路，其中該相位 混合器包含： 一第一節點； 一第二節點，其配置用於形成該輸出時脈； 一第一反向驅動器，其配置用於接收、反向及驅動 該上升時脈，並輸出該反向的上升時脈到該第一節點； 一第二反向驅動器，其配置用於接收該下降時脈及 該混合信號，且如果該混合致能信號被致能時，反向及 驅動該下降時脈，並輸出該反向的下降時脈到該第一節 點；以及 一第三反向驅動器，其配置用於接收、反向及驅動 該第一節點的電壓，以取得一反向的第一電壓，並輸出 該反向的第一電壓到該第二節點。 14. 如申請專利範圍第12項所述之DLL電路，其中該驅動 能力補償器包含： 一第三節點； 一第四反向驅動器，其配置用於回應於該第一相位 24 200832405 比較信號而接收、反向及驅動該上升時脈以得到一反向 的上升時脈，並輸出該反向的上升時脈到該第三節點； 一第五反向驅動器，其配置用於回應於該第一相位 比較信號而接收、反向及驅動該下降時脈以得到一反向 的下降時脈，並輸出該反向的下降時脈到該第三節點； 以及 一第六反向驅動器，其配置用於接收該混合致能信 號及該第三節點的一電壓，且如果該混合致能信號被致 能時，反向及驅動該第三節點的電壓，以得到一第二反 向電壓，並輸出該第二反向電壓到該第二節點。 15. —種DLL電路，其包含： ： 一負荷比例修正單元，其配置用於根據一上升時脈 的一負荷比例及一下降時脈的一負荷比例而修正一内 部時脈的一負荷比例，藉此輸出一參考時脈；及 一相位混合單元，其配置用於接收該上升時脈及該 下降時脈，並根據該負荷比例修正單元的作業是否受到 限制而選擇性地混合該上升時脈的一相位與該下降時 脈的一相位。 16 ·如申請專利範圍第15項所述之D L L電路，進一步包含： 一負荷比例偵測單元，其配置用於接收該上升時脈 與該下降時脈，偵測該上升時脈的負荷比例與該下降時 脈的負荷比例，藉此輸出一負荷比例偵測信號；及 一修正控制單元，其配置用於接收該負荷比例偵測 信號，並回應於該負荷比例偵測信號而產生一多位元修 25 200832405 正控制信號及-混合致能信號。 17·如申第16項所述之DLL電路， —剩信號及收1多位 制信號中高位準信號的數目 正控 18=，脈的負荷比例，藉此輪 .申明專利乾圍第16項所述之DLL電路， 其中該負荷比例修正單元甩其 該己位元修正控，根據該多位= h包括1位準錢而修正該内部時 脈的負荷比例，藉此輸出該參考時脈。 19·如申請專利範圍第17或18項所述之dll電路，其中 該負荷比例修正單元包含： "" —升壓單元，其配置用於接收該多位元修正控制信 號，並回應於該多位元修正控制信號而升壓一驅動^ 无： 一降壓單元，其配置用於接收該多位元修正控制信 號，並回應於該多位元修正控制信號而降屋一驅動單 元；以及 該驅動單元其配置用於接收該内部時脈，回應於升 壓單元之升壓作業及降壓單元之降壓作業而驅動該內 部時脈，藉此輸出該參考時脈。 20·如申請專利範圍第19項所述之DLL電路，其中該升塵 單元包含一複數個具有不同大小的電晶體；以及其中該 26 200832405 降壓單元包含一複數個具有不同大小的電晶體。 21. 如申請專利範圍弟16項所述之DLL電路」其中該相位 混合單元其配置用於接收該混合致能信號、該上升時 脈、該下降時脈及一第一相位比較信號，根據該混合致 能信號是否被致能而決定該參考時脈的負荷比例之修 正完成，並回應於該第一相位比較信號控制一作業以混 合該上升時脈的相位與該下降時脈的相位，以產生一輸 出時脈。. 22. 如申請專利範圍第21項所述之DLL電路，其中該相位 混合單元包含： 一相位混合器，其配置用於接收該上升時脈、該rr 降時脈及該混合致能信號，並根據該混合致能信號是否 被致能而選擇性地混合該上升時脈的相位與該下降時 脈的相位；以及 ‘ 一驅動能力補償器，其配置用於接收該上升時脈或 該下降時脈，該第一相位比較信號及該混合致能信號， 回應於該混合致能信號及該第广相位比較信號而驅動 該上升時脈或該下降時脈。 ·—— 23. 如申請專利範圍第22項所述之DLL電路，其中該相位 混合器包含： 一第一節點；… · —— 一第二節點，其配置用於形成該輸出時脈； 一第一反向驅動器，其配置用於接收、反向及驅動 該上升時脈以取得一反向的上升時脈，並輸出該反向的 27 200832405 上升時脈到該第一節點； 一第二反向驅動器，其配置用於接收該混合致能信 號及該下降時脈，且如果該混合致能信號被致能時，反 向及驅動該下降時脈以取得一反向的下降時脈，並輸出 該反向的下降時脈到該第一節點；以及 一第三反向驅動器，其配置用於接收在該第一節點 形成的一電壓，並反向及驅動在該第一節點形成的電 壓，以取得一反向的電壓，並輸出該反向的電壓到該第 二節點。 24.如申請專利範圍第22項所述之DLL電路，其中該驅動 能力補償器包含： 一第三節點； 一第四反向驅動器，其配置用於接收該第一相位比 較信號及該上升時脈，回應於該第一相位比較信號而反 向及驅動該上升時脈，以取得一反向的上升時脈，並輸 出該反向的上升時脈到該第三節點； 一第二反向驅動器，其配置用於接收該第一相位比 較信號及該下降時脈，回應於該第一相位比較信號而反 向及驅動該下降時脈，以取得一反向的下降時脈，並輸 出該反向的下降時脈到該第三節點；以及 一第三反向驅動器，其配置用於接收該混合致能信 號及該第三節點的一電壓，且如果該混合致能信號被致 能時，反向及驅動該第三節點的電壓，以取得一反向的 電壓，並輸出該反向的電壓到該第二節點。 28 200832405 25. 如申請專利範圍第16項所述之Dll電路，其中，在該 上升時脈的一第一邊緣對準該下降時脈的一第一邊緣 之後，該負荷比例债測單元其配置用於接收該上升時脈 =該下降時脈，比較該上升時脈的一第二邊緣與該下降 %脈的-第二邊緣’決定該上升時脈的該負荷比例及該 了降W脈的該貞荷比例，並產生該貞荷比例信贫。 26. 如申請專利範圍第16項所述之虹電路，其中該修°正 • =單元用其配置用於接收該負荷比例偵測信號^艮據 =3在該負荷比例偵測信號中的資訊而產生該多位元 ^正控制信號’且如果該多位祕正控制信號到達一限 制值時，即致能該混合致能信號。 / 圍第Μ項所述之DU電路，其中該修正 ㈣」^备，其配置㈣接收該負荷比例偵測信號， 鏖 吝I";、荷比例偵測指號而執行一相加或相減運算，並 A —Μ元計數錢； 號是值偵測器’其配置用於決定該多位元計數信 及’、、、取大值或最小值’並產生該混合致能信號；以 28·如申缚_ ^ 二j I口儿 步包人· 1]範圍第11或21項所述之DLL電路， 號，配，收及解碼該一 ⑴出该多位7G修正控制信號 進 第〜相位比較單元，其配置用於接收該上升時脈 29 200832405 與該下降時脈，比較該上升時脈的相位與該下降時脈的 相位，藉此產生該第一祖位比較信號。 29.如申請專利範圍第1 S 15項所述之DLL電路，進一步 包含： 一時脈輸入緩衝器，其配置用於接收及緩衝化一外 部時脈，藉此產生該内部時脈。 3〇·如申請專利範圍第28項所述之DLL電路，進一步包含： 一第一延遲單元，其配置用於接收該參考時脈及一 第一延遲控制信號，根據該第一延遲控制信號的控制而 延遲該芩考時脈，藉此輸出該上升時脈；以及 一第二延遲單元，其配置用於接收該參考時脈及一 第二延遲控制信號，根據/第二延遲控制信號的控制而 延遲該參考時脈，藉此輸出該下降時脈。 31·如申請專利範圍第3〇項所述之DLL電路，進一步包含· 一延遲模型化單元，其配置用於執行在一傳輪路徑 中延遲元件的延遲時間之模型化，施加該延遲時間到該 輸出時脈，並傳送該輸出時脈到一資料輸出緩衝器以產 生一回授時脈； 一第二相位比較單元，其配置用於接收該參考時脈 與該回授時脈，比較該參考時脈的相位與該回授時脈的 相位，藉此產生一第二相位比較信號；及 一延遲控制單元，其齡置用於接收該第一相位比較 k號與該弟二相位比較信號，並回應該第一相位比較作 號與該第二相位比較信號而產生該第一延遲控制信號 3〇 200832405 與該第二延遲控制信號。 32. —種控制一 DLL電路之方法，該方法包括： 偵測一上升時脈的一負荷比例與一下降時脈的一 負荷比例； 基於該負荷比例的偵測而輸出一負荷比例偵測信 號； 回應該負荷比例偵測信號而產生一修正控制信號； 回應該修正控制信號而-修2 —内部時脈的一負荷 比例；以及 基於該負荷比例的修正而輸出一參考時脈。 、 33. 如申請專利範圍第32項所述之方法，其中在該上升時 脈的一第一邊緣對準該下降時脈的一第一邊緣之後，該 負荷比例偵測信號的輸出包含執行一作業以比較該上 升時脈的一第二邊緣與該下降時脈的一第二邊緣，藉此 決定該上升時脈的負荷比例及該下降時脈的負荷比 例，並產生該負荷比例债測信號。. 34. 如申請專利範圍第32或33項所述之方法，其中該修正 控制信號之產生包含回應該負荷比例偵測信_號而執行 一相加或相減運算，以產生一多位元計數信號，藉此輸 出該多位元計數信號做為該修正控制信號。 35. 如申請專利範圍第34項所述之方法，其中該參考時脈 的輸出包含根據在該修正控制信號中高階信號的數目 與低階信號的數目而修正該内部時脈的負荷比例，藉此 輸出該參考時脈。 … ：31 200832405 36. 如申請專利範圍第32或33項所述之方法，其中該修正 控制信號之產生包含回應該負荷比例偵測信號而產生 該修正控制信號，且如果該修正控制信號的一邏輯值到 達一限制值時，即致能一混合致能信號。 37. 如申請專利範圍第36項所述之方法，其中該修正控制 信號的產生包括： 回應該負荷比例Y貞測信號而執行一相加或相減運 算以產生一多位元計數信號; . .. 根據該多位元計數信號是否到達該限制值以產生 該混合致能信號； 解碼該多位元計數信號；以及 輸出該多位元修正控制信號。 38. 如申請專利範圍第36項所述之方法，其中該參考時脈 的輸出包含根據該多位元修正控制信號中那一個位元 包括一高位準信號而修正該内部時脈的負荷比例，藉此 輸出該參考時脈。 39. 如申請專利範圍第36項所述之方法，進一步包含在該 參考時脈的輸出之後： 回應該混合致能信號混合該上升時脈的一相位與 該下降時脈的一相位以產生一輸出時脈。 40. 如申請專利範圍第39項所述之方法，其中該輸出時脈 的產生包含控制該作業以回應於一第一相位比較信號 而混合該上升時脈的相位與該下降時脈的相位。 41. 如申請專利範圍第40項所述之方法，其中該輸出時脈 32 200832405 的產生包括： 根據該混合致能信號是否被致能而選擇性地混合 該上升時脈的相位與該下降時脈的相位；及 回應該混合致能信號與該第一相位比較信號而驅 動該上升時脈或該下降時脈。 42. —種控制一 DLL電路之方法，該方法包括： 根據一上升時脈的一負荷比例與一下降時脈的一 負荷比例而修正一内部時脈的一負荷比例；. 基於該負荷比例的修正而輸出一參考時脈；以及 根據修正該内部時脈的負荷比例的作業是否受到: 限制而選擇性地混合該上升時脈與該下降時脈。 43·如申請專利範圍第42項所述之方法，進一步包含在該 參考時脈的輸出之前： 偵測該上升時脈的負荷比例與該下降時脈的負荷 比例； 基於該負荷比例的偵測而輸出一負荷比例偵測信 號；以及 回應該負荷比例偵測信號而產生一多位元修正信 號與一混合致能信號。' 44·如申請專利範圍第43項所述之方法，其中該參考時脈 的輸出包含根據在該多位元修正控制信號中高階信號 的數目與低階信號的數目而修正該内部時脈的負荷比 例，藉此輸出該參考時脈。 45·如申請專利範圍第43項所述之方法，其中該參考時脈 33 200832405 的輸出包含根據該多位元修正控制信號中那一個位元 包括一高位準信號而修正該内部時脈的負荷比例，藉此 輸出該參考時脈。 46. 如申請專利範圍第43項所述之方法，其中該上升時脈 與該下降時脈的混合包含根據該混合致能信號是否被 致能而決定該參考時脈的負荷比例是否修正完成，並回 應該第一相位比較信號控制該作業而混合該上升時脈 的相位與該下降時脈的相位，以產生一輸出時脈。 47. 如申請專利範圍第46項所述之方法，其中該上升時脈 與該下降時脈的混合包含： 根據該混合致能信號是否被致能而選擇性地混合 該上升時脈的相位與該下降時脈的相位；及 回應該混合致能信號與該第一相位比較信號而驅 動該上升時脈或該下降時脈。 48. 如申請專利範圍第43項所述之方法，其中在該上升時 脈的一第一邊緣對準該下降時脈的一第一邊緣之後，該 負荷比例偵測信號的輸出包含執行一作業以比較該上 升時脈的一第二邊緣與該下降時脈的一第二邊緣，藉此 決定該上升時脈的負荷比例及該下降時脈的負荷比 例，以產生該負荷比例债測信號。 49. 如申請專利範圍第43項所述之方法，其中該多位元修 正控制信號與該混合致能信號的產生包含根據包括在 該負荷比例偵測信號中的資訊而產生該多位元修正控 制信號，且如果該多位元修正控制信號到達一臨界值 34 200832405 時，即致能該混合致能信號。 50.如申請專利範圍第49項所述之方法，其中該多位元修 正控制信號與該混合致能信號的產生包含： 回應該負荷比例偵測信號而執行一相加或相減運 算以產生一多位元計數信號； 決定該多位元計數信號是否為最大值或最小值，藉 此產生該混合致能信號； . 解碼該多位元計數信號；以及 輸出該多位元修正控制信號。 51·如申請專利範圍第40或46項所述之方法，進一步包含: 比較該上升時脈的相位與該下降時脈的相位，並產 生該第一相位比較信號。 52. 如申請專利範圍第32或42項所述之方法，進一步包含： 緩衝化一外部時脈，藉此產生該内部時脈。 53. 如申請專利範圍第51項所述之方法， 回應一第一延遲控制信號而延遲該參考時脈，藉此 輸出該上升時脈；及 回應一第二延遲控制信號而延遲該參考時脈，藉此 輸出該下降時脈。 54. 如申請專利範圍第53項所述之方法，進一步包含： 執行在一傳輸路徑中延遲元件的延遲時間之模型 化，藉此該輸出時脈被傳送到一資料輸出緩衝器，藉此 延遲該輸出時脈以產生一回授時脈； 比較該參考時脈的相位與一回授時脈的相位，藉此 35 200832405 產生一第二相位比較信號；以及 回應該第一相位比較信號與該第二相位比較信號 而產生該第一延遲控制信號與該第二延遲控制信號。

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