TW200415853A - Frequency multiplier capable of adjusting duty cycle of a clock and method used therein - Google Patents

Frequency multiplier capable of adjusting duty cycle of a clock and method used therein Download PDF

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Description

200415853 五、發明說明（l) 相關申請之相互參照 本申請案主張對於在2003年2月4日於韓國智慧財產局 提出之編號為2003-6790之韓國專利申請案在美國法典 35章第119節（35 U.S.C· § 119)規範下的優先權，在此* 整揭露其内容以作為參考。 70 發明所屬之技術領域 供掷m關於一種倍頻器’特別是有關於-種能夠 頻器。 只千且凋正輸入叶脈#號工作周期之倍 先前技術 入時= 以：：：步半導體記憶元件所使用之輸 體記憶元件之元件择：f入時脈信號之頻率與同步半導 脈信號轉換成高頻時脈信^有關，所以最好能夠將低頻時 閉。：=:將22%遲電路以及互斥獅） 遲之時脈信號。互斤式脈4號延遲一段時間並且輸出所延 信號作為輪入來執一，（x〇r)閘利用時脈信號及延遲時脈 倍頻率之時脈信號=互斥或（x〇r)運算，並且輸出具有數 第1圖是用以說 有雙倍頻率之輪出 σ倍輸入時脈信號頻率以便產生具 參照第1圖'又脈信號之習知方法之時態圖。/、 在倍頻器之延遲電路（未顯示）將輪入時 12788pif.ptd mm 第7頁 200415853 五、發明說明（2) ' "~' 脈“號CLK延遲一預定時間並且輸出延遲時脈信號 後’倍頻器之互斥或（腫）閘（未顯示）將對於輸 號CLK及延遲時脈信號CLKD執行互斥或（x〇R)運算。這將產 生八頻率為輸入時脈彳§號CLK頻率兩倍之輸出時脈信號、 CLKX2。以此方式，倍頻器能夠用以倍增輸入 ^ ^ 之頻率達兩倍或更多。 脱ί Ϊ號工作周期是具有高操作速率（亦即與高頻時 脈=5虎同步操作）之同步半導體記憶元件之重要操作因素 之一。尤其，隨著雙資料率（DDR)半導體記憶元件之導 之精確工作周期已經變成此種半導體記憶元 1干之關鍵操作因素。 時脈κη示，因為藉由對於輸入時脈信號clk及延遲 cUm行互斥或（x〇r)運算來產生輸出時脈信號 KX2，所u輸出時脈信號CUX2 遲時脈信號CLKD。換…若葬：：：工作周期文制於延 信號cut，信號CLK周期之時間來產生延遲時脈 唬CLKD，則輪出時脈信號以^? 此，輸出時脈信作周期荨於50/°。因 CU與延遲時脈/^ 作周期取決於輸入時脈信號 、遊寺脈^旎CLKD之間的相位差。 發明内容 本發明之一 路所施加之時間 信號之倍頻器， ί: 3只知例提供一種能夠藉由控制延遲電 、來調整日寸脈信號工作周期以響應控制 調整具有數倍頻率之時脈信號之工作
200415853 五、發明說明（3) 周期。 ^發=之一較佳實施例也提供一種 周期以響應控有數倍頻率之時脈信號之工作 此呈此倍頻器接 收八有預疋頻率之第一時脈信號，並 =頻率二輸出第二時脈信號。上述』器 ΙΪ二 (_閘以及一控制電路。上述延遲電路 接收苐一時脈信號並且藉由延遲第一 時脈信號以達成預定蚌η Μ、麗,。虎來輸出延遲 第一時rrf 遲。上述互斥或（X0R)閘接收 i時時脈㈣，並對於第-時脈信號與延 破。上述控制電路偵測第一時脈信號 電路。上述控制信號控制在上“； 加至第 k脈信號之時間延遲。 佳實施例利用具有複數個對應於所偵測之相位 兀5唬之控制信號。上述控制電路包括：一相位偵則 (r〇Te detector)，此相位偵測器接收第一時脈#垆及 延遲時脈信號；並且輸出與所债測之第一 時脈信號之間的相位差有關之第一電壓及第二^
較器：此比較器接收第一電壓及第二電壓，並比較 I 2 =二電壓’且輸出具有根據比較結果 之邏輯信m一計數器，此計數器輪出與第 第9頁 12788pif.ptd 200415853 五、發明說明（4) 邏ΐίί制信號將增加或減少以響應上 。。上述相位偵測器之一較佳實施例包括.笛 :!電C第-時脈信號及延遲時脈：；電；= 輯狀態二=號=遲時脈信號：邏 置早兀，此單元維持第一 生早兀，一重 應重置信m;第二電麼控制單^:?堡於相同準位以響 且控二電壓之準位以響應重置信接收重置信號並 邏輯狀態且^ :時^ :施例第-時脈信號具有第- 控制單元將執=具有第二邏輯狀態，貝|丨第-電壓 延遲時脈信號且‘第口 2壓之準位。若第-時脈信號及 執行減少第—雷ί第:邏輯狀態，則第一電壓控制單元將 狀態，則第—電^ =位。若第一時脈信號具有第二邏輯 壓並且維持兩者二f制單元將執行重置第-電壓及第二電 灯陶者於相同準位。 號，常接！f述計數器所輸出之控制信 狀態之時間來& φ時脈仍號延遲相對應於控制信號邏輯 於延遲時脈信號。 連接在上^ ϊ ί Ϊ例，上述延遲電路可能包括複數群串列 其中每一反相電路輸入端與輸出端之間的反相電路群， 且每一反相電路路群包括複數個平行連接之反相電路，並 ' 群所施加之時間延遲受到控制以響應此些 12788pif.ptd 第10頁 200415853 五、發明說明"— ------- 之觸發’其中觸發至少-個反相電路”應上述 本發明之另一較佳實施例提供一種倍 接收第-時脈信號，並倍增第二個支此倍頻器 路將第-時脈信號延遲-段時間並且輪t2述延遲電 上，電路接收第一時脈信號及上 ί且iti第一時脈信號及上述延遲電路所產生之ΐ之 信號與上述延遲電路所產生之門=器偵測第一時脈 r㈣測結果之第-電壓以第並：輸 較結果之邏輯信號。上述計數器輸出n出根據比 且被上述延遲電路用以控制時間延遲：時脈^號同步 上述n位元數位控制信號每一位仏號。 計數器所輸出之數位信號/，狀^定上述 :或減少此數位信號值以響應上述比較器==輯: 高頻之第二時脈信號。上述倍‘方：勺：以倍增以產生較 信號並且藉由將第一時脈信^狃二=± .接收第一時脈 脈信號；接收第一時脈作梦^遲士 ^ Β寸間來輸出延遲時 ^虎及延遲時脈信號，並對於第 im 12788pif.ptd 2004158^)3
時脈信號及延遲昧脱 第二時脈信號以號執行互斥或（X0R)運算，且輸出 間的相位差，並且測第一時脈信號與延遲時脈信號之 號至一延遲電路。ΐ =所偵測之相位差相對應之控制信 路控制施加至第一二控：信號接著用以藉由上述延遲電 為了讓本間延遲。 明顯易懂，下文特舉ιίίΐ目的、特徵、和優點能更 詳細說明如下：、較佳貫轭例，並配合所附圖式，作 實施方式 現在將舉其較佳實施例’並參照所附圖式，予 杜 地說明。+同圖式中的相同參考數字表示相同元 仵0 第2圖疋根據本發明之一較佳實施例之一種能夠調整 時脈信號工作周期之倍頻器之方塊圖。如第2圖所示，倍 頻器200包括延遲電路21〇、互斥或（x〇R)元件22〇以及控制 電路23〇>。延遲電路21〇接收第一時脈信號CLK1並且產生延 遲時脈信號CLKD。延遲時脈信號CLKD相對於第一時脈信號 CLK1有一相位差。互斥或（x〇R)元件22〇接收第一時脈信號 CLK1及延遲時脈信號CLKD，並且輸出第二時脈信號[^^2。 第二時脈信號CLK2是藉由對於第一時脈信號CLK1與延遲時 脈信號CLKD執行互斥或（x〇r)運算而產生的。 控制電路230接收第一時脈信號CLK1與延遲時脈信號 CLKD ’並且輸出控制信號CTRL至延遲電路21 0。控制電路 230偵測第一時脈信號CLK1與延遲時脈信號“❿之間的相
12788pif.ptd 第12頁 200415853
:ί生ί = Γ貞測之結果輸出用以控制延遲電路21。 所產生之時間延遲之控制信號口礼。 數器f33制電相路相位僧測器231、比較器 : 才 '偵測态231接收第一時脈信號CLK1及延遲時 脈h號CLKD ’並债測上述传， 相 反映所偵測之相位差之且輸出用以 π丨左又弟電壓VI及第二電壓V2至比較器 2 3 2 ° ° 比較器232比較第一電壓V1與第二電壓V2，並且輸出 一個具有根據比較結果之預定邏輯狀態之邏 器233。若第一電壓V1盥箆一雷厭V9夕戸弓从篆田 T數
興弟一電壓V2之間的差異大於預定 ’，2，車父器2 3 2將輸出一個用以增加計數器2 3 3之輸出信 ，之信號。若第一電壓V1與第二電壓V2之間的差異小於預 疋值，則比較器2 3 2將輸出一個用以減少計數器2 3 3之輸出 信號之信號。 ^ ^计數器233接收比較器232所輸出之信號，並且輸出與 第一時脈信號CLK1同步之控制信號CTRL至延遲電路21〇。 控制信號CTRL是N位元數位信號並將增加或減少以響應比 較器232所輸出之信號。控制信號CTRL被接收作為延遲電 路21 0之輸入以便控制延遲電路2丨〇所施加之時間延遲。
根據本發明之一較佳實施例，控制信號CTRL控制延遲 電路210所產生之時間延遲，接著控制信-CTRL將對應於 所偵測之第一時脈信號“^與延遲時脈信號“以之間的相 位差。並且’互斥或（X〇R)元件220對於第一時脈信號CLK1 與延遲時脈信號CLKD執行互斥或（X0R)運算，以產生具有
200415853 五、發明說明（8) 數倍頻率及精確工作周期之第二時脈信號CLK2 第3圖是根據本發明在第一電壓V1及第二電壓V2之準 位隨著第一時脈信號CLK1及延遲時脈信號“⑽之定時而改 變之期間之時態圖。 如第3圖所示，有三個根據第一時脈信號CU1及延遲 時脈信號CLKD之定時變化之周期，亦即第一周期、第二周 期以及第三周期。於第一周期期間，第一電壓n增加，第 一時脈信號CLK1是高準位且延遲時脈信號CLKD是低準位。 於第一周期期間，第一電壓V1減少，第一時脈信號“ΚΙ及 延遲時脈信號CLKD兩者都是高準位。於第三周期期間，重 置第:電壓VI與第二電壓V2至相同準位，第一時脈信號 CLK1是低準位且延遲時脈信號CUD是高準位。 在第3圖所示之每一期間内相位偵測器231之操作將參 =4圖進一步予以說明，第4圖繪示第2圖之較佳倍頻器 所適用之相位價測器231之一較佳實施例。第4圖之相位偵 ::15 400包括第一電壓控制單元41〇、第二電壓控制單元 420、以及最好加上用以設定第一電壓n與第二電壓”至 相同準位之重置單元43〇。 第一電壓控制單元41〇接收第一時脈信號ακι及延遲 號CLKD，並且控制第一電㈣之準位以響應所接收 邏輯狀態。第一電壓控制單元41〇包括複數個邏 =電路41卜418、Ρ通道金屬氧化物半導體⑽ ΜΡ 通道金屬氧化物半導體（刚s)電晶細 置信號產生單元40。 12788pif.ptd 第14頁 200415853 五、發明說明（9) 功此有如反相電路之邏輯電路417(以下稱為反相電路 41 7)接收延遲時脈信號CLKD並且輸出反相的延遲時脈信號 CLKDB至邏輯電路41 1。邏輯電路41 }接收第一時脈信號 CLK1及反相的延遲時脈信號以1(1^，並對於所接收之信號 執行反及（NAND)運算，且輸出反及(^ —…運算結果至邏輯 電路41 5。邏輯電路412接收第一時脈信號CLK1及延遲時脈 信號CLKD，並對於所接收之信號執行及（AND)運算，且輪 出及（AND)運算結果至邏輯電路。 重置#號產生單元40包括功能有如反相電路之邏輯電 路41 8(以下稱為反相電路41 8)以及邏輯電路41 3。反相電 路418接收第一時脈信號clki並且輸出反相的第一時脈信 號CLK1B至邏輯電路413。邏輯電路413接收反相的第一時 脈仏號C L K1 B及延遲時脈信號c L K D，並對於所接收之信號 執行及（AND)運算，且輸出重置信號LD。 功能有如反相電路之邏輯電路41 6 (以下稱為反相電路 41 6)接收並倒置重置信號ld且輸出反相的重置信號LDB1至 邏輯電路415。邏輯電路415接收邏輯電路411之輸出及反 相電路416之反相重置信號LDB1，並對於所接收之信號執 行及（AND)運算’且輸出及（AND)運算之結果。邏輯電路 4 1 4接收邏輯電路4 12之輸出及重置信號LD，並對於所接收 之信號執行或（0R)運算，且輸出或（〇R)運算之結果。 P通道金屬氧化物半導體（PM0S)電晶體MP41具有一個 連接至邏輯電路4 1 5輸出端之閘極，一個連接至電源電壓 VDD之源極，以及一個連接至n通道金屬氧化物半導體
12788pif.ptd 第15頁 200415853 五、發明說明（ίο) -- (NM0S)電晶體MN43汲極之汲極。p通道金屬氧化物 (PM0S)電晶體MP41汲極與1^通道金屬氧化物半導體（題〇 電晶體MN43汲極之共同連接節點之電壓等於第一電壓。 N通道金屬氧化物半導體（NM0S)電晶體MN43具有一個連接 至邏輯電路414輸出端之閘極，以及一個連接至接地 VSS之源極。 第一電壓控制單元4 2 0接收重置信號l d並且控制第二 電壓V2之準位以響應重置信號^。第二電壓控制單元 包括複數個邏輯電路421、422及42 3、Ρ通道金屬氧化物半 導體（PM0S)電晶體ΜΡ42、以及N通道金屬氧化物半導體 (NM0S)電晶體ΜΝ45。 功能有如反相電路之邏輯電路423(以下稱為反相電路 423)接收並倒置重置信號ld且輸出反相的重置信號⑺“至 邏輯電路421。邏輯電路421接收反相的重置信號LDB2及電 源電壓VDD信號，並對於所接收之信號執行及（AND)運算， 且輸出及（AND)運算之結果。因為電源電壓VDD信號總是高 準位’所以邏輯電路4 2 1操作上有如反相電路4 2 3之反相重 置信號LDB2之緩衝器。 邏輯電路422接收重置信號LD及接地電壓VSS信號，並 對於所接收之信號執行或（0R)運算，且輸出或（〇R)運算之 結果。因為接地電壓VSS信號總是低準位，所以邏輯電路 4 2 2操作上有如重置信號l D之緩衝器。 P通道金屬氧化物半導體（PM0S)電晶體MP42具有一個 連接至邏輯電路421輸出端之閘極，一個連接至電源電壓
200415853 五、發明說明（11) VDD之源極，以及一個連接至N通道金屬氧化物半導體 (NM0S)電晶體MN45汲極之汲極。p通道金屬氧化物半導體 (PM0S)電晶體MP42汲極與n通道金屬氧化物半導體（關〇8) 電晶體MN45汲極之共同連锋節點之電壓等於第二電壓V2。 N通道金屬氧化物半導體（NM〇s)電晶體〇45具有一個連接 至邏輯電路422輸出端之閘極，以及一個連接至接地電 VSS之源極。 、如第4圖所示，重置單元430包括N通道金屬氧化物半 導體（NMOS)電晶體MN44，其具有一個接收重置信號LD之閘 極丄一個連接至第一電壓V1節點之汲極，以及一個連接至 f二電壓V2節點之源極。供應電荷給第一電壓V1之第一電 容，ci連接在第一電壓V1節點與接地電壓vss之間。供應 電荷給第二電壓V2之第二電容器C2連接至第二電壓”節點 與接地電壓vss。 ” 如第3圖及第4圖所示之相位偵測器4〇〇之操作將予以 ，細說明。於第一周期期間，當第一時脈信號CU1是高準 位且延遲時脈信號CLKD是低準位時，反相電路417以高準 出反相的延遲日守脈信號CLj^db至邏輯電路1，邏輯電 1輸出低準位信號至邏輯電路4 15，並且邏輯電路415 輸出低準位信號。 同樣地，於第一周期期間邏輯電路412輸出低準位信 ^紹重置信號產生單元40以低準位輸出重置信號LD，並1 邏輯電路414輸出低準位信號。 因為邏輯電路415及414都輸出低準位信號，所以p通 第17頁 12788pif.ptd 200415853 五、發明說明（12) 道金屬氧化物半導體（PM0S)電晶體MP41導通且N通道金屬 氧化物半導體（NM0S)電晶體MN43斷開。結果，啟動第一電 容器C1之充電，因而增加第一電壓V1。亦即，於第一周期 期間’第一電壓控制單元41〇執行增加第一電壓V1。然 而’因為重置信號LD是低準位，所以邏輯電路421輸出高 準位信號且邏輯電路4 2 2輸出低準位信號。結果，p通道金 屬氧化物半導體（PM0S)電晶體MP42及N通道金屬氧化物半 導體（NM0S)電晶體〇45都斷開。如此，第二電壓π之準位 保持固，，因而重置單元43〇保持無作用狀態。 〇 於第二周期期間，當第一時脈信號CLK1及延遲時脈信 號CLKD都是高準位時，反相電路417以低準位輸出反相的 延，時脈信號CLKDB至邏輯電路411，並且邏輯電路411輸 出咼準位信號至邏輯電路4丨5。 3樣地，於第二周期期間邏輯電路4 1 2輸出高準位信 、羅ΐ仏虎產生單兀40以低準位輸出重置信號11)。由 :雷m路416輸出高準位信號至邏輯電路W，並且邏 輯電路415輸出高準位信號。 電晶T ’、因為？通道金屬氧化物半導體（PM0S) MN:;導通，所：=通忠道金屬氧化物半導體⑽0S)電晶體 化容器C1所儲存之_ 道备屬乳化物+導體（NM〇s)電 ^ -電壓V1。亦即，於第二周期：：_二電:因，少第 410執行減少第一電壓V1。铁9 、一電壓控制單兀 位，所以第二電㈣之準位保而^因為重置信號LD是低準 ’、持相同，因而重置單元43〇
200415853 五、發明說明（13) 如同第一周期保持無作用狀態。 然而於第三周期期間，第一時脈信號以^是低準位且 延遲時脈彳5 ?虎CLKD是南準位’使得邏輯電路41；[輸出高準 位信號至邏輯電路41 5且邏輯電路4 1 2輸出低準位信號至邏 輯電路414。此外，因為重置信號!^是藉由對於反相的第 一時脈信號CLK1B與延遲時脈信號CLKD執行及（AND)運算所 產生的，所以重置信號LD是高準位。結果，邏輯電路415 輸出低準位信號，並且邏輯電路4丨4輸出高準位信號。 在這種情況下，因為P通道金屬氧化物半導體（pM〇s) 電晶體MP41及N通道金屬氧化物半導體（NM〇s)電晶體MN43 都導通，所以第一電容器(:丨同時經由p通道金屬氧化物半 導體（PM0S)電晶體MP41充電且經由N通道金屬氧化物半導 體（NMOS)電晶體MN43放電。結果，第一電壓V1大致上保持 固定。
此外因為重置彳§號[1)是高準位，所以邏輯電路421 2出低準位信號且邏輯電路422輸出高準位信號，因而觸 xP通道金屬氧化物半導體（PM〇s)電晶體M 氧化物半導體（NM0S)電晶體MN45兩者，並導致第= Cj，:寺：通道金屬氧化物半導體(PM〇S)電晶體MP42充 :且通道金屬氧化物半導體⑽〇s)電晶體龍45放 電。結果，第二電壓V2大致上保持固定。 一士上所述，s重置信號LD是高準位時，第一電壓控制 早元410及第二電遷控诰丨丨罝齐工 ^ ^ mv〇 ^ ^ ,控制早兀42〇將執行控制第一電壓vi及 第一謂2之準位。為了維持第一電壓νι及第二電壓V2在 200415853 五、發明說明（14) 一個大致上固定的準位，因此可設計其寬度以平衡第一 壓控制單元41 0之P通道金屬氧化物半導體（pM〇s)電晶體 MP41及N通道金屬氧化物半導體（NM〇s)電晶體腳43與第二 電壓控制單元420之P通道金屬氧化物半導體（pM〇幻電晶體 MP42及N通道金屬氧化物半導體（NM〇s)電晶體關45。 :當重置信號LD是高準位時，第一電壓VI及第二電壓V2 最好相同。如第4圖所示，相位偵測器4〇〇可能包括用以維 持第一電壓VI及第二電麼V2於相同準位之重置單元430。 參照第4圖，當觸發重置信號LD時，將導通N通道金屬氧化 物半導體（NM0S)電晶體MN44。結果，第一電壓V1及第二電 壓V 2將維持在大致上相同的準位。 如第3圖及第4圖所示，相位偵測器4〇〇·偵測第一時脈 信號CLK1與延遲時脈信號(^〇之間的相位差，並且根據所 债測之結果輸出第一電壓V1及第二電壓v 2。除此之外，相 位偵測器400之組態為在第一時脈信號CLK1單一周期期間 產生一重置信號LD，並且當重置信號!^是高準位時維持第 一電壓VI及第二電壓V2於相同準位。 第2圖所示之倍頻器2 〇 〇藉由利用相位偵測器4 〇 〇所輸 出之第一電壓VI及第二電壓V2控制延遲電路21〇所施加之 時間延遲來調整具有數倍頻率之時脈信號之工作周期。第 5圖繪示倍頻器200所適用之延遲電路21〇之第一較佳實施 例。延遲電路5〇〇包括反相電路群51〇，以及用以轉換反相 電路群510之輸出信號之反相電路52〇。延遲電路5〇〇可能 包括一或多群反相電路群，其中每一群將以類似於反相電 200415853
=，510所繪不之方式來組成。延遲電路5〇〇接收第一時脈 信號CLK1並且輸出延遲時脈信號以〇，延遲時脈信號以❿ 之時間延遲將改變以響應第2圖之計數器233所輸出位 元（在苐5圖中N是四）數位信號，亦即”匕3，，、，，b 2，，、，' b 1π以 及f’bOn。 反相電路群510包括複數個反相電路5U〜519。反相電 路511之輸入端連接至反相電路512、51：3、5H以及515之 輸入端，反相電路5 11之輸出端連接至反相電路512、 513、514、515之輸出端以及反相電路5 2〇之輸入端。 反相電路516倒置第2圖之計數器23 3所輸出之數位信 號之b3並且輸出所倒置之信號。同樣地，反相電路5丨7倒 置計數器2 3 3所輸出之數位信號之b 2，反相電路5 1 8倒置計 數器2 3 3所輸出之數位信號之b 1，以及反相電路51 9倒置計 數器233所輸出之數位信號之，其中每一反相電路輸出 所倒置之信號。 為了響應計數器233所輸出之b3將觸發反相電路515， 為了響應計數器233所輸出之b2將觸發反相電路514，為了 響應計數器233所輸出之bl將觸發反相電路513，為了響應 計數器233所輸出之b〇將觸發反相電路512。換言之，為了 響應計數器233所輸出之b〇、bl、b2以及b3將分別觸發反 相電路512、513、514以及515。 根據第2圖所示之相位偵測器2 3 1及比較器2 3 2所偵測 之相位資訊，計數器233將輸出由位元”b3”、，，b2”、”bl，， 以及’’ b0 π所構成之數位信號，此信號能夠控制延遲電路
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5 0 0所施加之時間延遲。 Γ 1 4 p, ^ r ,, 、遲右同時觸發反相電路512、513、 5 1 4以及5 1 5，則將更# # ° 而胳彻π、m + 迷地執行反相電路群51 〇之操作， 因而降低延遲時脈信號CLKD之時間延遲。 如第5圖所示，囡盔木 之位元是高準位時將觸Λ，計數器所輸出之數位信號 ,10 ^、△千佤呀將觸發反相電路515、514、513以及 口供’淮/以/上述計數器所輸出之數位信號之所有位元都 疋认’立日、上述時間延遲將最大。相反地，當上述計數器 所ί出 < 數位信號之所有位元料高準位時上述時間延遲 將最小。 n ”為了，對於根據從計數器233輸出之位元”b3"、，，b2”、 bl以及bO之邏輯狀態所施加至延遲時脈信號clkd之時 間延遲提供較線性之控制，因此可能調整反相電路5丨5、 514、513以及512之相對尺寸。因為反相電路515、514、 513以及+512是由金屬氧化物半導體（M〇s)電晶體所構成， 所以可藉由測定反相電路515、514、513以及512之每一個 所包括之金屬氧化物半導體（M〇s)電晶體之尺寸來控制反 相電路515、514、513以及512之效能。 第6圖是根據本發明之第5圖延遲電路5 〇〇所適用之反 相電路群510之一較佳實施例之電路圖。第6圖之反相電路 群610包括複數個N通道金屬氧化物半導體（NM〇s)電晶體 及P通道金屬氧化物半導體（PM0S)電晶體。p通道金屬氧化 物半導體（PM0S)電晶體MP61、MP62、MP63、MP64 以及MP69 之源極連接至電源電壓VDD，並且N通道金屬氧化物半導體 (NM0S)電晶體MN61、MN62、MN63、MN64 以及MN69 之源極連
12788pif.ptd 第22頁 200415853 五、發明說明（17) 接至接地電壓vss °p通道金屬氧化物半導體（PM〇s)電晶體 MP61、MP62、MP63、MP64以及MP69之閘極與N通道金屬氧 化物半導體（NM0S)電晶體MN61、MN62、MN63、MN64以及 MN69之閘極都連接至第一時脈信號“以。 P通道金屬氧化物半導體（PM0S)電晶體MP69之汲極連 接至N通道金屬氧化物半導體（NM〇s)電晶體〇69之汲極。 反相的延遲時脈信號CLKDB由P通道金屬氧化物半導體 (PM0S)電晶體MP69沒極與N通道金屬氧化物半導體（nm〇s) 電晶體MN69汲極之共同連接節點輸出。 N通道金屬氧化物半導體（NM0S)電晶體題65之閘極連 接至計數器233所輸出之，，b3"，N通道金屬氧化物半導體 (NM0S)電晶體MN66之閘極連接至計數器233所輸出之 nb2n，N通道金屬氧化物半導體（NM0S)電晶體〇67之閘極 連接至上述計數器所輸出之” bl "，以及N通道金屬氧化物 半導體（NM0S)電晶體MN68之閘極連接至”b0·'。 反相電路616倒置計數器233所輸出之” b3，，並且輸出反 相的n b3bn信號。同樣地，反相電路倒置計數器233所 輸出之n b2n並且輸出反相的” b2b，’信號，反相電路618倒置 計數器2 3 3所輸出之n b 1π並且輸出反相的” b 1 bπ信號，以及 反相電路619倒置計數器233所輸出之”b0"並且輸出反相的 nbOb”信號。 P通道金屬氧化物半導體（PM0S)電晶體MP65之閘極連 接至反相的b3b輸出。同樣地，p通道金屬氧化物半導體 (PM0S)電晶體MP66之閘極連接至反相的"Mb1，輸出，p通道
12788pif.ptd 第23頁 200415853 五、發明說明（18) 一—" 金屬氧化物半導體（pM〇S)電晶體MP67之閘極連接至反相的 ”blbn輸出，以及p通道金屬氧化物半導體（pM〇s)電晶體 MP68之閘極連接至反相的”b〇b"輸出。 P通道金屬氧化物半導體（PM0S)電晶體Mp65之源極連 接至p通道金屬氧化物半導體（PM0S)電晶體MP61之汲極。p 通道金屬氧化物半導體（PM0S)電晶體MP65之汲極連接至n 通道金屬氧化物半導體（NM0S)電晶體〇65之汲極。p通道 金屬氧化物半導體（PM0S)電晶體MP66之源極連接至p通道 金屬氧化物半導體（PM0S)電晶體MP62之汲極。p通道金f ，化物半導體（PM0S)電晶體MP66之汲極連接至N通道金屬 氧化物半V體（NM0S)電晶體MN66之沒極。P通道金屬氧化 物半導體（PM0S)電晶體MP67之源極連接至p通道金屬氧化 物半導體（PM0S)電晶體MP63之汲極。p通道金屬氧化物半 導體（PM0S)電晶體MP67之汲極連接至N通道金屬氧化物 導體（NM0S)電晶體MN67之汲極。p通道金屬氧化物半導體 (PM0S)電晶體MP68之源極連接至P通道金屬氧化物半導體 (PM0S)電晶體MP64之汲極。p通道金屬氧化物半導體 (PM0S)電晶體MP68之汲極連接至N通道金屬氧化物半 (NM0S)電晶體MN68之汲極。 反相電路群61 0之操作將參照第6圖予以更詳細地 明。 " 计數器2 3 3所輸出之數位信號位元” b 3 ”、" b 2"、，，匕工π 以及’’ bO”分別具有預定邏輯狀態。為了響應上述計數器所 輸出之位το之邏輯狀態，將導通或斷開p通道金屬氧化物
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半導體（PM0S)電晶體MP65、MP66、MP67以及MP68與N通道 金屬氧化物半導體（NM0S)電晶體MN65、MN66、MN67以及 MN68。一旦導通p通道金屬氧化物半導體（pM〇s)電晶體 MP65、MP66、MP67以及MP68與N通道金屬氧化物半導體 (NM0S)電晶體〇65、MN66、MN67以及MN68，將觸發連接至 這些電晶體之反相電路，導致減小的時間延遲。相反地， 若斷開p通道金屬氧化物半導體（PM0S)電晶體MP65、
MP66、MP67以及MP68與N通道金屬氧化物半導體（nm〇S)電 晶體MN65、MN66、MN67以及MN68，則連接至這些電晶體之 反相電路停止運作，導致增大的時間延遲。 例如’假設上述計數器所輸出之N位元數位信號具有 nb3’’=〇、”b2，’=l、”bl’’=〇 以及"b0，，=0 之邏輯狀態，則上述 计數器所輸出之N位元數位信號之反相信號具有” b3bn = 1、 nb2b’’=〇、”blb’’=l以及” bOb”=l之邏輯狀態。由此，上述 計數器所輸出之此特定結果將使得P通道金屬氧化物半導 體（PM0S)電晶體MP65、MP67以及MP68斷開且P通道金屬氧 化物半導體（PM〇s)電晶體MP66導通，並使得N通道金屬氧 化物半導體（NM0S)電晶體MN65、MN67以及MN68斷開且N通 道金屬氧化物半導體（NM〇s)電晶體MN66導通。
於本例中，P通道金屬氧化物半導體（PM〇s)電晶體 MP61、MP63以及MP64與N通道金屬氧化物半導體（關〇幻電 晶體MN61、MN63以及MN64都斷開，而且P通道金屬氧化物 半導體（PM0S)電晶體MP62及MP69與N通道金屬氧化物半導 體（NM0S)電晶體MN62及MN69功能有如反相電路並輸出反相
200415853 五、發明說明（20) 的延遲時脈信號CLKDB。 因為當nb2”是高準位時從反相電路群51〇輸入 輸出端之電流量增加，所以這時候的時間延 道金屬氧化物半導體（PM0S)電晶體MP69 通道金、曰p 2 物半導體（NM0S)電晶體關69操作時。換古之，第^ 遲電路5〇〇及其中所包含之反相電路群61°〇能 圖^ 之計數器233所輸出之數位信號位元之邏 康第= 遲電路500施加至第一時脈信號之時間延遲。以延 能夠根據上述計數器所輸出之數位信號位元"b3"、" 1,,’ 以及"ΜΓ之邏輯狀態來控制上述延遲 2時 間延遲。 ,化刀Π必矸
第7圖繪示根據本發明之第2圖倍頻㈣ 遲電路210之第二較佳實施例。對㈣第5 \T =;3ΓΛ之數延個遲串電路70包括：複數個串列連接之緩衝器 73卜738，複數個串列連接之緩衝器721、722以及 =;串列連接之緩衝器711及？12 ;緩衝器7()1 ;以及開關 、TG2、TG1、TGG。_個緩衝器是 電路之等效電路。 疋牧 祁 當上述計數器所輪屮夕丨丨^ TG3以短路緩衝器=面準位時，將導通開關 計數器233所輸出之"輪Λ^Λ衝器738之輸出端。當 路緩衝器m之輸入二==時：導通開严2以短 、、隹a # 々、洽文 响興緩衝态724之輸出端。當” bl"是高 j二時，將導，開關TG1以短路緩•器m之輸出端與缓衝 °之輸入端。虽b〇”是高準位時，將導通開關TG〇以短
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第26頁 200415853 五、發明說明（21) 路緩衝器701之輸入端與輸出端。 反相電路739、725、713以及702分別由讣3"、"52，，、 ’’blM以及nb0"信號產生反相的"b3b”、，，b2bn、nblbn以及 ’’ bObn信號。緩衝器71及72串列連接至緩衝器701。緩衝器 71輸出延遲時脈信號CLKD。 第7圖之延遲電路70以下列方式操作。當計數器233所 輸出之位元b 3π、’’ b 2n、n b 1π以及n b 0π是低準位時將斷開 開關TG3、TG2、TGI、TG0。假設緩衝器73卜738、 72卜724、711、712、701、71以及72施加相同的時間延遲 (例如D)至第一時脈信號clki ’則第一時脈信號以以與延 遲時脈信號CLKD之間的時間延遲等於 8D + 4D + 2D + 1D + 2D = 17D。相反地，當上述計數器所輸出之位 兀b3 、b2’’、”bl”以及nbOn是高準位時，將導通開 TG3、TG2、TG1、TG0。因此，第一時脈信號以以與延遲時 脈信號CLKD之間的時間延遲等於2D。由此可知，上 延遲將隨著計數器233所輸出之位元”b3”、”b2„ J:b〇二之邏輯狀態變化而變動。ι然已經揭露兩 以 較佳貫施例，特別是如第5圖與第6圖所 的 以及如第7圖所示之延遲電路70，但3是所二延遲電路5〇〇 能夠選擇或設計其他適合的延遲電路組熊可。无、S此技藝者 如上所述，上述倍頻器及其相關 = — 遲電路所施加之時間延遲來調整具有“ ：3由控制延 之工作周期以響應控制信號。 筑仏頻率之時脈信號 此外，第一電壓與第二電壓之間 J的電壓差將隨著第一 第27頁
1·^ 12788pif.ptd 200415853 五、發明說明（22) 時=號，延遲時脈信號之間的相位差而 延f疋根據所偵測之第-電壓與第二電壓之間的電 化來控制的。並且，因為在第一時脈信號之 產生一個維持第一電壓二電壓於相㈤準會 信號，所以不需要額外的重置信號。 室置 雖然本發明已經以其較佳實施例揭露如上，然复、、 用以限定本發明，任何熟習此技藝者，在不脫離^ ^並非 精神的情況下，當可作些許之更動，因此本發明^明之 護範圍當視後附之申請專利範圍所界定者為準。之權利保 ❿
12788pif.ptd 第28頁 200415853 圖式簡單說明 偵測器之一較 之延遲電路之第一較
之時圖圖。疋用以説明加倍輪入時脈信號頻率之習知方法 第2圖是根墟太發明 時脈信號工作周期之_ ^ 較佳實施例之一種能夠調整 签3 4 頻15之方塊圖。 弟3圖疋根據本發明一 二電壓之準位隨荖钤入@ π j乂佳只鈿例在第一電壓及第 改變之期間之時態^。 ^號及延遲時脈信號之定時而 佳實施例 第4圖緣示第2圖之倍頻器所 你.你丨。 、用之相位 佳實二圖緣示第2圖之倍頻器所包括 佳實施例之電路圖 第7圖繪示第2圖之倍 佳實施例。 圖式標記說明 ϊ6:之是f電路所適用之反相電路群之-較 頻器所適用之延遲電路之第 40 重置彳S 5虎產生單元 70 延遲電路 71 缓衝器 72 缓衝器 200 倍頻器 210 延遲電路 220 互斥或（X0R)元件 230 控制電路 200415853 圖式簡單說明 231 相位偵測器 232 比較器 233 計數器 400 相位偵測器 410 第一電壓控制單元 411 邏輯電路（反及閘） 412 邏輯電路（及閘） 413 邏輯電路（及閘） 414 邏輯電路（或閘） 415 邏輯電路（及閘） 416 邏輯電路（反相電路） 417 邏輯電路（反相電路） 418 邏輯電路（反相電路） 420 第二電壓控制單元 421 邏輯電路（及閘） 422 邏輯電路（或閘） 423 邏輯電路（反相電路） 430 重置單元 500 延遲電路 510 反相電路群 511 反相電路 512 反相電路 513 反相電路 514 反相電路
12788pif.ptd 第30頁 200415853 圖式簡單說明 515 反相電路 516 反相電路 517 反相電路 518 反相電路 519 反相電路 520 反相電路 610 反相電路群 616 反相電路 617 反相電路 618 反相電路 619 反相電路 701 緩衝器 702 反相電路 711 緩衝器 712 緩衝器 713 反相電路 721 緩衝器 722 緩衝器 723 緩衝器 724 缓衝器 725 反相電路 731 緩衝器 732 緩衝器 733 緩衝器
12788pif.ptd 第31頁 200415853 圖式簡單說明 734 735 736 737 738 739 Cl C2 MN43 MN44 MN45 MN61 MN62 MN63 MN64 MN65 MN66 MN67 MN68 MN69 MP41 MP42 MP61 MP62 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 氧化物 緩衝器 緩衝器 缓衝器 緩衝器 缓衝器 反相電路 第一電容器 第二電容器 N通道金屬 N通道金屬 N通道金屬 N通道金屬 N通道金屬 N通道金屬 N通道金屬 N通道金屬 1^通道金屬 N通道金屬 N通道金屬 N通道金屬 p通道金屬 !>通道金屬 p通道金屬 p通道金屬 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（NM0S) 半導體（PM0S) 半導體（PM0S) 半導體（PM0S) 半導體（PM0S) 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體 電晶體
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圖式簡單說明 通道金屬氡化物半導體（PM0S)電晶體 MP63 P通道金屬氧化物半導體（PM0S)電晶體 MP64 ^通道金屬氡化物半導體（PM0S)電晶體 HI ?通道金屬氧化物半導體（PM0S)電晶體 MP67 P通道金屬軋化物半導體（PM0S)電晶體 MP68 P通道金屬氧化物半導體（PM0S)電晶體 MP69 P通道金屬氧化物半導體（PM0S)電晶體 TG0 開關 TG1 開關 TG2 開關 TG3 開關
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Claims (1)

  1. 200415853
    i · 一種倍頻器，該倍頻器包括： 一延遲電路，該延遲電路接收一個具有一第一頻率之 第一時脈信號並且輸出一延遲時脈信號，該延遲電路藉由 施加一時間延遲至該第一時脈信號來產生該延遲時脈^ 號； ° ▲ 口一互斥或（X0R)閘，該互斥或（x〇R)閘接收該第一時脈 #唬及該延遲時脈信號，並對於該第一時脈信號與該延遲 時脈信號執行一互斥或（X0R)運算，且輸出一第二時1脈 號；以及 " 一控制電路，該控制電路偵測該第一時脈信號與該延 遲時脈信號之間的一相位差，並且輸出一個與所偵測之該 相位差相對應之控制信號至該延遲電路， 、 以 其中該控制信號控制該延遲電路施加至該第一時脈信 號之該時間延遲之一期間。 " 2. 如申請專利範圍第1項所述之倍頻器，其中： 該控制信號包括複數個對應於所偵測之該相位差之位 元信號’每一該位元信號具有一邏輯狀態。 3. 如申請專利範圍第1項所述之倍頻器，其中該控制 電路包括： & 一相位偵測器，該相位偵測器接收該第一時脈信號及 該延遲時脈信號，並且輸出一第一電壓及一第二電壓，該 第一電壓及該第二電壓對應於所偵測之該第一時脈信號與 該延遲時脈信號之間的該相位差； 、 一比較器，該比較器比較該第一電壓與該第二電壓，
    200415853 六、申請專利範圍 並產生一比較結果且輸出一個具有對應於該比較結果之一 預定邏輯狀態之邏輯信號；以及 一計數器，該計數器輪出與該第一時脈信號同步之該 控制信號， 其中該些複數個位元信號之邏輯狀態對應於該比較器 所輸出之該邏輯信號。 4 ·如申請專利範圍第3項所述之倍頻器，其中該相位 偵測器包括：
    一第一電壓控制單元， 一時脈信號及該延遲時脈信 該第一時脈信號及該延遲時 個利用該第一時脈信號及該 號之重置信號產生單元； 該第一電壓控制單元接收該第 號，並控制該第一電壓以響應 脈信號之邏輯狀態，且包括一 延遲時脈信號來產生一重置信 -一’ 5亥重置單元將該第-電壓及該第二電歷 δ又疋在重置電壓準位以響應該重置信號；以及 一第二電壓控制單亓 方哲-晉俨铐*曰伙在丨兮哲 5亥苐一電壓控制單元接收該重 置仏唬並且控制该第二電壓以響應該重置信號。 5 ·如申請專利範圍第4頊所奸、+ ^ 若該第-時脈信二有第4之二頻Λ，其中^
    信號具有一第二邏輯狀 怎且該延遲時邮 第一電壓； 、！忒苐一電壓控制單元增加H 若該第一 狀態，則該第 若該第一 時脈信號及該延 一電壓控制單元 時脈信號具有該 遲時脈信號具有 減少該第一電壓 第二邏輯狀態， 該第一邏輯 :以及 則該第一電
    200415853 六、申請專利範圍 壓控制單元及該第二電壓控制單元將該第一電壓及該第二 電壓設定為該重置電壓。 6 ·如申請專利範圍第1項所述之倍頻器，其中： 該控制信號包括複數個位元信號’每一該位元信號具 有一邏輯狀態，以及 該延遲電路施加至該第一時脈信號之該時間延遲之該 期間對應於該些位元信號之邏輯狀態。 7 ·如申請專利範圍第6項所述之倍頻器，其中： 該延遲電路包括複數群反相電路群，該些反相電路群 串列連接在該延遲電路之一輸入端與一輸出端之間，以及 母一該反相電路群包括複數個平行連接之反相電路， 每一該反相電路群所施加之一增量時間延遲受到控制以響 應該些反相電路之觸發，其中觸發至少一個反相電路以響 應該控制信號’並且該些反相電路群所施加之該些增量時 間延遲決定該延遲電路所施加之該時間延遲。 8 ·如申請專利範圍第1項所述之倍頻器，其中·· 該第一時脈信號具有一第二頻率，該第二頻率是該第 9· 一種倍頻器，該倍頻器包括： 加
    二ΐί、!路，該延遲電路接收—第-時脈信號，並施 ?:i ί至該第一時脈信號且輪出-延遲時脈信號； ^味路，該邏輯電路接收該第一時脈信號及該延 日& + —0 β ί Μ第一 ％脈k號及該延遲時脈信號， 且輸出 第一時脈^號；
    200415853
    六、申請專利範圍 一相位偵測器，該相位偵測器偵測該第一時脈 該延遲時脈信號之間的一相位差，並輸出一第一電壓及二 第二電壓，其中該第一電壓對應於所偵測之該相位 第二電壓是一個參考電壓； 該 一比較器，該比較器比較該第一電壓與該第二電壓r 產生一比較結果，並且輸出一個對應於該比較蛀:以 信號；以及 、口木灸邏輯 计數器，該計數器輸出一數位信號至該延遲電 該數位信號包括具有與該邏輯信號相對應之 ’ 位元， 、科狀態之Ν 其中該數位信號與該第一時脈信號同步，以及 該延遲電路所施加之該時間延遲對應於該數位 1 0.如申請專利範圍第9項所述之倍頻器，其中·〜 在該第一時脈信號之一第一周期期間該第二電壓増 少；=第一時脈信號之一第二周期期間該第一電壓減 之樂=!::脈信號之一第三周期期間設定該第-電壓 之準位為大約等於該第二電壓。 月專利範圍第10項所述之倍頻器，其中： 束於該延遲時脈信號之一上升邊緣； 升邊緣且、 該第 束於該第 :周士期開始於該延遲時脈信號之該上升邊緣且結 一日守脈信號之一下降邊緣；以及
    12788pif.ptd
    ZUU^1D6^J ZUU^1D6^J
    六、申請專利範圍 該第二周期開始於該第一 束於該延遲時脈^ >第時脈^ 5虎之該下降邊铥0 β 咬吁脈、唬之一下降邊緣。 瓊緣且結 •如申請專利範圍第q 該計數写# Z 所述之倍頻器，其中. 變該數位信號之㈣位元當中至少=;值是藉由改 調整以響應該邏輯信號。 之邏輯狀態來 1 3 ·如申請專利範圍第9項 該第一時腑 ^ 故用益，其中： ^ 呷脈4唬具有一第一頻率；以及 ^第—時脈信號具有一第二頻率，該第二 一頻率的兩倍。 頸率疋該第 1 4 · 一種倍頻方法，該倍頻方法包括： (a)接收一第一時脈信號並且施加一時間延 一 ^脈化號以產生一延遲時脈信號； 、（b)對於該第一時脈信號及該延遲時脈信號執行一互 斥或（XOR)運算以產生一第二時脈信號； (c) 债測該第一時脈信號與該延遲時脈信號之間的一 相位差’並且產生一個與所偵測之該相位差相對應之數位 控制信號；以及 (d) 利用該數位控制信號來設定施加至該第一時脈信 號之該時間延遲之一期間。 1 5 ·如申請專利範圍第1 4項所述之倍頻方法，其中接 收該第一時脈信號並且施加該時間延遲至該第一時脈信號 以產生該延遲時脈信號包括： 接收該數位控制信號；以及
    12788pif.ptd 第38頁 200415853 六、申請專利範圍 根據該數位控制信號之一邏輯狀態設定該時間延遲之 一期間。 1 6.如申請專利範圍第1 4項所述之倍頻方法’其中偵 測該第一時脈信號與該延遲時脈信號之間的該相位差，並 且產生與所偵測之該相位差相對應之該數位控制信號包 括： (c 1 )接收該第一時脈信號及該延遲時脈信號； (c 2 )產生與所偵測之該相位差相對應之一第一電壓及 一第二電壓； (c3 )比較該第一電壓與該第二電壓以產生一電壓比較 結果 ； (c4 )產生一個具有對應於該電壓比較結果之一預定邏 輯狀態之邏輯信號； (c5)設定該數位控制信號之該邏輯狀態以對應於該邏 輯信號；以及 (c6)輸出與該第一時脈信號同步之該數位控制信號。 —17.如申請專利範圍第16項所述之倍頻方法，其中設 =該數位控制信號之該邏輯狀態以對應於該邏輯信號包 2 5 i)增量或減量該數位控制信號之一響應該 輯^號。 生盘=·福如0|申請專利範圍第16項所述之倍頻方法，其中產 包括所偵測之該相位差相對應之該第一電壓及該第二電壓
    200415853 六、申請專利範圍 a 當該第一時脈信號具有一第^邏輯狀f且該延遲時脈 信號具有一第二邏輯狀態時增加該第一電壓；以及 當該第一時脈信號具有該第/邏輯狀態且該延遲時脈 信號具有該第一邏輯狀態時減少該第一電壓。 1 9 ·如申請專利範圍第1 8項所述之倍頻方法，其中產 生與所偵測之該相位差相對應之該第一電壓及該第二電壓 包括： 當該第一時脈信號具有該第二邏輯狀態時將該第一電 壓及該第二電壓設定在一重置電壓值。 2 0 ·如申請專利範圍第1 4項所述之倍頻方法，其中： (a )接收該第一時脈信號並且施加該時間延遲至該第 一時脈信號以產生該延遲時脈信號之步驟包括 輸入該第一時脈信號至一延遲電路並且由該延遲電路 輸出該延遲時脈信號； (b )對於該第一時脈信號及該延遲時脈信號執行該互 斥或（X0R)運算以產生該第二時脈信號之步驟包括 輸入該第一時脈信號及該延遲時脈信號至一互斥或 (X0R)電路並且由該互斥或（x〇R)電路輸出該第二時脈信 號，
    (c)摘測該第一時脈信號與該延遲時脈信號之間的群 之與所偵測之該相位差相對應之該數位 制# 5虎之步驟包括 輸入遠第一時脈信號及該延遲 器並且由該相位偵測琴輸出一第遲：脈化唬至-相位读 翰出苐一電壓及一第二電壓，
    12788pif.ptd 第40頁 200415853
    六、申請專利範圍 於—比較器内讀出該第一電壓及該第二電壓並且由該 比較器輸出一邏輯信號， 輸入該第一時脈信號及該邏輯信號至一計數器並且由 該計數器輸出一數位控制信號；以及 (d )利用該數位控制信號來設定施加至該第一時脈馆 號之該時間延遲之該期間之步驟包括 利用該數位控制信號所包括之該些N位元之邏輯狀態 來觸發複數個反相電路當中至少一個，其中施加至該第〆
    12788pif.ptd 第41頁
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