TW200307824A - Thin film transistor array panel - Google Patents

Description

200307824 玖、發明說明 【發明所屬之技術領域] 本發明係關於一薄膜電晶體陣列基板，明確言之，係 關於包含一呈扇形散開區域之一薄膜電晶體陣列基板，其 中該區域係以一連接部加以提供’其中該連接部係連接訊 號線至襯墊並設置於顯示器區域與襯墊區域間。

【先前技術】 一般來說，用於液晶顯示器（LCD)或場致發光（EL)顯示 器之一薄膜電晶體（TFT)陣列基板係以不同方式作為驅動各 自像素之電路板。TFT P車列基板係包含—掃描訊號線路或 傳送掃描訊號之一閘線路、一影像訊號線路或傳送影像訊 號之一資料線路、連接至閘線路與資料線路之tft、連接 至TFT之像素電極、覆蓋閘線路以絕緣之閘絕緣層、及覆 蓋TFT與資料線路以絕緣之鈍化層。TFT係包含閘線路之 一部份之一閘電極、形成一通路之一半導體層、資料線路

之部分之源極與汲極、一閘絕緣層、及一鈍化層。TFT ^ 為自資料線路傳送影像訊號至像素電極之一轉換元件，j 回應閘線路之掃描訊號。 複數個驅動積體電路（IC)係連接至TFT陣列基板以施 加驅動亂號至閘線與資料線。驅動1C係經襯墊連接至閘線 或資料線’並叢集於一較窄區域上以連接至驅動1C。相反 地’閘線或資料線間於顯示器區域上之距離係以像素之尺 寸決定，以具有大於襯墊間距離之值。因此，一扇形散開 4 200307824 間之矩 4異， 係弓丨起 區域係提供於襯墊區域與顯示器區域間，其訊號線 離係逐漸增加。扇形散開區域係導致訊號線間長度之 因此引起訊號線間不同的RC延遲。RC延遲之差異 影像訊號之差異因而導致影像品質下降。 内容 本發明係縮減薄膜電晶體陣列基板之訊號線間 pi

延遲差異。一導體係具有一可變寬度，該寬度係 L 1导體偽 訊號線重疊長度之不同而變化。 /、 根據本發明之一實施例，一薄膜電晶體陣列基板> 含··複數個閘線，其形成於絕緣基板上，每一閘線包2包 接至-外部裝置之一襯墊；魏個資料線，I與I::: 並絕緣，每一資料線包含連接至一外部裝置之一襯墊父 -導體與閘線及資料線其中之一重疊；其中當 ： 資料線之長度增加日寺，資料線或閘線與導體之寬度：聂或 距離係縮減。 A I之 每-資料線較佳地包含一襯墊部分，該襯墊部 含襯塾、帛示器部分、及連接顯示器部分與襯塾部：；： 扇形散開部分’而當資料線之扇形散開部分長度增： 資料線之扇形散開部分寬度係增力。。導體係較 一 用電極電壓。薄膜電晶體障列基板較佳更包含置於二 與資料線相交界定之-像素區域上之—像素電極，、发^ 體係包含f質相同於像素電極之層與材料。 導體係與閑線重叠，其中導體係包含實質相同 5 200307824 線之層與材料。導體係包含與閘線重疊之一第一傳導部分 及與資料線重疊之一第二傳導部 >，第一傳導部分包含實 質相同於=貝料線之層與材料，而第二傳導部分包含實質相 同於閘線之層與材料。導體可漂浮。 根據本發明之另一實施例，一薄膜電晶體陣列基板係 包3 · —絕緣基板；複數個閘線，形成於絕緣基板上，每 一閘線包含連接至一外部裝置之一襯墊；一閘絕緣層，形 成於閘線上；複數個資料線，形成於閘絕緣層上並與閘線 相交，每一資料線包含連接至一外部裝置之一襯墊；一鈍 化層，形成於資料線上；及一導體，經閘絕緣層與鈍化層 至少一者與閘線與資料線至少一者重疊。 當間線或資料線之長度增加時，閘線或資料線與導體

之寬度重疊之長度係較佳地縮減。較佳是，閘線彼此間之RC 延遲係實質地相同，而資料線彼此間之RC延遲也係實質地 相同。 【實施方式】 本發明現將參考後附之圖式更完整地描述並顯示本發 明較佳之實施例。然而，本發明係可以多種不同形式實施 而不侷限於此所說明之實施例。 在圖式中，為求清晰明瞭起見， 之厚度。從頭至尾相同的元件都係以相 了瞭解的是當一元件諸如一層、區域 4牛 之上」時，其可直接地位於其他 特別誇大了區域與層 同的元件符號表示。 或基板係位於另一元 元件之上或還可夾雜 6 200307824 其他7G件於其中。相較地，當一元件與另一元件之相對位 置為「直接地位於其上」，即無夾雜其他元件於其中之情 形存在。 根據本發明之實施例用於液晶顯示器（LCD)之基板現將 參考後附之圖示詳加描述，以使熟習此技藝者可輕易實施。 根據本發明之實施例之TFT陣列基板係將參考第i圖 描述，其係說明根據本發明之實施例包含一 TFT陣列基板 之一 LCD 〇 根據本發明之實施例包含一 TFT陣列基板之一 LCD係 包含彼此相對立之一 TFT陣列基板i與一彩色濾光片陣列 基板2及介於TFT陣列基板i與彩色濾光片陣列基板2間 之一液晶層（未顯示）。 彩色據光片陣列基板2係具有複數個紅色、綠色與藍 色彩色濾、光片（未顯示）、界定複數個像素區域之一黑色基 座、及一共用電極（未顯示）。 根據本發明之一實施例之TFT陣列基板1係包含複數 個閑線121 ’於一橫·向方向上延伸並傳送掃描訊號；複數個 資料線171，與閘線121相交以界定複數個像素區域並傳送 影像訊號；複數個像素電極（未顯示），置於像素區域上，該 像素區域係設於一基座中並以可透傳導材料（諸如銦錫氧化 物（ιτο)與銦鋅氧化物（IZ0))或反射性傳導材料製成；及複 數個TFT(未顯示），置於閘線121與資料線171之相交處並 連接至閘線121與資料線m，以控制影像訊號回應掃描訊 號而施加至像素電極。 200307824 同時，TFT陣列基板1係包含顯示影像之一顯示器區 域D、複數個墊區域及複數個置於顯示器區域與墊區域間之 扇形散開區域GF與DF。顯示器區域D係包含以訊號線12 1 與171之相交處界定之像素區域。每一襯墊區域係具有自 一外部裝置傳送掃描訊號於閘線丨2 1之複數個閘墊（未顯 示）’或自一外部裝置傳送影像訊號於資料線m之複數個 資料塾（未顯示）。每一扇形散開區域係提供連接訊號線121 與171至叢集襯墊。 雖然本實施例之彩色濾光片、黑色基座及共用電極係 提供於彩色濾光片陣列基板2上，但它們係可提供於TFT 陣列基板1上。 概塾區域係連接至複數個閘驅動積體電路（IC)42〇與以 外引角接合（OLB)之複數個資料驅動ic 430。複數個導體 93係提供於扇形散開區域GF與DF並與閘線12}或資料線 171重豐。導體93係連接至一共用電極電壓，以降低扇形 散開區域GF與DF上之訊號線121與m間之長度差異所 導致之RC延遲。或者，導體93係可為漂浮狀態。每一導 體93之寬度隨訊號線121與m之長度而改變，如當訊號 線m與m重疊導體93之長度縮減時，寬度係增加。 根據本發明實施例之TFT陣列基板之扇形散開區域係 將於下詳加描述。 實施例係說明一示範的玻璃覆晶封裝（C()g)型式 LCD，其中閘驅動IC42〇與資料驅動1(：43〇係直接以〇lb 設置於TFT陣列基板i上。或者，驅動IC㈣與43〇係 200307824 可設置於一分開基板或薄膜上（如捲帶式封裝（TCP)型 式）。 第2圖為本發明之第一實施例於TFT陣列基板之扇形 散開區域中之訊號線佈線圖。 根據本發明之第一實施例之TFT陣列基板之訊號線121 與171之寬度係彼此相同且訊號線m與ι71與導體93重 疊。每一導體93之寬度與訊號線m與m之最短者重疊 時係為最大，而當訊號線12Γ與171與導體93重疊之長度 增加時，談寬度係縮減。當訊號線群L1_Ln於扇形散開區 域上連接至一 IC係為對稱性排列，導體93之寬度於中心 處係為最寬，當其行徑至末端時，寬度係變窄。 導體93係包含相同於像素電極以可透光之傳導材料製 成之層。或者，導體93係較佳以鋁合金製成。導體93係 1¾相同於祝號線121或171之層。與閘線121重疊之 V體93係較佳地包含相同於資料線丨7 i之層，如相同於資 料線171之製成材料，與資料線17丨重疊之導體93係較佳 地包含相同於閘線121之層，如相同於閘線121之製成材 料。 導體93係經1C之類比插銷連接至共用電壓。 導體93與訊號線間之電容係補償訊號線間電阻與電容 之差異。 ^ ^第3圖為本發明之第二實施例於TFT陣列基板之扇形 散開區域中之訊號線121、171佈線圖 與訊號線121與171重疊之複數個導體93係根據本發 200307824 明之第二實施例提供於一 TFT陣列基板1上。如同第一實 施例，每一導體93之寬度與訊號線121與171之最短者重 疊時係為最大，而當訊號線121與171與導體93重疊之長 度增加時，該寬度係縮減。此外，當訊號線群L1 -Ln於扇 形散開區域上連接至一 1C係如同第一實施例為對稱性排 列。 不同的是，訊號線1 2 1與1 7 1之寬度與其長度成比例 增加。其寬度之增加與長度成比例係指訊號線12 1與1 7 1 之電阻相同。舉例而言，包含扇形散開區域上一長的部分 之高電阻訊號線，係藉由此組態加以補償。根據此實施例， 於具有連接至一 1C之訊號線L1與Ln之對稱排列之扇形散 開區域内’當訊號線向中央移動，其寬度係縮減，當其向 末端移動，其寬度係增加。 RC延遲係藉由提供導體93以補償電容之差異，並藉 由與長度等比例放寬訊號線1 2 1與1 7 1 ,以補償電阻間之差 異而轉變為更均一。 僅Λ號線之寬度改變而無導體之提供係可補償rc延 遲。然而’寬度橫向變化係因實際製程而受限制，諸如因 曝光之解析度而產生訊號線間距離之限制、因蝕刻錯誤而 產生訊號線寬度之限制、及切除製程之邊界考量以切除基 板分開成為複數個LCD之蜂槽結構。因此，僅訊號線寬度 之改變而無導體係無法完全補償訊號線間RC延遲之差異。

第4圖為本發明之第一與第二實施例於TFT陣列基板 之扇形散開區域上之訊號線之RC延遲，相較於傳統TFT 10 200307824 陣列基板之RC延遲之說明圖式。第四圖之橫座標係指連結 至一 1C之訊號線之位置。舉例而言，L1與Ln分別係指最 左邊與最右邊之訊號線。 第4圖所示之最低曲線1 〇表示傳統TFT陣列基板之訊 號線之RC延遲，其RC延遲無任何補償。中間曲線20係 表示根據第一實施例具有導體93之TFT陣列基板之訊號線 之RC延遲。最高曲線30，其幾乎為一直線，係表示根據 第二實施例具有導體93之TFT陣列基板，其具有不同寬度 之訊號線之RC延遲。 第4圖係建議導體93之提供與訊號線寬度之改變係形 成RC延遲之均一化。 第5圖為本發明之第三實施例於TFT陣列基板之扇形 散開區域中之訊號線1 2 1、1 7 1佈線圖。 根據第三實施例，扇形散開區域上連接至一 1C 420、430 之訊號線121與171的排列係為非對稱。然而，導體93之 寬度隨與導體93重疊之訊號線121與171之長度增加而縮 減這樣的規則，同樣適用第一實施例與本實施例。在此規 則下，導體93係具有於扇形散開區域上隨訊號線121與171 之排列而變化之各式形狀。 第6圖為本發明之第四實施例於TFT陣列基板之扇形 散開區域中之訊號線1 2 1、1 7 1佈線圖。 根據第四實施例，扇形散開區域上連接至一 1C 420、430 之訊號線121與171的排列係為非對稱。然而，導體93之 寬度隨與導體93重疊之訊號線121與171之長度增加而縮 11 200307824 減，且訊號線12 1與1 7 1之寬度隨著其長度成比例地增加 這樣的規則’同樣適用第二實施例與本 實施例。在此規 則下’導體93係具有於扇形散開區域上隨訊號線12丨與1 7 i 之排列而變化之各式形狀。 第7A圖為傳統TFT陣列基板之扇形散開區域上，訊號 線之RC延遲之說明圖式；第7B圖為本發明之第三實施例 於TFT陣列基板之扇形散開區域上，訊號線之rc延遲之 說明圖式；第7C圖為本發明之第四實施例於TFT陣列基板 之扇形散開區域上，訊號線之RC延遲之說明圖式。 如第7A圖所示，因RC延遲内之不延續係於螢幕上呈 現/不連續線，故RC延遲極端的變化造成影像品質惡化。 如第7B圖與第7C圖所示，提供導體93及訊號線之線寬 變化玎使RC延遲均一化，因此可預防影像品質惡化。 第8圖為本發明之第五實施例於TFT陣列基板之閘扇 形散開區域上，訊號線之橫截面圖。 複數個閘線12 1係形成於絕緣基板11 〇上，而一閘絕 緣層140係形成於閘線121上。相同於資料線（未顯示）材料 製成之一導體93係形成於閘絕緣層140上，而一純化層18〇 係形成於導體93上。複數個像素電極（未顯示）係形成於鈍 化層180上。 第9圖為本發明之第六實施例於TFT陣列基板之閘扇 形散開區域上，訊號線之橫戴面圖。 不同於第五實施例，相同於像素電極（未顯示）材料製成 導體93係形成於閘絕緣層180上。 12 200307824 第1 〇圖為本發明之^^ +知月之第七實施例於TFT陣列基板之資 料扇形散開區域上，訊號線之橫截面圖。 相同於閘線(未顯示)材料製成之一導體93係形成於絕 緣層110上，而一閘絕緣層140係形成於導體93與閘線上。 複數個資料線171係形成於閘絕緣層140上，而一鈍化層180 係形成於資料線m上。複數個像素電極（未顯示）係形成於 鈍化層180上。 及第11圖顯示本發明之第八實施例於TFT陣列基板 之資料扇形散開區域上，訊號線之橫截面圖。 不同於第七實施例，相同於像素電極（未顯示）材料製成 之一導體93係形成於閘絕緣層18〇上。 根據本發明，TFT陣列基板之扇形散開區域上，因訊 號線之不同長度導致RC延遲差異係藉由提供一導體及改變 訊號線之寬度得以補償。 本發明現已參考較佳實施例加以詳細描述，熟習此技 藝者係明瞭各式變更與替換物係可依此製備而不脫離本發 9月後附之申請專利範圍之精神與範圍。 【圖式簡單說明】 第1圖顯示本發明一實施例之TFT陣列基板佈線圖； 第2圖顯示本發明之第一實施例於TFT陣列基板之扇形散 開區域中之訊號線佈線圖； 第3圖顯示本發明之第二實施例於TFT陣列基板之扇形散 開區域中之訊號線佈線圖； 13 200307824 第4圖顯示本發明之第一與第二實施例於TFT陣列基板之 扇形散開區域上之訊號線之RC延遲相較於傳統TFT 陣列基板之RC延遲之說明圖式； 第5圖顯示本發明之第三實施例於TFT陣列基板之扇形散 開區域中之訊號線佈線圖； 第6圖顯示本發明之第四實施例於TFT陣列基板之扇形散 開區域中之訊號線佈線圖； 第7A圖顯示傳統tft陣列基板之扇形散開區域上，訊號線 之RC延遲之說明圖式； 第7B圖顯示本發明之第三實施例於TFT陣列基板之扇形散 開區域上，訊號線之RC延遲之說明圖式； 第7C圖顯示本發明之第四實施例於TFT陣列基板之扇形散 開區域上，訊號線之RC延遲之說明圖式； 第8圖顯示本發明之第五實施例於tft陣列基板之閘扇形 散開區域上，訊號線之橫截面圖； 第9圖顯示本發明之第六實施例於TFT陣列基板之閘扇形 散開區域上，訊號線之橫截面圖； 第1 〇圖顯示本發明之第七實施例於TFT陣列基板之資料 扇形散開區域上，訊號線之橫截面圖；及 第1 1圖顯示本發明之第八實施例於TFT陣列基板之資料 扇形散開區域上，訊號線之橫截面圖。 【元件代表符號簡單說明】 1 TFT陣列基板 2彩色濾光片陣列基板 14 200307824 93 導體 121 140閘絕緣層 171 180鈍化層 420 430資料驅動積體電路 訊號線 訊號線 閘驅動積體電路

Claims (1)

1. 200307824 拾、申請專利範圍 1. 一種薄膜電晶體陣列基板，其至少包含： 一絕緣基板； 複數個閘線，其係形成於該絕緣基板上，每一閘線係 包含連接至一外部裝置之一襯墊； 複數個資料線，其係與該閘線相交並與該閘線絕緣， 每一資料線係包含連接至一外部裝置之一襯墊；及 一導體，其係與該閘線與該資料線至少一者重疊， 其中當該閘線或該資料線之一長度增加時，該閘線或 該資料線與該導體之一寬度重疊之一距離係縮減。 2. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中每一資料線至少包含一襯墊部分，該墊部分係包含該墊、 一顯示器部分、及連接該顯示器部分與該墊部分之一扇形 散開部分，而當該資料線之該扇形散開部分之長度增加時， 該資料線之該扇形散開部分之寬度係增加。 3. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中每一閘線係至少包含一襯墊部分，該墊部分係包含該墊、 一顯示器部分、及連接該顯示器部分與該墊部分之一扇形 散開部分，而當該閘線之該扇形散開部分之長度增加時， 該閘線之該扇形散開部分之寬度係增加。 4. 如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 16 200307824 中該導體係施加一共用電極電廢。 5·如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 更包含一置於一像素區域上之/像素電極，該像素區域係 以該閘線與該資料線相交處界定，其中該導體係包含實質 相同於該像素電極之層與材料。 6·如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中該導體與該閘線重疊，其中該導體係包含實質相同於該 資料線之層與材料。 7.如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中該導體與該資料線重疊，其中該導體係包含實質相同於 該閘線之層與材料。 8 ·如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中該導體係包含與該閘線重磬之一第一傳導部分及與該資 料線重疊之一第二傳導部分，該第一傳導部分係包含實質 相同於該資料線之層與材料，而該第一傳導部分係包含實 質相同於該閘線之層與材料。 9·如申請專利範圍第1項所述之薄膜電晶體陣列基板，其 中該導體係為漂浮。 17 200307824 1 ο · —種薄膜電晶體陣列基板，其至少包含· 一絕緣基板； 複數個閘線，其係形成於該絕緣基板上，每 包含連接至一外部裝置之一襯墊； 一閘絕緣層’其係形成於該閘線上； 複數個資料線’其係形成於該閘絕緣層上並 相交，每一資料線係包含連接至一外部裝置之一襯 一鈍化層，其係形成於該資料線上；及 一導體’其係經該鈍化層與該閘絕緣層至少 閘線與該資料線至少一者重疊。 Π ·如申請專利範圍第1 〇項所述之薄膜電晶體陣 其中當該閘線或該資料線之該長度增加時，該閘 料線與該導體之一寬度重疊之一距離係縮減。 12.如申請專利範圍第10項所述之薄膜電晶體陣 其中該複數個閘線之RC延遲係彼此實質地相同。 13·如申請專利範圍第10項所述之薄膜電晶體陣 其中複數個資料線之RC延遲係彼此實質地相同。 14·如申請專利範圍第1 0項所述之薄膜電晶體陣 其中每一資料線至少包含一襯墊部分，該墊部分 墊、一顯示器部分、及連接該顯示器部分與該墊 一閘線係 與該閘線 墊； 一者與該 列基板， 線或該資 列基板， 列基板， 列基板， 係包含該 部分之一 18 200307824 扇形散開部分，而當該資料線之該扇形散開部分之長度增 加時，該資料線之該扇形散開部分之寬度係增加。

   1 5.如申請專利範圍第1 0項所述之薄膜電晶體陣列基板， 其中每一閘線係至少包含一襯墊部分，該墊部分係包含該 墊、一顯示器部分、及連接該顯示器部分與該墊部分之一 扇形散開部分，而當該閘線之該扇形散開部分之長度增加 時，該閘線之該扇形散開部分之寬度係增加。 1 6.如申請專利範圍第1 0項所述之薄膜電晶體陣列基板， 其更包含置於一像素面積上之一像素電極，該像素電極係 以該閘線與該資料線之該相交處界定，其中該導體係包含 相同於該像素電極之材料且形成於該鈍化層上。

   17.如申請專利範圍第10項所述之薄膜電晶體陣列基板， 其中該導體與該閘線重疊，其中該導體係包含實質相同於 該資料線之層與材料。 1 8.如申請專利範圍第1 0項所述之薄膜電晶體陣列基板， 其中該導體與該資料線重疊，其中該導體係包含實質相同 於該閘線之層與材料。 19