JP5090663B2 - 表示装置 - Google Patents

Description

本発明は、表示パネルを駆動する印刷回路基板を縮小した表示装置に関する。

従来の表示装置について、図３を用いて説明する。図３は、従来の表示装置の平面図とその駆動方法の説明図であって、図３（ａ）は表示装置の平面図、図３（ｂ）から図３（ｅ）はその駆動方法の説明図である。

図３（ａ）において、表示領域ＰＸには、液晶素子又は有機ＥＬ素子などの画素がマトリクス状に配置されている。また、この画素を駆動するために、複数のゲート配線と複数のドレイン配線が交差して形成され、その交差部に画素を選択する薄膜トランジスタ（ＴＦＴ）が配置されている。

表示領域ＰＸにおける複数のゲート配線は、透明絶縁基板（ガラス基板）ＳＵＢ上に、ゲート配線ＧＬとして引き出される。同じく、複数のドレイン配線は、ガラス基板ＳＵＢ上に、ドレイン配線ＤＬとして引き出される。

このドレイン配線ＤＬを駆動するドレイン側印刷回路基板ＰＣＢ１とゲート配線ＧＬを駆動するゲート側印刷回路基板ＰＣＢ２は、直交するようにガラス基板ＳＵＢの外に設けられている。そのため、このドレイン側印刷回路基板ＰＣＢ１は、チップ集積回路ＩＣ１が搭載されたドレイン側テープ・キャリア・パッケージＴＣＰ１を介して、ドレイン配線ＤＬと接続され、また、ゲート側印刷回路基板ＰＣＢ２は、チップ集積回路ＩＣ２が搭載されたゲート側テープ・キャリア・パッケージＴＣＰ２を介して、ゲート配線ＧＬと接続される。ここで、テープ・キャリア・パッケージＴＣＰ(Tape Carrier Package)は、チップ・オン・フィルムＣＯＦ(Chip On Film)と称される場合もある。

次に、図３（ｂ）から図３（ｅ）を用いて、駆動方法の説明をする。図３（ｂ）は、図３（ａ）に示すＸ＝０での駆動波形であって、Ｖｇはゲート電圧、Ｖｄはドレイン電圧、Ｖｐｘは画素への書込電圧、Ｖｃは中心電圧、ｔｇはゲート選択時間、ｔｇｌはドレイン遅延時間である。

図３（ｂ）において、Ｘ＝０では、ドレイン電圧Ｖｄがゲート電圧Ｖｇに対してｔｇｌ分遅延しているので、画素への書込時間はｔｇ−ｔｇｌとなる。このドレイン遅延時間ｔｇｌは、Ｘ＝Ｍａｘでのゲート電圧Ｖｇの立下がりの遅延の影響によって、ドレイン電圧Ｖｄの切換時でのクロストークを防止するために設けられる。

このように、Ｘ＝０での画素への書込時間はｔｇ−ｔｇｌとなるが、Ｘ＝Ｍａｘでの画素への書込時間は、図３（ｃ）に示すように、ゲート電圧Ｖｇの立下がりによる遅延の分たけ、追加された書込時間ｔａｄが生じ、ｔｇ−ｔｇｌ＋ｔａｄとなる。このため、Ｘ＝Ｍａｘでは輝度が高く、Ｘ＝０では輝度が低い状態となり、輝度の傾斜が発生する。

そこで、輝度の均一化を図るために、図３（ｄ）に示すように、Ｘ＝０でのゲート電圧Ｖｇに対してのドレイン電圧Ｖｄの遅延時間をｔｇｌ−ｔａｄとし、図３（ｅ）に示すように、Ｘ＝Ｍａｘではｔｇｌとなるように、Ｘ方向のドレイン遅延時間を一定の遅延時間ｔｇｌから可変遅延時間Ｔｄ０としている。

なお、下記特許文献１には、液晶表示パネルを駆動する駆動側印刷回路基板を液晶表示パネルの一辺に配置した液晶表示装置が記載されている。
特開平８−２３４２３７号公報

従来の表示装置におけるドレイン側印刷回路基板ＰＣＢ１は、均等に配置されたテープ・キャリア・パッケージＴＣＰ１より長いサイズに設定されていた。そこで、ガラス基板ＳＵＢ上に引き出されるドレイン配線ＤＬの長さを変えて、ドレイン側テープ・キャリア・パッケージＴＣＰ１の間隔をつめると、ドレイン側印刷回路基板ＰＣＢ１の長さを小さくできる。しかし、ドレイン配線ＤＬの長さが画面の横方向で異なるために、ドレイン配線ＤＬの遅延が異なって、横方向に輝度の傾斜が発生する。

本発明は、ドレイン側印刷回路基板ＰＣＢ１を、ガラス基板ＳＵＢの中央から右側又は左側に配置することを特徴とする。また、右側に配置した場合には、ゲート電圧Ｖｇに対するドレイン電圧Ｖｄの遅延時間を、可変遅延時間Ｔｄ０より短くし、左側に配置した場合には長くする。

本発明では、縮小されたドレイン側印刷回路基板ＰＣＢ１において、画面上の輝度傾斜を少なくすることができる。特に、縮小されたドレイン側印刷回路基板ＰＣＢ１をガラス基板ＳＵＢの左側に配置した場合には、ドレイン電圧Ｖｄの遅延時間を長くすることなく、可変遅延時間Ｔｄ０のままであっても画面上の輝度傾斜を改善することができる。

また、縮小されたドレイン側印刷回路基板ＰＣＢ１をガラス基板ＳＵＢの左側に配置した場合には、ガラス基板ＳＵＢの右側に余裕が生じ、この余裕部分をロボットハンドに持たせることによって、製造工程中でガラス基板ＳＵＢを運搬する際の取り扱いが容易になる。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本実施例の表示装置の平面図とその駆動方法の説明図であって、図３に示す従来の表示装置と異なるのは、図３（ａ）におけるドレイン側印刷回路基板ＰＣＢ１を、図１（ａ）に示すように、縮小して、透明絶縁基板（ガラス基板）ＳＵＢの右側に配置した点である。また、図１（ｄ）（ｅ）において、ゲート電圧Ｖｇに対するドレイン電圧Ｖｄの遅延時間を、図３（ｅ）に示す可変遅延時間Ｔｄ０より短くした可変遅延時間Ｔｄ１とする点である。その他の構成は、図３と同じで、図３については、既に説明したので、ここでは図３と異なる点についてのみ説明する。

図１（ａ）において、ガラス基板ＳＵＢの中央に配置されていたドレイン側印刷回路基板ＰＣＢ１を縮小して、ゲート側印刷回路基板ＰＣＢ２から遠いゲート配線の遠端側であるガラス基板ＳＵＢの右側に配置する。

このように、縮小したドレイン側印刷回路基板ＰＣＢ１をガラス基板ＳＵＢの右側に配置することによって、ガラス基板ＳＵＢ上に引き出された左側のドレイン配線ＤＬが長くなり、ドレイン電圧Ｖｄに遅延が生じる。

図１（ｂ）は、Ｘ＝０での駆動波形で、ドレイン電圧Ｖｄが遅延することによって、画素への書込電圧Ｖｐｘが遅延し、その結果、画面左側の輝度が低くなり、画面上において輝度傾斜が生ずる。

この輝度傾斜を防止するために、図１（ｄ）（ｅ）に示すように、ゲート電圧Ｖｇに対するドレイン電圧Ｖｄの遅延時間Ｔｄ１を可変遅延時間Ｔｄ０より短くする。すなわち、ドレイン配線ＤＬが長くなることによるドレイン電圧Ｖｄの遅延分を見込んで、可変遅延時間Ｔｄ０より短くすることで、画面左側の輝度が高くなり、画面上の輝度傾斜が改善される。

図２は、本実施例の表示装置の平面図とその駆動方法の説明図であって、図１の実施例１と異なるのは、図１（ａ）におけるドレイン側印刷回路基板ＰＣＢ１を、図２（ａ）に示すように、ガラス基板ＳＵＢの左側に配置した点である。また、図２（ｄ）（ｅ）において、ゲート電圧Ｖｇに対するドレイン電圧Ｖｄの遅延時間を、可変遅延時間Ｔｄ０より長くした可変遅延時間Ｔｄ２とする点である。その他の構成は、図１と同じで、図１については、既に説明したので、ここでは図１と異なる点についてのみ説明する。

図２（ａ）において、ガラス基板ＳＵＢの中央に配置されていたドレイン側印刷回路基板ＰＣＢ１を縮小して、ゲート側印刷回路基板ＰＣＢ２に近いゲート配線の近端側であるガラス基板ＳＵＢの左側に配置する。

このように、縮小したドレイン側印刷回路基板ＰＣＢ１をガラス基板ＳＵＢの左側に配置することによって、ガラス基板ＳＵＢ上に引き出された右側のドレイン配線ＤＬが長くなり、ドレイン電圧Ｖｄに遅延が生じる。

図２（ｃ）は、Ｘ＝Ｍａｘでの駆動波形で、ドレイン電圧Ｖｄが遅延することによって、画素への書込電圧Ｖｐｘが遅延し、その結果、画面右側の輝度が低くなり、画面上において輝度傾斜が生ずる。

この輝度傾斜を防止するために、図２（ｄ）（ｅ）に示すように、ゲート電圧Ｖｇに対するドレイン電圧Ｖｄの遅延時間Ｔｄ２を可変遅延時間Ｔｄ０より長くする。すなわち、ドレイン配線ＤＬが長くなることによるドレイン電圧Ｖｄの遅延分を見込んで、可変遅延時間Ｔｄ０より長くすることで、画面左側の輝度が低くなり、画面上の輝度傾斜が改善される。

なお、図２（ｃ）に示すＸ＝Ｍａｘでの駆動波形によって、画面右側の輝度が低くなるが、これは、図２（ｂ）に示すＸ＝０でのドレイン遅延時間をｔｇｌ−ｔａｄとしたためで、このドレイン遅延時間をｔｇｌとすると、画面右側の輝度の低下を防止できる。

すなわち、図３（ｂ）（ｃ）で説明したように、ドレイン遅延時間を一定の遅延時間ｔｇｌとすると、画面右側の輝度が追加遅延時間ｔａｄの影響で高くなるが、図２（ｃ）に示すように、ドレイン電圧Ｖｄが遅延することによって、追加遅延時間ｔａｄの影響を緩和できるためである。

以上、実施例１，２においては、ドレイン側印刷回路基板ＰＣＢ１をガラス基板ＳＵＢの右側又は左側に配置したが、同様にして、ゲート側印刷回路基板ＰＣＢ２をガラス基板ＳＵＢの上側又は下側に配置してもよい。

本発明に係る表示装置(実施例１)の平面図とその駆動方法の説明図。 本発明に係る表示装置(実施例２)の平面図とその駆動方法の説明図。 従来の表示装置の平面図とその駆動方法の説明図。

符号の説明

ＰＸ…表示領域、ＳＵＢ…透明絶縁基板（ガラス基板）、ＧＬ…ゲート配線、ＤＬ…ドレイン配線、ＰＣＢ１…ドレイン側印刷回路基板、ＩＣ１，ＩＣ２…チップ集積回路、ＴＣＰ１…ドレイン側テープ・キャリア・パッケージ、ＰＣＢ２…ゲート側印刷回路基板、ＴＣＰ２…ゲート側テープ・キャリア・パッケージ。

Claims (3)

1. 複数のゲート配線と前記ゲート配線と交差する複数のドレイン配線と前記ゲート配線とドレイン配線との交差部に配置された薄膜トランジスタとが形成された矩形状の透明絶縁基板と、チップ集積回路を搭載した複数のゲート側フィルム基板を介して前記ゲート配線と接続されるゲート側印刷回路基板と、チップ集積回路を搭載した複数のドレイン側フィルム基板を介して前記ドレイン配線に接続されるドレイン側印刷回路基板を備えた表示装置において、
   前記ゲート側印刷回路基板と前記ドレイン側印刷回路基板は前記透明絶縁基板の異なる辺であり且つ直交する辺上に配置され、
   前記ドレイン側印刷回路基板及び前記複数のドレイン側フィルム基板は、前記ゲート側印刷回路基板が配置された前記透明絶縁基板の辺側またはその対向する辺側に寄せて配置され、
   ドレイン側印刷回路基板の左端と右端において、前記ドレイン配線の長さが異なることを特徴とする表示装置。
2. 前記ドレイン側印刷回路基板及び前記複数のドレイン側フィルム基板は、前記ゲート側印刷回路基板が配置された前記透明絶縁基板の辺と対向する辺側に寄せて配置された場合、
   ドレイン電圧書き込み開始時間のゲート電圧書き込み開始時間に対する遅延時間を、ドレイン側フィルム基板が前記透明絶縁基板上に均等配置されている場合よりも、前記ゲート側印刷回路基板が配置された前記透明絶縁基板の辺側で、より短くすることを特徴とする請求項１に記載の表示装置。
3. 前記ドレイン側印刷回路基板及び前記複数のドレイン側フィルム基板は、前記ゲート側印刷回路基板が配置された前記透明絶縁基板の辺側に寄せて配置された場合、
   ドレイン電圧書き込み開始時間のゲート電圧書き込み開始時間に対する遅延時間を、ドレイン側フィルム基板が前記透明絶縁基板上に均等配置されている場合よりも、前記ゲート側印刷回路基板が配置された前記透明絶縁基板の辺側で、より長くすることを特徴とする請求項１に記載の表示装置。
   
   
   

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