KR20220113652A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220113652A
KR20220113652A KR1020220095683A KR20220095683A KR20220113652A KR 20220113652 A KR20220113652 A KR 20220113652A KR 1020220095683 A KR1020220095683 A KR 1020220095683A KR 20220095683 A KR20220095683 A KR 20220095683A KR 20220113652 A KR20220113652 A KR 20220113652A
Authority
KR
South Korea
Prior art keywords
metal oxide
film
oxide film
insulating film
oxygen
Prior art date
Application number
KR1020220095683A
Other languages
English (en)
Other versions
KR102660906B1 (ko
Inventor
다다시 나까노
마이 스기까와
고세이 노다
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20220113652A publication Critical patent/KR20220113652A/ko
Application granted granted Critical
Publication of KR102660906B1 publication Critical patent/KR102660906B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Liquid Crystal (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 금속 산화물 내의 산소 결손을 저감하여, 전기적 특성이 안정된 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 제1 금속 산화물막과, 제1 금속 산화물막에 접촉하여 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 위에 형성된 패시베이션막을 가지며, 패시베이션막은 제1 절연막과, 제 2 금속 산화물막과, 제 2 절연막이 순차적으로 적층된 반도체 장치이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 사용한 반도체 장치에 관한 것이다.
또한, 본 명세서에서 말하는 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 본 명세서에서 말하는 트랜지스터란 반도체 장치이며, 상기 트랜지스터를 포함한 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치에 포함된다.
액정 표시 장치나 발광 표시 장치로 대표되는 평판(flat panel) 디스플레이에 사용되는 트랜지스터는 유리 기판 위에 형성된 비정질 실리콘, 단결정 실리콘, 또는 다결정 실리콘 등의 실리콘 반도체로 구성된 것이 많다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용된다.
상기 실리콘 반도체 대신에, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서에서는 반도체 특성을 나타내는 금속 산화물을 '산화물 반도체'라고 부르기도 한다. 예를 들어, 산화물 반도체로서 Zn-O계 산화물, 또는 In-Ga-Zn-O계 산화물을 사용하여 트랜지스터를 제작하고, 상기 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 이용하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
그런데, 산화물 반도체에서는 수소가 캐리어의 공급원(carrier source)이 된다는 지적이 있다. 따라서, 산화물 반도체를 형성할 때 수소가 혼입되지 않도록 하는 조치를 취하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접촉하는 게이트 절연막의 수소를 저감함으로써, 임계값 전압의 변동을 저감한다(특허문헌 3 참조).
일본국 특개2007-123861호 공보 일본국 특개2007-96055호 공보 일본국 특개2009-224479호 공보
또한, 금속 산화물에서 캐리어의 공급원으로서는 수소 외에 금속 산화물 내의 산소 결손을 들 수 있다. 금속 산화물 내의 산소 결손은 일부가 도너가 되어, 금속 산화물 내에 캐리어인 전자를 발생한다. 트랜지스터의 채널 형성 영역을 포함한 금속 산화물에 산소 결손이 다수 존재하면, 채널 형성 영역 내에 전자를 발생시켜 트랜지스터의 임계값 전압을 음 방향으로 변동시키는 요인이 된다.
또한, 트랜지스터의 임계값 전압은 채널 형성 영역을 포함한 금속 산화물막과 접촉하여 형성된 절연막에 의해서도 좌우된다. 예를 들어, 결합되지 않은 산소의 산소 이온 등 음의 고정 전하가 절연막 내에 함유됨으로써, 트랜지스터의 임계값 전압을 양으로 이동시킬 수 있다. 그러나, 상기 절연막으로부터 산소가 탈리되어 외부로 방출되면, 음의 고정 전하가 감소되어 트랜지스터의 임계값 전압이 음 방향으로 변동될 우려가 있다.
따라서, 본 발명의 일 형태는 채널 형성 영역을 포함한 금속 산화물 내의 산소 결손을 저감하고, 또한 상기 금속 산화물과 접촉하는 절연막에 함유된 산소가 외부로 방출되는 것을 억제함으로써, 양호한 전기적 특성을 갖고 전기적 특성이 안정된 반도체 장치를 제공하는 것을 목적 중 하나로 한다.
금속 산화물을 사용한 트랜지스터에서, 금속 산화물 내의 산소 결손을 저감하기 위한 방법으로서 금속 산화물 내에 산소를 공급하는 것을 들 수 있다. 그래서, 본 발명의 일 형태에서는 채널 형성 영역을 포함한 금속 산화물막에 접촉하며, 열처리에 의해 산소가 탈리되는 절연막을 형성하기로 하였다. 이로써, 열처리시에 탈리된 산소가 금속 산화물 내에 공급되어 산소 결손을 저감시킬 수 있다.
또한, 열처리에 의해 산소가 탈리되는 절연막(제1 절연막이라고도 기재함)은 열처리시에 탈리된 산소가 외방 확산되기 때문에, 금속 산화물에 산소를 충분히 공급하지 못하는 경우도 있다. 따라서, 본 발명의 일 형태에서는 열처리에 의해 산소가 탈리되는 절연막에 접촉하며, 채널 형성 영역을 포함한 금속 산화물막(제1 금속 산화물막이라고도 기재함)과는 상이한 금속 산화물막(제 2 금속 산화물막이라고도 기재함)을 형성하기로 하였다. 제 2 금속 산화물막은 산소의 투과를 방지할 수 있기 때문에, 제 2 금속 산화물막을 형성함으로써, 열처리시에 탈리된 산소가 외방 확산되는 것을 방지할 수 있다. 그러므로, 제1 금속 산화물막에 산소를 충분히 공급할 수 있고, 또한 절연막 내에 함유된 산소가 외부로 탈리되는 것을 방지할 수 있다.
또한, 산소의 투과를 방지하기 위한 제 2 금속 산화물막에 산소 결손이 발생하는 경우도 있다. 그러나, 본 발명의 일 형태에서는 제 2 금속 산화물막을 열처리에 의해 산소가 탈리되는 절연막(제1 절연막 및 제 2 절연막)에 끼워 형성하기 때문에, 제 2 금속 산화물막의 산소 결손을 충분히 보상(補償)할 수 있다.
본 발명의 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 제1 금속 산화물막과, 제1 금속 산화물막에 접촉하여 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 위에 형성된 패시베이션막을 가지며, 패시베이션막은 제1 절연막, 제 2 금속 산화물막, 제 2 절연막이 순차적으로 적층된 반도체 장치이다.
본 발명의 다른 일 형태는 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 제1 금속 산화물막과, 제1 금속 산화물막에 접촉하여 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 위에 형성된 패시베이션막을 가지며, 게이트 절연막은 제 2 절연막, 제 2 금속 산화물막, 제1 절연막이 순차적으로 적층된 반도체 장치이다.
상술한 각 구성에 있어서, 제1 절연막의 두께는 제 2 절연막의 두께보다 두꺼운 반도체 장치이다.
본 발명의 다른 일 형태에 있어서, 반도체 장치는 하지 절연막과, 하지 절연막 위에 형성된 제1 금속 산화물막과, 제1 금속 산화물막에 접촉하여 형성된 소스 전극 및 드레인 전극과, 제1 금속 산화물막, 소스 전극, 및 드레인 전극 위에 형성된 게이트 절연막과, 게이트 절연막을 개재(介在)하여 제1 금속 산화물막 위에 형성된 게이트 전극을 가지며, 하지 절연막은 제1 절연막, 제 2 금속 산화물막, 제 2 절연막이 순차적으로 적층된다.
본 발명의 다른 일 형태에 있어서, 반도체 장치는 하지 절연막과, 하지 절연막 위에 형성된 제1 금속 산화물막과, 제1 금속 산화물막에 접촉하여 형성된 소스 전극 및 드레인 전극과, 제1 금속 산화물막, 소스 전극, 및 드레인 전극 위에 형성된 게이트 절연막과, 게이트 절연막을 개재하여 제1 금속 산화물막 위에 형성된 게이트 전극을 가지며, 게이트 절연막은 제 2 절연막, 제 2 금속 산화물막, 제1 절연막이 순차적으로 적층된다.
상술한 각 구성에 있어서, 제1 절연막은 제 2 절연막보다 얇은 것이 바람직하다.
또한, 상술한 각 구성에 있어서, 제1 금속 산화물막은 제 2 금속 산화물막보다 두꺼운 반도체 장치이다. 또한, 금속 산화물막은 5nm 정도 있으면 산소의 투과를 방지할 수 있다. 또한, 금속 산화물막은 비유전율이 높기 때문에, 채널 형성 영역을 포함한 금속 산화물막 이외에 금속 산화물막을 사용하는 경우, 막 두께가 지나치게 두꺼우면 기생 용량이 증가될 우려가 있다. 따라서, 제 2 금속 산화물막의 두께는 5nm 이상 15nm 이하인 것이 바람직하다.
상술한 각 구성에 있어서, 제1 절연막 및 제 2 절연막으로서는 열처리에 의해 산소가 탈리되는 절연막을 사용하는 것이 바람직하다.
상술한 각 구성에 있어서, 제1 금속 산화물막 및 제 2 금속 산화물막은 In, Ga, Sn, 및 Zn 중에서 선택된 2종류 이상의 원소를 함유하는 것이 바람직하다. 또한, 상술한 각 구성에 있어서, 제1 금속 산화물막에 함유된 원소와 제 2 금속 산화물막에 함유된 원소가 동일하여도 좋고 상이하여도 좋다. 예를 들어, 제1 금속 산화물막 및 제 2 금속 산화물막 양쪽 모두로서 In-Ga-Zn-O계 재료를 사용하여도 좋고, 제1 금속 산화물막으로서 In-Ga-Zn-O계 재료를 사용하고 제 2 금속 산화물막으로서 In-Ga-Zn-O-N계 재료를 사용하여도 좋다.
또한, 금속 산화물막은 수소나 산소 결손의 양에 따라 도체, 반도체, 또는 절연체가 된다. 예를 들어, 금속 산화물막의 저항률은 금속 산화물막에 함유된 수소나 산소 결손의 양에 따라 변화된다.
금속 산화물막을 끼운 양쪽 절연막들로서 열처리에 의해 산소가 탈리되지 않는 절연막을 사용하여 열처리하면, 금속 산화물막은 전기적으로 도체가 된다. 또한, 금속 산화물막을 끼운 양쪽 절연막들로서 열처리에 의해 산소가 탈리되는 절연막을 사용하여 열처리하면, 금속 산화물막은 전기적으로 절연체가 된다. 금속 산화물막의 저항률로 나타내면, 저항률이 10[Ω·cm] 이하에서는 도체가 되고, 저항률이 1×108[Ω·cm] 이상에서 절연체가 된다.
또한, 제1 금속 산화물막을 반도체로 하기 위해서는 도체가 되는 저항률과 절연체가 되는 저항률 사이의 값을 취하면 좋기 때문에, 제1 금속 산화물막은 저항률이 10[Ω·cm]를 초과하여 1×108[Ω·cm] 미만이 되도록 형성하면 좋다.
또한, 제1 금속 산화물막 및 제 2 금속 산화물막은 비정질이라도 좋고 결정성을 가져도 좋다. 예를 들어 제1 금속 산화물막은 비단결정이며, 상세하게 설명하면, 상기 비단결정의 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형, 또는 정육각형 원자 배열을 갖고, 또한 c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 금속 원자와 산소 원자가 층상으로 배열된 상(phase)을 포함한 금속 산화물로 하는 것이 바람직하다. 또한, 본 명세서에서는 상기 금속 산화물막을 CAAC-OS막: C Axis Aligned Crystalline Oxide Semiconductor film이라고 부르기로 한다.
제1 금속 산화물막을 CAAC-OS막으로 함으로써, 가시광 또는 자외광의 조사, 및 열이나 바이어스 등의 인가에 기인한 트랜지스터의 전기 특성의 변동을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 일 형태에 의해, 금속 산화물 내의 산소 결손을 저감하고, 또한 상기 금속 산화물과 접촉하는 절연막에 함유된 산소가 외부로 방출되는 것을 방지함으로써, 양호한 전기적 특성을 갖고 전기적 특성이 안정된 반도체 장치를 제공할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3e는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 도면.
도 4a 내지 도 4c는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 상면도 및 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 6a 및 도 6b는 본 발명의 일 형태에 따른 반도체 장치의 일례를 도시한 단면도 및 회로도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 8a 내지 도 8d는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 도면.
도 9a 내지 도 9f는 전자 기기를 도시한 도면.
도 10a 및 도 10b는 내압 측정의 결과를 도시한 도면.
도 11a 및 도 11b는 내압 측정의 결과를 도시한 도면.
도 12는 내압 측정의 결과를 도시한 도면.
도 13a 및 도 13b는 C-V 측정의 결과를 도시한 도면.
도 14a 및 도 14b는 C-V 측정의 결과를 도시한 도면.
도 15는 C-V 측정의 결과를 도시한 도면.
도 16은 TDS의 결과를 도시한 도면.
도 17은 실시예 3에 따른 시료의 구조를 도시한 도면.
본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 이하에서 설명하는 본 발명의 구성에서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일 부호를 상이한 도면들에서 공통적으로 사용하고, 그 반복되는 설명은 생략하기로 한다.
또한, 본 명세서에서 설명하는 각 도면에서, 각 구성의 크기, 막 두께, 또는 영역은 명료화를 위해서 과장되어 도시되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서 등에서 '제1', '제2', '제3' 등의 용어는 구성 요소의 혼동을 피하기 위해서 사용되는 것이며, 수적으로 한정하는 것이 아니다. 따라서, 예를 들어, '제1'을 '제2' 또는 '제3' 등으로 적절히 바꿔서 설명할 수 있다.
'소스'나 '드레인'의 기능은 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는 '소스'나 '드레인'이라는 용어는 바꿔 사용할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치 및 그 제작 방법에 대해서 도 1a 내지 도 3e를 사용하여 설명하기로 한다.
<반도체 장치의 구성예>
본 발명의 일 형태에 따른 반도체 장치의 일례로서, 트랜지스터(200)의 평면도 및 단면도를 도 1a 내지 도 1c에 도시하였다. 여기서, 도 1a는 평면도이며, 도 1b 및 도 1c는 각각 도 1a에 도시한 A1-A2 부분의 단면, B1-B2 부분의 단면에 따른 단면도이다. 또한, 도 1a에서는 도면이 복잡해지지 않도록 트랜지스터(200)의 구성 요소의 일부(예를 들어, 게이트 절연막(104) 등)를 생략하였다.
도 1a 내지 도 1c에 도시한 트랜지스터(200)는 기판(100) 위에, 게이트 전극(102)과, 게이트 전극(102) 위에 형성된 게이트 절연막(104)과, 게이트 절연막(104) 위에 형성된 금속 산화물막(106a)과, 금속 산화물막(106a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(108a, 108b)을 갖는다. 또한, 금속 산화물막(106a)은 반도체 특성을 나타내기 때문에 산화물 반도체라고도 기재한다.
또한, 도 1a 내지 도 1c에 도시한 트랜지스터(200)는 하부 게이트(bottom-gate) 구조의 트랜지스터이며, 소스 전극 또는 드레인 전극(108a, 108b)은 금속 산화물막(106a)의 상면에 접촉하는 상면 접촉(top-contact) 구조이다. 또한, 소스 전극 또는 드레인 전극(108a, 108b)은 금속 산화물막(106a)의 하면에 접촉하는 하면 접촉(bottom-contact) 구조라도 좋다.
금속 산화물막(106a)과 게이트 전극(102)이 중첩된 영역은 채널 형성 영역으로서 기능한다.
금속 산화물막(106a)은 In, Ga, Sn, 및 Zn 중에서 선택된 2종류 이상의 원소를 함유한 금속 산화물이다. 또한, 상기 금속 산화물의 밴드갭은 2eV 이상 6eV 미만, 바람직하게는 2.5eV 이상 5.5eV 이하, 더 바람직하게는 3eV 이상 5eV 이하로 하면 좋다. 이와 같이 밴드갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터(200)의 오프 전류를 저감할 수 있다.
또한, 금속 산화물막(106a), 소스 전극 또는 드레인 전극(108a, 108b) 위에는 패시베이션막(110)이 형성되어 있다. 패시베이션막(110)은 금속 산화물막(106a)과 접촉하도록 형성되어 있다. 도 1a 내지 도 1c에 도시한 트랜지스터(200)에서 패시베이션막(110)은 절연막(112), 금속 산화물막(114), 및 절연막(116)을 갖는다. 여기서, 절연막(112) 및 절연막(116)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용된다.
본 명세서 등에서 '열처리에 의해 산소가 탈리된다'란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 이상, 바람직하게는 3.0×1020cm-3 이상인 것을 가리킨다. 또한, '열처리에 의해 산소가 탈리되지 않는다'란, TDS 분석에서 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 미만인 것을 가리킨다.
이하에서는 산소의 방출량을 TDS 분석에서 산소 원자로 환산하여 정량하는 방법에 대해서 설명하기로 한다.
TDS 분석하였을 때의 기체의 탈리량은 이온 강도의 적분값에 비례한다. 그러므로, 측정한 이온 강도의 적분값과 표준 시료의 기준값의 비율에 의해 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란 소정의 밀도의 원자를 함유한 시료에서, 상기 원자에 상당하는 이온 강도의 적분값에 대한 원자의 밀도 비율이다.
예를 들어, 표준 시료인 소정의 밀도를 갖는 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 탈리량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 가스 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32인 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로 하여 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 함유한 산소 분자에 관해서도 자연계에서 존재 비율이 매우 미량이기 때문에 고려하지 않는다.
Figure pat00001
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석으로 측정하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석으로 측정하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수이다. 수학식 1의 자세한 설명에 관해서는 일본국 특개평6-275697 공보를 참조할 수 있다. 또한, 상술한 산소 탈리량의 값은 승온 탈리 분석 장치 EMD-WA1000S/W(전자과학 주식회사(ESCO, Ltd.) 제조)를 이용하고, 표준 시료로서 1×1016cm-3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한 값이다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 탈리량을 평가함으로써 산소 원자의 탈리량도 어림잡을 수 있다.
또한, NO2는 산소 분자의 탈리량이다. 절연막에서는 산소 원자로 환산하였을 때의 산소의 탈리량은 산소 분자의 탈리량의 2배가 된다.
열처리에 의해 산소가 탈리되는 막의 일례로서, 산소가 과잉으로 함유된 산화실리콘(SiOx(x＞2))이 있다. 산소가 과잉으로 함유된 산화실리콘(SiOx(x＞2))이란 단위 체적당에 실리콘 원자수의 2배보다 많은 산소 원자를 함유한 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는 러더포드 후방산란법(Rutherford backscattering spectrometry)에 의해 측정한 값이다.
금속 산화물막(106a)은 게이트 절연막(104)과 절연막(112) 사이에 형성되어 있다. 절연막(112)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용되고, 게이트 절연막(104)으로서는 열처리에 의해 산소가 탈리되지 않는 절연막이 사용된다. 열처리함으로써, 절연막(112)으로부터 산소가 탈리되어 금속 산화물막(106a)에 공급된다.
또한, 열처리에 의해 산소가 탈리되는 절연막에는 결합되지 않은 산소의 산소 이온과 같은 음의 고정 전하가 다수 함유되어 있다. 채널 형성 영역을 포함한 금속 산화물막에 접촉하며, 열처리에 의해 산소가 탈리되는 절연막을 형성함으로써, 트랜지스터의 임계값 전압을 양 방향으로 이동시킬 수 있기 때문에 바람직하다.
그러나, 열처리시에 절연막으로부터 탈리되는 산소는 외방 확산되기 때문에, 금속 산화물막(106a)에 산소를 충분히 공급하지 못하는 경우도 있다. 또한, 산소가 외방 확산됨으로써 절연막 내의 음의 고정 전하가 감소되어 버린다. 음의 고정 전하가 감소됨에 따라, 트랜지스터의 임계값 전압이 음 방향으로 이동될 우려가 있다.
그러므로, 본 발명의 일 형태에서는 절연막(112) 위에 접촉하며 금속 산화물막(106a)과는 다른 금속 산화물막(114)을 형성하기로 한다. 금속 산화물막은 산소의 투과를 방지할 수 있기 때문에, 열처리시에 절연막(112)에 함유된 산소가 탈리되어 외방 확산되는 것을 방지할 수 있다.
또한, 금속 산화물막(114)에 산소 결손이 발생하는 경우도 있다. 본 발명의 일 형태에서는 금속 산화물막(114)을 열처리에 의해 산소가 탈리되는 절연막(절연막(112) 및 절연막(116))에 끼워 형성한다.
금속 산화물막은 두께가 5nm 정도인 극박막(極薄膜)이라도 산소의 투과를 방지할 수 있다. 또한, 금속 산화물막은 비유전율이 높기(예를 들어, 15) 때문에, 채널 형성 영역을 포함한 금속 산화물막 이외에 금속 산화물막을 사용하는 경우, 막 두께가 15nm보다 두꺼우면 기생 용량이 증가될 우려가 있다. 따라서, 금속 산화물막(114)의 두께는 5nm 이상 15nm 이하인 것이 바람직하다. 또한, 금속 산화물막(114)을 상술한 바와 같이 극박막으로 함으로써, 패시베이션막의 일부에 금속 산화물막(114)이 사용되지 않는 경우와 비교하여도 기생 용량의 현저한 증가를 방지할 수 있다.
산소의 외방 확산을 방지하기 위해서 형성되는 금속 산화물막(114)이 열처리에 의해 산소가 탈리되는 절연막(112) 및 절연막(116)에 끼워짐으로써, 열처리시에 절연막(112) 및 절연막(116)으로부터 산소가 탈리되고 금속 산화물막(114)에 공급되어 산소 결손이 보상됨으로써 절연화된다(절연성을 나타냄). 이로써, 금속 산화물막(114)이 패시베이션막(110)의 일부로서 사용되는 경우에도 트랜지스터(200)의 전기적 특성에 영향을 미치지 않는다.
또한, 금속 산화물막(106a)에 산소를 효율적으로 공급하기 위해서는 금속 산화물막(106a)에 접촉하는 절연막(112)의 두께는 금속 산화물막(114)에 접촉하는 절연막(116)의 두께보다 두꺼운 것이 바람직하다. 절연막(112) 및 절연막(116)의 두께는 패시베이션막(110)의 두께에 따라 적절히 설정하면 좋다.
절연막(112)으로서 열처리에 의해 산소가 탈리되는 막을 사용함으로써, 절연막(112)으로부터 금속 산화물막(106a)에 산소를 공급하여, 절연막(112)과 금속 산화물막(106a) 사이의 계면 준위를 저감할 수 있다. 따라서, 트랜지스터(200)의 동작에 기인하여 발생될 수 있는 전하 등이 절연막(112)과 금속 산화물막(106a) 사이의 계면에 포획되는 것을 억제할 수 있어서, 트랜지스터(200)를 전기 특성의 열화가 적은 트랜지스터로 할 수 있다.
또한, 절연막(112)에 접촉하도록 금속 산화물막(114)을 형성함으로써 산소의 외방 확산을 방지할 수 있기 때문에, 채널 형성 영역을 포함한 금속 산화물막(106a)의 산소 결손을 충분히 보상할 수 있다. 이로써, 트랜지스터의 임계값 전압이 음 방향으로 이동하는 것을 억제할 수 있다. 또한, 절연막(112) 내의 음의 고정 전하가 감소되는 것을 방지할 수 있다. 이로써, 음의 고정 전하가 감소함에 따라 트랜지스터의 임계값 전압이 음 방향으로 이동하는 것을 억제할 수 있다.
또한, 금속 산화물막(106a) 및 금속 산화물막(114)의 수소 농도는 1×1020atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하로 한다. 금속 산화물막(106a)으로 이루어진 채널 형성 영역에서, 수소 농도가 저감되어 있음으로써, 광 조사의 전후 및 BT(열 바이어스) 스트레스 시험 전후에서 임계값 전압의 변동이 작기 때문에, 안정된 전기 특성을 갖고 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 반도체가 아니라 절연체로서 사용하는 금속 산화물막(114)의 수소 농도는 더 낮은 것이 바람직하다.
금속 산화물막(114)은 금속 산화물막(106a)과 같이 In, Ga, Sn, 및 Zn 중에서 선택된 2종류 이상의 원소를 함유한 금속 산화물이다. 여기서, 금속 산화물막(114)에 함유된 원소와 금속 산화물막(106a)에 함유된 원소가 동일하여도 좋고 상이하여도 좋다. 예를 들어, 금속 산화물막(106a) 및 금속 산화물막(114) 양쪽 모두로서 In-Ga-Zn-O계 재료를 사용하여도 좋고, 금속 산화물막(106a)으로서 In-Ga-Zn-O계 재료를 사용하고 금속 산화물막(114)으로서 In-Ga-Zn-O-N계 재료를 사용하여도 좋다.
<반도체 장치의 응용예>
트랜지스터(200)와 상이한 구성을 갖는 트랜지스터의 단면 구조를 도 2a 내지 도 2c에 도시하였다.
도 2a에 도시한 트랜지스터(210)는 기판(100) 위에 게이트 전극(102)과, 게이트 전극(102) 위에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 위에 형성된 금속 산화물막(106a)과, 금속 산화물막(106a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(108a, 108b)을 갖는다.
트랜지스터(200)와 트랜지스터(210)의 차이점은 게이트 절연막(120)의 일부에는 산소의 외방 확산을 방지하기 위한 금속 산화물막이 형성되어 있다는 점이다. 즉, 게이트 절연막(120)은 절연막(122), 금속 산화물막(124), 및 절연막(126)의 3층 구조이다. 또한, 금속 산화물막(106a), 소스 전극 또는 드레인 전극(108a, 108b) 위에는 패시베이션막으로서 절연막(118)이 형성된다. 여기서, 절연막(122) 및 절연막(126)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용된다. 또한, 절연막(118)으로서는 열처리에 의해 산소가 탈리되지 않는 절연막이 사용된다.
또한, 금속 산화물막(106a)에 산소를 효율적으로 공급하기 위해서는 금속 산화물막(106a)에 접촉하는 절연막(122)은 금속 산화물막(124)에 접촉하는 절연막(126)보다 두꺼운 것이 바람직하다. 절연막(122) 및 절연막(126)의 두께는 게이트 절연막(120)의 두께에 따라 적절히 설정하면 좋다. 또한, 금속 산화물막(124)의 두께도 적어도 5nm 이상 있으면 산소가 투과되는 것을 방지할 수 있기 때문에, 게이트 절연막(120)의 두께에 따라 적절히 설정하면 좋다.
도 2b에 도시한 트랜지스터(220)는 기판(100) 위에 게이트 전극(102)과, 게이트 전극(102) 위에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 위에 형성된 금속 산화물막(106a)과, 금속 산화물막(106a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(108a, 108b)을 갖는다. 또한, 금속 산화물막(106a), 소스 전극 또는 드레인 전극(108a, 108b) 위에는 패시베이션막(110)이 형성되어 있다.
트랜지스터(220)에서, 게이트 절연막(120) 및 패시베이션막(110)에 대해서는 트랜지스터(200) 및 트랜지스터(210)에 관한 기재를 참작할 수 있기 때문에 상세한 설명은 생략한다.
또한, 트랜지스터(200), 트랜지스터(210), 및 트랜지스터(220)에서, 소스 전극 또는 드레인 전극(108a, 108b)이 금속 산화물막(106a)의 상면에 접촉하는 상면 접촉 구조에 대해서 설명하였다. 그러나, 본 발명의 일 형태에 따른 트랜지스터에서는 소스 전극 또는 드레인 전극(108a, 108b)이 금속 산화물막(106a)의 하면에 접촉하는 하면 접촉 구조를 채용할 수도 있다. 하면 접촉 구조의 일례를 도 2c에 도시하였다.
도 2c에 도시한 트랜지스터(230)는 기판(100) 위에 게이트 전극(102)과, 게이트 전극(102) 위에 형성된 게이트 절연막(104)과, 게이트 절연막(104) 위에 형성된 소스 전극 또는 드레인 전극(108a, 108b)과, 소스 전극 또는 드레인 전극(108a, 108b)에 접촉하여 형성된 금속 산화물막(106a)을 갖는다. 또한, 금속 산화물막(106a) 위에는 트랜지스터(200)와 마찬가지로 패시베이션막(110)이 형성되어 있다.
패시베이션막(110)은 금속 산화물막(106a) 전체를 덮도록 형성되어 있기 때문에, 금속 산화물막(106a)에 산소를 효율적으로 공급할 수 있다.
또한, 하면 접촉 구조의 트랜지스터에서도 게이트 절연막의 일부에 산소의 외방 확산을 방지하기 위한 금속 산화물막을 형성하여도 좋고, 게이트 절연막의 일부 및 패시베이션막의 일부에 산소의 외방 확산을 방지하기 위한 금속 산화물막을 형성하여도 좋다.
상술한 바와 같이, 본 발명의 일 형태에서는 채널 형성 영역을 포함한 금속 산화물막(제1 금속 산화물막)의 산소 결손을 저감하기 위해서, 제1 금속 산화물막에 접촉하며 열처리에 의해 산소가 탈리되는 절연막(제1 절연막)을 형성한다. 또한, 열처리에 의해 산소가 탈리되는 절연막(제1 절연막)에 접촉하며 제1 금속 산화물과는 상이한 금속 산화물막(제 2 금속 산화물막)을 형성한다. 또한, 제 2 금속 산화물막은 열처리에 의해 산소가 탈리되는 절연막(제1 절연막 및 제 2 절연막)에 끼워 형성한다.
가열에 의해 산소가 탈리되는 절연막(112)(또는 절연막(122))을 금속 산화물막(106a)과 금속 산화물막(114)(또는 금속 산화물막(124))에 끼워 형성함으로써, 열처리시에 절연막(112)(또는 절연막(122))으로부터 탈리된 산소가 외부로 방출되는 것을 방지할 수 있어서, 금속 산화물막(106a)의 산소 결손을 충분히 보상할 수 있다. 또한, 절연막(112)(또는 절연막(122))에 함유된 음의 고정 전하가 감소되는 것을 방지할 수 있다. 즉, 본 발명의 일 형태에 의해, 금속 산화물막(106a) 내의 산소 결손을 저감하고, 또한 상기 금속 산화물막(106a)과 접촉하는 절연막(112)(또는 절연막(122))에 함유된 산소가 외부로 방출되는 것을 방지함으로써, 양호한 전기적 특성을 갖고 전기적 특성이 안정된 반도체 장치를 제공할 수 있다.
<반도체 장치의 제작 방법>
다음에, 본 발명의 일 형태에 따른 반도체 장치의 제작 방법의 일례로서, 트랜지스터(200)의 제작 방법에 대해서 도 3a 내지 도 3e를 참조하여 설명하기로 한다.
우선, 기판(100) 위에 게이트 전극에 적용할 수 있는 도전막을 형성한 후, 포토리소그래피 공정에 의해 상기 도전막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 도전막을 원하는 형상으로 에칭하여 게이트 전극(102)을 형성한다. 이 후, 게이트 전극(102) 위에 게이트 절연막(104)을 형성한다(도 3a 참조).
기판(100)으로서 절연 표면을 갖는 기판을 사용할 수 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 절연 표면을 가지고 있으면, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있으며, 이들 기판에 반도체 소자가 형성되어 있어도 좋다. 기판(100)으로서 사용할 수 있는 기판에 큰 제한은 없지만, 적어도 이후에 실시되는 열처리에 견딜 수 있을 정도의 내열성을 가질 필요가 있다. 본 실시형태에서는 기판(100)으로서 유리 기판을 사용한다.
또한, 기판(100)으로서 가요성 기판을 사용할 수도 있다. 기판(100)으로서 가요성 기판을 사용하는 경우, 가요성 기판 위에 트랜지스터를 직접 제작하여도 좋고, 다른 제작 기판에 트랜지스터(200)를 제작한 후 박리하고, 가요성 기판으로 전치(轉置)하여도 좋다. 또한, 제작 기판으로부터 박리하고 가요성 기판으로 전치하기 위해서는 제작 기판 위에 박리층 및 절연막을 형성하고, 그 위에 트랜지스터(200)를 제작하면 좋다.
게이트 전극(102)에 적용할 수 있는 도전 재료로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 또는 텅스텐으로 이루어진 단일 금속, 또는 이것을 주성분으로 함유한 합금을 사용할 수 있다. 또한, 게이트 전극(102)에 적용할 수 있는 도전막은 상술한 도전 재료를 사용하여 단층 구조 또는 적층 구조로서 형성한다. 예를 들어, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, 텅스텐막 위에 티타늄막을 적층한 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층한 2층 구조, 티타늄막과 알루미늄막과 티타늄막을 순차적으로 적층한 3층 구조 등이 있다. 또한, 산화인듐, 및 산화인듐에 산화주석 또는 산화아연을 함유시킨 투명 도전 재료를 사용하여도 좋다.
게이트 전극(102)에 적용할 수 있는 도전막은 스퍼터링법, 플라즈마 CVD법 등에 의해 막 두께가 50nm 이상 300nm 이하가 되도록 형성한다. 이 후, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 도전막을 원하는 형상으로 에칭함으로써, 게이트 전극(102)을 형성한다. 또한, 레지스트 마스크는 포토리소그래피 공정 외에 잉크젯법, 인쇄법 등을 적절히 이용하여 형성할 수 있다. 또한, 에칭 공정으로서는 드라이 에칭, 웨트 에칭, 또는 드라이 에칭 및 웨트 에칭 양쪽 모두를 조합하여 실시할 수 있다. 본 실시형태에서는 도전막으로서 스퍼터링법에 의해 텅스텐을 막 두께가 150nm가 되도록 형성한다.
게이트 절연막(104)으로서 산화실리콘, 산화갈륨, 또는 산화알루미늄 등의 산화물 절연막, 또는 질화실리콘 또는 질화알루미늄 등의 질화물 절연막, 또는 산화질화실리콘, 산화질화알루미늄, 또는 질화산화실리콘 등 중에서 선택된 절연막을 사용할 수 있다. 상술한 재료 외에 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSiOxNy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)) 등의 high-k 재료를 사용할 수 있다. 또한, 게이트 절연막(104)은 상기 high-k 재료를 단층 구조로 형성하여도 좋고, 상술한 재료로 이루어진 절연막과 high-k 재료를 적층한 구조로 형성하여도 좋다.
게이트 절연막(104)은 스퍼터링법, 플라즈마 CVD법 등에 의해, 두께가 5nm 이상 300nm 이하가 되도록 형성한다. 게이트 절연막(104)으로서 상술한 high-k 재료를 사용함으로써, 전기적인(예를 들어, 산화실리콘막으로 환산한 경우의) 게이트 절연막의 두께를 변화시키지 않으면서 물리적인 게이트 절연막을 두껍게 할 수 있기 때문에, 게이트 누설 전류를 저감할 수 있다.
본 실시형태에서는 게이트 절연막(104)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 형성한다. 플라즈마 CVD법으로 형성된 산화실리콘막은 열처리에 의해 산소가 탈리되지 않는 막이다.
다음에, 게이트 절연막(104) 위에 금속 산화물막(106)을 형성한다(도 3b 참조).
금속 산화물막(106)의 재료로서, In, Ga, Zn, 및 Sn 중에서 선택된 2종류 이상의 원소를 함유한 금속 산화물 재료를 사용할 수 있다. 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료나, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용하면 좋다. 여기서, 예를 들어 In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성비는 특별히 불문한다. 또한, In, Ga, Zn 이외의 원소를 함유하여도 좋다. 이 때, 금속 산화물막의 화학량론비보다 산소가 과잉인 것이 바람직하다. 산소를 과잉으로 함유시킴으로써, 금속 산화물막의 산소 결손에 기인한 캐리어 발생을 억제할 수 있다.
금속 산화물막(106)의 재료로서 In-Ga-Zn-O계 재료를 사용하는 경우, 일례를 들면 In2O3: Ga2O3: ZnO＝ 1: 1: 1[mol수 비율]의 조성비를 갖는 타깃이 있다. 또한, In2O3: Ga2O3: ZnO＝ 1: 1: 2[mol수 비율]의 조성비를 갖는 타깃, In2O3: Ga2O3: ZnO＝ 1: 1: 4[mol수 비율]의 조성비를 갖는 타깃, 또는 In2O3: Ga2O3: ZnO＝ 2: 1: 8[mol수 비율]의 조성비를 갖는 타깃을 사용할 수도 있다.
또는, 금속 산화물막(106)의 재료로서 In-Zn-O계 재료를 사용하는 경우, 원자수 비율을 In: Zn＝ 0.5 이상 50 이하: 1, 바람직하게는 In: Zn＝ 1 이상 20 이하: 1, 더 바람직하게는 In: Zn＝ 3 이상 30 이하: 2로 한다. Zn의 원자수 비율을 상술한 범위로 함으로써, 트랜지스터(200)의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수 비율이 In: Zn: O＝ X: Y: Z일 때, Z＞1.5X＋ Y로 하면 바람직하다.
금속 산화물막(106)으로서 화학식 InMO3(ZnO)m(m＞0)로 표기되는 재료를 사용하여도 좋다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 사용하여도 좋다.
금속 산화물막(106)은 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법, 또는 펄스 레이저 증착법에 의해 형성할 수 있다. 또한, 금속 산화물막(106)의 두께는 5nm 이상 100nm 이하, 바람직하게는 10nm 이상 30nm 이하로 한다. 또한, 상기 금속 산화물막은 형성된 직후는 반도체이다.
또한, 금속 산화물막(106)은 비정질이라도 좋고 결정성을 가져도 좋다. 예를 들어, 금속 산화물막(106)은 비단결정이며, 상세하게 설명하면, 상기 비단결정의 ab면에 수직인 방향으로부터 보아 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한 c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 금속 원자와 산소 원자가 층상으로 배열한 상(phase)을 포함한 금속 산화물이다. 또한, 본 명세서에서는 상기 금속 산화물막을 CAAC-OS막이라고 부른다. 또한, 트랜지스터(200)의 채널 형성 영역을 포함한 막으로서 CAAC-OS막을 사용함으로써, 가시광 또는 자외광의 조사, 및 열이나 바이어스 등의 인가에 기인한 트랜지스터(200)의 전기 특성의 변동을 억제하여, 반도체 장치의 신뢰성을 향상시킬 수 있다.
금속 산화물막(106)을 CAAC-OS막으로 하기 위해서는, 예를 들어 이하에 나타내는 2종류의 방법이 있다. 하나는 기판을 가열하면서 금속 산화물막(106)을 형성하는 방법이고, 다른 하나는 금속 산화물막(106)을 2단계로 나누어 형성하는 방법이며 첫번째 형성후 및 2번째 형성후의 각각 단계에서 열처리하는 방법이다.
기판을 가열하면서 금속 산화물막(106)을 형성하는 1단계로 완료되는 방법의 경우, 기판 온도는 예를 들어 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 한다. 또한, 금속 산화물막(106)의 형성시에 기판(100)을 가열하는 온도를 높게 함으로써, 비정질 부분에 비해 결정 부분이 차지하는 비율이 높은 CAAC-OS막으로 할 수 있다.
또한, 금속 산화물막(106)을 2단계로 나누어 형성하는 경우에는 기판(100)을 기판 온도 100℃ 이상 450℃ 이하로 유지하면서 게이트 절연막(104) 위에 1층째의 금속 산화물막을 형성하고, 질소, 산소, 희가스, 또는 건조 공기 분위기하에서 550℃ 이상 기판의 변형점 미만의 온도로 열처리한다. 상기 열처리에 의해, 1층째의 금속 산화물막의 표면을 포함한 영역에 결정 영역(판상 결정을 포함함)이 형성된다. 그리고, 2층째의 금속 산화물막을 1층째의 금속 산화물막보다 두껍게 형성한다. 이 후, 550℃ 이상 기판의 변형점 미만의 온도로 다시 열처리하여 표면을 포함한 영역에 결정 영역(판상 결정을 포함함)이 형성된 1층째의 금속 산화물막을 결정 성장의 종(seed)으로 하여 상방으로 결정 성장시켜 2층째의 금속 산화물막 전체를 결정화시킨다. 또한, 1층째의 산화물 반도체막은 1nm 이상 10nm 이하로 형성하는 것이 바람직하다.
스퍼터링법을 이용하여 금속 산화물막(106)을 형성할 때, 가능한 한 금속 산화물막(106)에 함유된 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서 수소, 물, 수산기를 포함한 화합물 또는 수소화물 등의 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 상기 처리실의 배기는 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하여 사용하면 좋다.
상술한 바와 같이 함으로써, 수소의 혼입이 저감된 금속 산화물막(106)을 형성할 수 있다. 또한, 상기 스퍼터링 장치를 사용하더라도 금속 산화물막(106)은 질소를 약간 함유하여 형성된다. 예를 들어, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 금속 산화물막(106)의 질소 농도는 5×1018cm-3 미만이다.
금속 산화물막(106)의 형성시 또는 형성후에 금속 산화물막(106)의 산소 결손에 기인하여 전하가 발생되는 경우가 있다. 일반적으로 말해서, 금속 산화물막에서의 산소 결손은 그 산소 결손의 일부가 도너가 되어 캐리어인 전자를 발생한다. 즉, 트랜지스터(200)에서도 금속 산화물막(106)의 산소 결손의 일부는 도너가 되어, 캐리어인 전자가 발생됨으로써, 트랜지스터(200)의 임계값 전압이 음 방향으로 변동된다. 그리고, 금속 산화물막(106)에서, 상기 전자의 발생은 금속 산화물막(106)과 게이트 절연막(104) 사이의 계면 근방에서 발생하는 산소 결손에서 현저하다.
그러므로, 금속 산화물막(106)을 형성한 후 제1 열처리를 실시한다.
제1 열처리는 금속 산화물막으로부터 수소(물, 수산기를 포함한 화합물)를 방출시키기 위해서 실시한다. 즉, 제1 열처리는 금속 산화물막(106)으로부터 불안정한 캐리어원(carrier source)인 수소를 탈리시킴으로써, 트랜지스터(200)의 임계값 전압이 음 방향으로 변동되는 것을 억제할 수 있다. 또한, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
제1 열처리는 온도를 예를 들어, 150℃ 이상 기판의 변형점 미만의 온도, 바람직하게는 250℃ 이상 450℃ 이하, 더 바람직하게는 300℃ 이상 450℃ 이하로 하고, 산화성 분위기 또는 불활성 분위기하에서 실시한다. 여기서, 산화성 분위기란 산소, 오존, 또는 질화산소 등의 산화성 가스를 10ppm 이상 함유한 분위기를 가리킨다. 또한, 불활성 분위기란 상술한 산화성 가스가 10ppm 미만이고, 또한 질소 또는 희가스로 충전된 분위기를 가리킨다. 처리 시간은 3분 내지 24시간으로 한다. 24시간을 넘어서 열처리하는 것은 생산성 저하를 초래하기 때문에 바람직하지 않다.
제1 열처리에 사용하는 열처리 장치에 특별한 한정은 없고, 저항 발열체 등 발열체로부터의 열 전도 또는 열 복사에 의해 피처리물을 가열하는 장치를 구비하여도 좋다. 예를 들어, 전기로나, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 광(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열처리하는 장치이다.
다음에, 포토리소그래피 공정에 의해 금속 산화물막(106) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 금속 산화물막(106)을 원하는 형상으로 에칭하여, 섬 형상의 금속 산화물막(106a)을 형성한다(도 3c 참조). 또한, 상기 레지스트 마스크는 포토리소그래피 공정 외에 잉크젯법, 인쇄법 등을 적절히 이용하여 형성할 수 있다. 상기 에칭은 금속 산화물막(106a)의 단부가 테이퍼 형상이 되도록 에칭하는 것이 바람직하다. 섬 형상의 금속 산화물막(106a)의 단부를 테이퍼 형상으로 함으로써, 본 공정 이후에 실시되는 트랜지스터(200)의 제작 공정에서, 형성되는 막의 피복성을 향상시킬 수 있고, 상기 막의 단절을 방지할 수 있다. 테이퍼 형상은 상기 레지스트 마스크를 후퇴시키면서 에칭함으로써 형성할 수 있다.
에칭 공정에서는 드라이 에칭 또는 웨트 에칭을 이용하면 좋고, 이들을 조합하여 실시하여도 좋다. 웨트 에칭에 이용하는 에칭액으로서는 인산과 아세트산과 질산을 혼합한 용액, 암모니아과수(ammonia hydrogen peroxide mixture)(31wt% 과산화수소수: 28wt% 암모니아수: 물＝ 5: 2: 2(체적비)) 등을 사용할 수 있다. 또한, ITO-07N(KANTO CHEMICAL Co., Inc 제조)을 사용하여도 좋다.
드라이 에칭에 사용하는 에칭 가스로서는 염소를 함유한 가스(염소계 가스, 예를 들어, 염소(Cl2), 삼염화붕소(BCl3), 사염화실리콘(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유한 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 육불화황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭으로서는 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 원하는 형상으로 가공할 수 있도록 에칭 조건(코일형 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
다음에, 금속 산화물막(106a) 위에 소스 전극 및 드레인 전극에 적용할 수 있는 도전막을 형성한 후, 포토리소그래피 공정에 의해, 상기 도전막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여 도전막을 원하는 형상으로 에칭하여, 소스 전극 또는 드레인 전극(108a, 108b)을 형성한다(도 3d 참조). 소스 전극 또는 드레인 전극(108a, 108b)에 적용할 수 있는 도전 재료로서, 게이트 전극(102)에 적용할 수 있는 도전 재료와 같은 도전 재료를 사용할 수 있다.
본 실시형태에서는 소스 전극 또는 드레인 전극(108a, 108b)으로서 스퍼터링법에 의해 두께가 50nm인 티타늄막, 두께가 100nm인 알루미늄막, 두께가 50nm인 티타늄막을 형성한 후, 포토리소그래피 공정 및 에칭 공정을 실시함으로써 형성한다.
다음에, 금속 산화물막(106a), 소스 전극 또는 드레인 전극(108a, 108b) 위에 패시베이션막(110)을 형성한다(도 3e 참조). 본 실시형태에서는 패시베이션막(110)으로서 절연막(112), 금속 산화물막(114), 절연막(116)을 순차적으로 형성한다.
절연막(112) 및 절연막(116)으로서는 산화실리콘, 산화갈륨, 또는 산화알루미늄, 산화질화실리콘, 산화질화알루미늄 등 중에서 선택되는 절연막을 사용할 수 있다. 또한, 절연막(112) 및 절연막(116)의 형성 방법은 게이트 절연막(104)과 같은 형성 방법을 적용하면 좋다.
금속 산화물막(114)은 금속 산화물막(106)과 같은 재료 및 형성 방법을 이용하여 형성할 수 있기 때문에, 상세한 설명은 생략한다.
패시베이션막(110)의 두께는 50nm 이상 1000nm 이하, 바람직하게는 100nm 이상 300nm 이하로 하면 좋다.
본 실시형태에서는 절연막(112)으로서 스퍼터링법에 의해 산화실리콘막을 200nm의 두께로 형성하고, 금속 산화물막(114)으로서 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 5nm의 두께로 형성하고, 절연막(116)으로서 스퍼터링법에 의해 산화실리콘막을 50nm의 두께로 형성한다.
또한, 스퍼터링법을 이용하여 절연막(112), 절연막(116)을 형성하는 경우, 가능한 한 절연막(112), 절연막(116)에 함유되는 수소 농도를 저감하는 것이 바람직하다. 수소 농도를 저감시키기 위해서는 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서 수소, 물, 수산기를 포함한 화합물 등 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다. 또한, 상기 처리실의 배기는 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하여 사용하면 좋다.
제1 열처리를 실시하면 금속 산화물막(106a)으로부터 수소를 방출시킬 수 있지만, 이와 함께 금속 산화물막(106a)의 상면으로부터 산소가 외부로 탈리될 우려가 있다. 이로써, 금속 산화물막(106a)에서 산소 결손이 발생하는 경우가 있다. 새로 발생한 산소 결손을 보상하기 위해서, 패시베이션막(110)을 형성한 후 제 2 열처리를 실시하는 것이 바람직하다.
제 2 열처리의 조건 및 장치는 제1 열처리의 조건 및 장치를 적절히 이용하면 좋기 때문에, 상세한 설명은 생략한다.
제 2 열처리를 실시함으로써, 절연막(112)으로부터 산소가 탈리되어 금속 산화물막(106a)에 공급된다. 또한, 절연막(112) 위에는 산소의 외방 확산을 방지하기 위한 금속 산화물막(114)이 형성되어 있기 때문에, 제 2 열처리시에 절연막(112)에 함유된 산소의 외방 확산을 방지할 수 있으며, 금속 산화물막(106a)에 산소를 효율적으로 공급할 수 있다. 또한, 금속 산화물막(114)은 절연막(112) 및 절연막(116)으로부터 산소가 공급됨으로써, 산소 결손이 보상되어 저항이 높아지기 때문에 절연체가 된다(절연성을 나타냄). 이로써, 금속 산화물막(114)이 패시베이션막(110)의 일부로서 사용되는 경우에도 트랜지스터(200)의 전기적 특성에 영향을 미치지 않는다.
제1 열처리 및 제 2 열처리를 실시함으로써, 금속 산화물막(106a) 및 금속 산화물막(114)은 막 내의 수소 농도가 저감되어 고순도화된 금속 산화물이 된다. 또한, 금속 산화물막(106a) 및 금속 산화물막(114)의 수소 농도는 1×1020atoms/cm3 이하, 바람직하게는 1×1019atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하가 된다. 또한, 반도체가 아니라 절연체로서 사용하는 금속 산화물막(114)의 수소 농도는 더 낮은 것이 바람직하다. 또한, 금속 산화물막(106a) 및 금속 산화물막(114) 내의 수소 농도는 SIMS 분석에서 측정되는 값이다.
제1 열처리 및 제 2 열처리에 의해, 수소 농도가 충분히 저감되어 고순도화되고, 또한 충분한 산소가 공급되어 산소 결손에 기인한 에너지갭 내의 결함 준위가 저감된 금속 산화물막(106a)을 사용함으로써, 트랜지스터(200)의 오프 전류를 저감시킬 수 있다. 구체적으로는 실온(25℃)에서의 오프 전류(여기서는 단위 채널 폭(1μm)당 값)가 100zA [1zA(젭토 암페어)는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
또한, 금속 산화물막(106a) 및 금속 산화물막(114) 내의 리튬(Li)이나 나트륨(Na) 등의 알칼리 금속은 불순물이기 때문에, 함유량을 적게 하는 것이 바람직하다. 금속 산화물막(106a) 및 금속 산화물막(114)에 함유된 알칼리 금속의 농도는 2×1016cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하는 것이 바람직하다. 또한, 알칼리 토금속도 불순물이기 때문에 함유량을 적게 하는 것이 바람직하다.
또한, 금속 산화물막은 수소나 산소 결손의 양에 따라 도체, 반도체, 또는 절연체가 된다. 예를 들어, 금속 산화물막의 저항률은 금속 산화물막에 함유된 수소나 산소 결손의 양에 따라 변화된다.
금속 산화물막을 끼운 절연막들 양쪽 모두에 열처리에 의해 산소가 탈리되지 않는 절연막을 사용하고 열처리(예를 들어 350℃)를 실시하면, 금속 산화물막의 저항률은 10[Ω·cm] 이하가 되기 때문에 금속 산화물막은 도체가 된다. 또한, 금속 산화물막을 끼운 절연막들 양쪽 모두에 열처리에 의해 산소가 탈리되는 절연막을 사용하고 열처리(예를 들어 350℃)를 실시하면, 저항률은 1×108[Ω·cm] 이상이 되기 때문에 금속 산화물막은 절연체가 된다. 따라서, 금속 산화물막(114)을 절연체로 하기 위해서는 저항률이 1×108[Ω·cm] 이상이 되도록 형성하면 좋다.
또한, 금속 산화물막(106a)을 반도체로 하기 위해서는 도체가 되는 저항률과 절연체가 되는 저항률 사이의 값을 취하면 좋기 때문에, 금속 산화물막(106a)은 저항률이 10[Ω·cm]를 초과하여 1×108[Ω·cm] 미만이 되도록 형성하면 좋다.
상술한 공정에 의해, 트랜지스터(200)를 제작할 수 있다(도 3e 참조).
채널 형성 영역을 포함한 금속 산화물막(산화물 반도체)에 접촉하며 열처리에 의해 산소가 탈리되는 절연막을 형성하고, 절연막에 접촉하며 산소의 외방 확산을 방지하기 위한 금속 산화물막을 형성함으로써, 상기 절연막으로부터 산소가 외방 확산되는 것을 억제하고 채널 형성 영역을 포함한 금속 산화물막에 산소를 효율적으로 공급할 수 있다. 이로써, 채널 형성 영역을 포함한 금속 산화물막의 산소 결손을 저감시킬 수 있기 때문에, 캐리어인 전자의 발생을 억제하여, 트랜지스터의 임계값 전압이 음 방향으로 변동되는 것을 억제할 수 있다.
또한, 산소의 외방 확산을 방지하기 위한 금속 산화물막을 열처리에 의해 산소가 탈리되는 절연막에 끼워 열처리함으로써, 산소의 외방 확산을 방지하기 위한 금속 산화물막도 산소 결손이 저감되어 절연화될 수 있다.
<반도체 장치의 응용예의 제작 방법>
도 2a에 도시한 트랜지스터(210)를 제작하는 경우에는 다음과 같이 제작하면 좋다.
기판(100) 위에 게이트 전극(102)을 형성한 후, 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 절연막(126), 금속 산화물막(124), 절연막(122)의 순서로 형성한다.
절연막(126) 및 절연막(122)의 재료 및 형성 방법은 절연막(116) 및 절연막(112)의 재료 및 형성 방법과 마찬가지이다. 또한, 금속 산화물막(124)의 재료 및 형성 방법은 금속 산화물막(114)과 마찬가지이다.
다음에, 게이트 절연막(120)을 형성한 후, 제1 열처리를 실시하는 것이 바람직하다. 여기서, 금속 산화물막(124)은 열처리에 의해 산소가 탈리되는 절연막(126) 및 절연막(122)에 끼워져 있기 때문에 금속 산화물막(124)은 절연체가 된다(절연성을 나타냄). 이 후, 게이트 절연막(120) 위에 금속 산화물막을 형성하고, 상기 금속 산화물막에 포토리소그래피 공정 및 에칭 공정을 실시함으로써 금속 산화물막(106a)을 형성한다.
다음에, 금속 산화물막(106a) 위에 도전막을 형성한 후, 상기 도전막에 포토리소그래피 공정 및 에칭 공정을 실시함으로써, 소스 전극 또는 드레인 전극(108a, 108b)을 형성한다.
다음에, 금속 산화물막(106a), 소스 전극 또는 드레인 전극(108a, 108b) 위에 절연막(118)을 형성한다. 절연막(118)은 절연막(112)의 재료 및 형성 방법과 마찬가지이다. 이 후, 제 2 열처리를 실시하여도 좋다.
상술한 바와 같이 하여 트랜지스터(210)를 제작할 수 있다.
도 2b에 도시한 트랜지스터(220)를 제작하는 경우에는 다음과 같이 제작하면 좋다.
기판(100) 위에 게이트 전극(102)을 형성한 후, 게이트 절연막(120)을 형성한다.
다음에, 게이트 절연막(120) 위에 금속 산화물막을 형성한 후, 상기 금속 산화물막에 포토리소그래피 공정 및 에칭 공정을 실시함으로써 금속 산화물막(106a)을 형성한다. 이 후, 제1 열처리를 실시한다. 이로써, 절연막(126)으로부터 탈리된 산소는 금속 산화물막(124)에 공급되고, 절연막(122)으로부터 탈리된 산소는 금속 산화물막(124) 및 금속 산화물막(106a)에 공급된다. 또한, 금속 산화물막(106a)에 함유된 수소나 물 등을 저감할 수 있다.
다음에, 금속 산화물막(106a) 위에 소스 전극 또는 드레인 전극(108a, 108b), 패시베이션막(110)을 형성한다. 이 후, 제 2 열처리를 실시한다.
상술한 바와 같이 하여, 트랜지스터(220)를 제작할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 제시한 트랜지스터와 상이한 구조를 갖는 트랜지스터에 대해서 설명하기로 한다.
도 4a 내지 도 4c에 본 발명의 일 형태에 따른 반도체 장치의 일례로서 트랜지스터(400)의 평면도 및 단면도를 도시하였다. 여기서, 도 4a는 평면도이며, 도 4b 및 도 4c는 각각 도 4a에 도시한 A1-A2 부분의 단면, B1-B2 부분의 단면에 따른 단면도이다. 또한, 도 4a에서는 도면이 복잡해지지 않도록 트랜지스터(400)의 구성 요소의 일부(예를 들어, 게이트 절연막(304) 등)를 생략하였다.
도 4a에 도시한 트랜지스터(400)는 기판(300) 위에 하지 절연막(310)을 개재하여 금속 산화물막(306a)과, 금속 산화물막(306a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(308a, 308b)과, 금속 산화물막(306a), 소스 전극 또는 드레인 전극(308a, 308b) 위에 형성된 게이트 절연막(304)과, 게이트 절연막(304) 위에 금속 산화물막(306a)과 중첩되도록 형성된 게이트 전극(302)을 갖는다.
또한, 기판(300)은 기판(100)과 같은 것을 사용하면 좋다. 또한, 금속 산화물막(306a)은 금속 산화물막(106a)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다. 또한, 소스 전극 또는 드레인 전극(308a, 308b)은 소스 전극 또는 드레인 전극(108a, 108b)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다. 또한, 게이트 절연막(304)은 게이트 절연막(104)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다. 또한, 게이트 전극(302)은 게이트 전극(102)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다.
또한, 도 4a 내지 도 4c에 도시한 트랜지스터(400)는 상부 게이트 구조의 트랜지스터이며, 소스 전극 또는 드레인 전극(308a, 308b)이 금속 산화물막(306a)의 상면에 접촉하는 상면 접촉 구조이다. 또한, 소스 전극 또는 드레인 전극(308a, 308b)이 금속 산화물막(306a)의 하면에 접촉하는 하면 접촉 구조라도 좋다.
금속 산화물막(306a)과 게이트 전극(302)이 중첩된 영역은 채널 형성 영역으로서 기능한다.
또한, 기판(300) 위에는 하지 절연막(310)이 형성되어 있다. 하지 절연막(310)은 금속 산화물막(306a)과 접촉하도록 형성되어 있다. 도 4a 내지 도 4c에 도시한 트랜지스터(400)에 있어서, 하지 절연막(310)은 절연막(312), 금속 산화물막(314), 및 절연막(316)을 갖는다. 여기서, 절연막(312) 및 절연막(316)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용된다. 또한, 게이트 절연막(304)으로서는 열처리에 의해 산소가 탈리되지 않는 절연막이 사용된다.
금속 산화물막(306a)은 게이트 절연막(304)과 절연막(312) 사이에 형성되어 있다. 절연막(312)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용된다. 열처리함으로써 절연막(312)으로부터 산소가 탈리되어 금속 산화물막(306a)에 공급된다.
또한, 본 발명의 일 형태에서는 열처리에 의해 산소가 탈리되는 절연막(312)에 접촉하며 산소의 외방 확산을 방지하기 위한 금속 산화물막(314)이 형성되어 있다. 이로써, 열처리시에 절연막(312)에 함유된 산소가 탈리되어 외방 확산되는 것을 방지할 수 있다.
또한, 본 발명의 일 형태에서는 산소의 외방 확산을 방지하기 위해서 형성되는 금속 산화물막(314)은 열처리에 의해 산소가 탈리되는 절연막(312), 절연막(316)에 끼워져 있다. 이로써, 열처리시에 절연막(316)으로부터도 산소가 탈리되어 금속 산화물막(314)에 공급된다. 금속 산화물막(314)은 절연막(312) 및 절연막(316)으로부터 산소가 공급됨으로써, 산소 결손이 보상되기 때문에 절연체가 된다(절연성을 나타냄). 이로써, 금속 산화물막(314)이 하지 절연막(310)의 일부로서 사용되는 경우에도 트랜지스터(400)의 전기적 특성에 영향을 미치지 않는다.
또한, 금속 산화물막(306a)에 산소를 효율적으로 공급하기 위해서는 금속 산화물막(306a)에 접촉하는 절연막(312)은 금속 산화물막(314)에 접촉하는 절연막(316)보다 두꺼운 것이 바람직하다. 절연막(312) 및 절연막(316)의 두께는 하지 절연막(310)의 두께에 따라 적절히 설정하면 좋다.
또한, 절연막(312)은 절연막(112)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다. 또한, 금속 산화물막(314)은 금속 산화물막(114)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다. 또한, 절연막(316)은 절연막(116)과 같은 재료 및 같은 방법으로 형성된 것을 사용하면 좋다.
절연막(312)으로서 열처리에 의해 산소가 탈리되는 막을 사용함으로써, 절연막(312)으로부터 금속 산화물막(306a)에 산소를 공급하여, 절연막(312)과 금속 산화물막(306a) 사이의 계면 준위를 저감할 수 있다. 따라서, 트랜지스터(400)의 동작에 기인하여 발생될 수 있는 전하 등이 절연막(312)과 금속 산화물막(306a) 사이의 계면에 포획되는 것을 억제할 수 있어서, 트랜지스터(400)를 전기 특성의 열화가 적은 트랜지스터로 할 수 있다.
금속 산화물막(314)은 금속 산화물막(306a)과 같이 In, Ga, Sn, 및 Zn 중에서 선택된 2종류 이상의 원소를 함유한 금속 산화물이다. 여기서, 금속 산화물막(314)에 함유된 원소와 금속 산화물막(306a)에 함유된 원소가 동일하여도 좋고 상이하여도 좋다. 예를 들어, 금속 산화물막(306a) 및 금속 산화물막(314) 양쪽 모두로서 In-Ga-Zn-O계 재료를 사용하여도 좋고, 금속 산화물막(306a)으로서 In-Ga-Zn-O계 재료를 사용하고 금속 산화물막(314)으로서 In-Ga-Zn-O-N계 재료를 사용하여도 좋다.
<반도체 장치의 응용예>
트랜지스터(400)와 상이한 구성을 갖는 트랜지스터의 단면 구조를 도 5a 내지 도 5c에 도시하였다.
도 5a에 도시한 트랜지스터(410)는 기판(300) 위에 하지 절연막으로서 절연막(318)을 형성하고, 상기 절연막(318) 위의 금속 산화물막(306a)과, 금속 산화물막(306a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(308a, 308b)과, 금속 산화물막(306a), 소스 전극 또는 드레인 전극(308a, 308b) 위에 형성된 게이트 절연막(320)과, 게이트 절연막(320) 위에 금속 산화물막(306a)의 채널 형성 영역과 중첩되도록 형성된 게이트 전극(302)을 갖는다.
트랜지스터(400)와 트랜지스터(410)의 차이점은 게이트 절연막(320)의 일부에는 산소의 외방 확산을 방지하기 위한 금속 산화물막이 형성되어 있다는 점이다. 즉, 게이트 절연막(320)은 절연막(322), 금속 산화물막(324), 및 절연막(326)의 3층 구조이다. 또한, 하지 절연막으로서 절연막(318)이 형성되어 있다. 여기서, 절연막(326, 322) 및 절연막(318)으로서는 열처리에 의해 산소가 탈리되는 절연막이 사용된다.
또한, 금속 산화물막(306a)에 산소를 효율적으로 공급하기 위해서는 금속 산화물막(306a)에 접촉하는 절연막(322)은 금속 산화물막(324)에 접촉하는 절연막(326)보다 두꺼운 것이 바람직하다. 절연막(322) 및 절연막(326)의 두께는 게이트 절연막(320)의 두께에 따라 적절히 설정하면 좋다. 또한, 금속 산화물막(324)의 두께도 적어도 5nm 이상 있으면 산소가 투과되는 것을 방지할 수 있기 때문에, 게이트 절연막(320)의 두께에 따라 적절히 설정하면 좋다.
도 5b에 도시한 트랜지스터(420)는 기판(300) 위에 하지 절연막(310)을 개재하여 금속 산화물막(306a)과, 금속 산화물막(306a)에 접촉하여 형성된 소스 전극 또는 드레인 전극(308a, 308b)과, 금속 산화물막(306a), 소스 전극 또는 드레인 전극(308a, 308b) 위에 형성된 게이트 절연막(320)과, 게이트 절연막(320) 위에 금속 산화물막(306a)의 채널 형성 영역과 중첩되도록 형성된 게이트 전극(302)을 갖는다.
트랜지스터(420)에서, 하지 절연막(310) 및 게이트 절연막(320)에 대해서는 트랜지스터(400) 및 트랜지스터(410)에 관한 기재를 참작할 수 있기 때문에 상세한 설명은 생략한다.
또한, 트랜지스터(400), 트랜지스터(410), 및 트랜지스터(420)에서, 소스 전극 또는 드레인 전극(308a, 308b)이 금속 산화물막(306a)의 상면에 접촉하는 상면 접촉 구조에 대해서 설명하였다. 그러나, 본 발명의 일 형태에 따른 트랜지스터에서는 소스 전극 또는 드레인 전극(308a, 308b)이 금속 산화물막(306a)의 하면에 접촉하는 하면 접촉 구조를 채용할 수도 있다. 하면 접촉 구조의 일례를 도 5c에 도시하였다.
도 5c에 도시한 트랜지스터(430)는 기판(300) 위에 형성된 하지 절연막(310)과, 하지 절연막(310) 위에 형성된 소스 전극 또는 드레인 전극(308a, 308b)과, 소스 전극 또는 드레인 전극(308a, 308b)에 접촉하여 형성된 금속 산화물막(306a)과, 소스 전극 또는 드레인 전극(308a, 308b), 및 금속 산화물막(306a) 위에 형성된 게이트 절연막(304)과, 금속 산화물막(306a)의 채널 형성 영역과 중첩되도록 형성된 게이트 전극(302)을 갖는다.
상술한 바와 같이, 본 발명의 일 형태에 따른 트랜지스터는 다양한 형태를 가질 수 있다.
또한, 본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시되는 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2에서 제시한 트랜지스터를 사용한 반도체 장치, 제작 방법, 회로 구성, 및 동작예에 대해서 도 6a 내지 도 8d를 참조하여 설명하기로 한다. 또한, 본 실시형태에서는 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례에 대해서 설명한다. 또한, 회로도에서는 산화물 반도체를 사용한 트랜지스터임을 나타내기 위해서 'OS'라는 부호를 병기하는 경우가 있다.
<반도체 장치의 단면 구성>
우선, 반도체 장치의 단면 구성의 일례에 대해서 도 6a를 참조하여 설명하기로 한다. 도 6a에 도시한 반도체 장치는 트랜지스터(400)와 용량 소자(402)를 갖는다.
도 6a에 도시한 트랜지스터(400)는 본 발명의 일 형태인 트랜지스터가 적용된다. 트랜지스터(400)는 기판(300) 위에 하지 절연막(310)을 개재하여 금속 산화물막(306a)과, 소스 전극 또는 드레인 전극(308a, 308b)과, 게이트 절연막(304)과, 게이트 전극(302a)을 갖는다. 하지 절연막(310)은 절연막(312)과 금속 산화물막(314)과 절연막(316)을 갖는다.
도 6a에 도시한 용량 소자(402)는 게이트 절연막(304), 소스 전극 또는 드레인 전극(308a), 전극(302b)을 갖는다. 소스 전극 또는 드레인 전극(308a)은 용량 소자(402)의 한쪽 전극으로서 기능하고, 전극(302b)은 용량 소자(402)의 다른 쪽 전극으로서 기능한다.
또한, 트랜지스터(400) 및 용량 소자(402)를 덮도록 절연막(330)이 형성되어 있다. 그리고, 절연막(330)에 형성된 개구를 통하여 소스 전극 또는 드레인 전극(308b)과 배선(332)이 접속되어 있다.
<기본 회로>
다음에, 도 6a에 도시한 반도체 장치의 기본적인 회로 구성 및 그 동작에 대해서 도 6b를 참조하여 설명하기로 한다. 도 6b에 도시한 반도체 장치에서, 제1 배선(1st Line)과 트랜지스터(400)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(400)의 게이트 전극은 전기적으로 접속되고, 용량 소자(402)의 한쪽 전극과 트랜지스터(400)의 드레인 전극 또는 소스 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 용량 소자(402)의 다른 쪽 전극은 전기적으로 접속되어 있다.
여기서 트랜지스터(400)에는, 예를 들어 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작다는 특징을 갖는다. 그러므로, 트랜지스터(400)를 오프 상태로 함으로써, 용량 소자(402)에 인가된 전위를 매우 오랜 시간에 걸쳐 유지할 수 있다.
도 6b에 도시한 반도체 장치에서는 용량 소자(402)에 인가된 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보 기록, 유지, 판독이 가능하다.
다음에, 정보 기록 및 유지에 대해서 설명한다. 여기서는 간략화를 위해서 제 3 배선의 전위는 고정되어 있는 것으로 한다. 우선, 제 2 배선의 전위를 트랜지스터(400)가 온 상태가 되는 전위로 하여 트랜지스터(400)를 온 상태로 한다. 이로써, 제1 배선의 전위가 용량 소자(402)의 한쪽 전극에 인가된다. 즉, 용량 소자(402)에는 소정의 전하가 인가된다(기록). 이 후, 제 2 배선의 전위를 트랜지스터(400)가 오프 상태가 되는 전위로 하여 트랜지스터(400)를 오프 상태로 함으로써, 용량 소자(402)에 인가된 전하가 유지된다(유지). 트랜지스터(400)는 상술한 바와 같이 오프 전류가 매우 작기 때문에 오랜 시간에 걸쳐 전하를 유지할 수 있다.
다음에, 정보 판독에 대해서 설명한다. 제1 배선에 소정의 전위(정전위)를 인가한 상태로 제 2 배선의 전위를 트랜지스터(400)가 온 상태가 되는 전위로 하면, 용량 소자(402)에 유지된 전하량에 따라 제1 배선은 상이한 전위를 갖는다. 따라서, 제1 배선의 전위를 검출함으로써, 유지된 정보를 판독할 수 있다.
다음에, 정보 재기록에 대해서 설명한다. 정보 재기록은 상기 정보 기록 및 유지와 마찬가지로 실시된다. 즉, 제 2 배선의 전위를 트랜지스터(400)가 온 상태가 되는 전위로 하여 트랜지스터(400)를 온 상태로 한다. 이로써, 제1 배선의 전위(새로운 정보에 따른 전위)가 용량 소자(402)의 한쪽 전극에 인가된다. 이 후, 제 2 배선의 전위를 트랜지스터(400)가 오프 상태가 되는 전위로 하여 트랜지스터(400)를 오프 상태로 함으로써, 용량 소자(402)는 새로운 정보에 따른 전하가 인가된 상태가 된다.
이와 같이, 본 발명의 일 형태에 따른 반도체 장치는 새로운 정보를 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 반도체 장치의 고속 동작이 실현된다.
또한, 상기 설명은 전자를 캐리어로 하는 n형 트랜지스터(n채널형 트랜지스터)를 사용하는 경우에 대한 것이지만, n형 트랜지스터 대신에 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수 있는 것은 물론이다.
도 7에 (m×n)개의 메모리셀(450)을 갖는 반도체 장치의 회로도의 일례를 도시하였다. 도 7에 도시한 메모리셀(450)의 구성은 도 6a 및 도 6b에 도시한 것과 마찬가지이다. 즉, 도 6b의 제1 배선이 도 7의 비트 라인 BL에 상당하고, 도 6b의 제 2 배선이 도 7의 워드 라인 WL에 상당하고, 도 6b의 제 3 배선이 도 7의 소스 라인 SL에 상당한다(도 7 참조).
도 7에 도시한 반도체 장치는 n개의 비트 라인 BL과, m개의 워드 라인 WL과, 메모리셀(450)이 세로 m개(행)× 가로 n개(열)의 매트릭스 형태로 배치된 메모리셀 어레이와, n개의 비트 라인 BL에 접속된 제1 구동 회로(461)와, m개의 워드 라인 WL에 접속된 제 2 구동 회로(462)를 갖는다.
메모리셀(450)은 트랜지스터(400)와 용량 소자(402)로 구성되어 있다. 트랜지스터(400)의 게이트 전극은 워드 라인 WL과 접속되어 있다. 또한, 트랜지스터(400)의 소스 전극 또는 드레인 전극 중 하나는 비트 라인 BL과 접속되고, 트랜지스터(400)의 소스 전극 및 드레인 전극 중 다른 하나는 용량 소자(402)의 한쪽 전극과 접속되어 있다. 또한, 용량 소자(402)의 다른 쪽 전극은 소스 라인 SL과 접속되며, 일정한 전위가 인가되어 있다. 트랜지스터(400)에는 실시형태 1 및 실시형태 2에서 제시한 트랜지스터가 적용된다.
본 발명의 일 형태인 반도체 장치는 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터이기 때문에, 단결정 실리콘을 채널 형성 영역에 사용한 트랜지스터에 비해 오프 전류가 작다는 특징을 갖는다. 따라서, 소위 DRAM으로서 인식되어 있는 도 7에 도시한 반도체 장치에 상기 트랜지스터를 적용하는 경우에는 리프레시 기간이 매우 긴 메모리를 얻을 수 있다.
<반도체 장치의 제작 방법>
다음에, 도 6a 및 도 6b에 도시한 반도체 장치의 제작 방법에 대해서 도 8a 내지 도 8d를 참조하여 설명하기로 한다.
우선, 기판(300) 위에 하지 절연막(310)으로서 기능하는 절연막(312), 금속 산화물막(314), 절연막(316)을 순차적으로 형성한다(도 8a 참조). 또한, 기판(300)은 기판(100)과 같은 재료를 사용할 수 있기 때문에, 상세한 설명은 생략한다. 또한, 절연막(312) 및 절연막(316)은 각각 절연막(112) 및 절연막(116)에 관한 기재를 참작할 수 있다.
다음에, 하지 절연막(310) 위에 금속 산화물막(306a)을 형성한다(도 8b 참조). 금속 산화물막(306a)은 금속 산화물막(106a)에 관한 기재를 참작할 수 있다.
다음에, 금속 산화물막(306a)과 접촉하는 소스 전극 또는 드레인 전극(308a, 308b)을 형성한 후, 금속 산화물막(306a), 소스 전극 또는 드레인 전극(308a, 308b) 위에 게이트 절연막(304)을 형성한다. 이 후, 게이트 절연막(304) 위에 금속 산화물막(306a)의 채널 형성 영역과 중첩된 영역에 게이트 전극(302a)을 형성함과 함께, 소스 전극 또는 드레인 전극(308a)과 중첩된 영역에 전극(302b)을 형성한다(도 8c 참조). 소스 전극 또는 드레인 전극(308a, 308b)은 소스 전극 또는 드레인 전극(108a, 108b)에 관한 기재를 참작할 수 있다.
다음에, 게이트 절연막(304), 게이트 전극(302a), 및 전극(302b)을 덮도록 층간 절연막으로서 기능하는 절연막(330)을 형성한다. 이 후, 절연막(330) 및 게이트 절연막(304)에 개구를 형성하고 절연막(330) 위에 배선(332)을 형성함으로써, 소스 전극 또는 드레인 전극(308b)과 배선(332)을 전기적으로 접속한다.
층간 절연막으로서 기능하는 절연막(330)으로서, 무기 재료(산화실리콘, 질화실리콘, 산화질화실리콘 등), 감광성 또는 비감광성 유기 재료(폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐), 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성되고, 치환기에 적어도 수소를 포함하거나 또는 치환기에 불소, 알킬기 또는 방향족 탄화수소 중 적어도 1종류를 갖는 재료, 소위 실록산, 및 이들을 적층한 구조의 재료를 사용할 수 있다.
또한, 배선(332)은 스퍼터링법, 플라즈마 CVD법 등을 이용하여 도전막을 형성한 후, 상기 도전막에 포토리소그래피 공정 및 에칭 공정을 실시함으로써 형성된다. 도전막의 재료로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 상세한 사항에 대해서는 게이트 전극(102) 등에 관한 기재와 마찬가지이다.
상술한 공정에 의해, 트랜지스터(400) 및 용량 소자(402)를 갖는 반도체 장치를 제작할 수 있다(도 8d 참조).
상술한 바와 같이, 본 실시형태에 제시된 구성이나 방법 등은 다른 실시형태에 제시된 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 실시형태 1 내지 실시형태 3에서 설명한 반도체 장치를 구비한 전자 기기의 예에 대해서 설명한다.
도 9a는 노트북 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시부(3003)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 하우징(3002)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 노트북 퍼스널 컴퓨터로 할 수 있다.
도 9b는 휴대 정보 단말기(PDA)이며, 본체(3021)에는 표시부(3023), 외부 인터페이스(3025), 조작 버튼(3024) 등이 설치되어 있다. 또한, 조작용 부속품으로서 스타일러스(stylus)(3022)가 있다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시부(3023)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 본체(3021)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 휴대 정보 단말기(PDA)로 할 수 있다.
도 9c는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적은 하우징(2701) 및 하우징(2703)의 2개의 하우징으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축(軸)부(2711)에 의해 일체가 되고, 상기 축부(2711)를 축으로 하여 개폐 동작을 실시할 수 있다. 이러한 구성으로 함으로써 종이 서적과 같은 동작을 실시할 수 있다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 하나의 연속 화면을 표시하는 구성으로 하여도 좋고, 각각 상이한 화면을 표시하는 구성으로 하여도 좋다. 각각 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽 표시부(도 9c에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 9c에서는 표시부(2707))에 화상을 표시할 수 있다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시부(2705), 표시부(2707)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 하우징(2701), 하우징(2703)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 전자 서적으로 할 수 있다.
또한, 도 9c는 하우징(2701)에 조작부 등을 구비한 예를 도시한 것이다. 예를 들어, 하우징(2701)에 전원(2721), 조작키(2723), 스피커(2725) 등이 구비되어 있다. 조작키(2723)에 의해 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한, 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다. 또한, 전자 서적은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의해 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고 다운로드하는 구성으로 할 수도 있다.
도 9d는 휴대 전화기이며, 하우징(2800) 및 하우징(2801)의 2개의 하우징으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한, 하우징(2800)에는 휴대 전화기를 충전하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한, 안테나는 하우징(2801) 내부에 내장되어 있다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시 패널(2802)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 하우징(2800), 하우징(2801)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 휴대 전화기로 할 수 있다.
또한, 표시 패널(2802)은 터치 패널을 구비하고, 도 9d에는 영상 표시된 복수의 조작키(2805)를 점선으로 나타냈다. 또한, 태양 전지 셀(2810)에 의해 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(2802)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한, 표시 패널(2802)과 동일면 위에 카메라용 렌즈(2807)를 구비하기 때문에, 영상 전화가 가능하다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드시켜, 도 9d에 도시한 바와 같이 전개된 상태로부터 서로 겹친 상태로 할 수 있고, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 9e는 디지털 비디오 카메라이며, 본체(3051), 표시부(A)(3057), 접안부(3053), 조작 스위치(3054), 표시부(B)(3055), 배터리(3056) 등으로 구성되어 있다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시부(A)(3057), 표시부(B)(3055)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 본체(3051)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 9f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치(9600)는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의해 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의해 하우징(9601)을 지지한 구성을 도시하였다. 실시형태 1 및 실시형태 2에서 제시한 반도체 장치를 표시부(9603)에 적용할 수 있다. 또한, 실시형태 3에서 제시한 반도체 장치를 하우징(9601)의 내부에 포함된 메모리 회로에 적용할 수 있다. 실시형태 1 내지 실시형태 3에 따른 반도체 장치는 전기적 특성의 변동이 억제되어 있기 때문에, 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치(9600)는 하우징(9601)에 구비된 조작 스위치나, 별도 제공된 리모트 컨트롤러에 의해 조작할 수 있다. 또한, 리모트 컨트롤러에 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 형성한 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반적인 텔레비전 방송을 수신할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신도 가능하다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는 MOS(Metal Oxide Semiconductor) 기판을 제작하고, 내압 측정 및 C-V(Capacitance-Voltage) 측정을 실시한 결과에 대해서 도 10a 내지 도 15를 참조하여 설명하기로 한다.
우선, 본 실시예에서 사용한 시료의 제작 방법에 대해서 설명한다.
시료 A에 관해서는 실리콘 기판 위에 제1 절연막으로서 스퍼터링법에 의해 산화실리콘막을 두께 50nm로 형성하였다. 다음에, 상기 산화실리콘막 위에 금속 산화물막으로서 스퍼터링법에 의해 In-Ga-Zn-O-N계 금속 산화물막을 두께 10nm로 형성하였다. 다음에, 상기 In-Ga-Zn-O-N계 금속 산화물막 위에 제 2 절연막으로서 스퍼터링법에 의해 산화실리콘막을 두께 50nm로 형성하였다.
시료 B는 시료 A에서의 금속 산화물막으로서 In-Ga-Zn-O-N계 금속 산화물막 대신에 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 두께 10nm로 형성하였다. 다른 구성 및 제작 방법에 대해서는 시료 A와 마찬가지이다.
시료 C에 관해서는 실리콘 기판 위에 제1 절연막으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 50nm로 형성하였다. 다음에, 상기 산화질화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 두께 10nm로 형성하였다. 그 다음에, 상기 In-Ga-Zn-O계 금속 산화물막 위에 제 2 절연막으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 50nm로 형성하였다.
시료 D는 시료 A에서의 산화실리콘막(제1 절연막 및 제 2 절연막) 대신에 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 50nm로 형성하였다. 다른 구성 및 제작 방법에 대해서는 시료 A와 마찬가지이다.
시료 E로서 실리콘 기판 위에 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 시료 A 내지 시료 E를 열처리하였다. 열처리의 조건은 질소 분위기하에서, 온도 300℃, 1시간으로 하였다.
다음에, 시료 A 내지 시료 E 각각에 관해서, 제 2 절연막 위에 스퍼터링법에 의해 알루미늄 티타늄 합금막으로 이루어진 전극(전극 면적 0.785mm2)을 두께 400nm로 형성하였다.
마지막으로, 시료 A 내지 시료 E에 질소 분위기하에서 온도 250℃로 1시간의 열처리를 실시하였다.
상술한 바와 같이 하여 얻어진 시료 A 내지 시료 E의 MOS 기판의 구조에 대해서 표 1에 나타냈다.
　 기판 제1 절연막(두께) 금속산화물막
(두께)		 제 2 절연막(두께) 전극
시료 A 실리콘 기판 산화실리콘막 (50nm) IGZON (10nm) 산화실리콘막 (50nm) 알루미늄 티타늄막 (400nm)
시료 B 산화실리콘막 (50nm) IGZO (10nm) 산화실리콘막 (50nm)
시료 C 산화질화실리콘막 (50nm) IGZO (10nm) 산화질화실리콘막 (50nm)
시료 D 산화질화실리콘막 (50nm) IGZON (10nm) 산화질화실리콘막 (50nm)
시료 E 산화실리콘막 (100nm) － －
다음에, 시료 A 내지 시료 E에 대해서, 전류-전압(I-V) 특성을 측정하였다. 각 시료에 대해서 13점씩 측정하였다.
내압 측정의 결과를 도 10a 내지 도 12에 도시하였다. 도 10a는 시료 A의 결과이며, 도 10b는 시료 B의 결과이며, 도 11a는 시료 C의 결과이며, 도 11b는 시료 D의 결과이며, 도 12는 시료 E의 결과를 도시한 것이다. 도 10a 내지 도 12에서, 가로축은 전압을 나타내고 세로축은 전류를 나타낸다.
도 11a에 도시한 시료 C 및 도 11b에 도시한 시료 D에 관해서는 전류 상승이 빠르고 내압이 낮은 것을 알았다. 한편, 도 10a에 도시한 시료 A 및 도 10b에 도시한 시료 B에서는 시료 C 및 시료 D와 비교하여 전류 상승이 느리고 내압이 높은 것을 알았다. 또한, 도 12에 도시한 시료 E는 시료 A 및 시료 B와 같은 정도의 내압을 갖는 것을 알았다.
다음에, 시료 A 내지 시료 E에 대해서 C-V 측정을 실시하였다. 각 시료에 대해서 4점씩 측정하였다.
C-V 측정의 결과를 도 13a 내지 도 15에 도시하였다. 도 13a는 시료 A의 결과이며, 도 13b는 시료 B의 결과이며, 도 14a는 시료 C의 결과이며, 도 14b는 시료 D의 결과이며, 도 15는 시료 E의 결과를 도시한 것이다. 도 13a 내지 도 15에서, 가로축은 전압을 나타내고 세로축은 용량값을 나타낸다.
도 14a에 도시한 시료 C 및 도 14b에 도시한 시료 D에 대해서는 C-V 커브가 얻어지지 않았다. 이것은 도 11a 및 도 11b의 결과에서도 알 수 있듯이 시료 C 및 시료 D에서의 절연막의 내압이 충분하지 않고, 용량을 유지할 수 없었기 때문이라고 생각된다. 한편, 도 13a에 도시한 시료 A, 도 13b에 도시한 시료 B 및 도 15에 도시한 시료 E에서는 양호한 C-V 커브가 얻어졌다.
또한, 시료 A 및 시료 B의 C-V 커브는 시료 E의 C-V 커브와 비교하여 양 방향으로 이동된 것을 알았다. 이것은 시료 E에 비해 시료 A 및 시료 B에 음의 고정 전하가 다수 존재하기 때문이고, 이러한 절연막을 트랜지스터의 채널 형성 영역을 포함한 금속 산화물막과 접촉하도록 형성함으로써, 트랜지스터의 임계값 전압을 양 방향으로 이동시킬 수 있는 것이 시사되었다.
시료 C 및 시료 D는 금속 산화물막을 사이에 끼운 절연막에 플라즈마 CVD법에 의한 산화질화실리콘막이 사용된다. 플라즈마 CVD법을 이용하여 형성된 산화질화실리콘막으로부터는 열처리로 인하여 산소가 탈리되는 일이 없다. 그러므로, 절연막으로부터 금속 산화물막에 산소가 공급되지 않고, 금속 산화물막을 절연화할 수 없었다고 생각된다. 한편, 시료 A 및 시료 B는 금속 산화물막을 끼운 절연막에 스퍼터링법으로 형성된 산화실리콘막이 사용된다. 스퍼터링법을 이용하여 형성된 산화실리콘막은 열처리에 의해 산소가 탈리됨으로써, 금속 산화물막에 산소가 충분히 공급되어 금속 산화물막을 절연화시킬 수 있었다고 생각된다. 따라서, 시료 A 및 시료 B의 내압이 향상되었다고 생각된다.
상술한 결과로부터, 열처리에 의해 산소가 탈리되는 절연막 사이에 금속 산화물막을 형성하는 경우, 금속 산화물막은 절연막으로서 기능하는 것으로 나타났다.
(실시예 2)
본 실시예에서는 TDS 분석을 이용하여, 열처리에 의해 산소가 방출되는 절연막 위에 금속 산화물막을 형성하는 구조에서, 상기 절연막으로부터 산소가 금속 산화물막을 투과하여 외방 확산되는 양을 조사한 결과에 대해서 설명하기로 한다.
우선, 본 실시예에서 사용한 시료 F 내지 시료 I에 대해서 설명한다.
시료 F로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다. 다음에, 상기 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 두께 5nm로 형성하였다.
시료 G로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다. 다음에, 상기 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 두께 10nm로 형성하였다.
시료 H로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다. 다음에, 상기 산화실리콘막 위에 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 두께 15nm로 형성하였다.
시료 I로서 유리 기판 위에 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 시료 F 내지 시료 I에 대해서 TDS 분석을 실시하였다. 본 실시예에서는 산소 탈리량의 값은 승온 탈리 분석 장치 EMD-WA1000S/W(전자과학 주식회사(ESCO, Ltd.) 제조)를 이용하였다.
도 16에 시료 F 내지 시료 I의 TDS 분석 결과에 대해서 도시하였다.
도 16에 도시한 바와 같이 산화실리콘막만이 형성된 시료 I는 200℃ 부근에서 피크가 높아졌다. 한편, 산화실리콘막 위에 금속 산화물막이 형성된 시료 F 내지 시료 H는 피크가 거의 검출되지 않았다.
도 16의 결과로부터, 산화실리콘막 위에 금속 산화물막이 형성되어 있음으로써, 산화실리콘막에 함유된 산소가 밖으로 방출되지 않는 것을 알았다. 또한, 금속 산화물막이 적어도 5nm 형성되어 있으면, 산화실리콘막에 함유된 산소가 밖으로 방출되지 않는 것으로 나타났다. 상술한 결과로부터 금속 산화물막은 산소의 투과를 방지할 수 있는 것이 증명되었다.
(실시예 3)
본 실시예에서는 금속 산화물막의 저항률을 조사한 결과에 대해서 도 17을 참조하여 설명하기로 한다.
우선, 본 실시예에서 사용한 시료에 대해서 도 17을 참조하여 설명한다.
(조건 1)
금속 산화물막(506)을 끼운 절연막들 양쪽 모두에 열처리에 의해 산소가 탈리되지 않는 절연막을 사용한 경우를 조건 1로 한다.
우선, 유리 기판(500) 위에 절연막(502)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 100nm로 형성하였다.
다음에, 스퍼터링법에 의해 텅스텐막을 두께 100nm로 형성하였다. 이 후, 텅스텐막에 포토리소그래피 공정 및 에칭 공정을 실시하여 전극(504a, 504b)을 형성하였다.
다음에, 금속 산화물막(506)으로서 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 형성하였다. 금속 산화물막의 형성 조건은 조성비가 In: Ga: Zn＝ 1: 1: 1인 타깃을 사용하고, Ar/O2＝ 30/15sccm, 압력 0.4Pa, 전원 0.5kW, 기판 온도 200℃, 막 두께 30nm로 하였다. 이 후, 금속 산화물막(506)에 질소 분위기하에서 450℃로 1시간의 열처리를 실시하였다.
다음에, 절연막(508)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 100nm로 형성하였다.
다음에, 절연막(508) 및 금속 산화물막(506)에 포토리소그래피 공정 및 에칭 공정을 실시함으로써, 전극(504a) 및 전극(504b)이 노출되도록 개구를 형성하였다.
마지막으로, 시료에 질소 분위기하에서 350℃로 1시간의 열처리를 실시하였다.
(조건 2)
금속 산화물막(506)을 끼운 절연막들 양쪽 모두에 열처리에 의해 산소가 탈리되는 절연막을 사용한 경우를 조건 2로 한다.
우선, 유리 기판(500) 위에 절연막(502)으로서 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 스퍼터링법에 의해 텅스텐막을 두께 100nm로 형성하였다. 이 후, 텅스텐막에 포토리소그래피 공정 및 에칭 공정을 실시하여 전극(504a, 504b)을 형성하였다.
다음에, 금속 산화물막(506)으로서 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 형성하였다. 금속 산화물막의 형성 조건은 조성비가 In: Ga: Zn＝ 1: 1: 1인 타깃을 사용하고, Ar/O2＝ 30/15sccm, 압력 0.4Pa, 전원 0.5kW, 기판 온도 200℃, 막 두께 30nm로 하였다. 이 후, 금속 산화물막(506)에 질소 분위기하에서 450℃로 1시간의 열처리를 실시하였다.
다음에, 절연막(508)으로서 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 절연막(508) 및 금속 산화물막(506)에 포토리소그래피 공정 및 에칭 공정을 실시함으로써, 전극(504a) 및 전극(504b)이 노출되도록 개구를 형성하였다.
마지막으로, 시료에 대해 질소 분위기하에서 350℃로 1시간의 열처리를 실시하였다.
(조건 3)
절연막(502)으로서 열처리에 의해 산소가 탈리되는 절연막을 사용하고, 절연막(508)으로서 열처리에 의해 산소가 탈리되지 않는 절연막을 사용한 경우를 조건 3으로 한다.
우선, 유리 기판(500) 위에 절연막(502)으로서 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 스퍼터링법에 의해 텅스텐막을 두께 100nm로 형성하였다. 이 후, 텅스텐막에 포토리소그래피 공정 및 에칭 공정을 실시하여 전극(504a, 504b)을 형성하였다.
다음에, 금속 산화물막(506)으로서 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 형성하였다. 금속 산화물막의 형성 조건은 조성비가 In: Ga: Zn＝ 1: 1: 1인 타깃을 사용하고, Ar/O2＝ 30/15sccm, 압력 0.4Pa, 전원 0.5kW, 기판 온도 200℃, 막 두께 30nm로 하였다. 이 후, 금속 산화물막(506)에 대해 질소 분위기하에서 450℃로 1시간의 열처리를 실시하였다.
다음에, 절연막(508)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 100nm로 형성하였다.
다음에, 절연막(508) 및 금속 산화물막(506)에 포토리소그래피 공정 및 에칭 공정을 실시함으로써, 전극(504a) 및 전극(504b)이 노출되도록 개구를 형성하였다.
마지막으로, 시료에 대해 질소 분위기하에서 350℃로 1시간의 열처리를 실시하였다.
(조건 4)
절연막(502)으로서 열처리에 의해 산소가 탈리되지 않는 절연막을 사용하고, 절연막(508)으로서 열처리에 의해 산소가 탈리되는 절연막을 사용한 경우를 조건 4로 한다.
우선, 유리 기판(500) 위에 절연막(502)으로서 플라즈마 CVD법에 의해 산화질화실리콘막을 두께 100nm로 형성하였다.
다음에, 스퍼터링법에 의해 텅스텐막을 두께 100nm로 형성하였다. 이 후, 텅스텐막에 포토리소그래피 공정 및 에칭 공정을 실시하여 전극(504a, 504b)을 형성하였다.
다음에, 금속 산화물막(506)으로서 스퍼터링법에 의해 In-Ga-Zn-O계 금속 산화물막을 형성하였다. 금속 산화물막의 형성 조건은 조성비가 In: Ga: Zn＝ 1: 1: 1인 타깃을 사용하고, Ar/O2＝ 30/15sccm, 압력 0.4Pa, 전원 0.5kW, 기판 온도 200℃, 막 두께 30nm로 하였다. 이 후, 금속 산화물막(506)에 대해 질소 분위기하에서 450℃로 1시간의 열처리를 실시하였다.
다음에, 절연막(508)으로서 스퍼터링법에 의해 산화실리콘막을 두께 100nm로 형성하였다.
다음에, 절연막(508) 및 금속 산화물막(506)에 포토리소그래피 공정 및 에칭 공정을 실시함으로써, 전극(504a) 및 전극(504b)이 노출되도록 개구를 형성하였다.
마지막으로, 시료에 대해 질소 분위기하에서 350℃로 1시간의 열처리를 실시하였다.
다음에, 조건 1 내지 조건 4에서 설명한 시료 각각에 대해서 4점씩 도전율 σ를 측정하였다. 측정한 도전율 σ로부터 저항률 ρ를 산출한 결과에 대해서 4점의 평균값을 산출한 것을 표 2에 나타냈다.
저항률 ρ[Ω·cm]
조건 1 1.4×10-2
조건 2 7.4×109
조건 3 8.6×103
조건 4 8.5×106
표 2에 나타낸 바와 같이 조건 1에서의 금속 산화물막의 저항률 ρ는 1.4×10-2[Ω·cm]이었다. 또한, 조건 2에서의 금속 산화물막의 저항률 ρ는 7.4×109[Ω·cm]로 산출할 수 있었다. 또한, 조건 3에서의 금속 산화물막의 저항률 ρ는 8.6×103[Ω·cm]로 산출할 수 있었다. 또한, 조건 4에서의 금속 산화물막의 저항률 ρ는 8.5×106[Ω·cm]로 산출할 수 있었다.
조건 1의 결과로부터, 금속 산화물막(506)을 형성한 후의 열처리에 의해 저감된 금속 산화물막(506)의 저항은 절연막(508)을 형성한 후에 열처리를 실시하여도 변화되지 않고, 그대로 낮은 값을 유지하는 것을 알았다. 이로써, 금속 산화물막(506)은 도체의 특성이 되는 것을 알았다.
또한, 조건 2의 결과로부터, 금속 산화물막(506)을 형성한 후의 열처리에 의해 저감된 금속 산화물막(506)의 저항은 절연막(508)을 형성한 후에 열처리를 실시함으로써 상승되는 것을 알았다. 이것은 절연막(502) 및 절연막(508)으로부터 산소가 공급됨으로써, 금속 산화물막에 발생된 산소 결손이 보상되기 때문이라고 생각된다. 이로써, 금속 산화물막(506)은 절연체가 되는(절연성을 나타냄) 것을 알았다.
또한, 조건 3 및 조건 4의 결과로부터, 절연막(508)을 형성한 후의 열처리에 의해, 금속 산화물막(506)의 저항은 조건 1보다 높고 조건 2보다 낮은 값이 된다. 이로써, 금속 산화물막(506)은 반도체가 되는 것을 알았다.
상술한 결과로부터, 금속 산화물막과 접촉하는 절연막의 종류(또는 절연막으로부터 탈리되는 산소량)에 의해, 금속 산화물막의 저항을 조정할 수 있는 것으로 나타났다.
100: 기판
102: 게이트 전극
104: 게이트 절연막
106: 금속 산화물막
106a: 금속 산화물막
108a: 소스 전극 또는 드레인 전극
108b: 소스 전극 또는 드레인 전극
110: 패시베이션막
112: 절연막
114: 금속 산화물막
116: 절연막
118: 절연막
120: 게이트 절연막
122: 절연막
124: 금속 산화물막
126: 절연막
200: 트랜지스터
210: 트랜지스터
220: 트랜지스터
230: 트랜지스터
300: 기판
302: 게이트 전극
302a: 게이트 전극
302b: 전극
304: 게이트 절연막
306a: 금속 산화물막
308a: 소스 전극 또는 드레인 전극
308b: 소스 전극 또는 드레인 전극
310: 하지 절연막
312: 절연막
314: 금속 산화물막
316: 절연막
318: 절연막
320: 게이트 절연막
322: 절연막
324: 금속 산화물막
326: 절연막
330: 절연막
332: 배선
400: 트랜지스터
402: 용량 소자
410: 트랜지스터
420: 트랜지스터
430: 트랜지스터
450: 메모리셀
461: 구동 회로
462: 구동 회로
500: 유리 기판
502: 절연막
504a: 전극
504b: 전극
506: 금속 산화물막
508: 절연막
2701: 하우징
2703: 하우징
2705: 표시부
2707: 표시부
2711: 축부
2721: 전원
2723: 조작키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스(stylus)
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3055: 표시부(B)
3056: 배터리
3057: 표시부(A)
9600: 텔레비전 장치
9601: 하우징
9603: 표시부
9605: 스탠드

Claims (5)

  1. 반도체 장치로서,
    가요성 기판;
    상기 가요성 기판 위에 있고 산화실리콘을 포함하는 제 1 절연막;
    상기 제 1 절연막 위에 있고 상기 제 1 절연막에 접촉하고 금속을 포함하는 막;
    금속을 포함하는 상기 막 위에 있고 산화실리콘을 포함하는 제 2 절연막;
    상기 제 2 절연막 위에 있고 상기 제 2 절연막에 접촉하고 인듐, 갈륨, 및 아연을 포함하는 금속 산화물막;
    상기 금속 산화물막의 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 1 도전막;
    상기 금속 산화물막의 상기 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 2 도전막;
    상기 금속 산화물막 위에 있는 제 3 절연막;
    상기 제 3 절연막 위에 있고 상기 금속 산화물막과 중첩되는 제 3 도전막;
    상기 제 3 절연막 위에 있고 상기 제 1 도전막과 중첩되는 제 4 도전막;
    상기 제 1 도전막, 상기 제 2 도전막, 상기 제 3 도전막, 및 상기 제 4 도전막 위에 있는 제 4 절연막; 및
    상기 제 1 도전막, 상기 제 2 도전막, 상기 제 3 도전막, 및 상기 제 4 도전막과 중첩되는 제 5 도전막을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    가요성 기판;
    상기 가요성 기판 위에 있고 산화실리콘을 포함하는 제 1 절연막;
    상기 제 1 절연막 위에 있고 금속을 포함하는 막;
    금속을 포함하는 상기 막 위에 있고 산화실리콘을 포함하는 제 2 절연막;
    상기 제 2 절연막 위에 있고 상기 제 2 절연막에 접촉하고 인듐, 갈륨, 및 아연을 포함하는 금속 산화물막;
    상기 금속 산화물막의 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 1 도전막;
    상기 금속 산화물막의 상기 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 2 도전막;
    상기 금속 산화물막 위에 있는 제 3 절연막;
    상기 제 3 절연막 위에 있고 상기 금속 산화물막과 중첩되는 제 3 도전막;
    상기 제 3 절연막 위에 있고 상기 제 1 도전막과 중첩되는 제 4 도전막;
    상기 제 1 도전막, 상기 제 2 도전막, 상기 제 3 도전막, 및 상기 제 4 도전막 위에 있는 제 4 절연막; 및
    상기 제 1 도전막, 상기 제 2 도전막, 상기 제 3 도전막, 및 상기 제 4 도전막과 중첩되는 제 5 도전막을 포함하고,
    상기 제 2 절연막의 제 1 두께는 상기 제 1 절연막의 제 2 두께보다 크고,
    상기 제 1 두께는 금속을 포함하는 상기 막의 제 3 두께보다 큰, 반도체 장치.
  3. 반도체 장치로서,
    가요성 기판;
    상기 가요성 기판 위에 있고 산화실리콘을 포함하는 제 1 절연막;
    상기 제 1 절연막 위에 있고 상기 제 1 절연막에 접촉하고 금속을 포함하는 막;
    금속을 포함하는 상기 막 위에 있고 산화실리콘을 포함하는 제 2 절연막;
    상기 제 2 절연막 위에 있고 상기 제 2 절연막에 접촉하고 인듐, 갈륨, 및 아연을 포함하는 금속 산화물막;
    상기 금속 산화물막의 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 1 도전막;
    상기 금속 산화물막의 상기 상면 위에 있고 상기 금속 산화물막의 상기 상면과 접하는 제 2 도전막;
    상기 금속 산화물막 위에 있는 제 3 절연막;
    상기 제 3 절연막 위에 있고 상기 금속 산화물막과 중첩되는 제 3 도전막;
    상기 제 3 절연막 위에 있고 상기 제 1 도전막과 중첩되는 제 4 도전막; 및
    상기 제 1 도전막, 상기 제 2 도전막, 상기 제 3 도전막, 및 상기 제 4 도전막 위에 있는 제 4 절연막을 포함하고,
    상기 제 1 도전막은 용량 소자의 한쪽 전극 및 트랜지스터의 소스 및 드레인 중 한쪽으로서 기능하고,
    상기 제 4 도전막은 상기 용량 소자의 다른 쪽 전극으로서 기능하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 2 절연막의 제 1 두께는 상기 제 1 절연막의 제 2 두께보다 크고,
    상기 제 1 두께는 금속을 포함하는 상기 막의 제 3 두께보다 큰, 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 3 도전막의 하면은 상기 금속 산화물막의 상기 상면 아래에 제공되는, 반도체 장치.
KR1020220095683A 2011-03-31 2022-08-01 반도체 장치 KR102660906B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2011-078111 2011-03-31
JP2011078111 2011-03-31
KR1020210077329A KR102429561B1 (ko) 2011-03-31 2021-06-15 반도체 장치

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210077329A Division KR102429561B1 (ko) 2011-03-31 2021-06-15 반도체 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020240053450A Division KR20240063070A (ko) 2011-03-31 2024-04-22 반도체 장치

Publications (2)

Publication Number Publication Date
KR20220113652A true KR20220113652A (ko) 2022-08-16
KR102660906B1 KR102660906B1 (ko) 2024-04-26

Family

ID=46926029

Family Applications (5)

Application Number Title Priority Date Filing Date
KR1020120033203A KR101971290B1 (ko) 2011-03-31 2012-03-30 반도체 장치
KR1020190043505A KR102103972B1 (ko) 2011-03-31 2019-04-15 반도체 장치
KR1020200046692A KR102267380B1 (ko) 2011-03-31 2020-04-17 반도체 장치
KR1020210077329A KR102429561B1 (ko) 2011-03-31 2021-06-15 반도체 장치
KR1020220095683A KR102660906B1 (ko) 2011-03-31 2022-08-01 반도체 장치

Family Applications Before (4)

Application Number Title Priority Date Filing Date
KR1020120033203A KR101971290B1 (ko) 2011-03-31 2012-03-30 반도체 장치
KR1020190043505A KR102103972B1 (ko) 2011-03-31 2019-04-15 반도체 장치
KR1020200046692A KR102267380B1 (ko) 2011-03-31 2020-04-17 반도체 장치
KR1020210077329A KR102429561B1 (ko) 2011-03-31 2021-06-15 반도체 장치

Country Status (4)

Country Link
US (3) US9082860B2 (ko)
JP (7) JP5986776B2 (ko)
KR (5) KR101971290B1 (ko)
TW (3) TWI529937B (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013084846A1 (ja) * 2011-12-05 2013-06-13 シャープ株式会社 半導体装置
JP2013182992A (ja) * 2012-03-01 2013-09-12 Toshiba Corp 半導体装置
JP2013183062A (ja) * 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
US8860023B2 (en) * 2012-05-01 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102078213B1 (ko) 2012-07-20 2020-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
TWI608616B (zh) 2012-11-15 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
KR102459007B1 (ko) 2012-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9449853B2 (en) 2013-09-04 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising electron trap layer
JP2016001712A (ja) * 2013-11-29 2016-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9564535B2 (en) * 2014-02-28 2017-02-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
TWI559555B (zh) * 2014-03-13 2016-11-21 國立臺灣師範大學 薄膜電晶體及其製造方法
WO2015159183A2 (en) * 2014-04-18 2015-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device having the same
JP6722980B2 (ja) 2014-05-09 2020-07-15 株式会社半導体エネルギー研究所 表示装置および発光装置、並びに電子機器
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
TWI666776B (zh) * 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016063160A1 (en) * 2014-10-20 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, display device, and display module
KR102337370B1 (ko) * 2014-10-22 2021-12-09 삼성디스플레이 주식회사 반도체 소자 및 반도체 소자의 제조 방법
US9704704B2 (en) 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
JP6711642B2 (ja) * 2015-02-25 2020-06-17 株式会社半導体エネルギー研究所 半導体装置
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TWI695415B (zh) 2015-03-30 2020-06-01 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US10192995B2 (en) * 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
JP7007080B2 (ja) * 2016-07-19 2022-02-10 株式会社ジャパンディスプレイ Ｔｆｔ回路基板
US9978879B2 (en) * 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009224479A (ja) 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
KR20100100659A (ko) * 2009-03-05 2010-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20100108245A (ko) * 2009-03-26 2010-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20100130098A (ko) * 2009-06-02 2010-12-10 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR20110015377A (ko) * 2009-08-07 2011-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US20110062434A1 (en) * 2009-09-16 2011-03-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof

Family Cites Families (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3777857B2 (ja) * 1999-03-08 2006-05-24 セイコーエプソン株式会社 電気光学装置の製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
TWI399580B (zh) 2003-07-14 2013-06-21 Semiconductor Energy Lab 半導體裝置及顯示裝置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
KR100563066B1 (ko) * 2004-06-10 2006-03-24 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 이의 제조 방법
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CN102938420B (zh) 2004-11-10 2015-12-02 佳能株式会社 无定形氧化物和场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073698A (ja) * 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101707212B (zh) 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) * 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5679622B2 (ja) * 2008-01-31 2015-03-04 株式会社東芝 絶縁膜、およびこれを用いた半導体装置
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
KR100963104B1 (ko) 2008-07-08 2010-06-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI627757B (zh) * 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP5480554B2 (ja) * 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR20110084523A (ko) 2008-11-07 2011-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8383470B2 (en) * 2008-12-25 2013-02-26 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor (TFT) having a protective layer and manufacturing method thereof
TWI475616B (zh) * 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101648927B1 (ko) * 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2010182819A (ja) 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8367486B2 (en) * 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
JP5760298B2 (ja) 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4571221B1 (ja) * 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
US8766269B2 (en) 2009-07-02 2014-07-01 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, lighting device, and electronic device
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
KR101857405B1 (ko) * 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102386147B1 (ko) * 2009-07-31 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
TWI559501B (zh) * 2009-08-07 2016-11-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI596741B (zh) * 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI528527B (zh) * 2009-08-07 2016-04-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
CN105428424A (zh) * 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
KR102321565B1 (ko) * 2009-09-24 2021-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
WO2011065208A1 (en) * 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102089200B1 (ko) * 2009-11-28 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN105789321B (zh) * 2010-03-26 2019-08-20 株式会社半导体能源研究所 半导体装置的制造方法
WO2011132548A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011145634A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011155302A1 (en) 2010-06-11 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009224479A (ja) 2008-03-14 2009-10-01 Fujifilm Corp 薄膜電界効果型トランジスタおよびその製造方法
KR20100100659A (ko) * 2009-03-05 2010-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20100108245A (ko) * 2009-03-26 2010-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20100130098A (ko) * 2009-06-02 2010-12-10 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR20110015377A (ko) * 2009-08-07 2011-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US20110062434A1 (en) * 2009-09-16 2011-03-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof

Also Published As

Publication number Publication date
KR102267380B1 (ko) 2021-06-21
TWI529937B (zh) 2016-04-11
TW201620140A (zh) 2016-06-01
TWI577024B (zh) 2017-04-01
JP7213312B2 (ja) 2023-01-26
JP2012216834A (ja) 2012-11-08
JP6255069B2 (ja) 2017-12-27
TW201717406A (zh) 2017-05-16
KR101971290B1 (ko) 2019-04-22
KR102103972B1 (ko) 2020-04-23
TW201301516A (zh) 2013-01-01
KR102660906B1 (ko) 2024-04-26
KR102429561B1 (ko) 2022-08-05
KR20190041446A (ko) 2019-04-22
US9917204B2 (en) 2018-03-13
TWI609493B (zh) 2017-12-21
JP2024019226A (ja) 2024-02-08
US9082860B2 (en) 2015-07-14
US20120248433A1 (en) 2012-10-04
KR20200043354A (ko) 2020-04-27
JP2023029647A (ja) 2023-03-03
JP2020155788A (ja) 2020-09-24
KR20210075936A (ko) 2021-06-23
JP2016192579A (ja) 2016-11-10
US20160163874A1 (en) 2016-06-09
US20150255617A1 (en) 2015-09-10
JP6925485B2 (ja) 2021-08-25
KR20120112228A (ko) 2012-10-11
JP2018032882A (ja) 2018-03-01
JP5986776B2 (ja) 2016-09-06
JP2021180328A (ja) 2021-11-18
US9293590B2 (en) 2016-03-22
JP7395036B2 (ja) 2023-12-08

Similar Documents

Publication Publication Date Title
KR102429561B1 (ko) 반도체 장치
JP6357261B2 (ja) 半導体装置の作製方法
KR102450889B1 (ko) 반도체 장치
JP2020039005A (ja) 半導体装置の作製方法
KR20240063070A (ko) 반도체 장치

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant