KR20200142094A - 강화된 패터닝을 위한 에칭 정지 층 증착 - Google Patents

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KR20200142094A
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카푸 시리쉬 레디
존 헨리
펑이 장
엘헴 모히미
바빈 자리왈라
아르판 프라빈 마호로왈라
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    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
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    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/08—Apparatus, e.g. for photomechanical printing surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

반도체 제작 동안 강화된 패터닝을 위해 에칭 정지 층들의 선택적인 증착을 위한 방법들, 시스템들, 및 컴퓨터 프로그램들이 제공된다. 일 방법은 기판의 베이스 재료 (M1) 의 상단부 상에 포토-레지스트 재료 (M2) 를 첨가하는 단계를 포함하고, M2는 M2가 M1 위에 존재하지 않는 영역들에서 M1을 에칭하기 위한 패턴을 규정한다. 방법은 M2를 첨가한 후 옥사이드 재료 (M3) 로 기판을 컨포멀하게 캡핑하기 위한 단계; 및 컨포멀하게 캡핑한 후 충진 재료 M4로 기판을 갭 충진하기 위한 단계를 더 포함한다. 또한, 갭 충진 후 M4의 표면들이 아니라 M3의 노출된 표면들 상에서 에칭 정지 재료 (M5) 가 선택적으로 성장된다. 부가적으로, 방법은 M5를 선택적으로 성장시킨 후 기판으로부터 M4를 제거하기 위한 단계; 및 M1 내로 패턴을 전사하기 위해 M4를 제거한 후 기판을 에칭하는 단계를 포함한다. M5는 M1 내로 보다 깊은 에칭을 인에이블하도록 에칭 방지를 부가한다.

Description

강화된 패터닝을 위한 에칭 정지 층 증착
우선권 주장
본 출원은 2018년 5월 7일에 출원된 미국 특허 출원 번호 제 15/972,918 호의 우선권의 이익을 주장하고, 이는 전체가 본 명세서에 참조로서 인용된다.
본 명세서에 개시된 주제는 일반적으로 반도체 제작 장치에서 반도체 에칭을 위한 방법들, 시스템들, 및 프로그램들에 관한 것이다. 일부 예들에서, 반도체 제작 장치의 동작 동안 증착 제어 및 반도체 에칭이 제공된다.
반도체 제작은 CD (critical dimension) 의 감소 및 복수의 패터닝의 비용의 지수적 상승이 있어 왔다. 반도체 제작 산업은 보다 적은 프로세싱 단계들로 보다 작은 CD 피처들이 획득되게 하도록, EUV (extreme ultraviolet lithography) 패터닝으로 천이한다. 많은 경우들에서, EUV 포토레지스트 (PR) 재료는 약 2:1의 종횡비로 실리콘-기반 재료 상에 패터닝된다.
EUV 프로세스 동안, 불균일도들이 웨이퍼에 걸쳐 종횡비 변동을 야기할 때 원치 않은 효과가 발생할 수도 있다. 또 다른 문제가 하부 층들로의 패턴 전사가 패턴을 규정하는 에칭 프로세스들을 견디는 EUV PR들의 능력으로 제한될 때 EUV를 사용한 반도체 제작 동안 발생할 수도 있다. 그 결과, EUV PR은 신속하게 소모되고 하부 층 내에 깊은 패턴들을 규정하기 위해 효과적으로 사용될 수 없다.
또 다른 문제는 매우 두꺼운 EUV PR들이 하부 층으로 패턴을 성공적으로 전사하기 위해 필요하지만, 이는 EUV가 라인의 하단부로 완전히 침투하지 않을 수도 있기 때문에, 라인 벤딩 (line bending) (예를 들어, EUV PR 라인들의 붕괴) 또는 불량한 선택도 (CD의 손실) 를 야기할 수도 있다는 것이다.
본 명세서에 제공된 배경기술 기술 (description) 은 본 개시의 맥락을 일반적으로 제시할 목적이다. 이 배경기술 섹션에 기술된 정도의 본 명세서에 명명된 발명자들의 업적, 뿐만 아니라 출원시 종래 기술로서 달리 인증되지 않을 수도 있는 본 기술의 양태들은 본 개시에 대한 종래 기술로서 명시적으로나 암시적으로 인정되지 않는다.
예시적인 방법들, 시스템들, 및 컴퓨터 프로그램들이 반도체 제작 동안 강화된 패터닝을 위해 에칭 정지 층들의 선택적인 증착으로 지향된다. 일부 구현예들에서, 반도체 제작 프로세스는 EUV (extreme ultraviolet lithography) 포토레지스트 (PR) 재료를 포함하지만, 동일한 원리들이 다른 패터닝 기법들로 활용될 수도 있다. 예들은 단순히 가능한 변동들을 상징한다.
일부 구현예들에서, 에칭 단계들 동안 패턴을 보호하도록 금속 옥사이드들 (예를 들어, 지르코늄 옥사이드 (ZrOx), 알루미늄 옥사이드 (AlOx), 하프늄 옥사이드 (HfOx)) 의 형태로 에칭 정지 층이 EUV PR 패턴 상에 증착된다. 또한, SiO2 상에 선택적으로 증착될 수 있는 탄소-기반 갭충진 재료의 CHx 표면에 관한 하드마스크들의 다른 예들은, 알루미늄 나이트라이드들 (AlN), 알루미늄 옥시나이트라이드 (AlON), 이트륨 옥사이드 (Y2O3), 이트륨 나이트라이드 (YNx), 및 이트륨 옥시나이트라이드들 (YOxNy) 을 포함한다. 에칭 정지 층은 CD (critical dimension) 를 희생시키지 않고 또는 예를 들어 약한 (slender) PR 라인들을 사용할 때, 보이는 라인 벤딩과 관련한 부가적인 걱정들을 유발하지 않고, 하부 층 내로 훨씬 보다 깊이 패턴의 전사를 인에이블한다.
일 구현예에서, 방법이 제공된다. 방법은 기판의 베이스 재료 (M1) 의 상단부 상에 포토-레지스트 재료 (M2) 를 첨가하는 단계를 포함하고, M2는 M2가 M1 위에 존재하지 않는 영역들에서 M1을 에칭하기 위한 패턴을 규정한다. 방법은 M2를 첨가한 후 옥사이드 재료 (M3) 로 기판을 컨포멀하게 캡핑하기 위한 단계; 및 컨포멀한 캡핑 동작 후 충진 재료 M4로 기판을 갭 충진하기 위한 단계를 더 포함한다. 또한, 갭 충진 후 M4의 표면들이 아니라 M3의 노출된 표면들 상에서 에칭 정지 재료 (M5) 가 선택적으로 성장된다. 부가적으로, 방법은 M5를 선택적으로 성장시킨 후 기판으로부터 M4를 제거하기 위한 단계; 및 M1 내로 패턴을 전사하기 위해 M4를 제거한 후 기판을 에칭하는 단계를 포함한다. M5는 M1 내로 보다 깊은 에칭을 인에이블하도록 에칭 방지를 부가한다.
일 예에서, M4를 제거한 후 기판을 에칭하는 단계는 기판의 M3의 노출된 표면들을 에칭하는 단계, 및 M1 내로 패턴을 전사하기 위해 기판을 계속해서 에칭하는 단계를 더 포함한다.
일 예에서, M2는 탄소-기반 재료이다.
일 예에서, M3은 실리콘 다이옥사이드 또는 알루미늄 옥사이드 중 하나이다.
일 예에서, M4는 탄소-기반 희생 재료이다.
일 예에서, M5는 금속 옥사이드이다.
일 예에서, M3으로 기판을 컨포멀하게 캡핑하는 단계는 저-손실 플라즈마 강화된 원자 층 증착 (plasma enhanced atomic layer deposition; PEALD) 을 수행하는 단계를 더 포함한다.
일 예에서, 충진 재료 M4로 기판을 갭 충진하는 단계는 기판 내 갭들을 충진하기 위해 M4를 증착하는 단계 및 M4를 에칭하는 단계를 교번하는 단계를 더 포함한다.
일 예에서, M5를 증착하기 위해 원자 층 증착 프로세스를 활용하는 단계를 더 포함한다.
일 예에서, 기판으로부터 M4를 제거하는 단계는 M4를 제거하기 위해 플라즈마 애싱을 수행하는 단계를 더 포함한다.
또 다른 구현예에서, 반도체 제작 장치는 프로세싱 챔버 및 프로세싱 챔버 내에서 기판의 프로세싱을 제어하기 위한 제어기를 포함한다. 제어기는 프로세싱 챔버로 하여금: 기판의 베이스 재료 (M1) 의 상단부 상에 포토-레지스트 재료 (M2) 를 첨가하는 단계로서, M2는 M2가 M1 위에 존재하지 않는 영역들의 M1을 에칭하기 위한 패턴을 규정하는, 포토-레지스트 재료 (M2) 를 첨가하는 단계; M2를 첨가한 후 옥사이드 재료 (M3) 로 기판을 컨포멀하게 캡핑하는 단계; 컨포멀한 캡핑 동작 후 충진 재료 M4로 기판을 갭 충진하는 단계; 갭 충진 후 M4의 표면들이 아니라 M3의 노출된 표면들 상에서 에칭 정지 재료 (M5) 를 선택적으로 성장시키는 단계; M5를 선택적으로 성장시킨 후 기판으로부터 M4를 제거하는 단계; 및 패턴을 M1 내로 전사하기 위해 M4를 제거한 후 기판을 에칭하는 단계로서, M5는 M5 없이 M2를 활용할 때보다 M1 내로 보다 깊이 에칭을 인에이블하도록 에칭 방지를 부가하는, 기판을 에칭하는 단계를 포함하는, 동작들을 수행하게 한다.
일 예에서, M4를 제거한 후 기판을 에칭하는 단계는 기판의 M3의 노출된 표면들을 에칭하는 단계, 및 M1 내로 패턴을 전사하기 위해 기판을 계속해서 에칭하는 단계를 더 포함한다.
일 예에서, M2는 탄소-기반 재료이다.
일 예에서, M3은 실리콘 다이옥사이드 또는 알루미늄 옥사이드 중 하나이다.
일 예에서, M4는 탄소이다.
일 예에서, M5는 금속 옥사이드이다.
일 예에서, M3으로 기판을 컨포멀하게 캡핑하는 단계는 저-손실 플라즈마 강화된 원자 층 증착 (PEALD) 을 수행하는 단계를 더 포함한다.
일 예에서, 충진 재료 M4로 기판을 갭 충진하는 단계는 기판 내 갭들을 충진하기 위해 M4를 증착하는 단계 및 M4를 에칭하는 단계를 교번하는 단계를 더 포함한다.
일 예에서, M5를 증착하기 위해 원자 층 증착 프로세스를 활용하는 단계를 더 포함한다.
일 예에서, 기판으로부터 M4를 제거하는 단계는 M4를 제거하기 위해 플라즈마 애싱을 수행하는 단계를 더 포함한다.
첨부된 도면들의 다양한 도면들은 본 개시의 예시적인 실시예들을 단순히 예시하고 범위를 한정하는 것으로 고려될 수 없다.
도 1은 일부 예시적인 실시예들에 따른 에칭 챔버이다.
도 2 내지 도 10은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 동작들의 시퀀스를 예시한다.
도 11은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 방법의 플로우차트이다.
도 12 내지 도 14는 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 동작들의 제 2 시퀀스를 예시한다.
도 15는 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 제 2 방법의 플로우차트이다.
도 16 내지 도 20은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 제 3 시퀀스를 예시한다.
도 21은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 제 3 방법의 플로우차트이다.
도 22는 하나 이상의 예시적인 실시예들이 구현되거나, 하나 이상의 예시적인 실시예들이 제어될 수도 있는 머신의 일 예를 예시하는 블록도이다.
일부 예들에서, 반도체 제작 동안 강화된 패터닝을 위해 에칭 정지 층들의 선택적인 증착이 제공된다. 달리 명시적으로 언급되지 않는 한, 컴포넌트들 및 기능들은 선택가능하고 그리고 결합되거나 세분화될 수도 있고, 동작들이 순서가 가변될 수도 있고 또는 결합되거나 세분화될 수도 있다. 이하의 기술에서, 설명의 목적들을 위해, 예시적인 실시예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 그러나, 당업자들에게 본 주제가 이들 구체적 상세들 없이 실시될 수도 있다는 것이 분명할 것이다.
제시된 실시예들은 몇몇 이점들을 제공할 수 있다. 첫째로, 이전의 구현예들에서와 같이 동일한 EUV PR 두께를 사용하는 동안, 에칭 정지 층을 사용할 때 하부 층 내로 보다 깊이 패턴을 연장하는 능력이다. 이는 기존의 EUV 프로세스들에 대해 부가적인 변화들이 필요하지 않다는 것을 의미한다. 두번째로, (컨포멀한 (conformal) 실리콘 옥사이드 (SiOx) 부가 및 기판 표면 상에 고르지 않은 표면들을 갭 충진을 포함하는) 프로세스 단계들의 조합은 EUV PR 상으로 에칭 정지 층의 선택적인 성장을 인에이블하도록 사용된다.
세번째로, 하부 층 내로 보다 깊이 패턴을 연장할 때 라인 벤딩 (line bending) 또는 CD 손실이 없다 (또는 매우 최소이다). 넷째로, 제시된 구현예들이 강화된 패터닝을 위한 개방 공간 영역들과 비교하여 에칭된 라인들 상의 에칭 정지 층들의 선택적인 성장을 필요로 하는 임의의 구조의 기판들에 적용될 수도 있다. 이들은 기술된 방법들을 사용하여 획득될 수도 있는 이점들 중 일부일 뿐이다. 다른 이점들이 가능하다.
도 1은 일 실시예에 따른 에칭 챔버 (100) 를 도시한다. 2 개의 전극들 사이에 전기장을 여기하는 것은 에칭 챔버에서 RF (radiofrequency) 가스 방출을 획득하는 방법들 중 하나이다. 전극들 사이에 오실레이팅하는 (oscillating) 전압이 인가될 때, 획득된 방전은 CCP (Capacitive Coupled Plasma) 방전으로 지칭된다.
플라즈마 (102) 가 전자-중성 충돌에 의해 유발된 다양한 분자들의 해리에 의해 생성된 광범위한 다양한 화학적으로 반응성 부산물들을 획득하기 위해 안정한 피드스톡 (feedstock) 가스들을 활용하여 생성될 수도 있다. 에칭의 화학적 양태는 중성 가스 분자들 및 이들의 해리된 부산물들과 에칭될 표면의 분자들의 반응을 수반하여, 펌핑 제거될 수 있는 휘발성 분자들을 생성한다. 플라즈마가 생성될 때, 양이온들이 웨이퍼 표면으로부터 재료를 제거하기 충분한 에너지로 챔버 벽들로부터 웨이퍼 표면에 부딪치는 플라즈마를 분리하는 공간-전하 시스를 가로질러 플라즈마로부터 가속화된다. 이는 이온 충돌 또는 이온 스퍼터링으로 공지된다. 그러나, 일부 산업적 플라즈마들은 순수하게 물리적 수단에 의해 표면을 효율적으로 에칭하기 충분한 에너지로 이온들을 생성하지 않는다.
제어기 (116) 가 RF 생성기 (118), 가스 소스들 (122), 및 가스 펌프 (120) 와 같은 챔버 내 상이한 엘리먼트들을 제어함으로써 챔버 (100) 의 동작을 관리한다. 일 실시예에서, CF4 및 C-C4F8와 같은 플루오로카본 가스들이 이방성 및 선택적인 에칭 용량들을 위해 유전체 에칭 프로세스에 사용되지만, 본 명세서에 기술된 원리들은 다른 플라즈마 생성 가스들에 적용될 수 있다. 플루오로카본 가스들은 보다 작은 분자 및 원자 라디칼들을 포함하는 화학적으로 반응성 부산물들로 용이하게 해리된다. 이들 화학적으로 반응성 부산물들은 일 실시예에서 로우-k 디바이스들을 위해 SiO2 또는 SiOCH일 수 있는, 유전체 재료에 의해 에칭 제거된다 (etch away).
챔버 (100) 는 상단 전극 (104) 및 하단 전극 (108) 을 갖는 프로세싱 챔버를 예시한다. 상단 전극 (104) 은 접지되거나 RF 생성기 (미도시) 에 커플링될 수도 있고, 하단 전극 (108) 은 매칭 네트워크 (114) 를 통해 RF 생성기 (118) 에 커플링된다. RF 생성기 (118) 는 1, 2, 또는 3 개의 상이한 RF 주파수들로 RF 전력을 제공한다. 특정한 동작을 위해 챔버 (100) 의 목표된 구성에 따라, 3 개의 RF 주파수들 중 적어도 하나는 턴온되거나 턴오프될 수도 있다. 도 1에 도시된 실시예에서, RF 생성기 (118) 는 2 ㎒, 27 ㎒, 및 60 ㎒ 주파수들을 제공하지만, 다른 주파수들이 또한 가능하다.
챔버 (100) 는 가스 소스(들) (122) 에 의해 제공된 챔버 (100) 내로 가스를 입력하기 위한 상단 전극 (104) 상의 가스 샤워헤드, 및 가스로 하여금 가스 펌프 (120) 에 의해 챔버 (100) 로부터 펌핑되게 하는 천공된 한정 링 (112) 을 포함한다. 일부 예시적인 실시예들에서, 가스 펌프 (120) 는 터보분자 펌프이지만, 다른 타입의 가스 펌프들이 활용될 수도 있다.
기판 (106) 이 챔버 (100) 내에 존재할 때, 기판 (106) 의 표면 상의 균일한 에칭을 위해 플라즈마 (102)의 하단 표면에서 균일한 RF 장 (field) 이 있도록 실리콘 포커스 링 (110) 이 기판 (106) 옆에 위치된다. 도 1의 실시예는 상단 전극 (104) 이 대칭 RF 접지 전극 (124) 에 의해 둘러싸이는 삼극 (triode) 반응기 구성을 도시한다. 절연체 (126) 는 상단 전극 (104) 으로부터 접지 전극 (124) 을 절연하는 유전체이다.
주파수 각각은 웨이퍼 제작 프로세스에서 특정한 목적을 위해 선택될 수도 있다. 도 1의 예에서, 2 ㎒, 27 ㎒, 및 60 ㎒로 제공된 RF 전력을 사용하여, 2 ㎒ RF 전력은 이온 에너지 제어를 제공하고, 27 ㎒ 및 60 ㎒ 전력은 플라즈마 밀도 및 화학물질의 해리 패턴들의 제어를 제공한다. RF 전력 각각이 턴온되거나 턴오프될 수도 있는, 이 구성은 기판들 또는 웨이퍼들 상의 초-저 이온 에너지를 사용하는 특정한 프로세스들, 및 이온 에너지가 낮은 (100 또는 200 eV 이하) 특정한 프로세스들 (예를 들어, 로우-k 재료들에 대한 약한 에칭) 을 인에이블한다.
또 다른 실시예에서, 60 ㎒ RF 전력이 초-저 에너지들 및 매우 고 밀도를 달성하기 위해 상단 전극 (104) 상에서 사용된다. 이 구성은 ESC (electro static chuck) 표면 상에서 스퍼터링을 최소화하는 동안, 기판이 챔버 (100) 내에 있지 않을 때 고 밀도 플라즈마를 사용하여 챔버 세정을 가능하게 한다. ESC 표면은 기판이 존재하지 않을 때 노출되고, 표면 상의 모든 이온 에너지가 방지되어야 하고, 이 때문에 하단 2 ㎒ 및 27 ㎒ 전력 공급부들이 세정 동안 오프될 수도 있다.
도 2 내지 도 10은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 동작들의 시퀀스를 예시한다. 이 동작들의 시퀀스는 EUV PR 만을 사용하는 것보다 많은 하부 층들 내로 패턴의 하강 (lower down) 전사를 가능하게 하는, 에칭 동작들로부터 부가적인 보호를 제공하기 위해 에칭 정지 층을 부가하는 방법을 예시한다.
도 2는 PR 재료 (M2 (206)) 가 베이스 재료 (M1 (204)) 상으로 패터닝되어, 구조체 (200) 를 발생시키는 동작 202를 예시한다. 일부 예시적인 실시예들에서, M1 (204) 재료는 실리콘 옥사이드 또는 실리콘 나이트라이드 (SixNy) 타입 재료이지만, 다른 재료들이 사용될 수도 있다. 일부 실시예들에서, M1 (204) 에 대한 종횡비는 약 2:1, ± 10 ％이지만, 다른 종횡비들이 사용될 수도 있다. 종횡비는 상이한 치수들 (이 경우, 피처의 폭에 대한 피처의 높이) 사이의 관계를 규정한다.
M2 (206) 는 일부 임베딩된 도핑제들 (dopers) 을 갖는 탄소-기반 재료일 수도 있다. 또한 EUVL로 참조되는, EUV는 초 자외선 파장 (예를 들어, 13.5 nm) 을 채용하는 리소그래피 기술이다. 일부 구현예들에서, EUV 툴은 레이저-구동된 주석 (Sn) 플라즈마 광원이고, 반사 광학은 수소 가스 분위기에 포함된 멀티레이어 미러들을 포함한다.
발생하는 구조체 (200) 는 일부 치밀한 영역들 (예를 들어, M1 (204) 위 좌측) 및 일부 고립된 영역들 (예를 들어, M1 (204) 위 중심 영역) 을 갖는다. 에칭 프로세스의 목적은 M2 (206) 에 의해 커버되지 않는 M1 (204) 의 영역들을 아래로 에칭함으로써 M1 (204) 상으로 패턴을 전사하는 것이다. 일부 경우들에서, EUV가 프로세스에서 사용되지만, EUV PR들은 강한 에칭들을 견딜 안정성이 결여되는 경향이 있기 때문에 손상되기 쉽다.
구조체 (200) 를 PR M2 (206) 로 M1 (204) 을 패터닝하기 위해, M1 (204) 내로 에칭되는 것이 가능하지만, 매우 깊지는 않다. 일부 적용예들은 2 개 이상의 층을 에칭할 수도 있는 보다 깊은 에칭들을 필요로 하고, PR M2 (206) 는 M2 (206) 가 마모되고 M1 (204) 을 보호하는 것을 방지할 수도 있기 때문에, 이 적용예들에 적절하지 않다.
도 3 내지 도 10을 참조하여 이하에 기술된 동작들은 M1 (204) 내로 보다 깊은 에칭을 가능하게 하도록 M2 (206) 에 보호를 부가하는 방법을 도시한다. 이 보호는 M2 (206) 를 완전히 마모시키지 않고 보다 깊은 에칭을 가능하게 하도록 M2 (206) 위에 에칭 정지 층을 부가하는 것을 포함한다. 에칭 정지 층은 에칭 동안 M2 (206) 를 보호하는 PR M2 (206) 위에 배치된 재료의 층이다. 용어 "정지"가 사용되지만, 당업자는 에칭 정지 층이 M2 (206) 의 에칭의 일부를 완전히 방지하지 못할 수도 있지만, 에칭 정지 층은 깊은 에칭 동안 M2 (206) 를 완전히 마모하는 것을 방지하기 위해 M2 (206) 에 충분한 보호를 제공한다. 즉, 에칭 정지 층은 적어도 PR M2 (206) 아래 M1 (204) 재료를 에칭하는 것을 방지하도록 M2 (206) 에 충분한 보호를 제공한다.
일 접근방법은 단순히 M2 (206) 위에 에칭 정지 층을 부가하는 것일 수도 있지만, 또한 M1 (204) 의 커버되지 않은 영역들 위에 에칭 정지 층을 배치하는 것을 의미하고, 효과적이지 않다. 이 목적은 M1 (204) 의 상단에 에칭 정지 층을 바로 부가하지 않고 M2 (206) 위에 에칭 정지 층을 배치하는 것이다.
도 3은 재료 M3 (304) 가 재료 M3 (304) 으로 구조체 (200) 를 컨포멀하게 캡핑하도록 증착되어, 구조체 (300) 를 발생시키는 동작 302를 예시한다. 구조체 (200) 가 M3 (304) 으로 컨포멀하게 캡핑될 때, 각도들 및 비율들이 보존되고, 즉, M3은 M1 (204) 및 M2 (206) 모두 위에 균일한 층을 형성한다.
M3 (304) 의 목적은 에칭 정지 층이 그 위에 성장하게 하는 표면을 제공하는 것이다. 일부 예시적인 실시예들에서, M3 (304) 은 원자 층 증착 (ALD) 옥사이드와 같은, 옥사이드이다. 일부 예시적인 실시예들에서, M3 (304) 은 실리콘 다이옥사이드 SiO2 또는 알루미늄 옥사이드 Al2O3이지만, 다른 재료들이 또한 사용될 수도 있다.
일부 예시적인 실시예들에서, M3 (304) 을 배치하기 위해 동작 302는 저-손상 플라즈마 강화된 원자 층 증착 (PEALD) 으로 수행된다. ALD는 통상적으로 부압 (sub-atmospheric) 압력에서 유지된 가열된 반응기 내에서 수행되는, 증기 상 박막 증착 기법이다. ALD 막으로 코팅될 기판들이 반응기 내에 배치되고 ALD 프로세스가 시작되기 전 반응기 온도와 평등하게 한다.
PEALD는 기판의 표면이 반응물질 단계 동안 플라즈마에 의해 생성된 종에 노출되는 에너지-강화된 ALD 방법이다. PEALD 동안 사용된 통상적인 플라즈마들이 O2, N2, 및 H2 반응물질 가스들 또는 이들의 조합들로 생성된다. 이러한 플라즈마들은 통상적으로 물 H2O 또는 암모니아 NH3의 리간드-교환 반응들을 교체할 수 있고, 이들은 금속 옥사이드들, 금속 나이트라이드들, 및 금속 막들을 증착하도록 채용될 수 있다.
도 4는 개방 영역들이 재료 M4 (404) 로 충진되어, 구조체 (400) 를 발생시키는, 동작 402를 예시한다. 일부 예시적인 실시예들에서, 충진 재료로 본 명세서에 지칭된 M4 (404) 는 비정질 탄소이지만, 다른 재료들이 또한 가능하다. M4 (404) 를 부가한 후, M3 (304) 의 피처들의 상단부가 노출되지만, 피처들의 다른 표면들은 M4 (404) 에 의해 커버된다.
M4 (404) 는 이하에 보다 상세히 논의된 바와 같이 에칭 정지 층으로 하여금 다른 표면들이 아니라 M3 (304) 의 상단 표면들 상에서 성장하게 하도록 희생 재료로서 작용한다. 일부 예시적인 실시예들에서, 동작 402는 수소가 프로세스에 부가되는, 에칭 분위기에서 수행되고, 증착과 함께, 프로세스는 또한 재료를 에칭한다 (예를 들어, 에칭 및 증착이 모두 수행된다). 이렇게, 개방 영역들을 갭 충진하는 것이 가능하다. 좁은 공간들에서, 에칭은 상단부만이 아니라 하단부에서 수행되어, 갭 충진하는 것이 가능하다.
M4 (404) 가 사용되는 이유는 이 탄소-기반 충진제는 M4 (404) 가 존재하지 않는 영역들 상의 에칭 정지 층을 선택적으로 성장하게 한다는 것이다. 즉, 에칭 정지 층은 M4 (404) 를 노출하지 않는 영역들 상에서 성장하고 M4 (404) 가 노출되는 영역들 상에서 성장하지 않을 것이다. 이렇게, M3 (304) 을 에칭 정지 층에 노출하는 것이 가능하다.
도 5는 에칭 정지 층 (재료 M5 (504)) 이 노출된 M3 (304) 위에 성장하여, 구조체 (500) 를 발생시키는 동작 502를 예시한다. 일부 예시적인 실시예들에서, 동작 502는 M3 (304) 상에 M5 (504) 를 선택적으로 증착하기 위한 ALD 프로세스이다. 일부 예시적인 실시예들에서, ALD는 계층화된 성장 접근방법에 대해, 제 1 전구체와 제 2 전구체를 교번시키는 것을 포함한다.
일부 예시적인 실시예들에서, M5 (504) 는 금속 옥사이드 (MOx) (예를 들어, 지르코늄 옥사이드 ZrOx, 알루미늄 옥사이드 AlOx, 하프늄 옥사이드 HfOx) 이고 탄소 존재로 인해 M4 (404) 상에서 성장하지 않을 것이다 (예를 들어, M4 (404) 가 CHx 종단될 수도 있다). 예를 들어, M5 (504) 는 알루미늄 옥사이드일 수도 있다. 그러나, M5 (504) 는 M3 (304) 상에서 성장할 것이고, OH 종단된 SiOx 표면일 수도 있다.
도 6은 구조체 (600) 를 발생시키는, M4 (404) 가 제거되는, 동작 602를 예시한다. 상기 기술된 바와 같이, M4 (404) 로 갭 충진하는 목적은 M5 (504) 의 선택된 성장을 허용한다. 에칭 정지 층 M5 (504) 가 부가된 후, M4 (404) 가 제거될 수도 있다.
일부 예시적인 실시예들에서, M4 (404) 는 애싱에 의해 제거될 수도 있고, 탄소가 제거하기 용이하기 때문에 간단한 동작이다. 예를 들어, 수소 플라즈마가 M4 (404) 를 제거하도록 활용될 수도 있다.
플라즈마 애싱은 기판으로부터 재료를 제거하기 위한 프로세스이다. 플라즈마 소스를 사용하여, 반응 종으로 공지된 단일 원자 물질이 생성된다. 산소 또는 불소가 일반적인 반응 종이다. 반응 종은 진공 펌프로 제거되는 애시를 형성하도록 제거될 재료와 결합된다.
도 7은 구조체 (700) 를 발생시키는, 노출된 표면들 상의 M3 (304) 가 제거되는, 동작 702를 예시한다. M4 (404) 가 제거된 후, 에칭 프로세스는 M2 (206) 에 의해 규정된 패턴을 M1 (204) 내로 전사하도록 계속될 수도 있다. 일부 예시적인 실시예들에서, 동작 702는 M3 (304) 를 제거하기 위한 에칭을 통해 수행된다.
이 때, M1 (204) 의 상단 표면의 일부는 커버되지 않지만, M2 (206) 에 의해 규정된 패턴은 M2 (206) 가 M5 (504) 로 커버되기 때문에 에칭에 대한 추가 보호를 갖는다. 이하에 기술된 바와 같이, M1 (204) 의 깊은 에칭이 이제 수행될 수도 있다.
도 8은 M1 (204) 의 노출되지 않은 표면들을 에칭하여, 구조체 (800) 를 발생시키는 동작 802를 예시한다. 에칭은 패턴을 M1 (204) 내로 전사하도록 수행된다. M1 (204) 이 에칭될 때, M5 (504) 가 완전히 제거될 때까지 M5 (504) 가 또한 제거되지만, M2 (206) 가 여전히 존재하기 때문에 에칭이 계속될 수도 있다.
구조체 (800) 는 M1 (204) 의 점진적인 에칭 및 M5 (504) 의 마모를 도시한다. M5 (504) 가 존재하기 때문에, M1 (204) 내로 보다 깊게 하는 것이 가능하다.
도 9는 M3 (304) 을 에칭하는 동안 M1 (204) 내로 에칭이 계속되어, 구조체 (900) 를 발생시키는, 동작 902를 예시한다. 동작 902의 종료시, M3 (304) 은 에칭 제거되고 (미도시) 또는 적어도 대부분이 에칭되지만, M2 (206) 는 패턴을 전사하고 M1 (204) 내로 보다 깊이 진행하도록 M1 (204) 에 보호를 계속해서 제공한다.
도 10은 M5 (504) 및 M3 (304) 이 제거되고 M2 (206) 의 일부가 또한 에칭 제거되어, 구조체 (1000) 를 발생시키는, 동작 1002를 예시한다. 동작 1002의 종료시, M2 (206) 의 일부가 여전히 남아, 유지되는 목표된 CD를 발생시키는 동안 M1 (204) 의 목표된 섹션들은 에칭 제거된다.
구조체 (1000) 에 예시된 바와 같이, M2 (206) 의 에지들 중 일부는 에칭으로 인해 라운딩된다. 당업자는 도 2 내지 도 10은 완전한 직선 라인들을 포함하는, 재료들의 이상적인 표현을 도시한다는 것을 용이하게 인식할 것이다. 그러나, 상이한 동작들 동안, 증착 및 에칭이 재료들의 약간의 변동들 (예를 들어, 두께 및 고르지 않은 모서리들) 을 발생시킬 수도 있다.
요약하면, M4 (404) 로 갭 충진에 의해, M2 (206) 위에 M5 (504) 를 선택적으로 성장시키는 것이 가능하다. M3 (304) 은 M5 (504) 로 하여금 일관된 표면 상에서 성장하게 한다.
도 11은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 방법의 플로우차트이다. 이 플로우차트에서 다양한 동작들이 순차적으로 제시되고 기술되지만, 당업자는 동작들 중 일부 또는 전부가 상이한 순서로 실행되거나, 조합되거나 생략되거나, 병렬로 실행될 수도 있다는 것을 인식할 것이다. 도 11은 도 2 내지 도 10에 예시된 프로세스를 요약한다.
동작 202에서, 패턴 M2 (206) 이 재료 M1 (204) 위에 생성된다. 일부 예시적인 실시예들에서, EUV는 패턴을 생성하도록 활용되지만, 다른 리소그래피 방법들이 또한 활용될 수도 있다.
동작 202로부터, 방법은 M2 (206) 가 M3 (304) 로 컨포멀하게 캡핑되는 동작 302로 이어진다. 동작 402에서, M2 (206) 에 의해 규정된 패턴 위에 있는 M3 (304) 의 상단 표면들을 보존하면서 재료 M4 (404) 로 갭들이 충진된다.
동작 402로부터, 방법은 동작 502로 이어진다. 일단 M4 (404) 가 첨가되면, M4 (404) 의 상단부가 아니라 M3 (304)의 상단부 상의 M5 (504) 를 선택적으로 성장시키는 것이 가능하다.
동작 502로부터, 방법은 동작 602로 이어진다. 일단 M4 (404) 가 M5 (504) 를 선택적으로 성장시키도록 인에이블하는 이의 목적으로 역할을 하면, M4 (404) 는 제거된다.
동작 602로부터, 방법은 M5 (504) 에 의해 보호되지 않는 M3 (304) 섹션들이 에칭되는, 동작 702로 이어진다.
동작 702로부터, 방법은 M1 (204) 의 베이스 층의 에칭이 시작되는, 동작 802로 이어진다. M1 (204) 이 에칭됨에 따라, M5 (504) 의 상단 표면이 또한 에칭되지만, M2 (206) 에 의해 규정된 패턴에 대한 보호를 여전히 제공한다.
동작 802로부터, 또한 M3 (304) 을 에칭하는 동안 M1의 에칭을 계속하는 동작 902로 이어진다.
동작 902로부터, 방법은 동작 1002로 이어진다. M3 (304) 이 에칭된 후, M1 (204) 의 에칭이 계속되고, 이는 M2 (206) 의 패턴이 또한 점진적으로 에칭된다는 것을 의미한다. 그러나, M2 (206) 가 완전히 에칭되지 않아, 패턴이 M1 (204) 내로 전사된다는 것을 보장한다.
도 12 내지 도 14는 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 동작들의 제 2 시퀀스를 예시한다. 제 2 시퀀스는 또한 EUV PR만 사용하여 가능하지 않은, 하부 층들 내로 아래로 패턴을 전사하기 위해 EUV PR의 사용을 인에이블한다.
제 2 시퀀스는 또한 도 2 내지 도 4를 참조하여 상기 예시된 바와 같이, 동작들 202, 302, 및 402를 포함한다. 그러나, 동작 402로부터, 제 2 시퀀스는 도 12의 동작 402로부터 동작 1202로 이어진다.
도 12는 구조체 (1200) 를 발생시키는, M4 (404) 가 M4-2 (1204) 로 변환되는, 동작 1202를 예시한다. 일부 예시적인 실시예들에서, M4 (402) 는 CFx 표면 M4-2 (1204) 로 변환되는 CHx 표면이다. CFx 표면은 목표된 화학물질들에 대해 CHx 표면보다 더 비-습윤 표면을 제공할 수도 있어서, M5 (504) 의 증착 선택도를 개선한다. 일부 예시적인 실시예들에서, M4 (402) 는 M4 (402) 를 플루오르화함으로써 M4-2 (1204) 로 변환된다.
탄소 막 (CHx) 의 플루오르화는 탄소 표면을 플루오르화하는 것을 인에이블하는 용량 결합 플라즈마 (capacitively coupled plasma) 또는 리모트 플라즈마 보조 프로세스에 의해 수행될 수도 있다.
도 13은 에칭 정지 층 (재료 M5 (504)) 이 노출된 M3 (304) 위에 성장하여, 구조체 (1300) 를 발생시키는 동작 1302를 예시한다. 동작 502에서와 같이, ALD 프로세스는 M3 (304) 상에 M5 (504) 를 선택적으로 증착하도록 활용된다. 금속 옥사이드 (MOx) 는 CFx 종단된 표면 (M4-2 (1204)) 상으로 성장하지 않을 것이고, SiOx 표면 (M3 (304)) 상의 선택적인 성장을 인에이블한다.
도 14는 도 6의 구조체 (600) 와 유사한, 구조체 (1400) 를 발생시키는, M4-2 (1204) 가 제거되는, 동작 1402를 예시한다. 일부 예시적인 실시예들에서, M4-2 (1204) 는 애싱에 의해 제거될 수도 있고, 탄소가 제거하기 용이하기 때문에 단순한 동작이다. 예를 들어, 수소 플라즈마가 M4-2 (1204) 를 제거하도록 활용될 수도 있다.
동작 1402로부터, 방법은 도 7의 동작 702로 이어지고, 제 2 시퀀스의 나머지 동작들은 제 1 시퀀스에서 동작 702에 이어지는 동작들과 동일하다.
도 15는 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 제 2 방법의 플로우차트이다. 이 플로우차트에서 다양한 동작들이 순차적으로 제시되고 기술되지만, 당업자는 동작들 중 일부 또는 전부가 상이한 순서로 실행되거나, 조합되거나 생략되거나, 병렬로 실행될 수도 있다는 것을 인식할 것이다.
동작들 202, 302, 및 402는 도 11을 참조하여 상기 기술된 바와 동일하다. 동작 1202에서, 재료 M4 (404) 는 상이한 타입의 재료 M4-2 (1204) 로 (예를 들어, 플루오르화에 의해) 변환된다.
동작 1202로부터, 방법은 재료 M5 (504) 가 M4-2 (1204) 상이 아니라 M3 (304) 상에서 선택적으로 성장되는, 동작 1302로 이어진다.
동작 1302로부터, 애싱 또는 다른 타입의 에칭 프로세스에서와 같이, 재료 M4-2 (1204) 가 제거되는, 동작 1402로 이어진다.
동작 1402로부터, 방법은 동작 702로 이어지고, 나머지 단계들은 도 11을 참조하여 상기 기술된 바와 동일하다.
도 16 내지 도 20은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 에칭하기 위한 제 3 시퀀스를 예시한다. 제 3 시퀀스는 M5 (504) 가 성장할 때 선택도를 개선하기 위해, M4 (404) 로 갭 충진 전에, 새로운 재료 M6 (1604) 이 M3 (304) 의 상단부에 첨가되는, 하이브리드 접근방법이다.
제 3 시퀀스는 상기 기술된 바와 같이 동작 202 및 동작 302를 포함한다. 동작 302로부터, 제 3 시퀀스는 동작 1602에서 계속된다. 도 16은 M3 (304) 이 재료 M6 (1604) 의 컨포멀한 층으로 캡핑되어, 구조체 (1600) 를 발생시키는, 동작 1602를 예시한다.
일부 예시적인 실시예들에서, M6 (1604) 은 플루오로카본 CFx이다. 일부 예시적인 실시예들에서, M6 (1604) 을 배치하기 위해 동작 1602는 저-손상 플라즈마 강화된 원자 층 증착 (PEALD) 으로 수행된다.
도 17은 개방 영역들이 재료 M4 (404) 로 충진되어, 구조체 (1700) 를 발생시키는, 동작 1702를 예시한다. 동작 1702는 상단 표면 상의 M6 (1604) 의 존재를 제외하고, 도 4를 참조하여 상기 기술된 동작 402와 유사하다.
도 18은 전사될 패턴과 연관된 M6 (1604) 의 상단 표면들이 M5 (504) 를 성장시키기 전 M3 (304) 을 노출하도록 제거되는 동작 1802를 예시한다. 이 결과는 구조체 (1800) 이다. 일부 예시적인 실시예들에서, M6 (1604) 의 상단 표면들은 옥사이드 표면을 노출시키기 위해 약한 에칭 동작으로 제거되지만, 다른 제거 동작들이 가능하다.
도 19는 에칭 정지 층 (재료 M5 (504)) 이 노출된 M3 (304) 위에 성장하여, 구조체 (1900) 를 발생시키는 동작 1902를 예시한다. M6 (1604) 의 존재는 M6 (1604) 이 M3 (304) 과 M4 (404) 사이의 분리를 제공하기 때문에 M5 (504) 가 성장할 때 선택도를 개선하고; 이에 따라, 선택도가 개선된다. 금속 옥사이드는 MOCVD (Metal Organic CVD) 를 통해 이에 의해 증착될 수도 있고, 금속 옥사이드는 CFx 또는 CHx 표면들 상으로 성장하지 않을 것이다. 이는 SiOx 표면 상의 MOx 선택도의 성장을 인에이블하고, 이는 -OH 종단될 수도 있다.
도 20은 구조체 (2000) 를 발생시키는, M4 (404) 및 M6 (1604) 이 제거되는, 동작 2002를 예시한다. 상기 기술된 바와 같이, M4 (404) 로 갭 충진하는 목적은 M5 (504) 의 선택된 성장을 허용하는 것이다. 에칭 정지 층 M5 (504) 이 부가된 후, M4 (404) 및 M6 (1604) 이 제거될 수도 있다.
일부 예시적인 실시예들에서, M4 (404) 및 M6 (1604) 은 애싱에 의해 제거될 수도 있고, 탄소가 제거하기 용이하기 때문에 단순한 동작이다. 예를 들어, 수소 플라즈마가 M4 (404) 를 제거하도록 활용될 수도 있다.
동작 2002 후, 제 3 시퀀스는 도 7에 예시된 바와 같이, 동작 702에서 계속되고, 나머지 동작들은 도 11에 기술된 제 1 시퀀스와 동일하다.
도 21은 일부 예시적인 실시예들에 따른 반도체 프로세싱 장치에서 기판을 프로세싱하기 위한 제 3 방법의 플로우차트이다. 이 플로우차트에서 다양한 동작들이 순차적으로 제시되고 기술되지만, 당업자는 동작들 중 일부 또는 전부가 상이한 순서로 실행되거나, 조합되거나 생략되거나, 병렬로 실행될 수도 있다는 것을 인식할 것이다.
동작들 202 및 302는 도 11을 참조하여 상기 기술된 바와 동일하다. 동작 1602에서, 재료 M6 (1604) 의 층이 M3 (304) 위로 컨포멀하게 성장된다.
동작 1602로부터, 방법은 개방 영역들이 M4 (404) 로 갭 충진되는 동작 1702로 이어진다. 동작 1702로부터, 방법은 M4 (404) 및 M6 (1604) 의 상단 표면들이 M3 (304) 을 노출하도록 제거되는, 동작 1802로 이어진다.
동작 1802로부터, 방법은 M5 (504) 가 M3 (304) 상에서 선택적으로 성장되는, 동작 1902로 이어진다. 동작 1902로부터, 방법은 M4 (204) 및 M6 (1604) 가 제거되는 동작 2002로 이어진다.
동작 2002로부터, 방법은 도 7을 참조하여 상기 기술된 바와 같이, 동작 702로 이어지고, 나머지 단계들은 도 11을 참조하여 상기 기술된 바와 동일하다.
도 22는 본 명세서에 기술된 하나 이상의 예시적인 프로세스 실시예들이 구현되거나, 제어될 수도 있는 머신 (2200) 의 일 예를 예시하는 블록도이다. 대안적인 실시예들에서, 머신 (2200) 은 독립 디바이스로 동작할 수도 있거나, 다른 머신들에 연결될 (예를 들어, 네트워킹될) 수도 있다. 네트워킹된 배치에서, 머신 (2200) 은 서버 머신, 클라이언트 머신, 또는 서버-클라이언트 네트워크 환경들에서 모두로서 동작할 수도 있다. 일례에서, 머신 (2200) 은 P2P (peer-to-peer) (또는 다른 분산된) 네트워크 환경의 피어 (peer) 머신으로 작용할 수도 있다. 또한, 단일 머신 (2200) 만이 예시되지만, 용어 "머신"은 또한 예컨대 클라우드 컴퓨팅, SaaS (Software as a Service), 또는 다른 컴퓨터 클러스터 구성들을 통해, 본 명세서에 논의된 방법론들 중 임의의 하나 이상을 수행하기 위해 인스트럭션들의 세트 (또는 복수의 세트들) 를 개별적으로 또는 공동으로 실행하는 임의의 머신들의 집합을 포함하는 것으로 이해되어야 한다.
본 명세서에 기술된 예들은, 로직, 다수의 컴포넌트들 또는 메커니즘들을 포함할 수도 있고, 또는 이에 의해 동작할 수도 있다. 회로는 하드웨어 (예를 들어, 단순한 회로들, 게이트들, 로직, 등) 를 포함하는 유형 개체들 (tangible entities) 로 구현된 회로들의 집합이다. 회로 부재는 시간이 지남에 따라 유연하고 기본적인 하드웨어 가변성일 수도 있다. 회로들은 동작할 때 단독으로 또는 조합하여, 지정된 동작들을 수행할 수도 있는 부재들을 포함한다. 일례에서, 회로의 하드웨어는 (예를 들어, 하드웨어에 내장된 (hardwired)) 특정한 동작을 수행하기 위해 변경할 수 없게 설계될 수도 있다. 일례에서, 회로의 하드웨어는 특정한 동작의 인스트럭션들을 인코딩하기 위해 물리적으로 (예를 들어, 자기적으로, 전기적으로, 불변의 질량 입자들의 이동 가능한 배치에 의해, 등) 변경된 컴퓨터-판독가능 매체를 포함하는, 가변적으로 연결된 물리적 컴포넌트들 (예를 들어, 실행 유닛들, 트랜지스터들, 단순한 회로들, 등) 을 포함할 수도 있다. 물리적 컴포넌트들의 연결에서, 하드웨어 구성요소의 기본적인 전기적 특성들이 변화된다 (예를 들어, 절연체로부터 도체로 또는 반대로). 인스트럭션들은 동작 중일 때 특정한 동작의 부분들을 수행하기 위해 가변 연결부들을 통해 하드웨어 내에 회로의 부재들을 생성하도록 임베딩된 (embedded) 하드웨어 (예를 들어, 실행 유닛들 또는 로딩 메커니즘) 를 인에이블 (enable) 한다. 따라서, 컴퓨터 판독가능 매체는 디바이스가 동작 중일 때 회로의 다른 컴포넌트들과 통신하게 커플링된다. 일례에서, 임의의 물리적 컴포넌트들은 2 이상의 회로의 2 이상의 부재에서 사용될 수도 있다. 예를 들어, 동작 하에, 실행 유닛들은 일 시점에서 제 1 회로망의 제 1 회로에서 사용되고, 상이한 시간에 제 1 회로망의 제 2 회로, 또는 제 2 회로망의 제 3 회로에 의해 재사용될 수도 있다.
머신 (예를 들어, 컴퓨터 시스템) (2200) 은 하드웨어 프로세서 (2202) (예를 들어, CPU (Central Processing Unit), 하드웨어 프로세서 코어 (core), 또는 이들의 임의의 조합), GPU (Graphics Processing Unit) (2203), 메인 메모리 (2204), 및 정적 메모리 (2206) 를 포함할 수도 있고, 이들 중 일부 또는 전부는 인터링크 (interlink) (예를 들어, 버스 (bus)) (2208) 를 통해 서로 통신할 수도 있다. 머신 (2200) 은 디스플레이 디바이스 (2210), 영숫자 입력 디바이스 (2212) (예를 들어, 키보드), 및 UI (User Interface) 내비게이션 디바이스 (2214) (예를 들어, 마우스) 를 더 포함할 수도 있다. 일례에서, 디스플레이 디바이스 (2210), 영숫자 입력 디바이스 (2212), 및 UI 내비게이션 디바이스 (2214) 는 터치 스크린 디스플레이일 수도 있다. 머신 (2200) 은 대용량 저장 디바이스 (예를 들어, 드라이브 유닛) (2216), 신호 생성 디바이스 (2218) (예를 들어, 스피커), 네트워크 인터페이스 디바이스 (2220), 및 GPS (Global Positioning System) 센서, 나침반, 가속도계, 또는 또 다른 센서와 같은, 하나 이상의 센서들 (2221) 을 부가적으로 포함할 수도 있다. 머신 (2200) 은 하나 이상의 주변 디바이스들 (예를 들어, 프린터, 카드 리더기, 등) 과 통신하거나 제어하도록 직렬 (예를 들어, USB (Universal Serial Bus)), 병렬, 또는 다른 유선 또는 무선 (예를 들어, 적외선 (IR), NFC (Near Field Communication), 등) 연결과 같은 출력 제어기 (2228) 를 포함할 수도 있다.
대용량 저장 디바이스 (2216) 는 본 명세서에 기술된 기법들 또는 기능들 중 임의의 하나 이상에 의해 구현되거나 활용되는, 데이터 구조들 또는 인스트럭션들 (2224) 의 하나 이상의 세트들 (예를 들어, 소프트웨어) 이 저장되는 머신-판독 가능 매체 (2222) 를 포함할 수도 있다. 인스트럭션들 (2224) 은 또한 머신 (2200) 에 의한 인스트럭션들의 실행 동안 메인 메모리 (2204) 내에, 정적 메모리 (2206) 내에, 하드웨어 프로세서 (2202) 내에, 또는 GPU (2203) 내에 완전히 또는 적어도 부분적으로 존재할 수도 있다. 일례에서, 하드웨어 프로세서 (2202), GPU (2203), 메인 메모리 (2204), 정적 메모리 (2206), 또는 대용량 저장 디바이스 (2216) 중 하나 또는 임의의 조합은 머신-판독 가능 매체를 구성할 수도 있다.
머신-판독 가능 매체 (2222) 가 단일 매체로 예시되었지만, 용어 "머신-판독 가능 매체"는 하나 이상의 인스트럭션들 (2224) 을 저장하도록 구성된 단일 매체 또는 복수의 매체 (예를 들어, 중앙집중되거나 분산된 데이터베이스, 및/또는 연관된 캐시들 및 서버들) 를 포함할 수도 있다.
용어 "머신-판독 가능 매체"는 머신 (2200) 에 의한 실행을 위해 인스트럭션들 (2224) 을 저장, 인코딩, 또는 반송할 수 있고, 머신 (2200) 으로 하여금 본 개시의 기법들 중 임의의 하나 이상을 수행하게 하거나, 이러한 인스트럭션들 (2224) 에 의해 사용된 또는 이와 연관된 데이터 구조들을 저장, 인코딩, 또는 반송할 수 있는, 임의의 매체를 포함할 수도 있다. 비제한적인 머신-판독 가능 매체 예들은 고체-상태 메모리들, 및 광학 매체와 자기 매체를 포함할 수도 있다. 일례에서, 대용량 머신-판독 가능 매체는 불변 (예를 들어, 정지) 질량을 갖는 복수의 입자들을 갖는 머신-판독 가능 매체 (2222) 를 포함한다. 따라서, 대용량 머신-판독 가능 매체는 일시적인 전파 신호들이 아니다. 대용량 머신-판독 가능 매체의 특정한 예들은 반도체 메모리 디바이스들 (예를 들어, EPROM (Electrically Programmable Read-Only Memory), EEPROM (Electrically Erasable Programmable Read-Only Memory)) 및 플래시 메모리 디바이스들; 내부 하드 디스크들 및 이동식 디스크들과 같은 자기 디스크들; 자기-광학 디스크들; 및 CD-ROM 및 DVD-ROM 디스크들과 같은, 비휘발성 메모리를 포함할 수도 있다.
인스트럭션들 (2224) 은 또한 네트워크 인터페이스 디바이스 (2220) 를 통해 전송 매체를 사용하여 통신 네트워크 (2226) 에 걸쳐 전송되거나 수신될 수도 있다.
본 명세서 전반에서, 복수의 예들이 단수의 예로서 기술된 컴포넌트들, 동작들, 또는 구조체들을 구현할 수도 있다. 하나 이상의 방법들의 개별 동작들이 별도의 동작들로 예시되고 기술되었지만, 개별 동작들 중 하나 이상은 동시에 수행될 수도 있고, 동작들이 예시된 순서로 수행될 것을 요구하지 않는다. 예시적인 구성들에서 별도의 컴포넌트들로서 제시된 구조체들 및 기능성은 결합된 구조체 또는 컴포넌트로서 구현될 수도 있다. 유사하게, 단일 컴포넌트로서 제시된 구조체들 및 기능성은 별도의 컴포넌트들로서 구현될 수도 있다. 이들 및 다른 변동들, 수정들, 부가들, 및 개선들이 본 명세서의 주제 범위 내에 속한다.
본 명세서에서 예시된 실시예들은 당업자들로 하여금 본 명세서에 개시된 교시들을 실시하게 하도록 충분히 상세히 기술된다. 다른 실시예들은 구조 및 논리적 대용물들 및 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수도 있도록, 이로부터 사용되고 도출될 수도 있다. 이 상세한 기술은 따라서 제한하는 의미로 생각되지 않고, 다양한 실시예들의 범위는 첨부된 청구항들로 인정되는 등가물들의 전체 범위와 함께, 첨부된 청구항들에 의해서만 규정된다.
본 명세서에 사용된 바와 같이, 용어 "또는"은 포괄적이거나 배타적인 의미로 해석될 수도 있다. 게다가, 복수의 예들이 단수의 예로서 본 명세서에 기술된 리소스들, 동작들, 또는 구조체들에 대해 제공될 수도 있다. 부가적으로, 다양한 리소스들, 동작들, 모듈들, 엔진들, 및 데이터 저장부들 사이의 경계들은 다소 임의적이고, 특정한 동작들이 특정한 예시적인 구성들의 맥락에서 예시된다. 기능성의 다른 할당들이 구상되고 본 개시의 다양한 실시예들의 범위 내에 속할 수도 있다. 일반적으로, 예시적인 구성들에서 별도의 리소스들로서 제시된 구조체들 및 기능성은 결합된 구조체 또는 리소스로서 구현될 수도 있다. 유사하게, 단일 리소스로서 제시된 구조체들 및 기능성은 별도의 리소스들로서 구현될 수도 있다. 이들 및 다른 변동들, 수정들, 부가들, 및 개선들은 첨부된 청구항들에 의해 나타낸 바와 같이 본 개시의 실시예들의 범위 내에 속한다. 이에 따라, 명세서 및 도면들은 제한적인 의미보다 예시로서 간주된다.

Claims (20)

  1. 기판의 베이스 재료 (M1) 의 상단부 상에 포토-레지스트 재료 (M2) 를 첨가하는 단계로서, M2는 M2가 M1 위에 존재하지 않는 영역들에서 M1을 에칭하기 위한 패턴을 규정하는, 상기 포토-레지스트 재료 (M2) 를 첨가하는 단계;
    M2를 첨가한 후 옥사이드 재료 (M3) 로 상기 기판을 컨포멀하게 (conformally) 캡핑하는 단계;
    상기 컨포멀하게 캡핑한 후 충진 재료 M4로 상기 기판을 갭 충진하는 단계;
    상기 갭 충진 후 M4의 표면들이 아니라 M3의 노출된 표면들 상에서 에칭 정지 재료 (M5) 를 선택적으로 성장시키는 단계;
    M5를 선택적으로 성장시킨 후 상기 기판으로부터 M4를 제거하는 단계; 및
    상기 패턴을 M1 내로 전사하기 위해 M4를 제거한 후 상기 기판을 에칭하는 단계로서, M5는 M5 없이 M2를 활용할 때보다 M1 내로 보다 깊이 에칭을 인에이블하도록 에칭 방지를 부가하는, 상기 기판을 에칭하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    M4를 제거한 후 상기 기판을 에칭하는 단계는,
    상기 기판의 M3의 노출된 표면들을 에칭하는 단계; 및
    상기 패턴을 M1 내로 전사하기 위해 상기 기판을 계속해서 에칭하는 단계를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    M2는 탄소-기반 재료인, 방법.
  4. 제 1 항에 있어서,
    M3은 실리콘 다이옥사이드 또는 알루미늄 옥사이드 중 하나인, 방법.
  5. 제 1 항에 있어서,
    M4는 탄소인, 방법.
  6. 제 1 항에 있어서,
    M5는 금속 옥사이드 또는 옥시나이트라이드인, 방법.
  7. 제 1 항에 있어서,
    M3으로 상기 기판을 컨포멀하게 캡핑하는 단계는,
    저-손실 플라즈마 강화된 원자 층 증착 (plasma enhanced atomic layer deposition; PEALD) 를 수행하는 단계를 더 포함하는, 방법.
  8. 제 1 항에 있어서,
    충진 재료 M4로 상기 기판을 갭 충진하는 단계는,
    상기 기판 내 갭들을 충진하기 위해 M4를 증착하는 단계 및 M4를 에칭하는 단계를 교번하는 단계를 더 포함하는, 방법.
  9. 제 1 항에 있어서,
    M5를 선택적으로 성장시키는 단계는,
    M5를 증착하기 위해 원자 층 증착 프로세스를 활용하는 단계를 더 포함하는, 방법.
  10. 제 1 항에 있어서,
    상기 기판으로부터 M4를 제거하는 단계는,
    M4를 제거하기 위해 플라즈마 애싱을 수행하는 단계를 더 포함하는, 방법.
  11. 프로세싱 챔버; 및
    상기 프로세싱 챔버 내 기판의 프로세싱을 제어하기 위한 제어기를 포함하고,
    상기 제어기는 상기 프로세싱 챔버로 하여금,
    기판의 베이스 재료 (M1) 의 상단부 상에 포토-레지스트 재료 (M2) 를 첨가하는 단계로서, M2는 M2가 M1 위에 존재하지 않는 영역들에서 M1을 에칭하기 위한 패턴을 규정하는, 상기 포토-레지스트 재료 (M2) 를 첨가하는 단계;
    M2를 첨가한 후 옥사이드 재료 (M3) 로 상기 기판을 컨포멀하게 캡핑하는 단계;
    상기 컨포멀하게 캡핑한 후 충진 재료 M4로 상기 기판을 갭 충진하는 단계;
    상기 갭 충진 후 M4의 표면들이 아니라 M3의 노출된 표면들 상에서 에칭 정지 재료 (M5) 를 선택적으로 성장시키는 단계;
    M5를 선택적으로 성장시킨 후 상기 기판으로부터 M4를 제거하는 단계; 및
    상기 패턴을 M1 내로 전사하기 위해 M4를 제거한 후 상기 기판을 에칭하는 단계로서, M5는 M5 없이 M2를 활용할 때보다 M1 내로 보다 깊이 에칭을 인에이블하도록 에칭 방지를 부가하는, 상기 기판을 에칭하는 단계를 포함하는, 동작들을 수행하게 하는, 반도체 제작 장치.
  12. 제 11 항에 있어서,
    M4를 제거한 후 상기 기판을 에칭하는 단계는,
    상기 기판의 M3의 노출된 표면들을 에칭하는 단계; 및
    상기 패턴을 M1 내로 전사하기 위해 상기 기판을 계속해서 에칭하는 단계를 더 포함하는, 반도체 제작 장치.
  13. 제 11 항에 있어서,
    M2는 탄소-기반 재료인, 반도체 제작 장치.
  14. 제 11 항에 있어서,
    M3은 실리콘 다이옥사이드 또는 알루미늄 옥사이드 중 하나인, 반도체 제작 장치.
  15. 제 11 항에 있어서,
    M4는 탄소인, 반도체 제작 장치.
  16. 제 11 항에 있어서,
    M5는 금속 옥사이드인, 반도체 제작 장치.
  17. 제 11 항에 있어서,
    M3으로 상기 기판을 컨포멀하게 캡핑하는 단계는,
    저-손실 플라즈마 강화된 원자 층 증착 (plasma enhanced atomic layer deposition; PEALD) 를 수행하는 단계를 더 포함하는, 반도체 제작 장치.
  18. 제 11 항에 있어서,
    충진 재료 M4로 상기 기판을 갭 충진하는 단계는,
    상기 기판 내 갭들을 충진하기 위해 M4를 증착하는 단계 및 M4를 에칭하는 단계를 교번하는 단계를 더 포함하는, 반도체 제작 장치.
  19. 제 11 항에 있어서,
    M5를 선택적으로 성장시키는 단계는,
    M5를 증착하기 위해 원자 층 증착 프로세스를 활용하는 단계를 더 포함하는, 반도체 제작 장치.
  20. 제 11 항에 있어서,
    상기 기판으로부터 M4를 제거하는 단계는,
    M4를 제거하기 위해 플라즈마 애싱을 수행하는 단계를 더 포함하는, 반도체 제작 장치.
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