CN115088057A - 具有选择性芯轴形成的多重图案化 - Google Patents

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Abstract

一种形成器件的方法包括使用极紫外(EUV)光刻工艺在衬底上方形成图案化抗蚀剂层。该方法包括通过在该图案化抗蚀剂层上方选择性地沉积芯轴材料来在等离子体加工室中形成芯轴，该芯轴包括该图案化抗蚀剂层和该芯轴材料。

Description

具有选择性芯轴形成的多重图案化
相关申请的交叉引用
本申请要求于2020年1月14日提交的美国临时专利申请号62/960,958的提交日期的优先权和权益，该美国临时专利申请通过引用以其全部内容并入本文。
技术领域
本发明总体上涉及半导体制造，并且在特定实施例中涉及具有选择性芯轴形成的多重图案化。
背景技术
通常，诸如集成电路(IC)等半导体器件是通过在半导体衬底上方依次沉积和图案化电介质材料层、导电材料层和半导体材料层来制造的，其中使用光刻和刻蚀来形成电路部件和互连元件(例如，晶体管、电阻器、电容器、金属线、触点和通孔)的结构。在每个连续的技术节点上，特征大小缩小到部件堆积密度的大约两倍。用于打印更高分辨率图案的直接方法是减小光源的波长。用于在250nm和130nm节点上曝光关键图案的248nm深紫外(DUV)辐射源(KrF激光器)从90nm节点开始由193nm ArF激光器代替。使用采用分辨率增强技术的193nm光刻(如浸没式光刻)，可以打印出低至35nm的特征。193nm光学器件通过使用多重图案化技术被进一步扩展到14nm甚至10nm节点，但是与附加掩模相关联的成本和工艺复杂性更高。在亚10nm节点方案中，DUV可以由甚至更短的13.5nm波长极紫外(EUV)技术代替。虽然EUV承诺用更少的掩模实现高分辨率，但必须将光刻系统的所有部件(辐射源、扫描仪、掩模和抗蚀剂)结合在一起，从而克服每个部件的工程障碍。一个主要问题是，通过EUV辐射曝光的抗蚀剂对随机效应很敏感，从而导致在打印极小区域和细线时会随机失败。这些效应在较小的特征处被放大，如亚10nm节点设计。为了在大批量半导体IC制造中成功部署EUV光刻技术，该领域需要进一步的创新。
发明内容
根据本发明的实施例，一种形成器件的方法包括使用极紫外(EUV)光刻工艺在衬底上方形成图案化抗蚀剂层。该方法包括通过在该图案化抗蚀剂层上方选择性地沉积芯轴材料来在等离子体加工室中形成芯轴，该芯轴包括该图案化抗蚀剂层和该芯轴材料。
根据本发明的实施例，一种自对准多重图案化工艺包括使要图案化的层处于衬底上方。该方法包括：使用极紫外(EUV)光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；在等离子体加工室中，在该图案化抗蚀剂层上方选择性地沉积芯轴材料以形成芯轴。该方法包括：在该等离子体加工室中，沿该芯轴形成间隔物；在该等离子体加工室中，在形成这些间隔物之后去除该芯轴，其中，沉积该芯轴材料、形成这些间隔物、去除该芯轴是在单个工艺步骤中执行的。该方法包括使用这些间隔物作为硬掩模，图案化该要图案化的层以形成特征。
根据本发明的实施例，一种自对准多重图案化工艺包括使要图案化的层处于衬底上方。该方法包括：使用光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；在等离子体加工室中，执行循环工艺以形成包括该图案化抗蚀剂层的芯轴，该循环工艺包括在该图案化抗蚀剂层和该要图案化的层上方沉积芯轴材料层，以及执行修整工艺以选择性地去除该芯轴材料层的与该要图案化的层接触的部分。该方法包括：在该等离子体加工室中，沿该芯轴形成间隔物；在该等离子体加工室中，在形成这些间隔物之后去除该芯轴。该方法包括使用这些间隔物作为刻蚀掩模，图案化该要图案化的层以形成特征。
附图说明
为了更完整地理解本发明及其优点，现在参考结合附图进行的以下描述，在附图中：
图1A至图1C展示了根据常规工艺流程的半导体器件的截面视图；
图2A和图2B展示了根据本发明的实施例的在要图案化的层202上方形成图案化抗蚀剂层203之后的制造期间的半导体器件，其中，图2A展示了截面视图并且图2B展示了俯视图；
图3A和图3B展示了根据本发明的实施例的在将芯轴材料205层沉积到图案化抗蚀剂层203上之后的制造期间的半导体器件，其中，图3A展示了截面视图并且图3B展示了俯视图；
图4A和图4B展示了根据本发明的实施例的在修整芯轴材料层之后的制造期间的半导体器件，其中，图4A展示了截面视图并且图4B展示了俯视图；
图5A和图5B展示了根据本发明的实施例的在达到芯轴的期望CD(即，高度和宽度)之后的制造期间的半导体器件，其中，图5A展示了截面视图并且图5B展示了俯视图；
图6A和图6B展示了根据本发明的实施例的在芯轴207上方沉积间隔物材料211之后的制造期间的半导体器件，其中，图6A展示了截面视图并且图6B展示了俯视图；
图7A和图7B展示了根据本发明的实施例的在多重图案化工艺之后的制造期间的半导体器件，其中，图7A展示了截面视图并且图7B展示了俯视图；
图8展示了根据本发明的实施例的用于形成半导体器件的方法的流程图；
图9展示了根据本发明的另一个实施例的用于形成半导体器件的方法的流程图；以及
图10展示了根据本发明的另一个实施例的用于形成半导体器件的方法的流程图。
附图不一定按比例绘制。附图仅仅是表示，并不旨在描绘本发明的特定参数。附图旨在仅描绘本发明的特定实施例，并且因此不应被认为是对范围的限制。在附图中，相同的编号表示相同的元件。
具体实施方式
下文详细讨论电子器件的各种实施例的结构、方法和使用。然而，应该重视的是，本文所详细描述的各种实施例可以适用于各种各样的学科。本文所描述的具体实施例仅是制作和使用各种实施例的具体方式的说明并且不应在有限的范围内解释。
在自对准多重图案化工艺中，芯轴用于形成与芯轴对准的侧壁间隔物。侧壁间隔物然后用作刻蚀掩模以图案化下覆层。这使得能够在下覆层中形成比芯轴的关键尺寸更薄的特征，该关键尺寸可能会受到该特定系统的光刻极限的限制。然而，如进一步解释的，芯轴的高度决定了侧壁间隔物的质量。如果芯轴的高度太小，则不能形成可靠的侧壁间隔物。
如下文进一步描述的本发明的实施例使用选择性沉积工艺来增加芯轴的高度。将使用图2A至图7B以及图8至图10的流程图来讨论本发明的实施例。
图1A至图1C展示了根据常规工艺流程的半导体器件的截面视图。
参考图1A，在该加工阶段，在衬底101上方形成图案化EUV光刻胶层106，该衬底具有包括下覆层102、芯轴材料层103、光学平坦化层(OPL)104和抗反射涂层(ARC)掩模层105的层堆叠体。
在EUV光刻中使用的较短13.5nm波长可以提供高分辨率的单个图案化能力，例如，仅使用一个掩模来打印13nm抗蚀剂线和间隔(26nm节距)的密集阵列。相比之下，可以使用两个至四个掩模来实现与使用多重图案化技术的193nm DUV光刻等效的分辨率。据估计，在7nm节点上制造典型的IC设计将是不可接受的漫长且昂贵的工艺，需要超过80个DUV 193nm掩模，而EUV可能会将掩模计数减少到更易于管理的约60个掩模的范围。然而，如本领域技术人员已知的，由于13.5nm短波长的光子具有高能量，因此EUV技术具有许多工程困难。本披露内容描述了用于减轻这些问题中的一些问题的方法的实施例。
EUV光子的能量高出14.3倍(92eV与6.4eV)的一个问题是在固定曝光下可用于限定曝光区域边缘的光子数量相应减少。例如，对于15mJ/cm2的曝光，1nm2面积的EUV光刻胶平均仅暴露于10个光子，而193nm DUV抗蚀剂曝光于143个光子。如下文进一步解释的，这减少了所形成的EUV光刻胶层106的厚度以及如散粒噪声增加等其他问题。
较小的剂量可能会导致较大的噪声，观察到抗蚀剂图案质量较差。这是因为一些区域可能随机接收比平均数量更多的光子，而其他区域可能接收较少的光子。此外，当扫描仪从一个裸片移到另一个裸片时，晶圆上每个裸片上的相同区域可能会接收随机不同的曝光。光子计数的随机变化(也被称为散粒噪声)遵循泊松过程(Poisson process)，从而导致曝光波动的百分比变化(均方根值与平均值之比(σ/μ))为√(14.3)或在相同曝光水平下为EUV光刻相对于DUV的约3.8倍大。曝光波动对曝光图案的影响随特征大小变小而加剧。光子与抗蚀剂相互作用以引起化学反应的位置的随机性转化为曝光线边缘的对应模糊。这种分辨率的损失对于EUV(相对于DUV)来说更为严重，因为光子-抗蚀剂相互作用的位置之间的平均距离随光子密度的降低而增加。
与高光子能量相关联的另一个问题是光子吸收事件(在抗蚀剂或抗蚀剂层下面的层内)伴随着高能光电子的产生，这些高能光电子快速级联成较低能量电子的二次发射。当这些电子在随机过程中沿随机轨迹(通常被称为随机行走)四处散射时，一些电子可能在离原始光子被吸收的地方相当远的抗蚀剂中引起化学反应。结果，在由原始图案限定的边界之外的区域上方可能存在随机二次曝光。该二次曝光是产生叠加在仅通过光子-抗蚀剂相互作用产生的图像上的随机图案的另一种随机过程。
虽然形成厚的EUV光刻胶层106是有利的，但是由于EUV抗蚀剂膜相对较薄，因此存在折衷，如本文所解释的。例如，增加抗蚀剂厚度可能会导致不期望的竖直不均匀曝光。在暴露于DUV辐射期间，随着光子被抗蚀剂材料吸收，辐射强度随着穿透深度逐渐降低。一旦抗蚀剂被显影，朝向底部逐渐减少的曝光剂量可能导致不期望的倾斜的抗蚀剂轮廓。此外，较厚的抗蚀剂意味着到达底部区域的光子较少，因此导致不期望的放大的散粒噪声。竖直不均匀性的程度还取决于抗蚀剂材料的光子吸光率；较高的吸光率导致不均匀性增加。然而，由于EUV光子的数量较少，因此EUV抗蚀剂的吸光率可以保持足够高，以在合理的曝光剂量下提供足够的灵敏度。过量的曝光剂量可能会导致各种问题，如过热和放气。厚度还可能受到高纵横比下的抗蚀剂塌缩和抗蚀剂剥离考虑的限制。
薄层EUV光刻胶层106的使用导致可以形成的芯轴的厚度受到限制。这是因为一些EUV光刻胶层106将在后续刻蚀工艺期间被刻蚀以图案化芯轴。
如接下来图1B所展示的，在执行一系列各向异性刻蚀工艺之后形成芯轴11。
接下来参考图1C，沿芯轴11并在该芯轴上方形成间隔物材料12，接着进行刻蚀工艺以形成侧壁间隔物。芯轴被去除并且可以用于图案化下覆层102。侧壁厚度限定了在多重图案化工艺的后续图案化步骤期间形成的下覆特征的关键尺寸。然而，芯轴必须足够高，以使间隔物材料12形成均匀厚度的侧壁，如图1C中的假设情况所展示的。否则，间隔物材料12的厚度沿竖直方向变化，该间隔物材料将被转移到要在下覆层102中形成的图案中。
然而，在实践中，用于形成极小缩放特征的极紫外辐射的短波长导致芯轴11的高度受到限制。因此，不能形成具有均匀厚度(厚度不沿芯轴11的侧壁变化)的侧壁间隔物。另外，芯轴移除期间的刻蚀选择性也可能成为问题。
另外，芯轴沉积和间隔物沉积由包括用于光刻的上层沉积、光刻工艺和后续刻蚀工艺的一系列工艺步骤分隔开。因此，这些步骤必须在不同的工具内制造，至少在不同的设备室内制造。
本发明的实施例通过使用改进芯轴纵横比的选择性沉积工艺来帮助在EUV之后对进入的抗蚀剂进行再成形。实施例通过直接由光刻胶形成芯轴而不是如图1A至图1B所展示的刻蚀穿过一系列层的常规工艺来实现这些改进。
图2A至图7B展示了根据本发明的实施例的在各个制造阶段期间的半导体器件，其中，图2A至图7A展示了截面视图并且图2B至图7B展示了俯视图。
图2A和图2B展示了根据本发明的实施例的在要图案化的层202上方形成图案化抗蚀剂层203之后的制造期间的半导体器件，其中，图2A展示了截面视图并且图2B展示了俯视图。
参考图2A，在该加工阶段的半导体器件包括半导体衬底201，其中，要图案化的层202已经沉积在半导体衬底201上方，随后是形成在要图案化的层202上方的图案化抗蚀剂层203。由于芯轴是通过选择性沉积而不是刻蚀工艺直接形成的，因此可以避免使用一些附加层例如作为刻蚀停止层，如图1A所展示的。
在本发明的实施例中，形成图案化抗蚀剂层203是形成芯轴的初步步骤，因为图案化光刻胶将提供基础结构，芯轴在该基础结构上生长和成形。本文将描述与本发明的实施例相关的关于该芯轴形成工艺的细节。
在本发明的实施例中，半导体衬底201可以包括硅、硅锗、碳化硅和化合物半导体，如氮化镓、砷化镓、砷化铟、磷化铟等。半导体衬底201可以包括半导体晶圆，该半导体晶圆可以包括包含异质外延层的半导体外延层。例如，在一个或多个实施例中，可以在半导体衬底上方形成包括化合物半导体的一个或多个异质外延层。在各种实施例中，半导体衬底201的一部分或全部可以是非晶的、多晶的或单晶的。在各种实施例中，半导体衬底201可以是掺杂的、未掺杂的，或者包含掺杂和未掺杂的区域。在一些实施例中，半导体衬底201可能已经包括先前图案化的层和要图案化的层202的电介质堆叠体。
要图案化的层202可以是膜的堆叠体并且可以包括一个或多个硬掩模层。在各种实施例中，要图案化的层202可以包括介电材料和/或导电材料的膜，这些介电材料和/或导电材料如氧化硅、氮化硅、氧氮化硅、碳化硅、氮化钛、氮化钽、其合金以及其组合。在一些实施例中，要图案化的层202可以是在后续刻蚀步骤中用作硬掩模之后被去除的牺牲层。在一个实施例中，要图案化的层202还可以包括例如包括低k介电材料的金属间电介质(IMD)，并且半导体衬底201可以包括多个互连层，该多个互连层包括具有嵌入式导电互连元件的介电膜，这些介电膜在单晶块半导体或绝缘体上半导体(SOI)晶圆上方形成，在该绝缘体上半导体晶圆中可以制造各种有源器件。
在本发明的实施例中，可以使用适合于要沉积的材料的任何技术来沉积要图案化的层202。这些技术可以包括但不限于例如原子层沉积(ALD)、化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、半大气CVD(SACVD)、高密度等离子体CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UH-VCVD)、有限反应加工CVD(LRPCVD)、金属有机CVD(MOCVD)、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积(PVD)、化学氧化、分子束外延(MBE)、电镀和/或蒸发。
在各种实施例中，可以使用EUV光刻工艺或电子束光刻工艺来形成图案化抗蚀剂层203。
根据本发明的一个或多个实施例，图案化抗蚀剂层203可以通过将厚厚的一层EUV敏感型光刻胶膜沉积到某一层(如图2A所展示的要图案化的层202)上来形成。在一个实施例中，EUV敏感型光刻胶膜可以是对波长范围为10nm至约14nm、通常为13.5nm的EUV辐射敏感的有机光刻胶膜或金属氧化物光刻胶膜。
在一个或多个实施例中，EUV敏感型光刻胶膜可以沉积或涂覆在要图案化的层202上方。该厚厚的一层EUV敏感型光刻胶膜可以沉积到期望的高度/厚度H203。在各种实施例中，EUV敏感型光刻胶膜的高度H203可以为约10nm至约30nm，并且在一个实施例中为约25nm。如先前所讨论的，EUV敏感型光刻胶膜的高度H203受到用于显影的辐射的性质及其与EUV敏感型光刻胶膜的相互作用的限制。
然后通过标准的EUV光刻图案化技术来图案化该厚厚的一层EUV敏感型光刻胶膜以形成包括如图2A所展示的多个特征的图案化抗蚀剂层203。如图2A所展示的，在EUV敏感型光刻胶膜中图案化的多个特征可以具有该层的期望的关键尺寸或宽度W203。在各种实施例中，宽度W203可以为约5nm至约30nm，并且在一个实施例中为约20nm。在另一个实施例中，宽度W203可以为约5nm至约15nm，并且在一个实施例中为约10nm。例如，宽度W203可以是光刻系统在显影之后可达到的EUV敏感型光刻胶膜的关键尺寸。
在各种实施例中，高度H203与宽度W203之比为约1:1至约1:10。当高度降低/纵横比增加时，侧壁间隔物不能均匀沉积的原因有很多。这些原因中的许多原因涉及刻蚀工艺，如选择性、图案塌缩、图案摆动等。
图案化抗蚀剂层203的该多个特征可以为芯轴的后续生长/形成提供初始基础或结构基础。与常规工艺不同，在各种实施例中，芯轴形成工艺包括光刻工艺，随后是选择性沉积工艺或循环沉积/修整工艺，如将进一步描述的。
在上述示例中，图案化抗蚀剂层203被描述为在多重图案化技术的光刻步骤中形成。在其他示例中，图案化抗蚀剂层203可以形成为后续中间特征，例如，作为节距加倍的结果而形成。然而，在各种实施例中，图案化抗蚀剂层203是具有最小特征大小的关键尺寸的特征，该关键尺寸只能通过(直接或间接)使用极紫外(EUV)光刻或电子束光刻的光刻工艺获得。
图3A和图3B展示了根据本发明的实施例的在将芯轴材料205层沉积到图案化抗蚀剂层203上之后的制造期间的半导体器件，其中，图3A展示了截面视图并且图3B展示了俯视图。
参考图3A，在一个实施例中，芯轴材料205沉积在图案化抗蚀剂层203上方。在一个实施例中，沉积工艺可以涉及跨半导体衬底201的芯轴材料205的厚层沉积。
在各种实施例中，芯轴材料205可以包括硬掩模材料、软掩模材料或光刻胶材料。在一个实施例中，芯轴材料205包括多孔硅或本领域已知的任何其他类型的牺牲材料。芯轴材料205还可以包括等离子体聚合的有机膜或介电膜。
在各种实施例中，可以使用等离子体沉积工艺来执行厚层沉积。在一个实施例中，可以使用原子层沉积工艺来沉积芯轴材料205。
由于厚层沉积工艺，对于完全共形工艺，多个特征的宽度W206增加了在图案化抗蚀剂层203的侧壁上形成的芯轴材料205层的厚度的约两倍。多个特征的高度H206增加了图案化抗蚀剂层203上方的芯轴材料205层的厚度。
在一个或多个实施例中，可以使用部分选择性沉积工艺或高度选择性沉积工艺来沉积芯轴材料205，其中，在图案化抗蚀剂层203上沉积的芯轴材料205多于在暴露的要图案化的层202上沉积的芯轴材料。例如，在一个实施例中，芯轴材料205对沉积在图案化抗蚀剂层203上具有更大的选择性，因此与要图案化的层202的顶表面相比对更多地沿图案化抗蚀剂层203的顶表面沉积芯轴材料205具有更高的亲和性。
图4A和图4B展示了根据本发明的实施例的在修整芯轴材料层之后的制造期间的半导体器件，其中，图4A展示了截面视图并且图4B展示了俯视图。
在本发明的实施例中，选择性沉积工艺可以可选地包括修整阶段。修整阶段是可选的并且可以在使用部分选择性沉积工艺或甚至共形沉积工艺来沉积芯轴材料205时使用。因此，本发明的一些实施例可以包括沉积阶段，随后是修整阶段。沉积阶段和修整阶段可以循环以实现期望的高度和关键尺寸(CD)。
在修整阶段之后，去除芯轴材料205，暴露图案化抗蚀剂层203的侧壁和要图案化的层202的顶表面。因此，有利地，可以将关键尺寸调整为正在形成的芯轴的关键尺寸，或者小于/大于正在形成的芯轴的关键尺寸。例如，在一个图示中，正在形成的芯轴的关键尺寸没有增加并且工艺保持前一步骤的关键尺寸。然而，在一些替代性实施例中，在修整阶段之后，图案化抗蚀剂层203的侧壁上的一些芯轴材料205(例如，几十分之一纳米的薄层)可以保留。通过去除侧壁的一部分，该工艺的实施例可以帮助平滑侧壁并降低线边缘粗糙度和线宽度粗糙度。
当使用部分选择性沉积来形成芯轴材料205时，在图案化抗蚀剂层203的侧壁上和要图案化的层202上方的芯轴材料205的厚度比在图案化抗蚀剂层203上方的芯轴材料205的厚度薄。因此，在一个实施例中，可以使用定时各向同性刻蚀工艺从图案化抗蚀剂层203的侧壁上方和要图案化的层202上方去除芯轴材料205。
替代性地，修整阶段可以包括各向异性和各向同性刻蚀的组合。例如，在切换到各向异性刻蚀之前，修整阶段可以可选地从各向同性刻蚀阶段开始。
替代性地，在另一个实施例中，修整阶段可以仅包括去除芯轴材料205的各向异性刻蚀工艺。在本发明的各种实施例中，修整阶段可以包括各向异性刻蚀工艺，如反应离子刻蚀(RIE)，或本领域已知的任何其他去除工艺。
在本发明的各种实施例中，修整阶段可以在沉积阶段的迭代之后进行。在本发明的实施例中，沉积阶段，随后是修整阶段，可以以循环方式重复发生。例如，一个循环可以包括到指定高度H206的单个沉积阶段，随后是到指定宽度W208的修整阶段。由于修整阶段期间可选的过度刻蚀，正在形成的芯轴的高度可以减小到H208。根据实施例，当一个循环已经完成时，另一个循环可以开始直到已经达到正在形成的芯轴的期望最终高度和CD。
根据本发明的实施例，修整阶段还可以涉及平滑元件，使得每个迭代步骤都涉及芯轴的再成形以消除沿表面和边缘的粗糙度。在本发明的实施例中，在图案化抗蚀剂层203上的芯轴形成工艺期间，可以同时控制渐进形成芯轴的关键尺寸(CD)、线边缘粗糙度(LER)和线宽度粗糙度(LWR)。如前所述，这可以发生在等离子体加工室内。在本发明的各种实施例中，可以另外修整CD以达到正确的尺寸(例如，努力抵消节距飘移)。有利地，该修整可以在增加芯轴纵横比的同时进行。因此，该工艺能够同时实现芯轴的CD控制和粗糙度改进。
图5A和图5B展示了根据本发明的实施例的在达到芯轴的期望CD(即，高度和宽度)之后的制造期间的半导体器件，其中，图5A展示了截面视图并且图5B展示了俯视图。
如图5A所展示的，芯轴207在重复沉积和修整阶段的多个循环之后形成。在图5A中，来自迭代循环(即，沉积和修整阶段)的每一层在示意图中由分割芯轴207的黑线描绘。
在重复循环之后，芯轴207的最终CD达到由H209表示的期望高度和期望宽度W209。在本发明的各种实施例中，芯轴207的高度H209与芯轴207的宽度W209之比在10:1到20:1之间。在本发明的各种实施例中，芯轴207因此可以生长到约30nm至60nm的最终高度，并且在一个实施例中可以生长到约40nm至约50nm。
如将从进一步描述的制造工艺中清楚的，芯轴207是用于形成刻蚀掩模/硬掩模的中间结构。另外地，芯轴207可以用于限定相邻特征(如刻蚀掩模/硬掩模或其他芯轴207)之间的距离。
在各种实施例中，芯轴207可以用于自对准双重图案化(SADP)、自对准四重图案化(SAQP)或任何其他多重图案化技术。
另外，本发明的实施例通过允许在同一等离子体加工室中执行图3A至图6B所展示的器件制造工艺步骤的可能性而有利地改进了半导体器件集成的复杂性。因此，如图所示，形成芯轴207、沉积间隔物材料211、然后刻蚀间隔物材料211以及去除芯轴207都在单个等离子体加工室中进行。除了工艺集成改进之外，在产出时间、成本和图案转移性能方面也会有改进。虽然本文提到的优点很多，但是使用本发明的实施例描述的选择性沉积和修整工艺使得能够在EUV光刻上使用自对准多重图案化(SAMP)。
如前所述，芯轴形成工艺(即生长和修整)和间隔物沉积可以在单个等离子体沉积工艺中形成。替代性地，在一些实施例中，可以使用上述方法(如化学气相沉积、原子层沉积等)来执行间隔物沉积工艺。因此，在本发明的实施例中，在沉积期间，可以引入不同的气体来改变沉积条件。替代性地，可以通过控制或改变等离子体加工室中施加的偏置/偏置方案来更动态地改变工艺化学物质。因此，在一些实施例中，可以基于刻蚀化学物质的性质在芯轴材料的层之间建立成分梯度。
在各种实施例中，图3A至图3B和图4A至图4B中描述的加工可以循环以产生图5A至图5B所展示的特征。
尽管上述讨论集中于包括沉积和修整的循环工艺，但在替代性实施例中，可以使用单个步骤选择性沉积工艺来直接生长芯轴材料205层。使用修整阶段是因为在要图案化的层202上方有沉积。在部分选择性沉积的情况下，可以使用较少数量的修整循环。
图6A和图6B展示了根据本发明的实施例的在芯轴207上方沉积间隔物材料211之后的制造期间的半导体器件，其中，图6A展示了截面视图并且图6B展示了俯视图。
在各种实施例中，可以使用共形沉积工艺如原子层沉积(ALD)或在半导体器件制造内使用的任何其他共形沉积技术来沉积间隔物材料211。间隔物材料211可以包括氧化硅(SiOx)、氮化硅、氮化钛、氧化钛或本领域已知的任何其他类型的氧化物或绝缘材料。
在各种实施例中，用于沉积间隔物材料211的ALD制造步骤可以是用不损坏相邻光刻胶或芯轴207的腐蚀性较小的氧化剂(例如，O3、H2O、H2O2、热O2等)进行沉积的工艺。
图7A和图7B展示了根据本发明的实施例的在多重图案化工艺之后的制造期间的半导体器件，其中，图7A展示了截面视图并且图7B展示了俯视图。
参考图7A，使用各向异性刻蚀工艺来刻蚀间隔物材料211并且然后去除芯轴207以暴露下面的现在图案化的要图案化的层202。在各种实施例中，可以使用湿法刻蚀工艺来去除芯轴207。替代性地，可以使用如反应离子刻蚀(RIE)等各向异性等离子体刻蚀工艺来去除芯轴207，使得可以在单个等离子体刻蚀室中执行所有刻蚀工艺。各向异性刻蚀工艺可以在下面的(可选的)刻蚀停止层定时或停止。在刻蚀之后，可以去除间隔物刻蚀/硬掩模的任何剩余部分。
在本发明的各种实施例中，因此可以使用剩余的间隔物材料211作为刻蚀掩模来将要图案化的层202图案化成多个特征212。随着现在去除了芯轴207，留下独立的间隔物用作刻蚀掩模/硬掩模以刻蚀间隔物下方的下面的要图案化的层202。在刻蚀期间去除未被间隔物暴露的要图案化的层202的任何暴露区域，留下多个特征212。
在各种实施例中，多个特征212可以形成为多重图案化工艺的一部分，该多重图案化工艺如自对准双重图案化(SADP)、自对准四重图案化(SAQP)或现有技术中已知的任何其他多重图案化技术。在各种实施例中，由该多重图案化技术形成的多个特征212可以是接触孔、金属线、栅极线、隔离区以及使用自对准多重图案化光刻工艺形成的其他这种特征。
后续加工可以像在常规工艺流程中一样进行，形成后续特征并且最终形成包括包含金属化层以互连这些器件的所有有源器件和无源器件的半导体器件。
有利地，使用本发明的实施例，上述步骤的子集可以在单个工艺配方中执行。因为从沉积到刻蚀的变化可以通过简单地改变等离子体化学物质来快速完成。例如，在一个实施例中，如图3A至图5B所展示的芯轴材料的选择性沉积、如图6A至图6B和图7A至图7B所展示的多个间隔物的形成和/或如图7A至图7B所展示的芯轴的去除可以在单个工艺步骤中执行。在进一步的实施例中，如图7A至图7B所展示的要图案化的层202的图案化也可以是同一工艺配方的一部分并且在同一加工室中执行。
如图所示，在各种实施例中，可以使用CxHy/N2/Ar/He/SiCl4前体来执行芯轴材料205的沉积，其中，修整步骤包括CO2/CO/CH4/O2/N2/H2/碳氟化合物/HBr/Cl等。在各种实施例中，可以将上述工艺(如包括沉积和修整的芯轴沉积、间隔物沉积、间隔物刻蚀、芯轴移除)选择为基本相似以提高产量。例如，本发明的实施例包括通过去除一种气体和/或(同时)快速切换偏置方案来从沉积切换到刻蚀。在一个说明性实施例中，芯轴可以是有机材料，例如，使用CxHy型前体和稀释气体(如Ar、N2、He、H2)以及使用CxHy、CO、CO2、Ar、He、N2、H2、O2的修整化学物质形成，因此芯轴去除可以通过灰化学物质(如N2、H2、CO2、CO、O2、Ar、He型化学物质)或替代性地湿化学物质来完成。
图8示出了根据本发明的实施例的用于形成半导体器件的方法的流程图。方法300包括在衬底上方沉积光刻胶层(框310)以及使用EUV光刻工艺来图案化光刻胶层(框320)，如使用例如图2A至图2B所描述的。接下来在图案化光刻胶层上方形成芯轴(框330)，如使用例如图3A至图5B所描述的。在芯轴的侧壁上形成多个间隔物(框340)，如使用例如图6A至图6B所描述的。随后去除芯轴，留下多个间隔物(框350)，如使用例如图7A至图7B所描述的。接下来将多个间隔物用作刻蚀掩模以图案化衬底层(框360)，如使用例如图7A至图7B所描述的。在一个或多个实施例中，选择性地沉积芯轴材料、形成多个间隔物、回蚀间隔物和去除芯轴是在单个工艺步骤中执行的。
图9展示了根据本发明的另一个实施例的用于形成半导体器件的方法的流程图。方法400包括使要图案化的层处于衬底上方(框410)。接下来使用EUV光刻工艺在要图案化的层上方形成图案化抗蚀剂层(框420)，如使用例如图2A至图2B所描述的。接下来在图案化光刻胶层上方沉积芯轴材料以形成芯轴(框430)，如使用例如图3A至图5B所描述的。接下来沿芯轴形成间隔物(框440)，如使用例如图6A至图6B所描述的。然后去除芯轴(框450)，如使用例如图7A至图7B所描述的。接下来可以将间隔物用作硬掩模来图案化要图案化的层，以便形成特征(框460)，如使用例如图7A至图7B所描述的。
图10展示了根据本发明的另一个实施例的用于形成半导体器件的方法的流程图。方法500包括使要图案化的层处于衬底上方(框510)。接下来，使用光刻工艺在要图案化的层上方形成图案化抗蚀剂层(框520)，如使用例如图2A至图2B所描述的。接下来执行循环工艺以形成芯轴(框530)，该工艺包括沉积芯轴材料层(框531)和执行修整工艺(框532)，如使用例如图3A至图4B所描述的。循环工艺可以包括重复沉积和执行，其中，当芯轴的高度与芯轴的宽度之比在2:1到20:1之间时可以停止重复。可以沿芯轴形成间隔物(框540)，如接下来使用例如图6A至图6B所描述的。在形成间隔物之后，可以去除芯轴(框550)，如使用例如图7A至图7B所描述的。接下来可以将间隔物用作刻蚀掩模来图案化要图案化的层以形成特征(框560)，如使用例如图7A至图7B所描述的。
因此，如上文所描述的，在常规技术中，光刻胶被用作唯一的芯轴材料，因为抗蚀剂不能形成到足够的高度。然而，这种技术不足以形成使用极紫外光刻或电子束光刻形成的深度缩放特征。为了实现间隔物沉积(通常在芯轴形成之后的后续半导体加工步骤)，图案化抗蚀剂必须达到足够的高度。如先前所描述的，抗蚀剂预算(即，可允许的余量/限值)不允许实现这个高度，因此限制或排除了使用EUV图案化光刻胶作为唯一材料作为芯轴的可能性。这是因为EUV光刻胶的典型可实现高度为约10nm至约30nm，这不足以满足当前的半导体制造需求。为了在芯轴上实现足够的间隔物沉积，本发明的实施例采用使用引入的抗蚀剂轮廓作为芯轴形成的基础特征的选择性芯轴生长和修整工艺。根据本发明的各种实施例，当芯轴材料沉积到引入的抗蚀剂轮廓上时，芯轴材料可以同时重新成形和平滑化，所有这些都在同一等离子体加工室内并且可选地作为同一工艺的一部分。
这里总结了本发明的示例实施例。从说明书的整体以及本文提出的权利要求中也可以理解其他实施例。
示例1.一种形成器件的方法，该方法包括使用极紫外(EUV)光刻工艺在衬底上方形成图案化抗蚀剂层；通过在该图案化抗蚀剂层上方选择性地沉积芯轴材料在等离子体加工室中形成芯轴，该芯轴包括该图案化抗蚀剂层和该芯轴材料。
示例2.如示例1所述的方法，进一步包括：在该等离子体加工室中，在该芯轴的侧壁上形成多个间隔物；在该等离子体加工室中，去除该芯轴，留下该多个间隔物；以及使用该多个间隔物作为刻蚀掩模，图案化该衬底的层以形成该器件的特征。
示例3.如示例1或2之一所述的方法，其中，选择性地沉积该芯轴材料、形成该多个间隔物、去除该芯轴是在单个工艺步骤中执行的。
示例4.如示例1至3之一所述的方法，其中，该芯轴的高度与该芯轴的宽度之比在2:1到20:1之间。
示例5.如示例1至4之一所述的方法，其中，选择性地沉积该芯轴材料包括：在该衬底上方沉积芯轴材料层；以及执行修整工艺以选择性地去除该芯轴材料层的与该衬底接触的部分。
示例6.如示例1至5之一所述的方法，进一步包括重复该层的沉积和该修整工艺的执行。
示例7.如示例1至6之一所述的方法，其中，该芯轴材料包括抗蚀剂材料、硅、有机材料或介电材料。
示例8.如示例1至7之一所述的方法，进一步包括：通过沉积间隔物材料层并各向异性地刻蚀该间隔物材料层或者在该等离子体加工室中原位使用原子层沉积型工艺来在该等离子体加工室中的该芯轴的侧壁上形成多个间隔物。
示例9.如示例1至8之一所述的方法，其中，选择性地沉积该芯轴材料包括：在单个工艺步骤中，在该图案化抗蚀剂层上方沉积该芯轴材料。
示例10.一种自对准多重图案化工艺包括：使要图案化的层处于衬底上方；使用极紫外(EUV)光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；在等离子体加工室中，在该图案化抗蚀剂层上方选择性地沉积芯轴材料以形成芯轴；在该等离子体加工室中，沿该芯轴形成间隔物；在该等离子体加工室中，在形成这些间隔物之后去除该芯轴，其中，沉积该芯轴材料、形成这些间隔物、去除该芯轴是在单个工艺步骤中执行的；以及使用这些间隔物作为硬掩模，图案化该要图案化的层以形成特征。
示例11.如示例10所述的工艺，其中，选择性地沉积该芯轴材料包括：在该图案化抗蚀剂层和该要图案化的层上方沉积芯轴材料层；以及执行修整工艺以选择性地去除该芯轴材料层的与该要图案化的层接触的部分。
示例12.如示例10或11之一所述的工艺，进一步包括重复该层的沉积和该修整工艺的执行。
示例13.如示例10至12之一所述的工艺，其中，该芯轴材料包括抗蚀剂材料。
示例14.如示例10至13之一所述的工艺，其中，该芯轴材料包括硅、有机材料或介电材料。
示例15.如示例10至14之一所述的工艺，其中，形成这些间隔物包括：沉积间隔物材料层并各向异性地刻蚀该间隔物材料层。
示例16.如示例10至15之一所述的工艺，其中，形成这些间隔物包括使用融合型工艺。
示例17.一种自对准多重图案化工艺包括：使要图案化的层处于衬底上方；使用光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；在等离子体加工室中，执行循环工艺以形成包括该图案化抗蚀剂层的芯轴，该循环工艺包括在该图案化抗蚀剂层和该要图案化的层上方沉积芯轴材料层，以及执行修整工艺以选择性地去除该芯轴材料层的与该要图案化的层接触的部分；在该等离子体加工室中，沿该芯轴形成间隔物；在该等离子体加工室中，在形成这些间隔物之后去除该芯轴；以及使用这些间隔物作为刻蚀掩模，图案化该要图案化的层以形成特征。
示例18.如示例17所述的工艺，其中，该循环工艺包括重复该沉积和该执行，其中，当该芯轴的高度与该芯轴的宽度之比在2:1到20:1之间时停止该重复。
示例19.如示例17或18之一所述的工艺，其中，该循环工艺包括重复该层的沉积和该修整工艺的执行。
示例20.如示例17至19之一所述的工艺，其中，该芯轴材料包括硅、抗蚀剂材料、有机材料或介电材料。
示例21.如示例17至20之一所述的工艺，其中，形成这些间隔物包括：沉积间隔物材料层并各向异性地刻蚀该间隔物材料层；或者在该等离子体加工室中原位使用原子层沉积型工艺。
尽管已经参考说明性实施例描述了本发明，但是此描述并非旨在以限制性的意义来解释。参考描述，说明性实施例以及本发明的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，意图是所附权利要求涵盖任何这样的修改或实施例。

Claims (20)

1.一种形成半导体器件的方法，该方法包括：
使用极紫外(EUV)光刻工艺在衬底上方形成图案化抗蚀剂层；以及
通过在该图案化抗蚀剂层上方选择性地沉积芯轴材料来在等离子体加工室中形成芯轴，该芯轴包括该图案化抗蚀剂层和该芯轴材料。
2.如权利要求1所述的方法，进一步包括：
在该等离子体加工室中，在该芯轴的侧壁上形成多个间隔物；
在该等离子体加工室中，去除该芯轴，留下该多个间隔物；以及
使用该多个间隔物作为刻蚀掩模，图案化该衬底的层以形成该器件的特征。
3.如权利要求2所述的方法，其中，选择性地沉积该芯轴材料、形成该多个间隔物、去除该芯轴是在单个工艺步骤中执行的。
4.如权利要求1所述的方法，其中，该芯轴的高度与该芯轴的宽度之比在2:1到20:1之间。
5.如权利要求1所述的方法，其中，选择性地沉积该芯轴材料包括：
在该衬底上方沉积芯轴材料层；以及
执行修整工艺以选择性地去除该芯轴材料层的与该衬底接触的部分。
6.如权利要求5所述的方法，进一步包括重复该层的沉积和该修整工艺的执行。
7.如权利要求1所述的方法，其中，该芯轴材料包括抗蚀剂材料、硅、有机材料或介电材料。
8.如权利要求1所述的方法，其中，选择性地沉积该芯轴材料包括：
在单个工艺步骤中，在该图案化抗蚀剂层上方沉积该芯轴材料。
9.一种自对准多重图案化工艺，包括：
使要图案化的层处于衬底上方；
使用极紫外(EUV)光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；
在等离子体加工室中，在该图案化抗蚀剂层上方选择性地沉积芯轴材料以形成芯轴；
在该等离子体加工室中，沿该芯轴形成间隔物；
在该等离子体加工室中，在形成这些间隔物之后去除该芯轴，其中，沉积该芯轴材料、形成这些间隔物、去除该芯轴是在单个工艺步骤中执行的；以及
使用这些间隔物作为硬掩模，图案化该要图案化的层以形成特征。
10.如权利要求9所述的工艺，其中，选择性地沉积该芯轴材料包括：
在该图案化抗蚀剂层和该要图案化的层上方沉积芯轴材料层；以及
执行修整工艺以选择性地去除该芯轴材料层的与该要图案化的层接触的部分。
11.如权利要求10所述的工艺，进一步包括重复该层的沉积和该修整工艺的执行。
12.如权利要求9所述的工艺，其中，该芯轴材料包括抗蚀剂材料。
13.如权利要求9所述的工艺，其中，该芯轴材料包括硅、有机材料或介电材料。
14.如权利要求9所述的工艺，其中，形成这些间隔物包括：
沉积间隔物材料层并各向异性地刻蚀该间隔物材料层。
15.如权利要求9所述的工艺，其中，形成这些间隔物包括使用融合型工艺。
16.一种自对准多重图案化工艺，包括：
使要图案化的层处于衬底上方；
使用光刻工艺在该要图案化的层上方形成图案化抗蚀剂层；
在等离子体加工室中，执行循环工艺以形成包括该图案化抗蚀剂层的芯轴，该循环工艺包括
在该图案化抗蚀剂层和该要图案化的层上方沉积芯轴材料层，以及
执行修整工艺以选择性地去除该芯轴材料层的与该要图案化的层接触的部分；
在该等离子体加工室中，沿该芯轴形成间隔物；
在该等离子体加工室中，在形成这些间隔物之后去除该芯轴；以及
使用这些间隔物作为刻蚀掩模，图案化该要图案化的层以形成特征。
17.如权利要求16所述的工艺，其中，该循环工艺包括重复该沉积和该执行，其中，当该芯轴的高度与该芯轴的宽度之比在2:1到20:1之间时停止该重复。
18.如权利要求16所述的工艺，其中，该循环工艺包括重复该层的沉积和该修整工艺的执行。
19.如权利要求16所述的工艺，其中，该芯轴材料包括硅、抗蚀剂材料、有机材料或介电材料。
20.如权利要求16所述的工艺，其中，形成这些间隔物包括：
沉积间隔物材料层并各向异性地刻蚀该间隔物材料层；或者
在该等离子体加工室中原位使用原子层沉积型工艺。
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