TW201841221A - 用以降低微影瑕疵之方法與圖案轉移之方法 - Google Patents

用以降低微影瑕疵之方法與圖案轉移之方法 Download PDF

Info

Publication number
TW201841221A
TW201841221A TW107105902A TW107105902A TW201841221A TW 201841221 A TW201841221 A TW 201841221A TW 107105902 A TW107105902 A TW 107105902A TW 107105902 A TW107105902 A TW 107105902A TW 201841221 A TW201841221 A TW 201841221A
Authority
TW
Taiwan
Prior art keywords
layer
photoresist
patterned
substrate
processing method
Prior art date
Application number
TW107105902A
Other languages
English (en)
Inventor
安潔莉 Ｄ 萊利
志方 劉
尼哈爾 莫漢蒂
Original Assignee
日商東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東京威力科創股份有限公司 filed Critical 日商東京威力科創股份有限公司
Publication of TW201841221A publication Critical patent/TW201841221A/zh

Links

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2002—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image
    • G03F7/2004—Exposure; Apparatus therefor with visible light or UV light, through an original having an opaque pattern on a transparent support, e.g. film printing, projection printing; by reflection of visible or UV light from an original such as a printed image characterised by the use of a particular light source, e.g. fluorescent lamps or deep UV light
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70008—Production of exposure light, i.e. light sources
    • G03F7/70033—Production of exposure light, i.e. light sources by plasma extreme ultraviolet [EUV] sources
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

額外非光阻層可形成於圖案化光阻層上。額外層可相對於光阻層的側壁而較佳地形成於光阻層的頂部上。此外，額外層可相對於位於光阻層下方之覆層的裸露表面而較佳地形成於光阻層的頂部上。以此方式，藉由光阻層所形成的圖案化結構較不可能具有起因於光阻高度變異性或所使用光阻高度之相對薄度的線開口。進一步講，額外層的形成可透過循環的沉積/修整製程。循環製程的修整步驟亦可用作去渣步驟，其幫助減少線橋接及起渣現象。在一實施例中，額外非光阻層可為有機聚合物層。

Description

用以降低微影瑕疵之方法與圖案轉移之方法
本揭露內容相關於例如半導體基板之基板的處理。尤其地，本揭露內容提供利用例如用於極紫外(EUV, extreme ultraviolet)微影之極窄節距技術使基板圖案化的新穎的方法。
當基板處理中的幾何結構持續縮小時，藉由光微影技術在基板上形成結構的技術挑戰性增加。當對於36 nm及更小節距之結構的需求出現時，已利用諸多的光微影技術來達成針對如此窄之節距的適當光微影，其包含EUV微影(利用EUV範圍中之光的波長，最常見13.5 nm波長)。然而，即使轉移至EUV微影，仍未解決針對36 nm及更小節距之結構的所有技術挑戰。形成如此小之微影光阻結構時所見的瑕疵之一係線翻轉(line flop over)。為使線翻轉最少化，已提出更薄的光阻高度。然而，更薄的光阻高度存在其他問題。例如，若目標光阻高度越薄，則光阻高度可變性變得越有問題。此外，較薄的光阻高度不提供對光阻線間之橋接(bridging)及起渣現象(scumming)進行處理之製程上的餘裕。在微小幾何結構的情形中，光阻橋接及起渣現象可能有問題。因為製程上的餘裕係由於移除橋接及起渣現象可能導致(起因於較薄弱光阻高度及蝕刻選擇性的)線開口(line open)而損失，故橋接及起渣現象的移除技術在薄光阻高度的情形中較困難。
因此，在小線寬的情形中，難以在光阻線翻轉、線橋接、及線開口的權衡之間提供適當的製程窗。這對用於32 nm及更小節距之結構的EUV微影技術而言，尤其有問題。
將期望提供減少缺陷、並提供針對EUV及其他微影技術所用之小線寬結構的改善製程窗。
本文中描述處理極薄光微影結構的創新性方法。更具體地，圖案化光阻結構可設置成具有第一厚度。藉由在光阻上形成額外非光阻層，可在不犧牲其他製程特性的情況下削薄光阻厚度。額外層可相對於光阻層的側壁而較佳地形成於光阻層的頂部上。此外，額外層可相對於位於光阻層下方之覆層的裸露表面而較佳地形成於光阻層的頂部上。以此方式，藉由光阻層所形成的圖案化結構較不可能具有起因於光阻高度變異性或所使用光阻高度之相對薄度的線開口。進一步講，額外層的形成可透過循環的沉積/修整製程。循環製程的修整部分或步驟亦可用作去渣步驟，其幫助減少線橋接及起渣現象。在一實施例中，額外非光阻層可為有機聚合物層。
在一實施例中，提供基板處理方法。該方法可包含提供具有複數圖案化結構的基板，該複數圖案化結構覆蓋於至少第一下方層上方。方法可更包含在複數圖案化結構上形成額外非光阻層，同時露出第一下方層的至少複數部分。執行形成額外非光阻層的步驟，使得比起在複數圖案化結構的側壁上，額外非光阻層係更多地形成於複數圖案化結構的頂部上。執行形成額外非光阻層的步驟，亦使得比起在第一下方層的裸露部分上，額外非光阻層係更多地形成於複數圖案化結構的頂部上。形成於複數圖案化結構之側壁上之額外非光阻層的側壁厚度係低於或等於形成於複數圖案化結構之頂部上之額外非光阻層的頂部厚度的30％。方法可更包含利用第一圖案化結構與額外非光阻層的組合作為遮罩，來蝕刻第一下方層，以圖案化第一下方層。在複數圖案化結構上形成額外非光阻層的步驟係加以控制，以在基板的處理期間提供改善的線開口特性。
在另一實施例中，提供基板處理方法。該方法可包含提供具有下方層的基板及提供具有第一光微影層的基板。方法可更包含提供具有複數圖案化光阻結構的基板，第一光微影層係介於下方層與複數圖案化光阻結構之間。方法更包含移除第一光微影層的至少一部分，同時在第一光微影層之部分的移除期間，利用圖案化光阻結構作為遮罩。方法更包含在移除第一光微影層的部分之後，在複數圖案化光阻結構上形成非光阻層，執行形成該非光阻層的步驟，使得比起在複數圖案化光阻結構的側壁上，非光阻層係更多地形成於複數圖案化光阻結構的頂部上。方法亦包含在下方層的蝕刻期間，利用第一圖案化光阻結構與非光阻層的組合作為遮罩來蝕刻下方層。在複數圖案化光阻結構上形成非光阻層係加以控制，以在基板的處理期間提供改善的線開口特性。
在又另一實施例中，提供基板處理方法。該方法可包含提供具有由光阻材料組成之第一起伏圖案的基板，該第一起伏圖案包含具有頂部部分及側壁部分的結構，該第一起伏圖案係定位於下方層上。方法更包含執行沉積製程，其在第一起伏圖案上沉積有機聚合物，該沉積製程包含基於電漿的沉積製程，該基於電漿的沉積製程包含在基於電漿的沉積期間產生真空紫外(VUV, vacuum ultraviolet)光的固化劑。方法更包含執行修整製程。方法亦包含控制沉積及修整製程，使得相較於沉積在第一起伏圖案之結構之側壁部分上的有機聚合物，更多的有機聚合物係沉積於第一起伏圖案之結構的頂部部分上。控制沉積及修整的步驟校正第一起伏圖案的高度改變、移除起渣現象、使單一線開口最小化、且提供較寬製程窗，以利用第一起伏圖案作為遮蔽圖案。
如圖1~4中所示，其繪示提供改善製程窗的製程，該改善製程窗係用以利用微影技術來蝕刻覆層。如圖1中所示，EUV光阻層130可圖案化成具有複數圖案化結構，其形成圖案化光阻結構。圖案化EUV光阻層130的圖案化結構可利用本技術領域中已知的EUV微影技術形成。複數的其他微影層可設置於EUV光阻層130與待蝕刻層(目標蝕刻層110)之間。吾人將瞭解，雖然本文中所述的概念係相關於EUV微影技術而提供，但本文中所述之概念亦可適用於其他微影技術，包含節距比利用EUV微影技術可達成者更窄之情況下的技術。因此，本文中所述概念在透過EUV微影技術形成具有32nm最小節距或更小節距之結構方面的應用將僅視為例示性。
基板105可位於目標蝕刻層110下方。目標蝕刻層110可為期望進行圖案化的任何基板層，例如但不限於介電層或導電層。基板105可為期望利用圖案化特徵的任何基板。例如，在一實施例中，基板105可為具有一或更多半導體處理層形成於其上的半導體基板。在一實施例中，基板105可為已進行複數半導體處理步驟的基板，該等半導體處理步驟產生各式結構及覆層，該等結構及覆層的所有者在基板處理技術領域中為已知，且可考量成基板105的一部分。在一實施例中，本文中所揭露的概念可在產線後段(BEOL, backend of line)處理步驟加以利用。在其他實施例中，本文中所揭露的概念可在產線前段(FEOL, front end of line)處理步驟加以利用。本文中所述的技術可用以提供窄遮蔽層線寬，同時容許改善的製程窗，以使線橋接及線開口最少化。
如所提及，一或更多中間微影層可設置於圖案化EUV光阻層130與目標蝕刻層110之間。因此，如圖1之例示性實施例中所示，設置作為抗反射塗層的底部抗反射塗佈(BARC, bottom antireflective coating)層(BARC層120)。亦可設置平坦化層115。吾人將瞭解，中間微影層的特定堆疊可改變，同時仍獲得本文中所述概念的優點。因此，舉例而言，可利用更多或更少的覆層。例如，無需利用抗反射層，或者可利用複數的抗反射層(例如，使用頂部抗反射層及BARC層兩者，複數BARC層等)。在一替代性實施例中，介電層可設置於平坦化層115與BARC層120之間。亦可設置其他額外層(例如，蝕刻停止層、硬遮罩層等)。進一步講，每一覆層的特定組成可改變，且如本技術領域中所瞭解，覆層可以諸多方式加以沉積。在一實施例中，平坦化層可為有機平坦化層，且在另一實施例中，其可為旋塗硬遮罩層。然而，吾人將瞭解，其他的材料及厚度可用於平坦化層。因此，吾人將瞭解，圖1中所示的結構僅為例示性，且如獲益於本揭露內容之熟悉本技術領域者將瞭解，本文中所述的技術可結合至各式微影製程流程中。
圖1中所示結構的處理可藉由如所示打開BARC層120而進行至圖2中所示的狀態。如圖3中所示，有機聚合物層140可形成於圖案化EUV光阻層130上方。有機聚合物層140的特性係其大部分地形成於圖案化EUV光阻層130的頂部上。因此，在EUV光阻層130的側壁上，有機聚合物層140的形成係最少化。在一實施例中， EUV光阻層130可具有約10 nm至35 nm之範圍內的厚度高度，且更具體地，如原始形成之在10 nm至20 nm的範圍內。如本技術領域中已知，例如圖2之BARC移除步驟的後續處理可削薄EUV光阻層130。EUV光阻層之頂部上所形成之有機聚合物層140的厚度可具有約1 nm至5 nm之範圍內的厚度高度，且更具體地，如原始形成之在2 nm至3 nm的範圍內。在一實施例中，EUV光阻層130之側壁上之有機聚合物層140的厚度可介於EUV光阻層130之頂部上之有機聚合物層140之厚度的10%至30%的範圍內，且更佳地介於頂部厚度之10%至15%的範圍內。在一例示性實施例中，有機聚合物層140可以實質上無有機聚合物形成於平坦化層115頂部上的方式形成。在其他實施例中，有機聚合物層140可形成於平坦化層115的頂部表面上。然而，如此之在平坦化層115之頂部表面上的形成物在數量上可小於在EUV光阻層130之頂部上的形成物。因此，在如此之實施例中，有機聚合物層140在平坦化層115上的形成物可介於EUV光阻層130頂部上之有機聚合物層140之厚度的10至30 %的範圍內，且更佳地介於頂部厚度之10至15 %的範圍內。
在一些實施例中，有機聚合物層140的形成可以如下方式達成：不但較多的有機聚合物形成於EUV光阻層130的頂部上，而且有機聚合物在EUV光阻層130的側壁上具有由形成製程所產生的反向錐形輪廓(reverse taper profile)。因此，有機聚合物層140在EUV光阻層130的下部部分處可為最薄。
在已整體審閱本揭露內容的情況下，吾人將更清楚地理解，在EUV光阻層130之頂部上形成額外非光阻層提供改善的光微影製程窗。更尤其地，在不顯著影響所形成之線寬的情況下，光微影圖案化結構的高度已增加。如此增加的高度容許進行增加的處理來移除起渣現象及橋接(例如，透過使用去渣製程)，而將足夠的高度留給圖案化結構，使得線開口不因去渣製程或因後續蝕刻步驟而形成，該後續蝕刻步驟係如下更詳細描述用以最終使目標蝕刻層110圖案化。
儘管本文中相關於有機聚合物層140(其用作光阻之頂部上的額外層)加以描述，但吾人將瞭解，有機聚合物層140可由其他材料形成，且本文中所述的技術不限於有機聚合物材料。因此，本文中所述的優點及製程窗餘量可透過其他材料達成，其中相較於光阻之側壁上的厚度且相較於缺少光阻之裸露表面上的厚度，材料的形成在光阻的頂部上導致較大的沉積厚度。進一步講，形成於光阻之頂部上的額外層可透過諸多技術達成。在一實施例中，可利用單一的沉積製程。在另一實施例中，可利用在基板上方形成材料及然後執行修整(或蝕刻)的循環沉積製程(例如，一個沉積/修整循環)，或利用涉及沉積然後修整、另一沉積然後另一修整等之重複循環的循環沉積製程。例如，可發生多於一個的沉積/修整製程循環。在一實施例中，可利用三個循環，在另一實施例中，可利用六個循環。進一步講，雖然圖式顯示無橋接及起渣現象的理想光阻圖案化，但吾人將瞭解，光阻的橋接及起渣現象可能產生於光阻線之間。這可能在BARC移除步驟之後導致BARC層的不充分移除，或甚至BARC層之頂部上的殘留光阻。在有機聚合物層140的形成期間，利用修整步驟亦可有利地移除光阻層及/或BARC層之任何不樂見的起渣現象及橋接。因此，本文中所述的循環製程可有利地在圖案化EUV光阻層130的頂部上形成有機聚合物層140，同時亦減少任何的橋接及起渣現象。以此方式，修整步驟亦可考量成去渣步驟。
形成有機聚合物層140的一例示性製程係揭露於2016年11月10日公開之Mohanty等人之名為“Method for Processing Photoresist Materials and Structure”之公開的美國專利申請公開案第US 2016/0329207號中，其揭露內容係整體明確併入於此，以供參考。因此，在如此之例示性製程中，沉積製程包含利用基於電漿的沉積製程，其包含固化劑。固化劑在基於電漿的沉積期間產生真空紫外(VUV)光。VUV光通常係介於約10 nm至200 nm之間。使光阻材料曝露至VUV光係有利的，因為如此之輻射可藉由與碳氧鍵結相互作用而使給定光阻硬化。該等鍵結及/或內酯基團及其他成分可吸收VUV光。沉積製程係控制成使得相較於在圖案化EUV光阻層130之下部側壁部分上所沉積的有機聚合物層140，更多的有機聚合物層140沉積於圖案化EUV光阻層130的上部部分上。控制沉積製程可包含在基於電漿的沉積期間，維持均向性沉積。可藉由不使用基板偏壓(該基板偏壓將使離子朝向基板加速)來維持均向性沉積。然而，實質上，產生直視線沉積(line-of-sight deposition)條件，其在特徵部的頂部上導致較多的沉積。
處理亦可包含執行蝕刻有機聚合物之部分的修整製程。修整製程係包含修整劑之基於電漿的製程，該修整劑係選自由含氧氣體、含氫氣體、及含氮氣體組成的群組。例如，CO2 可用作修整劑。可包含用於鈍化的一些沉積氣體。修整製程可包含將有機聚合物層140從平坦化層115的表面清除。方向性(非均向性)蝕刻或部分方向性蝕刻可用以從平坦化層115清除有機聚合物層140。在一些實施例中，有機聚合物層140可從圖案化EUV光阻層130的頂部表面清除，或從如此之頂部表面部分地移除。在均向性沉積的情況下，相較於平坦化層115的裸露表面，更多的有機聚合物層140可沉積於如此之頂部光阻結構上。沉積及修整特性的結合可導致如圖3中所示的結構。
在一些實施例中，沉積製程及修整製程可加以循環，以在EUV光阻層130的頂部上、EUV光阻層130的側壁上、及平坦化層115的裸露表面上建立有機聚合物層之預定量的厚度。執行沉積製程可包含使製程化學成分流入電漿處理腔室中，且製程化學成分包含Cx Hy ，其在數量上係大於進入電漿處理腔室之總製程氣體流的20％體積百分比。在一範例中，在沉積期間，CH4 可與氬結合利用。在一實施例中，修整步驟可包含利用CO2 及CH4 氣體化學成分。在一些實施例中，沉積製程及修整製程二者皆係在同一電漿處理腔室中執行。固化劑可選自氬、氦、溴化氫、氫、Cx Fy 、氙、氖、或其組合的任何者。
有機聚合物層140在基板105之其他裸露層上的形成量可取決於裸露的材料而改變。因此，將限制裸露之平坦化層115上的形成的在圖案化EUV光阻層130之頂部上選擇性形成有機聚合物層140的能力將取決於組成平坦化層115之材料。因此，如以上所提及，用於平坦化層115的一期望材料係相較於光阻層之頂部上的沉積提供有利之差別沉積的有機平坦化材料。如圖1~3中之例示性製程流程所示，BARC層120已在形成有機聚合物層140之前移除。BARC層120係由於以下原因而加以移除，常見的BARC材料在沉積於圖案化EUV光阻層頂部上的有機聚合物層140與裸露BARC區域上的沉積物之間導致較少的差別。具體而言，有機聚合物在BARC上之沉積物的粘附係數係使得額外的有機聚合物可沉積於BARC上。在如此之情形中，有機聚合物層140在EUV光阻層頂部上之沉積物的差別可能不足。在一實施例中，可利用矽抗反射層，因為如此之材料可在矽抗反射塗層及EUV光阻上的沉積物之間提供適當的差別。因此，吾人將瞭解，本文中所述的技術可適用於各式光微影製程流程及材料，且本文中所揭露的特定實施例及特定步驟的順序可加以調整，以考量任何特定光微影製程流程中所利用的不同覆層及不同材料。
在如圖3中所示的處理之後，平坦化層115可被打開。最後，如圖4中所示，目標蝕刻層110可加以蝕刻。如熟悉本技術領域者將瞭解，平坦化層115及目標蝕刻層110的蝕刻可在一個電漿製程中執行、可作為單一電漿製程的複數步驟執行、或可在單獨的電漿製程中執行。進一步講，在一有利的例示性實施例，BARC層120的蝕刻、有機聚合物層140的循環沉積、平坦化層115的蝕刻、及目標蝕刻層110的蝕刻皆可在一個電漿製程腔室中利用單獨的電漿製程步驟加以執行。因此，諸多的操作可為單一電漿處理步驟的不同子步驟。
吾人將瞭解，基板105可由一或許多覆層組成。例如，基板105可為具有形成於半導體晶圓上或半導體晶圓中之許多製程層的半導體晶圓。因此，例如，基板105可為處於半導體處理流程中之任何製程步驟的半導體晶圓。進一步講，吾人將瞭解，圖中所示的許多覆層可考量成基板的一部分。例如，基板105可包含半導體晶圓、以及直至任何特定製程步驟所形成之該半導體晶圓的所有附帶的覆層。進一步講，吾人將瞭解，所示的諸多製程層及結構可與本技術領域者所將理解之額外的中間製程層及塗層一起加以利用。因此，例如，較多的或較少的材料可用於EUV光阻層130與基板105之間。因此，吾人將瞭解，關於在圖案化EUV光阻層上使用額外頂部塗層之本文中所揭露的概念可在各式製程流程內達成，所有的該等製程流程皆可有利地獲益於如此之頂部塗層所提供的特性。進一步講，如以上所提及，本文中所揭露的概念不限於EUV光阻層，而可適用於其他類型的光阻。以此方式，在本文中揭露提供改善之製程窗特性的技術，以減少並使線橋接及起渣現象最少化，且同時減少並使線開口最少化。
如以上所提及，在一替代性實施例中，直接位於EUV光阻層130下方的覆層可為非BARC層之覆層。例如，如圖5中所示，覆層122可位於EUV光阻層130下方。覆層122可為在EUV光阻層130上及覆層122上的沉積物之間提供適當差別之有機聚合物層140沉積物的覆層。在一實施例中，覆層122可為矽抗反射塗層或非晶矽層。在圖5~7中顯示使用如此之覆層122。圖5~7的製程類似於圖1~4的製程。除了使用覆層122代替BARC層120之外，圖5的結構類似於圖1的結構。除了有機聚合物層140係如圖6中所示在蝕刻覆層122之前加以沉積外，圖6類似於圖3。如圖7中所示，圖7中的結果結構類似於圖4的結構，但如以上所提及，覆層122已在形成有機聚合物層140之後受到蝕刻。
吾人將瞭解，圖式的一些實施態樣顯示光微影層與受蝕刻層之間之蝕刻選擇性的理想化結果。圖4及7繪示在蝕刻平坦化層115之後，有機聚合物層140與EUV光阻層130兩者皆完全保留。然而，如熟悉本技術領域者將瞭解，實際的蝕刻選擇性將導致有機聚合物層140及EUV光阻層130兩者的損耗。再者，取決於所利用的材料及厚度，在平坦化層115的蝕刻期間，可能發生有機聚合物層140及EUV光阻層130兩者的完全移除。然而，在如此之情形中，BARC層120或覆層122的圖案保留，以在平坦化層115的蝕刻期間提供遮蔽效果。
圖8~10中提供利用本文中所述技術的例示性製程流程。吾人將瞭解，該等製程流程僅為範例，且本文中所述的技術可以其他方式加以利用。進一步講，吾人將瞭解，可增加額外的步驟至例示性製程流程，而仍利用本文中所揭露之技術的有利優點。此外，熟悉本技術領域者將瞭解，製程流程的諸多步驟可一起執行或加以組合執行，且因此，製程流程的每一步驟不限於是個別之獨立的製程步驟。
圖8繪示一基板處理方法。該方法可包含提供具有複數圖案化結構之基板的步驟505，該複數圖案化結構係覆蓋於至少第一下方層上方。方法然後可包含在複數圖案化結構上形成額外非光阻層，同時露出第一下方層之至少一部分的步驟510。執行形成額外非光阻層的步驟，使得比起在複數圖案化結構的側壁上，額外非光阻層係更多地形成於複數圖案化結構的頂部上。執行形成額外非光阻層的步驟，亦使得比起在第一下方層的裸露部分上，額外非光阻層係更多地形成於複數圖案化結構的頂部上。形成於複數圖案化結構之側壁上之額外非光阻層的側壁厚度係低於或等於形成於複數圖案化結構之頂部上之額外非光阻層的頂部厚度的30%。方法可更包含利用第一圖案化結構與額外非光阻層的組合作為遮罩來蝕刻第一下方層以使第一下方層圖案化的步驟515。如步驟520所指示，在複數圖案化結構上形成額外非光阻層的步驟係加以控制，以在基板的處理期間提供改善的線開口特性。
圖9繪示另一基板處理方法。該方法可包含提供具有下方層之基板的步驟605、及提供具有第一光微影層之基板的步驟610。方法可更包含提供具有複數圖案化光阻結構之基板的步驟615，第一光微影層係介於下方層與複數圖案化光阻結構之間。方法更包含移除第一光微影層之至少一部分，同時在第一光微影層之部分的移除期間使用圖案化光阻結構作為遮罩的步驟620。方法更包含在移除第一光微影層的部分之後，於複數圖案化光阻結構上形成非光阻層的步驟625，執行形成非光阻層的步驟，使得比起在複數圖案化光阻結構的側壁上，非光阻層係更多地形成於複數圖案化光阻結構的頂部上。方法亦包含在下方層的蝕刻期間，利用第一圖案化光阻結構與非光阻層的組合作為遮罩來蝕刻下方層的步驟630。如步驟635所指示，在複數圖案化光阻結構上形成非光阻層的步驟係加以控制，以在基板的處理期間提供改善的線開口特性。
圖10繪示又另一基板處理方法。方法可包含提供具有由光阻材料組成之第一起伏圖案之基板的步驟705，該第一起伏圖案包含具有頂部部分及側壁部分的結構，該第一起伏圖案係定位於下方層上。方法更包含執行在第一起伏圖案上沉積有機聚合物之沉積製程的步驟710，該沉積製程包含基於電漿的沉積製程，其包含在基於電漿之沉積期間產生VUV光的固化劑。方法更包含執行修整製程的步驟715。方法亦包含步驟720，其控制沉積及修整製程，使得相較於沉積於第一起伏圖案之結構之側壁部分上的有機聚合物，更多的有機聚合物係沉積於第一起伏圖案之結構的頂部部分上。如步驟725所指示，控制沉積及修整的步驟校正第一起伏圖案的高度改變、移除起渣現象、使單一線開口最少化、以及提供較寬的製程窗(以利用第一起伏圖案作為遮蔽圖案)。
鑒於本描述內容，熟悉本領域技術者將明白本發明的進一步修改及替代性實施例。據此，本描述內容應被解釋成僅為說明性且係針對教示熟悉本領域技術者實施本發明的目的。吾人應理解，本文中所示及所述之本發明的形成及方法應被視為當前較佳的實施例。相等的技術可用以替代本文中所示及所述的技術，且如熟悉本技術領域者在獲益於本發明之本描述內容後皆將明白，本發明的某些特徵可獨立於其他特徵的使用而加以利用。
105‧‧‧基板
110‧‧‧目標蝕刻層
115‧‧‧平坦化層
120‧‧‧BARC層
122‧‧‧覆層
130‧‧‧EUV光阻層
140‧‧‧有機聚合物層
505‧‧‧步驟
510‧‧‧步驟
515‧‧‧步驟
520‧‧‧步驟
605‧‧‧步驟
610‧‧‧步驟
615‧‧‧步驟
620‧‧‧步驟
625‧‧‧步驟
630‧‧‧步驟
635‧‧‧步驟
705‧‧‧步驟
710‧‧‧步驟
715‧‧‧步驟
720‧‧‧步驟
725‧‧‧步驟
本發明及其優點之更完整的理解可藉由參照結合附圖的以下敘述而獲得，其中類似的參考數字表示類似的特徵。然而，應注意附圖僅繪示所揭露之概念的例示性實施例，且因此不應被視為用以限制範疇，因為所揭露的概念可容許其他等效的實施例。
圖1~4繪示例示性微影製程流程之一實施例的例示性製程步驟。
圖5~7繪示例示性微影製程流程之另一實施例的例示性製程步驟。
圖8~10繪示本文中所揭露之基板處理技術之諸多實施例的例示性製程流程圖。

Claims (22)

  1. 一種基板處理方法，包含： 提供具有複數圖案化結構的一基板，該複數圖案化結構覆蓋於至少一第一下方層上方； 在該複數圖案化結構上形成一額外非光阻層，同時露出該第一下方層的至少複數部分，執行形成該額外非光阻層的步驟，使得比起在該複數圖案化結構的側壁上，該額外非光阻層係更多地形成於該複數圖案化結構的頂部上，且執行形成該額外非光阻層的步驟，使得比起在該第一下方層的裸露部分上，該額外非光阻層係更多地形成於該複數圖案化結構的頂部上，形成於該複數圖案化結構之側壁上之該額外非光阻層的側壁厚度係低於或等於形成於該複數圖案化結構之頂部上之該額外非光阻層的頂部厚度的30％； 利用該複數圖案化結構與該額外非光阻層的組合作為遮罩，蝕刻該第一下方層，以使該第一下方層圖案化；以及 其中在該複數圖案化結構上形成該額外非光阻層係加以控制，以在該基板的處理期間提供改善的線開口特性。
  2. 如申請專利範圍第1項之基板處理方法，其中該複數圖案化結構係光阻結構。
  3. 如申請專利範圍第2項之基板處理方法，其中該光阻結構係具有32 nm或更小之最小節距的EUV光阻結構。
  4. 如申請專利範圍第2項之基板處理方法，更包含在該複數圖案化結構與該第一下方層之間設置一抗反射塗層。
  5. 如申請專利範圍第2項之基板處理方法，其中該第一下方層係一第一平坦化層。
  6. 如申請專利範圍第5項之基板處理方法，其中該第一平坦化層覆蓋於一目標蝕刻層上方。
  7. 如申請專利範圍第2項之基板處理方法，其中該第一下方層係一抗反射層或一非晶矽層。
  8. 如申請專利範圍第2項之基板處理方法，其中在該複數圖案化結構上形成該額外非光阻層的步驟係一電漿循環沉積及修整製程。
  9. 如申請專利範圍第8項之基板處理方法，其中該電漿循環沉積及修整製程減少線橋接。
  10. 一種基板處理方法，包含： 將一基板設置成具有一下方層； 將該基板設置成具有一第一光微影層； 將該基板設置成具有複數圖案化光阻結構，該第一光微影層係介於該下方層與該複數圖案化光阻結構之間； 移除該第一光微影層的至少一部分，同時在該第一光微影層之部分的移除期間，利用該複數圖案化光阻結構作為一遮罩； 在移除該第一光微影層之部分之後，在該複數圖案化光阻結構上形成一非光阻層，執行形成該非光阻層的步驟，使得比起在該複數圖案化光阻結構的側壁上，該非光阻層係更多地形成於該複數圖案化光阻結構的頂部上； 在該下方層的蝕刻期間，利用該複數圖案化光阻結構與該非光阻層的組合作為一遮罩來蝕刻該下方層；以及 其中在該複數圖案化光阻結構上形成該非光阻層係加以控制，以在該基板的處理期間提供改善的線開口特性。
  11. 如申請專利範圍第10項之基板處理方法，其中該下方層係一目標蝕刻層。
  12. 如申請專利範圍第10項之基板處理方法，其中該下方層係一平坦化層。
  13. 如申請專利範圍第12項之基板處理方法，其中該平坦化層係介於該第一光微影層與一目標蝕刻層之間。
  14. 如申請專利範圍第10項之基板處理方法，其中該第一光微影層係一抗反射塗層。
  15. 如申請專利範圍第10項之基板處理方法，其中在該複數圖案化光阻結構上形成該非光阻層的步驟包含一電漿循環沉積及修整製程。
  16. 如申請專利範圍第15項之基板處理方法，其中該電漿循環沉積及修整製程減少線橋接。
  17. 一種基板處理方法，該方法包含： 提供具有由一光阻材料組成之一第一起伏圖案的一基板，該第一起伏圖案包含具有頂部部分及側壁部分的結構，該第一起伏圖案係定位於一下方層上； 執行在該第一起伏圖案上沉積一有機聚合物的一沉積製程，該沉積製程包含一基於電漿的沉積製程，該基於電漿的沉積製程包含在基於電漿的沉積期間產生真空紫外(VUV, vacuum ultraviolet)光的一固化劑； 執行一修整製程；以及 控制該沉積及修整製程，使得相較於沉積在該第一起伏圖案之結構之側壁部分上的有機聚合物，更多的有機聚合物係沉積於該第一起伏圖案之結構的頂部部分上； 其中控制該沉積及修整製程的步驟校正該第一起伏圖案的高度改變、移除起渣現象、使單一線開口最少化、且提供一較寬的製程窗，以利用該第一起伏圖案作為一遮蔽圖案。
  18. 如申請專利範圍第17項之基板處理方法，其中該沉積製程及該修整製程包含一電漿循環沉積及修整製程，其包含多於一個循環的沉積及修整步驟。
  19. 如申請專利範圍第18項之基板處理方法，其中該電漿循環沉積及修整製程的一修整步驟減少線橋接。
  20. 如申請專利範圍第17項之基板處理方法，其中該沉積製程及該修整製程針對形成於該第一起伏圖案之結構上的該有機聚合物導致一反向錐形輪廓。
  21. 如申請專利範圍第17項之基板處理方法，更包含利用該有機聚合物與該第一起伏圖案之結構的組合作為一遮罩來蝕刻至少一第一層。
  22. 如申請專利範圍第20項之基板處理方法，其中執行該沉積製程、執行該修整製程、及蝕刻該第一層係一單一電漿處理步驟的不同子步驟。
TW107105902A 2017-02-22 2018-02-22 用以降低微影瑕疵之方法與圖案轉移之方法 TW201841221A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762461922P 2017-02-22 2017-02-22
US62/461,922 2017-02-22
US201762574328P 2017-10-19 2017-10-19
US62/574,328 2017-10-19

Publications (1)

Publication Number Publication Date
TW201841221A true TW201841221A (zh) 2018-11-16

Family

ID=63167168

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105902A TW201841221A (zh) 2017-02-22 2018-02-22 用以降低微影瑕疵之方法與圖案轉移之方法

Country Status (4)

Country Link
US (2) US11333968B2 (zh)
KR (1) KR102550498B1 (zh)
TW (1) TW201841221A (zh)
WO (1) WO2018156794A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403270A (zh) * 2019-01-03 2020-07-10 中芯国际集成电路制造(上海)有限公司 光刻胶图形及其形成方法
TWI752436B (zh) * 2019-03-15 2022-01-11 台灣積體電路製造股份有限公司 半導體結構的形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
KR20220126743A (ko) * 2020-01-14 2022-09-16 도쿄엘렉트론가부시키가이샤 맨드릴을 선택적으로 형성하는 다중 패터닝
US11562908B2 (en) 2020-04-28 2023-01-24 International Business Machines Corporation Dielectric structure to prevent hard mask erosion
US20220005688A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
US11915931B2 (en) * 2021-08-19 2024-02-27 Tokyo Electron Limited Extreme ultraviolet lithography patterning method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018780B2 (en) * 1999-06-25 2006-03-28 Lam Research Corporation Methods for controlling and reducing profile variation in photoresist trimming
JP2001308002A (ja) 2000-02-15 2001-11-02 Canon Inc フォトマスクを用いたパターン作製方法、及びパターン作製装置
US7662718B2 (en) * 2006-03-09 2010-02-16 Micron Technology, Inc. Trim process for critical dimension control for integrated circuits
WO2008097278A2 (en) * 2006-09-19 2008-08-14 Molecular Imprints, Inc. Etch-enhanced technique for lift-off patterning
KR20100044029A (ko) * 2008-10-21 2010-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
TWI510854B (zh) * 2011-12-31 2015-12-01 羅門哈斯電子材料有限公司 光阻劑圖案修整方法
TWI625784B (zh) 2015-04-02 2018-06-01 東京威力科創股份有限公司 藉由雙頻率電容耦合式電漿利用極紫外線光阻劑之溝槽與孔的圖案化
US10049892B2 (en) * 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111403270A (zh) * 2019-01-03 2020-07-10 中芯国际集成电路制造(上海)有限公司 光刻胶图形及其形成方法
CN111403270B (zh) * 2019-01-03 2023-04-07 中芯国际集成电路制造(上海)有限公司 光刻胶图形及其形成方法
TWI752436B (zh) * 2019-03-15 2022-01-11 台灣積體電路製造股份有限公司 半導體結構的形成方法
US11348800B2 (en) 2019-03-15 2022-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning with dry plasma etching
US11894237B2 (en) 2019-03-15 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra narrow trench patterning with dry plasma etching

Also Published As

Publication number Publication date
US20180239244A1 (en) 2018-08-23
US11333968B2 (en) 2022-05-17
WO2018156794A1 (en) 2018-08-30
KR20190112157A (ko) 2019-10-02
US20220244636A1 (en) 2022-08-04
KR102550498B1 (ko) 2023-06-30

Similar Documents

Publication Publication Date Title
TW201841221A (zh) 用以降低微影瑕疵之方法與圖案轉移之方法
US10049892B2 (en) Method for processing photoresist materials and structures
US9607850B2 (en) Self-aligned double spacer patterning process
TWI405244B (zh) 製造基板之方法
US7271108B2 (en) Multiple mask process with etch mask stack
US9129906B2 (en) Self-aligned double spacer patterning process
CN110176392A (zh) 半导体制造中的间隔物限定的直接图案化方法
JP5638413B2 (ja) マスクパターンの形成方法
KR101055962B1 (ko) 박막패턴 형성방법
JP2003051443A (ja) 半導体素子の微細パターン形成方法
KR20210018548A (ko) Euv 레지스트 및 하드 마스크 선택도를 개선하기 위한 패터닝 방식
TW201923834A (zh) 半導體結構的形成方法
KR20100134418A (ko) 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
US20010012592A1 (en) Process for depositing and developing a plasma polymerized organosilicon photoresist film
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
KR20090124353A (ko) 반도체 소자의 패턴 형성 방법
CN106449378B (zh) 一种改善高深宽比光刻胶形貌的结构和方法
KR100727439B1 (ko) 금속 배선 형성 방법
TW202002000A (zh) 設計成使線寬粗糙度及線邊緣粗糙度最小化的臨界尺寸修整方法
US10497575B2 (en) Method for increasing trench CD in EUV patterning without increasing single line opens or roughness
KR100479960B1 (ko) 감광막 패턴의 미세 선폭 구현을 위한 난반사 방지막 제조방법
US11537049B2 (en) Method of line roughness improvement by plasma selective deposition
US20100105207A1 (en) Method for forming fine pattern of semiconductor device
KR102523733B1 (ko) 포토 레지스트 조도를 개선하고 포토 레지스트 찌꺼기를 제거하기 위한 플라즈마 처리 방법
US20070231746A1 (en) Treating carbon containing layers in patterning stacks