KR20190035932A - 메모리 셀들 및 메모리 어레이들 - Google Patents

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Abstract

일부 실시예들은 제 1, 제 2 및 제 3 트랜지스터들을 갖는 메모리 셀을 포함하고, 제 2 및 제 3 트랜지스터들은 서로에 관하여 수직으로 변위된다. 메모리 셀은 제 2 및 제 3 트랜지스터들을 따라 연장되는 반도체 필라를 갖고, 반도체 필라는 제 2 및 제 3 트랜지스터들의 소스/드레인 영역들 및 채널 영역들을 포함한다. 커패시터는 제 1 트랜지스터의 소스/드레인 영역과 제 2 트랜지스터의 게이트 사이에 전기적으로 결합될 수 있다.

Description

메모리 셀들 및 메모리 어레이들
메모리 셀들, 예컨대 메모리 셀들은 세개의 트랜지스터들 및 하나의 커패시터 (즉, 3T-1C 메모리 셀들)을 갖는다. 메모리 어레이들은 3T-1C 메모리 셀들을 포함한다.
종래 기술의 메모리 셀 구성은 세개의 트랜지스터와 결합된 단일 커패시터를 이용하며, 3T-1C 메모리 셀로 지칭될 수 있다. 이러한 메모리 셀은 메모리 셀 (2)로 도 1에 개략적으로 도시된다. 세 개의 트랜지스터는 T1, T2 및 T3로 라벨링된다.
T1의 소스/드레인 영역은 쓰기 비트 라인 (WBL)과 연결되고, T1의 다른 소스/드레인 영역은 커패시터 (CAP)와 연결된다. T1의 게이트는 기록 워드 라인 (WWL)과 접속한다.
T2의 소스/드레인 영역은 공통 플레이트 (CP)와 연결되고, T2의 다른 소스/드레인 영역은 T3의 소스/드레인 영역과 연결된다. T2의 게이트는 커패시터 (CAP)와 연결된다. 공통 플레이트는 접지 전압 이상에서 파워 서플라이 전압 VCC 이하의 범위내의 (즉, 접지 ≤CP ≤ VCC) 전압과 같은 임의의 적절한 전압과 결합될 수 있다. 일부 애플리케이션들에서, 공통 플레이트는 약 1/2 VCC (즉, 약 VCC/2)의 전압에 있다.
T3의 소스/드레인 영역들 중 하나는 T2의 소스/드레인 영역들과 연결된 소스/드레인 영역이고, 다른 하나는 판독 비트 라인 (RBL)과 연결된다. T3의 게이트는 판독 워드 라인 (RWL)과 접속한다.
도 1의 3T-1C 구성은 DRAM (동적 랜덤 액세스 메모리)에서 이용될 수 있다. 현재, DRAM은 트랜지스터와 결합된 하나의 커패시터(소위 1T-1C 메모리 셀)를 갖는 메모리 셀을 통상 이용하고, 커패시터는 트랜지스터의 소스/드레인 영역과 결합된다. 1T-1C 구성에 비해 3T-1C 구성의 가능한 장점은 3T-1C 구성 내의 커패시터에 저장된 전하가 비트 라인과 직접 공유되는 것이 아니라 T2의 게이트를 제어하는데 사용된다는 점이다. 이것은 1T-1C 구성들에 비해 3T-1C 구성들에서 사용되는 정전 용량을 훨씬 낮출 수 있다. 현재의 1T-1C 구성들의 확장성에 대한 제한들 중 하나는 충분히 높은 정전 용량을 갖는 커패시터를 고도로 통합된 아키텍처들에 통합하는 것이 어렵다는 것을 증명하는 것이다. 따라서 3T-1C 구성들의 활용 및 이런 구성들의 관련된 더 낮은 정전 용량 요구는 궁극적으로 1T-1C 구성에 비해 증가된 확장성을 가능하게 할 수 있다. 그러나, 3T-1C 구성은 1T-1C 구성 (1 개가 아닌 3 개 트랜지스터들)보다 많은 컴포넌트를 갖추고 있고, 이는 3T-1C 구성을 고도로 통합된 최신 메모리 아키텍처에 통합하는 거이 어려울 수 있다.
고도로 통합된 최신 메모리 아키텍처에 통합하는 것이 적절한 3T-1C 구성을 개발하는 것이 바람직할 것이다.
도 1은 3 개의 트랜지스터들 및 1 개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 2는 3 개의 트랜지스터들 및 1 개의 커패시터를 갖는 메모리 셀에 대한 예시적인 구성을 보여주는 메모리 어레이 영역의 도식적인 측 단면도이다.
도 3은 도 2의 메모리 어레이의 도식적인 평면도이다.
도 4는 세개의 트랜지스터들 및 1 개의 커패시터를 갖는 다른 예제의 메모리 셀의 개략도이다.
도 5는 3 개의 트랜지스터들 및 1 개의 커패시터를 갖는 메모리 셀에 대한 다른 예제 구성을 보여주는 메모리 어레이 영역의 도식적인 측 단면도이다.
도 6은 도 5의 메모리 어레이의 도식적인 평면도이다.
도 7은 3 개의 트랜지스터들 및 1 개의 커패시터를 갖는 메모리 셀에 대한 다른 예제 구성을 보여주는 메모리 어레이의 도식적인 측 단면도이다.
도면들 8 및 9는 메모리 셀에 대한 추가적인 예시적인 구성을 보여주는 메모리 어레이 영역의 도식적인 측 단면도이다.
도면들 10-14는 이런 트랜지스터의 예시적인 실시예 구성을 보여주는 도 2, 도 5 및 도 7-9의 트랜지스터들 중 하나의 확대된 영역들이다.
일부 실시예들은 집적도를 높이기 위해 2 개 이상의 컴포넌트들이 서로에 관하여 수직으로 적층된 3T-1C 구성들을 포함한다. 적층 배열의 특정 실시예가 도 2 내지 도 14를 참조하여 아래에 설명된다.
도 2를 참조하면, 메모리 어레이 (10)의 일부분이 도시된다. 메모리 어레이는 3T-1C 메모리 셀들을 포함한다. 예시 메모리 셀 (12)은 파선 (13)에 의해 한정된 영역 내에 있고, 인접한 메모리 셀 (12a)은 또한 메모리 어레이 (10)의 예시된 부분에 도시된다.
메모리 어레이 (10)의 예시된 부분은 베이스(base) (14)에 의해 지지된다. 베이스 (14)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정질 실리콘을 포함하거나, 본질적으로 이루어지거나 또는 단결정질 실리콘으로 이루어진다. 베이스는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판(semiconductor substrate)"은 반도체 웨이퍼와 같은 벌크 반도체 재료들(단독으로 또는 다른 재료들을 포함한 어셈블리들로), 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함한 어셈블리들로)을 포함하는, 반도체 재료를 포함한 임의의 구성을 의미하지만, 이에 제한되지 않는다. 용어 "기판(substrate)"은 상기 설명된 반도체 기판들을 포함한, 임의의 지지 구조를 나타내지만, 이에 제한되지 않는다. 일부 애플리케이션들에서, 베이스(14)는 집적 회로 제작과 연관된 하나 이상의 재료들을 포함한 반도체 기판에 대응할 수 있다. 이런 재료는 예를 들어, 내화 금속 재료, 장벽 재료, 확산 재료, 절연체 재료 등의 하나 이상의 재료를 포함할 수 있다. 베이스 (14)는 다른 회로부 또는 컴포넌트들이 어레이 (10)와 베이스 (14) 사이에 있을 수 있다는 것을 나타내기 위해 어레이 (10)의 컴포넌트들로부터 이격되어 있는 것으로 도시된다. 층간 절연막(interlayer insulating film)이 베이스 (14)와 어레이 (10) 사이에 개재될 수 있다.
제어 회로부(control circuitry) (15)는 베이스 (14)에 의해 지지되고 판독 비트 라인 (RBL) (17)과 연결된다. 제어 회로부는 메모리 셀 (12 및 12a)을 액세스/감지하는데 이용되며, 예를 들어 CMOS 회로부를 포함하는 임의의 적절한 회로부를 포함할 수 있다. 제어 회로부는 예를 들어, 비트 라인 아래, 비트 라인에 측 방향으로 인접하거나 또는 비트 라인 위를 포함하는 특정 애플리케이션에서 RBL (17)에 대해 임의의 적절한 위치에 있을 수 있다. 제어 회로부 (15)는 메모리 어레이 (10)로부터 또는 메모리 어레이 (10) 로의 데이터의 판독 또는 기록을 위해 메모리 어레이 (10)에 액세스하는데 사용될 수 있는 다른 전기 회로들과 함께 감지 증폭기로서 베이스 (14)에 추가로 통합될 수 있다. 층간 절연막이 메모리 어레이 (10)와 베이스 (14) 사이에 개재되는 애플리케이션들에서, 메모리 어레이 (10)의 워드 라인 (WWL 및 RWL)과 비트 라인 (WBL 및 RBL)을 회로부 예컨대, 베이스(14)에 형성될 수 있는 감지 증폭기 (15)에 전기적으로 접속하기 위해 층간 절연막에 복수의 비아들이 형성될 수 있다. 일부 실시예들에서, 어레이 (10)의 메모리 셀은 제어 회로부 위에 적층되어 메모리 어레이 및 그것의 관련 제어 회로부의 전체 풋 프린트를 감소시키는 것이 유익할 수 있다.
기록 비트 라인 (WBL) (19)은 판독 비트 라인 (17) 위에 있고, 판독 비트 라인으로부터 이격되어 있다.
판독 비트 라인 (17) 및 기록 비트 라인 (19)은 임의의 적합한 전기 전도성 조성물 또는 전기 전도성 조성물의 조합을 포함할 수 있으며: 예를 들어, 다양한 금속들 (예컨대, 텅스텐, 티타늄 등), 금속 함유 재료 (예를 들어, 금속 질화물, 금속 실리사이드, 금속 카바이드 등), 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등), 등 중 하나 이상을 포함할 수 있다. 판독 및 기록 비트 라인은 서로 동일한 조성물을 포함할 수 있거나, 또는 서로에 대해 상이한 조성물을 포함할 수 있다.
메모리 셀들 (12 및 12a)은 기록 비트 라인 (19) 아래에 개별적으로 제 1 트랜지스터들 (16 및 16a)을 포함한다. 제 1 트랜지스터는 T1 트랜지스터 (T1은 메모리 셀 (12)의 트랜지스터 (16)와 관련하여 도시됨)에 대응한다. 트랜지스터 (16 및 16a)는 개별적으로 게이트 유전체 재료를 따라서 게이트 유전체 재료 (18) 및 전도성 게이트 재료 (20 및 20a)를 포함한다. 전도성 게이트 재료들 (20 및 20a)은 도 2의 단면에 대해 페이지 안으로 및 밖으로 연장되는 워드 라인들에 의해 구성되며, 메모리 셀 (12)의 워드 라인은 도 1을 참조하여 설명된 유형의 기록 워드 라인으로 그것을 식별하기 위해 WWL로 라벨링된다.
게이트 유전체 재료 (18)는 예를 들어 실리콘 산화물, 고-K 유전체 재료들 등을 포함하는 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다.
전도성 게이트 재료 (20 및 20a)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있으며: 예를 들어, 다양한 금속들 (예컨대, 텅스텐, 티타늄 등), 금속 함유 재료 (예를 들어, 금속 질화물, 금속 실리사이드, 금속 카바이드 등), 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등), 등 중 하나 이상을 포함할 수 있다.
반도체 필라들 (22 및 22a)은 기록 비트 라인 (17)으로부터 연장되고, 제 1 트랜지스터들 (16 및 16a)을 통해 하향으로 연장된다. 이런 반도체 필라(pillar)은 예를 들어 실리콘, 게르마늄 등을 포함하는 임의의 적절한 반도체 재료를 포함할 수 있다.
제 1 트랜지스터 (16)는 필라 (22)의 반도체 재료 내에 전도성으로 도핑된 소스/드레인 영역 (23 및 24)을 포함하고, 필라 (22) 내에 있고 소스/드레인 영역 (23 및 24) 사이에서 연장되는 채널 영역 (25)을 포함한다. 소스/드레인 영역 (23 및 24)은 개별적으로 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역으로 지칭될 수 있으며; 채널 영역 (25)은 제 1 채널 영역으로 지칭될 수 있다. 제 1 트랜지스터 (16a)는 트랜지스터 (16)의 영역 (23 및 24)과 유사한 제 1 및 제 2 소스/드레인 영역 (23a 및 24a)을 포함하며, 소스/드레인 영역 (23a 및 24a) 사이에 제 1 채널 영역 (25a)을 또한 포함한다.
제 1 소스/드레인 영역 (23, 23a)은 기록 비트 라인 (19)과 전기적으로 결합되고, 도시된 실시예에서 기록 비트 라인과 직접 컨택하도록 연장된다.
소스/드레인 영역들 (24 및 24a)은 전도성 상호연결부(interconnect)들 (26 및 26a)까지 연장되고, 이러한 전도성 상호연결부들은 개별적으로 커패시터들 (30 및 30a)까지 연장된다. 커패시터들은 대안적으로 CAP1 및 CAP2로 지칭될 수 있다.
각각의 커패시터는 내부 노드 (또는 제 1 노드) (32), 커패시터 유전체 재료 (34) 및 외부 노드 (또는 제 2 노드) (36)를 갖는다. 내부 및 외부 노드 (32 및 36)는 임의의 적합한 전기 전도성 조성물 또는 전기 전도성 조성물의 조합을 포함할 수 있으며: 예를 들어, 다양한 금속들 (예컨대, 텅스텐, 티타늄 등), 금속 함유 재료 (예를 들어, 금속 질화물, 금속 실리사이드, 금속 카바이드 등), 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등), 등 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 내부 및 외부 노드들 (32 및 36)은 서로 동일한 조성물로 구성될 수 있고, 다른 실시예들에서 서로에 관하여 상이한 조성물들로 구성될 수 있다.
커패시터 유전체 재료(34)는 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예들에서, 커패시터 유전체 재료는 비 강유전체 재료를 포함할 수 있고, 예를 들어, 실리콘 디옥사이드, 실리콘 나이트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드 등 중 하나 이상으로 이루어질 수 있다. 일부 실시예들에서, 커패시터 유전체 재료는 강유전체 재료를 포함할 수 있다. 예를 들어, 캐패시터 유전체 재료는 전이 금속 산화물, 지르코늄, 지르코늄 옥사이드, 하프늄, 하프늄 옥사이드, 납 지르코늄 티타네이트, 탄탈륨 옥사이드 및 바륨 스트론튬 티타네이트로 이루어진 군으로부터 선택된 하나 이상의 재료를 포함하거나, 본질적으로 이루어지거나 또는 이루어질 수 있고; 실리콘, 알루미늄, 란타넘, 이트륨, 어븀, 칼슘, 마그네슘, 나이오븀, 스트론튬 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 그 내부에 포함한다.
예시된 실시예에서, 외부 노드 (36)는 공통 플레이트 (CP)와 전기적으로 결합된 컨택들 (38)에 직접 맞닿는다. 컨택 (38)은 임의의 적절한 전기 전도성 재료를 포함할 수 있다.
내부 노드 (32)는 상호연결부 (26 및 26a)를 통해 제 1 트랜지스터 (16 및 16a)의 제 2 소스/드레인 영역 (24 및 24a)과 전기적으로 결합된다.
내부 노드 (32)는 트랜지스터 (42 및 42a)의 게이트들 (40 및 40a)로 연장된다. 이런 트랜지스터들은 메모리 셀 (12 및 12a)의 제 2 트랜지스터 (T2)에 대응하고, 라벨 (T2)은 메모리 셀 (12)의 트랜지스터 (42)에 대해 도시된다.
상호 연결부 (26 및 26a), 내부 노드 (32) 및 게이트 (40 및 40a)는 임의의 적합한 전기 전도성 조성물 또는 전기 전도성 조성물의 조합을 포함할 수 있으며; 예를 들어, 다양한 금속들 (예컨대, 텅스텐, 티타늄 등), 금속 함유 재료들 (예를 들어, 금속 나이트라이드, 금속 규화물, 금속 탄화물 등), 전도성으로 도핑된 반도체 재료 (예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 등 중 하나 이상을 포함할 수 있다. 도시된 실시예들에서, 상호 연결부 (26 및 26a), 내부 노드 (32) 및 게이트 (40 및 40a)는 단일 균질의 전기 전도성 재료를 포함한다. 다른 실시예들에서, 두개 이상의 상이한 전기 전도성 재료들이 단일 균질 재료 대신에 이용될 수 있다.
반도체 필라들 (44 및 44a)은 게이트 (40 및 40a)를 통해 연장되고, 필라들 (44 및 44a)의 반도체 재료는 게이트 유전체 재료 (46)에 의해 게이트 (40 및 40a)의 전도성 재료로부터 이격된다. 게이트 유전체 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며; 예를 들어, 실리콘 옥사이드, 고-K 유전체 재료들 등 중 하나 이상을 포함할 수 있다. 반도체 필라들 (44, 44a)은 예를 들어 실리콘, 게르마늄 등과 같은 임의의 적합한 반도체 재료 또는 반도체 재료의 조합을 포함할 수 있다.
트랜지스터 (42 및 42a)는 필라 (44 및 44a)의 반도체 재료 내에 채널 영역 (48 및 48a)을 포함한다. 트랜지스터 (42)는 채널 영역 (48)의 대향 측면상의 소스/드레인 영역 (50, 52)을 포함하고, 채널 영역을 통해 서로 전기적으로 결합된다. 마찬가지로, 트랜지스터 (42a)는 채널 영역 (48a)의 대향 측면 상에 소스/드레인 영역 (50a 및 52a)을 포함한다. 제 2 트랜지스터 (42 및 42a)의 채널 영역 (48 및 48a)은 제 2 채널 영역으로 지칭되어 제 1 트랜지스터 (16 및 16a)의 제 1 채널 영역 (25 및 25a)과 그것들을 구별할 수 있다. 소스/드레인 영역 (50 및 52)은 개별적으로 제 3 및 제 4 소스/드레인 영역으로 지칭될 수 있다. 제 1 트랜지스터 (25)의 제 1 및 제 2 소스/드레인 영역 (23, 24)과 그것들을 구별하기 위해; 그리고 유사하게 소스/드레인 영역 (50a, 52a)은 제 3 및 제 4 소스/드레인 영역으로 지칭될 수 있다. 반도체 필라들 (44, 22)은 서로 수직으로 정렬될 수 있다. 유사하게, 반도체 필라들 (44a, 22a)은 서로 수직으로 정렬될 수 있다.
반도체 필라들 (44 및 44a)은 제 2 트랜지스터들 (42 및 42a)로부터 하향으로 연장되고 제 3 트랜지스터들 (54 및 54a)을 통해 연장되며; 이런 제 3 트랜지스터들은 3T-1C 메모리 셀들의 트랜지스터 (T3)에 대응한다 (라벨 (T3)은 메모리 셀 (12)의 트랜지스터 (54)에 관련하여 제공된다).
제 3 트랜지스터 (54 및 54a)는 판독 워드 라인 (RWL)에 연결된 게이트 (56 및 56a)를 가지며, 라벨 "RWL"은 구체적으로는 메모리 셀 (12)의 게이트 (54)에 관련하여 제공된다. 게이트들 (54 및 54a)은 예를 들어, 제 2 트랜지스터들 (T2)의 게이트들 (42 및 42a)을 참조하여 앞서 설명된 하나 이상의 재료들과 같은 임의의 적절한 전기 전도성 재료를 포함할 수 있다.
필라 (44 및 44a)의 반도체 재료는 게이트 유전체 재료 (57)에 의해 게이트 (56 및 56a)의 전도성 재료로부터 이격된다. 이런 게이트 유전체 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며; 예를 들어, 실리콘 옥사이드, 고-K 유전체 재료들 등 중 하나 이상을 포함할 수 있다.
제 3 트랜지스터 (54 및 54a)는 필라들 (44 및 44a)의 반전도성 재료 내에 채널 영역 (58 및 58a)을 갖는다. 트랜지스터 (54)는 채널 영역 (58)의 대향 측면상의 소스/드레인 영역 (60 및 62)을 포함하고, 채널 영역을 통해 서로 전기적으로 결합된다. 마찬가지로, 트랜지스터 (54a)는 채널 영역 (58a)의 대향 측면 상에 소스/드레인 영역 (60a 및 62a)을 포함한다. 채널 영역 (58 및 58a)은 제 3 채널 영역으로 지칭될 수 있다. 소스/드레인 영역 (60, 62)은 개별적으로 제 5 및 제 6 소스/드레인 영역으로 지칭될 수 있으며; 유사하게 소스/드레인 영역 (60a, 62a)은 제 5 및 제 6 소스/드레인 영역으로 지칭될 수 있다.
도시된 실시예들에서, 트랜지스터 T3의 제 5 소스/드레인 영역 (60 및 60a)은 반도체 필라 (44 및 44a) 내의 트랜지스터 (T2)의 제 4 소스/드레인 영역 (52 및 52a)에 중첩되고; 실제로 제 4 소스/드레인 영역은 제 5 소스/드레인 영역과 효율적으로 같고, 동일 공간에 있을 수 있다. 다른 실시예에서, 제 5 소스/드레인 영역은 제 4 소스/드레인 영역으로부터 분리되고, 상호 연결부 (미도시)를 통해 제 4 소스/드레인 영역에 전기적으로 연결될 수 있다.
예시된 실시예에서, 반도체 필라들 (44, 44a)은 판독 비트 라인 (17)으로부터 컨택 (38)까지 연장된다. 제 3 트랜지스터 (54 및 54a) (즉, T3 트랜지스터)는 제 2 트랜지스터 (42 및 42a) (즉, T2 트랜지스터) 아래에 수직으로 적층되고; 공통 플레이트 컨택들 (38)은 제 2 트랜지스터들 (42 및 42a) 위에 수직으로 있고, 제 2 트랜지스터들의 소스/드레인 영역들 (50/50a)과 결합되고; 및 판독 비트 라인 (17)은 제 3 트랜지스터들 (54 및 54a) 아래에 있고, 제 3 트랜지스터들의 소스/드레인 영역들(62/62a)과 전기적으로 결합된다.
절연 재료 (68)가 메모리 셀들 (12 및 12a)의 다양한 컴포넌트들을 둘러싸도록 도시된다. 이런 절연 재료는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 예를 들면, 실리콘 디옥사이드, 실리콘 나이트라이드, 보로포스포실리케이트 유리, 스핀-온 유전체 등 중 하나 이상을 포함할 수 있다. 절연 재료 (68)는 단일 균질 재료로 도시되어 있지만, 다른 실시예에서는 절연 재료는 둘 이상의 이산 절연 조성물을 포함할 수 있다.
제 1, 제 2 및 제 3 트랜지스터들 (16/16a/42/42a/54/54a)의 소스/드레인 영역은 임의의 적절한 농도 (들)로 임의의 적절한 도펀트(들)로 도핑될 수 있고; 일부 애플리케이션들에서는 대부분 n 형 도핑될 수 있고, 다른 애플리케이션들에서는 다수 p 형 도핑이 될 수 있다.
도 3은 기록 워드 라인 (WWL)과 판독 워드 라인 (RWL), 기록 비트 라인 (WBL) 및 판독 비트 라인 (WBL) 및 커패시터들 (CAP1, CAP 2) 사이의 예시적인 실시예 관계를 도시하는 메모리 어레이 (10)의 평면도이다. 도 2의 단면은 도 3의 라인 2-2를 따른 것이다. 도 2 및 도 3에 도시된 바와 같이, 기록 워드 라인 (WWL)은 판독 워드 라인 (RWL) 바로 위에 있고, 기록 비트 라인 (WBL)은 또한 도 2 및 3에 도시된 바와 같이 판독 비트 라인 (WBL) 바로 위에 있다.
도 1의 개략도는 기록 비트 라인 (WBL)로부터 분리된 판독 비트 라인 (RBL)을 도시한다. 일부 실시예들에서, 판독 및 기록 비트 라인은 도 4의 개략도에 도시된 바와 같이 공통 비트 라인 (BL)으로서 함께 전기적으로 결합될 수 있다.
도 5는 단일 비트 라인 (BL)이 판독 (즉, 감지) 및 기록 (즉, 판독) 둘 모두를 위해 이용되는 실시예에서의 3T-1C 메모리 셀의 컴포넌트들의 예시적인 배치를 도시하는 예시적인 실시예의 메모리 어레이(100)의 일부를 도시한다.
메모리 어레이 (100)의 예시된 부분은 베이스 (14)에 의해 지지된다. 제어 회로부 (15)는 또한 베이스 (14)에 의해 지지되고 비트 라인 (BL) (102)과 연결된다.
레일(rail) (104) (공통 플레이트 "CP"의 전압으로 도시됨)은 비트 라인 (102) 위에 있고, 비트 라인으로부터 이격된다. 레일은 플레이트, 와이어 또는 다른 적절한 구조로 구성될 수 있으며, 임의의 적절한 전기 전도성 조성물 또는 조성물의 조합을 포함할 수 있다.
레일 (104) 및 비트 라인 (102)은 서로 동일한 조성물을 포함할 수 있거나 또는 서로에 대해 상이한 조성물을 포함할 수 있다.
제 1 트랜지스터 (T1) (16 및 16a)는 비트 라인 (102) 위에 있다. 이런 트랜지스터는 게이트 유전체 재료 (18) 및 전도성 게이트 재료 (20 및 20a)를 포함한다. T1 트랜지스터의 전도성 게이트 재료 (20 및 20a)은 도 5의 단면에 관하여 페이지 안으로 그리고 밖으로 연장되는 기록 워드 라인 (WWL)을 포함하며, 라벨 WWL은 메모리 셀(12)의 게이트 재료 (20)에 대해 제공된다.
반도체 필라들 (22 및 22a)은 비트 라인 (102)으로부터 T1 트랜지스터들 (16 및 16a)을 통해 위쪽으로 연장된다. T1 트랜지스터 (16)는 제 1 채널 영역 (25) 및 제 1 및 제 2 전도성으로 도핑된 소스/드레인 영역 (23 및 24)을 포함한다. 유사하게, T1 트랜지스터 (16a)는 제 1 채널 영역 (25a) 및 제 1 및 제 2 소스/드레인 영역 (23a, 24a)을 포함한다.
제 1 소스/드레인 영역 (23 및 23a)은 비트 라인 (102)과 전기적으로 결합되고, 도시된 실시예에서는 비트 라인과 직접 컨택하도록 연장된다.
소스/드레인 영역 (24 및 24a)은 개별적으로 커패시터 (30 및 30a)의 외부 노드 (36)로 연장된다. 커패시터들은 대안적으로 CAP1 및 CAP2로 지칭될 수 있다.
캐패시터 (30 및 30a) 각각은 내부 노드 (32) 및 커패시터 유전체 재료 (34)를 갖는다.
내부 노드 (32)는 레일 (104)과 전기적으로 결합되고, 도시된 실시예에서 레일로 연장된다. 따라서, 내부 노드 (32)는 공통 플레이트 "CP"와 전기적으로 결합된다.
외부 노드 (36)는 제 2 트랜지스터 (T2) (42 및 42a)의 게이트 (40 및 40a)로 연장된다.
외부 노드들 (36) 및 게이트들 (40 및 40a)은 단일 균질의 전기 전도성 재료를 포함할 수 있다. 다른 실시예들에서, 외부 노드 및 게이트들은 서로에 대해 상이한 전기 전도성 재료를 포함할 수 있도록 2 개 이상의 전기 전도성 재료들이 이용될 수 있다.
반도체 필라들 (44 및 44a)은 게이트 (40 및 40a)를 통해 연장되고, 필라들 (44 및 44a)의 반도체 재료는 게이트 유전체 재료 (46)에 의해 게이트 (40 및 40a)의 전도성 재료로부터 이격된다.
T2 트랜지스터 (42 및 42a)는 필라 (44 및 44a)의 반도체 재료 내에 제 2 채널 영역 (48 및 48a)을 포함한다. 트랜지스터 (42)는 채널 영역 (48)의 대향 측면상에 제 3 및 제 4 소스/드레인 영역 (50 및 52)을 포함하고, 트랜지스터 (42a)는 채널 영역 (48a)의 대향 측면상에 제 3 및 제 4 소스/드레인 영역 (50a 및 52a)을 포함한다.
반도체 필라들 (44 및 44a)은 제 3 트랜지스터들 (즉, T3 트랜지스터들) (54 및 54a)을 통해 하향으로 연장된다.
제 3 트랜지스터 (54 및 54a)는 판독 워드 라인 (RWL)에 연결된 게이트 (56 및 56a)를 가지며, 라벨 RWL은 메모리 셀 (12)의 게이트 (54)에 관련하여 제공된다. 필라 (44 및 44a)의 반도체 재료는 게이트 유전체 재료 (57)에 의해 게이트 (56 및 56a)의 전도성 재료로부터 이격된다. 트랜지스터 (54 및 54a)는 필라들 (44 및 44a)의 반전도성 재료 내에 제 3 채널 영역 (58 및 58a)을 갖는다. 트랜지스터 (54)는 채널 영역 (58)의 대향 측면상의 제 5 및 제 6 소스/드레인 영역 (60 및 62)을 포함하고, 트랜지스터 (54a)는 채널 영역 (58a)의 대향 측면상에 제 5 및 제 6 소스/드레인 영역 (60a 및 62a)을 포함한다. T3 트랜지스터의 제 5 소스/드레인 영역 (60 및 60a)은 반도체 필라들 (44 및 44a) 내의 T2 트랜지스터의 제 4 소스/드레인 영역 (52 및 52a)에 중첩하고; 실제로 제 4 소스/드레인 영역은 제 5 소스/드레인 영역과 효율적으로 같고, 동일 공간에 있을 수 있다. 다른 실시예에서, 제 5 소스/드레인 영역은 제 4 소스/드레인 영역으로부터 분리되고, 상호 연결부 (미도시)를 통해 제 4 소스/드레인 영역에 전기적으로 연결될 수 있다.
예시된 실시예에서, 반도체 기둥 (44, 44a)은 레일 (104)로부터 비트 라인 (102)까지 연장된다. 제 3 소스/드레인 영역 (50, 50a)은 레일 (104)과 전기적으로 연결되고, 제 6 소스/드레인 영역 (62,62a)은 비트 라인 (102)과 전기적으로 연결된다.
절연 재료 (68)가 도 5의 실시예에서 메모리 셀들 (12 및 12a)의 다양한 컴포넌트들을 둘러싸도록 도시된다.
도 5의 실시예는 제 3 트랜지스터 (T3)가 필라들 (44, 44a)을 따라서 제 2 트랜지스터 (T2) 아래에 수직으로 적층된다는 점에서 도 2의 실시예와 유사하다. 그러나, 도 5의 실시예는 도 5의 실시예에서 제 1 트랜지스터 (T1)가 제 3 트랜지스터 (T3)와 동일한 수평 평면내에 있는 반면, 제 1, 제 2 및 제 3 트랜지스터 (T1, T2 및 T3)은 도 2의 실시예로부터 서로 수직으로 변위된다.
도 6은 기록 워드 라인 (WWL)과 판독 워드 라인 (RWL), 비트 라인 (BL), 공통 플레이트 레일 (CP) 및 커패시터 (CAP1 및 CAP 2) 사이의 예시적인 실시예 관계를 보여주는 메모리 어레이 (100) 영역의 평면도이다. 도 5의 단면은 도 6의 라인 5-5를 따른 것이다. 도 5 및 도 6에 도시된 바와 같이, 기록 워드 라인 (WWL)은 판독 워드 라인 (RWL)으로부터 수평 방향으로 변위되고, 공통 플레이트 레일 (CP)은 도 5 및 도 6에 도시된 바와 같이 비트 라인 (BL) 바로 위에 있다.
도 5 및 도 6의 실시예는 어레이 내의 메모리 셀들의 제 1 티어(tier)를 도시하는 것으로 고려될 수 있다. 일부 실시예들에서, 제 2 티어는 제 1 티어 위에 형성될 수 있고, 공통 플레이트 레일 (104)이 티어들 사이에서 공유될 수 있도록 역전될 수 있다. 도 7은 제 1 티어 위의 제 1 티어 (202) 및 제 2 티어 (204)를 갖는 메모리 어레이 (200)의 영역을 도시한다.
제 1 티어 (202)는 도 5 및 도 6에 설명된 유형의 메모리 셀 (12 및 12a)을 포함한다. 제 2 티어 (204)는 제 2 메모리 셀이 제 1 메모리 셀에 대해 역전되는 것을 제외하고는 유사한 메모리 셀 (12b 및 12c)을 포함한다. 파선들 (205)은 메모리 셀의 경계를 대략 구분하도록 제공된다.
일부 실시예에서, 레일 (104)은 미러 평면 (105)을 따라 연장되는 것으로 고려될 수 있다. 메모리 셀 (12b 및 12c)은 미러 평면을 가로 질러 개별적으로 메모리 셀 (12 및 12a)의 실질적인 미러 이미지로 간주될 수 있다. 용어 "실질적인 미러 이미지(substantially mirror images)"는 표시된 셀이 제조 및 측정의 적정한 허용 오차 내에서 서로 미러 이미지들이 될 수 있음을 나타내기 위해 사용된다.
일부 실시예들에서, 도 5 및 도 6의 구성은 4F2 아키텍처 내의 메모리 셀들을 포함하는 것으로 간주될 수 있고, 도 7의 구성은 8F2 아키텍처 내의 메모리 셀들을 포함하는 것으로 간주될 수 있다.
전술한 실시예에서 도시된 커패시터는 다른 실시예에서 다른 정전용량성 유닛으로 대체될 수 있다. 예를 들어, 임의의 커패시터는 2 개 이상의 커패시터를 조합한 정전 용량성 유닛으로 대체될 수 있다.
일부 실시예들에서, 상술된 실시예들의 커패시터들은 T2 트랜지스터들의 게이트 유전체 재료를 포함할 수 있고, 트랜지스터들의 동작 동안 이런 게이트 유전체 재료와 관련된 정전용량성 특성들에 대응할 수 있다. 다시 말해서, 제 2 트랜지스터 (T2)가 충분한 게이트 정전용량을 갖는다면, 제 2 트랜지스터 (T2)는 캐패시터로서 기능할 수 있다. 예를 들어, 도 2의 정전용량성 구조 (30 및 30a)는 도 8의 대안 실시예에 도시된 바와 같이 T2 트랜지스터들의 정전용량성 특성으로 대체될 수 있다. 다른 예로서, 도 5의 정전용량성 구조들 (30 및 30a)은 도 9의 대안 실시예에 도시된 바와 같이 T2 트랜지스터의 정전용량성 특성들로 대체될 수 있다. 도 8 및 도 9의 실시예에서, 제 2 트랜지스터 (T2) (채널 영역 (48 및 48a))의 채널 영역은 제 1 트랜지스터 (T1) (채널 영역 (25 및 25a))및 제 3 트랜지스터 (T3)(채널 영역들 (58 및 58a))의 채널 영역들보다 더 길이가 커서 적절한 게이트 정전용량을 달성한다. 도 8 및 도 9의 실시예에서, T2의 채널 영역은 길이 L1을 갖는 것으로 도시되며, TI 및 T3의 채널 영역은 길이 L2를 갖는 것으로 도시되며, L2는 L1보다 작다.
일부 실시예에서, 도 9에 도시된 유형의 메모리 셀은 도 7을 참조하여 상기에서 설명된 것과 유사한 어레이에 통합될 수 있다.
도 2-9의 상술된 실시예의 트랜지스터 (T1, T2 및 T3)는 임의의 적절한 구성을 포함할 수 있다. 예를 들어, 예시된 실시예들에서, 트랜지스터들은 전계 효과 트랜지스터이지만, 다른 실시예들에서는 다른 적절한 트랜지스터가 트랜지스터 (T1, T2 및 T3) 중 하나 이상을 대체할 수 있고; 바이폴라 접합 트랜지스터는 전계 효과 트랜지스터에 대체하여 사용될 수 있는 트랜지스터 구성의 일례이다. 본 출원에 설명된 전계 효과 트랜지스터는 애플리케이션에 의존하여 비 강유전체 재료 및/또는 강유전체 재료를 포함하는 게이트 유전체를 이용할 수 있다. 트랜지스터의 게이트는 임의의 다수의 구성들을 가질 수 있고, 일부 예시적인 구성이 도 10 내지 도 14를 참조하여 설명된다. 도면은 T3 트랜지스터 게이트에 구체적으로 관련되지만, 다른 실시예에서는 T1 및/또는 T2 트랜지스터 게이트에 대하여 유사한 구성들이 이용될 수 있다.
도 10에 관련하여, T3 트랜지스터 게이트 (56)가 도 2, 도 5 및 도 7 내지 도 9의 실시예에 이용되는 유형의 구성으로 도시되어있다. 구체적으로, 트랜지스터 게이트 (56)는 균일한 폭의 블럭이고, 이러한 폭은 채널 영역 (58)의 길이 "L"과 대략 동일하다. 그에 반해서, 도 11 내지 도 14의 실시예 각각은 채널 영역의 길이보다 좁은 게이트를 가지며, 게이트로부터 채널 영역을 따라 연장되는 적어도 하나의 확장 영역 (90)을 갖는다. 더구나, 도 11 내지 도 14의 실시예 각각은 게이트 (56)가 확장 영역에 접합되는 적어도 하나의 굴곡 영역(bent region) (92)을 갖는다. 도 11의 실시예는 실질적으로 T 자 형상의 구성을 형성하는 게이트 (56) 및 확장 영역 (90)을 도시하고, 도 12의 실시예는 실질적으로 U 자-형상의 구성을 함께 형성하는 연장 영역 (90) 및 게이트 (56)를 도시하며, 도 13 및 도 14의 실시예는 실질적으로 선반(shelf)-형상 구성들을 형성하는 게이트 (56) 및 확장 영역 (90)을 도시한다 (도 14는 확장 영역 (90) 위에 상부 선반으로서의 게이트 (56)를 도시하고 도 13은 영역 (90) 아래의 하부 선반으로서의 게이트 (56)를 도시한다).
도 10의 실시예에 대한 도 11-14의 실시예의 이점은 원하는 액세스 구동 파라미터에 대한 축소된 게이트 저항 및 관련된 감소된 전류 요건을 포함할 수 있다.
전술한 구조들 및 구조들은 메모리 (예를 들어, DRAM, SRAM 등)에 통합될 수 있고 및/또는 그렇지 않으면 전자 시스템들에서 이용될 수 있다. 전자 시스템들은 예를 들면, 클록들, 텔레비전들, 셀 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은, 광범위한 시스템들 중 임의의 것일 수 있다.
다른 식으로 특정되지 않으면, 본 출원에서 설명된 다양한 재료들, 재료들, 조성물, 등이 예를 들어 ALD(atomic layer deposition), CVD(chemical vapor deposition), PVD(physical vapor deposition), 등을 포함하여 현재 알려지거나 또는 아직 개발되지 않은 임의의 적절한 방법론으로 형성될 수 있다.
용어들 “유전체(dielectric)” 및 “전기적으로 절연의(electrically insulative)”의 둘 모두는 스페이스(space) 또는 공기 갭(air gap)을 포함하는 절연의 전기적 특성들을 갖는 재료들을 설명하는데 활용될 수 있다. 용어들은 본 발명에서 동의어로 간주된다. 일부 경우들에서 용어 “유전체”, 및 다른 경우들에서 용어 “전기적으로 절연”의 활용은 뒤따르는 청구항들내에서 선행하는 베이시스를 단순화하기 위해 본 개시의 언어 변형을 제공하기 위해 이용될 수 있고, 임의의 상당한 화학적 또는 전기적 차이들을 나타내기 위해 활용되지는 않는다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시적인 목적들을 위한 것이며, 실시예들은 몇몇 애플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 여기에 제공된 설명, 및 이어지는 청구항들은, 구조들이 도면들의 특정한 배향에 있는지, 또는 이러한 배향에 대하여 회전되는지에 관계없이, 다양한 특징들 사이에서의 설명된 관계들을 갖는 임의의 구조들과 관련된다.
첨부한 도면들의 단면도들은 단지 단면들의 평면들 내에서의 특징들만을 도시하며, 도면들을 간소화하기 위해 단면들의 평면들 뒤에 재료들을 도시하지 않는다.
구조가 또 다른 구조 "상에(on)" 또는 "에 맞대어(against)" 있는 것으로서 상기 나타내어질 때, 그것은 다른 구조상에 직접 있을 수 있거나 또는 매개 구조들이 또한 존재할 수 있다. 반대로, 구조가 또 다른 구조 "상에 바로(directly on)" 또는 "에 직접 맞대어 (directly against)" 있는 것으로 나타내어질 때, 존재하는 중간 구조들은 없다. 구조가 또 다른 구조에 "연결(connected)" 또는 "결합(coupled)"되어 있는 것으로 나타내어질 때, 그것은 다른 구조에 직접 연결되거나 또는 결합될 수 있거나, 또는 매개 구조들이 존재할 수 있다. 반대로, 구조가 또 다른 구조에 "바로 연결(directly connected)" 또는 "직접 결합(directly coupled)"된 것으로 나타내어질 때, 존재하는 매개 구조들은 없다.
일부 실시예들은 제 1, 제 2 및 제 3 트랜지스터들을 갖는 메모리 셀을 포함하고, 제 2 및 제 3 트랜지스터들은 서로에 관하여 수직으로 변위된다. 메모리 셀은 제 2 및 제 3 트랜지스터들을 따라 연장되는 반도체 필라를 갖고, 반도체 필라는 제 2 및 제 3 트랜지스터들의 소스/드레인 영역들 및 채널 영역들을 포함한다.
일부 실시예들은 기록 비트 라인, 및 상기 기록 비트 라인 아래에 제 1 트랜지스터를 포함하는 메모리 셀을 포함한다. 상기 제 1 트랜지스터는 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 제 1 채널 영역을 포함한다. 상기 제 1 소스/드레인 영역은 상기 기록 비트 라인과 전기적으로 결합된다. 상기 제 1 트랜지스터는 상기 제 1 채널 영역을 따라 제 1 트랜지스터 게이트를 갖는다. 커패시터는 상기 제 1 트랜지스터 아래에 있다. 상기 커패시터는 내부 노드, 외부 노드, 및 상기 내부 노드와 외부 노드 사이의 커패시터 유전체 재료를 갖는다. 상기 제 2 소스/드레인 영역은 상기 내부 노드와 전기적으로 결합된다. 제 2 트랜지스터는 상기 내부 노드와 전기적으로 결합되는 제 2 트랜지스터 게이트를 갖고 제 2 채널 영역을 갖는다. 제 3 트랜지스터는 상기 제 2 트랜지스터 아래에 있고 제 3 채널 영역을 따라 제 3 트랜지스터 게이트를 갖는다. 반도체 필라는 상기 제 2 및 제 3 게이트들을 따라 연장된다. 상기 제 2 및 제 3 채널 영역들은 상기 반도체 필라의 반도체 재료 내에 있다. 판독 비트 라인은 상기 제 3 트랜지스터 아래에 있고 상기 반도체 필라에 직접 맞닿는다.
일부 실시예들은 공통 플레이트 전압에 레일을 갖는 메모리 셀을 포함한다. 커패시터는 상기 레일 아래에 있다. 상기 커패시터는 내부 노드, 외부 노드, 및 상기 내부 노드와 외부 노드 사이의 커패시터 유전체 재료를 갖는다. 상기 내부 노드는 상기 레일과 전기적으로 결합된다. 제 1 트랜지스터는 상기 커패시터 아래에 있고 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 제 1 채널 영역을 포함한다. 비트 라인은 상기 제 1 트랜지스터 아래에 있다. 상기 제 1 소스/드레인 영역은 상기 비트 라인과 전기적으로 결합되고 상기 제 2 소스/드레인 영역은 상기 외부 노드와 전기적으로 결합된다. 제 2 트랜지스터는 상기 외부 노드와 전기적으로 결합되는 제 2 트랜지스터 게이트를 갖는다. 상기 제 2 트랜지스터는 제 3 소스/드레인 영역과 제 4 소스/드레인 영역 사이에 제 2 채널 영역을 포함한다. 제 3 트랜지스터는 상기 제 2 트랜지스터 아래에 있다. 상기 제 3 트랜지스터는 제 5 소스/드레인 영역과 제 6 소스/드레인 영역 사이에 제 3 채널 영역을 포함한다. 반도체 필라는 상기 제 2 및 제 3 게이트들을 따라 연장된다. 상기 제 2 및 제 3 채널 영역들은 상기 반도체 필라의 반도체 재료 내에 있다. 상기 제 3, 제 4, 제 5 및 제 6 소스/드레인 영역들은 상기 반도체 필라의 상기 반도체 재료내에 있다. 상기 반도체 필라는 상기 비트 라인에 맞닿아 있고, 상기 제 6 소스/드레인 영역은 상기 비트 라인과 전기적으로 결합된다.
일부 실시예들은 반도체 베이스(base), 복수의 메모리 셀, 및 상기 반도체 베이스와 상기 복수의 메모리 셀 사이에 개재된 절연막을 포함하는 장치를 포함한다. 상기 복수의 메모리 셀들의 각각은 제 1 트랜지스터 및 제 2 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 및 제 2 소스/드레인 영역, 그것들 사이에 제 1 채널 영역 및 상기 1 채널 영역을 제어하는 제 1 게이트를 포함하고, 상기 제 1 게이트는 제 1 워드 라인과 전기적으로 연결된다. 상기 제 1 및 제 2 소스/드레인 영역들 및 상기 제 1 채널 영역은 서로 수직으로 배치된다. 제 2 트랜지스터는 제 3 및 제 4 소스/드레인 영역, 그것들 사이에 제 2 채널 영역 및 상기 2 채널 영역을 제어하는 제 2 게이트를 포함한다. 상기 제 3 및 제 4 소스/드레인 영역 및 상기 제 2 채널 영역은 제 1 비트 라인과 공통 플레이트 사이에서 서로 수직으로 배치되고, 상기 제 2 게이트는 상기 제 1 트랜지스터의 상기 제 2 소스/드레인 영역에 전기적으로 결합된다.

Claims (24)

  1. 메모리 셀에 있어서,
    제 1, 제 2 및 제 3 트랜지스터들로서, 상기 제 2 및 제 3 트랜지스터들은 서로에 관하여 수직으로 변위되는, 상기 제 1, 제 2 및 제 3 트랜지스터들; 및
    상기 제 2 및 제 3 트랜지스터들을 따라서 연장되고 상기 제 2 및 제 3 트랜지스터들의 소스/드레인 영역들 및 채널 영역들을 포함하는 반도체 필라(semiconductor pillar)를 포함하는, 메모리 셀.
  2. 청구항 1에 있어서, 상기 제 1, 제 2 및 제 3 트랜지스터들의 전부는 서로에 관하여 수직으로 변위되는, 메모리 셀.
  3. 청구항 1에 있어서, 상기 제 2 및 제 3 트랜지스터들은 서로에 관하여 수직으로 변위되고, 상기 제 1 트랜지스터는 상기 제 3 트랜지스터와 동일한 수평 평면에 있는, 메모리 셀.
  4. 청구항 1에 있어서, 내부 노드(inner node), 외부 노드(outer node), 및 상기 내부 노드와 외부 노드 사이에 유전체 재료를 갖는 커패시터를 포함하고; 상기 내부 노드는 상기 제 1 트랜지스터의 소스/드레인 영역 및 상기 제 2 트랜지스터의 게이트와 전기적으로 결합되는, 메모리 셀.
  5. 청구항 4에 있어서, 상기 제 1 트랜지스터는 상기 커패시터와 비트 라인(bit line) 사이에 있는, 메모리 셀.
  6. 청구항 5에 있어서, 상기 비트 라인은 기록 비트 라인이고, 별개의 판독 비트 라인은 상기 제 3 트랜지스터의 소스/드레인 영역과 전기적으로 결합되는, 메모리 셀.
  7. 청구항 5에 있어서, 상기 커패시터의 외부 노드는 공통 플레이트 전압에 전기 전도성 구조에 맞닿고, 상기 반도체 필라는 상기 전기 전도성 구조에 맞닿는(against) 단부를 갖는, 메모리 셀.
  8. 청구항 1에 있어서, 내부 노드, 외부 노드, 및 상기 내부 노드와 외부 노드 사이에 유전체 재료를 갖는 커패시터를 포함하고; 상기 외부 노드는 상기 제 1 트랜지스터의 소스/드레인 영역 및 제 2 트랜지스터의 게이트와 전기적으로 결합되는, 메모리 셀.
  9. 청구항 8에 있어서, 상기 제 1 트랜지스터는 상기 커패시터와 비트 라인 사이에 있는, 메모리 셀.
  10. 청구항 9에 있어서, 상기 비트 라인은 상기 제 3 트랜지스터의 소스/드레인 영역과 또한 전기적으로 결합되는, 메모리 셀.
  11. 청구항 9에 있어서, 상기 커패시터의 내부 노드는 공통 플레이트 전압에 전기 전도성 구조에 전기적으로 결합되고, 상기 반도체 필라는 상기 전기 전도성 구조에 맞닿는 단부를 갖는, 메모리 셀.
  12. 메모리 셀에 있어서,
    기록 비트 라인;
    상기 기록 비트 라인 아래에 있고, 제 1 및 제 2 소스/드레인 영역들 사이에 제 1 채널 영역을 포함하는 제 1 트랜지스터로서; 상기 제 1 소스/드레인 영역은 상기 기록 비트 라인과 전기적으로 결합되고; 상기 제 1 트랜지스터는 상기 제 1 채널 영역을 따라 제 1 트랜지스터 게이트를 갖는, 상기 제 1 트랜지스터;
    상기 제 1 트랜지스터 아래에 캐패시터로서; 상기 커패시터는 내부 노드, 외부 노드, 및 상기 내부 노드와 외부 노드 사이에 커패시터 유전체 재료를 포함하고; 상기 제 2 소스/드레인 영역은 상기 내부 노드와 전기적으로 결합되는, 상기 커패시터;
    제 2 채널 영역을 갖고 상기 내부 노드와 전기적으로 결합되는 제 2 트랜지스터 게이트를 갖는 제 2 트랜지스터;
    상기 제 2 트랜지스터 아래에 있고 제 3 채널 영역을 따라 제 3 트랜지스터 게이트를 갖는 제 3 트랜지스터;
    상기 제 2 및 제 3 게이트들을 따라서 연장되는 반도체 필라로서; 상기 제 2 채널 영역 및 상기 제 3 채널 영역은 상기 반도체 필라의 반도체 재료 내에 있는, 상기 반도체 필라;및
    상기 제 3 트랜지스터 아래에 있고 그리고 상기 반도체 필라에 직접 맞닿는 판독 비트 라인을 포함하는, 메모리 셀.
  13. 청구항 12에 있어서, 상기 기록 워드 라인들은 상기 판독 워드 라인들 바로 위에 있는, 메모리 셀.
  14. 청구항 12에 있어서, 상기 제 2 트랜지스터는 상기 제 2 채널 영역의 대향 측면들 상에 제 3 및 제 4 소스/드레인 영역을 가지며, 상기 제 3 트랜지스터는 상기 제 3 채널 영역의 대향 측면들 상에 제 5 및 제 6 소스/드레인 영역들을 가지며; 상기 제 4 및 제 5 소스/드레인 영역들은 상기 반도체 필라의 반도체 재료 내에서 서로 중첩하고; 상기 커패시터의 외부 노드는 공통 플레이트 전압에 전기 전도성 구조와 컨택하고; 상기 반도체 필라는 상기 전기 전도성 구조와 컨택하고; 상기 제 3 소스/드레인 영역은 상기 반도체 필라 내에 있고 상기 전기 전도성 구조로 연장되는, 메모리 셀.
  15. 청구항 14에 있어서, 제 6 소스/드레인 영역은 상기 판독 비트 라인으로 연장되는, 메모리 셀.
  16. 메모리 셀에 있어서,
    공통 플레이트 전압에 전기 전도성 레일(rail);
    상기 레일 아래에 캐패시터로서; 상기 커패시터는 내부 노드, 외부 노드, 및 상기 내부 노드와 외부 노드 사이에 커패시터 유전체 재료를 포함하고; 상기 내부 노드는 상기 레일과 전기적으로 결합되는, 상기 커패시터;
    상기 커패시터 아래에 있고 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 제 1 채널 영역을 포함하는 제 1 트랜지스터;
    상기 제 1 트랜지스터 아래에 비트 라인으로서; 상기 제 1 소스/드레인 영역은 상기 비트 라인과 전기적으로 결합되고 상기 제 2 소스/드레인 영역은 상기 외부 노드와 전기적으로 결합되는, 상기 비트 라인;
    상기 외부 노드와 전기적으로 결합된 제 2 트랜지스터 게이트를 갖는 제 2 트랜지스터로서; 상기 제 2 트랜지스터는 제 3 소스/드레인 영역과 제 4 소스/드레인 영역 사이에 제 2 채널 영역을 포함하는, 상기 제 2 트랜지스터;
    상기 제 2 트랜지스터 아래의 제 3 트랜지스터로서; 상기 제 3 트랜지스터는 제 5 소스/드레인 영역과 제 6 소스/드레인 영역 사이에 제 3 채널 영역을 포함하는, 상기 제 3 트랜지스터;
    상기 제 2 및 제 3 게이트들을 따라 연장되는 반도체 필라로서; 상기 제 2 채널 영역 및 상기 제 3 채널 영역은 상기 반도체 필라의 반도체 재료 내에 있고; 상기 제 3, 제 4, 제 5 및 제 6 소스/드레인 영역들은 상기 반도체 필라의 상기 반도체 재료 내에 있는, 상기 반도체 필라; 및
    상기 반도체 필라는 상기 비트 라인에 맞닿아 있고, 상기 제 6 소스/드레인 영역은 상기 비트 라인과 전기적으로 결합되는, 메모리 셀.
  17. 청구항 16에 있어서, 상기 제 4 및 제 5 소스/드레인 영역들은 상기 반도체 필라의 상기 반도체 재료내에서 서로 중첩되는, 메모리 셀.
  18. 청구항 17에 있어서, 제 3 소스/드레인 영역은 상기 레일과 전기적으로 결합되는, 메모리 셀.
  19. 복수의 메모리 셀들 내에 하나의 메모리 셀로서 청구항 16의 상기 메모리 셀을 포함하는 메모리 어레이에 있어서,
    상기 레일은 미러 평면(mirror plane)을 따라서 연장되고; 및 상기 복수의 다른 메모리 셀은 상기 하나의 메모리 셀로부터의 상기 레일의 대향 측면상에 있고, 상기 미러 평면을 가로 지르는 상기 하나의 메모리 셀의 실질적인 미러 이미지이고; 상기 다른 메모리 셀은 상기 하나의 메모리 셀과 상기 레일을 공유하는, 메모리 어레이.
  20. 청구항 16에 있어서, 상기 제 3 트랜지스터의 게이트는 적어도 하나의 굴곡 영역 및 상기 적어도 하나의 굴곡 영역으로부터 상기 제 3 채널 영역을 따라 연장되는 하나 이상의 확장 영역(extension region)을 갖도록 구성되고; 및 상기 제 3 트랜지스터의 게이트 및 상기 하나 이상의 확장 영역들은 실질적으로 T-자 형상의 구성, 실질적으로 선반-형상의(shelf-shape) 구성 또는 실질적으로 U자-형상의 구성을 함께 형성하는, 메모리 어레이.
  21. 반도체 베이스(base), 복수의 메모리 셀, 및 상기 반도체 베이스와 상기 복수의 메모리 셀 사이에 개재된 절연막을 포함하는 장치에 있어서, 상기 복수의 메모리 셀의 각각의 메모리 셀은 :
    제 1 및 제 2 소스/드레인 영역, 그것들 사이에 제 1 채널 영역 및 상기 1 채널 영역을 제어하는 제 1 게이트를 포함하는, 제 1 트랜지스터로서, 상기 제 1 게이트는 제 1 워드 라인과 전기적으로 연결되고, 상기 제 1 및 제 2 소스/드레인 영역들 및 상기 제 1 채널 영역은 서로 수직으로 배치되는, 상기 제 1 트랜지스터; 및
    제 3 및 제 4 소스/드레인 영역, 그 사이에 제 2 채널 영역, 및 상기 제 2 채널 영역을 제어하는 제 2 게이트를 포함하는 제 2 트랜지스터로서, 상기 제 3 및 제 4 소스/드레인 영역 및 상기 제 2 채널 영역은 제 1 비트 라인과 공통 플레이트 사이에서 서로 수직으로 배치되고, 상기 제 2 게이트는 상기 제 1 트랜지스터의 상기 제 2 소스/드레인 영역에 전기적으로 결합되는, 상기 제 2 트랜지스터를 포함하는, 장치.
  22. 청구항 21에 있어서, 상기 복수의 메모리 셀들의 각각의 메모리 셀은 상기 제 2 트랜지스터와 상기 제 1 비트 라인 사이에 배치된 제 3 트랜지스터를 더 포함하고, 상기 제 3 트랜지스터는 제 5 및 제 6 소스/드레인 영역들, 그것들 사이에 제 3 채널 영역 및 상기 제 3 채널 영역을 제어하는 제 3 게이트를 포함하고, 상기 제 5 및 제 6 소스/드레인 영역과 상기 제 3 채널 영역은 서로 수직으로 배치되고, 상기 제 5 및 제 6 소스/드레인 영역은 상기 제 4 소스/드레인 영역 및 상기 제 1 비트 라인과 개별적으로 전기적으로 결합되는, 장치.
  23. 청구항 22에 있어서, 상기 복수의 메모리 셀들의 각각의 메모리 셀은 상기 제 1 비트 라인을 상기 공통 플레이트에 연결하는 반도체 필라를 더 포함하고, 상기 제 2 및 제 3 채널 영역들은 상기 반도체 필라 내에 있는, 장치.
  24. 청구항 21에 있어서, 상기 복수의 메모리 셀들의 각각의 메모리 셀은 제 1 및 제 2 노드들 및 그것들 사이에 커패시터 유전체 층을 포함하는 커패시터를 더 포함하고, 상기 제 1 노드는 상기 제 2 트랜지스터의 상기 제 2 게이트를 상기 제 1 트랜지스터의 상기 제 2 소스/드레인 영역에 연결하는, 장치.
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