KR20180042832A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

신규 구조의 반도체 장치 혹은 그 제작 방법을 제공하는 것을 과제로 한다. 예를 들면, 고전압 혹은 대전류로 구동되는 트랜지스터의 신뢰성 향상을 도모하는 것을 과제로 한다.
트랜지스터의 신뢰성 향상을 도모하기 위해, 전계 집중을 완화하는 버퍼층을 드레인 전극층(또는 소스 전극층)과, 산화물 반도체층과의 사이에 형성하고, 버퍼층의 단부를 드레인 전극층(또는 소스 전극층)의 측면으로부터 돌출시킨 단면 형상으로 한다. 버퍼층은 단층 또는 복수의 층으로 이루어지는 적층으로 구성하고, 예를 들면 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, SiOx를 포함하는 In-Sn-O막 등을 이용한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 일 형태는, 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 가지는 반도체 장치에 관한 것이다. 예를 들면, 산화물 반도체로 채널 형성 영역이 형성되는 트랜지스터 혹은 트랜지스터를 포함하여 구성되는 회로를 가지는 반도체 장치에 관한 것이다.
채널 형성 영역에 산화물 반도체막을 이용하여 트랜지스터 등을 제작하고, 표시 장치에 응용하는 기술이 주목받고 있다. 예를 들면, 산화물 반도체막으로서 산화아연(ZnO)을 이용하는 트랜지스터나, InGaO3(ZnO)m을 이용하는 트랜지스터를 들 수 있다. 투광성을 가지는 기판 위에 이러한 산화물 반도체막을 이용한 트랜지스터를 형성하고, 화상 표시 장치의 스위칭 소자 등에 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
반도체층으로서 In, Ga, 및 Zn을 포함하는 산화물 반도체막을 이용하여, 반도체층과 소스 전극 및 드레인 전극층 사이에 금속 산화물로 이루어지는 버퍼층이 형성된 역스태거형(보텀 게이트 구조) 트랜지스터가 특허문헌 3에 개시되어 있다. 이러한 트랜지스터는, 소스 전극층 및 드레인 전극층과 반도체층 사이에, 버퍼층으로서 금속 산화물층을 의도적으로 형성하는 것에 의해 오믹성 컨택트를 형성한다.
일본국 특개 제2007-123861호 공보 일본국 특개 제2007-96055호 공보 일본국 특개 제2010-056539호 공보
그런데 표시 장치에는 각종의 방식이 있고, 액정 표시 장치에서는 블루상(blue-phase) 액정이 주목받고 있다. 또한, 전자 페이퍼라고 불리는 표시 장치에서는, 콘트라스트를 전기적으로 가변 가능한 매체(전자 잉크 등이라고도 불림)가 이용되고 있다. 또한, 일렉트로루미네선스 재료를 이용한 자발광 방식의 표시 장치도 실용화가 진전되고 있다. 이러한, 새로운 표시 방식에 대응하기 위해, 표시 장치에 이용되는 트랜지스터는 보다 고내압인 것이 요구되고 있다.
또한, 표시 장치에 이용되는 트랜지스터는, 게이트 전압이 0 V에 가능한 한 가까운 정(正)의 스레시홀드 전압으로 채널이 형성되는 것이 바람직하다. 트랜지스터의 스레시홀드 전압값이 마이너스라면, 게이트 전압이 0 V이어도 소스 전극과 드레인 전극 사이에 전류가 흐르는, 소위 노멀리-온(normally-on)이 되기 쉽다. 액티브 매트릭스형 표시 장치에 있어서는, 회로를 구성하는 트랜지스터의 전기 특성이 중요하고, 이 전기 특성이 표시 장치의 성능을 좌우한다. 특히, 트랜지스터의 전기 특성 중, 스레시홀드 전압(Vth)이 중요하다. 전계 효과 이동도가 높아도, 스레시홀드 전압값이 마이너스라면, 회로로서 제어하는 것이 곤란하다. 부(負)의 전압 상태에서도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는 회로에 이용하는 트랜지스터로서는 적합하지 않다.
본 발명의 일 형태는, 상기 과제를 감안하여, 신규 구조의 반도체 장치 혹은 그 제작 방법을 제공하는 것을 과제로 한다.
트랜지스터의 스레시홀드 전압값을 플러스로 할 수 있고, 소위 노멀리-오프(normally-off)의 스위칭 소자를 실현할 수 있는 구조의 반도체 장치를 제공하는 것을 과제의 하나로 한다.
또한, 재료나 제작 조건에 따라서는, 제작된 트랜지스터가 노멀리-오프가 되지 않는 경우에도, 노멀리-오프의 특성에 가깝게 하는 것이 중요하고, 스레시홀드 전압값이 마이너스인 소위 노멀리-온이어도, 트랜지스터의 스레시홀드값을 제로에 가깝게 하는 구성 및 그 제작 방법을 제공하는 것도 과제의 하나로 한다.
또한, 고전압 혹은 대전류에서 구동되는 트랜지스터의 신뢰성 향상을 도모하는 것을 과제의 하나로 한다.
본 발명의 일 형태는, 산화물 반도체층과, 산화물 반도체층과 접하는 버퍼층과, 버퍼층을 통하여 산화물 반도체층과 중첩하는 소스 전극층 또는 드레인 전극층과, 산화물 반도체층과 접하는 게이트 절연층과, 게이트 절연층을 통하여 산화물 반도체층과 중첩하는 게이트 전극층을 가지고, 게이트 전극층은 적층 구조이며, 게이트 절연층과 접하는 게이트 전극층의 일층은 질소를 포함하는 금속 산화물이며, 버퍼층은 질소를 포함하는 금속 산화물인 것을 특징으로 하는 반도체 장치이다.
게이트 절연층과 접하는 게이트 전극층의 일층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 이용한다. 이들 막은 5 전자 볼트, 바람직하게는 5.5 전자 볼트 이상의 일 함수를 가지고, 게이트 전극층으로서 이용한 경우, 트랜지스터의 전기 특성의 스레시홀드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다.
또한, 트랜지스터의 신뢰성 향상을 도모할 수 있기 때문에, 버퍼층의 단부를 드레인 전극층(또는 소스 전극층)의 측면으로부터 돌출시킨 단면 형상으로 하고, 그것에 의해 전계 집중을 완화한다.
산화물 반도체층에 이용하는 재료로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 이 산화물을 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위한 스태빌라이저(stabilizer)로서 그것들에 더하여 갈륨(Ga)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 가지는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 가지는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 혹은 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물(ITZO라고도 표기함), Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
산화물 반도체는 단결정이어도, 비단결정이어도 좋다. 후자의 경우, 아몰퍼스(amorphous)이어도, 다결정이어도 좋다. 또한, 아몰퍼스 중에 결정성을 가지는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 좋다.
버퍼층은, 단층 또는 복수의 층으로 이루어지는 적층으로 구성하고, 예를 들면 질소를 포함하는 In-Ga-Zn-O막, 질소를 포함하는 In-Sn-O막, SiOx를 포함하는 In-Sn-O막 등을 이용한다. 버퍼층의 저항값은, 질소를 포함하는 In-Ga-Zn-O막이면, 질소의 함유량을 조절함으로써 적절히 설정할 수 있고, SiOx를 포함하는 In-Sn-O막이라면, SiOx의 함유량을 조절함으로써 적절히 설정할 수 있다. 또한, 버퍼층은 채널 형성 영역을 형성하는 산화물 반도체층과 적층되는 구조를 가지므로, 버퍼층의 두께를 조정하는 것에 의해서도, 버퍼층의 저항값을 조정할 수 있다.
또한, 버퍼층의 광투과율은 산화물 반도체층보다 낮게 한다. 버퍼층으로서 질소를 포함하는 In-Ga-Zn-O막을 이용하는 경우는, In-Ga-Zn-O막보다 광투과율이 낮고 차광성을 가지기 때문에, 버퍼층과 중첩하는 산화물 반도체층의 영역으로의 광조사를 방지할 수 있다. 또한, 버퍼층으로서 질소를 포함하는 In-Ga-Zn-O막을 이용하는 경우에는, 버퍼층에 포함되는 질소 농도를 버퍼층과 접하는 산화물 반도체층보다 높은 농도로 한다.
또한, 버퍼층은 산화물 반도체층 및 게이트 절연층을 통하여 게이트 전극층과 적어도 일부 중첩된다.
게이트 전극층으로서는, 적어도 일층에 알루미늄, 구리 등을 이용하는 적층으로 하는 것이 바람직하다. 구리를 게이트 전극층의 일층으로서 이용하는 경우, 게이트 전극층 형성 후의 프로세스 온도는 450℃ 이하로 한다.
또한, 알루미늄을 게이트 전극층의 일층으로서 이용하는 경우, 게이트 전극층 형성 후의 프로세스 온도는 250℃ 이상 380℃ 이하, 바람직하게는 300℃ 이상 350℃ 이하로 한다. 또한, 알루미늄을 게이트 전극층의 재료로서 이용하는 경우, 산화막과 접하는 알루미늄 표면에 산화물(알루미나 등)이 형성될 우려가 있기 때문에, 배리어층으로서 질화탄탈이나 질화티탄을 이용한다.
게이트 전극층의 일층으로서, 또한 배리어층과 게이트 절연층 사이에 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 적층시킨 게이트 전극층으로 하는 것이 바람직하다. 적층인 게이트 전극층 중, 일층은 버퍼층과 같은 재료로 함으로써, 같은 공통의 스퍼터링 타겟을 사용할 수 있고, 제조 비용을 저감할 수 있다.
게이트 절연층은, 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 또는 이들의 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 단, 트랜지스터의 게이트 절연층으로서 기능하는 것을 고려하여, 산화하프늄, 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트, 질소가 첨가된 하프늄 알루미네이트 등의 비유전률이 높은 재료를 채용해도 좋다. 또한, 수소나 물 등이 혼입하기 어렵다고 하는 점에서는 스퍼터링법이 적합하다.
산화물 반도체층을 결정화시키는 경우에는, 산화물 반도체층과 접하는 게이트 절연층이나 산화물 반도체층과 접하는 패시베이션층의 재료로서 산화물 반도체층에 포함되는 결정 구조와 정합하는 재료가 바람직하고, Ga-Zn-O막이나, 육방정 구조를 취하는α-Ga2O3막을 이용하면, 산화물 반도체층의 결정과 게이트 절연층 혹은 패시베이션층의 결정을 연속적으로 정합할 수 있기 때문에 바람직하다. 예를 들면, 제 1 Ga-Zn-O막 위에 접하여 산화물 반도체층을 가지고, 이산화물 반도체층 위에 접하여 제 2 Ga-Zn-O막을 가지는 적층 구조를 포함하는 트랜지스터로 하는 것이 바람직하다.
트랜지스터의 스레시홀드 전압값을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다. 또한, 트랜지스터가 노멀리-온이어도, 트랜지스터의 스레시홀드값을 제로에 가깝게 할 수 있다. 또한, 고전압 혹은 대전류로 구동되는 트랜지스터의 신뢰성 향상을 도모할 수 있다.
도 1은 본 발명의 일양태를 나타낸 공정 단면도이다.
도 2는 광투과율을 나타낸 그래프이다.
도 3은 TDS 측정 결과를 나타낸 그래프이다.
도 4는 본 발명의 일양태를 나타낸 화소 평면도이다.
도 5는 본 발명의 일양태를 나타낸 화소 단면도이다.
도 6은 본 발명의 일양태를 나타낸 공정 단면도이다.
도 7은 전자기기의 일양태를 나타낸 도면이다.
도 8은 XRD 측정 결과를 나타낸 그래프이다.
도 9는 홀 측정 결과를 나타낸 그래프이다.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 또한, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 기판 위에 트랜지스터를 제작하는 일례를 도 1(A), 도 1(B), 및 도 1(C)을 이용하여 설명한다.
먼저, 기판(101) 위에 재료가 다른 3층의 도전막을 형성하고, 그들 도전막 위에 제 1 포토마스크를 이용하여 레지스트 마스크의 형성을 행하고, 선택적으로 에칭하여 게이트 전극층을 형성한다. 그 후, 레지스트 마스크를 제거한다. 또한, 필요하다면, 도전막을 형성하기 전에 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 하지 절연막을 형성해도 좋다.
기판(101)은, 알루미노 실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리 등의 유리 재료를 이용한다. 대량 생산하는데 있어서는, 기판(101)은 제 8 세대(2160 mm×2460 mm), 제 9 세대(2400 mm×2800 mm, 또는 2450 mm×3050 mm), 제 10 세대(2950 mm×3400 mm) 등의 마더 유리를 이용하는 것이 바람직하다. 마더 유리는 처리 온도가 높고, 처리 시간이 길면 큰폭으로 수축하기 때문에, 마더 유리를 사용하여 대량생산을 행하는 경우, 제작 공정의 가열 처리는, 600℃ 이하, 바람직하게는 450℃ 이하로 하는 것이 바람직하다.
또한, 상기 유리 기판 대신에, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 기판을 기판(101)으로서 이용할 수도 있다. 그 외에도, 결정화 유리 등을 이용할 수 있다. 또한, 실리콘 웨이퍼 등의 반도체 기판의 표면이나 금속 재료로 이루어지는 도전성 기판의 표면에 절연층을 형성한 것을 이용할 수도 있다.
제 1 전극층(102a)은, 저저항의 도전막, 구체적으로는 알루미늄막이나 구리막, 또는 이들 막에 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소를 단수, 또는 복수 조합한 합금막을 이용한다.
제 2 전극층(102b)은 배리어층으로서 기능하는 질화금속막, 예를 들면 질화티탄, 질화탄탈, 질화텅스텐, 질화몰리브덴, 질화크롬 등을 이용한다.
제 3 전극층(102c)은, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 이용한다. 제 3 전극층(102c)으로서 이들 막은 5 전자 볼트, 바람직하게는 5.5 전자 볼트 이상의 일 함수를 가지고, 트랜지스터의 전기 특성의 스레시홀드 전압을 플러스로 할 수 있어, 소위 노멀리-오프의 스위칭 소자를 실현할 수 있다. 이것은 실리콘을 이용한 트랜지스터와 다르다고 할 수 있다. 실리콘을 이용한 n형의 트랜지스터는, p형을 부여하는 원소를 게이트 전극에 이용하거나, 혹은 p형을 부여하는 불순물 원소를 실리콘에 미량으로 도핑함으로써 스레시홀드값을 플러스로 한다. 한편, In-Ga-Zn-O막을 반도체층에 이용한 트랜지스터는 질소를 포함하는 게이트 전극으로 함으로써 스레시홀드 전압을 플러스로 할 수 있다.
본 실시형태에서는, 질소를 포함하는 In-Ga-Zn-O막을 이용한다. 성막 조건은, In2O3：Ga2O3：ZnO = 2：2：1[mol수비]의 산화물 타겟(미츠이 금속(Mitsui Mining & Smelting Co., Ltd) 제품)을 이용하여, 기판과 타겟 사이의 거리(T-S 거리라고도 부름)를 40 mm 이상 300 mm 이하, 압력 0.4∼0.6 Pa, 아르곤 가스 유량 0∼175 sccm, 질소 가스 유량 25∼200 sccm, 전력 1 kW∼5 kW, 기판 온도 80℃ 이상 450℃ 미만으로 한다. 또한, 질소를 포함하는 In-Ga-Zn-O막은 가열 처리를 행하면 저항이 작아지기 때문에, 필요하다면 가열 처리를 행하여 저항을 작게 해도 좋다. 단, 제 1 전극층(102a)으로서 알루미늄을 이용하는 경우는, 380℃ 이하, 제 1 전극층(102a)으로서 구리를 이용하는 경우는, 450℃ 이하의 가열 처리로 한다. 또한, 질소를 포함하는 In-Ga-Zn-O막은 c축 배향을 가지는 다결정이며, 결정성이 높다. 또한, 질소 가스 유량 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 In-Ga-Zn-O막의 일 함수는 5.6 전자 볼트이다.
또한, 석영 기판 위에 막두께 300 nm의 성막을 행하여, 성막 후의 샘플과, 질소 분위기하 450℃, 1시간의 가열 처리를 행한 후의 샘플의 질소를 포함하는 In-Ga-Zn-O막의 홀 효과 측정(홀 효과 장치：ResiTest8300 시리즈, (주) 토요 테크니카(TOYO Corporation) 제품을 사용)을 행하였다. 그 결과를 도 9에 나타낸다. 도 9에 나타낸 그래프의 종축은 캐리어 농도를 나타내고, 횡축은 성막 가스 전체에 대한 질소 가스의 비율을 나타낸다. 성막 가스 전체에 대한 질소 가스의 비율이 많아짐에 따라, 캐리어 농도가 증가하고 있는 것을 도 9로부터 읽어낼 수 있다. 또한, 질소를 포함하는 In-Ga-Zn-O막의 캐리어 타입은 N형이 되었다.
또한, 질소 가스 유량을 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 In-O막의 일 함수는, 5.4 전자 볼트이다. 또한, 질소 가스 유량을 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 In-Sn-O막의 일 함수는 5.5 전자 볼트이다. 또한, 질소 가스 유량을 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 In-Ga-O막의 일 함수는 5.4 전자 볼트이다. 또한, 질소 가스 유량을 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 In-Zn-O막의 일 함수는 5.5 전자 볼트이다. 질소 가스 유량을 40 sccm로 하여 스퍼터링법으로 성막한 단막을 측정한 결과, 질소를 포함하는 Sn-O막의 일 함수는 5.1 전자 볼트이다.
다음에, 게이트 전극층을 덮는 게이트 절연층(103)을 형성한다. 게이트 절연층(103)은 막두께 10 nm 이상 300 nm 이하로 한다.
게이트 절연층(103)은 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화아연 갈륨(GZO라고도 부름), 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 또는 이들의 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 예를 들면, 성막 가스로서 SiH4, 산소 및 질소를 이용하여 플라즈마 CVD법에 의해 산화질화규소층을 형성하면 좋다.
다음에, 게이트 절연층(103) 위에 산화물 반도체막을 형성한다.
산화물 반도체막은 스퍼터링법 등을 이용하여, 적어도 아연을 포함하는 금속 산화물 타겟을 이용하여, 산소만, 또는 아르곤 및 산소의 혼합 분위기하에서 얻어지는 막두께를 5 nm 이상 50㎛ 이하로 한다. 금속 산화물 타겟의 대표예로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물 등의 타겟을 이용할 수 있다.
또한, 트랜지스터의 전기 특성의 스레시홀드 전압을 플러스 방향으로 시프트시키기 위해, 산화물 반도체막에 질소를 미량으로 포함시켜 페르미 준위(EF)를 낮추어도 좋다. 단, 산화물 반도체막에 질소를 미량으로 포함시키는 경우, 산화물 반도체막의 질소 농도는 후에 형성하는 버퍼층의 질소 농도보다 낮은 농도로 한다.
또한, 산화물 반도체막의 형성시에, 스퍼터링 장치의 처리실의 압력을 0.4 Pa 이하로 함으로써, 피성막면 및 피성막물에 알칼리 금속, 수소 등의 불순물이 혼입하는 것을 저감할 수 있다. 또한, 피성막물에 포함되는 수소는 수소 원자 외에, 수소 분자, 물, 수산기, 또는 수소화물로서 포함되는 경우도 있다.
또한, 산화물 반도체막 형성시에, 타겟 사이의 거리(T-S간 거리)를 40 mm 이상 300 mm 이하(바람직하게는 60 mm 이상)로 한다.
또한, 스퍼터링법에 의한 산화물 반도체막 형성시에 있어서, 피성막면의 온도는 250℃ 이상 바람직하게는 기판의 열처리 상한 온도 이하로 한다. 250℃는 물, 수소 등의 불순물의 피성막물 중으로의 혼입을 막아, 체임버 내의 기상에 불순물을 방출하는 온도이다. 또한, 스퍼터링법에 의한 성막시에 있어서의 피성막면의 온도의 상한은 기판의 열처리 상한 온도, 혹은 성막물의 상한 온도(그 온도를 넘으면 성막 중의 성분이 크게 변화하는 온도)로 한다.
또한, 산화물 반도체막의 형성시에, 스퍼터링 장치의 처리실의 리크 레이트(leak late)를 1×10-10 Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막 중으로의, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 흡착형 진공 펌프(예를 들면, 크라이오 펌프 등)를 이용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
게이트 절연층(103), 및 산화물 반도체막은 대기에 노출하지 않고 연속적으로 형성하는 것이 바람직하다. 연속하여 성막하면, 대기 성분이나 대기 중에 부유하는 오염 불순물 원소에 오염되는 일 없이 각 적층 계면을 형성할 수 있다.
산화물 반도체막 형성 후, 필요하다면, 수소 및 수분을 거의 포함하지 않는 분위기하(질소 분위기, 산소 분위기, 건조 공기 분위기(예를 들면, 수분에 대해서는 이슬점 -40℃ 이하, 바람직하게는 이슬점 -60℃ 이하) 등)에서 가열 처리(온도 범위 200℃ 이상 450℃ 이하)를 행하여도 좋다. 이 가열 처리는, 산화물 반도체층 중으로부터 H, OH 등을 이탈시키는 탈수화 또는 탈수소화라고도 부를 수 있고, 불활성 분위기하에서 승온하여, 도중에 전환 산소를 포함하는 분위기하로 하는 가열 처리를 행하는 경우나, 산소 분위기하에서 가열 처리를 행하는 경우는 가산화 처리라고도 부를 수 있다.
다음에, 산화물 반도체막 위에, 제 2 포토마스크를 이용하여 레지스트 마스크의 형성을 행하고, 선택적으로 에칭하여 섬 형상의 산화물 반도체층(104)을 형성한다. 그 후 레지스트 마스크를 제거한다.
다음에, 섬 형상의 산화물 반도체층(104) 위에 버퍼층(105), 제 1 도전막(106a), 제 2 도전막(106b), 제 3 도전막(106c)을 형성한다. 이 단계의 단면도가 도 1(A)이다.
버퍼층(105)은 질소를 포함하는 In-Ga-Zn-O막, 또는 질소를 포함하는 In-Sn-O막 등을 이용할 수 있다.
질소를 포함하는 In-Ga-Zn-O막은 버퍼층(105)이나 게이트 전극층의 일부에 이용되고, 산화물 반도체층에 이용되는 In-Ga-Zn-O막과는 막 특성이 크게 다르다. 본 명세서에서는, In-Ga-Zn-O계 산화물 반도체용 타겟을 이용하는 성막시에 산소 가스를 체임버에 도입하여 얻어지는 막을 In-Ga-Zn-O막이라고 부른다.
도 2(A) 및 도 2(B)에 실제로 성막하여 얻어진 In-Ga-Zn-O막 및 질소를 포함하는 In-Ga-Zn-O막의 광투과율을 나타낸다.
도 2(A)에 나타낸 샘플은 모두 같은 타겟(In2O3：Ga2O3：ZnO = 2：2：2[mol수비]의 산화물 타겟(미츠이 금속제))을 이용하여, T-S 거리를 60 mm, 압력 0.4 Pa, 전력 500 W로 하고, 기판 온도를 200℃로 하고, 0.5 mm 두께의 석영 유리 위에 막두께 100 nm 성막했다. 성막 가스 유량의 조건을 취한 결과가 도 2(A)이다. 샘플 1은 아르곤 가스 유량 35 sccm, 질소 가스 유량 5 sccm 이며, 샘플 2는 아르곤 가스 유량 20 sccm, 질소 가스 유량 20 sccm 이며, 샘플 3은 질소 가스 유량 40 sccm 이며, 샘플 4는 산소 가스 유량 40 sccm 이며, 샘플 5는 산소 가스 유량 30 sccm, 질소 가스 유량 10 sccm 이며, 샘플 6은 산소 가스 유량 20 sccm, 질소 가스 유량 20 sccm 이며, 샘플 7은 산소 가스 유량 10 sccm, 질소 가스 유량 30 sccm 이다.
또한, 도 2(B)는 성막시의 기판 온도를 400℃로 한 광투과율의 결과이다. 도 2(B)에 나타낸 샘플은 모두 같은 타겟(In2O3：Ga2O3：ZnO = 2：2：2[mol수비]의 산화물 타겟(미츠이 금속제))을 이용하여, T-S 거리를 60 mm, 압력 0.4 Pa, 전력 500 W로 하고, 0.5 mm 두께의 석영 유리 위에 막두께 100 nm 성막했다. 샘플 1'는, 아르곤 가스 유량 35 sccm, 질소 가스 유량 5 sccm 이며, 샘플 3'는 질소 가스 유량 40 sccm 이며, 샘플 4'는 산소 가스 유량 40 sccm 이며, 샘플 6'는 산소 가스 유량 20 sccm, 질소 가스 유량 20 sccm 이다.
도 2(A) 및 도 2(B)에 나타낸 바와 같이, 성막시에 산소 가스를 체임버에 도입하여 얻어지는 In-Ga-Zn-O막은 광투과율이 높고 거의 투명한 막이다. 한편, 성막시에 산소 가스를 체임버에 도입하지 않고 질소를 도입하여 얻어지는 질소를 포함하는 In-Ga-Zn-O막은 갈색의 막이며, 차광성을 가지고 있다.
또한, 이들 샘플을 각각 질소 분위기하에서 450℃, 1시간의 열처리를 행한 결과, 광투과율에 거의 변화는 없었다. 또한, 샘플 1과 같은 성막 조건의 샘플을 승온 이탈 분석 장치 TDS(Thermal Desorption Spectroscopy) 측정으로 측정하여, 막중으로부터 이탈한 H2O 분자의 승온 이탈 스펙트럼 결과를 도 3(A)에 나타낸다. 측정 조건은, 승온 약 30℃／분으로 하고, 1×10-8(Pa)으로부터 측정을 개시하고, 측정 중은 약 1×10-7(Pa)의 진공도이다.
또한, 샘플 8로서 산소 가스 유량을 15 sccm, 질소 가스 유량을 30 sccm으로 하고 기판 온도 200℃로 하여 얻어지는 In-Ga-Zn-O막(막두께：50 nm)을 TDS 측정하여, 막중으로부터 이탈한 H2O 분자의 승온 이탈 스펙트럼 결과를 도 3(B)에 나타낸다.
도 3(A) 및 도 3(B)와 같은 기판 온도에 있어서 거의 동등한 H2O 함유량이며, 어느 쪽의 막도 열안정성은 동일한 정도라고 할 수 있다. 또한, 여기에서는 도시하지 않았지만, 같은 샘플 1을 TDS 측정하여 N2 분자를 검출한 결과와, 샘플 1의 질소를 포함하는 In-Ga-Zn-O막을 질소 분위기하, 450℃, 1시간의 열처리를 행한 후에 TDS 측정하여 N2 분자를 검출한 결과는 거의 같았다.
또한, 성막 조건을 기판 온도 400℃, 질소 가스 유량 40 sccm로 하여 석영 기판 위에 300 nm의 성막을 행한 샘플 9와, 성막 조건을 기판 온도 400℃, 산소 가스 유량 40 sccm로 하여 석영 기판 위에 300 nm의 성막을 행한 샘플 10을 각각 OUT OF PLANE에서의 XRD 측정을 행하여, 그 결과를 도 8(A) 및 도 8(B)에 나타낸다. 질소를 포함하는 In-Ga-Zn-O막(샘플 9)은 성막 직후에 결정성이 높고, 도 8(A)에 나타낸 바와 같이, 날카로운 피크를 확인할 수 있다. 또한, 스퍼터링 가스로서 산소 가스만을 이용하여 성막한 In-Ga-Zn-O막(샘플 10)은 샘플 9에 비해 결정성이 낮은 것을 알 수 있다. 이와 같이 성막 직후에 In-Ga-Zn-O막과 질소를 포함하는 In-Ga-Zn-O막은 막질이 크게 상이하다.
다음에, 제 3 도전막(106c) 위에, 제 3 포토마스크를 이용하여 레지스트 마스크(111)의 형성을 행하고, 선택적으로 에칭하여 소스 전극층(108a∼108c) 또는 드레인 전극층(109a∼109c)을 형성한다. 이 에칭으로, 단면에 있어서 레지스트 마스크(111)의 측면과, 소스 전극층(108a∼108c)의 측면 또는 드레인 전극층(109a∼109c)의 측면이 일치하지 않는 에칭 조건으로 한다.
그리고, 그대로 레지스트 마스크(111)를 이용하여, 버퍼층을 선택적으로 에칭하고, 제 1 버퍼층(112a), 제 2 버퍼층(112b)이 형성된다. 또한, 같은 에칭 공정에 의해 오목부를 가지는 산화물 반도체층(107)이 형성된다.
이 단계의 단면도가 도 1(B)이다. 소스 전극층(108a∼108c)의 측면보다 돌출한 단면 형상을 가지는 제 1 버퍼층(112a)과, 드레인 전극층(109a∼109c)의 측면보다 돌출한 단면 형상을 가지는 제 2 버퍼층(112b)이 형성된다. 또한, 도 1(B)와 같은 단면이 얻어진다면 에칭의 순서 등은 상관없다.
그 후, 레지스트 마스크(111)를 제거한다.
다음에 절연층(110)을 형성한다. 절연층(110)은 패시베이션층으로서 기능한다. 이 단계의 단면도가 도 1(C)이다.
절연층(110)은, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화아연갈륨, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 또는 이들 혼합 재료를 이용하여 단층으로 또는 적층하여 형성할 수 있다. 예를 들면, 성막 가스로서 SiH4, 산소 및 질소를 이용하여 플라즈마 CVD법에 의해 산화질화규소층을 형성하면 좋다.
이렇게 하여, 포토마스크를 3장 이용하여 도 1(C)에 나타낸 트랜지스터를 제작할 수 있다. 표시 장치의 스위칭 소자로서 도 1(C)에 나타낸 트랜지스터를 제작하는 경우에는, 게이트 전극층 또는 드레인 전극층에 이르는 컨택트홀을 절연층(110)에 더 형성하고, 절연층(110) 위에 화소 전극의 형성을 행하면 좋다. 이 경우, 컨택트홀을 위한 제 4 포토마스크를 이용하여, 화소 전극의 형성을 위한 제 5 포토마스크를 이용하기 때문에, 합계 5장의 포토마스크를 이용한다.
트랜지스터는 소스 전극층(108a∼108c)의 측면보다 돌출되어 있는 제 1 버퍼층(112a)과, 드레인 전극층(109a∼109c)의 측면으로부터 돌출되어 있는 제 2 버퍼층(112b)을 가지고, 이들 버퍼층에 의해, 전계 집중의 완화가 이루어지는 구조로 되어 있다.
또한, 드레인 전극층(혹은 소스 전극층)의 측면으로부터 돌출되어 있는 버퍼층의 영역의 채널 길이 방향의 길이(L)는, 에칭 조건 등에 따라 적절히 조절이 가능하다. 이 버퍼층의 영역의 채널 길이 방향의 길이(L)는, 드레인 전극층(109a∼109c)(혹은 소스 전극층(108a∼108c))의 하단부로부터 제 2 버퍼층(112b)(혹은 제 1 버퍼층(112a))의 하단부까지의 수평 거리로 한다.
전계 집중 완화 영역인 버퍼층의 테이퍼 부분의 저항율은 그 영역의 두께, 채널 길이 방향의 길이(L)에도 의하지만, 실시자가 적절히, 버퍼층의 재료의 선택 및 막두께의 설정, 테이퍼 부분의 사이즈 설계 등을 행하는 것에 의해 소망의 저항율로 조절하면 좋다. 적어도 버퍼층의 테이퍼 부분의 저항율은 산화물 반도체층(107)의 채널 형성 영역보다 낮은 값으로 한다.
(실시형태 2)
본 실시형태에서는, 실시형태 1보다 1장 적은 합계 포토마스크수 4장으로 트랜지스터 및 화소 전극을 제작하는 일례를 도 4, 도 5를 이용하여 설명한다. 또한, 트랜지스터의 제작에 있어서, 실시형태 1과 일부만 다르기 때문에, 동일한 부분의 상세한 설명은 여기에서는 생략한다.
도 4는, 화소(310)의 평면 구성을 나타낸 상면도이며, 도 5는, 화소(310)의 적층 구성을 나타낸 단면도이다. 또한, 도 4에 있어서의 A1-A2, B1-B2, C1-C2, D1-D2의 쇄선은 도 5(A) 내지 도 5(D)에 있어서의 단면 A1-A2, 단면 B1-B2, 단면 C1-C2, 단면 D1-D2에 상당한다.
본 실시형태에 나타낸 트랜지스터(311)는 드레인 전극층(206b)을 U자형(C자형, ㄷ자형)의 소스 전극층(206a)으로 둘러싸는 형상으로 되어 있다. 이러한 형상으로 함으로써, 트랜지스터의 면적이 작아도, 충분한 채널 폭을 확보하는 것이 가능하게 되고, 트랜지스터의 도통(導通)시에 흐르는 전류(온 전류라고도 함)의 양을 늘리는 것이 가능하게 된다.
배선(203)은 용량 전극 또는 용량 배선으로서 기능한다. 본 실시형태에서는 배선(203)과 드레인 전극층(206b)을 중첩시켜 용량 소자(313)를 형성한다.
또한, 본 실시형태에 설명하는 반도체 장치는, 공정 간략화를 위해 실시형태 1에서의 제 2 포토마스크를 사용하지 않고, 섬 형상 산화물 반도체층을 형성하기 위한 포토리소그래피 공정이나 에칭 공정을 행하지 않기 때문에, 화소 영역 전부에 산화물 반도체층(205)이 남는 구성이 된다. 그 결과, 배선(212-i)이 3층 구조의 게이트 전극층으로서 기능하고, 배선(216-j)이 소스 전극층 또는 드레인 전극층의 한쪽으로서 기능하고, 배선(216-j＋1)이 소스 전극층 또는 드레인 전극층의 다른 한쪽으로서 기능하는 기생 트랜지스터가 형성된다.
따라서, 본 실시형태에서는, 화소(310)에 산화물 반도체층(205)이 제거된 홈부(230)를 형성하여, 상술한 기생 트랜지스터가 형성되지 않는 구성으로 한다. 홈부(230)를 배선(212-i)의 선폭 방향의 양단부를 넘어 횡단하도록 형성함으로써, 기생 트랜지스터의 생성을 막을 수 있다. 또한, 홈부(230)를 배선(203)의 선폭 방향의 양단부를 넘어 횡단하도록 형성함으로써, 다른 기생 트랜지스터의 생성을 막을 수 있다. 또한, 배선(212-i) 위의 홈부(230) 혹은, 배선(203) 위의 홈부(230)는 각각 복수 형성해도 좋다. 또한, 홈부(230)는 배선(216-j) 또는 배선(216-j＋1)과 평행하게 형성되어 있을 필요는 없고, 또한, 굴곡부 또는 만곡부를 가지고 있어도 좋다.
단면 A1-A2는, 트랜지스터(311) 및 용량 소자(313)의 적층 구조를 나타낸다. 트랜지스터(311)는 보텀 게이트 구조의 트랜지스터이다. 단면 B1-B2는, 화소 전극(210) 및 홈부(230)를 포함하는, 배선(216-j)으로부터 배선(216-j＋1)까지의 적층 구조를 나타내고 있다. 또한, 단면 C1-C2는, 배선(216-j)과 배선(212-i)의 교차부에 있어서의 적층 구조를 나타낸다. 또한, 단면 D1-D2는, 배선(216-j＋1)과 배선(212-i)의 교차부와 홈부(230)의 적층 구조를 나타낸다.
도 5(A)에 나타낸 단면 A1-A2에 있어서, 기판(200) 위에 하지 절연층(201)이 형성되고, 하지 절연층(201) 위에 게이트 전극층(202) 및 배선(203)이 형성되어 있다. 또한, 게이트 전극층(202) 및 배선(203) 위에, 게이트 절연층(204)과 산화물 반도체층(205)이 형성되어 있다. 또한, 산화물 반도체층(205) 위에 버퍼층(312a, 312b), 소스 전극층(206a) 및 드레인 전극층(206b)이 형성되어 있다. 또한, 산화물 반도체층(205)의 일부에 접하여, 소스 전극층(206a) 및 드레인 전극층(206b) 위에 절연층(207)이 형성되어 있다. 절연층(207) 위에는 화소 전극(210)이 형성되고, 절연층(207)에 형성된 컨택트홀(208)을 통하여 드레인 전극층(206b)에 전기적으로 접속되어 있다.
도 5(B)에 나타낸 단면 B1-B2에 있어서, 기판(200) 위에 하지 절연층(201)이 형성되고, 하지 절연층(201) 위에 게이트 절연층(204)이 형성되고, 게이트 절연층(204) 위에 산화물 반도체층(205)이 형성되어 있다. 산화물 반도체층(205) 위에 버퍼층(312a, 312c)이 형성되고, 버퍼층(312a) 위에 배선(216-j)이 형성되고, 버퍼층(312c) 위에 배선(216-j＋1)이 형성되고, 산화물 반도체층(205)과, 버퍼층(312a, 312c), 배선(216-j) 및 배선(216-j＋1) 위에 절연층(207)이 형성되어 있다. 또한, 절연층(207) 위에 화소 전극(210)이 형성되어 있다.
도 5(C)에 나타낸 단면 C1-C2에 있어서, 기판(200) 위에 하지 절연층(201)이 형성되고, 하지 절연층(201) 위에 배선(212-i)이 형성되어 있다. 또한, 배선(212-i) 위에, 게이트 절연층(204)과 산화물 반도체층(205)이 형성되어 있다. 또한, 산화물 반도체층(205) 위에 버퍼층(312a)이 형성되고, 버퍼층(312a) 위에 배선(216-j)이 형성되고, 배선(216-j) 위에 절연층(207)이 형성되어 있다.
도 5(D)에 나타낸 단면 D1-D2에 있어서, 기판(200) 위에 하지 절연층(201)이 형성되고, 하지 절연층(201) 위에 배선(212-i)이 형성되어 있다. 배선(212-i)은 3층 구조이며, 본 실시형태에서는, 구리막, 이 구리막 위에 질화텅스텐막, 이 질화텅스텐막 위에 질소를 포함하는 In-Ga-Zn-O막의 적층 구조로 한다. 또한, 배선(212-i) 위에, 게이트 절연층(204)과 산화물 반도체층(205)이 형성되어 있다. 또한, 산화물 반도체층(205) 위에 버퍼층(312c)이 형성되고, 버퍼층(312c) 위에 배선(216-j＋1)이 형성되고, 배선(216-j＋1) 위에 절연층(207)이 형성되어 있다. 본 실시형태에서는, 버퍼층(312c)으로서 SiOx를 포함하는 In-Sn-O막을 이용한다. 또한, 게이트 절연층(204)의 일부, 산화물 반도체층(205)의 일부, 및 절연층(207)의 일부가 제거된 홈부(230)가 형성된다.
홈부(230)의 형성은, 절연층(207)에 형성된 컨택트홀(208)의 형성과 같은 포토마스크를 이용하여 형성한다. 또한, 여기에서는 도시하지 않았지만, 게이트 전극층에 이르는 컨택트홀도 같은 포토마스크를 이용하여 형성한다.
또한, 산화물 반도체층(205)은 충분한 투광성을 가지고 있고, 화소 전극(210)과 중첩되어 있어도 특별히 투과형 액정 표시 장치에 있어서 문제가 되지 않는다. 예를 들면, 산소 가스를 도입하고 성막하여 얻어지는 In-Ga-Zn-O막은, 도 2(A) 및 도 2(B)에 나타낸 바와 같이 높은 투광성을 가지고 있어, 산화물 반도체층(205)의 재료로서 적합하다.
본 실시형태에 설명하는 반도체 장치는, 게이트 전극층 형성용 제 1 포토마스크, 버퍼층, 소스 전극층, 및 드레인 전극층 형성용 제 2 포토마스크, 컨택트홀 및 홈부 형성용 제 3 포토마스크, 화소 전극 형성용 제 4 포토마스크의 합계 4장의 포토마스크를 이용하여 제작할 수 있다.
도 4 및 도 5에 나타낸 트랜지스터를 포함하는 화소를 이용하여 액정 표시 장치를 제작하는 경우, 대향 기판을 기판(200)과 부착시키고, 그들 사이에 액정층을 형성한다. 액정 표시 장치가 컬러 필터 방식이라면, 컬러 필터나 블랙 매트릭스를 화소 전극과 백 라이트 사이에 형성한다. 또한, 액정 표시 장치가 필드 시퀀셜 방식이라면, 다른 색을 나타내는 복수의 광원(예를 들면, R(적), G(녹), B(청))을 이용하여 특정색을 나타내는 광마다 시간 분할함으로써 소망의 색을 형성한다.
또한, 액정층으로서 배향막을 이용하지 않는 블루상을 나타내는 액정을 이용해도 좋다. 블루상은 액정상의 하나로서, 콜레스테릭 액정을 승온시켜 가면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서밖에 발현하지 않기 때문에, 카이럴제나 자외선 경화 수지를 첨가하여 온도 범위를 개선한다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10㎲ec. 이상 100㎲ec. 이하로 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작기 때문에 바람직하다.
도 4 및 도 5에 나타낸 트랜지스터를 이용하여 유기 발광 표시 장치를 제작하는 경우, 화소에 2개 이상의 트랜지스터를 설치하고, 적어도 하나의 트랜지스터와 전기적으로 접속하는 화소 전극을 음극 또는 양극으로 하는 유기 발광소자를 형성한다. 또한, 서로 인접하는 화소 전극 사이에 절연물로 이루어지는 격벽을 형성하기 때문에, 격벽을 패터닝하기 위한 포토마스크를 1장 이용하여 합계 5장의 포토마스크수로 유기 발광 표시 장치를 제작할 수 있다.
(실시형태 3)
실시형태 1 및 실시형태 2는 보텀 게이트형의 트랜지스터의 예를 나타냈지만, 여기에서는 탑 게이트형 트랜지스터의 제작예를 나타낸다. 또한, 도 6(A), 도 6(B), 도 6(C)에 있어서, 도 1(A), 도 1(B), 도 1(C)과 같은 개소에는 같은 부호를 이용하여 설명한다.
또한, 본 실시형태에서는, 산화물 반도체층을 2회로 나누어 성막하는 제작예이다.
먼저, 기판(101) 위에 하지 절연층인 산화물 절연막(160)을 형성한다.
산화물 절연막(160)은, 가열에 의해 산소의 일부가 방출하는 산화물 절연막을 이용하여 형성한다. 가열에 의해 산소의 일부가 방출하는 산화물 절연막으로서는, 화학 양론비를 만족시키는 산소보다 많은 산소를 포함하는 산화물 절연막을 이용하는 것이 바람직하다. 가열에 의해 산소의 일부가 방출하는 산화물 절연막은 가열에 의해 결정성 산화물 반도체막에 산소를 확산시킬 수 있다. 산화물 절연막(160)은 대표적으로는, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등으로 형성할 수 있다.
산화물 절연막(160)은 Ga-Zn-O막이나, 육방정 구조를 취하는 α-Ga2O3막을 이용하면, 후에 형성하는 산화물 반도체층의 결정과, 하지 절연층인 산화물 절연막(160)의 결정을 연속적으로 정합할 수 있기 때문에 바람직하다.
산화물 절연막(160)은 50 nm 이상, 바람직하게는 200 nm 이상 500 nm 이하로 한다. 산화물 절연막(160)을 두껍게 함으로써, 산화물 절연막(160)으로부터의 산소 방출량을 증가시킬 수 있음과 동시에, 그 증가에 의해 산화물 절연막(160) 및 후에 형성되는 산화물 반도체막과의 계면에 있어서의 결함을 저감하는 것이 가능하다.
산화물 절연막(160)은 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 가열에 의해 산소의 일부가 방출하는 산화물 절연막은 스퍼터링법을 이용함으로써 형성하기 쉽기 때문에 바람직하다.
다음에, 산화물 절연막(160) 위에 막두께 1 nm 이상 10 nm 이하의 제 1 산화물 반도체막을 형성한다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO = 1：1：2[mol수비])을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 기판 온도 250℃, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소만, 또는 아르곤 및 산소 분위기하에서 막두께 5 nm의 제 1 산화물 반도체막을 성막한다.
다음에, 기판을 배치하는 체임버 분위기를 질소(수분에 대해서는 이슬점 -50℃ 이하, 바람직하게는 이슬점 -60℃ 이하), 또는 건조 공기(수분에 대해서는 이슬점 -50℃ 이하, 바람직하게는 이슬점 -60℃ 이하)로 하여, 제 1 가열 처리를 행한다. 제 1 가열 처리의 온도는 350℃ 이상 750℃ 이하로 한다. 또한, 제 1 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다. 제 1 가열 처리에 의해 제 1 결정성 산화물 반도체층(164)을 형성한다(도 6(A) 참조).
다음에, 제 1 결정성 산화물 반도체층(164) 위에 10 nm보다 두꺼운 제 2 산화물 반도체막을 형성한다.
본 실시형태에서는, 산화물 반도체용 타겟(In-Ga-Zn-O계 산화물 반도체용 타겟(In2O3：Ga2O3：ZnO = 1：1：2[mol수비])을 이용하여, 기판과 타겟 사이의 거리를 170 mm, 기판 온도 400℃, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW, 산소만, 또는 아르곤 및 산소 분위기하에서 막두께 25 nm의 제 2 산화물 반도체막을 성막한다.
다음에, 기판을 배치하는 체임버 분위기를 질소(수분에 대해서는 이슬점 -50℃ 이하, 바람직하게는 이슬점 -60℃ 이하), 또는 건조 공기(수분에 대해서는 이슬점 -50℃ 이하, 바람직하게는 이슬점 -60℃ 이하)로 하여, 제 2 가열 처리를 행한다. 제 2 가열 처리의 온도는, 350℃ 이상 750℃ 이하로 한다. 또한, 제 2 가열 처리의 가열 시간은 1분 이상 24시간 이하로 한다. 제 2 가열 처리에 의해 제 2 결정성 산화물 반도체층(165)을 형성한다(도 6(B) 참조). 도 6(B)에서는, 제 1 결정성 산화물 반도체층(164)과 제 2 결정성 산화물 반도체층(165)의 계면을 점선으로 나타내고, 산화물 반도체 적층으로 설명하고 있지만, 명확한 계면이 존재하고 있는 것이 아니라, 어디까지나 알기 쉽게 설명하기 위해 도시되어 있다.
이렇게 하여 얻어진 제 1 결정성 산화물 반도체층(164), 및 제 2 결정성 산화물 반도체층(165)은, 단결정 구조가 아니고, 비정질 구조도 아닌 구조이며, 적어도 일부가 결정화하여 c축 배향을 가진 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor；CAAC-OS라고도 부름)이다.
또한, 산화물 절연막(160)의 형성으로부터 제 2 가열 처리까지의 공정을 대기에 접하는 일 없이 연속적으로 행하는 것이 바람직하다. 또한, 산화물 반도체 적층의 결정화를 조장하기 위해, 제 1 산화물 반도체막, 혹은 제 2 산화물 반도체막의 성막시, 미량의 질소를 포함하는 산소 가스 봄베 또는 미량의 질소를 포함하는 아르곤 가스 봄베를 이용하여 성막 체임버에 도입해도 좋다.
다음에, 제 1 결정성 산화물 반도체층(164)과 제 2 결정성 산화물 반도체층(165)으로 이루어지는 산화물 반도체 적층을 가공하여 섬 형상의 산화물 반도체 적층을 형성한다.
산화물 반도체 적층의 가공은, 제 1 포토마스크를 이용하여 소망 형상의 마스크를 산화물 반도체 적층 위에 형성한 후, 이 산화물 반도체 적층을 에칭하는 것에 의해 행할 수 있다. 상술한 마스크는, 포토리소그래피 등의 방법을 이용하여 형성할 수 있다. 또는, 잉크젯법 등의 방법을 이용하여 마스크를 형성해도 좋다.
또한, 산화물 반도체 적층의 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋다. 물론, 이것들을 조합하여 이용해도 좋다.
다음에, 산화물 반도체 적층 위에 버퍼층, 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 형성한다. 버퍼층, 제 1 도전막, 제 2 도전막, 및 제 3 도전막은 실시형태 1에 따라 제작한다.
다음에, 제 3 도전막 위에, 제 2 포토마스크를 이용하여 마스크의 형성을 행하고, 선택적으로 에칭하여 소스 전극층(108a∼108c) 또는 드레인 전극층(109a∼109c)을 형성한다. 이 에칭으로, 단면에 있어서 레지스트 마스크의 측면과, 소스 전극층(108a∼108c)의 측면 또는 드레인 전극층(109a∼109c)의 측면이 일치하지 않는 에칭 조건으로 한다.
그리고, 그대로 레지스트 마스크를 이용하여, 버퍼층을 선택적으로 에칭 하여, 제 1 버퍼층(112a), 제 2 버퍼층(112b)이 형성된다. 그 후, 레지스트 마스크를 제거한다.
다음에, 소스 전극층(108a∼108c) 또는 드레인 전극층(109a∼109c)을 덮고, 또한, 산화물 반도체 적층과 접하는 게이트 절연층(103)을 형성한다. 게이트 절연층(103)은 Ga-Zn-O막이나, 육방정 구조를 취하는 α-Ga2O3막을 이용하면, 산화물 반도체 적층의 결정과 게이트 절연층(103)의 결정을 연속적으로 정합할 수 있기 때문에 바람직하다.
다음에, 게이트 절연층(103) 위에 제 3 전극층(102c)을 형성하고, 그 위에, 제 2 전극층(102b)을 형성하고, 그 위에 제 1 전극층(102a)을 더 형성한다. 또한, 본 실시형태에서는 도 1(A)의 게이트 전극층의 적층과 대응시키기 위해 같은 재료에는 같은 호칭을 이용하여 설명한다.
게이트 절연층(103) 위에 접하는 제 3 전극층(102c)은 실시형태 1과 마찬가지로, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등) 등을 이용한다.
이상의 공정으로 탑 게이트형의 트랜지스터가 형성된다(도 6(C) 참조). 트랜지스터는 소스 전극층(108a∼108c)의 측면으로부터 돌출되어 있는 제 1 버퍼층(112a)과, 드레인 전극층(109a∼109c)의 측면으로부터 돌출되어 있는 제 2 버퍼층(112b)을 가지고, 이들 버퍼층에 의해, 전계 집중의 완화가 이루어지는 구조로 되어 있다.
또한, 드레인 전극층(혹은 소스 전극층)의 측면으로부터 돌출되어 있는 버퍼층의 영역의 채널 길이 방향의 길이(L)는, 에칭 조건 등에 따라 적절히 조절이 가능하다. 이 버퍼층의 영역의 채널 길이 방향의 길이(L)는 드레인 전극층(109a∼109c)(혹은 소스 전극층(108a∼108c))의 하단부로부터 제 2 버퍼층(112b)(혹은 제 1 버퍼층(112a))의 하단부까지의 수평 거리로 한다.
전계 집중 완화 영역인 버퍼층의 테이퍼 부분의 저항율은 그 영역의 두께, 채널 길이 방향의 길이(L)에도 의하지만, 실시자가 적절히, 버퍼층 재료의 선택 및 막두께의 설정, 테이퍼 부분의 사이즈 설계 등을 행하는 것에 의해 소망의 저항율로 조절하면 좋다. 적어도 버퍼층의 테이퍼 부분의 저항율은 산화물 반도체층(166a) 및 산화물 반도체층(166b)의 채널 형성 영역보다 낮은 값으로 한다.
또한, 본 실시형태로 얻어지는 산화물 반도체 적층은 적층 전체가 단결정으로 되어 있는 것이 아니라, 산화물 반도체 적층의 표면에 대하여 수직 방향으로 c축 배향을 하고 있는 비단결정층이며, 층 내에 복수의 결정을 포함하지만, 각각의 a-b면은 일치하고 있지 않다.
또한, 본 실시형태에 의해 얻어지는 버퍼층은, 버퍼층의 표면에 대하여 수직 방향으로 c축 배향을 하고 있는 다결정이며, 산화물 반도체 적층보다 결정성이 높다.
또한, 본 실시형태에서는 탑 게이트 구조의 예를 나타냈지만 특별히 한정되지 않고, 산화물 반도체 적층을 사이에 끼워 상하에 게이트 전극층을 형성하는 구조로 해도 좋다.
또한, 본 실시형태는, 실시형태 1 또는 실시형태 2와 자유롭게 조합할 수 있다. 예를 들면, 본 실시형태에 의해 2회로 나누어 성막을 행하고, c축 배향을 가지는 산화물 반도체 적층을 실시형태 1의 산화물 반도체층으로서 이용할 수도 있다. 또한, 본 실시형태에 의해 2회로 나누어 성막을 행한 산화물 반도체 적층을 실시형태 2의 산화물 반도체층으로서 이용하여, 화소 영역의 모두에 산화물 반도체층이 남는 구성으로 해도 좋다.
(실시형태 4)
본 명세서에 개시하는 반도체 장치는, 다양한 전자기기(유기기도 포함함)에 적용할 수 있다. 전자기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에 설명한 표시 장치를 구비하는 전자기기의 예에 대하여 설명한다.
도 7(A)는, 휴대형의 정보 단말이며, 본체(3001), 케이스(3002), 표시부(3003a, 3003b) 등에 의해 구성되어 있다. 표시부(3003b)는 터치 입력 기능을 가지는 패널로 되어 있고, 표시부(3003b)에 표시되는 키보드 버튼(3004)을 터치함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(3003a)를 터치 입력 기능을 가지는 패널로서 구성해도 좋다. 실시형태 1에 나타낸 반도체 장치를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(3003a, 3003b)에 적용함으로써, 신뢰성이 높은 휴대형의 정보 단말로 할 수 있다.
도 7(A)는, 다양한 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 다양한 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 케이스의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 7(A)에 나타낸 휴대형 정보 단말은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 소망의 서적 데이터 등을 구입하여, 다운로드하는 구성으로 하는 것도 가능하다.
또한, 도 7(A)에 나타낸 휴대형 정보 단말은 2개의 표시부(3003a, 3003b) 중, 한쪽을 떼어낼 수 있고, 떼어낸 경우의 도면을 도 7(B)에 나타낸다. 표시부(3003a)도 터치 입력 기능을 가지는 패널로 하고, 운반시, 더욱 경량화를 도모할 수 있어, 한 손으로 케이스(3002)를 가지고 다른 한쪽 손으로 조작할 수 있어 편리하다.
또한, 도 7(B)에 나타낸 케이스(3002)에 안테나나 마이크 기능이나 무선기능을 갖게 하여 휴대전화로서 이용해도 좋다.
도 7(C)는 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 조립되어 있다. 표시부(9603)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, CPU를 내장한 스탠드(9605)에 의해 케이스(9601)를 지지하는 구성을 나타내고 있다. 실시형태 1에 나타낸 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치(9600)로 할 수 있다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에, 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 해도 좋다.
또한, 텔레비전 장치(9600)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 한방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자들간 등)의 정보통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(9600)는, 외부 접속 단자(9604)나, 기억 매체 재생 녹화부(9602), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(9604)는 USB 케이블 등의 각종 케이블과 접속 가능하고, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(9602)에서는, 디스크 형상의 기록 매체를 삽입하여, 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체로의 기입이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(9606)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(9603)에 표시하는 것도 가능하다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
101：기판
102a∼102c：게이트 전극층
103：게이트 절연층
104：산화물 반도체층
105：버퍼층
106a∼106c：도전막
107：산화물 반도체층
108a∼108c：소스 전극층
109a∼109c：드레인 전극층
110：절연층
111：레지스트 마스크
112a：버퍼층
112b：버퍼층
160：산화물 절연막
164：결정성 산화물 반도체층
165：결정성 산화물 반도체층
166a, 166b：산화물 반도체층
200：기판
201：하지 절연층
202：게이트 전극층
203：배선
204：게이트 절연층
205：산화물 반도체층
206a：소스 전극층
206b：드레인 전극층
207：절연층
208：컨택트홀
210：화소 전극
212：배선
216：배선
230：홈부
310：화소
311：트랜지스터
312a：버퍼층
312b：버퍼층
312c：버퍼층
313：용량 소자
3001：본체
3002：케이스
3003a：표시부
3003b：표시부
3004：키보드 버튼
9600：텔레비전 장치
9601：케이스
9602：기억 매체 재생 녹화부
9603：표시부
9604：외부 접속 단자
9605：스탠드
9606：외부 메모리

Claims (10)

  1. 반도체 장치로서,
    제 1 절연층;
    상기 제 1 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제 1 버퍼층 및 제 2 버퍼층;
    상기 제 1 버퍼층 및 상기 제 2 버퍼층 각각 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층 위의 제 2 절연층; 및
    상기 제 2 절연층 위의 게이트 전극을 포함하고,
    상기 게이트 전극은 제 1 층, 상기 제 1 층 위의 제 2 층, 및 상기 제 2 층 위의 제 3 층을 가지고,
    상기 제 1 층은 질소를 포함하는 금속 산화물을 포함하고,
    상기 제 2 층은 금속 질화물을 포함하고,
    상기 제 3 층은 알루미늄, 구리, 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로 이루어지는 그룹으로부터 선택된 하나를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체층은 In-Ga-Zn계 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, In-Ga계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, 및 In-Sn-Ga-Zn계 산화물로 이루어지는 그룹으로부터 선택된 하나의 산화물 반도체를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체층은 적층 구조를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층은 상기 산화물 반도체층의 표면에 수직인 방향으로 c축 배향을 가지는 비단결정층을 포함하는, 반도체 장치.
  5. 제 1 항에 있어서,
    질소를 포함하는 상기 금속 산화물은 질소를 함유하는 In-Ga-Zn-O막, 질소를 함유하는 In-Sn-O막, 질소를 함유하는 In-Ga-O막, 질소를 함유하는 In-Zn-O막, 질소를 함유하는 Sn-O막, 및 질소를 함유하는 In-O막으로 이루어지는 그룹으로부터 선택된 하나인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 금속 질화물은 질화티탄, 질화탄탈, 질화텅스텐, 질화몰리브덴, 및 질화크롬으로 이루어지는 그룹으로부터 선택된 하나인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 1 절연층은 산화하프늄을 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 버퍼층의 측면은 상기 소스 전극층의 측면으로부터 돌출되어 있고,
    상기 제 2 버퍼층의 측면은 상기 드레인 전극층의 측면으로부터 돌출되어 있는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 제 1 버퍼층의 제 1 부분은 상기 산화물 반도체층의 측면의 일부를 덮고,
    상기 제 2 버퍼층의 제 1 부분은 상기 산화물 반도체층의 상기 측면의 또 다른 부분을 덮는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 버퍼층의 제 2 부분과 상기 제 2 버퍼층의 제 2 부분은 상기 제 1 절연층과 접촉하고 있는, 반도체 장치.
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