JPH11345974A - 薄膜半導体装置及びその製造方法並びにアクティブマトリックス基板及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法並びにアクティブマトリックス基板及びその製造方法Info
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- JPH11345974A JPH11345974A JP15142598A JP15142598A JPH11345974A JP H11345974 A JPH11345974 A JP H11345974A JP 15142598 A JP15142598 A JP 15142598A JP 15142598 A JP15142598 A JP 15142598A JP H11345974 A JPH11345974 A JP H11345974A
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Abstract
(57)【要約】
【課題】 積層体の側壁部に生じる凹凸部を平坦化する
ことのできる薄膜半導体装置およびアクティブマトリッ
クス基板並びにその製造方法を提供する。 【解決手段】 異なる複数の材料によって構成されてな
る積層体が基板上に形成されてなる薄膜半導体装置であ
って、該積層体の側壁部にペルヒドロポリシラザンまた
はこれを含む組成物の焼成物が形成されてなる。
ことのできる薄膜半導体装置およびアクティブマトリッ
クス基板並びにその製造方法を提供する。 【解決手段】 異なる複数の材料によって構成されてな
る積層体が基板上に形成されてなる薄膜半導体装置であ
って、該積層体の側壁部にペルヒドロポリシラザンまた
はこれを含む組成物の焼成物が形成されてなる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜半導体装置お
よびアクティブマトリックス基板並びにその製造方法に
関する。
よびアクティブマトリックス基板並びにその製造方法に
関する。
【０００２】
【従来の技術】従来、薄膜半導体装置における配線は、
例えばＳｉ基板上に形成された半導体層上の所定位置に
アルミニウム（Ａｌ）や、Ａｌに銅（Ｃｕ）あるいはシ
リコン（Ｓｉ）等を少量添加した合金をスパッタ法等に
よって積層し、その積層体を所定のパターンにしたがっ
てエッチングすることにより形成されていた。
例えばＳｉ基板上に形成された半導体層上の所定位置に
アルミニウム（Ａｌ）や、Ａｌに銅（Ｃｕ）あるいはシ
リコン（Ｓｉ）等を少量添加した合金をスパッタ法等に
よって積層し、その積層体を所定のパターンにしたがっ
てエッチングすることにより形成されていた。
【０００３】ところが、半導体集積回路の高集積化に伴
って、配線幅が細くなり、配線中を流れる電流密度が増
加して、配線の断線不良の原因となるエレクトロマイグ
レーションやストレスマイグレーションが発生し易くな
ったため、上述のＡｌ系の配線材料に加えて、タングス
テン（Ｗ），チタン（Ｔｉ），窒化チタン（ＴｉＮ），
シリサイド（ＭｏＳｉ２，ＷＳｉ２など）等の高融点材
料を配線材料として用い、これらを積層した配線構造と
して不良の発生を防止するようになってきている。
って、配線幅が細くなり、配線中を流れる電流密度が増
加して、配線の断線不良の原因となるエレクトロマイグ
レーションやストレスマイグレーションが発生し易くな
ったため、上述のＡｌ系の配線材料に加えて、タングス
テン（Ｗ），チタン（Ｔｉ），窒化チタン（ＴｉＮ），
シリサイド（ＭｏＳｉ２，ＷＳｉ２など）等の高融点材
料を配線材料として用い、これらを積層した配線構造と
して不良の発生を防止するようになってきている。
【０００４】また、薄膜半導体装置の一種としての図４
に示すような液晶装置用のアクティブマトリックス基板
は、例えばガラス基板等の絶縁基板上に、Ｓｉを原材料
とする半導体層，絶縁層および導電層から成る薄膜を順
次選択的に積層させて、薄膜トランジスタ（ＴＦＴ：Th
in Film Transistor）や配線等を形成したものである。
に示すような液晶装置用のアクティブマトリックス基板
は、例えばガラス基板等の絶縁基板上に、Ｓｉを原材料
とする半導体層，絶縁層および導電層から成る薄膜を順
次選択的に積層させて、薄膜トランジスタ（ＴＦＴ：Th
in Film Transistor）や配線等を形成したものである。
【０００５】このアクティブマトリックス基板における
配線に関する事情は、半導体集積回路における配線の場
合と同様であり、Ｗ，Ｔｉ，ＴｉＮ，シリサイド等の高
融点材料とＡｌ系の配線材料を積層させて形成するよう
になっている。
配線に関する事情は、半導体集積回路における配線の場
合と同様であり、Ｗ，Ｔｉ，ＴｉＮ，シリサイド等の高
融点材料とＡｌ系の配線材料を積層させて形成するよう
になっている。
【０００６】また、上記ＴＦＴの配線について、画素電
極を構成する酸化インジウム錫膜（ＩＴＯ）との親和性
を高める等の理由から、Ａｌ系の材料にＴｉＮ等の異種
の金属層を積層して形成する場合がある。
極を構成する酸化インジウム錫膜（ＩＴＯ）との親和性
を高める等の理由から、Ａｌ系の材料にＴｉＮ等の異種
の金属層を積層して形成する場合がある。
【０００７】
【発明が解決しようとする課題】ところが、上述のよう
に、配線およびゲート電極を、Ａｌ系の材料とＷ、Ｔ
ｉ、ＴｉＮ、シリサイド等の材料を積層させた積層体か
ら形成する場合、その積層体を所定のパターンにしたが
ってエッチングする際に、所定のエッチングガス（例え
ばＣｌ２／ＢＣｌ３）またはエッチング液（例えば燐酸
／硝酸）による各層のエッチング速度が異なるため、配
線やゲート電極となる積層体の側壁部に凹凸部が生じて
しまうという問題が起きた。
に、配線およびゲート電極を、Ａｌ系の材料とＷ、Ｔ
ｉ、ＴｉＮ、シリサイド等の材料を積層させた積層体か
ら形成する場合、その積層体を所定のパターンにしたが
ってエッチングする際に、所定のエッチングガス（例え
ばＣｌ２／ＢＣｌ３）またはエッチング液（例えば燐酸
／硝酸）による各層のエッチング速度が異なるため、配
線やゲート電極となる積層体の側壁部に凹凸部が生じて
しまうという問題が起きた。
【０００８】ここで、図３を参照して、例えばアクティ
ブマトリックス基板のゲート電極において、側壁部に凹
凸部が発生する状態について簡単に説明する。
ブマトリックス基板のゲート電極において、側壁部に凹
凸部が発生する状態について簡単に説明する。
【０００９】まず、ゲート電極Ｇを形成するために、図
３の（ａ）に示すように、ガラス基板１上に下地絶縁膜
Ｓ’を介してｐ−Ｓｉ層２を形成し、この上にＳｉＯ２
からなるゲート絶縁膜３を形成し、そのゲート絶縁膜３
の上に厚さ０．０２μｍのＴｉ層Ｓ１，厚さ０．０５μ
ｍのＴｉＮ層Ｓ２，厚さ０．６μｍのＡｌＣｕ層Ｓ３，
厚さ０．０５μｍのＴｉＮ層Ｓ４を順次積層して積層体
Ｓを形成する。
３の（ａ）に示すように、ガラス基板１上に下地絶縁膜
Ｓ’を介してｐ−Ｓｉ層２を形成し、この上にＳｉＯ２
からなるゲート絶縁膜３を形成し、そのゲート絶縁膜３
の上に厚さ０．０２μｍのＴｉ層Ｓ１，厚さ０．０５μ
ｍのＴｉＮ層Ｓ２，厚さ０．６μｍのＡｌＣｕ層Ｓ３，
厚さ０．０５μｍのＴｉＮ層Ｓ４を順次積層して積層体
Ｓを形成する。
【００１０】そして、この積層体Ｓ上にフォトレジスト
を塗布し、所定パターンのマスクによってリソグラフィ
を行ない、その後に未感光部分のフォトレジストを除去
する。 次いで、所定パターンのフォトレジストをマス
クとして、例えばＣｌ２／ＢＣｌ３をエッチングガスと
するドライエッチングを行なってゲート電極Ｇを形成す
る（図３の（ｂ）参照））。
を塗布し、所定パターンのマスクによってリソグラフィ
を行ない、その後に未感光部分のフォトレジストを除去
する。 次いで、所定パターンのフォトレジストをマス
クとして、例えばＣｌ２／ＢＣｌ３をエッチングガスと
するドライエッチングを行なってゲート電極Ｇを形成す
る（図３の（ｂ）参照））。
【００１１】この際に、積層体Ｓを構成する各層Ｓ１〜
Ｓ４はエッチングガスＣｌ２／ＢＣｌ３によるエッチン
グ速度が異なるために、積層体Ｓの側壁部Ｈ１，Ｈ２に
凹凸部を生じる。
Ｓ４はエッチングガスＣｌ２／ＢＣｌ３によるエッチン
グ速度が異なるために、積層体Ｓの側壁部Ｈ１，Ｈ２に
凹凸部を生じる。
【００１２】即ち、エッチングガスＣｌ２／ＢＣｌ３に
よるエッチング速度は、Ｔｉ層Ｓ１，ＴｉＮ層Ｓ２，Ｔ
ｉＮ層Ｓ４は比較的遅く、ＡｌＣｕ層Ｓ３は比較的速い
ために、ゲート電極Ｇの下端側にはＴｉ層Ｓ１およびＴ
ｉＮ層Ｓ２からなる台座状の凸部Ａが発生し、ゲート電
極Ｇの上端側にはＴｉＮ層Ｓ４からなるヒサシ状の凸部
Ｂが生じてしまう。なお、台座状の凸部Ａやヒサシ状の
凸部Ｂの幅を基準にして見ればＡｌＣｕ層Ｓ３にエッチ
ングが進んだ凹部を生じているともいえる。
よるエッチング速度は、Ｔｉ層Ｓ１，ＴｉＮ層Ｓ２，Ｔ
ｉＮ層Ｓ４は比較的遅く、ＡｌＣｕ層Ｓ３は比較的速い
ために、ゲート電極Ｇの下端側にはＴｉ層Ｓ１およびＴ
ｉＮ層Ｓ２からなる台座状の凸部Ａが発生し、ゲート電
極Ｇの上端側にはＴｉＮ層Ｓ４からなるヒサシ状の凸部
Ｂが生じてしまう。なお、台座状の凸部Ａやヒサシ状の
凸部Ｂの幅を基準にして見ればＡｌＣｕ層Ｓ３にエッチ
ングが進んだ凹部を生じているともいえる。
【００１３】このようにして発生するゲート電極Ｇある
いは配線の側壁部の凹凸形状は、ＣＶＤ法による薄膜形
成において膜着きが悪くなるなどの影響を与え、例えば
層間絶縁膜等の形成プロセスにおいて、膜の剥離やひび
割れ等の不具合を生じ、ひいては回路特性を低下させた
り、あるいはＴＦＴ素子の特性を不安定にするなどの問
題を発生するおそれがあった。
いは配線の側壁部の凹凸形状は、ＣＶＤ法による薄膜形
成において膜着きが悪くなるなどの影響を与え、例えば
層間絶縁膜等の形成プロセスにおいて、膜の剥離やひび
割れ等の不具合を生じ、ひいては回路特性を低下させた
り、あるいはＴＦＴ素子の特性を不安定にするなどの問
題を発生するおそれがあった。
【００１４】本発明は、上述の課題に鑑みて案出された
ものであり、その目的とするところは、所定のエッチン
グガスまたはエッチング液によるエッチング速度が異な
る材料の積層体によって形成される半導体集積回路の配
線やアクティブマトリックス基板のゲート電極につい
て、エッチングすることによって積層体の側壁部に生じ
る凹凸部を平坦化することのできる薄膜半導体装置およ
びアクティブマトリックス基板並びにその製造方法を提
供することにある。
ものであり、その目的とするところは、所定のエッチン
グガスまたはエッチング液によるエッチング速度が異な
る材料の積層体によって形成される半導体集積回路の配
線やアクティブマトリックス基板のゲート電極につい
て、エッチングすることによって積層体の側壁部に生じ
る凹凸部を平坦化することのできる薄膜半導体装置およ
びアクティブマトリックス基板並びにその製造方法を提
供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る薄膜半導体装置は、異なる複数の材料
によって構成されてなる積層体が基板上に形成されてな
る薄膜半導体装置であって、該積層体の側壁部にペルヒ
ドロポリシラザンまたはこれを含む組成物の焼成物が形
成されてなるものである。
に、本発明に係る薄膜半導体装置は、異なる複数の材料
によって構成されてなる積層体が基板上に形成されてな
る薄膜半導体装置であって、該積層体の側壁部にペルヒ
ドロポリシラザンまたはこれを含む組成物の焼成物が形
成されてなるものである。
【００１６】これにより、積層体の側壁部を凹凸のない
フラットな形状とすることができ、薄膜半導体装置の特
性を向上させることができる。
フラットな形状とすることができ、薄膜半導体装置の特
性を向上させることができる。
【００１７】なお、上記異なる複数の材料は、エッチン
グ速度の異なる材料とした場合には、上記積層体をエッ
チングすることによって該積層体の側壁部に生じる凹凸
部をペルヒドロポリシラザンまたはこれを含む組成物の
焼成物で埋めることにより、側面を平坦化することがで
きる。
グ速度の異なる材料とした場合には、上記積層体をエッ
チングすることによって該積層体の側壁部に生じる凹凸
部をペルヒドロポリシラザンまたはこれを含む組成物の
焼成物で埋めることにより、側面を平坦化することがで
きる。
【００１８】また、上記ペルヒドロポリシラザンまたは
これを含む組成物の焼成膜は、上記積層体の側壁に沿っ
て所望形状までエッチバックすることにより、平坦化す
ることができる。
これを含む組成物の焼成膜は、上記積層体の側壁に沿っ
て所望形状までエッチバックすることにより、平坦化す
ることができる。
【００１９】また、本発明に係る薄膜半導体装置の製造
方法は、基板上に異なる複数の材料を積層する工程と、
前記積層体を所定のパターンにエッチングする工程と、
前記積層体の側壁部にペルヒドロポリシラザンまたはこ
れを含む組成物を塗布する工程と、前記ペルヒドロポリ
シラザンまたはこれを含む組成物を焼成する工程とを少
なくとも有するものである。
方法は、基板上に異なる複数の材料を積層する工程と、
前記積層体を所定のパターンにエッチングする工程と、
前記積層体の側壁部にペルヒドロポリシラザンまたはこ
れを含む組成物を塗布する工程と、前記ペルヒドロポリ
シラザンまたはこれを含む組成物を焼成する工程とを少
なくとも有するものである。
【００２０】これにより、積層体の側壁部を凹凸のない
フラットな形状とした薄膜半導体装置を製造することが
できる。
フラットな形状とした薄膜半導体装置を製造することが
できる。
【００２１】なお、上記異なる複数の材料を、エッチン
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。ま
た、上記ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜を上記積層体の側壁に沿って所望形状までエ
ッチバックすることにより、側面を平坦化することがで
きる。また、前記ペルヒドロポリシラザンまたはこれを
含む組成物に、圧力：１〜２ｋｇ／ｃｍ２の条件下で水
蒸気アニールを施すことにより焼成することができる。
なお、温度：１３０℃，焼成時間：１８０分の条件で水
蒸気アニールをすることが好ましい。
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。ま
た、上記ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜を上記積層体の側壁に沿って所望形状までエ
ッチバックすることにより、側面を平坦化することがで
きる。また、前記ペルヒドロポリシラザンまたはこれを
含む組成物に、圧力：１〜２ｋｇ／ｃｍ２の条件下で水
蒸気アニールを施すことにより焼成することができる。
なお、温度：１３０℃，焼成時間：１８０分の条件で水
蒸気アニールをすることが好ましい。
【００２２】また、本発明に係るアクティブマトリック
ス基板は、基板上に画素電極がマトリックス状に形成さ
れ、各画素電極に対応して薄膜トランジスタが形成され
てなるアクティブマトリックス基板であって、前記薄膜
トランジスタのゲート電極は、異なる複数の材料の積層
体で形成され、該積層体の側壁部に、ペルヒドロポリシ
ラザンまたはこれを含む組成物の焼成物が形成されてな
るものである。
ス基板は、基板上に画素電極がマトリックス状に形成さ
れ、各画素電極に対応して薄膜トランジスタが形成され
てなるアクティブマトリックス基板であって、前記薄膜
トランジスタのゲート電極は、異なる複数の材料の積層
体で形成され、該積層体の側壁部に、ペルヒドロポリシ
ラザンまたはこれを含む組成物の焼成物が形成されてな
るものである。
【００２３】これにより、アクティブマトリックス基板
の薄膜トランジスタ（ＴＦＴ）のゲート電極は、側壁部
に凹凸のないフラットな形状となるため、ＣＶＤ法など
により層間絶縁膜等を形成するプロセスにおいて、膜の
剥離やひび割れ等の不具合を生じることがなく、ＴＦＴ
素子の特性を安定化させることができる。
の薄膜トランジスタ（ＴＦＴ）のゲート電極は、側壁部
に凹凸のないフラットな形状となるため、ＣＶＤ法など
により層間絶縁膜等を形成するプロセスにおいて、膜の
剥離やひび割れ等の不具合を生じることがなく、ＴＦＴ
素子の特性を安定化させることができる。
【００２４】なお、上記異なる複数の材料は、エッチン
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。
【００２５】また、上記ペルヒドロポリシラザンまたは
これを含む組成物の焼成膜は、上記積層体の側壁に沿っ
て所望形状までエッチバックすることにより、平坦化す
ることができる。
これを含む組成物の焼成膜は、上記積層体の側壁に沿っ
て所望形状までエッチバックすることにより、平坦化す
ることができる。
【００２６】また、上記積層体は、Ｔｉ層，ＴｉＮ層，
ＡｌＣｕ層，ＴｉＮ層を順次積層させたものとすること
ができ、画素電極を形成するＩＴＯ等との親和性が高い
配線とすることができる。
ＡｌＣｕ層，ＴｉＮ層を順次積層させたものとすること
ができ、画素電極を形成するＩＴＯ等との親和性が高い
配線とすることができる。
【００２７】また、本発明に係るアクティブマトリック
ス基板の製造方法は、基板上に画素電極がマトリックス
状に形成され、各画素電極に対応して薄膜トランジスタ
が形成されてなるアクティブマトリックス基板の製造方
法であって、異なる複数の材料を順次積層させて積層体
を形成する工程と、上記積層体を所定のパターンにエッ
チングする工程と、前記積層体の側壁部にペルヒドロポ
リシラザンまたはこれを含む組成物を塗布する工程と、
上記ペルヒドロポリシラザンまたはこれを含む組成物を
焼成する工程とを少なくとも有するものである。
ス基板の製造方法は、基板上に画素電極がマトリックス
状に形成され、各画素電極に対応して薄膜トランジスタ
が形成されてなるアクティブマトリックス基板の製造方
法であって、異なる複数の材料を順次積層させて積層体
を形成する工程と、上記積層体を所定のパターンにエッ
チングする工程と、前記積層体の側壁部にペルヒドロポ
リシラザンまたはこれを含む組成物を塗布する工程と、
上記ペルヒドロポリシラザンまたはこれを含む組成物を
焼成する工程とを少なくとも有するものである。
【００２８】これにより、積層体の側壁部を凹凸のない
フラットな形状としたアクティブマトリックス基板を製
造することができる。
フラットな形状としたアクティブマトリックス基板を製
造することができる。
【００２９】なお、上記異なる複数の材料を、エッチン
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。ま
た、上記ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜を上記積層体の側壁に沿って所望形状までエ
ッチバックすることにより、平坦化することができる。
グ速度の異なる材料とする場合には、上記積層体をエッ
チングした際に該積層体の側壁部に生じる凹凸部をペル
ヒドロポリシラザンまたはこれを含む組成物の焼成物で
埋めることにより、側面を平坦化することができる。ま
た、上記ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜を上記積層体の側壁に沿って所望形状までエ
ッチバックすることにより、平坦化することができる。
【００３０】また、上記積層体は、スパッタ法により、
Ｔｉ層，ＴｉＮ層，ＡｌＣｕ層，ＴｉＮ層を順次積層し
て形成する場合には画素電極を形成するＩＴＯ等との親
和性が高いゲート電極を作ることができる。
Ｔｉ層，ＴｉＮ層，ＡｌＣｕ層，ＴｉＮ層を順次積層し
て形成する場合には画素電極を形成するＩＴＯ等との親
和性が高いゲート電極を作ることができる。
【００３１】また、前記ペルヒドロポリシラザンまたは
これを含む組成物に、圧力：１〜２ｋｇ／ｃｍ２の条件
下で水蒸気アニールを施すことにより焼成することがで
きる。なお、温度：１３０℃，焼成時間：１８０分の条
件で水蒸気アニールをすることが好ましい。
これを含む組成物に、圧力：１〜２ｋｇ／ｃｍ２の条件
下で水蒸気アニールを施すことにより焼成することがで
きる。なお、温度：１３０℃，焼成時間：１８０分の条
件で水蒸気アニールをすることが好ましい。
【００３２】
【発明の実施の形態】以下、本発明の好適な実施形態を
図１と図２を参照して説明する。
図１と図２を参照して説明する。
【００３３】ここに、図１は本発明に係るアクティブマ
トリックス基板の製造方法を適用した薄膜トランジスタ
（ＴＦＴ）のゲート配線の製造プロセスの一例を示す工
程図である。なお、アクティブマトリックス基板は図４
に示したような構成であり、画素電極５２がマトリクス
状に形成され、各画素電極に接続して薄膜トランジスタ
からなるスイッチング素子（図示せず）が形成されてい
る。各スイッチング素子には走査線及びデータ線が接続
されてなる（図示せず）。また、基板の周辺には駆動回
路（５８、６０、６１）が形成されてなる。
トリックス基板の製造方法を適用した薄膜トランジスタ
（ＴＦＴ）のゲート配線の製造プロセスの一例を示す工
程図である。なお、アクティブマトリックス基板は図４
に示したような構成であり、画素電極５２がマトリクス
状に形成され、各画素電極に接続して薄膜トランジスタ
からなるスイッチング素子（図示せず）が形成されてい
る。各スイッチング素子には走査線及びデータ線が接続
されてなる（図示せず）。また、基板の周辺には駆動回
路（５８、６０、６１）が形成されてなる。
【００３４】また、図２は、本発明に係るアクティブマ
トリックス基板の製造方法を適用して形成したゲート電
極を備える薄膜トランジスタの構成例を示す断面図であ
る。
トリックス基板の製造方法を適用して形成したゲート電
極を備える薄膜トランジスタの構成例を示す断面図であ
る。
【００３５】まず、図１において、絶縁基板としてのガ
ラス基板１上に下地絶縁膜を形成した後、下地絶縁膜上
にｐ−Ｓｉ膜２を形成する。このｐ−Ｓｉ膜２は、例え
ばジシランガスを用いたＬＰＣＶＤ（減圧ＣＶＤ）法や
モノシランガスを用いたＰＥＣＶＤ（プラズマＣＶＤ）
法でａ−Ｓｉ膜を堆積し、そのａ−Ｓｉ膜の全面にエキ
シマレーザを照射することによりレーザアニールを行い
ａ−Ｓｉ膜を結晶化することにより形成する。
ラス基板１上に下地絶縁膜を形成した後、下地絶縁膜上
にｐ−Ｓｉ膜２を形成する。このｐ−Ｓｉ膜２は、例え
ばジシランガスを用いたＬＰＣＶＤ（減圧ＣＶＤ）法や
モノシランガスを用いたＰＥＣＶＤ（プラズマＣＶＤ）
法でａ−Ｓｉ膜を堆積し、そのａ−Ｓｉ膜の全面にエキ
シマレーザを照射することによりレーザアニールを行い
ａ−Ｓｉ膜を結晶化することにより形成する。
【００３６】次いで、ｐ−Ｓｉ膜２上に、ＣＶＤ法によ
りゲート絶縁膜（ＳｉＯ2膜）３を形成する。
りゲート絶縁膜（ＳｉＯ2膜）３を形成する。
【００３７】そして、そのゲート絶縁膜３の上に厚さ
０．０２μｍのＴｉ層Ｓ１，厚さ０．０５μｍのＴｉＮ
層Ｓ２，厚さ０．６μｍのＡｌＣｕ層Ｓ３，厚さ０．０
５μｍのＴｉＮ層Ｓ４をスパッタ法等により順次積層し
て積層体Ｓを形成する（図１の工程（ａ））。
０．０２μｍのＴｉ層Ｓ１，厚さ０．０５μｍのＴｉＮ
層Ｓ２，厚さ０．６μｍのＡｌＣｕ層Ｓ３，厚さ０．０
５μｍのＴｉＮ層Ｓ４をスパッタ法等により順次積層し
て積層体Ｓを形成する（図１の工程（ａ））。
【００３８】次に、この積層体Ｓ上にフォトレジスト４
を塗布し、所定パターンのマスクによってリソグラフィ
を行ない、その後に未感光部分のフォトレジストを除去
し、このフォトレジスト４をマスクとして、例えばＣｌ
２／ＢＣｌ３をエッチングガスとするドライエッチング
を行なう（図１の工程（ｂ））。
を塗布し、所定パターンのマスクによってリソグラフィ
を行ない、その後に未感光部分のフォトレジストを除去
し、このフォトレジスト４をマスクとして、例えばＣｌ
２／ＢＣｌ３をエッチングガスとするドライエッチング
を行なう（図１の工程（ｂ））。
【００３９】上記工程（ｂ）により、ゲート電極Ｇ１が
形成される（図２の工程（ｃ））。
形成される（図２の工程（ｃ））。
【００４０】この際に、エッチングガスＣｌ２／ＢＣｌ
３によるドライエッチングのエッチング速度は、Ｔｉ層
Ｓ１，ＴｉＮ層Ｓ２，ＴｉＮ層Ｓ４は比較的遅く、Ａｌ
Ｃｕ層Ｓ３は比較的速いために、ゲート電極Ｇ１の側壁
部Ｈ１，Ｈ２の下端側にはＴｉ層Ｓ１およびＴｉＮ層Ｓ
２からなる台座状の凸部Ａが発生し、上端側にはＴｉＮ
層Ｓ４からなるヒサシ状の凸部Ｂが生じる。なお、台座
状の凸部Ａやヒサシ状の凸部Ｂの幅を基準にして見るな
らばＡｌＣｕ層Ｓ３に凹部を生じているともいえる。
３によるドライエッチングのエッチング速度は、Ｔｉ層
Ｓ１，ＴｉＮ層Ｓ２，ＴｉＮ層Ｓ４は比較的遅く、Ａｌ
Ｃｕ層Ｓ３は比較的速いために、ゲート電極Ｇ１の側壁
部Ｈ１，Ｈ２の下端側にはＴｉ層Ｓ１およびＴｉＮ層Ｓ
２からなる台座状の凸部Ａが発生し、上端側にはＴｉＮ
層Ｓ４からなるヒサシ状の凸部Ｂが生じる。なお、台座
状の凸部Ａやヒサシ状の凸部Ｂの幅を基準にして見るな
らばＡｌＣｕ層Ｓ３に凹部を生じているともいえる。
【００４１】なお、上記エッチングガスに代えて燐酸／
硝酸等のエッチング液によるウェットエッチングを行な
う場合にあっても同様である。
硝酸等のエッチング液によるウェットエッチングを行な
う場合にあっても同様である。
【００４２】次いで、ゲート電極Ｇ１の全体を覆うよう
に、スピンコート法等によりペルヒドロポリシラザンま
たはこれを含む組成物を塗布して塗布膜ＰＳ１を形成す
る（図１の工程（ｄ））。
に、スピンコート法等によりペルヒドロポリシラザンま
たはこれを含む組成物を塗布して塗布膜ＰＳ１を形成す
る（図１の工程（ｄ））。
【００４３】ここで、ペルヒドロポリシラザンとは、無
機ポリシラザンの一種であり、大気焼成することによっ
てシリカに転化する塗布型コーティング材料である。
機ポリシラザンの一種であり、大気焼成することによっ
てシリカに転化する塗布型コーティング材料である。
【００４４】例えば、東燃（株）製のポリシラザンは、
−（ＳｉＨ２ＮＨ）− を基本ユニットとする有機溶剤
（例えばキシレン）に可溶な無機ポリマーである。
−（ＳｉＨ２ＮＨ）− を基本ユニットとする有機溶剤
（例えばキシレン）に可溶な無機ポリマーである。
【００４５】この無機ポリマーの有機溶媒溶液（例えば
２０％キシレン溶液）を塗布液として用い、大気中で焼
成することにより、水分や酸素と反応し、４５０℃程度
の温度条件下でＣＶＤによるシリカ膜と略同等の緻密な
高純度シリカ（アモルファスＳｉＯ２）膜を得ることが
できる。
２０％キシレン溶液）を塗布液として用い、大気中で焼
成することにより、水分や酸素と反応し、４５０℃程度
の温度条件下でＣＶＤによるシリカ膜と略同等の緻密な
高純度シリカ（アモルファスＳｉＯ２）膜を得ることが
できる。
【００４６】本実施形態では、濃度５〜２０％のペルヒ
ドロポリシラザンを５００〜３０００ｒｐｍ，２０秒の
条件でスピンコートして塗布膜ＰＳ１を形成した。
ドロポリシラザンを５００〜３０００ｒｐｍ，２０秒の
条件でスピンコートして塗布膜ＰＳ１を形成した。
【００４７】そして、このペルヒドロポリシラザンの塗
布膜ＰＳ１を例えば１気圧，３５０℃，１８０分の条件
下で水蒸気アニールすることにより、ＳｉＯ２からなる
焼成膜ＰＳ２を得る（図１の工程（ｅ））。
布膜ＰＳ１を例えば１気圧，３５０℃，１８０分の条件
下で水蒸気アニールすることにより、ＳｉＯ２からなる
焼成膜ＰＳ２を得る（図１の工程（ｅ））。
【００４８】なお、上記のアニール条件に限定されるも
のではなく、例えば、圧力：１〜２ｋｇ／ｃｍ２，温
度：１３０℃，焼成時間：１８０分の条件下、あるい
は、圧力：４ｋｇ／ｃｍ２，温度：１３０℃，焼成時
間：１８０分の条件下で水蒸気アニールを施してペルヒ
ドロポリシラザンの塗布膜ＰＳ１を焼成するようにして
もよい。
のではなく、例えば、圧力：１〜２ｋｇ／ｃｍ２，温
度：１３０℃，焼成時間：１８０分の条件下、あるい
は、圧力：４ｋｇ／ｃｍ２，温度：１３０℃，焼成時
間：１８０分の条件下で水蒸気アニールを施してペルヒ
ドロポリシラザンの塗布膜ＰＳ１を焼成するようにして
もよい。
【００４９】このような水蒸気アニールを行なった際の
ペルヒドロポリシラザンのシリカへの転化は次式〔化
１〕で表される。
ペルヒドロポリシラザンのシリカへの転化は次式〔化
１〕で表される。
【００５０】
【化１】
【００５１】次に、焼成膜ＰＳ２を例えばＦ系ガスをエ
ッチングガスとするドライエッチングや、ふっ酸をエッ
チャントとするウェットエッチングによってエッチバッ
クして、不要部分を除去し、ＡｌＣｕ層Ｓ３に生じた凹
部を焼成膜ＰＳ２で埋めた形状のゲート電極Ｇ２を形成
する（図１の工程（ｆ））。
ッチングガスとするドライエッチングや、ふっ酸をエッ
チャントとするウェットエッチングによってエッチバッ
クして、不要部分を除去し、ＡｌＣｕ層Ｓ３に生じた凹
部を焼成膜ＰＳ２で埋めた形状のゲート電極Ｇ２を形成
する（図１の工程（ｆ））。
【００５２】これにより、ゲート電極Ｇ２の側壁部は焼
成膜ＰＳ２によって平坦化が図られるため、ＣＶＤ法な
どにより層間絶縁膜等を形成するプロセスにおいて、膜
の剥離やひび割れ等の不具合を生じることを有効に防止
でき、このゲート電極Ｇ２を備えるＴＦＴ素子の特性を
安定化させることができる。
成膜ＰＳ２によって平坦化が図られるため、ＣＶＤ法な
どにより層間絶縁膜等を形成するプロセスにおいて、膜
の剥離やひび割れ等の不具合を生じることを有効に防止
でき、このゲート電極Ｇ２を備えるＴＦＴ素子の特性を
安定化させることができる。
【００５３】なお、図１において、ＡｌＣｕ層Ｓ３は断
面形状が略正方形状に表されているが、これに限定され
るものではなく、断面形状が台形状等になる場合であっ
てもよい。
面形状が略正方形状に表されているが、これに限定され
るものではなく、断面形状が台形状等になる場合であっ
てもよい。
【００５４】上記のようにして形成されたゲート電極Ｇ
２を有するＴＦＴの構成について図２を参照して説明す
ると概略以下の通りである。
２を有するＴＦＴの構成について図２を参照して説明す
ると概略以下の通りである。
【００５５】図２において、１はガラス基板であり、２
はＴＦＴの能動層を構成する１層目のポリシリコン層で
あり、このポリシリコン層２の表面には、熱酸化などに
よりゲート絶縁膜３が形成されている。
はＴＦＴの能動層を構成する１層目のポリシリコン層で
あり、このポリシリコン層２の表面には、熱酸化などに
よりゲート絶縁膜３が形成されている。
【００５６】このゲート絶縁膜３の上には、積層構造で
且つ側面が平坦化されたゲート電極Ｇ２が前記図１の工
程にしたがって形成される。
且つ側面が平坦化されたゲート電極Ｇ２が前記図１の工
程にしたがって形成される。
【００５７】５はＴＦＴのソース領域（もしくはドレイ
ン領域）に画素電極に印加すべき電圧を供給するデータ
線（ソース線）で、アルミニウム層のような導電層によ
って形成されている。
ン領域）に画素電極に印加すべき電圧を供給するデータ
線（ソース線）で、アルミニウム層のような導電層によ
って形成されている。
【００５８】また、６はＩＴＯ膜からなる画素電極７と
上記ポリシリコン層２のＴＦＴのドレイン領域（もしく
はソース領域）とを接続するためのコンタクトホール、
８は上記ゲート電極Ｇ２と上記ポリシリコン層２のＴＦ
Ｔのソース領域とを接続するためのコンタクトホールで
ある。
上記ポリシリコン層２のＴＦＴのドレイン領域（もしく
はソース領域）とを接続するためのコンタクトホール、
８は上記ゲート電極Ｇ２と上記ポリシリコン層２のＴＦ
Ｔのソース領域とを接続するためのコンタクトホールで
ある。
【００５９】また、９はＮＳＧ膜（ボロンやリンを含ま
ないシリケートガラス膜）等からなる第１層間絶縁膜、
１０はＢＰＳＧ膜（ボロンおよびリンを含むシリケート
ガラス膜）等からなる第２層間絶縁膜であり、高温ＣＶ
Ｄおよび低温ＣＶＤ法によりそれぞれ形成される。
ないシリケートガラス膜）等からなる第１層間絶縁膜、
１０はＢＰＳＧ膜（ボロンおよびリンを含むシリケート
ガラス膜）等からなる第２層間絶縁膜であり、高温ＣＶ
Ｄおよび低温ＣＶＤ法によりそれぞれ形成される。
【００６０】このように、ゲート電極Ｇ２を備えるＴＦ
Ｔは、特に、第１層間絶縁膜９を高温ＣＶＤおよび低温
ＣＶＤ法により形成する際に、ゲート電極Ｇ２の側面が
平坦化されているため、膜着きがよく、第１層間絶縁膜
の剥離やひび割れ等が生じないため、高い信頼性を確保
することができ、また、特性を安定化することができ
る。
Ｔは、特に、第１層間絶縁膜９を高温ＣＶＤおよび低温
ＣＶＤ法により形成する際に、ゲート電極Ｇ２の側面が
平坦化されているため、膜着きがよく、第１層間絶縁膜
の剥離やひび割れ等が生じないため、高い信頼性を確保
することができ、また、特性を安定化することができ
る。
【００６１】なお、本実施形態では、アクティブマトリ
ックス基板におけるゲート電極に本発明に係る方法を適
用した場合について述べたが、これに限定されるもので
はなく、アクティブマトリックス基板における配線や半
導体集積回路の配線を製造する場合にも同様にして適用
することができる。
ックス基板におけるゲート電極に本発明に係る方法を適
用した場合について述べたが、これに限定されるもので
はなく、アクティブマトリックス基板における配線や半
導体集積回路の配線を製造する場合にも同様にして適用
することができる。
【００６２】この場合に、特に限定されるものではない
が、配線の積層構造は、Ｔａ，Ａｌ，Ｃｒなどの金属や
これらの材料を含む合金等で構成するようにしてもよ
い。
が、配線の積層構造は、Ｔａ，Ａｌ，Ｃｒなどの金属や
これらの材料を含む合金等で構成するようにしてもよ
い。
【００６３】そして、上記配線について、その側壁部の
凹凸部をペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜で埋めて平坦化することにより、回路特性を
低下させる事態を未然に防止することができる。
凹凸部をペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜で埋めて平坦化することにより、回路特性を
低下させる事態を未然に防止することができる。
【００６４】
【発明の効果】以上説明したように、本発明に係る薄膜
半導体装置は、異なる複数の材料によって構成されてな
る積層体が基板上に形成されてなる薄膜半導体装置であ
って、該積層体の側壁部にペルヒドロポリシラザンまた
はこれを含む組成物の焼成物が形成されるようにしたの
で、積層体の側壁部を凹凸のないフラットな形状とする
ことができ、薄膜半導体装置の特性を向上させることが
できるという効果がある。
半導体装置は、異なる複数の材料によって構成されてな
る積層体が基板上に形成されてなる薄膜半導体装置であ
って、該積層体の側壁部にペルヒドロポリシラザンまた
はこれを含む組成物の焼成物が形成されるようにしたの
で、積層体の側壁部を凹凸のないフラットな形状とする
ことができ、薄膜半導体装置の特性を向上させることが
できるという効果がある。
【図１】 本発明に係るアクティブマトリックス基板の
製造方法を適用した薄膜トランジスタのゲート配線の製
造プロセスの一例を示す工程図である。
製造方法を適用した薄膜トランジスタのゲート配線の製
造プロセスの一例を示す工程図である。
【図２】 本発明に係る製造方法を適用したゲート電極
を備えるアクティブマトリックス基板の薄膜トランジス
タの構成例を示す断面図である。
を備えるアクティブマトリックス基板の薄膜トランジス
タの構成例を示す断面図である。
【図３】 従来のアクティブマトリックス基板の薄膜ト
ランジスタのゲート電極における側壁部の凹凸部の発生
を示す説明図である。
ランジスタのゲート電極における側壁部の凹凸部の発生
を示す説明図である。
【図４】 アクティブマトリックス基板の構成を示す図
である。
である。
１ ガラス基板 ２ ｐ−Ｓｉ膜 ３ ゲート絶縁膜 ４ フォトレジスト ５ データ線（ソース線） ６ コンタクトホール ７ 画素電極 ８ コンタクトホール ９ 第１層間絶縁膜 １０ 第２層間絶縁膜 Ｇ ゲート電極 Ｇ１ ゲート電極 Ｇ２ 側面を平坦化したゲート電極 Ｓ 積層体 Ｓ１ Ｔｉ層 Ｓ２ ＴｉＮ層 Ｓ３ ＡｌＣｕ層 Ｓ４ ＴｉＮ層 Ｈ１，Ｈ２ 側壁部 Ａ 台座状の凸部 Ｂ ヒサシ状の凸部 ＰＳ１ ペルヒドロポリシラザンまたはこれを含む組成
物の塗布膜 ＰＳ２ ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜（ＳｉＯ２膜）
物の塗布膜 ＰＳ２ ペルヒドロポリシラザンまたはこれを含む組成
物の焼成膜（ＳｉＯ２膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/12 Ａ 21/336 29/78 ６１２Ｚ ６１７Ｊ
Claims (16)
- 【請求項１】 異なる複数の材料によって構成されてな
る積層体が基板上に形成されてなる薄膜半導体装置であ
って、該積層体の側壁部にペルヒドロポリシラザンまた
はこれを含む組成物の焼成物が形成されてなることを特
徴とする薄膜半導体装置。 - 【請求項２】 上記異なる複数の材料は、エッチング速
度の異なる材料であることを特徴とする請求項１記載の
薄膜半導体装置。 - 【請求項３】 上記ペルヒドロポリシラザンまたはこれ
を含む組成物の焼成膜は、上記積層体の側壁に沿って所
望形状までエッチバックされることを特徴とする請求項
１または請求項２に記載の薄膜半導体装置。 - 【請求項４】 基板上に異なる複数の材料を積層する工
程と、 前記積層体を所定のパターンにエッチングする工程と、
前記積層体の側壁部にペルヒドロポリシラザンまたはこ
れを含む組成物を塗布する工程と、前記ペルヒドロポリ
シラザンまたはこれを含む組成物を焼成する工程と、を
少なくとも有することを特徴とする薄膜半導体装置の製
造方法。 - 【請求項５】 上記異なる複数の材料は、エッチング速
度の異なる材料であることを特徴とする請求項４記載の
薄膜半導体装置の製造方法。 - 【請求項６】 上記ペルヒドロポリシラザンまたはこれ
を含む組成物の焼成膜を上記積層体の側壁に沿って所望
形状までエッチバックすることを特徴とする請求項４ま
たは請求項５に記載の薄膜半導体装置の製造方法。 - 【請求項７】 前記ペルヒドロポリシラザンまたはこれ
を含む組成物に、圧力：１〜２ｋｇ／ｃｍ２条件下で水
蒸気アニールを施すことを特徴とする請求項４から請求
項６の何れかに記載の薄膜半導体装置の製造方法。 - 【請求項８】 基板上に画素電極がマトリックス状に形
成され、各画素電極に対応して薄膜トランジスタが形成
されてなるアクティブマトリックス基板であって、前記
薄膜トランジスタのゲート電極は、異なる複数の材料の
積層体で形成され、該積層体の側壁部に、ペルヒドロポ
リシラザンまたはこれを含む組成物の焼成物が形成され
てなることを特徴とするアクティブマトリックス基板。 - 【請求項９】 上記異なる複数の材料は、エッチング速
度の異なる材料であることを特徴とする請求項８記載の
アクティブマトリックス基板。 - 【請求項１０】 上記ペルヒドロポリシラザンまたはこ
れを含む組成物の焼成膜は、上記積層体の側壁に沿って
所望形状までエッチバックされることを特徴とする請求
項８または請求項９に記載のアクティブマトリックス基
板。 - 【請求項１１】 上記積層体は、Ｔｉ層，ＴｉＮ層，Ａ
ｌＣｕ層，ＴｉＮ層を順次積層させたものであることを
特徴とする請求項８から請求項１０の何れかに記載のア
クティブマトリックス基板。 - 【請求項１２】 基板上に画素電極がマトリックス状に
形成され、各画素電極に対応して薄膜トランジスタが形
成されてなるアクティブマトリックス基板の製造方法で
あって、異なる複数の材料を順次積層させて積層体を形
成する工程と、上記積層体を所定のパターンにエッチン
グする工程と、前記積層体の側壁部にペルヒドロポリシ
ラザンまたはこれを含む組成物を塗布する工程と、上記
ペルヒドロポリシラザンまたはこれを含む組成物を焼成
する工程と、を少なくとも有することを特徴とするアク
ティブマトリックス基板の製造方法。 - 【請求項１３】 上記異なる複数の材料は、エッチング
速度の異なる材料であることを特徴とする請求項１２記
載のアクティブマトリックス基板の製造方法。 - 【請求項１４】 上記ペルヒドロポリシラザンまたはこ
れを含む組成物の焼成膜を上記積層体の側壁に沿って所
望形状までエッチバックすることを特徴とする請求項１
２または請求項１３に記載のアクティブマトリックス基
板の製造方法。 - 【請求項１５】 上記積層体は、スパッタ法により、Ｔ
ｉ層，ＴｉＮ層，ＡｌＣｕ層，ＴｉＮ層を順次積層して
形成することを特徴とする請求項１２から請求項１４の
何れかに記載のアクティブマトリックス基板の製造方
法。 - 【請求項１６】前記ペルヒドロポリシラザンまたはこれ
を含む組成物に、圧力：１〜２ｋｇ／ｃｍ２条件下で水
蒸気アニールを施すことを特徴とする請求項１２から請
求項１５の何れかに記載のアクティブマトリックス基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15142598A JPH11345974A (ja) | 1998-06-01 | 1998-06-01 | 薄膜半導体装置及びその製造方法並びにアクティブマトリックス基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15142598A JPH11345974A (ja) | 1998-06-01 | 1998-06-01 | 薄膜半導体装置及びその製造方法並びにアクティブマトリックス基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345974A true JPH11345974A (ja) | 1999-12-14 |
Family
ID=15518348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15142598A Withdrawn JPH11345974A (ja) | 1998-06-01 | 1998-06-01 | 薄膜半導体装置及びその製造方法並びにアクティブマトリックス基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345974A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100887996B1 (ko) * | 2002-12-24 | 2009-03-09 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치의 박막 트랜지스터 및 그제조방법 |
| US7781772B2 (en) | 2002-09-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7932183B2 (en) | 2006-11-14 | 2011-04-26 | Mitsubishi Electric Corporation | Method of manufacturing multilayer thin film pattern and display device |
| JP2014232788A (ja) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | 電極、ｍｉｓ型半導体装置および電極の製造方法 |
| JP2019004172A (ja) * | 2010-11-05 | 2019-01-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1998
- 1998-06-01 JP JP15142598A patent/JPH11345974A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781772B2 (en) | 2002-09-20 | 2010-08-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US7897973B2 (en) | 2002-09-20 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8450851B2 (en) | 2002-09-20 | 2013-05-28 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US8749061B2 (en) | 2002-09-20 | 2014-06-10 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9082768B2 (en) | 2002-09-20 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9622345B2 (en) | 2002-09-20 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US9847386B2 (en) | 2002-09-20 | 2017-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| US10090373B2 (en) | 2002-09-20 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device and manufacturing method thereof |
| KR100887996B1 (ko) * | 2002-12-24 | 2009-03-09 | 엘지디스플레이 주식회사 | 구동회로 일체형 액정표시장치의 박막 트랜지스터 및 그제조방법 |
| US7932183B2 (en) | 2006-11-14 | 2011-04-26 | Mitsubishi Electric Corporation | Method of manufacturing multilayer thin film pattern and display device |
| JP2019004172A (ja) * | 2010-11-05 | 2019-01-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014232788A (ja) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | 電極、ｍｉｓ型半導体装置および電極の製造方法 |
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