KR20170091007A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20170091007A
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페이유 추
치에핀 사오
광유안 수
지휴에이 첸
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Abstract

반도체 디바이스를 제조하는 방법에 있어서, 소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀이 형성된다. 접착층이 제1 컨택홀에 형성된다. 제1 금속층이 제1 컨택홀 내의 접착층 상에 형성된다. 실리사이드층이 제1 금속층의 상면 상에 형성된다. 실리사이드층은 제1 금속층과 동일한 금속 원소를 포함한다.

Description

반도체 디바이스 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
<관련 출원과의 상호 참조>
본 출원은 2016년 1월 29일에 출원한 미국 특허 가출원 번호 제62/289,148호에 대해 우선권을 주장하며, 이 우선권 출원의 전체 개시내용은 참조에 의해 본 명세서에 포함된다.
<기술 분야>
본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것이며, 보다 구체적으로는 소스/드레인 영역 위에 전도성 층이 있는 구조 및 그 전도성 층을 제조하는 방법에 관한 것이다.
반도체 디바이스의 치수가 감소함에 따라, 알루미늄 및 구리 이외의 다양한 금속이 사용되고 있다. 예를 들어, 코발트(Co)가 비아나 컨택 구조용 전도성 금속으로서 사용되고 있다. Co가 활성 물질이라서 산소, 습기 또는 산과 쉽게 반응하기 때문에, 여러 방면에서 Co를 적합한 방법으로 사용하기가 곤란하다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피쳐들이 실측으로 도시되지 않으며, 예시적인 용도로만 이용됨을 강조한다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지 중 하나를 도시하는 (위에서 바라본) 예시적인 평면도를 보여준다. 도 1b는 도 1a의 X1-X1 선을 따른 예시적인 단면도를 보여준다. 도 1c는 게이트 구조의 확대도이다. 도 1d는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지 중 하나를 도시하는 예시적인 평면도를 보여준다.
도 2 내지 도 9는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다.
도 10a 내지 도 10c는 본 개시내용의 일부 실시형태에 따른 예시적인 단면도를 보여준다.
도 11a 내지 도 11c는 본 개시내용의 일부 실시형태에 따른 예시적인 단면도를 보여준다.
도 12는 본 개시내용의 다른 실시형태에 따른 예시적인 단면도를 보여준다.
도 13은 본 개시내용의 다른 실시형태에 따른 예시적인 단면도를 보여준다.
도 14 내지 도 17은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다.
도 18 내지 도 21은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다.
이하의 개시내용에서는 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시형태 또는 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 요소들의 치수는 개시하는 범위 또는 수치에 한정되지는 않지만, 디바이스의 공정 조건 및/또는 바람직한 특성에 종속될 수는 있다. 또한, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 단순화와 명확화를 위해 다양한 피쳐가 상이한 스케일로 임의대로 도시될 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 디바이스의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다. 또한, "~로 제조되는(made of)"이란 기재는 "포함하는(comprising)" 또는 "~로 구성되는(consisting of)" 중 하나를 의미할 수 있다.
도 1a와 도 1b는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 스테이지 중 하나를 보여준다. 도 1a는 평면(상면)도를 보여주고, 도 1b는 도 1a의 X1-X1 선을 따른 단면도를 보여준다.
도 1a와 도 1b는 금속 게이트 구조가 형성된 후의 반도체 디바이스의 구조를 보여준다. 도 1a와 도 1b에서는, 금속 게이트 구조(10)가 채널층 위에 형성되는데, 예컨대 핀 구조(fin structure)(5)의 일부와 캡 절연층(20)이 금속 게이트 구조(10) 위에 배치된다. 핀 구조(5)는 기판(1) 위에 배치되며, 격리 절연층 영역(3)으로부터 돌출한다. 도 2와 그 다음의 도면에서는, 기판(1)과 격리 절연층(3)이 생략된다. 금속 게이트 구조(10)의 두께는 일부 실시형태에 있어서 15 nm 내지 약 50 nm의 범위에 있다. 캡 절연층(20)의 두께는 일부 실시형태에서는 약 10 nm 내지 약 30 nm의 범위 내에 있고, 다른 실시형태에서는 약 15 nm 내지 약 20 nm의 범위 내에 있다. 금속 게이트 구조(10)와 캡 절연층(20)의 측벽 상에는 측벽 스페이서(30)가 제공된다. 측벽 스페이서의 바닥부에서의 측벽 스페이서(30)의 막두께는 일부 실시형태에서는 약 3 nm 내지 약 15 nm의 범위 내에 있고, 다른 실시형태에서는 약 4 nm 내지 약 10 nm의 범위 내에 있다. 금속 게이트 구조(10), 캡 절연층(20) 및 측벽 스페이서(30)의 조합을 총칭해서 게이트 구조라고 할 수 있다. 또한, 소스/드레인(S/D) 영역(50)이 게이트 구조에 인접해 형성되고, 컨택 에칭 정지층(CESL, contact etch stop layer)(33)이 게이트 구조 및 S/D 영역(50) 위에 형성된다. 일부 실시형태에 있어서, CESL(33)의 막두께는 약 1 nm 내지 약 20 nm의 범위 내에 있다. 게이트 구조 사이의 공간은 제1 ILD(interlayer dielectric)층(40)으로 충전된다. 실리사이드층(55)이 S/D 영역(50) 상에 또한 형성된다. 본 개시내용에서는, 소스와 드레인이 상호교환적으로 사용되는데, 실질적으로 구조적인 차이는 없다. 용어 "소스/드레인(S/D)"은 소스와 드레인 중 하나를 가리킨다.
실리사이드층(55)은 코발트 실리사이드(예, CoSi, CoSi2, Co2Si, Co2Si, Co3Si; 총칭하여 "Co 실리사이드"), 티탄 실리사이드(예, Ti5Si3, TiSi, TiSi2, TiSi3, Ti6Si4; 총칭하여 "Ti 실리사이드"), 니켈 실리사이드(예, Ni3Si, Ni31Si12, Ni2Si, Ni3Si2, NiSi, NiSi2; 총칭하여 "Ni 실리사이드"), 구리 실리사이드(예, Cu17Si3, Cu56Si11,Cu5Si, Cu33Si7, Cu4Si, Cu19Si6, Cu3Si, Cu87Si13; 총칭하여 "Cu 실리사이드"), 텅스텐 실리사이드(W5Si3, WSi2; 총칭하여 "W 실리사이드"), 및 몰리브덴 실리사이드(Mo3Si, Mo5Si3, MoSi2; 총칭하여 "Mo 실리사이드") 중 하나 이상을 포함한다.
도 1c는 게이트 구조의 확대도이다. 금속 게이트 구조(10)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 기타 전도성 재료 등의 금속 재료의 하나 이상의 층(16)을 포함한다. 채널층(5)과 금속 게이트 사이에 배치되는 게이트 유전체층(12)은 하이k(high-k) 금속 산화물 등의 금속 산화물의 하나 이상의 층을 포함한다. 하이k 유전체에 이용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물을 포함한다. 일부 실시형태에 있어서, 1-3 nm 두께를 가진 SiO2로 제조된 계면층이 채널층(5)과 하이k 게이트 유전체층(12) 사이에 형성된다.
일부 실시형태에 있어서, 게이트 유전체층(12)과 금속 재료(16) 사이에는 하나 이상의 일함수 조절층(14)이 개재된다 일함수 조절층(14)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC로 된 단일층, 또는 이들 재료 중 2개 이상의 재료로 된 다층과 같은 전도성 재료로 제조된다. n채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조절층으로서 이용되고, p채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조절층으로서 이용된다.
캡 절연층(20)은 SiN, SiCN 및 SiOCN을 비롯한 실리콘 질화물계 재료와 같은 절연 재료의 하나 이상의 층을 포함한다. 측벽 스페이서(30)는 캡 절연층(20)과는 상이한 재료로 제조되며, SiN, SiCN 및 SiOCN을 비롯한 실리콘 질화물계 재료 등의 절연 재료의 하나 이상의 층을 포함한다. CESL(33)은 캡 절연층(20)과는 상이한 재료로 제조되며, SiN, SiON, SiCN 및 SiOCN을 비롯한 실리콘 질화물계 재료 등의 절연 재료의 하나 이상의 층을 포함한다. 제1 ILD층(40)은 실리콘 산화물, SiOC, SiOCN나 SiCN 또는 기타 로우k(low-k) 재료, 또는 다공성 재료의 하나 이상의 층을 포함한다. 제1 ILD층(40)은 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD 또는 기타 적절한 성막 방법에 의해 형성될 수 있다.
CESL(33), 측벽 스페이서(30)의 재료, 캡 절연층(20)의 재료, 및 제1 ILD층(40)의 재료가 서로 상이할 수도 있기 때문에, 이들 층의 각각은 선택적으로 에칭될 수 있다. 일 실시형태에 있어서, CESL층(33)은 SiN로 제조되고, 측벽 스페이서(30)는 SiOCN, SiCN 또는 SiON로 제조되며, 캡 절연층(20)은 SiN 또는 SiON로 제조되고, 제1 ILD(40)은 SiO2로 제조된다.
본 실시형태에서는, 게이트 대체 공정에 의해 제조된 FIN FET(fin field effect transistor)이 채택된다.
도 1d는 Fin(핀) FET 구조의 예시적인 투시도이다. 핀 FET 구조는 다음의 단계들에 의해 제조될 수 있다.
먼저, 핀 구조(310)가 기판(300) 위에 제조된다. 핀 구조는 바닥 영역과, 채널 영역(315)인 상부 영역을 포함한다. 기판은 예컨대 약 1x1015 cm-3 내지 약 1x1018 cm-3의 범위 내에 불순물 농도를 가진 p타입 실리콘 기판이다. 다른 실시형태에 있어서, 기판은 약 1x1015 cm-3 내지 약 1x1018 cm-3의 범위 내에 불순물 농도를 가진 n타입 실리콘 기판이다. 한편, 기판은 게르마늄 등의 다른 원소 반도체와, SiC 및 SiGe 등의 IV-IV족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 등의 III-V족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수도 있다. 일 실시형태에 있어서, 기판은 SOI(실리콘 온 절연체, silicon-on-insulator) 기판의 실리콘층이다.
핀 구조(310)를 형성한 후에, 그 핀 구조(310) 위에 격리 절연층(320)이 형성된다. 격리 절연층(320)은 LPCVD, 플라즈마 CVD 또는 유동성 CVD(flowable CVD)에 의해 형성된, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 등의 절연 재료의 하나 이상의 층을 포함한다. 격리 절연층은 SOG(spin-on-glass), SiO, SiON, SiOCN 및/또는 FSG(fluoride-doped silicate glass)의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조 위에 격리 절연층(320)을 형성한 후에, 그 격리 절연층(320)의 부분을 제거하기 위해 평탄화 단계가 행해진다. 평탄화 단계는 화학적 기계 연마(chemical mechanical polishing, CMP) 및/또는 에치백(etch-back) 공정을 포함할 수 있다. 그런 다음, 격리 절연층(320)은 핀 구조의 상위 영역이 노출되도록 추가 제거된다(리세싱된다).
노출된 핀 구조 위에 더미 게이트 구조가 형성된다. 더미 게이트 구조는 폴리실리콘으로 제조된 더미 게이트 전극층 및 더미 게이트 유전체층을 포함한다. 절연 재료의 하나 이상의 층을 포함하는 측벽 스페이서(350)도 더미 게이트 전극층의 측벽 상에 형성된다. 더미 게이트 구조가 형성된 후에, 더미 게이트 구조로 덮이지 않는 핀 구조(310)가 격리 절연층(320)의 상면 밑에서 리세싱된다. 그런 다음, 에피택셜 성장 방법을 이용해, 리세싱된 핀 구조 위에 소스/드레인 영역(360)이 형성된다. 소스/드레인 영역은 응력을 채널 영역(315)을 가하는 응력 재료를 포함할 수 있다.
그런 다음, 더미 게이트 구조와 소스/드레인 영역 위에 층간 유전체층(ILD)(370)이 형성된다. ILD층(370)은 실리콘 산화물, SiOC, SiOCN이나 SiCN 또는 기타 로우k(low-k) 재료, 또는 다공성 재료의 하나 이상의 층을 포함한다. 평탄화 단계 후에, 더미 게이트 구조는 게이트 스페이스를 만들기 위해 제거된다. 그런 다음, 게이트 스페이스에는, 하이k 유전체층 등의 게이트 유전체층 및 금속 게이트 전극을 포함하는 금속 게이트 구조(330)가 형성된다. 또한, 도 1d에 도시하는 Fin FET 구조를 얻기 위하여, 금속 게이트 구조(330) 위에 캡 절연층(340)이 형성된다. 도 1d에서, 하위 구조를 보여주기 위해 금속 게이트 구조(330), 캡 절연층(340), 측벽(330) 및 ILD(370)의 부분이 잘려져 있다.
도 1d의 금속 게이트 구조(330), 캡 절연층(340), 측벽(330), 소스/드레인(360) 및 ILD(370)은 실질적으로 도 1a와 도 1b의 금속 게이트 구조(10), 캡 절연층(20), 측벽 스페이서(30), 소스/드레인(50) 및 제1 ILD(40)에 상응한다.
도 2 내지 도 9는 본 개시내용의 일 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다. 도 2 내지 도 9에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다.
도 2에 나타내는 바와 같이, 도 1b의 구조 위에 제2 ILD층(60)이 형성된다. 재료 및 제조 공정은 전술한 제1 ILD층(40)의 것과 같다. 일부 실시형태에 있어서, 예컨대, SiN, SiC 또는 SiCN로 제조된 CESL(contact etch stop layer)(도시 생략)이 제1 ILD층(40)과 제2 ILD층(60) 사이에 형성된다.
그런 다음, 도 3에 도시하는 바와 같이, 게이트 구조의 금속 게이트(10)와 S/D 영역의 실리사이드층(55)의 상면을 일부 노출시키기 위해 제1 및 제2 ILD층에 컨택홀(65)이 형성된다. 일부 실시형태에서는, 게이트 실리사이드층도 금속 게이트 구조(10) 상에 형성되고, 게이트 실리사이드층은 컨택홀을 형성함으로써 노출된다.
컨택홀(65)이 형성된 후에, 접착(글루)층(70)의 블랭킷층이 형성된 다음, 도 4에 도시하는 바와 같이, 상면 전체를 덮기 위해 제1 금속층(75)이 형성된다.
접착층(adhesive layer)(70)은 전도성 재료의 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, 접착층(70)은 Ti층 상에 형성되는 TiN층을 포함한다. TiN층과 Ti층의 각각의 두께는 일부 실시형태에서 약 1 nm 내지 약 5 nm의 범위 내에 있다. 접착층(70)은 CVD, 스퍼터링을 비롯한 PVD(physical vapor deposition), ALD(atomic layer deposition), 전기 도금 또는 이들의 조합, 또는 기타 적절한 성막 방법으로 형성될 수 있다. 접착층(70)은 제1 금속층(75)이 박리되는 것을 막는데 이용된다. 일부 실시형태에서는, 접착층(70)이 이용되지 않고, 제1 금속층(75)이 컨택홀 안에 직접 형성된다. 이러한 경우에, 제1 금속층(75)은 실리사이드층(55)과 접촉한다.
제1 금속층(75)은 Co, W, Mo 및 Cu 중 하나이다. 일 실시형태에서는, Co가 금속층(75)으로서 이용된다. 제1 금속층(75)은 CVD, PVD, ALD, 전기 도금 또는 이들의 조합, 또는 기타 적절한 성막 방법으로 형성될 수 있다.
"두꺼운" 제1 금속층이 형성된 후에, 도 5에 도시하는 바와 같이, 제2 ILD층(60)의 상면 상에 퇴적된 제1 금속층 및 접착층을 제거하기 위해 CMP(chemical mechanical polishing) 또는 에치백 단계(etch-back operation) 등의 평탄화 단계가 수행된다.
후속하여, 도 6에 도시하는 바와 같이, 제1 금속층(75)의 상면 위에 상부 실리사이드층(80)이 형성된다. 일부 실시형태에 있어서, 실리사이드층(80)은 제1 금속층(75)과 동일한 금속 원소를 함유한다. 예를 들면, 제1 금속층(75)이 Co로 제조되면, 실리사이드층(80)은 Co 실리사이드이다. 제1 금속층(75)이 W로 제조되면, 실리사이드층(80)은 W 실리사이드이다. 제1 금속층(75)이 Mo로 제조되면, 실리사이드층(80)은 Mo 실리사이드이다. 제1 금속층(75)이 Cu로 제조되면, 실리사이드층(80)은 Cu 실리사이드이다.
제1 금속층(75)이 Co로 제조되면, 하나 이상의 희석 가스(예, He, H2)와 함께 SiH4 및/또는 Si2H6 가스(실란 소스 가스)가, 도 5의 구조를 구비한 기판이 배치되어 있는 진공 챔버 내에 도입된다. 실란 소스 가스를 공급하기에 앞서 H2 가스를 공급함으로써, Co층(75)의 표면 상의 산화물층(예컨대, CoOx)이 감소할 수 있고, 깨끗하고 순수한 Co 표면이 얻어질 수 있다. 실란 소스 가스에는 He 및/또는 H2 희석 가스가 공급된다. N2 또는 기타 질소 소스 가스를 이용하지 않고 He 및/또는 H2의 희석 가스를 이용함으로써, Co 및/또는 CoSi 층의 질화를 막는 것이 가능하다.
기판은 일부 실시형태에 있어서 약 300℃ 내지 약 800℃에서 가열된다. 이 조건 하에서, 제1 금속층(75)의 표면에 있는 코발트 원자가 실란 소스 가스로부터의 실리콘 원자와 반응하여, Co 실리사이드층(80)을 형성한다. 일부 실시형태에서는, Co 실리사이드층(80)이 형성된 후에 추가 어닐링 단계가 수행된다. 추가 어닐링은 H2, NH3, He 및 Ar 중 하나 이상의 환경에서 약 300℃ 내지 약 800℃의 범위 내의 온도로 행해진다. 일부 실시형태에서는, NH3가 어닐링 가스로서 이용된다. 전술한 단계에 의해, 일부 실시형태에 있어서, 약 0.1 nm 내지 약 5 nm의 표면 두께를 갖는 힐록(hillock) 없는 CoSi층을 취득할 수 있다.
온도가 고온, 예컨대 약 700-800℃일 경우, CoSi2가 주로 형성된다. 온도가 저온, 예컨대 약 300-400℃일 경우, Co2Si가 주로 형성된다. 온도가 약 400-600℃일 경우, CoSi가 주로 형성된다. CoSi2가 Co2Si 또는 CoSi보다는 저항성이 낮은 것을 알아야 한다. 추가 열 단계들이 행해질 수도 있다.
마찬가지로, 제1 금속층(75)이 Cu 또는 Ti로 제조될 경우, 실리사이드층(80)은 실란 소스 가스를 이용해 형성될 수 있다.
다른 실시형태에 있어서, 얇은 실리콘층, 예컨대 폴리실리콘층이나 비정질층이 도 5의 구조 위에 형성된 다음, 제1 금속층(75) 상에 실리사이드층(80)을 형성하기 위해 어닐링 단계가 행해진다. 이러한 경우에, 제2 ILD층(60) 상에 형성된 실리콘층은 습식 에칭을 이용하여, 실리사이드층의 형성 후에 제거된다.
일부 실시형태에 있어서, 실리사이드층(80)의 두께는 약 3 nm 내지 약 5 nm의 범위 내에 있다.
후속하여, 도 7에 도시하는 바와 같이, 실리사이드층(80)과 제2 ILD층(60) 위에 ESL(etch stop layer)(90)이 형성된다. ESL(90)은 SiN, SiC, SiCN 또는 SiON의 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, ESL(90)의 두께는 약 10 nm 내지 약 30 nm의 범위 내에 있다.
ESL(90)은 N2 또는 NH3 등의 질소 소스 가스, CH4 등의 탄소 소스 가스 및/또는 O2 등의 산소 소스 가스를 가진 SiH4 및/또는 Si2H6 가스를 이용해 플라즈마 강화 CVD로 형성될 수 있다. 같은 실란기가 이용될 수 있기 때문에, Co 실리사이드층(80)의 형성에 사용된 동일한 진공 챔버 또는 동일한 성막 툴에서, 소스 가스 및 온도 또는 압력 등의 다른 조건을 간단히 변경함으로써, ESL(90)의 퇴적이 행해질 수 있다. 일 실시형태에 있어서, ESL 퇴적에 앞서 NH3 등의 질소 소스 가스가 공급되어, ESL층의 형성 시에 유전체 재료(예, SiN)에, 있다면, 제2 ILD층(60)의 표면 상의 잔여 Si가 형성될 수 있다.
다음으로, 도 8에 나타내는 바와 같이, ESL(90) 위에 제3 ILD층(100)이 형성된다. 제3 ILD(100)의 재료와 제조 공정은 전술한 제1 ILD층(40) 및/또는 제2 ILD층(60)의 것과 같다. 또한, 컨택 개구(109)가 제3 ILD층 및 ESL(90)에 형성된다. 일부 실시형태에 있어서, 컨택 개구(109)를 형성하기 위한 에칭 단계는 실리사이드층(80)에서 정지한다. 다시 말해, 실리사이드층(80)은 에칭 정지층으로서 기능할 수 있다. 다른 실시형태에 있어서, 컨택 에칭 동안, 컨택 개구의 바닥부에 있는 실리사이드층(80)은 에칭되어 제거된다.
또한, 도 9에 도시하는 바와 같이, 제1 금속층(75)에 전기적으로 접속되기 위해 컨택 개구(109) 내에 비아 플러그(110)가 형성된다. 비아 플러그(110)는 TiN, Ti, Cu, Al, W 또는 이들의 합금 또는 기타 적절한 재료 등의 도전성 재료의 하나 이상의 층을 포함한다.
도 9에 도시하는 디바이스에 대해, 배선 금속층, 유전체층, 패시베이션층 등과 같은 다양한 피쳐를 형성하기 위해 추가 CMOS 공정이 행해질 수 있는 것은 물론이다.
도 10a 내지 도 10c는 본 개시내용의 일부 실시형태에 따른 예시적인 단면도를 보여준다. 도 10a 내지 도 10c는 구조의 관련 부분만 도시한다.
도 10a에서는, 실리사이드층(80)이 제1 금속층(75)의 상면을 전체적으로 덮는다. 도 10b와 도 10c에서는, 도 10a와는 달리, 실리사이드층(80)이 제1 금속층(75)의 상면을 일부만 덮는다. 도 10b에서는, 실리사이드층(80)이 비아 플러그(110) 아래에만 형성된다. 도 10c에서는, 비아 플러그(110)가 형성되는 영역을 제외한, 제1 금속층(75)의 상면 위에 실리사이드층(80)이 형성된다. 일부 실시형태에 있어서, 도 10c의 구조를 제조하기 위해, 컨택 개구(109)가 형성되기 전에, 플라즈마 처리 또는 이온 충격 처리를 이용하여 실리사이드층(80)이 제거된 다음, 실리사이드가 제거된 오목부를 충전하기 위해 금속 재료(예, Co)가 선택적으로 성장한다.
도 11a 내지 도 11c는 본 개시내용의 일부 실시형태에 따른 예시적인 단면도를 보여준다. 도 11a 내지 도 11c는 구조의 관련 부분만 도시한다.
컨택 개구(109)를 형성하기 위한 (예컨대, 에칭 조건을 넘는) 컨택 에칭 조건에 종속하여, 비아 플러그의 바닥부의 위치가 달라진다. 도 11b에서는, 비아 플러그(110)의 바닥부가 실리사이드층(80)의 상면에 위치한다. 도 11b에서는, 비아 플러그(110)의 바닥부가 실리사이드층(80)의 중간부에 Z 방향으로 위치한다. 다시 말해, 비아 플러그(110)가 실리사이드층(80) 내에 부분적으로 매립된다. 도 10a에서는, 비아 플러그(110)의 바닥부가 제1 금속층(75)의 상면과 접촉한다. 다시 말해, 비아 플러그(110)가 실리사이드층(80)을 관통한다.
도 12는 본 개시내용의 다른 실시형태에 따른 예시적인 단면도를 보여준다. 도 12는 구조의 관련 부분만 도시한다.
도 12에서는, 상대적으로 두꺼운 실리사이드층(80)이 형성된다. 일부 실시형태에 있어서, 실리사이드층(80)의 두께는 약 5 nm 내지 약 10 nm의 범위 내에 있다. 도 12에 도시하는 바와 같이, 실리사이드층(80)은 제2 ILD층(60)의 상면 위에 돌출한다. 따라서, CESL(90)은 융기된 단차를 갖는다. 제2 ILD층 위의 CESL(90)의 상면의 높이와 실리사이층(80) 위의 CESL(90)의 상면의 높이 차(H1)는 일부 실시형태에서는 약 0.5 nm 내지 약 4 nm의 범위 내에 있다.
도 13은 본 개시내용의 다른 실시형태에 따른 예시적인 단면도를 보여준다. 일부 실시형태에 있어서, 제1 금속층은 예컨대 평면도에서의 Y 방향으로 긴 실질적으로 직사각형 형상을 갖는다. 이러한 경우에, 2개(110A 및 110B) 이상의 비아 플러그가, 도 13에 도시하는 바와 같이, 제1 금속층(75) 위에 배치된다.
도 14 내지 도 17은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다. 도 14 내지 도 17에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 전술한 실시형태와 유사하거나 동일한 구조, 구성, 재료 및/또는 공정이 이어지는 실시형태에서 채택될 수도 있으며, 상세한 설명은 생략될 수도 있다.
도 6과 도 7의 구조 및 공정과는 달리, CESL(90)와 제3 ILD층(100)은 제1 금속층(75) 위에 실리사이드층을 형성하지 않고서, 도 14에 도시하는 바와 같이, 도 5의 구조 위에 형성된다. 또한, 도 15에 도시하는 바와 같이, 제1 금속층(75)의 상면의 일부를 노출시키기 위해, 제3 ILD층(100) 및 CESL(90)에 컨택 개구(109)가 형성된다.
그런 다음, 제1 금속층(75)의 상면 상에서 컨택 개구(109)의 바닥부에 실리사이드층(80)이 형성된다. 전술한 바와 유사한 실리사이드 형성 단계가 이용될 수 있다.
후속해서, 도 17에 도시하는 바와 같이, 컨택 개구(109)에 비아 플러그(110)가 형성된다. 도 17에서는, 도 10b와 마찬가지로, 실리사이드층(80)이 비아 플러그(110) 아래에만 형성된다. 일부 실시형태에서는, CESL(90)의 두께가 비아 플러그(110)의 절반만큼 두껍거나 그보다 더 두껍다.
도 18 내지 도 21은 본 개시내용의 다른 실시형태에 따른 반도체 디바이스의 순차적 제조 공정의 다양한 스테이지를 도시하는, 도 1a의 X1-X1 선에 대응하는 예시적인 단면도를 보여준다. 도 18 내지 도 21에 나타내는 공정의 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 후술하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체 또는 삭제될 수 있는 것은 물론이다. 단계/공정의 순서는 교체될 수도 있다. 전술한 실시형태와 유사하거나 동일한 구조, 구성, 재료 및/또는 공정이 이어지는 실시형태에서 채택될 수도 있으며, 상세한 설명은 생략될 수도 있다.
전술한 실시형태에 있어서, 도 2와 도 3에 도시하는 바와 같이, CESL(33)이 형성되고 컨택홀(65)이 형성되기 전에, 실리사이드층(55)이 형성된다. 이어지는 실시형태에서는, 도 18에 도시하는 바와 같이, 소스/드레인(S/D) 영역(50) 위에 실리사이드층을 형성하지 않고서 CESL(33)이 형성된다. 그리고, 도 19에 도시하는 바와 같이, S/D 영역(50)의 부분을 노출시키기 위해 컨택홀(65)이 형성된다.
후속해서, 도 20에 도시하는 바와 같이, S/D 영역(50) 위에 실리사이드층(55)이 형성된다. 도 4 및 도 5에서와 유사한 단계를 이용하여, 선택적인 접착층(70)과 제1 금속층(75)이 도 21에 도시하는 바와 같이 형성된다. 도 21에 도시하는 바와 같이, 실리사이드층(55)은 S/D 영역(50) 사이의 계면에만 형성되고, CESL(33)은 S/D 영역(50)과 직접 접촉한다.
도 20에 도시하는 바와 같이 금속 게이트 구조(10) 위의 컨택홀의 바닥부에도 실리사이드층(50)이 형성된다.
도 21에 도시한 구조가 형성된 후에, 비아 플러그(110)를 형성하기 위한, 앞의 실시형태에서 설명한 단계들이 행해진다.
여기에서 설명하는 다양한 실시형태 또는 예는 종래기술을 능가한 여러가지 효과를 제공한다. 예를 들어, 본 개시내용에 있어서, 실리사이드층(예, Co 실리사이드)이 제1 금속층(예, Co)의 표면 상에 형성되기 때문에, 실리사이드층은 하부의 금속층(예, Co)이 공기 중에서 또는 후속 제조 단계 중에 산화 또는 손상되는 것을 보호할 수 있는 패시베이션층으로서 기능한다. 또한, 실리사이드층은 비아 플러그용 컨택 개구가 형성될 때에 에칭 정지층으로서 기능하여, 비아가 하부층을 관통하는 것을 막을 수 있다. 또한, 실리사이드층은 제1 금속층의 표면 상에 선택적으로 형성될 수 있고, 실리사이드층과 CESL은 동일한 진공 챔버 또는 동일한 성막 툴에서 형성될 수 있다. 이들 특징으로, 전류 누설을 막을 수 있다. Si층이 전체 웨이퍼 상에 퇴적되어 실리사이드층으로 개질되면, 잔여 Si가 제1 금속층 사이에서 누설을 일으킬 수도 있다.
본 명세서에서 모든 효과에 대해 반드시 논의하지 않고, 특정 효과가 모든 실시형태 또는 실시예에 필요하지는 않으며, 다른 실시형태 또는 실시예는 상이한 효과를 제공할 수 있는 것은 물론이다.
본 개시내용의 일 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀이 형성된다. 접착층이 제1 컨택홀에 형성된다. 제1 금속층이 제1 컨택홀 내 접착층 상에 형성된다. 실리사이드층이 제1 금속층의 상면 상에 형성된다. 실리사이드층은 제1 금속층과 동일한 금속 원소를 포함한다.
본 개시내용의 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀이 형성된다. 제1 금속층이 제1 컨택홀에 형성된다. 상부 실리사이드층이 제1 금속층의 상면 상에 형성된다. 소스/드레인 영역 및 게이트 전극 중 적어도 하나는 하부 실리사이드층을 포함한다. 제1 금속층은 하부 실리사이드층과 접촉한다. 상부 실리사이드층은 제1 금속층의 상면을 적어도 부분적으로 덮는다. 상부 실리사이드층은 제1 금속층과 동일한 금속 원소를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 전계 효과 트랜지스터를 포함하는 반도체 디바이스가, 소스/드레인 영역과, 소스/드레인 영역 상에 형성된 소스/드레인 실리사이드층과, 소스/드레인 실리사이드층에 접속된 제1 컨택을 포함한다. 제1 컨택은 제1 금속층을 포함한다. 제1 금속층의 상면은 적어도 실리사이드층에 의해 덮인다. 실리사이드층은 제1 금속층과 동일한 금속 원소를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태 또는 실시예의 특징을 개관한 것이다. 당업자는 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들 또는 실시예들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 이해할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀을 형성하는 단계와,
상기 제1 컨택홀에 접착층(adhesive layer)을 형성하는 단계와,
상기 제1 컨택홀 내의 상기 접착층 상에 제1 금속층을 형성하는 단계와,
상기 제1 금속층의 상면 상에 실리사이드층을 형성하는 단계를 포함하고,
상기 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스의 제조 방법.
2. 제1항에 있어서, 상기 실리사이드층 및 상기 하나 이상의 유전체층의 최상층 위에 절연층을 형성하는 단계를 더 포함하고,
상기 절연층은 상기 하나 이상의 유전체층의 상기 최상층과는 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
3. 제2항에 있어서, 상기 절연층은 SiN, SiC, SiCN 및 SiON 중 적어도 하나로 제조되는 것인 반도체 디바이스의 제조 방법.
4. 제2항에 있어서,
상기 절연층 위에 추가 유전체층을 형성하는 단계와,
상기 추가 절연층과 상기 절연층에 제2 컨택홀을 형성하는 단계와,
상기 제1 금속층 위에, 상기 제1 금속층에 전기적으로 접속되는 제2 금속층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
5. 제4항에 있어서, 상기 제2 금속층은 상기 실리사이드층의 상면과 직접 접촉하는 것인 반도체 디바이스의 제조 방법.
6. 제4항에 있어서, 상기 제2 금속층은 상기 실리사이드층을 관통하고 상기 제1 금속층과 직접 접촉하는 것인 반도체 디바이스의 제조 방법.
7. 제1항에 있어서,
상기 소스/드레인 영역은 소스/드레인 실리사이드층을 포함하고,
상기 접착층은 상기 소스/드레인 실리사이드층과 접촉하는 것인 반도체 디바이스의 제조 방법.
8. 제1항에 있어서, 상기 실리사이드층은 상기 제1 금속층의 상면을 전체적으로 덮는 것인 반도체 디바이스의 제조 방법.
9. 제1항에 있어서, 상기 실리사이드층은 상기 제1 금속층의 상면을 부분적으로 덮는 것인 반도체 디바이스의 제조 방법.
10. 제9항에 있어서,
상기 절연층 위에 추가 유전체층을 형성하는 단계와,
상기 추가 절연층과 상기 절연층에 제2 컨택홀을 형성하는 단계와,
상기 제1 금속층 위에, 상기 제1 금속층에 전기적으로 접속되는 제2 금속층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
11. 제10항에 있어서, 상기 제2 금속층은 상기 제1 금속층과 직접 접촉하는 것인 반도체 디바이스의 제조 방법.
12. 제10항에 있어서, 상기 제2 금속층은 상기 실리사이드층과 직접 접촉하는 것인 반도체 디바이스의 제조 방법.
13. 반도체 디바이스를 제조하는 방법에 있어서,
소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀을 형성하는 단계와,
상기 제1 컨택홀에 제1 금속층을 형성하는 단계와,
상기 제1 금속층의 상면 상에 상부 실리사이드층을 형성하는 단계를 포함하고,
상기 소스/드레인 영역 및 상기 게이트 전극 중 적어도 하나는 하부 실리사이드층을 포함하며,
상기 제1 금속층은 상기 하부 실리사이드층과 접촉하고,
상기 상부 실리사이드층은 상기 제1 금속층의 상면을 적어도 부분적으로 덮으며,
상기 상부 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스의 제조 방법.
14. 제13항에 있어서, 상기 상부 실리사이드층 및 상기 하나 이상의 유전체층의 최상층 위에 절연층을 형성하는 단계를 더 포함하고,
상기 절연층은 상기 하나 이상의 유전체층의 상기 최상층과는 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
15. 제14항에 있어서,
상기 절연층 위에 추가 유전체층을 형성하는 단계와,
상기 추가 절연층과 상기 절연층에 제2 컨택홀을 형성하는 단계와,
상기 제1 금속층 위에, 상기 제1 금속층에 전기적으로 접속되는 제2 금속층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
16. 제13항에 있어서, 상기 상부 실리사이드층은 상기 하나 이상의 유전체층의 최상층의 상면 위에 돌출하는 것인 반도체 디바이스의 제조 방법.
17. 전계 효과 트랜지스터를 포함하는 반도체 디바이스에 있어서,
소스/드레인 영역과,
상기 소스/드레인 영역 상에 형성되는 소스/드레인 실리사이드층과,
상기 소스/드레인 실리사이드층에 접속되는 제1 컨택을 포함하고,
상기 제1 컨택은 제1 금속층을 포함하며,
상기 제1 금속층의 상면은 적어도 실리사이드층에 의해 덮이고,
상기 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스.
18. 제17항에 있어서,
상기 제1 컨택은 접착층을 더 포함하고,
상기 접착층은 상기 제1 금속층과 상기 소스/드레인 실리사이드층 사이에 배치되는 것인 반도체 디바이스.
19. 제17항에 있어서, 상기 제1 컨택이 매립되어 있는 유전체층을 더 포함하고,
상기 실리사이드층은 상기 유전체층의 상면 위에 돌출하는 것인 반도체 디바이스.
20. 제17항에 있어서, 상기 실리사이드층은 Co 실리사이드로 제조되고, 상기 제1 금속층은 Co로 제조되는 것인 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀을 형성하는 단계와,
    상기 제1 컨택홀에 접착층(adhesive layer)을 형성하는 단계와,
    상기 제1 컨택홀 내의 상기 접착층 상에 제1 금속층을 형성하는 단계와,
    상기 제1 금속층의 상면 상에 실리사이드층을 형성하는 단계
    를 포함하고,
    상기 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 실리사이드층 및 상기 하나 이상의 유전체층의 최상층 위에 절연층을 형성하는 단계를 더 포함하고,
    상기 절연층은 상기 하나 이상의 유전체층의 상기 최상층과는 상이한 재료로 제조되는 것인 반도체 디바이스의 제조 방법.
  3. 제2항에 있어서,
    상기 절연층 위에 추가 유전체층을 형성하는 단계와,
    상기 추가 절연층과 상기 절연층에 제2 컨택홀을 형성하는 단계와,
    상기 제1 금속층 위에, 상기 제1 금속층에 전기적으로 접속되는 제2 금속층을 형성하는 단계
    를 더 포함하는 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 소스/드레인 영역은 소스/드레인 실리사이드층을 포함하고,
    상기 접착층은 상기 소스/드레인 실리사이드층과 접촉하는 것인 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 실리사이드층은 상기 제1 금속층의 상면을 전체적으로 또는 부분적으로 덮는 것인 반도체 디바이스의 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    소스/드레인 영역 또는 게이트 전극 위에 배치되는 하나 이상의 유전체층에 제1 컨택홀을 형성하는 단계와,
    상기 제1 컨택홀에 제1 금속층을 형성하는 단계와,
    상기 제1 금속층의 상면 상에 상부 실리사이드층을 형성하는 단계
    를 포함하고,
    상기 소스/드레인 영역 및 상기 게이트 전극 중 적어도 하나는 하부 실리사이드층을 포함하며,
    상기 제1 금속층은 상기 하부 실리사이드층과 접촉하고,
    상기 상부 실리사이드층은 상기 제1 금속층의 상면을 적어도 부분적으로 덮으며,
    상기 상부 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스의 제조 방법.
  7. 전계 효과 트랜지스터를 포함하는 반도체 디바이스에 있어서,
    소스/드레인 영역과,
    상기 소스/드레인 영역 상에 형성되는 소스/드레인 실리사이드층과,
    상기 소스/드레인 실리사이드층에 접속되는 제1 컨택
    을 포함하고,
    상기 제1 컨택은 제1 금속층을 포함하며,
    상기 제1 금속층의 상면은 적어도 실리사이드층에 의해 덮이고,
    상기 실리사이드층은 상기 제1 금속층과 동일한 금속 원소를 포함하는 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 컨택은 접착층을 더 포함하고,
    상기 접착층은 상기 제1 금속층과 상기 소스/드레인 실리사이드층 사이에 배치되는 것인 반도체 디바이스.
  9. 제7항에 있어서, 상기 제1 컨택이 매립되어 있는 유전체층을 더 포함하고,
    상기 실리사이드층은 상기 유전체층의 상면 위에 돌출하는 것인 반도체 디바이스.
  10. 제7항에 있어서, 상기 실리사이드층은 Co 실리사이드로 제조되고, 상기 제1 금속층은 Co로 제조되는 것인 반도체 디바이스.
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