KR102097623B1 - 반도체 디바이스와 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 디바이스는, 전자 디바이스가 마련된 기판; 상기 전자 디바이스 위에 형성된 층간 유전체(ILD) 층; 상기 ILD 층 상에 형성된 배선 패턴; 및 상기 ILD 층 내에 형성되며 상기 배선 패턴을 상기 전자 디바이스의 전도성 영역에 물리적 및 전기적으로 접속하는 접점을 포함한다. 상기 접점과 상기 ILD 층의 사이에서 상기 접점의 측벽에 절연 라이너 층이 마련된다. 상기 전자 디바이스의 전도성 영역의 상단으로부터 측정된 상기 절연 라이너 층의 높이가, 상기 ILD 층과 상기 배선 패턴 사이의 계면의 레벨과 상기 전도성 영역의 상단 사이에서 측정된 상기 접점의 높이의 90% 미만이다.

Description

반도체 디바이스와 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATING THE SAME}
관련 출원의 상호 참조
본 출원은, 본원에 그 개시내용 전부가 참조로 인용되어 있는, 2016년 12월 29일자로 출원된 미국 가출원 62/440,135호에 대해 우선권을 주장한다.
본원은 반도체 디바이스를 제조하는 방법에 관한 것이고, 보다 구체적으로는 게이트 상의 전도성 층, 소스/드레인 영역, 및/또는 기판에 대한 구조와 제조 방법에 관한 것이다.
반도체 디바이스의 치수가 감소됨에 따라, 저항, 예를 들어 접촉 저항을 낮추면서, 전도성 층들 사이를 분리 또는 절연하는 것이 더 중요해지고 있다.
본원은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서 일반적인 관례에 따라, 여러 피처(feature)는 축척에 맞춰 도시되어 있지 않고 단지 예시를 목적으로 이용되고 있다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 (위에서 바라본) 평면도를 보여준다. 도 1b는 도 1a의 선 X1-X1을 따라 취한 단면도를 보여준다. 도 1c는 게이트 구조의 확대도이다. 도 1d는 본원의 일부 실시형태에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 사시도를 보여준다.
도 2는 본원의 일부 실시형태에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 3은 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 4는 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 5는 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 6은 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 7은 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 8은 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 도 1a의 선 X1-X1에 대응하는 단면도를 보여준다.
도 9는 본원의 일부 실시형태들에 따른 단면도를 보여준다.
도 10은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 11은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 12는 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 13은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 14는 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 15는 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 16은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 17a 및 도 17b는 본원의 일부 실시형태들에 따른 예시적인 단면도를 보여준다.
도 18은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 19는 본원의 다른 실시형태들에 따른 단면도를 보여준다.
도 20은 본원의 다른 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 단면도를 보여준다.
도 21은 본원의 다른 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 단면도를 보여준다.
도 22는 본원의 다른 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들 중의 한 단계를 예시하는 단면도를 보여준다.
도 23은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
이하의 개시내용은 본 발명의 여러 피처를 구현하기 위한 다수의 서로 다른 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본원을 간략화하기 위해 구성요소 및 배치 구성의 특정 실시형태 또는 실시예가 이하에 기술되어 있다. 물론, 이들 특정 실시형태 또는 실시예는 단지 예에 불과하고, 제한을 의도로 한 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 제한되는 것이 아니라, 디바이스의 공정 조건 및/또는 요망되는 특성에 따라 좌우될 수 있다. 또한, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉해 있지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 여러 피처들은 단순 명료함을 위해 상이한 스케일로 임의적으로 도시될 수 있다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 디바이스는 다르게 배향(90도 또는 다른 방위로 회전)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다. 또한, 용어 "~로 만들어진"은 "~를 포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
도 1a 및 도 1b는 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 단계들 중의 한 단계를 보여준다. 도 1a는 평면도(상면도)를 보여주고, 도 1b는 도 1a의 선 X1-X1을 따라 취한 단면도를 보여준다.
도 1a 및 도 1b는, 소스/드레인 및 금속 게이트 구조가 형성된 이후의 반도체 디바이스의 구조를 보여준다. 도 1a 및 도 1b에서, 금속 게이트 구조(10)가 채널 층의, 예를 들어 핀 구조(5)의 일부분의 위에 형성되고, 캡 절연 층(20)이 금속 게이트 구조(10)의 위에 각각 배치된다. 핀 구조(5)는 기판(1)의 위에 배치되고, 분리 절연 층(3)[예컨대, STI(shallow trench isolation)]으로부터 돌출된다. 도 1a에서는, 3개의 핀 구조(5)가 배치되어 있다. 그러나, 핀 구조의 수는 3개에 한정되는 것은 아니다. 도 2와 그 후에서, 기판(1)과 분리 절연 층(3)은 명시적으로 표시되지 않는 한 생략된다.
일부 실시형태에서 금속 게이트 구조(10)의 두께는 약 10 ㎚ 내지 약 100 ㎚의 범위이다. 일부 실시형태에서 캡 절연 층(20)의 두께는 약 10 ㎚ 내지 약 30 ㎚의 범위이고, 다른 실시형태에서 약 15 ㎚ 내지 약 20 ㎚의 범위이다. 일부 실시형태에서, 캡 절연 층이 금속 게이트 구조(10) 상에 형성되지 않는다.
금속 게이트 구조(10)의 양 측벽과 캡 절연 층(20) 상에 측벽 스페이서(30)가 마련된다. 일부 실시형태에서는 측벽 스페이서의 하부에서 측벽 스페이서(30)의 막 두께가 약 3 ㎚ 내지 약 15 ㎚의 범위이고, 다른 실시형태에서는 약 4 ㎚ 내지 약 10 ㎚의 범위이다. 금속 게이트 구조(10), 캡 절연 층(20) 및 측벽 스페이서(30)의 조합을 총괄하여 게이트 구조라 할 수 있다. 또한, 소스/드레인(S/D) 영역(50)이 게이트 구조에 인접하여 형성되고, 접촉 에칭 정지 층(CESL)(33)이 게이트 구조 및 A/D 영역(50)의 위에 형성된다. 일부 실시형태에서 CESL(33)의 막 두께는 약 1 ㎚ 내지 약 20 ㎚의 범위이다. 게이트 구조들 사이의 공간에는 제1 층간 유전체(ILD) 층(40)이 충전된다. 일부 실시형태에서는 S/D 영역(50) 상에 실리사이드 층(55)이 더 형성된다. 본원에서는, 소스와 드레인이 상호 교환 가능하게 사용되고, 실질적으로 구조적인 차이가 없다. 용어 "소스/드레인"(S/D)이 소스와 드레인 중의 어느 하나를 나타낸다. 또한, 실리사이드 층(55)은 소스와 드레인의 일부분으로서 취급된다.
실리사이드 층(55)은 코발트 실리사이드(예컨대, CoSi, CoSi2, Co2Si, CoSi3, Co3Si; 총괄하여 "Co 실리사이드"), 티타늄 실리사이드(예컨대, Ti5Si3, TiSi, TiSi2, TiSi3, Ti6Si4; 총괄하여 "Ti 실리사이드"), 니켈 실리사이드(예컨대, Ni3Si, Ni31Si12, Ni2Si, Ni3Si2, NiSi, NiSi2; 총괄하여 "Ni 실리사이드"), 구리 실리사이드(예컨대, Cu17Si3, Cu56Si11, Cu5Si, Cu33Si7, Cu4Si, Cu19Si6, Cu3Si, Cu87Si13; 총괄하여 "Cu 실리사이드"), 텅스텐 실리사이드(W5Si3, WSi2; 총괄하여 "W 실리사이드") 및 몰리브덴 실리사이드(Mo3Si, Mo5Si3, MoSi2; 총괄하여 "Mo 실리사이드") 또는 임의의 다른 적절한 실리사이드 물질을 포함한다. 다른 실시형태에서는, 제조 프로세스의 이 시점에서 실리사이드 층이 형성되지 않는다.
도 1c는 게이트 구조의 확대도이다. 금속 게이트 구조(10)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi, 또는 임의의 다른 적절한 전도성 재료 등과 같은 금속 재료의 하나 이상의 층(16)을 포함한다. 채널 층(5)과 금속 게이트 사이에 배치된 게이트 유전체 층(12)이 하이-k 금속 산화물 등과 같은 금속 산화물의 하나 이상의 층을 포함한다. 하이-k 유전체에 이용되는 금속 산화물의 예로는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물, 또는 임의의 다른 적절한 유전체 물질의 산화물 등이 있다. 일부 실시형태에서, 1~3 ㎚의 두께를 갖는 SiO2로 제조되는 계면 층이 채널 층(5)과 하이-k 게이트 유전체 층(12)의 사이에 형성된다.
일부 실시형태에서, 하나 이상의 일 함수 조정 층(14)이 게이트 유전체 층(12)과 금속 재료(16)의 사이에 개재된다. 일 함수 조정 층(14)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi, 또는 TiAlC의 단일 층, 또는 상기한 재료들 중의 2 이상의 다중 층, 또는 임의의 다른 적절한 전도성 재료 등과 같은 전도성 재료로 제조된다. n-채널 FET의 경우, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi, 또는 임의의 다른 적절한 전도성 재료 중의 하나 이상이 일 함수 조정층으로서 사용되고, p-채널 FET의 경우, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co, 또는 임의의 다른 적절한 전도성 재료 중의 하나 이상이 일 함수 조정층으로서 사용된다.
캡 절연 층(20)은 SiN, SiON, SiCN 및 SiOCN을 비롯한 질화규소계 물질, 또는 임의의 다른 적절한 유전체 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다. 측벽 스페이서(30)는 캡 절연 층(20)과 동일한 또는 상이한 재료로 제조되며, SiN, SiON, SiCN 및 SiOCN을 비롯한 질화규소계 물질, 또는 임의의 다른 적절한 유전체 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다. CESL(33)은 캡 절연 층(20) 및 측벽 스페이서(30)와 동일한 또는 상이한 재료로 제조되며, SiN, SiON, SiCN 및 SiOCN을 비롯한 질화규소계 물질, 또는 임의의 다른 적절한 유전체 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다. 제1 ILD 층(40)은 산화규소, SiOC, SiOCN 또는 SiCN, 또는 다른 로우-k 물질, 또는 다공성 물질, 또는 임의의 다른 적절한 유전체 물질의 하나 이상의 층을 포함한다. 제1 ILD 층(40)은 LPCVD(저압 화학 기상 증착), 플라즈마-CVD, 또는 다른 적절한 성막 방법에 의해 형성될 수 있다.
CESL(33)의 재료, 측벽 스페이서(33), 캡 절연 층(20)의 재료 및 제1 ILD 층(40)의 재료가 서로 다를 수 있고, 이에 따라 이들 층 각각은 선택적으로 에칭될 수 있다. 일 실시형태에서, CESL(33)은 SiN으로 제조되고, 측벽 스페이서(30)는 SiOCN, SiCN 또는 SiON으로 제조되며, 캡 절연 층(20)은 SiN 또는 SiON으로 제조되고, 제1 ILD 층(40)은 SiO2로 제조된다.
이 실시형태에서는, 게이트-교체 프로세스에 의해 제조된 핀 전계 효과 트랜지스터(Fin FET)가 이용된다. 그러나, 본원에 개시된 기술들은 평면 FET, 게이트-올-어라운드 FET, 멀티-게이트 FET, 커패시터, 다이오드 및 레지스터 등과 같은 다른 전자 디바이스에 적용될 수 있다.
도 1d는 Fin FET 구조의 사시도를 보여준다. Fin FET 구조는 이하의 작업들에 의해 제조될 수 있다.
먼저, 핀 구조(310)가 기판(300) 위에 제조된다. 핀 구조는 채널 영역(315)으로서 하부 영역과 상부 영역을 포함한다. 기판은, 예를 들어 약 1×1015/㎤ 내지 약 1×1018/㎤ 범위의 불순물 농도를 갖는 p-형 실리콘 기판이다. 다른 실시형태에서, 기판은 약 1×1015/㎤ 내지 약 1×1018/㎤ 범위의 불순물 농도를 갖는 n-형 실리콘 기판이다. 별법으로서, 기판은 게르마늄 등과 같은 다른 기본 반도체; Si 및 SiGe 등과 같은 Ⅳ-Ⅳ족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 임의의 다른 적절한 반도체 재료; 또는 이들의 조합을 포함할 수 있다. 일 실시형태에서, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다.
핀 구조(310)를 형성한 후, 분리 절연 층(320)이 핀 구조(310)의 위에 형성된다. 분리 절연 층(320)은 LPCVD, 플라즈마-CVD 또는 유동성 CVD에 의해 형성된, 산화규소, 산질화규소 또는 질화규소 등과 같은 절연 재료의 하나 이상의 층을 포함한다. 분리 절연 층은 스핀-온-글래스(SOG), SiO2, SiON, SiOCN, 및/또는 불소-도핑 실리케이트 유리(FSG), 또는 임의의 다른 적절한 유전체 물질의 하나 이상의 층에 의해 형성될 수 있다.
핀 구조 위에 분리 절연 층(320)을 형성한 후, 분리 절연 층(320)의 일부분을 제거하도록 평탄화 작업을 수행한다. 평탄화 작업은 화학적 기계적 연마(CMP) 및/또는 에치-백 프로세스를 포함할 수 있다. 그 후에, 핀 구조의 상부 영역이 노출되도록, 분리 절연 층(320)을 더 제거(리세싱)된다.
노출된 핀 구조 위에 더미 게이트 구조가 형성된다. 더미 게이트 구조는 폴리 실리콘으로 제조된 더미 게이트 전극 층과 더미 게이트 유전체 층을 포함한다. 또한, 하나 이상의 절연 재료의 층을 포함하는 측벽 스페이서(350)가 더미 게이트 전극 층의 측벽 상에 형성된다. 더미 게이트 구조가 형성된 후, 더미 게이트 구조에 의해 덮여 있지 않은 핀 구조(310)는 분리 절연 층(320)의 상면 아래로 리세싱된다. 그 후에, 리세싱된 핀 구조 위에 소스/드레인 영역(360)이 에피택셜 성장법을 이용하여 형성된다. 소스/드레인 영역은 채널 영역(315)에 응력을 인가하는 스트레인 물질을 포함할 수 있다.
그 후에, 층간 유전체(ILD) 층(370)이 더미 게이트 구조 및 소스/드레인 영역 위에 형성된다. ILD 층(370)은 산화규소, SiOC, SiOCN 또는 SiCN, 또는 다른 로우-k 물질, 또는 다공성 물질, 또는 임의의 다른 적절한 유전체 물질의 하나 이상의 층을 포함한다. 평탄화 작업 후에, 게이트 공간을 만들기 위해 더미 게이트 구조를 제거한다. 그 후에, 게이트 공간에는, 금속 게이트 전극 및 하이-k 유전체 층 등과 같은 게이트 유전체 층을 포함하는 금속 게이트 구조(330)가 형성된다. 또한, 도 1d에 도시된 Fin FET 구조를 얻기 위해, 캡 절연 층(340)이 금속 게이트 구조(330)의 위에 형성된다. 도 1d에서는, 아래에 있는 구조를 보여주기 위해, 금속 게이트 구조(330), 캡 절연 층(340), 측벽 스페이서(350) 및 ILD 층(370)의 일부분이 절취되어 있다. 일부 실시형태에서, 인접 소스/드레인 에피택셜 영역(360)은 서로 병합되고, 병합된 소스/드레인 영역 상에 실리사이드 층이 형성된다. 다른 실시형태에서, 인접 소스/드레인 에피택셜 영역(360)은 서로 병합되지 않고, 각 소스/드레인 영역 상에 실리사이드 층이 형성된다.
도 3의 금속 게이트 구조(330), 캡 절연 층(340), 측벽 스페이서(350), 소스/드레인 영역(360) 및 ILD(370)는, 도 1a 및 도 1b의 금속 게이트 구조(10), 캡 절연 층(20), 측벽 스페이서(30), 소스/드레인 영역(50) 및 제1 층간 유전체(ILD) 층(40)에 각각 실질적으로 대응한다.
도 2~도 8은 본원의 일부 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들을 예시하는 도 1a의 선 X1-X1에 대응하는 예시적인 단면도들을 보여준다. 부가적인 작업들은 도 2~도 8에 의해 도시된 프로세스의 이전에, 도중에, 그리고 이후에 제공될 수 있고, 후술하는 작업들 중의 일부는 상기 방법의 추가적인 실시형태에서 대체되거나 삭제될 수 있는 것으로 이해된다. 작업/프로세스의 순서는 교환 가능하다.
도 2에 도시된 바와 같이, 도 1b의 구조 위에 제2 ILD 층(60)이 형성된다. 재료 및 형성 프로세스는 제1 ILD 층(40)의 재료 및 형성 프로세스와 유사하다. 일부 실시형태에서, 예를 들어 SiN, SiC 또는 SiCN으로 제조된 접촉 에칭 정지 층(CESL)(도시 생략)이, 제1 ILD 층(40)과 제2 ILD 층(60)의 사이에 형성된다. 일부 실시형태에서, 제2 ILD 층(60)의 두께는 약 10 ㎚ 내지 약 150 ㎚의 범위이다.
그 후에, 도 3에 도시된 바와 같이, S/D 영역의 실리사이드 층(55)의 상면을 적어도 부분적으로 노출시키도록, 접촉 개구(구멍)(60A, 60B)가 제1 ILD 층과 제2 ILD 층에 형성된다. 접촉 개구(60A, 60B)는 하나 이상의 리소그래피 작업과 하나 이상의 에칭 작업에 의해 형성된다. 포토 레지스트 패턴 및/또는 하드 마스크 패턴이 에칭 작업에 사용된다. 일부 실시형태에서, 에칭된 접촉 개구의 폭(W1)이 약 10 ㎚ 내지 약 30 ㎚의 범위이다.
일부 실시형태에서, 에칭(예컨대, 건식 에칭)은 실질적으로 ESL층(33)을 에칭하지 않고, 제1 ILD 층과 제2 ILD 층만이 에칭되며, 그 후에 실리사이드 층(55) 상에서 ESL층(33)을 제거하는 추가적인 에칭 프로세스가 수행된다. 일부 실시형태에서, 접촉 개구(60A, 60B)는 상단의 폭이 하단의 폭보다 넓은 테이퍼진 형상을 갖는다.
접촉 개구(60A, 60B)가 형성된 후에, 도 4에 도시된 바와 같이, 접촉 개구와 제2 ILD 층(60)의 상면에 절연 라이너 층(70)이 등각 형성된다. 절연 라이너 층(70)은 LPCVD, 스퍼터링을 포함하는 물리적 기상 증착(PVD), 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 일부 실시형태에서 절연 라이너 층(70)의 두께는 약 0.5 ㎚ 내지 약 10 ㎚의 범위이고, 다른 실시형태에서 약 1 ㎚ 내지 약 5 ㎚의 범위이다.
절연 라이너 층(70)은 SiN, SiON, SiCN, SiC, SiOCN 또는 SiOC, 또는 임의의 다른 적절한 유전체 물질의 하나 이상의 층으로 제조된다. 일부 실시형태에서, 절연 라이너 층(70)은 제1 ILD 층 및 제2 ILD 층과는 다른 유전체 물질로 제조된다. AlO, AlON 또는 AlN 등과 같은 다른 유전체 물질이 절연 재료 층(70)으로서 사용될 수 있다. 일 실시형태에서, SiN이 사용된다. 일부 실시형태에서, 실리사이드 층(55)의 노출된 상면은 절연 라이너 층(70)에 의해 덮여 있다.
도 4에 도시된 바와 같이, 접촉 개구를 형성하도록 제1 ILD 층을 에칭하는 것에 의해, 두 게이트 구조 사이에서 제1 ILD 층이 완전히 제거되지는 않으므로, 제1 ILD 층(40)의 일부분이 측벽 스페이서(30)[또는 측벽 스페이서(30) 상의 ESL층(33)]와 절연 라이너 층(70)의 사이에 남아 있다.
그 후에, 접촉 개구 내의 절연 라이너 층(70)의 상측 부분은, 도 5에 도시된 바와 같이 에칭 작업을 이용하는 것을 통해, 부분적으로 제거된다. 일부 실시형태에서, 접촉 개구 내에 형성된 절연 라이너 층(70)의 높이의 약 10% 이상이 제거된다.
제2 ILD 층(60)의 상면에 형성된 절연 라이너 층(70)이 또한 제거된다. 일부 실시형태에서는 제2 ILD 층(60)의 상면에 형성된 절연 라이너 층(70)이 완전히 제거되고, 다른 실시형태에서는 제2 ILD 층(60)의 상면에 형성된 절연 라이너 층(70)이 부분적으로 제거되며 약 0.1 ㎚ 내지 약 1 ㎚의 두께를 갖는 얇은 절연 라이너 층이 제2 ILD 층(60)의 상면 상에 잔류한다. 또한, 실리사이드 층(55)을 덮고 있는 절연 라이너 층(70)도 제거되고, 이에 따라 실리사이드 층(55)이 노출된다.
일부 실시형태에서, 에칭 작업은 수소(H2) 가스와 하나 이상의 플루오로카본 가스를 포함하는 소스 가스를 이용하는 유도 결합 플라즈마(ICP)를 포함한다. 플루오로카본 가스는 CF4, CHF3, CH2F2, CH3F, CH4F6 및 CH4F8 중의 하나 이상을 포함한다. 일부 실시형태에서 플라즈마 에칭 챔버 내의 압력은 약 3 mTorr 내지 약 500 mTorr이다. 일부 실시형태에서 RF 파워는 약 10 W 내지 약 2000 W이고, 바이어스 전압은 약 50 V 내지 약 600 V이다. 플라즈마 에칭은 서로 다른 에칭 조건을 갖는 2 이상의 단계를 포함할 수 있다.
그 후에, 도 6에 도시된 바와 같이, 잔류 절연 라이너 층(70)이 있는 접촉 개구(60A, 60B)와 제2 ILD 층(60)의 상면에, 전도성 재료 층(80)이 형성된다.
일부 실시형태에서, 전도성 재료 층(80)은 접착제(글루) 층과 본체 금속 층이 등각 형성된 층을 포함한다. 접착제 층은 하나 이상의 전도성 재료의 층을 포함한다. 일부 실시형태에서, 접착제 층은 Ti 층 상에 형성된 TiN 층을 포함한다. 임의의 다른 적절한 전도성 재료가 사용될 수 있다. 일부 실시형태에서, TiN 층과 Ti 층 각각의 두께는 약 1 ㎚ 내지 약 5 ㎚의 범위이다. 접착제 층은 CVD, PVD, ALD, 전기 도금 또는 이들의 조합, 또는 다른 적절한 성막 방법에 의해 형성될 수 있다. 접착제 층은 본체 금속 층이 박리되는 것을 방지하는 데 사용된다. 일부 실시형태에서는, 접착제 층이 사용되지 않고 본체 금속 층이 접촉 개구에 직접 형성된다. 이러한 경우에, 본체 금속 층은 실리사이드 층(55)과 직접 접촉한다.
본체 금속 층은 Co, W, Mo 및 Cu, 또는 임의의 다른 적절한 전도성 재료 중의 하나이다. 일 실시형태에서, Cu가 본체 금속 층으로서 사용된다. 본체 금속 층은 CVD, PVD, ALD, 전기 도금 또는 이들의 조합, 또는 다른 적절한 성막 방법에 의해 형성될 수 있다.
전도성 재료 층(80)이 형성된 후에, 화학적 기계적 연마(CMP) 또는 에치 백 작업 등과 같은 평탄화 작업이 수행되고, 이에 따라 제2 ILD 층(60)의 상면 상에 증착된 잉여 물질이 제거되어, 도 7에 도시된 바와 같은 접점(80A, 80B)이 형성된다.
그 후에, 도 8에 도시된 바와 같이 접점(80A, 80B)과 각각 접촉하는 배선 패턴(90A, 90B)이 형성된다. 배선 패턴은 Co, W, Mo 및 Cu, 또는 임의의 다른 적절한 전도성 재료 중의 하나로 제조된다. 일 실시형태에서, Cu가 배선 패턴으로서 사용된다. 일부 실시형태에서, 상기 접점과 상기 배선 패턴은 듀얼 다마신 프로세스에 의해 제조된다. 상기 배선 패턴은 상부 전도성 층에 접속된 비아를 포함할 수 있다.
일부 실시형태에서, 도 8에 도시된 바와 같이, 반도체 디바이스는 제1 게이트(10A), 제1 소스(공유 소스)(50S) 및 제1 드레인(50D1)을 구비하는 제1 FET(FinFET)(FET1)와, 제2 게이트(10B), 제2 소스(공유 소스)(50S) 및 제2 드레인(50D2)을 구비하는 제2 FET(FinFET)(FET2)를 포함한다. 제1 접점(80A)은 [실리사이드 층(55)을 통해] 공유 소스(50S)와 접촉하고 있고, 제2 접점(80B)은 [실리사이드 층(55)을 통해] 제2 FET의 드레인(50D2)과 접촉하고 있다. 일부 실시형태에서, 도 9에 도시된 바와 같이, 두 접점(80A, 80B) 모두와 접촉하도록 배선 패턴(90)이 형성된다.
일부 실시형태에서는, 도 8과 도 9에 도시된 바와 같이, 실리사이드 층(55)의 상단으로부터 측정된 절연 라이너 층(70)의 높이(H1)가, 제2 ILD 층(60)과 배선 패턴(90, 90A 또는 90B) 사이의 계면의 레벨과 실리사이드 층(55) 영역의 상단의 레벨 사이에서 측정된 접점(80A 또는 80B)의 높이(H2)의 90% 미만이다. 다른 실시형태에서, H1은 H2의 75% 미만이다.
절연 라이너 층(70)은 접점(80A, 80B)과 금속 게이트 전극(10) 사이를 보다 양호하게 분리시키는 데 사용된다. 따라서, 절연 라이너 층(70)의 상단은 금속 게이트 전극(10)의 상단의 레벨보다 높게 위치해 있다. 일부 실시형태에서, 절연 라이너 층(70)의 상단은 게이트 캡 절연 층(20) 및/또는 측벽 스페이서(30)의 상단의 레벨보다 높게 위치해 있다. 특정 실시형태에서, 절연 라이너 층(70)의 상단과, 게이트, 게이트 캡 절연 층(20) 및/또는 측벽 스페이서(30)의 상단의 레벨 사이의 차이는, 약 5 ㎚ 이상이다. 도 8과 도 9에 도시된 바와 같이, 금속 게이트 전극(10)과 접점(80A)은, 적어도 측벽 스페이서(30), CESL(33), 제1 ILD 층(40) 및 절연 라이너 층(70)에 의해 X (수평) 방향으로 분리된다.
도 8과 도 9에 도시된 바와 같이, 제2 ILD 층(60)과 접촉하는 접점(80A, 80B)의 측벽은 X 방향 단면에서 기판의 표면에 평행한 선에 대해 테이퍼 각도(θ1)를 갖는다. 일부 실시형태에서 테이퍼 각도(θ1)는 85도 이상 90도 미만이다. 테이퍼 각도(θ1)를 측정하는 선은, 접점의 전체 측벽을 따르는 가장 적합한 선으로서 결정될 수 있다.
도 10~도 16은 본원의 다른 실시형태들에 따른 예시적인 단면도를 보여준다. 도 1a~도 9에 관하여 기술된 전술한 실시형태들과 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 이하의 실시형태들에 이용될 수 있고, 그 상세한 설명이 생략될 수 있다.
도 10을 참조해 보면, 도 3에 관하여 기술된 바와 같은 접촉 개구 에칭에서, 접촉 개구(60A, 60B) 주위의 제1 ILD 층(40)이 도 3의 경우보다 많이 제거되거나 또는 실질적으로 완전히 제거되며, 이에 따라 일부 실시형태에서는 측벽 스페이서(30) 또는 CESL(33)이 노출된다. 따라서, 절연 라이너 층(70)은, 도 10에 도시된 바와 같이 제1 ILD 층(40)의 일부분을 개재하지 않고서, 노출된 측벽 스페이서(30) 및/또는 CESL(33)과 직접 접촉한다. 도 10에 도시된 바와 같이, 금속 게이트 전극(10)과 접점(80A)은, 적어도 측벽 스페이서(30), CESL(33) 및 절연 라이너 층(70)에 의해 X (수평) 방향으로 분리된다.
제1 접점(80C)은 [실리사이드 층(55)을 통해] 공유 소스(50S)와 접촉하고 배선 패턴(90A)에 접속되며, 제2 접점(80D)은 제2 FET의 드레인(50D2)과 접촉하고 배선 패턴(90B)에 접속된다. 일부 실시형태에서, 배선 패턴(90A, 90B)은 (접속된) 하나의 배선 패턴으로서 형성된다.
도 10에서, 접점(80C, 80D)의 테이퍼 각도(θ2)를 측정하는 선은, 게이트 캡 절연 층(20) 위에서 접점(80C, 80D)의 측벽을 따르는 가장 적합한 선으로서 결정될 수 있다. 일부 실시형태에서 테이퍼 각도(θ2)는 85도 이상 90도 미만이다.
도 11 및 도 12를 참조해 보면, 도 1a~도 10을 이용하여 기술된 실시형태와 달리, 도 11 및 도 12의 실시형태에서, 게이트 구조는 게이트 캡 절연 층(20)을 갖지 않는다.
일부 실시형태에서, 절연 라이너 층(70)의 상단은 금속 게이트 전극(10) 및/또는 측벽 스페이서(30)의 상단의 레벨보다 높게 위치해 있다. 특정 실시형태에서, 절연 라이너 층(70)의 상단과, 금속 게이트 전극 및/또는 측벽 스페이서(30)의 상단의 레벨 사이의 차이는, 약 10 ㎚ 이상이다. 도 9와 유사하게 도 11에서, 금속 게이트 전극(10)과 접점(80A)은, 적어도 측벽 스페이서(30), CESL(33), 제1 ILD 층(40) 및 절연 라이너 층(70)에 의해 X (수평) 방향으로 분리된다. 도 10과 유사하게 도 12에서, 금속 게이트 전극(10)과 접점(80A)은, 제1 ILD 층(40)을 개재하지 않고서, 적어도 측벽 스페이서(30), CESL(33) 및 절연 라이너 층(70)에 의해 X (수평) 방향으로 분리된다.
도 13은 본원의 다른 실시형태들에 따른 단면도를 보여준다. 이 실시형태에서는, 도 13에 도시된 바와 같이, 하나의 접점(80A)이 하나의 FET의 소스(또는 드레인)와 접촉하게 형성되고, 하나의 접점(80E)이 FET의 게이트와 접촉하게 형성된다. 제1 접점(80A)은 [실리사이드 층(55)을 통해] 공유 소스(50S)와 접촉하고 배선 패턴(90A)에 접속되며, 제2 접점(80E)은 제2 FET의 게이트(10B)와 접촉하고 배선 패턴(90C)에 접속된다. 일부 실시형태에서, 배선 패턴(90A, 90C)은 (접속된) 하나의 배선 패턴으로서 형성된다.
일부 실시형태에서는, 접점(80E)(금속 대 게이트 접점)에 관하여 도 13에 도시된 바와 같이, 금속 게이트 전극(10B)의 상단으로부터 측정된 절연 라이너 층(70)의 높이(H3)가, 제2 ILD 층(60)과 배선 패턴(90A 또는 90C) 사이의 계면의 레벨과 금속 게이트 전극(10B)의 상단의 레벨 사이에서 측정된 접점(80E)의 높이(H4)의 90% 미만이다. 다른 실시형태에서, H3은 H4의 75% 미만이다.
도 14는 본원의 다른 실시형태들에 따른 단면도를 보여준다. 이 실시형태에서는, 도 14에 도시된 바와 같이, 하나의 접점(80E)이 하나의 FET(FET2)의 게이트와 접촉하게 형성되고, 하나의 접점(80F)이 다른 FET(FET1)의 게이트와 접촉하게 형성된다. 제1 접점(80F)은 게이트(10A)와 접촉하고 배선 패턴(90D)에 접속되며, 제2 접점(80E)은 FET2의 게이트(10B)와 접촉하고 배선 패턴(90C)에 접속된다. 일부 실시형태에서, 배선 패턴(90D, 90C)은 (접속된) 하나의 배선 패턴으로서 형성된다.
도 15는 본원의 다른 실시형태들에 따른 단면도를 보여준다. 이 실시형태에서는, 게이트 캡 절연 층이 형성되지 않는다. 도 15에 도시된 바와 같이, 하나의 접점(80E)이 하나의 FET(FET2)의 게이트와 접촉하게 형성되고, 하나의 접점(80F)이 다른 FET(FET1)의 게이트와 접촉하게 형성된다. 제1 접점(80F)은 게이트(10A)와 접촉하고 배선 패턴(90D)에 접속되며, 제2 접점(80E)은 FET2의 게이트(10B)와 접촉하고 배선 패턴(90C)에 접속된다. 일부 실시형태에서, 배선 패턴(90D, 90C)은 (접속된) 하나의 배선 패턴으로서 형성된다.
일부 실시형태에서는, 접점(80F)에 관하여 도 15에 도시된 바와 같이, 금속 게이트 전극(10B)의 상단으로부터 측정된 절연 라이너 층(70)의 높이(H5)가, 제2 ILD 층(60)과 배선 패턴(90C 또는 90D) 사이의 계면의 레벨과 금속 게이트 전극(10B)의 상단의 레벨 사이에서 측정된 접점(80F)의 높이(H6)의 90% 미만이다. 다른 실시형태에서, H5는 H6의 75% 미만이다.
도 16은 본원의 다른 실시형태에 따른 단면도를 보여준다. 이 실시형태에서는, 접점(80G)이 기판(1)에 형성된 확산 영역(50)과 배선 패턴(90E)을 접속한다. 배선 패턴(90E) 및 확산 영역(50)은 기판(1)에, 예를 들어 FET에 대하여, 전위를 제공하기 위해 사용된다.
일부 실시형태에서는, 접점(80G)(금속 대 S/D 접점)에 관하여 도 16에 도시된 바와 같이, 확산 영역(52)의 상단으로부터 측정된 절연 라이너 층(70)의 높이(H7)가, 제2 ILD 층(60)과 배선 패턴(90E) 사이의 계면의 레벨과 확산 영역(52)의 상단의 레벨 사이에서 측정된 접점(80G)의 높이(H8)의 90% 미만이다. 다른 실시형태에서, H7은 H8의 75% 미만이다.
도 17a 및 도 17b는 본원의 일부 실시형태들에 따른 예시적인 단면도를 보여준다.
전술한 실시형태들에서, 절연 라이너 층(70)은 하단에서부터 상단까지의 두께가 실질적으로 균일하다. 일부 실시형태들에서는, 도 17a에 도시된 바와 같이, 절연 라이너 층(70)의 두께는 하단에서부터 상단을 향해 갈수록 점진적으로 감소된다. 다른 실시형태들에서는, 도 17b에 도시된 바와 같이, 절연 라이너 층(70)의 두께는 하단에서부터 레벨 H8까지 실질적으로 균일하고, 그 후에 상단을 향해 갈수록 점진적으로 감소된다. 특정 실시형태에서, H8은 H1의 약 10% 내지 약 80%이다.
도 18은 본원의 다른 실시형태들에 따른 단면도를 보여준다.
일부 실시형태들에서는, 절연 라이너 층(70)의 상측 부분을 제거하기 위한 에칭 작업으로 인하여, 접촉 개구(60A, 60B)(도 5 참조)의 상측 부분이 넓어지게 되도록, 제2 ILD 층(60)이 또한 에칭된다. 그 결과, 접점(80A)은 도 18에 도시된 바와 같이 하측 부분(80AB)과 상측 부분(80AU)을 구비한다. 하측 부분(80AB)은 절연 라이너 층(70)에 의해 둘러싸여 있는 반면에, 상측 부분(80AU)은 둘러싸여 있지 않다. 하측 부분(80AB)의 테이퍼 각도(θ3)는 테이퍼 각도(θ1, θ2)와 실질적으로 동일하다(도 8과 도 9 참조). 일부 실시형태에서, 상측 부분(80AU)의 테이퍼 각도(θ4)는 테이퍼 각도(θ3)보다 크고, 75도 이상 88도 미만이다.
도 19는 본원의 다른 실시형태들에 따른 단면도를 보여준다.
일부 실시형태들에서는, 절연 라이너 층(70)의 상측 부분을 제거하기 위한 에칭 작업으로 인하여, 접촉 개구(60A, 60B)(도 5 참조)의 상측 부분이 둥글어지게 되도록, 제2 ILD 층(60)이 또한 에칭된다. 그 결과, 접점(80A, 80B)의 상측 부분은 도 19에 도시된 바와 같이 깔때기 형상을 갖는다. 이러한 경우에, 높이 H2는 접점(80A/80B)의 하단의 레벨과 두 접점(80A, 80B) 사이에 있는 제2 ILD 층(60)의 최고부 사이에서 측정된다. 일부 실시형태에서는, 도 8과 도 9의 경우에서와 같이, 실리사이드 층(55)의 상단으로부터 측정된 절연 라이너 층(70)의 높이 H1이 높이 H2의 90% 미만이다. 다른 실시형태에서, H1은 H2의 75% 미만이다.
도 20~도 22는 본원의 다른 실시형태들에 따른 반도체 디바이스의 순차적인 제조 프로세스의 여러 단계들을 예시하는 단면도를 보여준다. 도 1a~도 19에 관하여 기술된 전술한 실시형태들과 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 이하의 실시형태들에 이용될 수 있고, 그 상세한 설명이 생략될 수 있다.
도 7에 도시된 구조가 형성된 후, 제3 ILD 층(110)이 제2 ILD 층과 접점(80A, 80B) 상에 형성된다. 제3 ILD 층(110)의 재료 및 형성 프로세스는 제1 ILD 층(40) 및 제2 ILD 층(60)의 재료 및 형성 프로세스와 유사하다. 또한, 리소그래피 작업 및 에칭 작업을 이용함으로써, 제2 접촉 개구(115A, 115B)가 접점(80A, 80B)의 위에 각각 형성된다. 일부 실시형태에서는, 접점(80A, 80B) 중 어느 하나의 위에 단 하나의 제2 접촉 개구만이 형성된다. 그 후에, 도 4 및 도 5에 관하여 기술된 작업들과 유사한 작업들을 이용함으로써, 도 21에 도시된 바와 같이, 제2 절연 라이너 층(120)이 제2 접촉 개구(115A, 115B)에 형성된다. 제2 절연 라이너 층(120)의 재료 및 형성 프로세스는 절연 라이너 층(70)의 재료 및 형성 프로세스와 유사하다. 그 후에, 도 6~도 8에 관하여 기술된 작업들과 유사한 작업들을 이용함으로써, 제2 접점(130A, 130B)과 상측 배선 패턴(135A, 135B)이, 도 22에 도시된 바와 같이 형성된다.
일부 실시형태에서는, 접점(80A 또는 80B)의 상단으로부터 측정된 제2 절연 라이너 층(120)의 높이(H11)가, 제3 ILD 층(110)과 상측 배선 패턴(135A 또는 135B) 사이의 계면의 레벨과 접점(80A 또는 80B)의 상단의 레벨 사이에서 측정된 접점(130A 또는 130B)의 높이(H12)의 90% 미만이다. 다른 실시형태에서, H11은 H12의 75% 미만이다.
도 23은 본원의 다른 실시형태들에 따른 단면도를 보여준다. 도 1a~도 22에 관하여 기술된 전술한 실시형태들과 동일하거나 유사한 재료, 구성, 치수 및/또는 프로세스가 이하의 실시형태들에 이용될 수 있고, 그 상세한 설명이 생략될 수 있다.
도 21과 유사한 구조가 형성된 후, 제2 접점(130)이 형성된다. 그 후에, 리소그래피 작업 및 에칭 작업을 이용함으로써, 제2 ILD 층(60) 및 제3 ILD 층(110)을 관통하는 제3 접촉 개구가 게이트 전극(10) 위에 형성된다. 도 4 및 도 5에 관하여 기술된 작업들과 유사한 작업들을 이용함으로써, 도 23에 도시된 바와 같이, 제3 절연 라이너 층(140)이 제3 접촉 개구에 형성된 후, 전도성 재료를 형성하여, 제3 접점(150)을 형성한다. 그 후에, 도 23에 도시된 바와 같이 제2 접점(130) 및 제3 접점(150)과 접촉하는 상측 배선 패턴(155A, 155B)이 형성된다.
일부 실시형태에서는, 금속 게이트(10)의 상단으로부터 측정된 제3 절연 라이너 층(140)의 높이(H21)가, 제3 ILD 층(110)과 배선 패턴(155B) 사이의 계면의 레벨과 금속 게이트(10)의 상단의 레벨 사이에서 측정된 접점(150)의 높이(H22)의 90% 미만이다. 다른 실시형태에서, H21은 H22의 75% 미만이다. 일부 실시형태에서, 캡 절연 층(20)은 금속 게이트(10) 위에 배치되지 않는다.
본원에 기술된 다양한 실시형태 또는 실시예는 종래 기술에 대해 몇 가지 장점을 제공한다. 예를 들어, 접점 내에 추가적인 절연 라이너 층을 이용함으로써, 접점과 게이트 또는 다른 전도성 요소 사이의 전기적 분리를 향상시키는 것이 가능하다. 또한, 절연 라이너 층의 상측 부분을 제거함으로써, 절연 라이너 층의 어떠한 부분도 제거하지 않는 경우보다, 전도성 재료가 접촉 개구에 더 많이 충전될 수 있기 때문에, 접점의 저항을 감소시키는 것이 가능하다. 일부 실시형태에서는, 접점의 저항을 약 10%~약 30% 감소시키는 것이 가능하다.
본원에 모든 이점이 거론되어야만 하는 것은 아니고, 모든 실시형태 또는 실시예에 대해 특정 이점이 필요한 것은 아니며, 다른 실시형태 또는 실시예가 상이한 이점을 제공할 수 있는 것으로 이해될 것이다.
본원의 일 양태에 따르면, 반도체 디바이스는, 전자 디바이스가 마련된 기판; 상기 전자 디바이스 위에 형성된 층간 유전체(ILD) 층; 상기 ILD 층 상에 형성된 배선 패턴; 및 상기 ILD 층 내에 형성되며 상기 배선 패턴을 상기 전자 디바이스의 전도성 영역에 물리적 및 전기적으로 접속하는 접점을 포함한다. 상기 접점과 상기 ILD 층의 사이에서 상기 접점의 측벽에 절연 라이너 층이 마련된다. 상기 전자 디바이스의 전도성 영역의 상단으로부터 측정된 상기 절연 라이너 층의 높이가, 상기 ILD 층과 상기 배선 패턴 사이의 계면의 레벨과 상기 전도성 영역의 상단 사이에서 측정된 상기 접점의 높이의 90% 미만이다.
상기한 양태에서, 상기 전자 디바이스는 전계 효과 트랜지스터(FET)이고, 상기 전도성 영역은 FET의 소스 또는 드레인이며, 상기 소스와 상기 드레인은 양자 모두가 에피택셜 형성 층을 포함할 수 있다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 게이트의 상단 상에 절연 캡 층이 마련되며, 상기 전도성 영역은 FET의 소스 또는 드레인이고, 상기 절연 라이너 층은, 상기 ILD 층을 개재하지 않고서, 상기 게이트의 측벽 위에 배치된 절연 층 또는 상기 측벽 및 상기 절연 캡 층과 접촉해 있을 수 있다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 게이트의 상단 상에 절연 캡 층이 마련되며, 상기 절연 라이너 층의 상단이, 상기 절연 캡 층의 상단보다 높은 레벨에 위치해 있을 수 있다.
상기한 양태에서, 상기 절연 라이너 층의 두께가 1 ㎚ 내지 5 ㎚의 범위 내에 있을 수 있다.
상기한 양태에서, 상기 절연 라이너 층은, 상기 전도성 영역의 상단으로부터의 거리가 증가함에 따라 두께가 감소하는 부분을 구비할 수 있다.
상기한 양태에서, 상기 전도성 영역은, 상기 전자 디바이스에 전위를 제공하기 위한 상기 기판의 확산 영역일 수 있다.
본원의 다른 양태에 따르면, 반도체 디바이스가, 전자 디바이스가 마련된 기판; 상기 전자 디바이스 위에 형성된 층간 유전체(ILD) 층; 상기 ILD 층 상에 형성된 제1 배선 패턴; 상기 ILD 층 상에 형성된 제2 배선 패턴; 상기 ILD 층 내에 형성되며 상기 제1 배선 패턴을 상기 전자 디바이스의 제1 전도성 영역에 물리적 및 전기적으로 접속하는 제1 접점; 및 상기 제1 접점에 인접하게 상기 ILD 층 내에 형성되며 상기 제2 배선 패턴을 상기 전자 디바이스의 제2 전도성 영역에 물리적 및 전기적으로 접속하는 제2 접점을 포함한다. 제1 절연 라이너 층이 상기 제1 접점과 상기 ILD 층의 사이에서 상기 제1 접점의 측벽에 마련되고, 제2 절연 라이너 층이 상기 제2 접점과 상기 ILD 층의 사이에서 상기 제2 접점의 측벽에 마련된다. 상기 전자 디바이스의 제1 전도성 영역의 상단으로부터 측정된 상기 제1 절연 라이너 층의 높이가, 상기 ILD 층과 상기 제1 배선 패턴 사이의 계면의 레벨과 상기 제1 전도성 영역의 상단 사이에서 측정된 상기 제1 접점의 높이의 90% 미만이다. 상기 전자 디바이스의 제2 전도성 영역의 상단으로부터 측정된 상기 제2 절연 라이너 층의 높이가, 상기 ILD 층과 상기 제2 배선 패턴 사이의 계면의 레벨과 상기 제2 전도성 영역의 상단 사이에서 측정된 상기 제2 접점의 높이의 90% 미만이다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 제1 전도성 영역은 소스이며, 상기 제2 전도성 영역은 드레인일 수 있다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 제1 전도성 영역은 소스 또는 드레인이며, 상기 제2 전도성 영역은 게이트일 수 있다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 게이트의 상단 상에 절연 캡 층이 마련되며, 상기 제1 전도성 영역은 소스이고, 상기 제2 전도성 영역은 드레인일 수 있다.
상기한 양태에서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고, 상기 게이트의 상단 상에 절연 캡 층이 마련되며, 상기 제1 전도성 영역은 소스 또는 드레인이고, 상기 제2 전도성 영역은 게이트일 수 있다.
본원의 또 다른 양태에 따르면, 반도체 디바이스의 제조 방법에서, 전자 디바이스가 마련된 기판 위에 층간 유전체(ILD) 층을 형성하여, 상기 전자 디바이스를 덮는다. 상기 ILD 층 내에 접촉 개구를 형성한다. 상기 접촉 개구 내에 절연 라이너 층을 형성한다. 상기 접촉 개구 내에 형성된 상기 절연 라이너 층의 상측 부분을 부분적으로 제거한다. 상기 절연 라이너 층의 상측 부분을 제거한 후에, 상기 접촉 개구 내에 전도성 재료를 형성하며, 그 결과 형성된 전도성 재료가 잔류 절연 라이너 층과 접촉하게 된다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태 또는 실시예의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태 또는 실시예의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (12)

  1. 반도체 디바이스로서,
    전자 디바이스가 마련된 기판;
    상기 전자 디바이스 위에 형성된 층간 유전체(ILD) 층;
    상기 ILD 층 상에 또는 내에 형성된 배선 패턴;
    상기 ILD 층 내에 형성되며 상기 배선 패턴을 상기 전자 디바이스의 전도성 영역에 물리적 및 전기적으로 접속하는 접점(contact); 및
    상기 접점과 상기 ILD 층의 사이에서 상기 접점의 하부 측벽 전체에 제공된 절연 라이너 층
    을 포함하고,
    상기 접점의 상부 측벽과 상기 ILD 층 사이에 절연 라이너 층이 배치되지 않는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 절연 라이너 층은 상기 ILD 층과는 다른 재료로 제조되고, SiN, SiC, SiOCN, SiCN, SiON 및 SiOC의 하나 이상의 층으로 제조되는 것인 반도체 디바이스.
  3. 제1항에 있어서, 상기 전자 디바이스는 전계 효과 트랜지스터(FET)이고, 상기 전도성 영역은 FET의 소스 또는 드레인인 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 전자 디바이스는 전계 효과 트랜지스터(FET)이고, 상기 전도성 영역은 FET의 게이트인 것인 반도체 디바이스.
  5. 제1항에 있어서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고,
    상기 전도성 영역은 FET의 소스 또는 드레인이며,
    상기 ILD 층의 일부는 상기 게이트 상에 배치된 측벽 스페이서와 상기 절연 라이너 층의 사이에 위치해 있는 것인 반도체 디바이스.
  6. 제1항에 있어서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고,
    상기 전도성 영역은 FET의 소스 또는 드레인이며,
    상기 절연 라이너 층은, 상기 ILD 층을 사이에 두지 않은 채 상기 게이트의 측벽 스페이서와, 또는 상기 게이트의 측벽 스페이서 위에 배치된 절연 층과 접촉해 있는 것인 반도체 디바이스.
  7. 제1항에 있어서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고,
    상기 절연 라이너 층의 상단이, 상기 게이트의 전도성 층의 상단보다 높은 레벨에 위치해 있는 것인 반도체 디바이스.
  8. 제1항에 있어서, 상기 전자 디바이스는 게이트, 소스 및 드레인을 구비하는 전계 효과 트랜지스터(FET)이고,
    상기 게이트의 상단 상에 절연 캡 층이 마련되며,
    상기 전도성 영역은 FET의 소스 또는 드레인이고,
    상기 ILD 층의 일부는 상기 게이트 상에 배치된 측벽 스페이서와 상기 절연 라이너 층의 사이에 위치해 있는 것인 반도체 디바이스.
  9. 반도체 디바이스로서,
    전자 디바이스가 마련된 기판;
    상기 전자 디바이스 위에 형성된 층간 유전체(ILD) 층;
    상기 ILD 층 상에 형성된 제1 배선 패턴;
    상기 ILD 층 상에 형성된 제2 배선 패턴;
    상기 ILD 층 내에 형성되며 상기 제1 배선 패턴을 상기 전자 디바이스의 제1 전도성 영역에 물리적 및 전기적으로 접속하는 제1 접점;
    상기 제1 접점에 인접하게 상기 ILD 층 내에 형성되며 상기 제2 배선 패턴을 상기 전자 디바이스의 제2 전도성 영역에 물리적 및 전기적으로 접속하는 제2 접점;
    상기 제1 접점과 상기 ILD 층의 사이에서 상기 제1 접점의 하부 측벽 전체에 마련된 제1 절연 라이너 층; 및
    상기 제2 접점과 상기 ILD 층의 사이에서 상기 제2 접점의 측벽에 마련된 제2 절연 라이너 층
    을 포함하고,
    상기 제1 접점의 상부 측벽과 상기 ILD 층 사이에 절연 라이너 층이 배치되지 않는 것인 반도체 디바이스.
  10. 반도체 디바이스의 제조 방법으로서,
    전자 디바이스가 마련된 기판 위에 층간 유전체(ILD) 층을 형성하여, 상기 전자 디바이스를 덮는 단계;
    상기 ILD 층 내에 접촉 개구를 형성하는 단계;
    상기 접촉 개구 내에 절연 라이너 층을 형성하는 단계;
    상기 접촉 개구 내에 형성된 상기 절연 라이너 층의 상측 부분을 부분적으로 제거하는 단계; 및
    상기 절연 라이너 층의 상측 부분을 제거한 후에, 상기 접촉 개구 내에 전도성 재료를 형성하는 단계로서, 형성되는 전도성 재료가 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하도록 하는 것인, 상기 전도성 재료를 형성하는 단계
    를 포함하고,
    상기 제1 부분의 측벽은 잔류 절연 라이너 층과 전체적으로 접촉하고, 상기 제2 부분의 측벽과 상기 ILD 층 사이에는 절연 라이너 층이 배치되지 않는 것인 반도체 디바이스의 제조 방법.
  11. 제1항에 있어서, 상기 전자 디바이스의 전도성 영역의 상단으로부터 측정된 상기 절연 라이너 층의 높이가, 상기 ILD 층과 상기 배선 패턴 사이의 계면의 레벨과 상기 전도성 영역의 상단 사이에서 측정된 상기 접점의 높이의 90% 미만인 것인 반도체 디바이스.
  12. 제9항에 있어서, 상기 전자 디바이스의 제1 전도성 영역의 상단으로부터 측정된 상기 제1 절연 라이너 층의 높이가, 상기 ILD 층과 상기 제1 배선 패턴 사이의 계면의 레벨과 상기 제1 전도성 영역의 상단 사이에서 측정된 상기 제1 접점의 높이의 90% 미만이며,
    상기 전자 디바이스의 제2 전도성 영역의 상단으로부터 측정된 상기 제2 절연 라이너 층의 높이가, 상기 ILD 층과 상기 제2 배선 패턴 사이의 계면의 레벨과 상기 제2 전도성 영역의 상단 사이에서 측정된 상기 제2 접점의 높이의 90% 미만인 것인 반도체 디바이스.
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