KR20220108613A - 집적회로 소자 - Google Patents

집적회로 소자 Download PDF

Info

Publication number
KR20220108613A
KR20220108613A KR1020210011807A KR20210011807A KR20220108613A KR 20220108613 A KR20220108613 A KR 20220108613A KR 1020210011807 A KR1020210011807 A KR 1020210011807A KR 20210011807 A KR20210011807 A KR 20210011807A KR 20220108613 A KR20220108613 A KR 20220108613A
Authority
KR
South Korea
Prior art keywords
contact
source
insulating
drain
metal silicide
Prior art date
Application number
KR1020210011807A
Other languages
English (en)
Inventor
김도희
김겸
김진범
김재문
이승훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210011807A priority Critical patent/KR20220108613A/ko
Priority to US17/404,078 priority patent/US20220238666A1/en
Priority to CN202111286592.4A priority patent/CN114823509A/zh
Priority to TW110141464A priority patent/TW202230717A/zh
Publication of KR20220108613A publication Critical patent/KR20220108613A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 절연 스페이서와, 상기 게이트 라인에 인접한 위치에서 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인과 상기 제1 수평 방향으로 이격되어 있는 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 크다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작의 정확성을 확보할 필요가 있다. 이에 따라, 축소된 면적의 소자 영역에서 전기적 특성을 향상시킴으로써 신뢰도를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 전기적 특성 및 신뢰도를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과, 상기 게이트 라인의 측벽을 덮는 절연 스페이서와, 상기 게이트 라인에 인접한 위치에서 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과, 상기 절연 스페이서를 사이에 두고 상기 게이트 라인과 상기 제1 수평 방향으로 이격되어 있고, 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 크다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역에 형성된 리세스 영역과, 상기 리세스 영역을 사이에 두고 서로 이격되어 있고 상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과, 상기 한 쌍의 게이트 라인 각각의 측벽을 덮는 한 쌍의 절연 스페이서와, 상기 리세스 영역에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과, 상기 한 쌍의 게이트 라인 사이에 배치되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 크다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과, 상기 핀형 활성 영역에 형성된 리세스 영역과, 상기 핀형 활성 영역의 핀 상면 위에 배치되고 상기 리세스 영역을 사이에 두고 상기 제1 수평 방향으로 이격된 한 쌍의 나노시트 스택과, 상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택을 포위하며 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과, 상기 한 쌍의 게이트 라인 각각의 측벽을 덮는 한 쌍의 절연 스페이서와, 상기 리세스 영역에 배치된 소스/드레인 영역과, 상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과, 상기 한 쌍의 게이트 라인 사이에 배치되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고, 상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 크다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 집적회로 소자에서 게이트 라인과 그에 인접한 콘택 구조물과의 사이의 절연 거리를 안정적으로 확보하면서 상기 콘택 구조물에서의 콘택 저항을 감소시킴으로써 집적회로 소자의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 2a에서 "EX"로 표시한 부분을 확대하여 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 회로도이다.
도 6은 도 5에 예시한 집적회로 소자를 보다 상세히 설명하기 위한 평면 레이아웃 다이어그램이다.
도 7은 도 6의 X4 - X4' 선 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 일부 구성들의 개략적인 평면 레이아웃 다이어그램이다.
도 9는 도 8의 X9 - X9' 선 단면도이다.
도 10은 도 8의 Y9 - Y9' 선 단면도이다.
도 11a 내지 도 11j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면 및 X2 - X2' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2b는 도 1의 Y1 - Y1' 선 단면의 일부 구성을 보여주는 단면도이고, 도 2c는 도 2a에서 "EX"로 표시한 부분을 확대하여 도시한 단면도이다.
도 1과 도 2a 내지 도 2c를 참조하면, 집적회로 소자(100)는 FinFET(fin field effect transistor) 소자를 포함하는 논리 셀을 구성할 수 있다. 집적회로 소자(100)는 기판(110) 상의 셀 바운더리(BN)에 의해 한정되는 영역에 형성된 로직 셀(LC)을 포함한다.
기판(110)은 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가진다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에는 각각 기판(110)으로부터 돌출된 복수의 핀형(fin-type) 활성 영역(FA)이 형성되어 있다. 복수의 핀형 활성 영역(FA)은 각각 로직 셀(LC)의 폭 방향, 즉 제1 수평 방향(X 방향)을 따라 상호 평행하게 연장될 수 있다.
도 2b에 예시된 바와 같이, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA) 각각의 사이에서 기판(110) 상에 소자분리막(112)이 형성될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에 소자간 분리 영역(DTA)이 배치될 수 있다. 소자간 분리 영역(DTA)에는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)가 형성되고, 딥 트렌치(DT)는 소자간 분리 절연막(114)으로 채워질 수 있다. 소자분리막(112) 및 소자간 분리 절연막(114)은 각각 산화막으로 이루어질 수 있다
기판(110)상에는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 복수의 핀형 활성 영역(FA)과 교차하는 방향인 로직 셀(LC)의 높이 방향, 즉 제2 수평 방향(Y 방향)으로 연장될 수 있다. 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)은 복수의 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면과, 소자간 분리 절연막(114)의 상면을 덮을 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 라인(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다. 예시적인 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제1 소자 영역(RX1)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에서 복수의 NMOS 트랜지스터가 형성될 수 있다. 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)에서 핀형 활성 영역(FA)과 게이트 라인(GL)이 교차하는 부분들에서 복수의 PMOS 트랜지스터가 형성될 수 있다.
제2 수평 방향(Y 방향)을 따라 연장되는 셀 바운더리(BN)를 따라 더미 게이트 라인(DGL)이 연장될 수 있다. 더미 게이트 라인(DGL)은 복수의 게이트 라인(GL)과 동일한 재료로 구성될 수 있다. 더미 게이트 라인(DGL)은 집적회로 소자(100)의 동작 중에는 전기적 플로팅(floating) 상태를 유지함으로써 로직 셀(LC)과 그 주위의 다른 로직 셀과의 사이에서 전기적 분리 영역으로 기능할 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 제1 수평 방향(X 방향)에서 동일한 폭을 가지고, 제1 수평 방향(X 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 핀형 활성 영역(FA)과 게이트 절연막(132)과의 사이에 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 및 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 예시적인 실시예들에서, 복수의 게이트 라인(GL) 및 복수의 더미 게이트 라인(DGL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 라인(GL), 복수의 더미 게이트 라인(DGL), 및 복수의 게이트 절연막(132) 각각의 상면은 절연 캡핑 라인(140)으로 덮일 수 있다. 복수의 절연 캡핑 라인(140)은 실리콘 질화막으로 이루어질 수 있다.
복수의 절연 스페이서(120)가 복수의 게이트 라인(GL), 복수의 더미 게이트 라인(DGL), 및 복수의 절연 캡핑 라인(140) 각각의 양 측벽을 덮을 수 있다. 절연 캡핑 라인(140) 및 복수의 절연 스페이서(120)는 각각 로직 셀(LC)의 길이 방향인 제2 수평 방향(Y 방향)을 따라 라인 형상으로 연장될 수 있다. 복수의 절연 스페이서(120)는 각각 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 본 명세서에서 사용되는 용어 "SiN", "SiCN", "SiBN", "SiON", "SiOCN", 및 "SiBCN"은 각각의 용어에 포함된 원소들로 이루어지는 재료를 의미하는 것으로서, 화학양론적 관계를 나타내는 화학식은 아니다.
복수의 핀형 활성 영역(FA)의 상면에 복수의 리세스 영역(RR)이 형성될 수 있다. 복수의 게이트 라인(GL)은 하나의 리세스 영역(RR)에 인접하게 배치되고 상기 하나의 리세스 영역(RR)을 사이에 두고 서로 이격된 한 쌍의 게이트 라인(GL)을 포함할 수 있다. 복수의 리세스 영역(RR)에는 복수의 소스/드레인 영역(SD)이 형성될 수 있다. 복수의 소스/드레인 영역(SD) 중 적어도 일부의 소스/드레인 영역(SD)은 한 쌍의 게이트 라인(GL) 사이에 개재될 수 있다. 게이트 라인(GL)과 소스/드레인 영역(SD)은 게이트 절연막(132) 및 절연 스페이서(120)를 사이에 두고 서로 이격될 수 있다.
복수의 소스/드레인 영역(SD)은 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역(RR)으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 복수의 소스/드레인 영역(SD)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다. 제1 소자 영역(RX1)이 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)이 PMOS 트랜지스터 영역인 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)은 n 형 도판트로 도핑된 Si 층, 또는 n 형 도판트로 도핑된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(SD)과 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(SD)은 서로 다른 형상 및 크기를 가질 수 있다. 복수의 소스/드레인 영역(SD) 각각의 형상은 도 2a 및 도 2c에 예시된 바에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 다양한 형상 및 크기를 가지는 복수의 소스/드레인 영역(SD)이 형성될 수 있다.
복수의 소스/드레인 영역(SD) 상에는 복수의 금속 실리사이드막(152)이 형성되어 있다. 복수의 금속 실리사이드막(152)은 각각 소스/드레인 영역(SD)의 상면을 덮을 수 있다. 예시적인 실시예들에서, 복수의 금속 실리사이드막(152)은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 또는 Pd를 포함할 수 있다. 예를 들면, 금속 실리사이드막(152)은 티타늄 실리사이드로 이루어질 수 있다.
복수의 금속 실리사이드막(152) 상에는 복수의 소스/드레인 콘택(CA)이 형성될 수 있다. 소스/드레인 콘택(CA)은 절연 스페이서(120)를 사이에 두고 게이트 라인(GL)과 제1 수평 방향(X 방향)으로 이격될 수 있다. 소스/드레인 콘택(CA)은 금속 실리사이드막(152)을 통해 소스/드레인 영역(SD)에 연결되도록 구성될 수 있다. 복수의 소스/드레인 영역(SD)은 각각 금속 실리사이드막(152) 및 소스/드레인 콘택(CA)을 통해 상부의 도전 라인(도시 생략)에 연결될 수 있다.
복수의 소스/드레인 콘택(CA)은 각각 도전성 배리어막(154)과 금속 플러그(156)를 포함할 수 있다. 도전성 배리어막(154)은 금속 플러그(156)의 외부 표면을 감쌀 수 있다. 도전성 배리어막(154)은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어지고, 금속 플러그(156)는 W, Co, Cu, Ru, Mn, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2a 및 도 2c에 예시한 바와 같이, 복수의 소스/드레인 콘택(CA)은 각각 금속 실리사이드막(152)의 상면에 접하는 접촉면을 가지는 바텀 콘택부(BCA)와, 바텀 콘택부(BCA)를 사이에 두고 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 상측 콘택부(UCA)를 포함할 수 있다. 바텀 콘택부(BCA) 및 상측 콘택부(UCA)는 일체로 연결된 것일 수 있다. 즉, 바텀 콘택부(BCA)를 구성하는 도전성 배리어막(154)과 상측 콘택부(UCA)를 구성하는 도전성 배리어막(154)는 일체로 연결된 것이고, 바텀 콘택부(BCA)를 구성하는 금속 플러그(156)와 상측 콘택부(UCA)를 구성하는 금속 플러그(156)는 일체로 연결된 것일 수 있다. 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA)의 폭은 상측 콘택부(UCA)의 적어도 일부의 폭보다 더 클 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA)의 폭은 상측 콘택부(UCA)의 모든 부분의 폭보다 더 클 수 있다.
소스/드레인 콘택(CA)의 바텀 콘택부(BCA)는 상측 콘택부(UCA)의 하측 일단으로부터 게이트 라인(GL)을 향해 돌출된 부분들을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 콘택(CA)의 바텀 콘택부(BCA)는 상측 콘택부(UCA)의 하측 일단으로부터 제1 수평 방향(X 방향)을 따라 바텀 콘택부(BCA)의 양측에 인접해 있는 한 쌍의 게이트 라인(GL)을 향해 상호 반대 방향으로 돌출된 부분들을 포함할 수 있다. 바텀 콘택부(BCA)는 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA)의 양측에 있는 한 쌍의 게이트 라인(GL)에 대면할 수 있다.
제1 수평 방향(X 방향)에서 바텀 콘택부(BCA) 중 금속 실리사이드막(152)에 접하는 접촉면의 폭은 금속 실리사이드막(152)의 폭과 대략 동일 또는 유사할 수 있다. 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA) 중 금속 실리사이드막(152)에 접하는 접촉면의 폭은 상측 콘택부(UCA)의 최소 폭보다 더 클 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)에서, 금속 실리사이드막(152)의 최대 폭은 소스/드레인 콘택(CA)의 최대 폭과 같거나 더 클 수 있다.
소스/드레인 콘택(CA)의 바텀 콘택부(BCA)와 금속 실리사이드막(152)은 각각 절연 스페이서(120)에 접하는 부분을 포함할 수 있다. 바텀 콘택부(BCA)와 금속 실리사이드막(152)은 제1 수평 방향(X 방향)에서 금속 실리사이드막(152)의 양측에 인접해 있는 한 쌍의 절연 스페이서(120) 각각에 접할 수 있다. 금속 실리사이드막(152)의 제1 수평 방향(X 방향) 폭은 금속 실리사이드막(152)의 양측에 인접해 있는 한 쌍의 절연 스페이서(120) 사이의 제1 수평 방향(X 방향)을 따르는 이격 거리에 대응할 수 있다.
금속 실리사이드막(152)의 일부는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 낮은 레벨에 위치되고, 금속 실리사이드막(152)의 다른 일부는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에 위치될 수 있다. 금속 실리사이드막(152)은 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 낮은 레벨에서 소스/드레인 영역(SD)의 상면에 접할 수 있다.
절연 스페이서(120)와 소스/드레인 콘택(CA)의 상측 콘택부(UCA)와의 사이에 절연 라이너(146)가 개재될 수 있다. 절연 라이너(146)는 금속 실리사이드막(152)의 최상부 레벨보다 더 높은 레벨에서 소스/드레인 콘택(CA)의 측벽을 포위할 수 있다. 본 명세서에서 사용되는 용어 "레벨"은 기판(102)의 상면으로부터 수직 방향(Z 방향 또는 -Z 방향)을 따르는 높이를 의미한다. 소스/드레인 콘택(CA)의 바텀 콘택부(BCA)는 수직 방향(Z 방향)에서 금속 실리사이드막(152)과 절연 라이너(146)와의 사이에 개재된 부분을 포함할 수 있다. 절연 라이너(146)는 소스/드레인 콘택(CA)의 바텀 콘택부(BCA)와 절연 스페이서(120)와의 사이에 개재되는 부분을 포함하지 않을 수 있다.
절연 라이너(146)는 절연 스페이서(120)의 측벽을 차례로 덮는 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)를 포함할 수 있다. 예시적인 실시예들에서, 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)는 각각 실리콘 질화막으로 이루어질 수 있다. 제1 절연 라이너(146A)를 구성하는 실리콘 질화막과 제2 절연 라이너(146B)을 구성하는 실리콘 질화막은 서로 다른 밀도를 가질 수 있다. 이와 같은 구조를 얻기 위하여, 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)를 서로 다른 증착 방식으로 형성할 수 있다. 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)의 형성 방법에 대한 보다 상세한 설명은 도 11g를 참조하여 후술한다. 다른 예시적인 실시예들에서, 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)는 각각 실리콘 질화물(SiN), SiCN, SiBN, SiON, SiOCN, SiBCN, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 2a 및 도 2c에는 절연 라이너(146)가 절연 스페이서(120)의 측벽을 차례로 덮는 제1 절연 라이너(146A) 및 제2 절연 라이너(146B)를 포함하는 이중막 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 절연 라이너(146)는 단일막, 또는 적어도 삼중막을 포함하는 다중막으로 이루어질 수도 있다
절연 라이너(146)는 기판(110)과 대면하는 저면(146L)을 가질 수 있다. 절연 라이너(146)의 저면(146L)은 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 제1 수평 방향(X 방향)을 따라 기판(110)과 평행하게 연장되는 수평면을 가질 수 있다.
집적회로 소자(100)는 복수의 절연 스페이서(120) 및 복수의 절연 캡핑 라인(140) 각각의 상면을 덮는 상부 절연막(142)을 포함할 수 있다. 소스/드레인 콘택(CA) 및 절연 라이너(146)는 상부 절연막(142)을 수직 방향(Z 방향)으로 관통하는 소스/드레인 콘택홀(CAH) 내에 형성될 수 있다. 예시적인 실시예들에서, 상부 절연막(142)은 실리콘 산화막으로 이루어질 수 있다.
도 2a 및 도 2b에 예시한 바와 같이, 상부 절연막(142), 복수의 소스/드레인 콘택(CA), 및 복수의 절연 라이너(146)는 절연 구조물(180)로 덮일 수 있다. 절연 구조물(180)은 소스/드레인 콘택(CA) 및 상부 절연막(142) 위에 차례로 적층된 식각 정지막(182) 및 층간절연막(184)을 포함할 수 있다. 식각 정지막(182)은 실리콘 탄화물(SiC), SiN, 질소-도핑된 실리콘 탄화물(SiC:N), SiOC, AlN, AlON, AlO, AlOC, 또는 이들의 조합으로 이루어질 수 있다. 층간절연막(184)은 산화막, 질화막, 약 2.2 내지 약 2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(ultra low-k) 막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 층간절연막(184)은 TEOS(tetraethylorthosilicate) 막, HDP(high density plasma) 산화막, BPSG(boro-phospho-silicate glass) 막, FCVD(flowable chemical vapor deposition) 산화막, SiON 막, SiN 막, SiOC 막, SiCOH 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
복수의 소스/드레인 콘택(CA) 상에 복수의 비아 콘택(CAV)이 형성될 수 있다. 복수의 비아 콘택(CAV)은 각각 절연 구조물(180)을 관통하여 소스/드레인 콘택(CA)에 접할 수 있다.
복수의 게이트 라인(GL) 상에 복수의 게이트 콘택(CB)이 형성될 수 있다. 복수의 게이트 콘택(CB)은 각각 절연 구조물(180), 상부 절연막(142), 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 접할 수 있다.
복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 각각 매립 금속막과 상기 매립 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 매립 금속막은 Co, Cu, W, Ru, Mn, 또는 이들의 조합으로 이루어지고, 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 복수의 비아 콘택(CAV) 및 복수의 게이트 콘택(CB) 각각의 측벽들은 상부 절연 라이너(도시 생략)로 덮일 수 있다. 상기 상부 절연 라이너는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 1에 예시한 바와 같이, 로직 셀(LC)에서, 접지선(VSS)은 복수의 소스/드레인 콘택(CA) 중 제1 소자 영역(RX1)에 있는 소스/드레인 콘택(CA)을 통해 제1 소자 영역(RX1)에 있는 핀형 활성 영역(FA)에 연결되고, 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 중 제2 소자 영역(RX2)에 있는 소스/드레인 콘택(CA)을 통해 제2 소자 영역(RX2)에 있는 핀형 활성 영역(FA)에 연결될 수 있다. 접지선(VSS) 및 전원선(VDD)은 복수의 소스/드레인 콘택(CA) 및 복수의 게이트 콘택(CB) 각각의 상면보다 더 높은 레벨에 형성될 수 있다. 접지선(VSS) 및 전원선(VDD)은 각각 도전성 배리어막과 배선용 도전층으로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 배선용 도전층은 Co, Cu, W, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
도 1과 도 2a 내지 도 2c에 예시한 집적회로 소자(100)는 소스/드레인 영역(SD)의 상면을 전체적으로 덮는 금속 실리사이드막(152)과, 금속 실리사이드막(152) 상에 배치되는 소스/드레인 콘택(CA)을 포함한다. 또한, 소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면에 비교적 큰 접촉 면적으로 접촉되는 접촉면을 가지는 바텀 콘택부(BCA)를 포함한다. 따라서, 집적회로 소자(100)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도 집적회로 소자(100)에서 게이트 라인(GL)과 그에 인접한 소스/드레인 콘택(CA)과의 사이의 절연 거리를 안정적으로 확보할 수 있으며, 소스/드레인 영역(SD)과 소스/드레인 콘택(CA)과의 사이의 콘택 저항을 감소시킬 수 있다. 따라서, 집적회로 소자(100)의 전기적 특성 및 신뢰도가 향상될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 3에는 집적회로 소자(200) 중 도 1의 X2 - X2' 선 단면에 대응하는 영역에서 도 2a의 "EX"로 표시한 부분에 대응하는 부분을 확대하여 나타내었다.
도 3을 참조하면, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(200)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 유사하게 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 도 3에는 집적회로 소자(200)의 제2 소자 영역(RX2)의 일부 구성들이 예시되어 있으나, 제1 소자 영역(RX1)에서도 후술하는 구성과 동일 또는 유사한 구성이 채용될 수 있다. 단, 집적회로 소자(200)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 달리, 금속 실리사이드막(152) 상에 형성된 소스/드레인 콘택(CA2)과, 소스/드레인 콘택(CA2)을 포위하는 절연 라이너(246)를 포함한다.
소스/드레인 콘택(CA2)은 도 2a 및 도 2c를 참조하여 소스/드레인 콘택(CA)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 소스/드레인 콘택(CA2)은 도전성 배리어막(154)과 금속 플러그(156)를 포함할 수 있다. 단, 소스/드레인 콘택(CA2)은 금속 실리사이드막(152)의 상면에 접하는 접촉면을 가지는 바텀 콘택부(BCA2)와, 바텀 콘택부(BCA2)를 사이에 두고 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 상측 콘택부(UCA2)를 포함할 수 있다. 바텀 콘택부(BCA2) 및 상측 콘택부(UCA2)는 일체로 연결된 것일 수 있다. 즉, 바텀 콘택부(BCA2)를 구성하는 도전성 배리어막(154)과 상측 콘택부(UCA2)를 구성하는 도전성 배리어막(154)는 일체로 연결된 것이고, 바텀 콘택부(BCA2)를 구성하는 금속 플러그(156)와 상측 콘택부(UCA2)를 구성하는 금속 플러그(156)는 일체로 연결된 것일 수 있다. 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA2)의 폭은 상측 콘택부(UCA2)의 적어도 일부의 폭보다 더 클 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA2)의 폭은 상측 콘택부(UCA2)의 모든 부분의 폭보다 더 클 수 있다.
소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)는 상측 콘택부(UCA2)의 하측 일단으로부터 게이트 라인(GL)을 향해 돌출된 부분들을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)는 상측 콘택부(UCA2)의 하측 일단으로부터 제1 수평 방향(X 방향)을 따라 바텀 콘택부(BCA2)의 양측에 인접해 있는 한 쌍의 게이트 라인(GL)을 향해 상호 반대 방향으로 돌출된 부분들을 포함할 수 있다. 바텀 콘택부(BCA2)는 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA2)의 양측에 있는 한 쌍의 게이트 라인(GL)에 대면할 수 있다.
소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)는 절연 스페이서(120)에 접하는 부분을 포함할 수 있다. 예시적인 실시예들에서, 바텀 콘택부(BCA2)는 바텀 콘택부(BCA2)의 양측에서 바텀 콘택부(BCA2)에 인접해 있는 한 쌍의 절연 스페이서(120) 각각에 접할 수 있다. 바텀 콘택부(BCA2)는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에서 금속 실리사이드막(152)의 상면에 접할 수 있다.
절연 라이너(246)는 금속 실리사이드막(152)의 최상부 레벨보다 더 높은 레벨에서 소스/드레인 콘택(CA2)의 측벽을 포위할 수 있다. 절연 라이너(246)는 절연 스페이서(120)와 소스/드레인 콘택(CA2)의 상측 콘택부(UCA2)와의 사이에 개재되어 상측 콘택부(UCA2)를 포위할 수 있다. 소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)는 수직 방향(Z 방향)에서 절연 라이너(246)와 금속 실리사이드막(152)와의 사이에 개재된 부분을 포함할 수 있다. 절연 라이너(246)는 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
절연 라이너(246)는 도 2a 및 도 2c를 참조하여 절연 라이너(146)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 라이너(246)는 기판(110)과 대면하는 저면(246L)을 가질 수 있다. 절연 라이너(246)의 저면(246L)은 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 제1 수평 방향(X 방향)에 교차하는 경사 방향을 따라 연장되는 경사 저면을 포함할 수 있다. 절연 라이너(246)의 저면(246L)에 포함된 경사 저면은 게이트 라인(GL)으로부터 제1 수평 방향(X 방향)을 따라 멀어질수록 기판(110)으로부터 멀어지는 방향으로 연장될 수 있다. 예시적인 실시예들에서, 절연 라이너(246)의 저면(246L)에 포함된 경사 저면과, 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각(A2)은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다.
소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)는 절연 라이너(246)의 저면(246L)에 포함된 경사 저면에 접하는 경사 외벽을 가질 수 있다.
제1 수평 방향(X 방향)에서 바텀 콘택부(BCA2) 중 금속 실리사이드막(152)에 접하는 접촉면의 폭은 금속 실리사이드막(152)의 폭과 대략 동일 또는 유사할 수 있다. 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA2) 중 금속 실리사이드막(152)에 접하는 접촉면의 폭은 상측 콘택부(UCA2)의 최소 폭보다 더 클 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)에서, 금속 실리사이드막(152)의 최대 폭은 소스/드레인 콘택(CA2)의 최대 폭과 같거나 더 클 수 있다.
소스/드레인 콘택(CA2)의 바텀 콘택부(BCA2)와 금속 실리사이드막(152)은 각각 절연 스페이서(120)에 접하는 부분을 포함할 수 있다. 바텀 콘택부(BCA2)와 금속 실리사이드막(152)은 금속 실리사이드막(152)의 양측에 인접해 있는 한 쌍의 절연 스페이서(120) 각각에 접할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 단면도이다. 도 4에는 집적회로 소자(300) 중 도 1의 X2 - X2' 선 단면에 대응하는 영역에서 도 2a의 "EX"로 표시한 부분에 대응하는 부분을 확대하여 나타내었다.
도 4를 참조하면, 집적회로 소자(300)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 집적회로 소자(300)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 유사하게 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 도 4에는 집적회로 소자(300)의 제2 소자 영역(RX2)의 일부 구성들이 예시되어 있으나, 제1 소자 영역(RX1)에서도 후술하는 구성과 동일 또는 유사한 구성이 채용될 수 있다. 단, 집적회로 소자(300)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)와 달리, 금속 실리사이드막(152) 상에 형성된 소스/드레인 콘택(CA3)과, 소스/드레인 콘택(CA3)을 포위하는 절연 라이너(346)를 포함한다.
소스/드레인 콘택(CA3)은 도 2a 및 도 2c를 참조하여 소스/드레인 콘택(CA)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 소스/드레인 콘택(CA3)은 도전성 배리어막(154)과 금속 플러그(156)를 포함할 수 있다. 단, 소스/드레인 콘택(CA3)은 금속 실리사이드막(152)의 상면에 접하는 접촉면을 가지는 바텀 콘택부(BCA3)와, 바텀 콘택부(BCA3)를 사이에 두고 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 상측 콘택부(UCA3)를 포함할 수 있다. 바텀 콘택부(BCA3) 및 상측 콘택부(UCA3)는 일체로 연결된 것일 수 있다. 즉, 바텀 콘택부(BCA3)를 구성하는 도전성 배리어막(154)과 상측 콘택부(UCA3)를 구성하는 도전성 배리어막(154)는 일체로 연결된 것이고, 바텀 콘택부(BCA3)를 구성하는 금속 플러그(156)와 상측 콘택부(UCA3)를 구성하는 금속 플러그(156)는 일체로 연결된 것일 수 있다. 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA3)의 폭은 상측 콘택부(UCA3)의 적어도 일부의 폭보다 더 클 수 있다.
소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 상측 콘택부(UCA3)의 하측 일단으로부터 게이트 라인(GL)을 향해 돌출된 부분들을 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 상측 콘택부(UCA3)의 하측 일단으로부터 제1 수평 방향(X 방향)을 따라 바텀 콘택부(BCA3)의 양측에 인접해 있는 한 쌍의 게이트 라인(GL)을 향해 상호 반대 방향으로 돌출된 부분들을 포함할 수 있다. 바텀 콘택부(BCA3)는 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA3)의 양측에 있는 한 쌍의 게이트 라인(GL)에 대면할 수 있다.
소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 절연 스페이서(120)로부터 제1 수평 방향(X 방향)으로 이격되어 있을 수 있다. 바텀 콘택부(BCA3)는 절연 스페이서(120)에 접하는 부분을 포함하지 않을 수 있다.
바텀 콘택부(BCA3)는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에서 금속 실리사이드막(152)의 상면에 접할 수 있다. 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA3) 중 금속 실리사이드막(152)에 접하는 접촉면의 폭은 금속 실리사이드막(152)의 폭보다 작을 수 있다. 제1 수평 방향(X 방향)에서 바텀 콘택부(BCA3)의 최대 폭은 상측 콘택부(UCA3)의 최소 폭보다 더 클 수 있다. 예시적인 실시예들에서, 제1 수평 방향(X 방향)에서, 금속 실리사이드막(152)의 최대 폭은 소스/드레인 콘택(CA3)의 최대 폭보다 더 클 수 있다.
절연 라이너(346)는 금속 실리사이드막(152)의 최상부 레벨보다 더 높은 레벨에서 소스/드레인 콘택(CA3)의 측벽을 포위할 수 있다. 절연 라이너(346)는 절연 스페이서(120)와 소스/드레인 콘택(CA2)의 상측 콘택부(UCA2)와의 사이에 개재되는 부분을 포함할 수 있다. 절연 라이너(346)의 최저부는 소스/드레인 콘택(CA3)의 최저부보다 기판(110)에 더 가까울 수 있다. 소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 수직 방향(Z 방향)에서 절연 라이너(346)와 금속 실리사이드막(152)와의 사이에 개재된 부분을 포함할 수 있다. 절연 라이너(346)는 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B)를 포함할 수 있으나, 이에 한정되는 것은 아니다.
절연 라이너(346)는 도 2a 및 도 2c를 참조하여 절연 라이너(146)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 단, 절연 라이너(346)는 기판(110)과 대면하는 저면(346L)을 가질 수 있다. 절연 라이너(346)의 저면(346L)은 경사 저면을 포함할 수 있다. 절연 라이너(346)의 저면(346L)에 포함된 경사 저면은 게이트 라인(GL)으로부터 제1 수평 방향(X 방향)을 따라 멀어질수록 기판(110)으로부터 멀어지는 방향으로 연장될 수 있다. 예시적인 실시예들에서, 절연 라이너(346)의 저면(346L)에 포함된 경사 저면과, 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다.
절연 라이너(346)의 저면(346L)은 금속 실리사이드막(152)에 접하는 부분과, 소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)에 접하는 부분을 포함할 수 있다. 소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 절연 라이너(346)의 저면(346L)에 포함된 경사 저면에 접하는 경사 외벽을 가질 수 있다.
금속 실리사이드막(152)은 절연 스페이서(120)에 접하는 부분을 포함할 수 있다. 예시적인 실시예들에서, 금속 실리사이드막(152)은 금속 실리사이드막(152)의 양측에 인접해 있는 한 쌍의 절연 스페이서(120) 및 한 쌍의 절연 라이너(346) 각각에 접할 수 있다. 소스/드레인 콘택(CA3)의 바텀 콘택부(BCA3)는 절연 라이너(346)를 사이에 두고 절연 스페이서(120)로부터 제1 수평 방향(X 방향)으로 이격될 수 있다. 소스/드레인 콘택(CA3)는 절연 스페이서(120)에 접하는 부분을 포함하지 않을 수 있다.
도 3 및 도 4를 참조하여 설명한 집적회로 소자(200, 300)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)에 대하여 설명한 바와 유사하게, 소스/드레인 영역(SD)의 상면을 전체적으로 덮는 금속 실리사이드막(152)과, 금속 실리사이드막(152) 상에 배치되는 소스/드레인 콘택(CA2, CA3)을 포함한다. 또한, 소스/드레인 콘택(CA2, CA3)은 금속 실리사이드막(152)의 상면에 비교적 큰 접촉 면적으로 접촉되는 접촉면을 가지는 바텀 콘택부(BCA2, BCA3)를 포함한다. 따라서, 집적회로 소자(200, 300)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도 집적회로 소자(200, 300)에서 게이트 라인(GL)과 그에 인접한 소스/드레인 콘택(CA2, CA3)과의 사이의 절연 거리를 안정적으로 확보할 수 있으며, 소스/드레인 영역(SD)과 소스/드레인 콘택(CA2, CA3)과의 사이의 콘택 저항을 감소시킬 수 있다. 따라서, 집적회로 소자(200, 300)의 전기적 특성 및 신뢰도가 향상될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 회로도이다. 도 5에는 6 개의 트랜지스터를 포함하는 6T SRAM (static random access memory) 셀의 회로도가 예시되어 있다.
도 5를 참조하면, 집적회로 소자(400)는 전원 노드(NVDD)와 접지 노드(NVSS) 사이에 병렬 연결된 한 쌍의 인버터(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)의 게이트는 각각 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터로 이루어질 수 있다.
제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 래치 회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
도 6은 도 5에 예시한 집적회로 소자(400)를 보다 상세히 설명하기 위한 평면 레이아웃 다이어그램이다. 도 7은 도 6의 X4 - X4' 선 단면도이다. 도 6 및 도 7에 있어서, 도 1과 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다. 도 6 및 도 7에 예시한 집적회로 소자(400)는 기판(110)상에 행렬로 배열된 복수의 SRAM 셀을 포함하는 SRAM 어레이를 포함할 수 있다. 상기 복수의 SRAM 셀은 도 5에 예시한 회로 구성을 가질 수 있다.
도 6 및 도 7을 참조하면, 집적회로 소자(400)는 제1 수평 방향(X 방향)을 따라 서로 평행하게 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA) 상에서 제2 수평 방향(Y 방향)으로 상호 평행하게 연장되는 복수의 게이트 라인(GL)을 포함한다.
복수의 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)과의 교차점에서 각각 트랜지스터가 형성될 수 있다. 집적회로 소자(400)에 포함된 복수의 SRAM 셀은 각각 도 5에 예시한 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 NMOS 트랜지스터로 이루어질 수 있다. 집적회로 소자(400)는 게이트 라인(GL)과 소스/드레인 영역(SD)을 공통으로 연결하기 위한 복수의 공유 콘택(shared contact)(SC)을 포함할 수 있다.
도 7에 예시한 바와 같이, 집적회로 소자(400)에서, 복수의 소스/드레인 영역(SD)은 각각 금속 실리사이드막(152)으로 덮이고, 금속 실리사이드막(152) 상에는 소스/드레인 콘택(CA)이 형성될 수 있다. 소스/드레인 콘택(CA)은 절연 스페이서(120)를 사이에 두고 게이트 라인(GL)과 제1 수평 방향(X 방향)으로 이격될 수 있다. 소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면에 접하는 접촉면을 가지는 바텀 콘택부(BCA)와, 바텀 콘택부(BCA)를 사이에 두고 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격되고 바텀 콘택부(BCA)에 일체로 연결된 상측 콘택부(UCA)를 포함할 수 있다. 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA)의 폭은 상측 콘택부(UCA)의 적어도 일부의 폭보다 더 클 수 있다. 소스/드레인 콘택(CA)의 상측 콘택부(UCA)는 절연 라이너(146)로 포위될 수 있다. 소스/드레인 콘택(CA), 절연 라이너(146), 및 금속 실리사이드막(152)에 대한 보다 상세한 구성은 도 2a 내지 도 2c를 참조하여 설명한 바와 같다.
도 6 및 도 7에 예시한 집적회로 소자(400)에서 소스/드레인 영역(SD)의 상면을 전체적으로 덮는 금속 실리사이드막(152)과, 금속 실리사이드막(152) 상에 배치되는 소스/드레인 콘택(CA)을 포함하고, 소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면에 비교적 큰 접촉 면적으로 접촉되는 접촉면을 가지는 바텀 콘택부(BCA)를 포함한다. 따라서, 집적회로 소자(400)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도 집적회로 소자(400)에서 게이트 라인(GL)과 그에 인접한 소스/드레인 콘택(CA)과의 사이의 절연 거리를 안정적으로 확보하면서, 소스/드레인 영역(SD)과 소스/드레인 콘택(CA)과의 사이의 콘택 저항을 감소시킴으로써 집적회로 소자의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
도 7에는 집적회로 소자(400)가 도 2a 및 도 2c에 예시한 소스/드레인 콘택(CA) 및 절연 라이너(146)를 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 집적회로 소자(400)는 소스/드레인 콘택(CA) 및 절연 라이너(146) 대신 도 3을 참조하여 설명한 소스/드레인 콘택(CA2) 및 절연 라이너(246), 도 4를 참조하여 설명한 소스/드레인 콘택(CA3) 및 절연 라이너(346), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 다양한 구조를 가지는 소스/드레인 콘택 및 절연 라이너를 포함할 수도 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(900)의 일부 구성들의 개략적인 평면 레이아웃 다이어그램이고, 도 9는 도 8의 X9 - X9' 선 단면도이고, 도 10은 도 8의 Y9 - Y9' 선 단면도이다.
도 8 내지 도 10을 참조하면, 집적회로 소자(900)는 기판(902)으로부터 돌출되고 제1 수평 방향(X 방향)으로 길게 연장되는 복수의 핀형 활성 영역(F9)과, 복수의 핀형 활성 영역(F9)으로부터 수직 방향(Z 방향) 상측으로 이격된 위치에서 복수의 핀형 활성 영역(F9)의 핀 상면(FT)과 대면하는 복수의 나노시트 스택(NSS)를 포함한다. 본 명세서에서 사용되는 용어 "나노시트"는 전류가 흐르는 방향과 실질적으로 수직인 단면을 갖는 전도성 구조체를 의미한다. 상기 나노시트는 나노와이어를 포함하는 것으로 이해되어야 한다.
기판(902)에는 복수의 핀형 활성 영역(F9)을 한정하는 트렌치(T9)가 형성되고, 트렌치(T9)는 소자분리막(912)으로 채워질 수 있다. 기판(902), 복수의 핀형 활성 영역(F9), 및 소자분리막(912)은 도 1과 도 2a 내지 도 2c에 예시한 기판(110), 핀형 활성 영역(FA), 및 소자분리막(112)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 핀형 활성 영역(F9) 상에는 복수의 게이트 라인(960)이 제2 수평 방향(Y 방향)으로 연장되어 있다. 복수의 나노시트 스택(NSS)은 복수의 핀형 활성 영역(F9)과 복수의 게이트 라인(960)이 교차하는 영역들에서 복수의 핀형 활성 영역(F9) 각각의 핀 상면(FT) 위에 배치되고, 핀형 활성 영역(F9)으로부터 이격된 위치에서 핀형 활성 영역(F9)의 핀 상면(FT)과 대면할 수 있다. 기판(902) 상에서 복수의 핀형 활성 영역(F9)과 복수의 게이트 라인(960)이 교차하는 부분들에 복수의 나노시트 트랜지스터가 형성될 수 있다.
복수의 나노시트 스택(NSS)은 각각 핀형 활성 영역(F9)의 핀 상면(FT) 위에서 상호 수직 방향(Z 방향)으로 오버랩되어 있는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(F9)의 핀 상면(FT)으로부터의 수직 방향 거리가 서로 다른 제1 나노시트(N1), 제2 나노시트(N2), 및 제3 나노시트(N3)를 포함할 수 있다.
도 8에는 나노시트 스택(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 이에 한정되는 것은 아니다. 나노시트 스택(NSS)은 핀형 활성 영역(F9) 및 게이트 라인(960) 각각의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 본 예에서는 1 개의 핀형 활성 영역(F9) 위에 복수의 나노시트 스택(NSS) 및 복수의 게이트 라인(960)이 형성되고, 1 개의 핀형 활성 영역(F9) 위에서 복수의 나노시트 스택(NSS)이 제1 수평 방향(X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나, 본 발명의 기술적 사상에 의하면 1 개의 핀형 활성 영역(F9) 위에 배치되는 나노시트 스택(NSS)의 수는 특별히 제한되지 않는다. 예를 들면, 1 개의 핀형 활성 영역(F9) 위에 1 개의 나노시트 스택(NSS)이 형성될 수도 있다. 본 예에서, 복수의 나노시트 스택(NSS)이 각각 3 개의 나노시트로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 나노시트 스택(NSS)은 적어도 2 개의 나노시트를 포함할 수 있으며, 나노시트 스택(NSS)을 구성하는 나노시트의 개수는 특별히 제한되지 않는다.
복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다. 예시적인 실시예들에서, 복수의 나노시트(N1, N2, N3)는 각각 Si 층, SiGe 층, 또는 이들의 조합으로 이루어질 수 있다.
핀형 활성 영역(F9)의 상부에는 복수의 리세스 영역(R9)이 형성되고, 복수의 리세스 영역(R9)에는 복수의 소스/드레인 영역(930)이 배치될 수 있다. 복수의 소스/드레인 영역(930)은 에피택셜 성장된 반도체층으로 이루어질 수 있다. 복수의 소스/드레인 영역(930)에 대한 보다 상세한 구성은 도 2a 및 도 2c에 예시한 소스/드레인 영역(SD)에 대하여 설명한 바와 대체로 동일하다.
게이트 라인(960)은 핀형 활성 영역(F9) 위에서 나노시트 스택(NSS)을 덮으면서 복수의 나노시트(N1, N2, N3) 각각을 포위할 수 있다. 복수의 게이트 라인(960)은 각각 나노시트 스택(NSS)의 상면을 덮으며 제2 수평 방향(Y 방향)으로 길게 연장되는 메인 게이트 부분(960M)과, 메인 게이트 부분(960M)에 일체로 연결되고 복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F9)과 제1 나노시트(N1)와의 사이에 각각 하나씩 배치된 복수의 서브 게이트 부분(960S)을 포함할 수 있다. 복수의 나노시트(N1, N2, N3)는 게이트 라인(960)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 게이트 라인(960)의 구성 물질은 도 1과 도 2a 내지 도 2c를 참조하여 게이트 라인(GL)에 대하여 설명한 바와 대체로 동일하다. 나노시트 스택(NSS)과 게이트 라인(960)과의 사이에는 게이트 절연막(952)이 개재될 수 있다. 게이트 절연막(952)은 도 2a 내지 도 2c를 참조하여 게이트 절연막(132)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다. 소스/드레인 영역(930)의 상면은 금속 실리사이드막(152)으로 덮일 수 있다. 금속 실리사이드막(152)은 도 2a 및 도 2c를 참조하여 금속 실리사이드막(152)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
복수의 게이트 라인(960) 각각의 양 측벽은 복수의 외측 절연 스페이서(918)로 덮일 수 있다. 복수의 외측 절연 스페이서(918)는 복수의 나노시트 스택(NSS) 위에서 메인 게이트 부분(960M)의 양 측벽을 덮을 수 있다.
복수의 나노시트(N1, N2, N3) 각각의 사이, 및 핀형 활성 영역(F9)과 제1 나노시트(N1)와의 사이에는 복수의 내측 절연 스페이서(928)가 개재될 수 있다. 복수의 서브 게이트 부분(960S) 각각의 양 측벽은 게이트 절연막(952)을 사이에 두고 내측 절연 스페이서(928)로 덮일 수 있다. 복수의 내측 절연 스페이서(928)는 복수의 서브 게이트 부분(960S)과 소스/드레인 영역(930)과의 사이에 개재될 수 있다. 예시적인 실시예들에서, 외측 절연 스페이서(918) 및 내측 절연 스페이서(928)는 동일한 절연 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 외측 절연 스페이서(918) 및 내측 절연 스페이서(928)는 서로 다른 절연 물질로 이루어질 수 있다. 내측 절연 스페이서(928)는 SiN, SiCN, SiBN, SiON, SiOCN, SiBCN, SiOC, SiO2, 또는 이들의 조합으로 이루어질 수 있다. 내측 절연 스페이서(928)는 에어 갭을 더 포함할 수 있다. 예시적인 실시예들에서, 나노시트 스택(NSS) 및 이를 감싸는 게이트 라인(960)이 PMOS 트랜지스터를 구성하는 경우, 내측 절연 스페이서(928)는 생략 가능하다. 이 경우, 복수의 서브 게이트 부분(960S)을 덮는 게이트 절연막(952)은 소스/드레인 영역(930)에 직접 접할 수 있다.
도 9에 예시한 바와 같이, 집적회로 소자(900)에서, 복수의 소스/드레인 영역(930)은 각각 금속 실리사이드막(152)으로 덮이고, 금속 실리사이드막(152) 상에는 소스/드레인 콘택(CA)이 형성될 수 있다. 소스/드레인 콘택(CA)은 외측 절연 스페이서(918)를 사이에 두고 게이트 라인(960)과 제1 수평 방향(X 방향)으로 이격될 수 있다. 소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면에 접하는 접촉면을 가지는 바텀 콘택부(BCA)와, 바텀 콘택부(BCA)를 사이에 두고 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격되고 바텀 콘택부(BCA)에 일체로 연결된 상측 콘택부(UCA)를 포함할 수 있다. 제1 수평 방향(X 방향)에서, 바텀 콘택부(BCA)의 폭은 상측 콘택부(UCA)의 적어도 일부의 폭보다 더 클 수 있다. 소스/드레인 콘택(CA)의 상측 콘택부(UCA)는 절연 라이너(146)로 포위될 수 있다. 소스/드레인 콘택(CA), 절연 라이너(146), 및 금속 실리사이드막(152)에 대한 보다 상세한 구성은 도 2a 내지 도 2c를 참조하여 설명한 바와 같다.
복수의 게이트 라인(960)은 각각 절연 캡핑 라인(940)으로 덮일 수 있다. 복수의 절연 캡핑 라인(940) 및 복수의 외측 절연 스페이서(918) 각각의 상면은 상부 절연막(942)으로 덮일 수 있다. 소스/드레인 콘택(CA) 및 절연 라이너(146)는 상부 절연막(942)을 수직 방향(Z 방향)으로 관통하여 금속 실리사이드막(152)에 접할 수 있다. 절연 캡핑 라인(940) 및 상부 절연막(942)은 도 2a 내지 도 2c를 참조하여 절연 캡핑 라인(140) 및 상부 절연막(142)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
도 8 내지 도 10를 참조하여 설명한 집적회로 소자(900)는 소스/드레인 영역(930)의 상면을 전체적으로 덮는 금속 실리사이드막(152)과, 금속 실리사이드막(152) 상에 배치되는 소스/드레인 콘택(CA)을 포함하고, 소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면에 비교적 큰 접촉 면적으로 접촉되는 접촉면을 가지는 바텀 콘택부(BCA)를 포함한다. 따라서, 집적회로 소자(900)가 다운-스케일링에 따라 축소된 면적의 소자 영역을 가지는 경우에도 집적회로 소자(900)에서 게이트 라인(960)과 그에 인접한 소스/드레인 콘택(CA)과의 사이의 절연 거리를 안정적으로 확보하면서, 소스/드레인 영역(930)과 소스/드레인 콘택(CA)과의 사이의 콘택 저항을 감소시킴으로써 집적회로 소자(900)의 전기적 특성 및 신뢰도를 향상시킬 수 있다.
도 9에는 집적회로 소자(900)가 도 2a 및 도 2c에 예시한 소스/드레인 콘택(CA) 및 절연 라이너(146)를 포함하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 집적회로 소자(900)는 소스/드레인 콘택(CA) 및 절연 라이너(146) 대신 도 3을 참조하여 설명한 소스/드레인 콘택(CA2) 및 절연 라이너(246), 도 4를 참조하여 설명한 소스/드레인 콘택(CA3) 및 절연 라이너(346), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 다양한 구조를 가지는 소스/드레인 콘택 및 절연 라이너를 포함할 수도 있다.
이하, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 대하여 상세히 설명한다.
도 11a 내지 도 11j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 2a의 X2 - X2' 선 단면에 대응하는 부분들의 일부 영역의 공정 순서에 따른 단면도들이다. 도 11a 내지 도 11j를 참조하여 도 1과 도 2a 내지 도 2c에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 11j에는 제2 소자 영역(RX2)의 일부 영역에서의 공정 순서가 예시되어 있으나, 제1 소자 영역(RX1)에 대하여도 후술하는 바와 동일 또는 유사한 공정이 수행될 수 있다. 도 11a 내지 도 11j에서 도 1과 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11a를 참조하면, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)(도 1 및 도 2a 참조)에서 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 수직 방향(Z 방향) 상측으로 돌출되고 제1 수평 방향(X 방향)으로 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 형성하고, 복수의 핀형 활성 영역(FA) 각각의 하부 양 측벽을 덮는 소자분리막(112)(도 2b 참조)을 형성할 수 있다. 그 후, 소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)(도 2b 참조)를 형성하고, 딥 트렌치(DT)를 소자간 분리 절연막(114)으로 채울 수 있다. 이에 따라, 도 2b에 예시한 바와 같이, 소자간 분리 영역(DTA)에서 딥 트렌치(DT)가 소자간 분리 절연막(114)으로 채워지고, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 핀형 활성 영역(FA)이 소자분리막(112)의 상면 위로 돌출된 구조가 얻어질 수 있다.
도 11b를 참조하면, 소자분리막(112) 및 소자간 분리 절연막(114)(도 2b 참조) 위에서 복수의 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성할 수 있다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 핀형 활성 영역(FA)의 핀 상면(FT)의 위와, 소자분리막(112) 및 소자간 분리 절연막(114) (도 2b 참조) 각각의 위에 차례로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화막을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘막을 포함할 수 있다. 더미 절연 캡핑층(D16)은 실리콘 질화막을 포함할 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(120)를 형성하고, 더미 게이트 구조체(DGS) 각각의 사이에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 식각하여 복수의 핀형 활성 영역(FA)에 리세스 영역(RR)을 형성할 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 리세스 영역(RR)을 채우는 복수의 에피택셜막(EP)을 형성할 수 있다. 복수의 에피택셜막(EP)은 각각 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨과 같거나 더 낮은 레벨에서 리세스 영역(RR)을 채우는 하측 에피택셜 부분(EPL)과, 하측 에피택셜 부분(EPL)으로부터 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨까지 수직 방향(Z 방향)으로 돌출된 과성장부(EPO)를 포함할 수 있다. 에피택셜막(EP)의 과성장부(EPO)는 상부 패싯(T1)을 가질 수 있다. 예시적인 실시예들에서, 상부 패싯(T1)은 {100} 면 방위를 가질 수 있다. 상부 패싯(T1)은 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에서 기판(110)의 주면(110M)과 평행한 방향으로 연장될 수 있다. 후속 공정에서 하측 에피택셜 부분(EPL)의 적어도 일부는 소스/드레인 영역(SD)(도 2a 참조)으로 남게 될 수 있다.
예시적인 실시예들에서, 제1 소자 영역(RX1)에 형성되는 에피택셜막(EP)은 n 형 도판트로 도핑된 Si 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 에피택셜막(EP)은 p 형 도판트로 도핑된 SiGe 층으로 이루어질 수 있다. 에피택셜막(EP)을 형성하기 위하여, 원소 반도체 전구체를 포함하는 원료 물질들을 사용하여 LPCVD(Low-pressure chemical vapor deposition) 공정, SEG(selective epitaxial growth) 공정, 또는 CDE(cyclic deposition and etching) 공정을 수행할 수 있다. 예시적인 실시예들에서, n 형 도판트로 도핑된 Si 층으로 이루어지는 에피택셜막(EP)을 형성하기 위하여, Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 n 형 도판트는 P(phosphorus), As(arsenic), 및 Sb(antimony) 중에서 선택될 수 있다. 다른 예시적인 실시예들에서, p 형 도판트로 도핑된 SiGe 층으로 이루어지는 에피택셜막(EP)을 형성하기 위하여, Si 소스 및 Ge 소스를 사용할 수 있다. 상기 Si 소스로서 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), 디클로로실란(SiH2Cl2) 등을 사용할 수 있다. 상기 Ge 소스로서 저메인(GeH4), 디저메인(Ge2H6), 트리저메인(Ge3H8), 테트라저메인(Ge4H10), 디클로로저메인(Ge2H2Cl2) 등을 사용할 수 있다. 상기 p 형 도판트는 B(boron) 및 Ga(gallium) 중에서 선택될 수 있다.
제1 소자 영역(RX1)에 에피택셜막(EP)을 형성하는 공정과 제2 소자 영역(RX2)에 에피택셜막(EP)을 형성하는 공정은 순차적으로 수행될 수 있다. 예를 들면, 제1 소자 영역(RX1)에 에피택셜막(EP)을 형성한 후, 제2 소자 영역(RX2)에 에피택셜막(EP)을 형성할 수도 있고, 제2 소자 영역(RX2)에 에피택셜막(EP)을 형성한 후, 제1 소자 영역(RX1)에 에피택셜막(EP)을 형성할 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 에피택셜막(EP)이 형성된 후, 복수의 더미 게이트 구조체(DGS) 각각의 사이에서 에피택셜막(EP)을 덮는 게이트간 절연막(128)을 형성할 수 있다. 게이트간 절연막(128)은 도 2b에 예시한 소자분리막(112) 및 소자간 분리 절연막(114)을 덮도록 형성될 수 있다. 게이트간 절연막(128)은 평탄화된 상면을 가지도록 형성될 수 있다. 게이트간 절연막(128)이 형성된 후, 더미 절연 캡핑층(D16)의 상면이 노출될 수 있다.
도 11c를 참조하면, 도 11b의 결과물에서 더미 절연 캡핑층(D16) 및 그 주위의 절연막들을 CMP(chemical mechanical polishing) 공정에 의해 제거하여 더미 게이트 라인(D14)의 상면을 노출시킬 수 있다. 그 결과, 게이트간 절연막(128) 및 복수의 절연 스페이서(120)의 높이가 낮아질 수 있다.
도 11d를 참조하면, 도 11c의 결과물로부터 복수의 더미 게이트 라인(D14) 및 복수의 더미 게이트 절연막(D12)을 제거하여 복수의 게이트 공간(GA)을 마련할 수 있다. 복수의 게이트 공간(GA)을 통해 절연 스페이서(120), 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)(도 2b 참조)이 노출될 수 있다.
도 11e를 참조하면, 도 11d의 결과물에서 복수의 게이트 공간(GA) 내에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성할 수 있다.
게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하기 위하여, 먼저 복수의 게이트 공간(GA)을 채우는 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)을 형성한 후, 복수의 게이트 절연막(132) 및 복수의 게이트 라인(GL)이 각각 게이트 공간(GA) 각각의 하측 일부만 채우도록 게이트 절연막(132) 및 게이트 라인(GL)을 에치백할 수 있다. 게이트 절연막(132) 및 게이트 라인(GL)을 에치백하는 동안, 절연 스페이서(120) 및 게이트간 절연막(128) 각각의 상측 일부도 함께 제거되어 절연 스페이서(120) 및 게이트간 절연막(128) 각각의 높이가 낮아질 수 있다. 그 후, 복수의 게이트 공간(GA)에서 게이트 라인(GL) 및 게이트 절연막(132) 각각의 상면을 덮으며 게이트 공간(GA)의 상측 일부를 채우는 절연 캡핑 라인(140)을 형성할 수 있다. 절연 캡핑 라인(140)은 평탄화된 상면을 가지도록 형성될 수 있다. 절연 캡핑 라인(140)의 상면을 평탄화하는 동안, 절연 스페이서(120) 및 게이트간 절연막(128) 각각의 상측 일부도 함께 제거되어 절연 스페이서(120) 및 게이트간 절연막(128) 각각의 높이가 더 낮아질 수 있다.
그 후, 절연 캡핑 라인(140) 및 게이트간 절연막(128) 각각의 상면을 덮는 상부 절연막(142)을 형성할 수 있다.
예시적인 실시예들에서, 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 공간(GA)을 통해 노출되는 복수의 핀형 활성 영역(FA) 각각의 표면을 덮는 인터페이스막(도시 생략)을 형성할 수 있다. 상기 인터페이스막을 형성하기 위하여 복수의 게이트 공간(GA)에서 노출되는 복수의 핀형 활성 영역(FA)의 일부를 산화시킬 수 있다.
도 11f를 참조하면, 도 11e의 결과물에서 상부 절연막(142) 및 게이트간 절연막(128)을 관통하여 에피택셜막(EP)의 과성장부(EPO)를 노출시키는 소스/드레인 콘택홀(CAH)을 형성할 수 있다.
도 11g를 참조하면, 도 11f의 결과물에서 소스/드레인 콘택홀(CAH)의 내벽을 컨포멀(conformal)하게 덮는 절연 라이너 구조물(146S)을 형성할 수 있다. 절연 라이너 구조물(146S)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다. 본 예에서는 절연 라이너 구조물(146S)이 절연 스페이서(120)의 측벽을 차례로 덮는 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B)를 포함하는 경우를 예로 들어 설명한다.
제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B)는 각각 ALD(atomic layer deposition) 공정 또는 PECVD(plasma enhanced chemical vapor deposition) 공정으로 형성될 수 있다. 예시적인 실시예들에서, 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B)는 각각 서로 다른 밀도를 가지는 실리콘 질화막으로 이루어질 수 있다. 예를 들면, 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B) 중 하나는 ALD 공정을 이용하여 형성되고, 제1 절연 라이너(146A) 및 제2 제1 절연 라이너(146B) 중 다른 하나는 PECVD 공정을 이용하여 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11h를 참조하면, 도 11g의 결과물에서 절연 라이너 구조물(146S)을 이방성 식각하여 절연 라이너 구조물(146S)로부터 절연 라이너(146)를 형성할 수 있다.
절연 라이너(146)가 형성된 후, 소스/드레인 콘택홀(CAH)의 외부에서 상부 절연막(142)의 상면이 노출될 수 있다. 또한, 절연 라이너(146)가 형성된 후, 소스/드레인 콘택홀(CAH)의 내부에서 에피택셜막(EP)이 노출될 수 있다. 소스/드레인 콘택홀(CAH)의 내부에서 에피택셜막(EP)이 노출된 후, 소스/드레인 콘택홀(CAH)이 기판(110) 측으로 더 길게 연장될 수 있도록 노출된 에피택셜막(EP)의 과성장부(EPO)를 연속적으로 이방성 식각할 수 있다. 그 결과, 소스/드레인 콘택홀(CAH)의 수직 방향(Z 방향) 길이가 확장되고, 에피택셜막(EP)의 과성장부(EPO)가 제거될 수 있다.
예시적인 실시예들에서, 절연 라이너 구조물(146S)의 이방성 식각 공정과 에피택셜막(EP)의 과성장부(EPO)의 이방성 식각 공정은 동일한 식각 분위기로 수행될 수 있다. 다른 예시적인 실시예들에서, 절연 라이너 구조물(146S)의 이방성 식각 공정과 에피택셜막(EP)의 과성장부(EPO)의 이방성 식각 공정은 서로 다른 식각 분위기로 수행될 수 있다. 예를 들면, 절연 라이너 구조물(146S)의 이방성 식각 공정은 절연 라이너 구조물(146S)의 구성 물질의 식각 선택비가 절연 라이너 구조물(146S)에 인접한 다른 막들의 구성 물질의 식각 선택비에 비해 더 큰 식각 분위기를 이용할 수 있다. 또한, 에피택셜막(EP)의 과성장부(EPO)의 이방성 식각 공정은 에피택셜막(EP)의 구성 물질의 식각 선택비가 에피택셜막(EP)에 인접한 다른 막들의 구성 물질의 식각 선택비에 비해 더 큰 식각 분위기를 이용할 수 있다.
절연 라이너 구조물(146S)의 이방성 식각 공정과 에피택셜막(EP)의 과성장부(EPO)의 이방성 식각 공정은 각각 플라즈마를 이용하여 수행될 수 있다. 이 때, 소스/드레인 콘택홀(CAH)의 바닥부에서는 상기 이방성 식각 분위기에 포함된 에천트 이온들이 소스/드레인 콘택홀(CAH)의 입구로부터 소스/드레인 콘택홀(CAH)의 바닥부까지 수직 방향(Z 방향)을 따라 직진 이동할 수 있다. 소스/드레인 콘택홀(CAH)의 바닥부까지 수직 방향(Z 방향)을 따라 직진 이동된 에천트 이온들은 상기 바닥부에 물리적으로 충돌한 후 그 충돌 지점으로부터 임의의 방사 방향으로 반사될 수 있다. 따라서, 소스/드레인 콘택홀(CAH)의 바닥부 및 그 인접 영역에서는 다양한 방사 방향으로 이동하는 이온 플럭스가 증가할 수 있고, 그 결과, 소스/드레인 콘택홀(CAH)의 바닥부 및 그 인접 영역에서는 3 차원 식각 효과가 얻어질 수 있다. 이에 따라, 소스/드레인 콘택홀(CAH)의 바닥부 및 그 인접 영역에서 에피택셜막(EP)의 과성장부(EPO)는 수직 방향뿐 만 아니라 수평 방향으로도 식각될 수 있고, 핀형 활성 영역(FA) 상에서 리세스 영역(RR)에는 에피택셜막(EP)의 하측 에피택셜 부분(EPL)만 남게 될 수 있다.
상술한 바와 같이 절연 라이너(146)가 형성되고 에피택셜막(EP)의 과성장부(EPO)가 제거된 후, 소스/드레인 콘택홀(CAH)은 절연 라이너(146)에 의해 한정되는 상측 홀 부분(HU)과, 상측 홀 부분(HU)에 연결되고 기판(110)에 비교적 가까운 저부에 위치하는 바텀 홀 부분(HB)을 포함할 수 있다. 바텀 홀 부분(HB)은 상측 홀 부분(HU)의 폭보다 수평 방향(X 방향 및 Y 방향)으로 더 확장된 폭을 가질 수 있다. 예를 들면, 제1 수평 방향(X 방향)에서 바텀 홀 부분(HB)의 폭은 상측 홀 부분(HU)의 폭보다 더 클 수 있다.
에피택셜막(EP)의 과성장부(EPO)가 제거된 후, 소스/드레인 콘택홀(CAH)의 바텀 홀 부분(HB)에서 절연 스페이서(120)의 측벽과, 절연 라이너(146)의 저면(146L)과, 하측 에피택셜 부분(EPL)이 노출될 수 있다.
도 11i를 참조하면, 도 11h의 결과물에서 소스/드레인 콘택홀(CAH)의 바텀 홀 부분(HB)을 통해 노출되는 하측 에피택셜 부분(EPL) 위에 금속 실리사이드막(152)을 형성할 수 있다.
예시적인 실시예들에서, 금속 실리사이드막(152)을 형성하기 위하여, 소스/드레인 콘택홀(CAH)의 내벽을 컨포멀하게 덮는 금속 라이너(도시 생략)를 형성하고, 열처리하여 하측 에피택셜 부분(EPL)과 상기 금속 라이너를 구성하는 금속과의 반응을 유도하는 공정을 포함할 수 있다. 금속 실리사이드막(152)이 형성된 후, 상기 금속 라이너의 잔류 부분은 제거될 수 있다. 금속 실리사이드막(152)을 형성하는 동안 하측 에피택셜 부분(EPL)의 일부가 소모될 수 있다. 하측 에피택셜 부분(EPL) 중 금속 실리사이드막(152)을 형성하는 동안 소모되고 남은 부분은 소스/드레인 영역(SD)이 될 수 있다.
예시적인 실시예들에서, 상기 금속 라이너는 티타늄(Ti)으로 이루어지고, 금속 실리사이드막(152)은 티타늄 실리사이드막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 금속 실리사이드막(152)의 제1 수평 방향(X 방향) 폭은 바텀 홀 부분(HB)의 최저부의 제1 수평 방향(X 방향) 폭과 동일 또는 유사할 수 있다. 금속 실리사이드막(152)이 형성된 후, 금속 실리사이드막(152)의 일부는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 낮은 레벨에 위치되고, 금속 실리사이드막(152)의 다른 일부는 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에 위치될 수 있다. 금속 실리사이드막(152)의 제1 수평 방향(X 방향) 폭은 금속 실리사이드막(152)의 양측에 인접해 있는 한 쌍의 절연 스페이서(120)에 의해 한정될 수 있다.
도 11j를 참조하면, 소스/드레인 콘택홀(CAH)의 바텀 홀 부분(HB) 및 상측 홀 부분(HU)을 채우는 소스/드레인 콘택(CA)을 형성할 수 있다.
소스/드레인 콘택(CA)은 금속 실리사이드막(152)의 상면과, 절연 스페이서(120)의 측벽과, 절연 라이너(146)의 저면(146L) 및 측벽 각각을 컨포멀하게 덮는 도전성 배리어막(154)과, 도전성 배리어막(154) 상에서 소스/드레인 콘택홀(CAH)을 채우는 금속 플러그(156)를 포함하도록 형성될 수 있다. 도전성 배리어막(154) 및 금속 플러그(156)는 각각 CVD, PVD, 또는 전기도금 공정을 이용하여 형성될 수 있다. 도전성 배리어막(154) 및 금속 플러그(156)가 형성된 후, 절연 라이너(146)의 상면과 게이트간 절연막(128)의 상면이 노출되도록 도전성 배리어막(154) 및 금속 플러그(156) 각각의 상면을 평탄화할 수 있다.
그 후, 도 2a 및 도 2b에 예시한 바와 같이, 도 11j의 결과물 상에 식각 정지막(182) 및 층간절연막(184)을 차례로 형성하여 절연 구조물(180)을 형성하고, 소스/드레인 콘택(CA)에 연결되는 복수의 소스/드레인 비아 콘택(CAV)과, 복수의 게이트 라인(GL)에 연결되는 복수의 게이트 콘택(CB)을 형성하여 도 1과 도 2a 내지 도 2c를 참조하여 설명한 집적회로 소자(100)를 제조할 수 있다.
예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 동시에 형성될 수 있다. 다른 예시적인 실시예들에서, 복수의 소스/드레인 비아 콘택(CAV) 및 복수의 게이트 콘택(CB)은 별도의 공정을 통해 순차적으로 형성될 수 있다. 이 경우, 복수의 소스/드레인 비아 콘택(CAV)이 먼저 형성된 후 복수의 게이트 콘택(CB)이 형성될 수도 있고, 복수의 게이트 콘택(CB)이 먼저 형성된 후 복수의 소스/드레인 비아 콘택(CAV)이 형성될 수도 있다.
복수의 소스/드레인 비아 콘택(CAV)은 각각 층간절연막(184) 및 식각 정지막(182)을 관통하여 소스/드레인 콘택(CA)의 상면에 접하도록 형성될 수 있다. 복수의 게이트 콘택(CB)은 층간절연막(184), 식각 정지막(182), 상부 절연막(142), 및 절연 캡핑 라인(140)을 관통하여 게이트 라인(GL)의 상면에 접하도록 형성될 수 있다.
도 12a 내지 도 12e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 2a의 X2 - X2' 선 단면에 대응하는 부분들의 일부 영역의 공정 순서에 따른 단면도들이다. 도 12a 내지 도 12e를 참조하여 도 3에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 12a 내지 도 12e에는 제2 소자 영역(RX2)의 일부 영역에서의 공정 순서가 예시되어 있으나, 제1 소자 영역(RX1)에 대하여도 후술하는 바와 동일 또는 유사한 공정이 수행될 수 있다. 도 12a 내지 도 12e에서 도 1 내지 도 3과 도 11a 내지 도 11j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 12a를 참조하면, 도 11a를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)을 형성하고, 도 11b를 참조하여 설명한 바와 같은 방법으로 복수의 더미 게이트 구조체(DGS) 및 복수의 절연 스페이서(120)를 형성한 후, 복수의 핀형 활성 영역(FA)에 리세스 영역(RR)을 형성할 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 리세스 영역(RR)을 채우는 에피택셜막(EP2)을 형성할 수 있다. 에피택셜막(EP2)은 하측 에피택셜 부분(EPL)과, 하측 에피택셜 부분(EPL)으로부터 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨까지 수직 방향(Z 방향)으로 돌출된 과성장부(EPO2)를 포함할 수 있다.
에피택셜막(EP2)의 과성장부(EPO2)는 상부 패싯(T2)을 가질 수 있다. 상부 패싯(T2)은 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에서 기판(110)의 주면(110M) 연장 방향과 교차하는 경사 방향으로 연장되도록 형성될 수 있다. 예시적인 실시예들에서, 상부 패싯(T2)과 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각(A22)은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상부 패싯(T2)은 {111} 면 방위를 가질 수 있다. 에피택셜막(EP2)에 대한 보다 상세한 구성은 도 11b를 참조하여 에피택셜막(EP)에 대하여 설명한 바와 대체로 동일하다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 에피택셜막(EP2)이 형성된 후, 복수의 더미 게이트 구조체(DGS) 각각의 사이에서 에피택셜막(EP2)을 덮는 게이트간 절연막(128)을 형성할 수 있다. 게이트간 절연막(128)이 형성된 후, 더미 절연 캡핑층(D16)의 상면이 노출될 수 있다.
도 12b를 참조하면, 도 12a의 결과물에 대하여 도 11c 내지 도 11f를 참조하여 설명한 바와 유사한 방법을 이용하여, 기판(110) 상에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하고, 절연 캡핑 라인(140) 및 게이트간 절연막(128) 각각의 상면을 덮는 상부 절연막(142)을 형성한 후, 상부 절연막(142) 및 게이트간 절연막(128)을 관통하여 에피택셜막(EP2)의 과성장부(EPO2)를 노출시키는 소스/드레인 콘택홀(CAH2)을 형성할 수 있다.
도 12c를 참조하면, 도 11g를 참조하여 설명한 바와 유사한 방법으로, 도 12b의 결과물에서 소스/드레인 콘택홀(CAH2) 내에 절연 라이너 구조물(146S)을 형성할 수 있다.
도 12d를 참조하면, 도 11h를 참조하여 설명한 바와 유사한 방법으로, 도 12c의 결과물에서 절연 라이너 구조물(146S)을 이방성 식각하여 절연 라이너 구조물(146S)로부터 절연 라이너(146)를 형성하여 에피택셜막(EP2)을 노출시키고, 노출된 에피택셜막(EP2)의 과성장부(EPO2)를 연속적으로 이방성 식각하여 에피택셜막(EP2)의 과성장부(EPO2)를 제거할 수 있다. 그 결과, 소스/드레인 콘택홀(CAH2)은 절연 라이너(246)에 의해 한정되는 상측 홀 부분(HU2)과, 상측 홀 부분(HU2)에 연결되고 기판(110)에 비교적 가까운 저부에 위치하는 바텀 홀 부분(HB2)을 포함하도록 확장될 수 있다.
에피택셜막(EP2)의 과성장부(EPO2)가 제거된 후, 소스/드레인 콘택홀(CAH2)의 바텀 홀 부분(HB2)에서 절연 스페이서(120)의 측벽과, 절연 라이너(246)의 저면(246L)과, 하측 에피택셜 부분(EPL)이 노출될 수 있다. 절연 라이너(246)의 저면(246L)은 금속 실리사이드막(152)으로부터 수직 방향(Z 방향)으로 이격된 위치에서 제1 수평 방향(X 방향)에 교차하는 경사 방향을 따라 연장되는 경사 저면을 포함할 수 있다. 절연 라이너(246)의 저면(246L)에 포함된 경사 저면과, 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각(A2)은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다.
도 12e를 참조하면, 도 12d의 결과물에 대하여 도 11i를 참조하여 설명한 바와 같은 방법으로 하측 에피택셜 부분(EPL) 위에 금속 실리사이드막(152)을 형성하고, 도 11j를 참조하여 설명한 바와 유사한 방법으로 소스/드레인 콘택홀(CAH2)의 바텀 홀 부분(HB2) 및 상측 홀 부분(HU2)을 채우는 소스/드레인 콘택(CA2)을 형성할 수 있다. 그 후, 도 11j를 참조하여 설명한 후속 공정들을 수행하여 도 3을 참조하여 설명한 집적회로 소자(200)를 제조할 수 있다.
도 13a 내지 도 13e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 2a의 X2 - X2' 선 단면에 대응하는 부분들의 일부 영역의 공정 순서에 따른 단면도들이다. 도 13a 내지 도 13e를 참조하여 도 4에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 13a 내지 도 13e에는 제2 소자 영역(RX2)의 일부 영역에서의 공정 순서가 예시되어 있으나, 제1 소자 영역(RX1)에 대하여도 후술하는 바와 동일 또는 유사한 공정이 수행될 수 있다. 도 13a 내지 도 13e에서 도 1 내지 도 3과 도 11a 내지 도 11j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 13a를 참조하면, 도 11a를 참조하여 설명한 바와 같은 방법으로 기판(110) 상에 복수의 핀형 활성 영역(FA), 소자분리막(112), 및 소자간 분리 절연막(114)을 형성하고, 도 11b를 참조하여 설명한 바와 같은 방법으로 복수의 더미 게이트 구조체(DGS) 및 복수의 절연 스페이서(120)를 형성한 후, 복수의 핀형 활성 영역(FA)에 리세스 영역(RR)을 형성할 수 있다.
그 후, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 리세스 영역(RR)을 채우는 에피택셜막(EP3)을 형성할 수 있다. 에피택셜막(EP3)은 하측 에피택셜 부분(EPL)과, 하측 에피택셜 부분(EPL)으로부터 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨까지 수직 방향(Z 방향)으로 돌출된 과성장부(EPO3)를 포함할 수 있다.
에피택셜막(EP3)의 과성장부(EPO3)는 상부 패싯(T3)을 가질 수 있다. 상부 패싯(T3)은 핀형 활성 영역(FA)의 핀 상면(FT)의 레벨보다 더 높은 레벨에서 기판(110)의 주면(110M) 연장 방향과 교차하는 경사 방향으로 연장되도록 형성될 수 있다. 예시적인 실시예들에서, 상부 패싯(T3)과 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각(A33)은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상부 패싯(T3)은 {111} 면 방위를 가질 수 있다. 에피택셜막(EP2)에 대한 보다 상세한 구성은 도 12a를 참조하여 에피택셜막(EP2)에 대하여 설명한 바와 대체로 동일하다. 단, 에피택셜막(EP3)의 과성장부(EPO3)에 포함된 상부 패싯(T3)은 핀형 활성 영역(FA)의 핀 상면(FT)에 인접하게 배치되도록 형성될 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 에피택셜막(EP3)이 형성된 후, 복수의 더미 게이트 구조체(DGS) 각각의 사이에서 에피택셜막(EP3)을 덮는 게이트간 절연막(128)을 형성할 수 있다. 게이트간 절연막(128)이 형성된 후, 더미 절연 캡핑층(D16)의 상면이 노출될 수 있다.
도 13b를 참조하면, 도 13a의 결과물에 대하여 도 11c 내지 도 11f를 참조하여 설명한 바와 유사한 방법을 이용하여, 기판(110) 상에 게이트 절연막(132), 게이트 라인(GL), 및 절연 캡핑 라인(140)을 형성하고, 절연 캡핑 라인(140) 및 게이트간 절연막(128) 각각의 상면을 덮는 상부 절연막(142)을 형성한 후, 상부 절연막(142) 및 게이트간 절연막(128)을 관통하여 에피택셜막(EP3)의 과성장부(EPO3)를 노출시키는 소스/드레인 콘택홀(CAH3)을 형성할 수 있다.
도 13c를 참조하면, 도 11g를 참조하여 설명한 바와 유사한 방법으로, 도 13b의 결과물에서 소스/드레인 콘택홀(CAH3) 내에 절연 라이너 구조물(146S)을 형성할 수 있다.
도 13d를 참조하면, 도 11h를 참조하여 설명한 바와 유사한 방법으로, 도 13c의 결과물에서 절연 라이너 구조물(146S)을 이방성 식각하여 절연 라이너 구조물(146S)로부터 절연 라이너(346)를 형성하여 에피택셜막(EP3)을 노출시키고, 노출된 에피택셜막(EP3)의 과성장부(EPO3)를 연속적으로 이방성 식각하여 에피택셜막(EP3)의 과성장부(EPO3)를 제거할 수 있다. 그 결과, 소스/드레인 콘택홀(CAH3)은 절연 라이너(346)에 의해 한정되는 상측 홀 부분(HU3)과, 상측 홀 부분(HU3)에 연결되고 기판(110)에 비교적 가까운 저부에 위치하는 바텀 홀 부분(HB3)을 포함하도록 확장될 수 있다.
에피택셜막(EP3)의 과성장부(EPO3)가 제거된 후, 소스/드레인 콘택홀(CAH3)의 바텀 홀 부분(HB3)에서 절연 스페이서(120)의 측벽과, 절연 라이너(346)의 저면(346L)과, 하측 에피택셜 부분(EPL)이 노출될 수 있다. 절연 라이너(346)의 저면(346L)은 경사 저면을 포함할 수 있다. 절연 라이너(346)의 저면(346L)에 포함된 경사 저면과, 기판(110)의 주면(110M)과 평행한 수평선과의 사이의 사잇각(A3)은 약 30 도 내지 약 40 도일 수 있으나, 이에 한정되는 것은 아니다.
도 13e를 참조하면, 도 13d의 결과물에 대하여 도 11i를 참조하여 설명한 바와 같은 방법으로 하측 에피택셜 부분(EPL) 위에 금속 실리사이드막(152)을 형성하고, 도 11j를 참조하여 설명한 바와 유사한 방법으로 소스/드레인 콘택홀(CAH3)의 바텀 홀 부분(HB3) 및 상측 홀 부분(HU3)을 채우는 소스/드레인 콘택(CA3)을 형성할 수 있다. 그 후, 도 11j를 참조하여 설명한 후속 공정들을 수행하여 도 4를 참조하여 설명한 집적회로 소자(300)를 제조할 수 있다.
이상, 도 11a 내지 도 11j, 도 12a 내지 도 12e, 및 도 13a 내지 도 13e를 참조하여 집적회로 소자(100, 200, 300)의 예시적인 제조 방법들을 설명하였으나, 도 11a 내지 도 11j, 도 12a 내지 도 12e, 및 도 13a 내지 도 13e를 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 5 내지 도 7에 예시한 집적회로 소자(400), 도 8 내지 도 10에 예시한 집적회로 소자(900), 및 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 절연 스페이서, 146: 절연 라이너, 152: 금속 실리사이드막, CA: 소스/드레인 콘택, GL: 게이트 라인, SD: 소스/드레인 영역.

Claims (20)

  1. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 게이트 라인과,
    상기 게이트 라인의 측벽을 덮는 절연 스페이서와,
    상기 게이트 라인에 인접한 위치에서 상기 핀형 활성 영역 상에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과,
    상기 절연 스페이서를 사이에 두고 상기 게이트 라인과 상기 제1 수평 방향으로 이격되어 있고, 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고,
    상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 큰 집적회로 소자.
  2. 제1항에 있어서,
    상기 소스/드레인 콘택의 상기 바텀 콘택부는 상기 상측 콘택부의 하측 일단으로부터 상기 게이트 라인을 향해 돌출된 부분을 포함하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 수평 방향에서 상기 바텀 콘택부의 상기 접촉면의 폭은 상기 금속 실리사이드막의 폭과 동일하고, 상기 상측 콘택부의 최소 폭보다 더 큰 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 수평 방향에서 상기 바텀 콘택부의 상기 접촉면의 폭은 상기 금속 실리사이드막의 폭보다 작고, 상기 상측 콘택부의 최소 폭보다 더 큰 집적회로 소자.
  5. 제1항에 있어서,
    상기 소스/드레인 콘택의 상기 바텀 콘택부와 상기 금속 실리사이드막은 각각 상기 절연 스페이서에 접하는 부분을 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 절연 스페이서와 상기 소스/드레인 콘택의 상기 상측 콘택부와의 사이에 개재된 절연 라이너를 더 포함하고,
    상기 소스/드레인 콘택의 상기 바텀 콘택부는 상기 수직 방향에서 상기 금속 실리사이드막과 상기 절연 라이너와의 사이에 개재된 부분을 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 절연 스페이서와 상기 소스/드레인 콘택의 상기 상측 콘택부와의 사이에 개재된 절연 라이너를 더 포함하고,
    상기 절연 라이너 중 상기 기판과 대면하는 저면은 상기 금속 실리사이드막으로부터 상기 수직 방향으로 이격된 위치에서 상기 제1 수평 방향을 따라 연장되는 수평면을 포함하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 절연 스페이서와 상기 소스/드레인 콘택의 상기 상측 콘택부와의 사이에 개재된 절연 라이너를 더 포함하고,
    상기 절연 라이너 중 상기 기판과 대면하는 저면은 상기 제1 수평 방향에 교차하는 경사 방향을 따라 연장되는 경사 저면을 포함하고,
    상기 바텀 콘택부는 상기 경사 저면에 접하는 경사 외벽을 포함하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 절연 스페이서와 상기 소스/드레인 콘택의 상기 상측 콘택부와의 사이에 개재된 절연 라이너를 더 포함하고,
    상기 절연 라이너 중 상기 기판과 대면하는 저면은 상기 금속 실리사이드막으로부터 상기 수직 방향으로 이격된 위치에서 상기 제1 수평 방향에 교차하는 경사 방향을 따라 연장되는 경사 저면을 포함하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 절연 스페이서와 상기 소스/드레인 콘택의 상기 상측 콘택부와의 사이에 개재된 절연 라이너를 더 포함하고,
    상기 절연 라이너 중 상기 기판과 대면하는 저면은 상기 금속 실리사이드막에 접하는 경사 저면을 포함하는 집적회로 소자.
  11. 제1항에 있어서,
    상기 제1 수평 방향에서, 상기 금속 실리사이드막의 최대 폭은 상기 소스/드레인 콘택의 최대 폭과 같거나 더 큰 집적회로 소자.
  12. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역에 형성된 리세스 영역과,
    상기 리세스 영역을 사이에 두고 서로 이격되어 있고 상기 핀형 활성 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과,
    상기 한 쌍의 게이트 라인 각각의 측벽을 덮는 한 쌍의 절연 스페이서와,
    상기 리세스 영역에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과,
    상기 한 쌍의 게이트 라인 사이에 배치되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고,
    상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 큰 집적회로 소자.
  13. 제12항에 있어서,
    상기 소스/드레인 콘택의 상기 바텀 콘택부는 상기 상측 콘택부의 하측 일단으로부터 상기 제1 수평 방향을 따라 상기 한 쌍의 게이트 라인을 향해 상호 반대 방향으로 돌출된 부분들을 포함하는 집적회로 소자.
  14. 제12항에 있어서,
    상기 금속 실리사이드막은 상기 한 쌍의 절연 스페이서에 각각 접하는 집적회로 소자.
  15. 제12항에 있어서,
    상기 한 쌍의 절연 스페이서 사이에 배치되고 상기 소스/드레인 콘택의 상기 상측 콘택부의 측벽을 덮는 절연 라이너를 더 포함하고,
    상기 금속 실리사이드막은 상기 한 쌍의 절연 스페이서 각각에 접하고, 상기 절연 라이너로부터 상기 수직 방향으로 이격되어 있고,
    상기 소스/드레인 콘택의 상기 바텀 콘택부는 상기 한 쌍의 절연 스페이서에 각각 접하는 집적회로 소자.
  16. 제12항에 있어서,
    상기 한 쌍의 절연 스페이서 사이에 배치되고 상기 소스/드레인 콘택의 상기 상측 콘택부의 측벽을 덮는 절연 라이너를 더 포함하고,
    상기 금속 실리사이드막은 상기 한 쌍의 절연 스페이서 및 상기 절연 라이너 각각에 접하는 집적회로 소자.
  17. 제12항에 있어서,
    상기 한 쌍의 절연 스페이서 사이에 배치되고 상기 소스/드레인 콘택의 상기 상측 콘택부의 측벽을 덮는 절연 라이너를 더 포함하고,
    상기 절연 라이너는 상기 소스/드레인 콘택의 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 상기 수직 방향으로 이격되어 있는 집적회로 소자.
  18. 제12항에 있어서,
    상기 한 쌍의 절연 스페이서 사이에 배치되고 상기 소스/드레인 콘택의 상기 상측 콘택부의 측벽을 덮는 절연 라이너를 더 포함하고,
    상기 절연 라이너의 저면은 상기 금속 실리사이드막에 접하는 부분과 상기 소스/드레인 콘택의 상기 바텀 콘택부에 접하는 부분을 포함하는 집적회로 소자.
  19. 기판 상에서 제1 수평 방향으로 길게 연장된 핀형 활성 영역과,
    상기 핀형 활성 영역에 형성된 리세스 영역과,
    상기 핀형 활성 영역의 핀 상면 위에 배치되고 상기 리세스 영역을 사이에 두고 상기 제1 수평 방향으로 이격된 한 쌍의 나노시트 스택과,
    상기 핀형 활성 영역 상에서 상기 한 쌍의 나노시트 스택을 포위하며 상기 제1 수평 방향에 교차하는 제2 수평 방향으로 길게 연장된 한 쌍의 게이트 라인과,
    상기 한 쌍의 게이트 라인 각각의 측벽을 덮는 한 쌍의 절연 스페이서와,
    상기 리세스 영역에 배치된 소스/드레인 영역과,
    상기 소스/드레인 영역의 상면을 덮는 금속 실리사이드막과,
    상기 한 쌍의 게이트 라인 사이에 배치되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되도록 구성된 소스/드레인 콘택을 포함하고,
    상기 소스/드레인 콘택은 상기 금속 실리사이드막의 상면에 접하는 접촉면을 가지는 바텀 콘택부와, 상기 바텀 콘택부를 사이에 두고 상기 금속 실리사이드막으로부터 수직 방향으로 이격되고 상기 바텀 콘택부와 일체로 연결된 상측 콘택부를 포함하고, 상기 제1 수평 방향에서 상기 바텀 콘택부의 폭은 상기 상측 콘택부의 적어도 일부의 폭보다 더 큰 집적회로 소자.
  20. 제19항에 있어서,
    상기 한 쌍의 절연 스페이서 사이에 배치되고 상기 소스/드레인 콘택의 상기 상측 콘택부의 측벽을 덮는 절연 라이너를 더 포함하고,
    상기 제1 수평 방향에서 상기 금속 실리사이드막의 양측 끝부와 상기 소스/드레인 콘택의 상기 바텀 콘택부의 양측 끝부는 각각 상기 한 쌍의 절연 스페이서에 접하는 집적회로 소자.
KR1020210011807A 2021-01-27 2021-01-27 집적회로 소자 KR20220108613A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210011807A KR20220108613A (ko) 2021-01-27 2021-01-27 집적회로 소자
US17/404,078 US20220238666A1 (en) 2021-01-27 2021-08-17 Integrated circuit device
CN202111286592.4A CN114823509A (zh) 2021-01-27 2021-11-02 集成电路装置
TW110141464A TW202230717A (zh) 2021-01-27 2021-11-08 積體電路裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210011807A KR20220108613A (ko) 2021-01-27 2021-01-27 집적회로 소자

Publications (1)

Publication Number Publication Date
KR20220108613A true KR20220108613A (ko) 2022-08-03

Family

ID=82495854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210011807A KR20220108613A (ko) 2021-01-27 2021-01-27 집적회로 소자

Country Status (4)

Country Link
US (1) US20220238666A1 (ko)
KR (1) KR20220108613A (ko)
CN (1) CN114823509A (ko)
TW (1) TW202230717A (ko)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415250B2 (en) * 2011-04-29 2013-04-09 International Business Machines Corporation Method of forming silicide contacts of different shapes selectively on regions of a semiconductor device
KR102328564B1 (ko) * 2015-04-14 2021-11-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10164106B2 (en) * 2016-12-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10629708B2 (en) * 2017-11-14 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with barrier layer and method for forming the same
US10727117B2 (en) * 2017-11-20 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Method for manufacturing semiconductor structure
US10714578B2 (en) * 2018-05-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for forming recesses in source/drain regions and devices formed thereof
US10930794B2 (en) * 2018-06-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned spacers for multi-gate devices and method of fabrication thereof
US10818659B2 (en) * 2018-10-16 2020-10-27 Globalfoundries Inc. FinFET having upper spacers adjacent gate and source/drain contacts
US11195911B2 (en) * 2019-12-23 2021-12-07 International Business Machines Corporation Bottom dielectric isolation structure for nanosheet containing devices

Also Published As

Publication number Publication date
TW202230717A (zh) 2022-08-01
US20220238666A1 (en) 2022-07-28
CN114823509A (zh) 2022-07-29

Similar Documents

Publication Publication Date Title
KR102320047B1 (ko) 집적회로 소자 및 그 제조 방법
US11251306B2 (en) Integrated circuit device
KR20200012242A (ko) 집적회로 소자
US10553593B2 (en) Semiconductor devices
US11315926B2 (en) Integrated circuit devices and methods of manufacturing the same
US20240113182A1 (en) Integrated circuit device
US12113108B2 (en) Integrated circuit device
US20230275092A1 (en) Semiconductor device
KR20220108613A (ko) 집적회로 소자
TWI850516B (zh) 積體電路元件
US20230129825A1 (en) Integrated circuit device
US20230012516A1 (en) Integrated circuit device
US20220375934A1 (en) Integrated circuit device
US20230178476A1 (en) Integrated circuit device
US12100596B2 (en) Methods of manufacturing semiconductor devices
US20220328485A1 (en) Integrated circuit devices and methods of manufacturing the same
US20240321726A1 (en) Integrated circuit device
US20230027640A1 (en) Semiconductor device
US20240322004A1 (en) Method of manufacturing integrated circuit device
KR20240072745A (ko) 집적회로 소자
US20220415782A1 (en) Integrated circuit device
TW202320227A (zh) 半導體裝置
KR20240143659A (ko) 집적회로 소자의 제조 방법
KR20240120479A (ko) 집적회로 소자
KR20240053126A (ko) 집적회로 소자

Legal Events

Date Code Title Description
A201 Request for examination