DE102017117800B4 - Halbleitervorrichtungen und Verfahren für ihre Herstellung - Google Patents

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Abstract

Halbleitervorrichtung, umfassend:ein Substrat (1), das mit einer elektronischen Vorrichtung versehen ist;eine dielektrische Zwischenschicht (60), die über der elektronischen Vorrichtung (10) gebildet ist;ein Verdrahtungsmuster (90A, 90B), das auf oder in der dielektrischen Zwischenschicht (60) gebildet ist, undeinen Kontakt (80A, 80B), der in einer Kontaktöffnung (60A, 60B) der dielektrischen Zwischenschicht (60) gebildet ist und physisch und elektrisch das Verdrahtungsmuster (90A, 90B) mit einem leitfähigen Bereich (50, 50S, 50D2) der elektronischen Vorrichtung verbindet, wobei der Kontakt die Kontaktöffnung (60A, 60B) ausfüllt, undeine isolierende Linerschicht (70), die auf Seitenwänden des Kontakts (80A, 80B) zwischen dem Kontakt (80A, 80B) und der dielektrischen Zwischenschicht (60) vorgesehen ist,wobei die Höhe (H1) der isolierenden Linerschicht (70), die von einer Oberseite des leitfähigen Bereichs (50, 50S, 50D2) der elektronischen Vorrichtung gemessen wird,kleiner ist als 90 % der Höhe (H2) des Kontakts (80A, 80B) gemessen zwischen der Oberseite des leitfähigen Bereichs (50, 50S, 50D2) und dem Niveau der Grenzfläche zwischen der dielektrischen Zwischenschicht (60) und dem Verdrahtungsmuster (90A, 90B).

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft Halbleitervorrichtungen und Verfahren für ihre Herstellung und insbesondere einer Struktur, und ein Herstellungsverfahren für eine leitfähige Schicht oberhalb eines Gates, von Source-/Drainbereichen und/oder eines Substrats.
  • STAND DER TECHNIK
  • Im Zuge einer Verringerung der Maße von Halbleitervorrichtungen, wird eine Trennung oder Isolierung zwischen leitfähigen Schichten zunehmend wichtiger, während der Widerstand, zum Beispiel der Kontaktwiderstand, verringert wird. Halbleitervorrichtungen und ein Herstellverfahren sind aus der US 2008/0054326 A1 , der US 2015/0294937 A1 und der US 2010/0224936 A1 bekannt. Ein weiteres Herstellverfahren ist aus der US 2015/0044865 A1 bekannt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente nicht maßstabgerecht gezeichnet sind und allein zu Veranschaulichungszwecken verwendet werden. Die Maße der diversen Elemente können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1A zeigt eine Draufsicht (von oben gesehen), die die diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. 1B zeigt eine Querschnittansicht entlang der Linie X1-X1 von 1A. 1C ist eine vergrößerte Ansicht der Gate-Struktur. 1D zeigt eine perspektivische Draufsicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer beliebigen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 2 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einer beliebigen Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • 3 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 4 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 5 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 6 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 7 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien einer sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 8 zeigt eine Querschnittansicht, die der Linie X1-X1 der 1A entspricht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 9 zeigt eine Querschnittansicht gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 10 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 11 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 12 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 13 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 14 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 15 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 16 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • Die 17A und 17B zeigen beispielhafte Querschnittansichten gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 18 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 19 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 20 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 21 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 22 zeigt eine Querschnittansicht, die eines der diversen Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung veranschaulicht.
    • 23 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Man muss verstehen, dass die folgende Offenbarung viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Merkmale der Erfindung offenbart. Spezifische Ausführungsformen oder Beispiele von Bauteilen und Einrichtungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele. Zum Beispiel sind die Maße von Merkmalen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessumständen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung kann außerdem Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal eingefügt ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Diverse Merkmale können willkürlich in unterschiedlichen Maßstäben im Sinne der Einfachheit und Klarheit gezeichnet sein.
  • Ferner können räumliche Bezugsbegriffe, wie zum Beispiel „unterhalb“, „unter“, „niedriger“, „oberhalb“, „ober“ und dergleichen hier zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Merkmals oder Merkmals zu einem oder mehreren anderen Merkmalen oder Merkmalen, wie sie in den Figuren veranschaulicht sind, zu beschreiben. Die räumlichen Bezugsbegriffe können bezwecken, unterschiedliche Ausrichtungen der Vorrichtung beim Gebrauch oder Betrieb zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90° gedreht oder an anderen Ausrichtungen), und die räumlichen Bezugsdeskriptoren, die hier verwendet werden, werden entsprechend ausgelegt. Zusätzlich kann der Begriff „hergestellt aus“ entweder „umfassen“ oder „bestehen aus“ bedeuten.
  • Die 1A und 1B zeigen eines der Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 1A zeigt eine Draufsicht (von oben), und 1B zeigt eine Querschnittansicht entlang der Linie X1-X1 der 1A.
  • Die 1A und 1B zeigen eine Struktur einer Halbleitervorrichtung nach dem Bilden von Source-/Drain- und Metall-Gate-Strukturen. In den 1A und 1B, sind Metall-Gate-Strukturen 10 über einer Kanalschicht gebildet, zum Beispiel ein Teil aus Rippenstrukturen 5, und Deckisolierschichten 20 sind jeweils oberhalb der Metall-Gate-Strukturen 10 angeordnet. Die Rippenstrukturen 5 sind über einem Substrat 1 angeordnet und stehen aus einer Isolationsdämmschicht 3 heraus (zum Beispiel flache Grabenisolation - Shallow Trench Isolation (STI)). In 1A sind drei Rippenstrukturen 5 angeordnet. Die Anzahl der Rippenstrukturen ist jedoch nicht auf drei beschränkt. In 2 und den anschließenden Figuren werden das Substrat 1 und die Isolationsdämmschicht 3 weggelassen, außer wenn Anderes ausdrücklich angegeben wird.
  • Die Stärke der Metall-Gate-Strukturen 10 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 100 nm. Die Stärke der Deckisolierschicht 20 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm, und bei anderen Ausführungsformen in einem Bereich von etwa 15 nm bis etwa 20 nm. Bei einigen Ausführungsformen ist keine Deckisolierschicht auf der Metall-Gate-Struktur 10 angeordnet.
  • Seitenwand-Abstandhalter 30 sind auf entgegengesetzten Seitenwänden der Metall-Gate-Struktur 10 und der Deckisolierschicht 20 vorgesehen. Die Filmstärke der Seitenwand 30 auf dem Grund der Seitenwand-Abstandhalter liegt bei einigen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 15 nm, und liegt bei anderen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 10 nm. Die Kombination der Metall-Gate-Struktur 10, der Deckisolierschicht 20 und der Seitenwand-Abstandhalter 30 kann gemeinsam als eine Gate-Struktur bezeichnet werden. Ferner sind Source/Drain (S/D)-Bereiche 50 benachbart zu den Gate-Strukturen gebildet, und eine Kontakt-Ätzstoppschicht (Contact Etch Stop Layer - CESL) 33 ist über der Gate-Struktur und den S/D-Bereichen 50 gebildet. Die Filmstärke der CESL 33 liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 20 nm. Abstände zwischen den Gate-Strukturen werden mit einer ersten dielektrischen Zwischenschicht (Interlayer Dielectric - ILD)-Schicht 40 gefüllt. Eine Silicidschicht 55 wird ferner bei einigen Ausführungsformen auf dem S/D-Bereich 50 gebildet. Bei der vorliegenden Offenbarung werden eine Source und ein Drain gegenseitig austauschbar verwendet, und es besteht im Wesentlichen kein Strukturunterschied. Der Begriff „ein Source/ein Drain“ (ein S/D) verweist auf eine Source oder ein Drain. Ferner wird die Silicidschicht 55 als ein Teil der Source und des Drains behandelt.
  • Die Silicidschicht 55 weist Kobaltsilicid (zum Beispiel CoSi, CoSi2, Co2Si, Co2Si, Co3Si; gemeinsam „Co-Silicid“ genannt) und/oder Titansilicid (zum Beispiel, Ti5Si3, TiSi, TiSi2, TiSi3, Ti6Si4; gemeinsam „Ti-Silicid“ genannt) und/oder Nickelsilicid (zum Beispiel, Ni3Si, Ni31Si12, Ni2Si, Ni3Si2, NiSi, NiSi2; gemeinsam „Ni-Silicid“ genannt) und/oder Kupfersilicid (zum Beispiel, Cu17Si3, Cu56Sin,Cu5Si, Cu33Si7, Cu4Si, Cu19Si6, Cu3Si, Cu87Si13; gemeinsam „Cu-Silicid“ genannt) und/oder Wolframsilicid (W5Si3, WSi2; gemeinsam „W-Silicid“ genannt) und/oder Molybdänsilicid (Mo3Si, Mo5Si3, MoSi2; gemeinsam „Mo-Silicid“ genannt oder ein beliebiges anderes geeignetes Silicidmaterial auf. Bei anderen Ausführungsformen wird keine Silicidschicht an dieser Stelle des Herstellungsprozesses gebildet.
  • 1C ist eine vergrößerte Ansicht der Gate-Struktur. Die Metall-Gatestruktur 10 weist eine oder mehrere Schichten 16 aus Metallmaterial auf, wie zum Beispiel Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC, TiAlN, TaN, NiSi, CoSi oder beliebige andere geeignete leitfähige Materialien. Eine dielektrische Gate-Schicht 12, die zwischen der Kanalschicht 5 und dem Metall-Gate angeordnet ist, weist eine oder mehrere Schichten aus Metalloxiden, wie zum Beispiel High-k-Metalloxid auf. Beispiele für Metalloxid, die für dielektrische High-k-Schichten verwendet werden, weisen Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu und/oder Gemische dieser auf, oder ein beliebiges anderes geeignetes dielektrisches Material. Bei einigen Ausführungsformen wird zwischen der Kanalschicht 5 und der dielektrischen High-k-Gate-Schicht 12 eine Zwischenschicht hergestellt aus SiO2 mit einer Stärke von 1 bis 3 nm gebildet.
  • Bei einigen Ausführungsformen sind eine oder mehrere Arbeitsfunktionseinstellschichten 14 zwischen der dielektrischen Gate-Schicht 12 und dem Metallmaterial 16 zwischengefügt. Die Arbeitsfunktionseinstellschichten 14 bestehen aus einem leitfähigen Material, wie zum Beispiel einer einzelnen Schicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC oder aus einer mehrfachen Schicht aus zwei oder mehreren dieser Materialien, oder aus einem anderen geeigneten leitfähigen Material. Für einen n-Kanal-FET werden ein oder mehrere von TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi oder ein anderes geeignetes leitfähiges Material als die Arbeitsfunktionseinstellschicht verwendet, und für einen p-Kanal-FET ein oder mehrere aus TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co oder ein anderes geeignetes leitfähiges Material als die Arbeitsfunktionseinstellschicht verwendet.
  • Die Deckisolierschicht 20 weist eine oder mehrere Schichten aus isolierendem Material auf, wie zum Beispiel ein Material auf Silikonnitridbasis, darunter SiN, SiON, SiCN und SiOCN oder irgendein anderes geeignetes dielektrisches Material. Der Seitenwand-Abstandhalter 30 ist aus demselben oder einem unterschiedlichen Material wie die Deckisolierschicht 20 gefertigt und weist eine oder mehrere Schichten aus isolierendem Material auf, wie zum Beispiel Material auf Silikonnitridbasis, darunter SiN, SiON, SiCN und SiOCN oder irgendein anderes geeignetes dielektrisches Material. Die CESL 33 besteht aus demselben oder einem unterschiedlichen Material wie die Deckisolierschicht 20 und die Seitenwand-Abstandhalter 30, und weist eine oder mehrere Schichten aus isolierendem Material auf, wie zum Beispiel Material auf Silikonnitridbasis, darunter SiN, SiON, SiCN und SiOCN oder irgendein anderes geeignetes dielektrisches Material. Die erste ILD-Schicht 40 weist eine oder mehrere Schichten aus Silikonoxid SiOC, SiOCN oder SiCN oder aus anderen Low-k-Materialien, oder aus porigen Materialien, oder aus irgendeinem anderen geeigneten dielektrischen Material auf. Die erste ILD-Schicht 40 kann durch LPCVD (Low Pressure Chemical Vapor Deposition - chemische Niederdruck-Gasphasenabscheidung) oder andere geeignete Filmbildungsverfahren gebildet werden.
  • Das Material der CESL 33, des Seitenwand-Abstandhalters 30, das Material der Deckisolierschicht 20, und ein Material der ersten ILD-Schicht 40 können voneinander unterschiedlich sein, so dass jede dieser Schichten selektiv geätzt werden kann. Bei einer Ausführungsform besteht die CESL 33 aus SiN, der Seitenwand-Abstandhalter 30 besteht aus SiOCN, SiCN oder SiON, die Deckisolierschicht 20 besteht aus SiN oder SiON, und die erste ILD-Schicht 40 besteht aus SiO2.
  • Bei dieser Ausführungsform werden Steg-Feldeffekttransistoren (Fin-FETs), die durch einen Gate-Ätzprozess gefertigt werden, eingesetzt. Die Technologien, die hier offenbart werden, können jedoch an andere elektronische Vorrichtungen angewandt werden, wie zum Beispiel an einen flachen FET, einen Gate-All-Around-FET, einen Multi-Gate-FET, einen Kondensator, eine Diode und einen Widerstand.
  • 1D zeigt eine perspektivische Ansicht einer Steg-FET-Struktur; diese Steg-FET-Struktur kann durch die folgenden Vorgänge gefertigt werden.
  • Zuerst wird eine Stegstruktur 310 über einem Substrat 300 gefertigt. Die Stegstruktur weist einen unteren Bereich und einen oberen Bereich als einen Kanalbereich 315 auf. Das Substrat ist zum Beispiel ein Silikonsubstrat des p-Typs mit einer Verunreinigungskonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Bei anderen Ausführungsformen ist das Substrat ein Silikonsubstrat des n-Typs mit einer Verunreinigungskonzentration in einem Bereich von etwa 1 × 1015 cm-3 bis etwa 1 × 1018 cm-3. Alternativ kann das Substrat einen anderen elementaren Halbleiter umfassen, wie zum Beispiel Germanium; einen Verbindungshalbleiter, darunter die Halbleiter der Gruppe der IV-IV-Verbindungshalbleiter, wie zum Beispiel SiC und SiGe, der Gruppe der III-V - Verbindungshalbleiter, wie GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder irgendein anderes geeignetes Halbleitermaterial oder Kombinationen dieser. Bei einer Ausführungsform ist das Substrat eine Silikonschicht aus einem SOI (Silicon-On-Insulator, Silikon auf Isolator)-Substrat.
  • Nach dem Bilden der Stegstruktur 310, wird eine Isolationsdämmschicht 320 über der Stegstruktur 310 gebildet. Die Isolationsdämmschicht 320 weist eine oder mehrere Schichten aus isolierenden Materialien auf, wie zum Beispiel Silikonoxid, Silikonoxinitrid oder Silikonnitrid, gebildet durch LPCVD, Plasma-CVD oder fließfähiges CVD. Die Isolationsdämmschicht kann aus einer oder mehreren Schichten aus Spin-On-Glass (SOG), SiO2, SiON, SiOCN und/oder Fluor-dotiertem Silikatglas (Fluorine-Doped Silicate Glass - FSG) oder einem anderen geeigneten dielektrischen Material gebildet werden.
  • Nach dem Bilden der Isolationsdämmschicht 320 über der Stegstruktur, wird ein Planarisierungsvorgang ausgeführt, um einen Teil der Isolationsdämmschicht 320 zu entfernen. Der Planarisierungsvorgang kann ein chemisches mechanisches Polieren (CMP) und/oder einen Rückätzprozess aufweisen. Dann wird die Isolationsdämmschicht 320 weiter entfernt (vertieft), so dass der obere Bereich der Stegstruktur exponiert wird.
  • Eine Dummy-Gate-Struktur wird über der exponierten Stegstruktur gebildet. Die Dummy-Gate-Struktur weist eine Dummy-Gate-Elektrodenschicht gefertigt aus Polysilikon und eine dielektrische Dummy-Gate-Schicht auf. Seitenwand-Abstandhalter 350, die eine oder mehrere Schichten aus isolierenden Materialien aufweisen, werden auch auf Seitenwänden der Dummy-Gate-Elektrodenschicht gebildet. Nach dem Bilden der Dummy-Gate-Struktur, wird die Stegstruktur 310, die von der Dummy-Gate-Struktur nicht bedeckt ist, unter die obere Oberfläche der Isolationsdämmschicht 320 vertieft. Dann wird ein Source-/Drainbereich 360 über der vertieften Stegstruktur unter Verwenden eines epitaktischen Wachstumsverfahrens gebildet. Der Source-/Drainbereich kann ein Dehnungsmaterial zum Anlegen von Belastung an den Kanalbereich 315 aufweisen.
  • Dann wird eine dielektrische Zwischenschicht (ILD) 370 über der Dummy-Gate-Struktur und dem Source-/Drainbereich gebildet. Die ILD-Schicht 370 weist eine oder mehrere Schichten aus Silikonoxid, SiOC, SiOCN oder SiCN oder aus anderen Low-k-Materialien, oder aus porigen Materialien, oder irgendein anderes geeignetes dielektrisches Material auf. Nach einem Planarisierungsvorgang, wird die Dummy-Gate-Struktur entfernt, um einen Gate-Raum zu bilden. Dann wird in dem Gate-Raum eine Metall-Gate-Struktur 330, die eine Metall-Gate-Elektrode und eine dielektrische Gate-Schicht, wie eine dielektrische High-k-Schicht aufweist, gebildet. Ferner wird eine Deckisolierschicht 340 über der Metall-Gate-Struktur 330 derart gebildet, dass die in 1D gezeigte Steg-FET-Struktur erhalten wird. In 1D sind Teile der Metall-Gate-Struktur 330, der Deckisolierschicht 320, der Seitenwände 330 und der ILD-Schicht 370 ausgeschnitten, um die darunterliegende Struktur zu zeigen. Bei einigen Ausführungsformen werden die benachbarten epitaktischen Source-/Drainbereiche 360 miteinander zusammengeführt, und eine Silicidschicht wird auf den zusammengeführten Source-/Drainbereichen gebildet. Bei anderen Ausführungsformen werden die benachbarten epitaktischen Source-/Drainbereiche 360 nicht miteinander zusammengeführt, und eine Silicidschicht wird auf jeweiligen Source-/Drainbereichen gebildet.
  • Die Metall-Gate-Struktur 330, die Deckisolierschicht 340, die Seitenwände 330, Source/Drain 360 und ILD-Schicht 370 der 1D entsprechen im Wesentlichen den Metall-Gate-Strukturen 10, der Deckisolierschicht 20, den Seitenwand-Abstandhaltern 30, den Source-/Drainbereichen 50 und der ersten dielektrischen Zwischenschicht (ILD) 40 jeweils der 1A und 1B.
  • Die 2 bis 8 zeigen beispielhafte Querschnittansichten, die der Linie X1-X1 der 1A entsprechen, die diverse Stadien des sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung veranschaulichen. Es ist klar, dass zusätzliche Vorgänge vor, während und nach den Prozessen, die von den 2 bis 8 gezeigt werden, vorgesehen werden können, und einige der Vorgänge, die unten beschrieben sind, können für zusätzliche Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Vorgänge/Prozesse kann gegenseitig austauschbar sein.
  • Wie in 2 gezeigt, wird eine zweite ILD-Schicht 60 über der Struktur der 1B gebildet. Das Material und der Bildungsprozess sind ähnlich wie die der ersten ILD-Schicht 40. Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) (nicht gezeigt), die zum Beispiel aus SiN, SiC oder SiCN gebildet ist, zwischen der ersten ILD-Schicht 40 und der zweiten ILD-Schicht 60 gebildet. Die Stärke der zweiten ILD-Schicht 60 liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 150 nm.
  • Wie in 3 gezeigt, werden dann Kontaktöffnungen (Bohrungen) 60A und 60B in der ersten und zweiten ILD-Schicht derart gebildet, dass die oberen Oberflächen der Silicidschichten 55 der S/D-Bereiche mindestens teilweise exponiert werden. Die Kontaktöffnungen 60A und 60B werden durch Verwenden eines oder mehrerer Lithographievorgänge und eines oder mehrerer Ätzprozesse gebildet. Ein Fotolackmuster und/oder ein Hartmaskenmuster wird bei den Ätzvorgängen verwendet. Eine Breite W1 der Kontaktöffnungen wie geätzt liegt bei einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 30 nm.
  • Bei einigen Ausführungsformen ätzt das Ätzen (zum Beispiel Trockenätzen) im Wesentlichen die ESL-Schicht 33 nicht, und nur die erste und die zweite ILD-Schicht werden geätzt, und dann wird ein zusätzlicher Ätzprozess zum Entfernen der ESL-Schicht 33 auf den Silicidschichten 55 ausgeführt. Bei einigen Ausführungsformen haben die Kontaktöffnungen 60A und 60B eine spitz zulaufende Form, die eine Oberseitenbreite hat, die breiter ist als eine Unterseitenbreite.
  • Nachdem die Kontaktöffnungen 60A und 60B gebildet wurden, wird eine isolierende Linerschicht in den Kontaktöffnungen und der oberen Oberfläche der zweiten ILD-Schicht 60, wie in 4 gezeigt, formangeglichen gebildet. Die isolierende Linerschicht 70 kann durch LPCVD, physikalische Gasphasenabscheidung (Physical Vapor Deposition -PVD) oder Atomlagenabscheidung (Atomic Layer Deposition - ALD) gebildet werden. Die Stärke der isolierenden Linerschicht 70 liegt bei einigen Ausführungsformen in einem Bereich von etwa 0,5 nm bis etwa 10 nm, und bei anderen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm.
  • Die isolierende Linerschicht 70 wird aus einer oder mehreren Schichten aus SiN, SiON, SiCN, SiC, SiOCN oder SiOC oder einem anderen geeigneten dielektrischen Material gefertigt. Bei einigen Ausführungsformen besteht die isolierende Linerschicht 70 aus einem dielektrischen Material, das von der ersten und zweiten ILD-Schicht unterschiedlich ist. Anderes dielektrisches Material, wie AlO, AION oder AlN kann als die isolierende Materialschicht 70 verwendet werden. Bei einer Ausführungsform wird SiN verwendet. Die exponierte obere Oberfläche der Silicidschicht 55 wird bei einigen Ausführungsformen durch die isolierende Linerschicht 70 abgedeckt.
  • Wie in 4 gezeigt, da das Ätzen der ersten ILD-Schicht zum Bilden der Kontaktöffnungen die erste ILD-Schicht zwischen zwei Gate-Strukturen nicht vollständig entfernt, bleibt ein Teil der ersten ILD-Schicht 40 zwischen dem Seitenwand-Abstandhalter 30 (oder der CESL 33 auf dem Seitenwand-Abstandhalter 30) und der isolierenden Linerschicht 70 erhalten.
  • Obere Abschnitte der isolierenden Linerschicht 70 in den Kontaktöffnungen werden anschließend durch Verwenden eines Ätzvorgangs, wie in 5 gezeigt, teilweise entfernt. Bei einigen Ausführungsformen werden etwa 10 % oder mehr in der Höhe der isolierenden Linerschicht 70, die in den Kontaktöffnungen gebildet ist, entfernt.
  • Die isolierende Linerschicht 70, die auf der oberen Oberfläche der zweiten ILD-Schicht 60 gebildet ist, wird ebenfalls entfernt. Bei einigen Ausführungsformen wird die isolierende Linerschicht 70, die auf der oberen Oberfläche der zweiten ILD-Schicht 60 gebildet ist, vollständig entfernt, und bei anderen Ausführungsformen wird die isolierende Linerschicht 70, die auf der oberen Oberfläche der zweiten ILD-Schicht gebildet ist, teilweise entfernt, und eine dünne isolierende Linerschicht mit einer Stärke von etwa 0,1 nm bis 1 nm verbleibt auf der oberen Oberfläche der zweiten ILD-Schicht 60. Die isolierende Linerschicht 70, die die Silicidschichten 55 abdeckt, wird ferner ebenfalls entfernt, wodurch die Silicidschichten 55 exponiert werden.
  • Bei einigen Ausführungsformen weist der Ätzvorgang ein induktiv gekoppeltes Plasma (Inductively Coupled Plasma - ICP) unter Verwenden von Source-Gasen, darunter Wasserstoff (H2)-Gas und einem oder mehreren Fluorkohlenstoffgasen auf. Das Fluorkohlenstoffgas weist CF4 und/oder CHF3 und/oder CH2F2 und/oder CH3F und/oder CH4F6 und CH4F8 auf. Der Druck in einer Plasmaätzkammer beträgt bei einigen Ausführungsformen etwa 400 mPa bis etwa 66661 mPa (etwa 3 bis etwa 500 mTorr). Die HF-Leistung beträgt bei einigen Ausführungsformen etwa 10 Watt bis etwa 200 Watt, und die Vorspannung beträgt etwa 50 Volt bis etwa 600 Volt. Das Plasmaätzen kann zwei oder mehrere Schritte mit unterschiedlichen Ätzbedingungen aufweisen.
  • Anschließend wird eine leitfähige Materialschicht 80 in den Kontaktöffnungen 60A und 60B mit den restlichen isolierenden Linerschichten 70 und der oberen Oberfläche der zweiten ILD-Schicht 60, wie in 6 gezeigt, gebildet.
  • Bei einigen Ausführungsformen weist die leitfähige Materialschicht 80 eine formangeglichene Schicht aus einer Klebstoff (Kleber)-Schicht und einer Körpermetallschicht auf. Die Klebstoffschicht weist eine oder mehrere Schichten aus leitfähigen Materialien auf. Bei einigen Ausführungsformen weist die leitfähige Schicht eine TiN-Schicht, die auf einer Ti-Schicht gebildet ist, auf. Irgendein anderes geeignetes leitfähiges Material kann verwendet werden. Die Stärke jeweils der TiN- und der Ti-Schicht liegt bei einigen Ausführungsformen in einem Bereich von etwa 1 nm bis etwa 5 nm. Die Klebstoffschicht kann durch CVD, PVD, ALD, Elektroplattieren oder eine Kombination dieser oder durch andere geeignete Filmbildungsverfahren gebildet werden. Die Klebstoffschicht wird verwendet, um zu verhindern, dass die Körpermetallschicht abblättert. Bei einigen Ausführungsformen wird keine Klebstoffschicht verwendet, und die Körpermetallschicht wird direkt in den Kontaktöffnungen gebildet. In diesen Fällen ist die Körpermetallschicht in direktem Kontakt mit den Silicidschichten 55.
  • Die Körpermetallschicht besteht aus Co, W, Mo oder Cu oder aus irgendeinem anderen geeigneten leitfähigen Material. Bei einer Ausführungsform wird Cu als die Körpermetallschicht verwendet. Die Körpermetallschicht kann durch CVD, PVD, ALD, Elektroplattieren oder eine Kombination dieser oder durch andere geeignete Filmbildungsverfahren gebildet werden.
  • Nachdem die leitfähige Materialschicht 80 gebildet wurde, wird ein Planarisierungsprozess, wie zum Beispiel einen chemisches mechanisches Polieren (CNPE) oder ein Rückätzvorgang ausgeführt, um dadurch die überschüssigen Materialien zu entfernen, die auf der oberen Oberfläche der zweiten ILD-Schicht 60 abgelagert sind, wodurch die Kontakte 80A und 80B, die in 7 gezeigt, gebildet werden.
  • Anschließend werden Verdrahtungsmuster 90A und 90B gebildet, um jeweils mit den Kontakten 80A und 80B, die in 8 gezeigt, zu kontaktieren. Die Verdrahtungsmuster werden aus Co, W, Mo oder Cu oder aus irgendeinem anderen geeigneten leitfähigen Material gebildet. Bei einer Ausführungsform wird Cu als die Verdrahtungsmuster verwendet. Bei einigen Ausführungsformen können die Kontakte und die Verdrahtungsmuster anhand eines Dual-Damascene-Prozesses hergestellt werden. Die Verdrahtungsmuster können Durchkontaktierungen aufweisen, die mit einer oberen leitfähigen Schicht verbunden sind.
  • Bei einigen Ausführungsformen, wie in 8 gezeigt, weist die Halbleitervorrichtung einen ersten FET (FinFET), FET1, auf, der ein erstes Gate 10A, eine erste Source (gemeinsame Source) 50S und einen ersten Drain 50D1 hat, und einen zweiten FET (FinFET), FET2, einen zweiten FET (FinFET), FET2, der ein zweites Gate 10B, eine zweite Source (die gemeinsame Source) 50S und einen zweiten Drain 50D2 hat. Der erste Kontakt 80A ist in Kontakt mit der gemeinsamen Source 50S (über die Silicidschicht 55), und der zweite Kontakt 80B ist in Kontakt mit dem 53D2 (über die Silicidschicht 55) des zweiten FET. Bei einigen Ausführungsformen, wie in 9 gezeigt, wird ein Verdrahtungsmuster 90 gebildet, um beide Kontakte 80A und 80B zu kontaktieren.
  • Wie in den 8 und 9 gezeigt, beträgt bei einigen Ausführungsformen eine Höhe H1 der isolierenden Linerschicht 70, gemessen von einer Oberseite der Silicidschicht 55, weniger als 90 % einer Höhe H2 des Kontakts 80A oder 80B, zwischen einem Niveau der Oberseite des Silicidschicht 55-Bereichs und einem Niveau einer Grenzfläche zwischen der zweiten ILD-Schicht 60 und dem Verdrahtungsmuster 90, 90A oder 90B gemessen. Bei anderen Ausführungsformen ist H1 kleiner als 75 % von H2.
  • Die isolierende Linerschicht 70 wird verwendet, um eine bessere Isolierung zwischen dem Kontakt 80A, 80B und den Metall-Gate-Elektroden 10 bereitzustellen. Die Oberseite der isolierenden Linerschicht 70 liegt folglich höher als ein Niveau der Oberseite der Metall-Gate-Elektrode 10. Bei einigen Ausführungsformen liegt die Oberseite der isolierenden Linerschicht 70 höher als ein Niveau der Oberseite der Gate-Deckisolierschicht 20 und/oder den Seitenwand-Abstandhaltern 30. Bei bestimmten Ausführungsformen beträgt der Unterschied zwischen der Oberseite der isolierenden Linerschicht 70 und dem Niveau der Oberseite des Gates, der Gate-Deckisolierschicht 20 und/oder den Seitenwand-Abstandhaltern 30 etwa 5 nm oder mehr. Wie in den 8 und 9 gezeigt, sind die Metall-Gate-Elektrode 10 und der Kontakt 80A durch mindestens den Seitenwand-Abstandhalter 30, die CESL 33, die erste ILD-Schicht 40 und die isolierende Linerschicht 70 in die X (horizontale)-Richtung getrennt.
  • Wie in den 8 und 9 gezeigt, hat die Seitenwand der Kontakte 80A und 80B, die die zweite ILD-Schicht 60 kontaktiert, einen Zulaufwinkel θ1 in den X-Richtungs-Querschnitt in Bezug zu der Linie parallel zu der Oberfläche des Substrats. Der Zulaufwinkel θ1 ist gleich oder größer als 85 Grad und bei einigen Ausführungsformen kleiner als 90 Grad. Die Linie zum Messen des Zulaufwinkels θ1 kann als die am besten passende Linie entlang der gesamten Seitenwand der Kontakte bestimmt werden.
  • Die 10 bis 16 zeigen beispielhafte Querschnittansichten gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie die in den oben in Bezug auf die 1A bis 9 beschriebenen oder ähnlich, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden.
  • Unter Bezugnahme auf 10, wird bei der Kontaktöffnungsätzung, wie in 3 beschrieben, bei einigen Ausführungsformen die erste ILD-Schicht 40 um die Kontaktöffnungen 60A, 60B mehr entfernt als es der Fall der 3 ist, oder im Wesentlichen vollständig entfernt, wodurch die Seitenwand-Abstandhalter 30 oder die CESL 33 exponiert werden. Die isolierende Linerschicht 70 ist folglich in direktem Kontakt mit den exponierten Seitenwand-Abstandhaltern 30 und/oder der CESL 33, ohne dass ein Teil der ersten ILD-Schicht 40, wie in 10 gezeigt, zwischengefügt ist. Wie in 10 gezeigt, sind die Metall-Gate-Elektrode 10 und der Kontakt 80A durch mindestens den Seitenwand-Abstandhalter 30, die CESL 33 und die isolierende Linerschicht 70 in die X (horizontale)-Richtung getrennt.
  • Der erste Kontakt 80C ist mit der gemeinsamen Source 50S (über die Silicidschicht 55) in Kontakt und mit einem Verdrahtungsmuster 90A verbunden, und der zweite Kontakt 80D ist in Verbindung mit dem Drain 50D2 des zweiten FET und mit einem Verdrahtungsmuster 90B verbunden. Bei einigen Ausführungsformen sind die Verdrahtungsmuster 90A und 90B als ein Verdrahtungsmuster gebildet (verbunden).
  • In 10 kann die Linie zum Messen des Zulaufwinkels θ2 der Kontakte 80C und 80D als die am besten passende Linie entlang der Seitenwand der Kontakte 80C und 80D oberhalb der Gate-Deckisolierschicht 20 bestimmt werden. Der Zulaufwinkel θ2 ist gleich oder größer als 85 Grad und bei einigen Ausführungsformen weniger als 90 Grad.
  • Unter Bezugnahme auf die 11 und 12, anders als die Ausführungsformen, die mit den 1A bis 10 beschrieben wurden, hat die Gate-Struktur bei den Ausführungsformen der 11 und 12 keine Gate-Deckisolierschicht 20.
  • Bei einigen Ausführungsformen liegt die Oberseite der isolierenden Linerschicht 70 höher als ein Niveau der Oberseite der Metall-Gate-Elektrode 10 und/oder der Seitenwand-Abstandhalter 30. Bei bestimmten Ausführungsformen beträgt der Unterschied zwischen der Oberseite der isolierenden Linerschicht 70 und dem Niveau der Oberseite der Metall-Gate-Elektrode und/oder den Seitenwand-Abstandhaltern 30 10 nm oder mehr. In 11, ähnlich wie in 9, sind die Metall-Gate-Elektrode 10 und der Kontakt 80A durch mindestens den Seitenwand-Abstandhalter 30, die CESL 33, die erste ILD-Schicht 40 und die isolierende Linerschicht 70 in die X (horizontale)-Richtung getrennt. In 12, ähnlich wie in 10, sind die Metall-Gate-Elektrode 10 und der Kontakt 80A durch mindestens den Seitenwand-Abstandhalter 30, die CESL 33, die isolierende Linerschicht 70 in die X (horizontale)-Richtung ohne Zwischenfügen der ersten erste ILD-Schicht 40 getrennt.
  • 13 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Bei dieser Ausführungsform wird ein Kontakt 80A in Kontakt mit einer Source (oder einen Drain) eines FET gebildet, und ein Kontakt 80E wird in Kontakt mit einem Gate des FET, wie in 13 gezeigt, gebildet. Der erste Kontakt 80C ist mit der gemeinsamen Source 50S (über die Silicidschicht 55) in Kontakt und mit einem Verdrahtungsmuster 90A verbunden, und der zweite Kontakt 80E ist in Verbindung mit dem Drain 50D2 des zweiten FET und mit einem Verdrahtungsmuster 90C verbunden. Bei einigen Ausführungsformen sind die Verdrahtungsmuster 90A und 90C als ein Verdrahtungsmuster gebildet (verbunden).
  • Wie in 13 gezeigt, unter Bezugnahme auf den Kontakt 80E (ein Metall-zu-Gate-Kontakt), ist bei einigen Ausführungsformen eine Höhe H3 der isolierenden Linerschicht 70, von einer Oberseite der Metall-Gate-Elektrode 10B gemessen, kleiner als 90 % einer Höhe H4 des Kontakts 80E, gemessen zwischen einem Niveau der Oberseite der Metall-Gate-Elektrode 10B und einem Niveau einer Grenzfläche zwischen der zweiten ILD-Schicht 60 und dem Verdrahtungsmuster 90A oder 90C. Bei anderen Ausführungsformen ist H3 kleiner als 75 % von H4.
  • 14 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Bei dieser Ausführungsform wird ein Kontakt 80E in Kontakt mit einem Gate eines FET, FET2, gebildet, und ein Kontakt 80F ist in Kontakt mit einem Gate eines anderen FET, FET1, wie in 14 gezeigt, gebildet. Der erste Kontakt 80F ist in Kontakt mit dem Gate 10A und mit einem Verdrahtungsmuster 90D verbunden, und der zweite Kontakt 80E ist in Kontakt mit dem Gate 10B des FET2 und mit einem Verdrahtungsmuster 90C verbunden. Bei einigen Ausführungsformen sind die Verdrahtungsmuster 90D und 90C als ein Verdrahtungsmuster gebildet (verbunden).
  • 15 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Bei dieser Ausführungsform werden keine Gate-Deckisolierschichten gebildet. Ein Kontakt 80E wird in Kontakt mit einem Gate eines FET, FET2, gebildet, und ein Kontakt 80F wird in Kontakt mit einem Gate eines anderen FET, FET1, wie in 15 gezeigt, gebildet. Der erste Kontakt 80F ist in Kontakt mit dem Gate 10A und mit einem Verdrahtungsmuster 90D verbunden, und der zweite Kontakt 80E ist in Kontakt mit dem Gate 10B des FET2 und mit einem Verdrahtungsmuster 90C verbunden. Bei einigen Ausführungsformen sind die Verdrahtungsmuster 90D und 90C als ein Verdrahtungsmuster gebildet (verbunden).
  • Wie in 15 gezeigt, unter Bezugnahme auf den Kontakt 80F, ist bei einigen Ausführungsformen eine Höhe H5 der isolierenden Linerschicht 70, von einer Oberseite der Metall-Gate-Elektrode 10B gemessen, kleiner als 90 % einer Höhe H6 des Kontakts 80F, gemessen zwischen einem Niveau der Oberseite der Metall-Gate-Elektrode 10B und einem Niveau einer Grenzfläche zwischen der zweiten ILD-Schicht 60 und dem Verdrahtungsmuster 90C oder 90D. Bei anderen Ausführungsformen ist H5 kleiner als 75 % von H6.
  • 16 zeigt eine Querschnittansicht gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Bei dieser Ausführungsform verbindet ein Kontakt 80G das Verdrahtungsmuster 90E und einen Diffusionsbereich 50, der in dem Substrat 1 gebildet ist. Das Verdrahtungsmuster 90E und der Diffusionsbereich 50 werden verwendet, um zu dem Substrat 1, zum Beispiel FETs, ein Potenzial bereitzustellen.
  • Wie in 16 gezeigt, unter Bezugnahme auf den Kontakt 80G (ein Metall-zu-S/D-Kontakt), ist bei einigen Ausführungsformen eine Höhe H7 der isolierenden Linerschicht 70, von einer Oberseite des Diffusionsbereichs 52 gemessen, kleiner als 90 % einer Höhe H8 des Kontakts 80G, gemessen zwischen einem Niveau der Oberseite des Diffusionsbereichs 52 und einem Niveau einer Grenzfläche zwischen der zweiten ILD-Schicht 60 und dem Verdrahtungsmuster 90E. Bei anderen Ausführungsformen ist H7 kleiner als 75 % von H8.
  • Die 17A und 17B zeigen beispielhafte Querschnittansichten gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Bei den oben stehenden Ausführungsformen, hat die isolierende Linerschicht 70 im Wesentlichen eine gleichförmige Stärke von der Unterseite zu der Oberseite. Bei einigen Ausführungsformen, wie in 17A gezeigt, nimmt die Stärke der isolierenden Linerschicht 70 von der Unterseite zu der Oberseite allmählich ab. Bei anderen Ausführungsformen, wie in 17B gezeigt, ist die Stärke der isolierenden Linerschicht 70 von der Unterseite zu einem Niveau H8 im Wesentlichen gleichmäßig und nimmt dann allmählich zu der Oberseite ab. Bei bestimmten Ausführungsformen, beträgt H8 etwa 10 % bis etwa 80 % von H1.
  • 18 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • Bei einigen Ausführungsformen wird aufgrund des Ätzvorgangs zum Entfernen des oberen Abschnitts der isolierenden Linerschicht 70, die zweite ILD-Schicht 60 ebenfalls geätzt, so dass der obere Abschnitt der Kontaktöffnungen 60A und 60B (siehe 5) breiter wird. Daraus resultiert, dass der Kontakt 80A einen unteren Abschnitt 80AB und einen oberen Abschnitt 80AU hat, wie in 18 gezeigt. Der untere Abschnitt 80AB ist von der isolierenden Linerschicht 70 umgeben, während der obere Abschnitt 80AU nicht umgeben ist. Der Zulaufwinkel θ3 des unteren Abschnitts 80AB ist im Wesentlichen derselbe wie die Zulaufwinkel θ1 und θ2 (siehe 8 und 9). Der Zulaufwinkel θ4 des oberen Abschnitts 80AU ist größer als der Zulaufwinkel θ3 und beträgt bei einigen Ausführungsformen 75 Grad oder mehr und weniger als 88 Grad.
  • 19 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • Bei einigen Ausführungsformen wird aufgrund des Ätzvorgangs zum Entfernen des oberen Abschnitts der isolierenden Linerschicht 70, die zweite ILD-Schicht 60 ebenfalls geätzt, so dass der obere Abschnitt der Kontaktöffnungen 60A und 60B (siehe 5) bei einigen Ausführungsformen gerundet wird. Daraus resultiert, dass die oberen Abschnitte der Kontakte 80A und 80B eine Trichterform haben, wie in 19 gezeigt. In einem solchen Fall wird die Höhe H2 zwischen dem Niveau der Unterseite des Kontakts 80A/80B und dem höchsten Abschnitt der zweiten ILD-Schicht 60 zwischen zwei Kontakten 80A und 80B gemessen. Wie es der Fall der 8 und 9 ist, ist bei einigen Ausführungsformen eine Höhe H1 der isolierenden Linerschicht 70, gemessen von einer Oberseite der Silicidschicht 55, kleiner als 90 % einer Höhe H2. Bei anderen Ausführungsformen ist H1 kleiner als 75 % von H2.
  • Die 20 bis 22 zeigen eine Querschnittansicht, die diverse Stadien eines sequenziellen Herstellungsprozesses einer Halbleitervorrichtung gemäß anderen Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie die in den oben in Bezug auf die 1A bis 19 beschriebenen oder ähnlich, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden.
  • Nachdem die Struktur, die in 7 gezeigt ist, gebildet wurde, wird eine dritte ILD-Schicht 110 auf der zweiten ILD-Schicht und den Kontakten 80A und 80B gebildet. Das Material und der Formprozess der dritten ILD-Schicht 110 sind ähnlich wie diejenigen der ersten ILD-Schicht 40 und der zweiten ILD-Schicht 60. Ferner werden durch Verwenden von Lithographie- und Ätzvorgängen zweite Kontaktöffnungen 115A und 115B jeweils über den Kontakten 80A und 80B gebildet. Bei einigen Ausführungsformen wird nur eine zweite Kontaktöffnung über einem der Kontakte 80A und 80B gebildet. Anschließend werden unter Verwenden ähnlicher Vorgänge wie die Vorgänge, die in Zusammenhang mit den 4 und 5 beschrieben wurden, zweite isolierende Linerschichten 120 in den zweiten Kontaktöffnungen 115A und 115B, wie in 21 gezeigt, gebildet. Das Material und der Formprozess der zweiten isolierenden Linerschicht 120 sind ähnlich wie die der isolierenden Linerschicht 70. Dann wird durch Verwenden ähnlicher Vorgänge wie die Vorgänge, die für die 6 bis 8 beschrieben wurden, zweite Kontakte 130A und 130B und obere Verdrahtungsmuster 135A und 135B, wie in 22 gezeigt, gebildet.
  • Eine Höhe H11 der zweiten isolierenden Linerschicht 120, gemessen von einer Oberseite des Kontakts 80A oder 80B, ist bei einigen Ausführungsformen kleiner als 90 % einer Höhe H12 des Kontakts 130A oder 130B, gemessen zwischen einem Niveau der Oberseite des Kontakts 80A oder 80B und einem Niveau einer Grenzfläche zwischen der dritten ILD-Schicht 110 und dem oberen Verdrahtungsmuster 135A oder 135B. Bei anderen Ausführungsformen ist H11 kleiner als 75 % von H12.
  • 23 zeigt eine Querschnittansicht gemäß anderen Ausführungsformen der vorliegenden Offenbarung. Das Material, die Konfiguration, die Maße und/oder Prozesse, die dieselben sind wie die in den oben in Bezug auf die 1A bis 22 beschriebenen oder ähnlich, können bei den folgenden Ausführungsformen eingesetzt werden, und eine ausführliche Erklärung kann weggelassen werden.
  • Nach dem Bilden der Struktur ähnlich wie 21, wird der zweite Kontakt 130 gebildet. Dann wird unter Verwenden von Lithographie- und Ätzvorgängen eine dritte Kontaktöffnung über der Gate-Elektrode 10, die durch die zweite und dritte ILD-Schicht 60 und 110 durchgeht, gebildet. Unter Verwenden von Vorgängen ähnlich denen der Vorgänge, die mit den 4 und 5 geschrieben sind, werden dritte isolierende Linerschichten 140 in der dritten Kontaktöffnung gebildet, und dann wird leitfähiges Material gebildet, wodurch ein dritter Kontakt 150, wie in 23 gezeigt, gebildet wird. Dann werden obere Verdrahtungsmuster 155A und 155B in Kontakt mit dem zweiten Kontakt 130 und dem dritten Kontakt 150, wie in 23 gezeigt, gebildet.
  • Eine Höhe H21 der dritten isolierenden Linerschicht 140, gemessen von einer Oberseite des Kontakt-Metall-Gates 10, ist bei einigen Ausführungsformen kleiner als 90 % einer Höhe H12 des Kontakts 150, gemessen zwischen einem Niveau der Oberseite des Kontakt-Metall-Gates 10 und einem Niveau einer Grenzfläche zwischen der dritten ILD-Schicht 110 und dem Verdrahtungsmuster 155B. Bei anderen Ausführungsformen ist H21 kleiner als 75 % von H22. Bei einigen Ausführungsformen werden die Deckisolierschichten 20 nicht über den Metall-Gates 10 angeordnet.
  • Die diversen Ausführungsformen oder Beispiele, die hier beschrieben sind, bieten mehrere Vorteile im Vergleich zu dem Stand der Technik. Durch Verwenden einer zusätzlichen isolierenden Linerschicht in dem Kontakt, ist es zum Beispiel möglich, die elektrische Isolierung zwischen dem Kontakt und einem Gate oder anderen leitfähigen Elementen zu verbessern. Durch Entfernen des oberen Abschnitts der isolierenden Linerschicht, ist es weiter möglich, den Widerstand des Kontakt zu verringern, weil mehr leitfähiges Material in die Kontaktöffnungen gefüllt werden kann als in dem Fall, in dem kein Abschnitt der isolierenden Linerschicht entfernt wird. Bei einigen Ausführungsformen ist es möglich, den Widerstand des Kontakts um etwa 10 bis 30 % zu verringern.
  • Es ist klar, dass hier nicht alle Vorteile notwendigerweise besprochen wurden, kein besonderer Vorteil ist für alle Ausführungsformen oder Beispiele erforderlich, und andere Ausführungsformen oder Beispiele können unterschiedliche Vorteile bieten.
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (20)

  1. Halbleitervorrichtung, umfassend: ein Substrat (1), das mit einer elektronischen Vorrichtung versehen ist; eine dielektrische Zwischenschicht (60), die über der elektronischen Vorrichtung (10) gebildet ist; ein Verdrahtungsmuster (90A, 90B), das auf oder in der dielektrischen Zwischenschicht (60) gebildet ist, und einen Kontakt (80A, 80B), der in einer Kontaktöffnung (60A, 60B) der dielektrischen Zwischenschicht (60) gebildet ist und physisch und elektrisch das Verdrahtungsmuster (90A, 90B) mit einem leitfähigen Bereich (50, 50S, 50D2) der elektronischen Vorrichtung verbindet, wobei der Kontakt die Kontaktöffnung (60A, 60B) ausfüllt, und eine isolierende Linerschicht (70), die auf Seitenwänden des Kontakts (80A, 80B) zwischen dem Kontakt (80A, 80B) und der dielektrischen Zwischenschicht (60) vorgesehen ist, wobei die Höhe (H1) der isolierenden Linerschicht (70), die von einer Oberseite des leitfähigen Bereichs (50, 50S, 50D2) der elektronischen Vorrichtung gemessen wird, kleiner ist als 90 % der Höhe (H2) des Kontakts (80A, 80B) gemessen zwischen der Oberseite des leitfähigen Bereichs (50, 50S, 50D2) und dem Niveau der Grenzfläche zwischen der dielektrischen Zwischenschicht (60) und dem Verdrahtungsmuster (90A, 90B).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die isolierende Linerschicht (70) aus einem unterschiedlichen Material als das der dielektrischen Zwischenschicht (60) besteht und aus einer oder mehreren Schichten aus SiN, SiC, SiOCN, SiCN, SiON und SiOC besteht.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, und der leitfähige Bereich (50) eine Source (50S) oder ein Drain (50D2) des Feldeffekttransistors (FET1, FET2) ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei sowohl die Source (50S) als auch der Drain (50D2) eine epitaktisch gebildete Schicht aufweisen.
  5. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die elektronische Vorrichtung ein Feldeffekttransistor (FET1 FET2) ist, und der leitfähige Bereich (50) ein Gate (10A, 10B) des Feldeffekttransistors (FET1, FET2) ist.
  6. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D) hat, der leitfähige Bereich (50) eine Source (50S) oder ein Drain (50D2) des Feldeffekttransistors (FET1, FET2) ist, und ein Teil der dielektrischen Zwischenschicht zwischen einem Seitenwand-Abstandhalter (30), der auf dem Gate (10A, 10B) angeordnet ist, und der isolierenden Linerschicht (70) liegt.
  7. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D1, 50D2) hat, der leitfähige Bereich (50, 50S, 50D2) eine Source (50S) oder ein Drain (50D2) des Feldeffekttransistors (FET1, FET2) ist, und die isolierende Linerschicht (70) in Kontakt ist mit einer isolierenden Schicht (40), die über einem Seitenwand-Abstandhalter (30) des Gates (10A, 10B) angeordnet ist, oder die isolierende Linerschicht (70) in Kontakt ist mit dem Seitenwand-Abstandhalter (30), ohne dass die isolierende Schicht (40) zwischen der isolierenden Linerschicht (70) und dem Seitenwand-Abstandhalter (30) angeordnet ist.
  8. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D2) hat, und die Oberseite der isolierenden Linerschicht (70) auf einem höheren Niveau liegt als die Oberseite einer leitfähigen Schicht des Gates (10A, 10B).
  9. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D2) hat, eine Deckisolierschicht (32) auf einer Oberseite des Gates (10A, 10B) vorgesehen ist, der leitfähige Bereich (50) eine Source (50S) oder ein Drain (50D2) des Feldeffekttransistors (FET1, FET2) ist, und ein Teil der dielektrischen Zwischenschicht (60) zwischen einem Seitenwand-Abstandhalter (30), der auf dem Gate (10A, 10B) angeordnet ist, und der isolierenden Linerschicht (70) liegt.
  10. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D1, 50D2) hat, eine Deckisolierschicht (20) auf einer Oberseite des Gates (10A, 10B) vorgesehen ist, der leitfähige Bereich (50) eine Source (50S) oder ein Drain (50D2) des Feldeffekttransistors (FET1, FET2) ist, und die isolierende Linerschicht (70) in Kontakt ist mit einer isolierenden Schicht (40), die über einem Seitenwand-Abstandhalter (30) des Gates (10A, 10B) angeordnet ist, oder die isolierende Linerschicht (70) in Kontakt ist mit dem Seitenwand-Abstandhalter (30) und der Deckisolierschicht (20), ohne dass die isolierende Schicht (40) zwischen der isolierenden Linerschicht (70) und dem Seitenwand-Abstandhalter (30) angeordnet ist.
  11. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate (10A, 10B), eine Source (50S) und einen Drain (50D2) hat, eine Deckisolierschicht (20) auf der Oberseite des Gates (10A, 10B) vorgesehen ist, und die Oberseite der isolierenden Linerschicht (70) auf einem höheren Niveau liegt als die Oberseite der Deckisolierschicht (20).
  12. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche 3 bis 11, wobei der leitfähige Bereich ein Diffusionsbereich (52) des Substrats zum Bereitstellen eines Potenzials zu der elektronischen Vorrichtung ist.
  13. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die Stärke der isolierenden Linerschicht (70) in einem Bereich von 1 nm bis 5 nm liegt.
  14. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die isolierende Linerschicht (70) einen Abschnitt hat, der in der Stärke abnimmt, während der Abstand von der Oberseite des leitfähigen Bereichs (50) zunimmt.
  15. Halbleitervorrichtung, umfassend: ein Substrat, das mit einer elektronischen Vorrichtung versehen ist; eine dielektrische Zwischenschicht (60), die über der elektronischen Vorrichtung gebildet ist; ein erstes Verdrahtungsmuster (90A), das auf der dielektrischen Zwischenschicht (60) gebildet ist; ein zweites Verdrahtungsmuster (90B), das auf der dielektrischen Zwischenschicht (60) gebildet ist; einen ersten Kontakt (80A) in einer ersten Kontaktöffnung (60A), der in der dielektrischen Zwischenschicht (60) gebildet ist und physisch und elektrisch das erste Verdrahtungsmuster (90A) mit einem ersten leitfähigen Bereich (50, 50S) der elektronischen Vorrichtung verbindet, wobei der erste Kontakt (80A) die erste Kontaktöffnung (60A) ausfüllt, und einen zweiten Kontakt (80B), der in einer zweiten Kontaktöffnung (60B) der dielektrischen Zwischenschicht (60) benachbart zu dem ersten Kontakt (80A) gebildet ist und physisch und elektrisch das zweite Verdrahtungsmuster (90B) mit einem zweiten leitfähigen Bereich (50, 50D2) der elektronischen Vorrichtung verbindet, wobei der zweite Kontakt (80B) die zweite Kontaktöffnung (60B) ausfüllt; eine erste isolierende Linerschicht (70), die auf Seitenwänden des ersten Kontakts (80A) zwischen dem Kontakt (80A) und der dielektrischen Zwischenschicht (60) vorgesehen ist, und eine zweite isolierende Linerschicht (70), die auf Seitenwänden des zweiten Kontakts (80B) zwischen dem Kontakt (80B) und der dielektrischen Zwischenschicht (60) vorgesehen ist, wobei: die Höhe (H1) der ersten isolierenden Linerschicht (70), die von einer Oberseite des ersten leitfähigen Bereichs (50, 50S) der elektronischen Vorrichtung gemessen wird, kleiner ist als 90 % der Höhe (H2) des ersten Kontakts (80A) gemessen zwischen der Oberseite des ersten leitfähigen Bereichs und einem Niveau der Grenzfläche zwischen der dielektrischen Zwischenschicht (60) und dem ersten Verdrahtungsmuster (90A), und die Höhe (H1) der zweiten isolierenden Linerschicht (70), die von einer Oberseite des zweiten leitfähigen Bereichs der elektronischen Vorrichtung gemessen wird, kleiner ist als 90 % der Höhe (H2) des zweiten Kontakts (90B) gemessen zwischen der Oberseite des zweiten leitfähigen Bereichs und dem Niveau einer Grenzfläche zwischen der dielektrischen Zwischenschicht (60) und dem zweiten Verdrahtungsmuster (90B).
  16. Halbleitervorrichtung nach Anspruch 15, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate, eine Source und einen Drain hat, und der erste leitfähige Bereich die Source ist und der zweite leitfähige Bereich der Drain ist.
  17. Halbleitervorrichtung nach Anspruch 15, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate, eine Source und einen Drain hat, und der erste leitfähige Bereich die Source oder der Drain ist, und der zweite leitfähige Bereich das Gate ist.
  18. Halbleitervorrichtung nach Anspruch 15, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate, eine Source und einen Drain hat, eine Deckisolierschicht auf einer Oberseite des Gates vorgesehen ist, und der erste leitfähige Bereich die Source ist, und der zweite leitfähige Bereich der Drain ist.
  19. Halbleitervorrichtung nach Anspruch 15, wobei: die elektronische Vorrichtung ein Feldeffekttransistor (FET1, FET2) ist, der ein Gate, eine Source und einen Drain hat, eine Deckisolierschicht auf einer Oberseite des Gates vorgesehen ist, und der erste leitfähige Bereich die Source oder der Drain ist, und der zweite leitfähige Bereich das Gate ist.
  20. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden einer dielektrischen Zwischenschicht (60) über einem Substrat, das mit einer elektronischen Vorrichtung versehen ist, wodurch die elektronische Vorrichtung abgedeckt wird; Bilden einer Kontaktöffnung (60A, 60B) in der dielektrischen Zwischenschicht (60): Bilden einer isolierenden Linerschicht (70) in der Kontaktöffnung (60A, 60B); teilweises Entfernen eines oberen Abschnitts der isolierenden Linerschicht (70), die in der Kontaktöffnung (60A, 60B) gebildet ist, und nachdem der obere Abschnitt der isolierenden Linerschicht (70) entfernt wurde, Bilden eines leitfähiges Materials (80) in der Öffnung (60A, 60B) derart, dass das gebildete leitfähige Material (80) mit einer restlichen isolierenden Linerschicht (70) in Kontakt ist.
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