KR20170033258A - Ｍｔｊ 메모리 디바이스를 제조하는 방법 - Google Patents

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Abstract

MTJ 메모리 디바이스에 대한 MTJ 필라를 제조하기 위한 방법이 개시된다. 방법은, 기판 상에 복수의 MTJ 층들을 성막하는 단계, 기판 상에 하드 마스크를 성막하는 단계 및 하드 마스크 상에 포토레지스트를 코팅하는 단계를 포함한다. 또한, MTJ 필라들을 격리하고 MTJ 층들의 측면 표면들을 노출시키도록 반응성 이온 에칭 및 이온 빔 에칭의 교대 단계들이 수행된다. MTJ 층들의 측면 표면들을 보호하도록 절연 층이 적용된다. 화학 기계적 연마를 사용하여 디바이스가 평탄화되기 전에 제2 절연 층이 성막된다.

Description

ＭＴＪ 메모리 디바이스를 제조하는 방법{METHOD FOR MANUFACTURING MTJ MEMORY DEVICE}
본 발명은 일반적으로 MRAM 디바이스를 제조하는 방법에 관한 것으로, 보다 상세하게는 개선된 밀도 및 품질 사양을 갖는 MTJ 메모리 디바이스에 대한 MTJ 필라(pillar)를 제조하기 위한 방법에 관한 것이다.
MRAM(magnetoresistive random-access memory)는 자기 저장 요소를 통해 데이터를 저장하는 비휘발성 메모리 기술이다. 이들 요소는 자기장을 보유할 수 있는 2개의 강자성 평판 또는 전극이며, 이들은 비자기(non-magnetic) 금속 또는 절연체와 같은 비자기 재료(즉, 배리어 층)에 의해 분리된다. 일반적으로, 평판 중의 하나는 그의 자화(magnetization)를 고정되게(pinned) 하며(즉, "기준 층"), 이 층은 다른 층보다 더 높은 보자력(coercivity)을 갖고 그의 자화 배향을 변경하기 위해 더 큰 자기장 또는 스핀 분극 전류를 요구함을 의미한다. 두 번째 평판은 통상적으로 자유 층으로 지칭되고, 그의 자화 방향은 기준 층에 비해 더 작은 자기장 또는 스핀 분극 전류에 의해 변경될 수 있다.
MRAM 디바이스는 자유 층의 자화 배향을 변경함으로써 정보를 저장한다. 구체적으로, 자유 층이 기준 층에 대해 평행 배열인지 아니면 역평행 배열인지에 기초하여, "1"이나 "0"이 각각의 MRAM 셀에 저장될 수 있다. 스핀 분극 전자 터널링 효과로 인해, 셀의 전기 저항은 두 층의 자기장의 배향으로 인해 변한다. 셀의 저항은 평행 및 역평행 상태에 대하여 상이할 것이고, 따라서 셀의 저항은 "1"과 "0" 사이에 구분하는 데 사용될 수 있다. MRAM 디바이스의 하나의 중요한 특징은, 이들은 전원이 오프(off)일 때에도 정보를 유지하므로 비휘발성 메모리 디바이스라는 점이다.
MRAM 디바이스는 광범위한 메모리 응용제품에 대한 차세대 구조인 것으로 간주된다. 자기 터널 접합("MTJ", magnetic tunnel junction) 층 스택 그리고 MTJ 층 스택의 MTJ 메모리 디바이스용 필라들로의 프로세싱은 MRAM 기술 발전의 2가지 가장 결정적인 양상이다. 그러나, 종래의 제조 방식 하에서는, 션트(shunt) 없이 그리고 DRAM형 밀도로 필라형 MTJ 디바이스를 형성하는 것은 제조 불가능하다.
현행 프로세싱 기술의 하나의 한계가 도 1에 예시되어 있다. 포토마스크 및 하드 마스크가 형성되면, MTJ 스택은 방향성(directional) 이온 빔(110)을 사용하여 에칭된다. 에칭 프로세스 동안, MTJ 필라(120)의 베이스로부터 제거되는 재료가 MTJ 필라의 측면 상에 재성막(re-deposit)된다. 이 재성막된 재료(130)는, 이리듐(Ir), 플래티늄(Pt), 루데늄(Ru) 금속과 같은 금속 그리고 절연 산화물을 형성하지 않는 금속을 포함한다. 그 결과, MTJ 필라(120)의 배리어 층의 에지(122)에서의 그의 존재는 디바이스의 동작에 상당히 유해하다. 구체적으로, 이 전도성 재성막된 재료(130)는 배리어를 단락시키고 MTJ 구조의 터널 접합을 동작 불가능하게 한다. 종래의 제조 프로세스는, MTJ 필라의 배리어 층의 측면(122) 상의 재성막된 재료(130)를 제거하기 위해 매우 높은 이온 빔 각도(보통 70°)로 측면 세척을 수행함으로써 이 문제를 완화한다. 그러나, 이 제거 프로세스는 디바이스 밀도에 수락불가능한 한계를 둔다. 예를 들어, 도 1에 도시된 바와 같이, 100 nm의 MTJ 디바이스 구조의 경우, 이온 빔 세척은 대략 270 nm의 간격을 요구하는데, 이는 인접한 MTJ 필라들 사이 100 nm 이하의 밀도 요건보다 상당히 큰 것이다. 또한, 높은 이온 빔 각도의 측벽 세척은 얇은 MTJ 층들에 대한 빔 손상을 상당히 증가시키는데, 이는 MTJ 성능을 더 위태롭게 할 뿐이다. MRAM 개발 회사들이 이온 빔 세척 기술 뿐만 아니라 반응성 이온 에칭과 같은 기타 제조 프로세스에 상당한 자원 및 노력을 들였지만, 기존의 제조 프로세스는 MTJ 필라에 대한 만족스러운 프로세스 및 툴링 기술을 유도하지 못하였다.
따라서, 추후 MTJ 메모리 제품 응용에 대한 밀도 및 품질 요건을 충족하는 MTJ 메모리 디바이스에 대한 MTJ 필라의 제조 방법에 대한 강한 필요성이 존재한다.
오늘날 직면하고 있는 이들 결정적인 MTJ 디바이스 프로세싱 쟁점을 다루는 MTJ 필라 형성 프로세싱 단계 및 제조 방법이 제공된다. 여기에서 고려되는 제조 방법은, MTJ 필라들을 정의하도록 얇은 절연체 층과 이온 빔 에칭 및 반응성 이온 에칭의 조합을 사용한다. 방법은, 기판 상에 복수의 MTJ 층들을 성막하는(deposit) 단계, 기판 상에 하드 마스크를 성막하는 단계 및 하드 마스크 상에 포토레지스트를 코팅하는 단계를 포함한다. 또한, MTJ 필라들을 격리하고 MTJ 층들의 측면 표면들을 노출시키도록 반응성 이온 에칭 및 이온 빔 에칭의 교대 단계들이 수행된다. MTJ 층들의 측면 표면들을 보호하도록 절연 층이 적용된다. 화학 기계적 연마를 사용하여 디바이스가 평탄화되기 전에 제2 절연 층이 성막된다.
개시된 방법은, MTJ 필라의 측면 상에의 재료의 재성막을 감소시키고, 터널 배리어 층의 에지에 션트가 형성되는 것을 막고, 고각도(high angle) 이온 빔 세척을 사용함으로써 MTJ 층의 에지에서 야기되는 손상을 감소시킴으로써, 종래의 MTJ 디바이스 제조의 문제를 해결한다.
개별 이온 빔 에칭 단계들의 사용을 통해, 여기에 개시된 제조 방법은 고각도 이온 빔 세척에 대한 필요성을 제한하거나 없애고, MTJ MRAM 기술의 가장 큰 제조 장애물 중의 하나를 해결하는 프로세싱 방법을 제공하며 - 고밀도 또는 밀접 배치된 MTJ 필라들의 프로세싱 - , MTJ 필라들을 정의하기 위한 현행 프로세스 툴링/기술의 사용을 가능하게 한다.
본 명세서의 일부로서 포함되는 첨부 도면은 현재 바람직한 실시예를 예시하며, 상기에 주어진 일반적인 설명 및 아래에 주어진 상세한 설명과 함께, 여기에 기재된 MTJ 디바이스 제조 방법의 원리를 설명하고 교시하는 것을 돕는다.
도 1은 MTJ 디바이스의 종래의 제조 방법을 예시한다.
도 2는 여기에 기재된 제조 방법의 예시적인 실시예에 따라 사용되는 예시적인 MTJ 층 스택(직교 스핀 트랜스퍼 MTJ)을 예시한다.
도 3 내지 도 13은 여기에 기재된 예시적인 실시예에 따른 제조 방법의 선택된 프로세싱 단계들의 단면도들을 예시한다.
도면들이 반드시 실 축척대로 도시된 것은 아니며, 도면 전반에 걸쳐 예시 목적을 위해 유사한 구조 또는 기능의 요소들은 전반적으로 유사한 참조 번호로 나타나 있다. 도면은 단지 여기에 기재된 다양한 실시예의 설명을 용이하게 하고자 한 것이며, 도면은 여기에 개시된 교시의 모든 양상을 기재한 것이 아니고 청구항의 범위를 한정하지 않는다.
자기 터널 접합("MTJ") 메모리 디바이스를 제조하기 위한 방법이 여기에 개시된다. 여기에 개시된 특징 및 교시의 각각은 개별적으로 또는 다른 특징 및 교시와 함께 이용될 수 있다. 많은 이들 추가의 특징 및 교시를 개별적으로 그리고 조합하여 이용하는 대표적인 예들이 첨부 도면을 참조하여 보다 상세하게 기재된다. 이 상세한 설명은 단지 본 교시의 바람직한 양상을 실시하기 위한 부가의 세부사항을 당해 기술 분야에서의 숙련자에게 교시하고자 한 것이며, 청구항의 범위를 한정하도록 의도되지 않는다. 따라서, 다음의 상세한 설명에 개시된 특징들의 조합은 가장 넓은 의미에서 교시를 실시하는데 필수인 것이 아닐 수 있으며, 대신에 단지 본 교시의 특히 대표적인 예를 기재하도록 교시된 것이다.
다음의 설명에서, 단지 설명을 위한 목적으로, 여기에 개시된 바와 같은 MTJ 메모리 디바이스 및 이의 제조 방법의 전반적인 이해를 제공하도록 구체적 명명법이 서술된다. 대표적인 예 및 종속항의 다양한 특징들은, 본 교시의 추가의 유용한 실시예를 제공하기 위해 구체적으로 그리고 명시적으로 열거되지 않은 방식으로 조합될 수 있다. 이는 또한, 원래 개시의 목적을 위해, 그 뿐만 아니라 청구 내용을 한정하는 목적으로, 모든 값 범위 또는 개체 그룹의 표시는 모든 가능한 중간 값 또는 중간 개체를 개시함을 명확히 유의하여야 한다. 도면에 도시된 컴포넌트의 치수 및 형상은 본 교시가 어떻게 실시되는지 이해하는 것을 돕도록 설계된 것이며 예에 도시된 치수 및 형상을 한정하도록 의도되지 않음을 또한 명확히 유의하여야 한다.
도 2는 여기에서 고려되는 MTJ 메모리 디바이스에 대한 예시적인 MTJ 층 스택(200)을 예시한다. 예시적인 MTJ 층 스택(200)은 2014년 4월 1일 출원된 출원 번호 제14/242,419호에 상세하게 기재되어 있으며, 이 출원의 내용은 참조에 의해 여기에 포함된다. 여기에 기재된 예시적인 제조 방법은 MTJ 층 스택(200)으로부터 MTJ 메모리 디바이스를 제조하도록 제공된다는 것을 알아야 한다. 그러나, 여기에 기재된 예시적인 프로세스는 대안의 층 스택을 갖는 MTJ 메모리 디바이스를 제조하는 데에 적용될 수 있다.
도 2에 도시된 바와 같이, MTJ 층 스택(200)은 위에 성막되는 층에서의 원하는 결정질 성장을 개시하도록 스택(200)의 하단에 제공된 하나 이상의 시드 층(210)을 포함한다. 시드 층(210) 위에는 고정(pinning) 층(212) 및 합성 반강자성("SAF", synthetic antiferromagnetic) 구조(220)가 있다. 예시적인 실시예에 따르면, 고정 층(212)은 플래티늄 망간(PtMn) 합금이고, SAF 구조(220)는 3개의 층, 즉 층(222), 층(224) 및 기준 층(232)(아래에 설명됨)으로 구성된다. 바람직하게, 층(222)은 코발트 철 합금이고, 층(224)은 루데늄 금속이다. MTJ 구조(230)가 SAF 구조(220)의 상부 상에 형성된다. MTJ 구조(230)는 3개의 개별 층들, 즉, SAF 구조(220)에 형성된 기준 층(232), 배리어 층(234), 및 자유 층(236)을 포함한다. 예시적인 실시예에서, 기준 층(232) 및 자유 층(236)은 코발트-철-붕소(Co-Fe-B) 합금 박막이다. 또한, 배리어 층(234)은 마그네슘의 산화물(MgO)로부터 형성된다. 도시된 바와 같이, MgO 배리어 층(234)은 기준 층(232)과 자유 층(236) 사이에 배치되고, 상기 설명된 바와 같이 2개의 층 사이의 절연체로서 작용한다.
도 2에 더 도시된 바와 같이, 탄탈 질화물(TaN) 캡핑 재료의 매우 얇은 층(238)이 자유 층(236)의 상부 상에 배치된다. MTJ 층 스택(200)은, TaN 캡핑 재료(238) 상에 배치된 비자기 스페이서(240) 및 비자기 스페이서(240) 상에 배치된 수직 편광자(perpendicular polarizer)(250)를 더 포함한다. 수직 편광자(250)는 2개의 라미네이트 층(252 및 254)을 포함하고, MTJ 디바이스에 인가된 전자들의 전류("스핀 정렬된 전자들")를 분극시키도록 제공되며, 이는 이어서 자유 층(236)의 자화 방향에 수직인 각 운동량(angular momentum)을 지닌 분극된 전자들로부터 자유 층(236)에 가해진 토크에 의해 MTJ 구조의 자유 층(236)의 자화 배향을 변경할 수 있다. 비자기 스페이서(240)는 MTJ 구조(230)로부터 수직 편광자(250)를 절연하도록 제공된다. 또한, MTJ 층 스택(200) 아래의 층들을 보호하도록 하나 이상의 캡핑 층(260)(즉, 층(262 및 264))이 수직 편광자(250)의 상부 상에 제공된다. 하드 마스크(270)가 캡핑 층(260) 위에 성막되며, 탄탈(Ta)과 같은 금속을 포함할 수 있다.
도 3 내지 도 13은 여기에 개시된 제조 방법의 예시적인 실시예에 따라 MTJ 층 스택(200)으로 구성된 MTJ 메모리 디바이스를 제조하는 선택된 프로세스 단계들의 단면도들을 예시한다. 도면의 단면도들은 전반적으로 웨이퍼 표면에 수직인 평면에서 메모리 셀의 대략적인 중심을 따라 취해진다. 도면에는 하나 또는 몇몇 MTJ 필라만 도시되어 있지만, 방법은 웨이퍼 상의 어레이의 많은 디바이스의 제조에 사용될 수 있다는 것을 알아야 한다. 또한, 관련 회로를 갖는 복수의 어레이가 단일 웨이퍼 상에 제조될 수 있으며, 이는 그 다음 최종 동작 디바이스로 부가의 프로세싱을 위해 더 작은 칩들로 컷팅될 수 있다.
도 3은 예시적인 실시예에 따라 MTJ 메모리 디바이스를 제조하는 방법에 대한 초기 적층 단계들을 예시한 단면도이다. 도 3은 도 2에 관련하여 상기에 기재된 MTJ 층 스택(200)에 대응하는 MTJ 층 구조(300)의 형성을 예시한다. 더 설명되는 바와 같이, 상기에 기재된 MTJ 구조(200)의 어떤 층들은 도 3에서 상세하게 예시되지 않는다.
도 3에 도시된 바와 같이, 기판(311)이 제공되고, 박막 스퍼터 성막 등과 같은 성막 기술을 사용하여 MTJ 층 스택의 추가의 층들이 기판(311) 상에 성막된다. 아래에서부터, 하부 층/하단 컨택(312)이 기판(311) 상에 성막될 수 있으며, 하부 층/하단 컨택(312)은 위에 성막되는 층에서의 원하는 결정질 성장을 개시하도록 하나 이상의 시드 층(예를 들어, 도 2의 시드 층(210))을 포함한다. 또한, 반강자성 층(313)(예를 들어, 도 2의 고정 층(212))이 하부 층/하단 컨택(312) 상에 성막되고, 합성 반강자성 층(314)(예를 들어, 도 2의 층(222, 224) 및 기준 층(232))이 반강자성 층(313) 상에 성막된다. 배리어 층(315)(즉, 도 2의 배리어 층(234))이 합성 반강자성 층(314) 상에 성막되고, 자유 층(316)(즉, 도 2의 자유 층(236))이 배리어 층(315) 상에 성막된다. 상기 언급한 바와 같이, 기준 층(232), 배리어 층(234), 및 자유 층(236)은 집합적으로, 자유 층(236) 상에 형성된 매우 얇은 TaN 캡핑 층(238)을 갖는 MTJ 구조를 형성한다. 도 3에 더 도시된 바와 같이, 도 2에 도시된 비자기 스페이서(240), 수직 편광자(250), 및 하나 이상의 캡핑 층(260)을 포함할 수 있는 상부 층(317)이 TaN 캡핑 층(238) 상에 성막된다. MTJ 스택의 모든 층들이 기판(311) 상에 성막되면, 하드 마스크(318)(예를 들어, 도 2의 하드 마스크(270))가 상부 층(317) 위에 성막되고, 아래에 기재되는 바와 같이, 반응성 이온 에칭("RIE", reactive ion etch) 프로세스를 사용하여 MTJ 층 스택의 아래의 층들을 패터닝하도록 제공된다. 명확하게 하기 위한 목적으로 도 2에 도시된 개별 층들 중의 일부가 도 3에서 단일 층으로서 결합되었다는 것만이 차이일 뿐, 도 2 및 도 3은 동일한 MTJ 층 스택을 기재한 것임을 반복한다.
도 3의 층 스택을 형성한 후에, 제조 방법은 하드 마스크(318) 상에 포토레지스트(319)를 코팅하는 다음 단계로 진행하며, 하드 마스크(318)는 MTJ 메모리 디바이스에 대한 MTJ 필라가 형성될 하드 마스크(318)의 부분을 덮는 포토레지스트(319)를 남기도록 패터닝 또는 현상된다. 바람직하게, 포토레지스트(319)는 전자 빔 또는 기타 포토리소그래피 툴로 노광된다. 포토레지스트(319)의 임계 치수는 심자외선(deep ultraviolet) 광이 사용될 경우 환원 반응성 이온 에칭 프로세스 등을 사용하여 감소될 수 있다.
도 5a와 도 5b 내지 도 5d는 MTJ 구조의 배리어 층(318)까지 MTJ 층 스택을 에칭하기 위한 2개의 대안의 실시예를 예시한다. 구체적으로, 도 5a는 에칭 단계의 제1 실시예를 예시한다. 도시된 바와 같이, 에칭 단계의 결과 포토레지스트(319)의 폭에 의해 정의된 폭을 갖는 MTJ 필라(330)가 형성된다. 상기 언급된 바와 같이, 예시적인 실시예에서, 배리어 층(315)은 마그네슘의 산화물(MgO)로부터 형성된다. MTJ 층 스택의, MTJ 필라 형상 디바이스로의 프로세싱은, 모든 스택 층들을 통한 에칭 깊이의 정밀 제어를 요구한다는 것을 알아야 한다. 배리어 저항 제어는 자유 층(316) 및 배리어 층(315)에 대한 에칭 정밀도에 기초하여 부분적으로 결정된다. 션트를 없애고 자유 층(316) 에지 손상을 감소시키기 위해, 배리어 층(315) 상의 재성막을 없애도록 웨이퍼에 걸친 배리어 층(315)에서의 정지가 필요하다. 또한, OST-MTJ 구조의 경우와 같이, 자유 층(316)에 도달하도록 더 많은 층이 에칭되어야 하면, 배리어 층(315)에서의 정지가 더 어렵다는 것을 알아야 한다.
상기 언급된 바와 같이, 도 5a는 배리어 층(315)까지 MTJ 층 스택을 에칭하도록 이온 밀링 단계가 수행되는 제1 실시예를 예시한다. 에칭 단계의 결과, 포토레지스트(319)의 폭에 의해 정의된 폭을 갖는 MTJ 필라(330)가 형성된다. 이 제1 실시예에서, MTJ 층 스택이 이온 밀링된 후에, 제조 프로세스는 도 6에 관련하여 아래에 기재되는 바와 같이 얇은 컨포멀한(conformal) 절연체의 성막으로 이어진다.
도 5b 내지 도 5d는 예시적인 실시예에 따라 MTJ 층 스택을 에칭하기 위한 제2 실시예를 예시한다. 구체적으로, 도 5b 내지 도 5d는 복수의 이온 빔 에칭 및 반응성 이온 에칭 기술을 사용한 에칭을 예시한다(둘 다 설명을 위한 목적으로 아래로 향한 화살표로서 도 5b 내지 도 5d에 도시됨). 먼저, 도 4에 도시된 바와 같이 포토레지스트(319)가 적용된 후에, 하드 마스크(318)는 반응성 이온 에칭을 사용하여 에칭되고, 수직 편광자(250)를 포함한 상부 층(317)은 TaN 캡핑 층(238)(상부 층(317)의 일부로서 예시됨)까지 아래로 이온 빔 에칭을 사용하여 에칭된다. 이들 두 에칭 단계는 집합적으로 도 5b에 도시되어 있다.
MTJ 필라에 대한 유사한 제조 방법이 수직 편광자(250) 등을 갖는 층 스택들에 대해서는 전개되지 않았음을 알아야 한다. 따라서, 종래의 제조 방법은 포토레지스트(319)가 반응성 이온 에칭을 사용하여 에칭된 후에 별개의 이온 빔 에칭을 고려하지 않는다. 도 5b의 예시적인 실시예에서, 이온 빔 에칭은 이차 이온 질량 분석("SIMS", secondary ion mass spectroscopy) 엔드 포인트(end point) 검출을 사용하여 TaN 캡핑 층(238)에서 정지된다.
도 5b에 도시된 에칭 후의 하나의 부가의 실시예에서, 수직 편광자(250)의 끝에서 이온 빔 에칭이 정지된 후에 수직 편광자(250)의 에지를 보호하도록 절연체 층이 웨이퍼 상에 성막된다. 절연체 층이 성막되면, 유도성 결합 플라즈마 에칭기를 사용하여 바람직하게 평면 표면에 대해 절연체의 반응성 이온 에칭이 수행되지만, 평면 에칭은 또한 다른 화학적 또는 물리적 이온 빔 에칭 기술을 사용하여 수행될 수도 있다는 것을 알아야 한다. 에칭은 평면 표면 상의 절연 재료의 제거로 종료된다. 이 등방성 에칭은 수직 편광자(250)의 측벽 상에 보호 절연체를 남긴다.
도 5b로 돌아가서, TaN 캡핑 층(238)(상부 층(317)의 일부임)까지 상부 층(317)의 이온 빔 에칭 후에, 도 5c에 도시된 바와 같이 나머지 TaN 캡핑 층(238)을 제거하도록 반응성 이온 에칭이 수행된다. 이 반응성 이온 에칭은, 반응성 이온 에칭이 자유 층(316)에서 정지하므로 모든 이전의 에칭 및 두께 비균일도가 없어지도록 웨이퍼를 평탄화한다. 상기 언급된 바와 같이, 자유 층(316)(도 2에서 자유 층(236)으로도 도시됨)은 코발트-철-붕소(Co-Fe-B) 합금 박막으로 구성된다. 따라서, 자유 층(316)은 반응성 이온 에칭의 이 제2 단계에 대한 에칭 정지로서 작용할 것이다.
다음으로, 도 5d에 도시된 바와 같이, 자유 층(316) 및 배리어 층(315)을 에칭하도록 제2 이온 빔 에칭이 수행될 수 있다. 예시적인 실시예에서, 이온 밀링은 이차 이온 질량 분석("SIMS") 엔드 포인트 검출을 사용하여 원하는 포인트(즉, MgO 배리어 층(315), 도 2에서 배리어 층(234)으로도 도시됨)에서 종료된다. 하나의 실시예에서, 이온 빔 에칭은 배리어 층(315)의 깨끗하고 평활한 MgO 에지를 보장하도록 더 높은 각도 에칭으로 종료할 수 있다. 가장 중요하게는, 에칭은 배리어 층의 측면들 상에 전도성 재료가 재성막되기 전에 정지되어야 한다. 재성막을 막을 수 없을 때에는, 재성막된 재료가 배리어 층의 측면들로부터 제거될 수 있는 것을 생각해볼 수 있다. 바람직하게는, 45° 이하와 같은 얕은 각도에서 추가의 이온 빔을 사용하는 것에 의한 이온 빔 에칭 단계 후에 임의의 소량의 재성막된 재료가 제거될 수 있다. 바람직하게는, 이온 밀 에칭은 MgO 배리어 층(315)의 끝에서 종료될 것이며, 이는 배리어 에지에서의 재성막된 재료를 없앨 것이다. 요컨대, 도 5b 내지 도 5d는 배리어 층(315)까지 다양한 층들을 에칭하도록 교대의 이온 빔 에칭 및 반응성 이온 에칭 프로세스를 사용한 별개의 에칭 단계들을 사용하는 제2 실시예를 예시한다.
에칭이 제1 실시예(도 5a)에 따라 수행되든 제2 실시예(도 5b 내지 도 5d)에 따라 수행되든, 다음 단계는 도 6에 도시된 바와 같이 MTJ 필라(330) 상에 보호 절연 층(320)을 성막하는 것을 수반한다. 바람직하게는, 보호 절연 층(320)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 등이다. 예시적인 실시예에서, 보호 절연 층(320)은 원자층 증착("ALD", atomic layer deposition) 또는 플라즈마 강화 화학적 기상 증착("PECVD", plasma enhanced chemical vapor deposition) 방법을 사용하여 MTJ 필라(330) 상에 컨포멀하게(conformally) 성막될 수 있다. 중요하게는, 보호 절연 층(320)은 MTJ 필라(330)의 수평 및 수직 표면 둘 다 상에 성막되고, 바람직하게는 균일하게 또는 실질적으로 균일하게 성막된다. 예시적인 실시예에서, 보호 절연 층(320)은 바람직하게 수 나노미터(예를 들어, 1-2 나노미터)와 100 사이의 두께를 갖는다. 하나의 실시예에서, 보호 절연 층(320)의 두께는 대략 10 nm이다.
낮은 밀도를 갖는 MTJ 메모리 디바이스의 제조에 대하여, 보호 절연 층을 갖든 갖지 않든, 필라 둘레에 추가의 포토레지스트 단계가 수행될 수 있으며 MTJ 디바이스들을 격리하도록 이온 빔 에칭이 사용될 수 있다는 것을 생각해볼 수 있다.
도 6에 도시된 바와 같이 보호 절연 층(320)이 MTJ 필라(330) 상에 성막된 후에, 예시적인 방법은 MTJ 구조에서 각각의 메모리 디바이스를 격리하도록 2개의 프로세스 단계 중의 하나를 수행한다. 도 7은 디바이스의 각각의 MTJ 필라 위에 제2 포토레지스트가 형성되는 하나의 실시예를 예시한다. 구체적으로, 포토레지스트 층(331a, 331b, 및 331c)이 MTJ 필라(330a, 330b, 330c) 위에 각각 형성된다. 포토레지스트 층(331a, 331b 및 331c)은 각각의 MTJ 필라(330a, 330b, 330c)를 덮는 보호 절연 층(320) 위에 형성된다(즉, 성막, 패터닝 및 현상됨). 예시적인 실시예에서, 각각의 포토레지스트 층(331a, 331b 및 331c)은 상기 설명된 바와 같이 각각의 MTJ 필라를 형성하도록 성막된 원래 포토레지스트(319)보다 더 넓은 폭을 갖는다는 것을 생각해볼 수 있다. 그 결과, 각각의 MTJ 필라(330a, 330b, 330c)에 대한 하부 층/하단 컨택(312), 반강자성 층(313) 및 합성 반강자성 층(314)의 각각은, 성막된 제2 포토레지스트 층(331a, 331b, 및 331c)과 대략 동일한 폭을 가질 것이며, 이 폭은 각각의 MTJ 필라의 상기 성막된 층들(즉, 층들(315-319))보다 더 넓다.
도 7에 더 도시된 바와 같이, 제2 포토레지스트 층(331a, 331b 및 331c)이 각각의 MTJ 필라(330a, 330b, 330c) 위에 성막되면, 이 실시예에 따른 제조 방법은, 제2 포토레지스트 층(331a, 331b, 및 331c)에 의해 덮이지 않은 합성 반강자성 층(314), 반강자성 층(313) 및 하부 층/하단 컨택(312)까지 에칭하도록 이온 빔 에칭 단계를 수행하는 것을 고려한다. 도시된 바와 같이, 이 이온 빔 에칭 단계의 결과 각각의 MTJ 필라(330a, 330b, 330c) 사이가 격리된다.
도 8a 및 도 8b는 각각의 메모리 디바이스가 MTJ 구조에 형성되는, 도 7에 도시된 프로세싱 단계에 대한 대안을 예시한다. 구체적으로, 도 8a는 MTJ 필라(330)에 대해 수행되는 이온 빔 에칭 단계(설명을 위한 목적으로 아래를 향한 화살표로 도시됨)를 예시한다. 이온 빔은 수직 각도 또는 수직에 가까운 각도로 MTJ 필라(330)에 아래로 적용된다. 이 단계에서, 이온 빔 에칭은 MTJ 필라(330)의 수평 표면 상의 보호 절연 재료를 제거하지만, 측면(즉, 수직) 표면을 에칭하지 않는다. 그 결과, 배리어 층의 에지 및 자유 층 에지는 도 8b에 도시된 바와 같이 보호 절연 재료(320a 및 320b)에 의해 충분히 보호된다. 바람직하게는, 이온 빔 에칭은 각각의 MTJ 필라가 각각의 인접한 MTJ 필라로부터 전기적으로 절연될 때까지 계속된다.
도 8b는 3개의 MTJ 필라(330a, 330b, 330c)와의 이온 빔 에칭의 결과적인 구조를 예시한다. MTJ 필라(330a, 330b, 330c) 각각의 수직 표면 상의 보호 절연 재료(320a 및 320b)로 인해, 이 에칭 단계 동안에는 배리어 층(315) 상의 에칭된 재료의 재성막이나 어떠한 손상도 없다. 게다가, 제거하기 어렵고 션트를 야기하는 재료(예를 들어, 이리듐(Ir), 플래티늄(Pt), 루데늄(Ru) 금속 등)가 배리어 층(315)에 접촉하는 것이 막아지며, 이는 이들 금속이 쉽게 산화하지 않고 따라서 트레이스 양조차도 배리어 층(315) 상에 재성막될 때 디바이스 성능에 상당히 손상을 미치므로 결정적이다. 보호 절연 재료(320a 및 320b)가 배리어 층(315)의 에지를 완전히 격리하기 때문에, 절연 층(320a 및 320b)의 측면 상에 재성막되는 어떠한 재료도 션트를 야기할 수 없다. 이 프로세스는 고각도 이온 밀 세척에 대한 필요성을 없애며, 이는 이어서 고밀도 디바이스를 형성할 때 종래의 제조 프로세스가 마주치는 장애물을 없앤다.
또한, MTJ 필라(330a, 330b, 330c)의 수평 표면 상의 보호 절연 층(320)을 제거하도록 방향성 반응성 에칭이 사용될 수 있다는 것을 생각해볼 수 있다. 방향성 반응성 에칭 다음에는 나머지 MTJ 층들의 이온 빔 에칭이 이어질 수 있거나, 또는 이들 기술들의 상이한 조합이 사용될 수 있다.
이온 빔 에칭이 완료되면(즉, 도 7이든 도 8a이든), 도 9에 도시된 바와 같이 다시 ALD 또는 PECVD를 사용하여, MTJ 필라(330a, 330b, 330c) 상에 새로운 절연 층(321)이 성막된다. 또한, 하나의 실시예에서 새로운 절연 층(321)이 성막되기 전에 각각의 MTJ 필라(330a, 330b, 330c)의 측면 상의 보호 절연 재료(320a 및 320b)가 반응성 이온 에칭에 의해 제거될 수 있다.
도 10은 각각의 MTJ 필라(330a, 330b, 330c)의 하드 마스크(318)의 노출을 일으키며 웨이퍼를 평탄화함으로써 MTJ 필라의 최종 프로세싱 단계를 예시한다. 이러한 평탄화는 종래의 화학 기계적 연마에 의해 달성될 수 있다. 당해 기술 분야에서의 숙련자라면 이해하듯이, CMP 단계 후에, 상단 컨택 층이 웨이퍼 상에 성막될 수 있다(도시되지 않음).
도 11a 내지 도 13은 하드 드라이브를 위한 판독 헤드 응용에 대한 MTJ 디바이스를 제조하는 방법의 또 다른 예시적인 실시예를 예시한다. 구체적으로, 도 11a 내지 도 13은 상기 설명된 도 9 및 도 10에서 개시된 바에 대해 대안인 단계들을 예시한다. 다르게 말하자면, 대안의 실시예는 상기 설명된 동일한 초기 제조 단계들을 고려하며, 그 결과 각각이 배리어 층(315) 및 자유 층(316)의 에지를 덮는 보호 절연 층을 갖는 3개의 격리된 MTJ 필라(330a, 330b, 330c)가 된다. 도 11a 내지 도 13은 도 7이나 도 8a 및 도 8b에 예시된 이온 빔 에칭 단계를 따르며, 자유 층(316)에 가해진 안정화 자기장을 제어하는 방법을 제공한다.
먼저, 도 11a에 도시된 바와 같이, 절연 층(322)이 각각의 MTJ 필라(330a, 330b, 330c)의 수평 및 수직 표면 위에 성막된다. 바람직하게는, 절연 층(322)은 실리콘 이산화물(SiO2), 실리콘 질화물(SiN) 등이다. 대안으로서, 절연 층(322)이 성막되기 전에 배리어 층의 에지 상의 기존의 보호 절연 재료(320a 및 320b)가 먼저 제거될 수 있으며, 이는 도 11b에 예시되어 있다. 유리하게는, 새로운 절연 층을 성막하기 전에 기존의 보호 절연 재료(320a 및 320b)를 제거한 결과, 아래에 설명된 바와 같이, 자유 층(316) 및 안정화 자기 층을 분리하는 절연 층(322)의 두께의 보다 정밀한 정의를 가져다준다.
어느 실시예에서든, 절연 층(322)의 성막(도 11a 또는 도 11b에 예시된 단계)에 이어서, 도 12에 도시된 바와 같이, 안정화 자기 층(323)이 절연 층(322) 위에 성막된다. 마지막으로, 도 13은 각각의 MTJ 필라(330a, 330b, 330c)의 하드 마스크(318)의 노출을 일으키며 웨이퍼를 평탄화함으로써 MTJ 판독 헤드 디바이스의 최종 프로세싱 단계를 예시한다. 상기 설명된 예시적인 실시예와 마찬가지로, 이러한 평탄화는 종래의 화학 기계적 연마에 의해 달성될 수 있다. 당해 기술 분야에서의 숙련자라면 이해하듯이, CMP 단계 후에, 안정화 자기 층(323) 및 전도 리드의 자화를 고정하기 위한 또다른 자기 층이 웨이퍼 상에 성막될 수 있다(도시되지 않음). 보호 절연 층(322)의 두께를 변경 및 제어함으로써, 도 11a 내지 도 13에 기재된 실시예는 유리하게는 자기 층(323)을 안정화하는 안정화 자기장을 수정할 수 있다. 이 제조 변형은 하드 드라이브에 대한 MTJ 판독 헤드 응용의 동작에 있어서 중요할 수 있다.
상기 설명 및 도면은 여기에 기재된 특징 및 이점을 달성하는 구체적 실시예를 예시한 것으로만 간주되어야 할 것이다. 구체적 프로세스 조건에 대한 변형 및 치환이 이루어질 수 있다. 따라서, 본 명세서의 실시예는 전술한 설명 및 도면에 의해 한정되는 것으로 간주되지 않는다.

Claims (20)

  1. 자기 터널 접합("MTJ", magnetic tunnel junction) 디바이스를 제조하는 방법에 있어서,
    기판 웨이퍼 상에 복수의 MTJ 층들 - 상기 복수의 MTJ 층들은, 기준 층, 상기 기준 층 상에 배치된 배리어 층 및 상기 배리어 층 상에 배치된 자유 층을 포함함 - 을 성막(deposit)하는 단계;
    상기 복수의 MTJ 층들 위에 하드 마스크를 성막하는 단계;
    상기 하드 마스크의 일부 상에 제1 포토레지스트 층을 형성하는 단계;
    상기 제1 포토레지스트 층 아래에 MTJ 필라(pillar)를 형성하도록 상기 하드 마스크 및 상기 복수의 MTJ 층들을 에칭하는 단계로서, 상기 자유 층 및 배리어 층은, MTJ 구조에 인접한 상기 기준 층의 표면과 상기 자유 층 및 상기 배리어 층의 측면 표면들을 노출시키도록 에칭되는 것인, 상기 에칭 단계;
    상기 MTJ 필라 상에, 상기 자유 층 및 상기 배리어 층의 노출된 측면 표면들 상에, 그리고 상기 기준 층의 노출된 표면 상에, 제1 절연 층을 성막하는 단계;
    상기 기준 층의 노출된 표면과 상기 MTJ 필라의 수평 표면들 상에 배치되는 상기 제1 절연 층의 부분을 제거하도록 상기 MTJ 필라를 이온 빔 에칭하는 단계;
    상기 MTJ 필라를 인접한 MTJ 필라들로부터 전기적으로 격리하도록 상기 기판 웨이퍼까지 상기 MTJ 층들을 에칭하는 단계; 및
    상기 기판 웨이퍼를 평탄화하는 단계를 포함하고,
    상기 MTJ 층들을 에칭하는 단계는, 적어도 하나의 반응성 이온 에칭 및 적어도 하나의 이온 빔 에칭을 포함하는 것인 MTJ 디바이스의 제조 방법.
  2. 청구항 1에 있어서, 상기 복수의 MTJ 층들을 성막하는 단계는,
    상기 자유 층 상에 탄탈 질화물 캡핑 층을 성막하는 단계; 및
    상기 탄탈 질화물 캡핑 층 상에 수직 편광자(perpendicular polarizer)를 성막하는 단계를 더 포함하는 것인 MTJ 디바이스의 제조 방법.
  3. 청구항 2에 있어서, 상기 MTJ 층들을 에칭하는 단계는,
    상기 하드 마스크를 반응성 이온 에칭하는 단계;
    상기 수직 편광자를 이온 빔 에칭하는 단계;
    상기 탄탈 질화물 캡핑 층을 반응성 이온 에칭하는 단계; 및
    상기 자유 층 및 배리어 층을 이온 빔 에칭하는 단계를 더 포함하는 것인 MTJ 디바이스의 제조 방법.
  4. 청구항 3에 있어서, 상기 자유 층은, 상기 탄탈 질화물 캡핑 층의 반응성 이온 에칭에 대한 에칭 정지로서 작용하는 CoFeB 박막을 포함하는 것인 MTJ 디바이스의 제조 방법.
  5. 청구항 3에 있어서, 상기 수직 편광자를 이온 빔 에칭하는 단계 후에, 상기 MTJ 필라 상에 제3 절연 층이 컨포멀하게(conformally) 성막되는 것인 MTJ 디바이스의 제조 방법.
  6. 청구항 5에 있어서, 상기 MTJ 구조의 수평 표면들 상에 배치되는 상기 제3 절연 층의 부분을 제거하도록 상기 MTJ 필라를 에칭하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  7. 청구항 1에 있어서, 상기 MTJ 필라를 이온 빔 에칭하는 단계는, 상기 기판 웨이퍼에 대한 수직 각도로 이온 빔을 적용하는 단계를 포함하는 것인 MTJ 디바이스의 제조 방법.
  8. 청구항 1에 있어서, 상기 MTJ 필라를 이온 빔 에칭하는 단계 후에, 상기 MTJ 필라 상에 제2 절연 층을 컨포멀하게 성막하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  9. 청구항 1에 있어서, 상기 배리어 층은 마그네슘의 산화물을 포함하는 것인 MTJ 디바이스의 제조 방법.
  10. 청구항 3에 있어서, 이차 이온 질량 분석(secondary ion mass spectroscopy) 엔드 포인트(end point) 검출을 사용하여 상기 배리어 층의 이온 빔 에칭을 정지하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  11. 청구항 1에 있어서, 상기 MTJ 필라를 이온 빔 에칭하는 단계 전에, 상기 MTJ 필라 상의 상기 제1 절연 층 상에 제2 포토레지스트 층을 형성하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  12. 청구항 11에 있어서, 상기 제2 포토레지스트 층은 상기 제1 포토레지스트 층의 폭보다 더 큰, 상기 MTJ 필라 위의 폭을 갖는 것인 MTJ 디바이스의 제조 방법.
  13. 자기 터널 접합("MTJ") 디바이스를 제조하는 방법에 있어서,
    기판 웨이퍼 상에 적어도 하나의 하부 층을 성막하는 단계;
    상기 적어도 하나의 하부 층 상에 반강자성 층을 성막하는 단계;
    상기 반강자성 층 상에 합성 반강자성 구조 - 상기 합성 반강자성 구조는 기준 층을 포함함 - 를 성막하는 단계;
    상기 기준 층 상에 배리어 층을 성막하는 단계;
    상기 배리어 층 상에 자유 층을 성막하는 단계;
    상기 자유 층 상에 탄탈 질화물 캡핑 층을 성막하는 단계;
    상기 탄탈 질화물 캡핑 층 상에 적어도 하나의 상부 층을 성막하는 단계;
    상기 적어도 하나의 상부 층 상에 하드 마스크를 성막하는 단계;
    상기 하드 마스크의 일부 상에 제1 포토레지스트 층을 형성하는 단계;
    상기 하드 마스크를 반응성 이온 에칭하는 단계;
    상기 적어도 하나의 상부 층을 이온 빔 에칭하는 단계;
    상기 탄탈 질화물 캡핑 층을 반응성 이온 에칭하는 단계;
    상기 배리어 층의 측면 표면들에 인접한 상기 기준 층의 표면과 상기 자유 층 및 배리어 층의 측면 표면들을 노출시키도록 상기 자유 층 및 배리어 층을 이온 빔 에칭하는 단계;
    상기 MTJ 필라 상에, 상기 자유 층 및 상기 배리어 층의 노출된 측면 표면들 상에, 그리고 상기 기준 층의 노출된 표면 상에, 제1 절연 층을 성막하는 단계;
    적어도 하나의 MTJ 필라를 격리하도록 상기 기판 웨이퍼에 대해 수직인 각도로 이온 빔 에칭하는 단계;
    제2 절연 층을 성막하는 단계; 및
    상기 기판 웨이퍼를 평탄화하는 단계를 포함하는 MTJ 디바이스의 제조 방법.
  14. 청구항 13에 있어서, 상기 적어도 하나의 상부 층을 이온 빔 에칭하는 단계 후에, 제3 절연 층을 컨포멀하게 성막하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  15. 청구항 14에 있어서, 상기 제3 절연 층의 수평 표면들을 제거하도록 부가의 반응성 이온 에칭하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  16. 청구항 15에 있어서, 상기 MTJ 필라를 이온 빔 에칭하는 단계 전에, 상기 MTJ 필라 상의 상기 제1 절연 층 상에 제2 포토레지스트 층을 코팅하는 단계를 더 포함하는 MTJ 디바이스의 제조 방법.
  17. 청구항 16에 있어서, 상기 제2 포토레지스트 층은 상기 제1 포토레지스트 층의 폭보다 더 큰, 상기 MTJ 필라 위의 폭을 갖는 것인 MTJ 디바이스의 제조 방법.
  18. 자기 터널 접합("MTJ") 디바이스를 제조하는 방법에 있어서,
    기판 웨이퍼 상에 복수의 MTJ 층들 - 상기 복수의 MTJ 층들은, 기준 층, 상기 기준 층 상에 배치된 배리어 층 및 상기 배리어 층 상에 배치된 자유 층을 포함함 - 을 성막하는 단계;
    상기 복수의 MTJ 층들 위에 하드 마스크를 성막하는 단계;
    상기 하드 마스크의 일부 상에 제1 포토레지스트 층을 형성하는 단계:
    상기 제1 포토레지스트 층 아래에 MTJ 필라를 형성하도록 상기 하드 마스크 및 상기 복수의 MTJ 층들을 에칭하는 단계로서, 상기 자유 층 및 배리어 층은 상기 MTJ 필라에 인접한 상기 기준 층의 표면과 상기 자유 층 및 배리어 층의 측면 표면들을 노출시키도록 에칭되는 것인, 상기 에칭 단계;
    상기 MTJ 필라 상에, 상기 자유 층 및 상기 배리어 층의 노출된 측면 표면들 상에, 그리고 상기 기준 층의 노출된 표면 상에 제1 절연 층을 성막하는 단계;
    상기 기준 층의 노출된 표면의 일부 및 상기 MTJ 필라 상의 상기 제1 절연 층 상에 제2 포토레지스트 층을 형성하는 단계;
    상기 MTJ 필라를 격리하도록 상기 기판 웨이퍼에 대해 수직인 각도로 이온 빔 에칭하는 단계;
    제2 절연 층을 성막하는 단계; 및
    상기 기판 웨이퍼를 평탄화하는 단계를 포함하는 MTJ 디바이스의 제조 방법.
  19. 청구항 18에 있어서, 상기 제2 포토레지스트 층은 상기 제1 포토레지스트 층의 폭보다 더 큰, 상기 MTJ 필라 위의 폭을 갖는 것인 MTJ 디바이스의 제조 방법.
  20. 판독 헤드 응용을 위한 자기 터널 접합("MTJ") 디바이스를 제조하는 방법에 있어서,
    기판 웨이퍼 상에 복수의 MTJ 층들 - 상기 복수의 MTJ 층들은, 기준 층, 상기 기준 층 상에 배치된 배리어 층 및 상기 배리어 층 상에 배치된 자유 층을 포함함 - 을 성막하는 단계;
    상기 복수의 MTJ 층들 위에 하드 마스크를 성막하는 단계;
    상기 하드 마스크의 일부 상에 제1 포토레지스트 층을 형성하는 단계;
    상기 제1 포토레지스트 층 아래에 MTJ 필라를 형성하도록 상기 하드 마스크 및 상기 복수의 MTJ 층들을 에칭하는 단계로서, 상기 자유 층 및 배리어 층은, MTJ 구조에 인접한 상기 기준 층의 표면과 상기 자유 층 및 상기 배리어 층의 측면 표면들을 노출시키도록 에칭되는 것인, 상기 에칭 단계;
    상기 MTJ 필라 상에, 상기 자유 층 및 상기 배리어 층의 노출된 측면 표면들 상에, 그리고 상기 기준 층의 노출된 표면 상에, 제1 절연 층을 성막하는 단계;
    상기 기준 층의 노출된 표면과 상기 MTJ 필라의 수평 표면들 상에 배치되는 상기 제1 절연 층의 부분을 제거하도록 상기 MTJ 필라를 이온 빔 에칭하는 단계;
    상기 MTJ 필라 상에 제2 절연 층을 성막하는 단계;
    상기 제2 절연 층 상에 안정화 자기 층(stabilizing magnetic layer)을 성막하는 단계; 및
    상기 기판 웨이퍼를 평탄화하는 단계를 포함하고,
    상기 에칭하는 단계는, 적어도 하나의 반응성 이온 에칭 및 적어도 하나의 이온 빔 에칭을 포함하는 것인, 판독 헤드 응용을 위한 MTJ 디바이스의 제조 방법.
KR1020167013084A 2014-07-25 2015-07-16 Ｍｔｊ 메모리 디바이스를 제조하는 방법 KR102346382B1 (ko)

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