KR102459060B1 - 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하기 위한 방법 - Google Patents
테이퍼링된 프로파일을 갖는 하드 마스크를 형성하기 위한 방법 Download PDFInfo
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Abstract
본 개시의 다양한 실시예는 메모리 셀을 형성하기 위한 방법에 관한 것이다. 일부 실시예에서, 메모리 막은 기판 위에 퇴적되고 하단 전극 층, 상단 전극 층, 및 상단 전극 층과 하단 전극 층 사이의 데이터 저장 막을 포함한다. 하드 마스크 막은 메모리 막 위에 퇴적되며 전도성 하드 마스크 층을 포함한다. 상단 전극 층 및 하드 마스크 막이 패터닝되어 상단 전극 및 상단 전극 위의 하드 마스크를 각각 형성한다. 하드 마스크의 측벽과 하드 마스크의 하단 표면 사이의 측벽 각도를 감소시키기 위해 트리밍 프로세스가 수행된다. 트리밍 프로세스 후 하드 마스크가 제자리에 있으면서 데이터 저장 막 내로 에칭이 수행되어 상단 전극 아래에 놓인 데이터 저장 구조물을 형성한다.
Description
관련 출원에 대한 참조
이 출원은 그 내용이 그 전체가 참조로 본 명세서에 포함되는, 2020년 8월 31일에 출원된 미국 특허 가출원 제63/072,343호에 대한 이익을 주장한다.
발명의 배경이 되는 기술
많은 현대의 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력이 없을 때 데이터를 저장할 수 있는 반면 휘발성 메모리는 그렇지 않다. 자기저항성 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM)와 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)는, 상대적으로 간단한 구조물과 상보 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 논리 제조 프로세스와의 호환성 때문에 차세대 비휘발성 메모리를 위한 유망한 후보이다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제 크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 4는 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하고 사용하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 5는 도 3의 이온 충격(ion bombardment) 동안 이온 각도의 함수로서 스퍼터 수율을 설명하는 곡선의 일부 실시예의 그래프를 도시한다.
도 6은 도 1 내지 4의 일부 실시예의 블록도를 도시한다.
도 7은 도 1 내지 4의 방법을 사용하여 형성된 메모리 셀을 포함하는 집적 회로(integrated circuit; IC)의 일부 실시예의 단면도를 도시한다.
도 8은 도 7의 메모리 셀의 일부 실시예의 평면도를 도시한다.
도 9는 측벽 스페이서가 하단 전극의 측벽 상에 있는 도 7의 IC의 일부 대안적인 실시예의 단면도를 도시한다.
도 10은 메모리 셀이 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 도 7의 IC의 일부 대안적인 실시예의 단면도를 도시한다.
도 11은 도 1 내지 4의 방법을 사용하여 형성된 복수의 메모리 셀을 포함하는 IC의 일부 실시예의 단면도를 도시한다.
도 12 내지 20은 테이퍼링된 프로파일을 갖는 하드 마스크를 사용하여 메모리 셀이 형성되는 복수의 메모리 셀을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 21은 도 12 내지 20의 방법의 일부 실시예의 블록도를 도시한다.
도 22 내지 25는 제2 에칭이 하단 전극 층 내로 연장되는 도 12 내지 20의 방법의 일부 대안적인 실시예의 일련의 단면도를 도시한다.
도 26은 도 22 내지 25의 일부 실시예의 블록도를 도시한다.
도 27 및 28은 각각 도 16 및 17의 구조물의 일부 대안적인 실시예의 단면도를 도시한다.
도 1 내지 4는 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하고 사용하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 5는 도 3의 이온 충격(ion bombardment) 동안 이온 각도의 함수로서 스퍼터 수율을 설명하는 곡선의 일부 실시예의 그래프를 도시한다.
도 6은 도 1 내지 4의 일부 실시예의 블록도를 도시한다.
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도 8은 도 7의 메모리 셀의 일부 실시예의 평면도를 도시한다.
도 9는 측벽 스페이서가 하단 전극의 측벽 상에 있는 도 7의 IC의 일부 대안적인 실시예의 단면도를 도시한다.
도 10은 메모리 셀이 자기 터널 접합(magnetic tunnel junction; MTJ)을 포함하는 도 7의 IC의 일부 대안적인 실시예의 단면도를 도시한다.
도 11은 도 1 내지 4의 방법을 사용하여 형성된 복수의 메모리 셀을 포함하는 IC의 일부 실시예의 단면도를 도시한다.
도 12 내지 20은 테이퍼링된 프로파일을 갖는 하드 마스크를 사용하여 메모리 셀이 형성되는 복수의 메모리 셀을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 도시한다.
도 21은 도 12 내지 20의 방법의 일부 실시예의 블록도를 도시한다.
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도 26은 도 22 내지 25의 일부 실시예의 블록도를 도시한다.
도 27 및 28은 각각 도 16 및 17의 구조물의 일부 대안적인 실시예의 단면도를 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
자기 저항 랜덤 액세스 메모리(MRAM) 셀은 하단 전극과 상단 전극 사이에 수직으로 자기 터널 접합부(magnetic tunnel junction; MTJ)를 포함할 수 있다. MRAM 셀을 형성하는 일부 방법에 따르면, 메모리 막이 기판 위에 퇴적된다. 메모리 막은 하단 전극 층, 상단 전극 층, 및 상단 전극 층과 하단 전극 층 사이에 수직으로 MTJ 막을 포함한다. 하드 마스크 막이 메모리 막 위에 퇴적되고, 포토레지스트 마스크가 하드 마스크 막 위에 형성된다. 포토레지스트 마스크가 제자리에 있으면서(in place) 하드 마스크 막과 상단 전극 층 내로 제1 건식 에칭이 수행된다. 제1 건식 에칭은 MTJ 막 상에서 중지된다. 또한, 제1 건식 에칭은 하드 마스크 막 및 상단 전극 층으로부터 각각 하드 마스크 아래에 놓인 하드 마스크 및 상단 전극을 형성한다. 제2 건식 에칭은 하드 마스크 및 상단 전극이 제자리에 있으면서 MTJ막 내로 수행되어 상단 전극 및 하드 마스크 아래에 놓인 MTJ를 형성한다. 또한, 스페이서 층이 퇴적되어 MTJ를 덮고 이것의 측벽을 라이닝한다.
적어도 약 65 나노미터 또는 어떤 다른 적절한 값 미만의 작은 폭으로 MTJ가 형성될 때, 하드 마스크는 금속 하드 마스크 층을 포함하고 MTJ 폭과 유사한 작은 폭을 가질 수 있다. 또한, 하드 마스크는 높이 대 폭의 큰 비율과 하드 마스크의 하단 표면에 실질적으로 직교하는 측벽을 가질 수 있다. 큰 비율, 작은 폭 및 실질적으로 직교하는 측벽으로 인해 하드 마스크는 구조적으로 약할 수 있다. 그 결과, 하드 마스크는 구부러지고(bending) 그리고/또는 붕괴하기(collapse) 쉬울 수 있다. 이것은 MTJ를 대량으로(in bulk) 형성할 때 수율 및/또는 폭 균일성을 감소시킬 수 있다. 또한 실질적으로 직교하는 측벽 때문에, 제2 건식 에칭 동안 사용된 이온은 측벽에 충돌할 가능성이 낮을 수 있다. 이것은 차폐 효과(shielding effect)로 알려질 수 있다. 낮은 가능성 때문에, 측벽을 따라 에칭된 물질의 제거 효율이 낮을 수 있고 측벽을 따라 에칭된 물질의 재퇴적이 높을 수 있다. 에칭된 물질은 전도성 물질을 포함할 수 있기 때문에 재퇴적은 MTJ의 고정 요소와 자유 요소 사이에 전도성 브리지를 형성할 수 있다. 이것은 고정 요소와 자유 요소 사이의 누설 전류를 증가시킬 수 있으므로 MTJ를 대량으로 형성할 때 수율을 감소시킬 수 있다.
본 개시의 다양한 실시예는 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하기 위한 방법뿐만 아니라 하드 마스크 및 결과적인 메모리 셀을 갖는 메모리 셀을 형성하기 위한 방법에 관한 것이다. 하드 마스크를 형성하는 방법의 일부 실시예에 따르면, 전도성 하드 마스크 층을 포함하는 하드 마스크 막이 퇴적된다. 포토레지스트 마스크는 하드 마스크 막 위에 형성된다. 하드 마스크를 형성하기 위해 포토레지스트 마스크가 제자리에 있으면서 하드 마스크 막 내로 에칭이 수행된다. 에칭은 하드 마스크의 하단 표면에 실질적으로 직교하는 측벽을 갖는 하드 마스크를 형성한다. 이온 충격을 사용하여 트리밍 프로세스가 수행되어 측벽과 하단 표면 사이의 각도를 줄인다. 결과적으로 하드 마스크 프로파일은 아래에서 위까지 더 많이 테이퍼링된다(tapered). 즉, 하드 마스크 프로파일의 폭이 아래에서 위까지 더 큰 비율로 감소합한다.
트리밍 프로세스는 하드 마스크 프로파일의 테이퍼를 증가시키기 때문에, 이온은 하드 마스크 아래에 놓인 데이터 저장 구조물을 형성하기 위해 에칭 중에 하드 마스크의 측벽에 충돌할 가능성이 더 높다. 데이터 저장 구조물은 예를 들어, MTJ 또는 어떤 다른 적절한 유형의 데이터 저장 구조물이거나 그렇지 않으면 이를 포함할 수 있다. 이온 충돌 가능성이 더 높기 때문에, 하드 마스크의 측벽을 따라 에칭된 물질의 제거 효율이 더 높을 수 있고 하드 마스크의 측벽을 따라 에칭된 물질의 재퇴적이 더 낮을 수 있다. 더 높은 제거 효율과 더 낮은 측벽 재퇴적은 누설 전류를 감소시킬 수 있고 따라서 데이터 저장 구조물이 대량으로 형성될 때 수율을 증가시킬 수 있다. 예를 들어, 데이터 저장 구조물이 MTJ인 경우, 하부 측벽 재퇴적은 MTJ의 고정 요소와 자유 요소 사이의 전도성 브리징을 유발하는 측벽 재퇴적 가능성을 감소시킬 수 있으며 따라서 고정 요소와 자유 요소 사이의 누설 전류를 최소화할 수 있다.
또한 트리밍 프로세스가 하드 마스크 프로파일의 테이퍼를 증가시키기 때문에 하드 마스크는 하드 마스크 상단을 따라 더 작은 질량을 갖는다. 따라서, 하드 마스크는 구조적으로 더 강하고 구부러지고 그리고/또는 붕괴되는 경향이 적다. 이것은 결국 하드 마스크를 사용하여 데이터 저장 구조물을 대량으로 형성할 때 수율 및/또는 폭 균일성을 증가시킬 수 있다.
도 1 내지 4를 참조하면, 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하고 사용하는 방법의 일부 실시예의 일련의 단면도(100 내지 400)가 제공된다. 이 방법은 메모리 셀 또는 어떤 다른 적절한 유형의 셀을 형성하는 응용을 찾는다. 예를 들어, 방법은 하드 마스크를 형성하고 하드 마스크를 사용하여 MTJ 또는 메모리 셀의 어떤 다른 적절한 유형의 데이터 저장 구조물을 형성하도록 수행될 수 있다.
도 1의 단면도(100)에 의해 예시된 바와 같이, 하드 마스크 막(102)이 메모리 막(104) 위에 퇴적된다. 또한, 포토레지스트 마스크(106)가 메모리 막(104) 위에 형성된다. 메모리 막(104)은 하단 전극 층(108), 상단 전극 층(110) 및 하단 전극 층(108)과 상단 전극 층(110) 사이의 데이터 저장 막(112)을 포함한다. 일부 실시예에서, 하드 마스크 막(102)은 전도성(예를 들어, 금속 또는 금속 함유) 층이거나 이를 포함한다. 데이터 저장 막(112)은 예를 들어, MTJ 막, 저항성 랜덤 액세스 메모리(RRAM) 막, 또는 어떤 다른 적절한 데이터 저장 막이거나 이를 포함할 수 있다. RRAM 막은 예를 들어, 금속 산화물 및/또는 일부 다른 물질(들)이거나 이를 포함할 수 있다.
도 2의 단면도(200)에 의해 예시된 바와 같이, 포토레지스트 마스크(106)(예를 들면, 도 1을 참조)가 제자리에 있으면서 하드 마스크 막(102)(예를 들어, 도 1 참조) 및 상단 전극 층(110(예를 들어, 도 1 참조) 내로 제1 에칭이 수행된다. 제1 에칭은 포토레지스트 마스크(106)를 제거하고 하드 마스크 막(102) 및 상단 전극 층(110)으로부터 각각 하드 마스크(202) 및 상단 전극(204)을 형성한다. 또한, 데이터 저장 막(112) 상에서 제1 에칭이 정지한다. 대안적인 실시예에서, 제1 에칭은 상단 전극 층(110) 상에서 정지한다. 하드 마스크 막(102)에 비해, 하드 마스크(202)는 더 작은 높이(HHM)를 갖는다.
일부 실시예에서, 제1 에칭은 이방성 및/또는 건식 에칭에 의해 수행된다. 예를 들어, 제1 에칭은 하드 마스크(202) 및 상단 전극(204)의 개별(individual) 하단 표면에 대해 각각 직교하거나 실질적으로 직교하는 방향으로 가속된 이온(206)으로 하드 마스크 막(102) 및 상단 전극 층(110)에 충격을 가할(bombard) 수 있다. 실질적으로 직교한다는 것은 방향이 하단 표면에 대해 각도 αI1이고 각도 αI1이 90도의 약 5도 또는 어떤 다른 적절한 값 내에 있음을 의미한다. 일부 실시예에서, 직교 또는 실질적으로 직교하는 것은 또한 각각 수직 또는 실질적으로 수직으로 간주될 수 있다. 일부 실시예에서, 이온(206)은 메탄올(예를 들어, CH3OH) 가스 및/또는 어떤 다른 적절한 가스로부터 생성된 플라즈마로부터 공급된다. 일부 실시예에서, 이방성 및/또는 건식 에칭은 유도 결합(inductively coupled; ICP) 반응성 이온 에칭(reactive ion etching; RIE)이거나 이를 포함한다. 다른 실시예에서, 제1 에칭은 이방성 및/또는 건식 에칭 외에 어떤 다른 적절한 유형의 에칭에 의해 수행된다.
제1 에칭의 완료시, 하드 마스크(202) 및 상단 전극(204)은 하드 마스크(202) 및 상단 전극(204) 각각의 하단 표면에 실질적으로 직교하는 개별 측벽을 갖는다. 실질적으로 직교한다는 것은 측벽이 하단 표면에 대해 각각 개별 각도 αHM, αTE에 있고 각도 αHM, αTE이 90도의 약 5도 또는 어떤 다른 적절한 값 내에 있음을 의미한다. 전술한 바와 같이, 일부 실시예에서, 직교 또는 실질적으로 직교하는 것은 또한 각각 수직 또는 실질적으로 수직으로 간주될 수 있다. 일부 실시예에서, 상단 전극(204)의 각도 αTE는 하드 마스크(202)의 각도 αHM보다 크다. 예를 들어, 상단 전극(204)의 각도 αTE는 약 87도일 수 있는 반면, 하드 마스크(202)의 각도 αHM 는 약 85도일 수 있다. 그러나 다른 적절한 값이 가능하다. 하드 마스크(202) 및 상단 전극(204)은 예를 들어, 사다리꼴 또는 일부 다른 적절한 형상인 프로파일을 가질 수 있다.
일부 실시예에서, 하드 마스크(202)는 약 1.4 내지 1.8, 약 1.64, 또는 일부 다른 적절한 값인 하단 폭 WHM,B 대 상단 폭 WHM,T의 비율을 갖는다. 하단 폭 WHM,B은 하드 마스크(202)의 하단 측벽 에지에 있고, 상단 폭 WHM,T는 하드 마스크(202)의 상단 측벽 에지에 있다. 일부 실시예에서, 하드 마스크(202)의 하단 폭 WHM,B 및/또는 하드 마스크(202)의 상단 폭 WHM,T는 작다. 예를 들어, 하단 폭 WHM,B 및/또는 상단 폭 WHM,T는 약 65 나노미터, 약 55 나노미터 또는 어떤 다른 적절한 값보다 작을 수 있고 그리고/또는 약 55 내지 65 나노미터, 약 45 나노미터 내지 65 나노미터 또는 어떤 다른 적절한 값일 수 있다. 일부 실시예에서, 하드 마스크(202)는 높이 HHM 대 하단 폭 WHM,B 및/또는 상단 폭 WHM,T의 큰 비율을 갖는다. 예를 들어, 비율은 약 4, 약 5 또는 어떤 다른 적절한 값보다 클 수 있고 그리고/또는 약 3 내지 5, 약 4 내지 6 또는 어떤 다른 적절한 값일 수 있다.
도 3의 단면도(300)에 의해 설명된 바와 같이, 하드 마스크(202) 및 상단 전극(204)이 아래에서 위까지 더 많이 테이퍼링된 프로파일을 갖도록 측벽과 하단 표면 사이의 각도 αHM, αTE를 감소시키기 위한 트리밍 프로세스가 수행된다. 즉, 하드 마스크 프로파일과 상단 전극 프로파일은 트리밍 프로세스 이전보다 더 빠른 속도로 아래에서 위까지 폭이 감소한다. 트리밍 프로세스 이전의 하드 마스크(202) 및 상단 전극(204)의 윤곽이 허상으로(in phantom) 도시되어 있음을 주목한다. 일부 실시예에서, 트리밍 프로세스는 측벽을 더욱 평활화한다. 하드 마스크(202) 및 상단 전극(204)은 예를 들어, 사다리꼴 또는 어떤 다른 적절한 형상인 프로파일을 가질 수 있다. 트리밍 프로세스는 예를 들어, 이온 빔 에칭(ion beam etching; IBE) 또는 어떤 다른 적절한 유형의 트리밍 프로세스에 의해 수행될 수 있다.
일부 실시예에서, 하드 마스크(202)의 각도 αHM 은 약 82도 미만이거나, 약 75 내지 82도이거나, 어떤 다른 적절한 값이다. 후술하는 바와 같이 각도 αHM이 너무 크면(예를 들어, 약 82도 또는 어떤 다른 적절한 값보다 크면), 하드 마스크(202)는 후속 에칭 동안 이온을 차폐할 수 있고, 이에 따라 측벽 세정 효율을 감소시키고 측벽 재퇴적을 증가시킬 수 있다. 이로 인해 누설 전류가 증가하고 수율이 감소할 수 있다. 일부 실시예에서, 하드 마스크(202)의 각도 αHM은 상단 전극(204)의 각도 αTE보다 작다. 예를 들어, 하드 마스크(202)의 각도 αHM은 약 82도일 수 있는 반면, 상단 전극(204)의 각도 αTE는 약 84도일 수 있다. 그러나 다른 적절한 값이 가능하다.
일부 실시예에서, 트리밍 프로세스는 하단 폭 WHM,B 대 상단 폭 WHM,T의 비율을 증가시킨다. 일부 실시예에서, 이 비율은 트리밍 프로세스 완료시 약 1.8 내지 2 또는 어떤 다른 적절한 값이다. 일부 실시예에서, 이 비율은 트리밍 프로세스 전 약 1.64이고 트리밍 프로세스 후 약 2이다. 그러나 다른 적절한 값이 가능하다.
트리밍 프로세스가 IBE에 의해 수행되는 실시예에서 측벽과 하단 표면들 사이의 각도들 αHM, αTE는 이온(302)으로 측벽에 충격에 가함으로써 감소된다. 또한, 도 3의 구조물은 상이한 각도들에서 측벽에 충격을 가하기 위해 중심 축(304)을 중심으로 회전된다. 중심 축(304)은 하드 마스크(202) 및 상단 전극(204)의 하단 표면에 각각 직교하고, 일부 실시예에서 수직에 대응한다. 일부 실시예에서, 이온(302)은 불활성 가스로부터 형성된 플라즈마로부터 공급된다. 불활성 가스는 예를 들어, 헬륨, 아르곤, 크립톤, 크세논, 어떤 다른 적절한 불활성 가스(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 다른 실시예에서, 이온(302)은 화학적 반응성 가스로부터 형성된 플라즈마로부터 공급된다. 일부 실시예에서, 이온(302)의 일부는 측벽에 매립되어 측벽을 라이닝하는 영역(306)을 규정한다. 영역(306)은 하드 마스크(202) 및 상단 전극(204)의 나머지에 비해 증가된(elevated) 이온 농도(302)를 갖는다. 다른 실시예에서, 이온들(302) 중 어느 것도 측벽에 매립(embed)되지 않거나 무시할 수 있는 양의 이온들(302)이 측벽들에 매립되어, 영역들(306)이 생략된다.
일부 실시예에서, 충격은 약 60초 내지 80초 또는 어떤 다른 적절한 시간량 동안 지속된다. 충격이 너무 짧은 시간(예를 들어, 약 60초 또는 어떤 다른 적절한 시간 미만) 동안 지속되는 경우, 프로파일은 하드 마스크(202)의 차폐 효과 및 구조적 무결성에 관한 위에서 설명된 우려를 완화할만큼 충분히 테이퍼링되지 않을 수 있다. 충격이 너무 긴 시간 동안(예를 들어, 약 80초 또는 어떤 다른 적절한 시간량 초과) 지속되면, 너무 많은 하드 마스크(202)가 제거될 수 있고 하드 마스크(202)는 후속 에칭을 위해 불충분할 수 있다.
일부 실시예에서, 이온들(302)은, 예각이고 중심축(304에 상대적인 각도 αI2에서 측벽에 충격을 가한다. 각도 αI2는 제1 에칭(예를 들어, 도 2 참조) 동안 사용된 각도 αI1보다 작으며, 예를 들어, 약 35도 내지 90도, 약 30도, 약 50도 또는 어떤 다른 적절한 값일 수 있다. 일부 실시예에서 각도 αI2는 트리밍 프로세스 동안 고정된다. 다른 실시예에서, 각도 αI2는 트리밍 프로세스 동안 지속적으로 또는 이산적으로(discretely) 변한다. 일부 실시예에서 각도 αI2는 약 50도이고 이온 충격은 약 70초 동안 지속된다.
도 5를 참조하면, 각도 αI2의 함수로서 스퍼터 수율을 설명하는 곡선(502)의 일부 실시예의 그래프(500)가 제공된다. 스퍼터 수율은 이온(302)에 의한 충격에 응답하여 하드 마스크(202) 및 상단 전극(204)으로부터 분출되거나 제거된 입자의 양을 지칭한다. 각도 αI2가 약 35도보다 크거나(문턱값(504)에 의해 구분됨), 약 35도 내지 90도이거나, 또는 어떤 다른 적절한 값인 경우, 제거율은 재퇴적율을 초과할 수 있음이 인식되었다. 이것은 하드 마스크(202)의 하단 및/또는 상단 전극(204)의 하단을 따라 측벽 재퇴적을 방지한다.
다시 도 1 내지 4를 참조하고, 도 4의 단면도(400)에 의해 도시된 바와 같이, 하드 마스크(202)가 제자리에 있으면서 데이터 저장 막(112)(예를 들어, 도 3 참조) 내로 제2 에칭이 수행된다. 제2 에칭은 데이터 저장 막(112)으로부터 각각 데이터 저장 구조물(402)을 형성한다. 예를 들어, 데이터 저장 막(112)이 MTJ 막이거나 이를 포함하는 경우, 제2 에칭은 데이터 저장 막(112)으로부터 MTJ를 형성할 수 있다. 또한, 제2 에칭은 하단 전극 층(108) 상에서 중지된다. 대안적인 실시예에서, 제2 에칭은 또한 하단 전극을 형성하기 위해 하단 전극 층(108) 내로 수행된다.
도 3과 비교하여, 하드 마스크(202)는 더 작은 높이 HHM을 갖는다. 일부 실시예에서, 하드 마스크(202)는 약 150 옹스트롬 또는 어떤 다른 적절한 값을 갖는다. 일부 실시예에서, 데이터 저장 구조물(402)은 약 40 나노미터 내지 65 나노미터, 즉, 약 55 나노미터보다 작거나, 어떤 다른 적절한 값인 WDS를 갖는다. 일부 실시예에서, 제2 에칭은 상단 전극(204)의 측벽과 상단 전극(204)의 하단 표면 사이의 각도 αTE를 감소시키고 그리고/또는 하드 마스크(202)의 측벽과 하드 마스크(202)의 하단 표면 사이의 각도 αHM를 감소시킨다. 예를 들어, 각도 αTE는 약 84도 내지 약 80도로부터 줄어들 수 있다.
일부 실시예에서, 제2 에칭은 이방성 및/또는 건식 에칭에 의해 수행된다. 예를 들어, 제2 에칭은 하드 마스크(202) 및 상단 전극(204)의 개별 하단 표면에 대해 각각 직교하거나 실질적으로 직교하는 방향으로 가속된 이온(404)으로 데이터 저장 막(112)에 충격을 가할 수 있다. 실질적으로 직교한다는 것은 방향이 하단 표면에 대해 각도 αI3이고 각도 αI3이 90도의 약 5도 또는 어떤 다른 적절한 값 내에 있음을 의미한다. 일부 실시예에서, 직교 또는 실질적으로 직교하는 것은 또한 각각 수직 또는 실질적으로 수직으로 간주될 수 있다. 일부 실시예에서 각도 αI3은 도 2의 각도 αI1과 동일하다. 또한, 일부 실시예에서 각도 αI3은 도 3의 각도 αI2보다 크다. 일부 실시예에서, 이방성 및/또는 건식 에칭은 ICP RIEL이거나 이를 포함한다. 다른 실시예에서, 제2 에칭은 이방성 및/또는 건식 에칭 외에 어떤 다른 적절한 유형의 에칭에 의해 수행된다.
트리밍 프로세스가 하드 마스크(202)의 테이퍼를 증가시키기 때문에 하드 마스크(202)는 하드 마스크(202)의 상단을 따라 더 작은 질량을 갖는다. 따라서, 하드 마스크(202)는 구조적으로 더 강하고 구부러지고 그리고/또는 붕괴되는 경향이 적다. 이것은 데이터 저장 구조물(402)이 하드 마스크(202)를 사용하여 대량으로 형성될 때 수율 및/또는 폭 균일성을 증가시킨다. 또한, 트리밍 프로세스가 하드 마스크(202)의 테이퍼를 증가시키기 때문에, 이온(404)은 하드 마스크(202)의 측벽 및/또는 상단 전극(204)의 측벽 상에 충돌할(impinging) 가능성이 더 높다. 따라서, 측벽을 따라 에칭된 물질의 제거 효율이 더 높고 측벽을 따라 에칭된 물질의 재퇴적이 더 낮다. 적어도 데이터 저장 구조물(402)이 MTJ이거나 이를 포함하는 경우, 측벽 재퇴적은 MTJ의 고정 요소와 자유 요소 사이의 누설 전류를 증가시키는 전도성 브리지를 형성할 수 있는 전도성 물질을 포함할 수 있다. 전도성 물질은 예를 들어, 금속성일 수 있고 그리고/또는 예를 들어, 티타늄, 루테늄, 탄탈, 어떤 다른 적절한 물질(들), 또는 이들의 임의의 조합을 포함할 수 있다. 따라서 제거 효율이 높고 측벽 재퇴적이 낮기 때문에 측벽 재퇴적으로 인한 누설 전류가 낮아질 수 있다. 또한, 데이터 저장 구조물(402)이 하드 마스크(202)를 사용하여 대량으로 형성될 때 수율이 더 높을 수 있다.
도 1 내지 4가 방법을 참조해서 설명되지만, 도 1 내지 4에 도시된 구조물은 이 방법에 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음을 이해할 것이다. 도 1 내지 4는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 1 내지 4가 특정 동작 세트로서 도시하고 설명하지만, 도시되고 그리고/또는 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고 그리고/또는 설명되지 않는 동작이 다른 실시예에 포함될 수 있다.
도 6을 참조하면, 도 1 내지 4의 방법의 일부 실시예의 블록도(600)가 제공된다.
단계(602)에서, 하드 마스크 막이 메모리 막 위에 퇴적되고, 여기서 메모리 막은 하단 전극 층, 상단 전극 층, 및 하단 전극 층과 상단 전극 층 사이의 데이터 저장 막을 포함한다. 예를 들어, 도 1을 참조한다. 데이터 저장 막은 예를 들어, MTJ 막 또는 어떤 다른 적절한 유형의 데이터 저장 막일 수 있거나 이를 포함할 수 있다.
단계(604)에서, 포토레지스트 마스크는 하드 마스크 막 위에 형성된다. 예를 들어, 도 1을 참조한다.
단계(606)에서, 하드 마스크 및 상단 전극을 형성하기 위해 포토레지스트 마스크가 제자리에 있으면서 하드 마스크 막 및 상단 전극 층 내로 제1 에칭이 수행된다. 예를 들어, 도 2를 참조한다.
단계(608)에서, 하드 마스크 및 상단 전극의 하단 표면에 대해 하드 마스크 및 상단 전극의 측벽의 각도를 감소시키기 위해 트리밍 프로세스가 수행된다. 예를 들어, 도 3을 참조한다. 예를 들어, 트리밍 프로세스는 IBE 또는 어떤 다른 적절한 유형의 트리밍 프로세스에 의해 수행될 수 있다.
단계(610)에서, 데이터 저장 구조물을 형성하기 위해 하드 마스크가 제자리에 있으면서 데이터 저장 막 내로 제2 에칭이 수행된다. 예를 들어, 도 4를 참조한다. 데이터 저장 구조물은 예를 들어, MTJ 또는 어떤 다른 적절한 유형의 데이터 저장 구조물이거나 이를 포함할 수 있다.
위에서 설명한 바와 같이, 단계(608)에서의 트리밍 프로세스는 하드 마스크의 테이퍼를 아래에서 위까지 증가시킨다. 이것은 구부러짐 및/또는 붕괴 가능성을 감소시키고 제2 에칭 동안 에칭 재퇴적 가능성을 더욱 감소시킨다. 구부러짐 및/또는 붕괴 가능성이 감소하면 결국 데이터 저장 구조물이 대량으로 형성될 때 데이터 저장 구조물의 균일성 및 수율을 증가시킨다. 에칭 재퇴적 가능성이 감소하면 결국 데이터 저장 구조물이 대량으로 형성될 때 누설 전류를 감소시키고 수율을 증가시킨다.
도 6의 블록도(600)가 일련의 동작들 또는 이벤트들로서 본 명세서에서 도시되고 설명되는 한편, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한의 의미로 해석되지 말아야 된다는 것이 인식될 것이다. 예를 들어, 일부 동작은 본 명세서에서 도시되고 그리고/또는 설명되는 것과는 상이한 순서들로 그리고/또는 다른 동작이나 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 도시된 모든 동작이 요구되는 것은 아니며, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
도 7을 참조하면, 도 1 내지 4의 방법을 사용하여 형성된 메모리 셀(702)을 포함하는 집적 회로(integrated circuit; IC)의 일부 실시예의 단면도(700)가 제공된다. IC는 부분적으로만 도시되지만 이후에는 더 완전하게 도시된다. 메모리 셀(702)은 IC의 상호 접속 구조물(704)에 있고 하단 전극(706), 상단 전극(204), 및 하단 전극과 상단 전극(706, 204) 사이에 수직으로 데이터 저장 구조물(402)을 포함한다. 메모리 셀(702)은 예를 들어, MRAM 셀, RRAM 셀, 또는 어떤 다른 적절한 유형의 메모리 셀이거나 이를 포함할 수 있다. 메모리 셀(702)이 MRAM 셀인 실시예에서, 데이터 저장 구조물(402)은 MTJ이거나 이를 포함한다.
일부 실시예에서 상단 전극(204)의 측벽과 상단 전극(204)의 하단 표면 사이는 각도 αTE는 약 82도 미만이거나, 약 75도 내지 82도이거나, 어떤 다른 적절한 값이다. 일부 실시예에서, 데이터 저장 구조물(402) 및 상단 전극(204)은 상단으로부터 하단까지 매끄러운(smooth) 공통 측벽을 규정한다.
하드 마스크(202)는 상단 전극(204) 위에 놓이고, 측벽 스페이서(708)는 데이터 저장 구조물(402) 및 상단 전극(204)의 측벽 상에 하단 전극(706) 위에 놓인다. 대안적인 실시예에서, 하드 마스크(202)는 생략된다. 대안적인 실시예에서, 측벽 스페이서(708)는 또한 하단 전극(706)의 측벽 상에 있다. 하드 마스크(202)는 유전체 물질을 포함하고, 일부 실시예에서 금속 및/또는 어떤 다른 적절한 전도성 물질을 더 포함한다. 측벽 스페이서(708)는 예를 들어, 실리콘 질화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
하단 전극 와이어(710b)는 메모리 셀(702) 아래에 놓이고, 상단 전극 와이어(710t)는 메모리 셀(702) 위에 놓인다. 또한, 하단 전극 비아(bottom electrode via; BEVA)(712b)는 하단 전극 와이어(710b)에서 하단 전극(706)까지 연장되고, 상단 전극 비아(top electrode via; TEVA)(712t)는 하드 마스크(202)를 관통해 상단 전극 와이어(710t)에서 상단 전극(204)까지 연장된다. 하단 전극 와이어(710b), 상단 전극 와이어(710t), BEVA(712b) 및 TEVA(712t)는 전도성이고, 예를 들어, 금속 및/또는 일부 다른 적절한 전도성 물질(들)이거나 이를 포함할 수 있다.
복수의 금속간 유전체(IMD) 층(714), 비아 유전체 층(716) 및 에칭 정지 층(718)이 서로 적층되고 메모리 셀(702), 하단 및 상단 전극 와이어(710b, 710t, BEVA(712b), 및 TEVA(712t)를 둘러싼다. 비아 유전체 층(716) 및/또는 에칭 정지층(718)은 예를 들어, 실리콘 탄화물 및/또는 어떤 다른 적절한 유전체(들)일 수 있거나 이를 포함할 수 있다. IMD 유전체 층(714)은 예를 들어, 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
도 8을 참조하면, 메모리 셀(702)의 구성 요소가 원형 상단 레이아웃을 갖는 도 7의 메모리 셀(702)의 일부 실시예의 평면도(800)가 제공된다. 대안적인 실시예에서, 구성 요소는 정사각형, 직사각형, 타원형, 또는 어떤 다른 적절한 형상이다. 도 8은 메모리 셀(702)에 초점을 맞추고 따라서 도 7의 주변 구조물(예를 들어, 측벽 스페이서(708))을 도시하지 않는다는 점에 유의한다.
도 9를 참조하면, 측벽 스페이서(708)가 하단 전극(706)의 측벽 상에 있는 도 7의 IC의 일부 대안 실시예의 단면도(900)가 제공된다. 이러한 실시예는 예를 들어, 도 4의 제2 에칭을 하단 전극 층(108) 내로 연장함으로써 달성될 수 있다.
도 10을 참조하면, 데이터 저장 구조물(402)이 MTJ이거나 이를 포함하는 도 7의 IC의 일부 대안적인 실시예의 단면도(1000)가 제공된다. 이와 같이, 데이터 저장 구조물(402)은 고정 요소(1002), 고정 요소(1002) 위의 자유 요소(1004), 및 고정 요소(1002)와 자유 요소(1004) 사이에 수직으로 배리어 요소(1006)를 포함한다. 대안적인 실시예에서, 자유 요소(1004)는 고정 요소(1002) 아래에 있다. 고정 요소(1002) 및 자유 요소(1004)는 강자성이다. 또한, 고정 요소(1002)는 고정된 자화를 갖는 반면, 자유 요소(1004)는 변경이 “자유롭고(free)” 데이터를 나타내는 데 사용되는 자화를 갖는다. 자화는 수평 화살표로 개략적으로 설명되어 있음이 주목된다. 그러나, 화살표는 대안적인 실시예에서 대안적으로 수직일 수 있다. 배리어 요소(1006)는 비자성이고 고정 요소(1002)와 자유 요소(1004) 사이에 끼워진다.
작동 동안, 배리어 요소(1006)는 배리어 요소(1006)를 통한 전자의 양자 기계적 터널링을 선택적으로 허용한다. 고정 요소(1002) 및 자유 요소(1004)의 자화가 역평행인(antiparallel) 경우, 양자 기계적 터널링이 차단될 수 있다. 이와 같이, 데이터 저장 구조물(402)은 높은 저항을 가질 수 있고 제1 데이터 상태에 있을 수 있다. 고정 요소(1002) 및 자유 요소(1002)의 자화가 평행할 때, 양자 기계적 터널링이 허용될 수 있다. 이와 같이, 데이터 저장 구조물(402)은 낮은 저항을 가질 수 있고 제2 데이터 상태에 있을 수 있다.
배리어 요소(1006)는 예를 들어, 비정질 배리어, 결정질 배리어, 또는 어떤 다른 적절한 절연 및/또는 터널 배리어 물질이거나 이를 포함할 수 있다. 비정질 배리어는 예를 들어, 알루미늄 산화물(예를 들어, AlOx), 티타늄 산화물(예를 들어, TiOx), 또는 어떤 다른 적합한 비정질 배리어이거나 이를 포함할 수 있다. 결정질 배리어는 예를 들어, 망간 산화물(예를 들어, MgO), 스피넬(예를 들어, MgAl2O4), 또는 어떤 다른 적절한 결정질 배리어이거나 이를 포함할 수 있다. 고정 요소(1002) 및/또는 자유 요소(1004)는, 예를 들어, 코발트 철(예를 들어, CoFe), 코발트 철 붕소(예를 들어, CoFeB), 어떤 다른 적합한 강자성 물질(들), 또는 전술한 물질의 임의의 조합물일 수 있다.
도 11을 참조하면, 도 1 내지 4의 방법을 사용하여 형성된 복수의 메모리 셀(702)을 포함하는 IC의 일부 실시예의 단면도가 제공된다. 메모리 셀(702)은 메모리 셀(702)을 각각 메모리 셀(702) 아래에 놓인 개별 액세스 트랜지스터(1104)에 전기적으로 결합하는 상호 접속 구조물(704) 내의 기판(1102) 위에 놓인다. 메모리 셀(702)은 각각 도 7에 예시되고 설명된 바와 같지만, 대안적으로 도 9 또는 도 10에 예시되고 설명된 바와 같을 수 있다.
상호 접속 구조물(704)은 복수의 와이어(710), 복수의 비아(712) 및 복수의 콘택(1106)을 포함한다. 와이어(710) 및 비아(712)는 각각 복수의 와이어 레벨 및 콘택(1106) 위에 교대로 적층된 복수의 비아 레벨로 그룹화되고, 콘택(1106)은 최하단 와이어 레벨로부터 액세스 트랜지스터(1104)까지 연장되어, 메모리 셀(702)을 액세스 트랜지스터(1104)에 전기적으로 결합하는 전도성 경로를 규정한다. 복수의 와이어(710)는 메모리 셀(702)에 개별적인 상단 전극 와이어(710t)뿐만 아니라 메모리 셀(702)에 개별적인 하단 전극 와이어(710b)를 포함한다. 또한, 복수의 비아(712)는 메모리 셀(702)에 개별적인 TEVA(712t)뿐만 아니라 메모리 셀(702)에 개별적인 BEVA(712b)를 포함한다. 와이어(710) 및 비아(712)는 전도성이고 금속 및/또는 어떤 다른 적절한 전도성 물질(들)을 포함한다.
층간 유전체(ILD) 층(1108), 복수의 IMD 층(714), 비아 유전체 층(716) 및 에칭 정지 층(718)이 기판(1102) 위에 적층된다. ILD 층(1108)은 콘택(1106)을 둘러싸는 반면, IMD 층(714), 비아 유전체 층(716) 및 에칭 정지 층(718)은 메모리 셀(702), 와이어(710) 및 비아(712)를 둘러싼다. ILD 유전체 층(1108)은 예를 들어, 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
액세스 트랜지스터(1104)는 기판(1102)과 상호 접속 구조물(704) 사이에 있다. 액세스 트랜지스터(1104)는 예를 들어, MOSFET(metal-oxide-semiconductor field-effect transistor), finFET(fin field-effect transistor), GAA FET(gate-all-around field-effect transistor) 또는 어떤 다른 적절한 유형의 트랜지스터일 수 있다. 기판(1102)은 예를 들어, 벌크 단결정 실리콘 기판, SOI(silicon-on-insulator) 기판 또는 어떤 다른 적절한 유형의 반도체 기판일 수 있다.
일부 실시예에서, 액세스 트랜지스터(1104)는 개별 쌍의 소스/드레인 영역(1110), 개별 게이트 유전체 층(1112) 및 개별 게이트 전극(1114)을 포함한다. 소스/드레인 영역(1110)의 쌍은 중첩되어, 액세스 트랜지스터(1104)는 소스/드레인 영역을 공유한다. 대안적인 실시예에서, 쌍은 겹치지 않는다. 소스/드레인 영역(1110)은 기판(1102) 내에 있고 기판(1102)의 도핑된 영역에 대응한다. 일부 실시예에서, 소스/드레인 영역(1110)은 기판(1102)의 바로 인접한 영역들과 반대되는 도핑 유형을 갖는다. 게이트 유전체 층(1112)은 게이트 전극(1114)과 함께 각각 적층되고, 각각의 스택은 각각의 소스/드레인 영역(1110) 쌍의 소스/드레인 영역들 사이에 끼워진다. 게이트 유전체 층(1112)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 게이트 전극(1114)은 예를 들어, 도핑된 폴리실리콘, 금속, 일부 다른 적절한 전도성 물질(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
트렌치 분리 구조물(1116)은 액세스 트랜지스터(1104)를 둘러싼다. 대안적인 실시예에서, 트렌치 분리 구조물(1116)은 액세스 트랜지스터(1104)를 더 분리한다. 또한, 그러한 대안적인 실시예에서, 액세스 트랜지스터(1104)는 더 이상 소스/드레인 영역을 공유하지 않는다. 트렌치 격리 구조물(1116)은 예를 들어, 실리콘 산화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함한다. 트렌치 분리 구조물(1116)은 예를 들어, 쉘로우 트렌치 분리(shallow trench isolation; STI) 구조물, 딥 트렌치 분리(deep trench isolation; DTI) 구조물, 또는 일부 다른 적절한 유형의 트렌치 분리 구조물이거나 이를 포함할 수 있다.
측벽 스페이서(708)가 도 7에서와 같이 하단 전극(706) 위에 놓인 한편, 측벽 스페이서(708)는 대안적으로 도 9에서와 같이 하단 전극(706)의 측벽 상에 있을 수 있다. 데이터 저장 구조물(402)이 도 7에서와 같이 예시되어 있지만, 데이터 저장 구조물(402)은 대안적으로 도 10에서와 같을 수 있다. 예를 들어, 데이터 저장 구조물(402)은 개별 고정 요소, 개별 기준 요소 및 개별 배리어 층을 포함할 수 있다.
도 12 내지 20을 참조하면, 테이퍼링된 프로파일을 갖는 하드 마스크를 사용하여 메모리 셀이 형성되는, 복수의 메모리 셀을 포함하는 IC를 형성하기 위한 방법의 일부 실시예의 일련의 단면도(1200-2000)가 제공된다. 예를 들어, 방법은 도 7 내지 11의 임의의 하나 또는 조합에 따라 IC를 형성하는 데 사용될 수 있다. 그러나, 방법은 데이터 저장 구조물(402)이 도 10에서와 같은 도 11의 대안적인 실시예를 사용하여 예시된다. 또한, 방법은 예를 들어, 도 1 내지 4에서와 같이 테이퍼링된 프로파일을 갖는 하드 마스크를 형성하는 단계를 포함할 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 복수의 액세스 트랜지스터(1104) 및 트렌치 분리 구조물(1116)이 기판(1102)의 상단을 따라 형성된다. 기판(1102), 액세스 트랜지스터(1104) 및 트렌치 분리 구조물(1116)은 도 11과 관련하여 설명된 바와 같다. 따라서, 액세스 트랜지스터(1104)는 소스/드레인 영역을 공유하고 트렌치 분리 구조물(1116)에 의해 둘러싸여 있다.
또한, 도 12의 단면도(1200)에 의해 도시된, 상호 접속 구조물(704)은 액세스 트랜지스터(1104) 위에 부분적으로 형성되고 이것에 전기적으로 결합된다. 상호 접속 구조물(704)은 복수의 와이어(710), 복수의 비아(712) 및 복수의 콘택(1106)을 포함한다. 와이어(710) 및 비아(712)는 콘택(1106) 위에 교대로 적층된 복수의 와이어 레벨 및 복수의 비아 레벨로 각각 그룹화된다. 콘택(1106)은 ILD 층(1108)에 있고, 비아(712)의 상단 레벨은 비아 유전체 층(716)에 있다. 와이어(710), 및 비아(712)의 나머지는 ILD 층(1108)과 비아 유전체 층(716) 사이의 IMD 층(714)에 있다. 비아(712)의 최상단 레벨(top level)은 와이어(710), 콘택(1106) 및 나머지 비아(712)에 의해 액세스 트랜지스터(1104)에 개별적이고 각각 이것에 전기적으로 결합된 복수의 BEVA(712b)를 포함한다. 유사하게, 와이어(710)의 최상단 레벨은, 비아(712) 중 하나 및 콘택(1106) 아래에 있는 나머지 와이어(710)에 의해 액세스 트랜지스터(1104)에 개별적이고 각각 이것에 전기적으로 결합된 복수의 하단 전극 와이어(710b)를 포함한다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 상호 접속 구조물(704) 위에 메모리 막(104)이 퇴적된다. 도면 간결함을 위해 상호 접속 구조물(704)의 상단 부분만이 도시되어 있음에 유의한다. 그러나, 이 상단 부분 아래에 놓인 구조물은 도 12에 도시된 바와 같다는 것을 이해해야 한다. 메모리 막(104)은 하단 전극 층(108), 상단 전극 층(110) 및 하단 전극 층(108)과 상단 전극 층(110) 사이에 수직으로 데이터 저장 막(112)을 포함한다. 데이터 저장 막(112)은 MTJ 막이고 따라서 고정 층(1302), 자유 층(1304), 및 고정 층(1302)과 자유 층(1304) 사이에 수직으로 배리어 층(1306)을 포함한다. 다른 실시예에서, 데이터 저장 막(112)은 RRAM 데이터 저장 막 또는 일부 다른 적절한 데이터 저장 막이다.
하단 전극 층(108) 및 상단 전극 층(110)은 전도성이고, 예를 들어, 티타늄, 티타늄 질화물, 텅스텐, 일부 다른 적절한 전도성 물질(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 고정 층(1302) 및 자유 층(1304)은 강자성이고 각각 고정 자화 및 자유 자화를 갖는다. 자유 자화는 예를 들어, 자유롭게 변할 수 있는 자화일 수 있다. 고정 층(1302) 및 자유 층(1304)은 예를 들어, 코발트 철(예를 들어, CoFe), 코발트 철 붕소(예를 들어, CoFeB), 일부 다른 적절한 강자성 물질(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 배리어 층(1306)은 예를 들어, 비정질 배리어, 결정질 배리어, 또는 어떤 다른 적절한 절연 및/또는 터널 배리어 물질이거나 이를 포함할 수 있다. 비정질 배리어는 예를 들어, 알루미늄 산화물(예를 들어, AlOx), 티타늄 산화물(예를 들어, TiOx), 또는 어떤 다른 적합한 비정질 배리어이거나 이를 포함할 수 있다. 결정질 배리어는 예를 들어, 망간 산화물(예를 들어, MgO), 스피넬(예를 들어, MgAl2O4), 또는 어떤 다른 적절한 결정질 배리어이거나 이를 포함할 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 하드 마스크 막(102)이 메모리 막(104) 위에 퇴적된다. 하드 마스크 막(102)은 제1 유전체 하드 마스크 층(1402), 전도성 하드 마스크 층(1404), 제2 유전체 하드 마스크 층(1406), 탄소 하드 마스크 층(1408), 및 제3 유전체 하드 마스크 층(1410)을 포함하는 복수의 하드 마스크 층을 포함한다. 전도성 하드 마스크 층(1404)은 제1 유전체 하드 마스크 층(1402) 위에 놓이고, 제2 유전체 하드 마스크 층(1406)과 제3 유전체 하드 마스크 층(1410)은 전도성 하드 마스크 층(1404) 위에 놓인다. 또한, 탄소 하드 마스크 층(1408)은 제2 유전체 하드 마스크 층(1406)과 제3 유전체 하드 마스크 층(1410) 사이에 수직으로 있다. 대안적인 실시예에서, 임의의 하나 이상의 하드 마스크 층이 생략된다.
전도성 하드 마스크 층(1404)은 금속이거나 이를 포함하며, 예를 들어, 탄탈 질화물 및/또는 금속을 포함하는 어떤 다른 적절한 전도성 물질이거나 이를 포함할 수 있다. 일부 실시예에서, 전도성 하드 마스크 층(1404)은 금속 하드 마스크 층이다. 제2 유전체 하드 마스크 층(1406)과 제3 유전체 하드 마스크 층(1410)은 예를 들어, 실리콘 산질화물 및/또는 일부 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 탄소 하드 마스크 층(1408)은 예를 들어, 비정질 탄소(예를 들어, AFP), 다이아몬드형 탄소(diamond-like carbon)(예를 들어, DLC), 일부 다른 적절한 탄소 물질, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
제1 유전체 하드 마스크 층(1402)은, 전도성 하드 마스크 층(1404)과 상단 전극 층(110)이 직접 접촉한 경우 발생할 수 있는 갈바닉 부식을 방지한다. 이러한 갈바닉 부식은 후속 에칭(예를 들어, 도 15와 관련하여 설명된 제1 에칭) 동안 전도성 하드 마스크 층(1404)의 수축, 네킹(necking) 또는 구부러짐을 초래할 수 있어서, 제1 유전체 하드 마스크 층(1402)은 전도성 하드 마스크 층(1404)의 수축, 네킹 및 구부러짐을 방지한다. 제1 유전체 하드 마스크 층(1402)은 예를 들어, 산화물 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
또한, 도 14의 단면도(1400)에 의해 도시된 바와 같이, 복수의 포토레지스트 마스크(106)가 하드 마스크 막(102) 위에 형성된다. 포토레지스트 마스크(106)는 형성되는 메모리 셀에 대해 개별적이며, 예를 들어, 포토리소그래피 또는 어떤 다른 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 포토레지스트 마스크(106)는 약 65 나노미터, 약 55 나노미터 또는 일부 다른 적절한 값 미만 및/또는 약 45 나노미터 내지 65 나노미터 또는 일부 다른 적절한 범위 내인 개별 폭 WPM을 갖는다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 포토레지스트 마스크(예를 들면, 도 14를 참조)가 제자리에 있으면서 하드 마스크 막(102)(예를 들어, 도 14 참조) 및 상단 전극 층(110))(예를 들어, 도 14 참조) 내로 제1 에칭이 수행되고, 데이터 저장 막(112) 상에서 중지된다. 대안적인 실시예에서, 제1 에칭은 상단 전극 층(110) 상에서 정지한다. 제1 에칭은 포토레지스트 마스크(106), 제3 유전체 하드 마스크 층(1410)(예를 들어, 도 14 참조) 및 탄소 하드 마스크 층(1408)(예를 들어, 도 14 참조)을 제거하는 동시에 또한 제2 유전체 하드 마스크 층(1406)을 씨닝(thinning)한다. 또한, 제1 에칭은 하드 마스크 막(102) 및 상단 전극 층(110)으로부터 각각 복수의 하드 마스크(202) 및 복수의 상단 전극(204)을 형성한다. 하드 마스크(202) 및 상단 전극(204)은 형성되는 메모리 셀에 대해 개별적이며, 상단 전극(204)은 각각 하드 마스크(202) 아래에 놓인다.
제1 에칭은 제1 에칭 프로세스 챔버(1502)에서 도 2와 관련하여 설명된 바와 같이 수행된다. 예를 들어, 제1 에칭은, 하드 마스크(20) 및 상단 전극(204)의 하단 표면에 대해 각도 αI1의 방향으로 가속된 이온(206)으로 하드 마스크 막(102) 및 상단 전극 층(110)에 충격이 가해지는 이방성 에칭 및/또는 건식 에칭에 의해 수행될 수 있다.
제1 에칭의 완료시, 하드 마스크(202) 및 상단 전극(204)은 하드 마스크(202) 및 상단 전극(204)의 개별 하단 표면에 각각 실질적으로 직교하는 개별 측벽을 갖는다. 실질적으로 직교한다는 것은 측벽이 하단 표면에 대해 각각 개별 각도 αHM, αTE에 있고 각도 αHM, αTE가 90도의 약 5도 또는 어떤 다른 적절한 값 내에 있음을 의미한다. 일부 실시예에서, 직교 또는 실질적으로 직교하는 것은 또한 각각 수직 또는 실질적으로 수직으로 간주될 수 있다. 하드 마스크(202) 및 상단 전극(204)은 예를 들어, 사다리꼴 또는 어떤 다른 적절한 형상인 프로파일을 가질 수 있다. 일부 실시예에서, 하드 마스크(202) 및 상단 전극(204)은 또한 도 8에 도시되는 원형의 비제한적인 예인 상단 레이아웃을 갖는다. 다른 실시예에서, 하드 마스크(202) 및 상단 전극(204)은 정사각형, 직사각형, 타원형 또는 어떤 다른 적절한 형상인 상단 레이아웃을 갖는다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 측벽과 하단 표면 사이의 각도 αHM, αTE를 감소시키기 위해 트리밍 프로세스가 수행된다. 트리밍 프로세스 이전의 하드 마스크(202) 및 상단 전극(204)의 윤곽이 허상으로 도시되어 있음을 주목한다. 일부 실시예에서, 트리밍 프로세스는 측벽에 노치(notches)가 없도록 측벽을 더욱 평활화한다. 각도 αHM, αTE 가 감소되면, 하드 마스크(202) 및 상단 전극(204)은 아래에서 위까지 더 많이 테이퍼링되는 프로파일을 갖는다. 하드 마스크(202) 및 상단 전극(204)은 예를 들어, 사다리꼴 또는 일부 다른 적절한 형상인 프로파일을 가질 수 있다.
트리밍 프로세스는 트리밍 프로세스 챔버(1602)에서 도 3과 관련하여 설명된 바와 같이 수행된다. 예를 들어, 트리밍 프로세스는 IC 구조물이 중심축(304)을 중심으로 회전하는 동안 하드 마스크(202) 및 상단 전극(204)의 측벽이 각도 αI2로 지향되는 이온(302)에 의해 충격이 가해지는 IBE에 의해 수행될 수 있다. 도 15에서의 각도 αI1와 달리, 각도 αI2는 더 작다. 일부 실시예에서, 일부 이온(302)은 하드 마스크(202) 및 상단 전극(204)의 측벽에 매립되어 측벽을 라이닝하는 영역(306)을 규정한다. 영역(306)은 하드 마스크(202) 및 상단 전극(204)의 나머지에 비해 이온(302)의 증가된 농도를 갖는다. 다른 실시예에서, 이온들(302)의 어느 것도 측벽에 매립되지 않거나 무시할 수 있는 양의 이온들(302)이 측벽들에 매립되어, 영역들(306)이 생략된다
도 17의 단면도(1700)에 의해 예시된 바와 같이, 하드 마스크(202)가 제자리에 있으면서 데이터 저장 막(112)(예를 들어, 도 16 참조) 내로 제2 에칭이 수행되고 하단 전극 층(108) 상에서 중지된다. 대안적인 실시예에서, 제2 에칭은 또한 하단 전극을 형성하기 위해 하단 전극 층(108) 내로 수행된다. 제2 에칭은 제2 하드 마스크 유전체 층(1406)(예를 들어, 도 16 참조)을 제거하고 전도성 하드 마스크 층(1404)을 씨닝한다. 또한, 제2 에칭은 상단 전극(204)에 개별적이고 각각 이것 아래에 놓인 데이터 저장 구조물(402)을 형성한다. 데이터 저장 구조물(402)은 개별 고정 요소(1002), 개별 자유 요소(1004), 및 고정 요소(1002)와 자유 요소(1004) 사이의 개별 배리어 요소(1006)를 포함한다. 일부 실시예에서, 데이터 저장 구조물(402)은 약 40 나노미터 내지 65 나노미터이거나, 약 55 나노미터보다 작거나, 어떤 다른 적절한 값인 개별 폭 WDS를 갖는다.
제2 에칭은 제2 에칭 프로세스 챔버(1702)에서 도 4와 관련하여 설명된 바와 같이 수행된다. 예를 들어, 제2 에칭은, 하드 마스크(20) 및 상단 전극(20)의 하단 표면에 대해 각도 αI3의 방향으로 가속된 이온(404)으로 데이터 저장 막(112)에 충격이 가해지는 이방성 에칭 및/또는 건식 에칭에 의해 수행될 수 있다.
트리밍 프로세스가 하드 마스크(202)의 테이퍼를 증가시키기 때문에 하드 마스크(202)는 하드 마스크(202)의 상단을 따라 더 작은 질량을 갖는다. 결과적으로, 하드 마스크(202)는 구조적으로 더 강하고 구부러지고 그리고/또는 붕괴되는 경향이 적다. 이것은 데이터 저장 구조물(402)이 하드 마스크(202)를 사용하여 대량으로 형성될 때 수율 및/또는 폭 균일성을 증가시킨다. 또한, 트리밍 프로세스가 하드 마스크(202)의 테이퍼를 증가시키기 때문에, 이온(404)은 하드 마스크(202)의 측벽 및 상단 전극(204)의 측벽 상에 충돌할 가능성이 더 높다. 따라서, 측벽을 따라 에칭된 물질의 제거 효율이 더 높고 측벽을 따라 에칭된 물질의 재퇴적이 더 낮다. 측벽 재퇴적은 고정 요소(1002)와 자유 요소(1004) 사이의 누설 전류를 증가시키는 전도성 브리지를 형성할 수 있는 전도성 물질을 포함할 수 있다. 따라서 측벽 재퇴적을 줄임으로써 누설 전류를 줄일 수 있다. 또한, 데이터 저장 구조물(402)이 하드 마스크(202)를 사용하여 대량으로 형성될 때 수율이 증가될 수 있다.
도 18의 단면도(1800)에 의해 도시된 바와 같이, 측벽 스페이서 층(1802)이 퇴적되어 데이터 저장 구조물(402)을 덮고 이것의 측벽을 라이닝한다. 측벽 스페이서 층(1802)은 예를 들어, 실리콘 질화물(예를 들면, Si3N4) 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 퇴적은 퇴적 프로세스 챔버(1804) 내에서 수행되고, 예를 들어, 화학 증기 퇴적(chemical vapor deposition; CVD) 및/또는 어떤 다른 적절한 퇴적 프로세스에 의해 수행될 수 있다.
일부 실시예에서, 트리밍 프로세스 챔버(1602), 제2 에칭 프로세스 챔버(1702) 및 퇴적 프로세스 챔버(1804)는 동일하고 제1 에칭 프로세스 챔버(1502)와 다르다. 이와 같이, 기판(1102)(예를 들어, 도 12 참조)은 트리밍 프로세스의 시작부터 측벽 스페이서 층(1802)의 퇴적의 끝까지 동일한 프로세스 챔버에 있다. 다시 말하면, 트리밍 프로세스, 제2 에칭 및 측벽 스페이서 층(1802)의 퇴적이 인시츄(in situ)로 수행된다. 이것은 예를 들어, 수분이 데이터 저장 구조물(402)에 들어가는 것 및/또는 데이터 저장 구조물(402)의 산화를 방지하기 위해 사용될 수 있다. 다른 실시예에서, 제1 에칭 프로세스 챔버(1502) 및 트리밍 프로세스 챔버(1602)는 동일하지만, 제2 에칭 프로세스 챔버(1702) 및 퇴적 프로세스 챔버(1804)는 동일하고 제1 에칭 프로세스 챔버(1502) 및 트리밍 프로세스 챔버(1602)와 다르다. 이와 같이, 제1 에칭 및 트리밍 프로세스가 인시츄 수행된 다음 제2 에칭 및 측벽 스페이서 층(1802)의 퇴적이 인시츄 수행된다. 또 다른 실시예에서, 제1 에칭 프로세스 챔버(1502), 트리밍 프로세스 챔버(1602), 제2 에칭 프로세스 챔버(1702) 및 퇴적 프로세스 챔버(1804)가 동일하므로, 제1 및 제2 에칭, 트리밍 프로세스, 및 측벽 스페이서 층(1802)의 퇴적이 인시츄로 수행된다.
도 19의 단면도(1900)에 의해 도시된 바와 같이, 측벽 스페이서 층(1802)(예를 들어, 도 18 참조) 내로 제3 에칭이 수행되어, 측벽 스페이서 층(1802)을 에칭백(etch back)하고 데이터 저장 구조물(402)에 개별적이고 이것 상에 각각 측벽 스페이서(708)를 형성한다. 또한, 데이터 저장 구조물(402)에 개별적이고 각각 이것 아래에 놓인 하단 전극(706)을 형성하기 위해 하단 전극 층(108)(예를 들어, 도 18 참조) 내로 제4 에칭이 수행된다. 일부 실시예에서, 제3 에칭 및 제4 에칭은 동일하다. 다른 실시예에서, 제3 에칭 및 제4 에칭은 서로 독립적이다. 일부 실시예에서, 제3 에칭 및/또는 제4 에칭은 전도성 하드 마스크 층(1404)을 제거한다(예를 들어, 도 18 참조).
하단 전극(706), 상단 전극(204) 및 데이터 저장 구조물(402)은 BEVA(712b)에 개별적이고 각각 이것 위에 놓인 메모리 셀(702)을 규정한다. 데이터 저장 구조물(402)이 MTJ이기 때문에, 메모리 셀(702)은 또한 MRAM 셀로서 간주될 수 있다. 대안적인 실시예에서, 데이터 저장 구조물(402)은 RRAM 셀 또는 어떤 다른 적절한 유형의 메모리 셀로서 메모리 셀(702)을 형성하도록 변경될 수 있다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 상호 접속 구조물(704)이 메모리 셀(702) 위에 완성된다. 에칭 정지 층(718)이 메모리 셀(702) 위에 퇴적되고 이를 라이닝하며, 또 다른 IMD 층(714)이 에칭 정지 층(718) 위에 퇴적된다. 또한, 복수의 추가 와이어(710)와 복수의 추가 비아(712)가 IMD 층(714)에 형성된다. 복수의 추가 와이어(710)는 메모리 셀(702)에 개별적이고 각각 이것 위에 놓인 상단 전극 와이어(710t)를 포함한다. 복수의 추가 비아(712)는 메모리 셀(702)에 개별적이고 상단 전극 와이어(710t)로부터 메모리 셀(702)까지 각각 연장되는 TEVA(712t)를 포함한다.
도 12 내지 20이 방법을 참조해서 설명되지만, 도 12 내지 20에 도시된 구조물은 이 방법에 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음을 이해할 것이다. 도 12 내지 20은 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 12 내지 20이 특정 동작 세트로서 도시하고 설명하지만, 도시되고 그리고/또는 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고 그리고/또는 설명되지 않는 동작이 다른 실시예에 포함될 수 있다.
도 21을 참조하면, 도 12 내지 20의 방법의 일부 실시예의 블록도(2100)가 제공된다.
단계(2102)에서 복수의 액세스 트랜지스터가 기판 상에 형성된다. 예를 들어, 도 12를 참조한다.
단계(2104)에서, 상호 접속 구조물은 액세스 트랜지스터 위에 부분적으로 형성되고 이에 전기적으로 결합된다. 예를 들어, 도 12를 참조한다.
단계(2106)에서, 메모리 막이 상호 접속 구조물 위에 퇴적되고, 여기서 메모리 막은 하단 전극 층, 상단 전극 층, 및 하단 전극 층과 상단 전극 층 사이의 데이터 저장 막을 포함한다. 예를 들어, 도 13을 참조한다.
단계(602)에서 하드 마스크 막이 메모리 막 위에 퇴적된다. 예를 들어, 도 14를 참조한다.
단계(604)에서, 포토레지스트 마스크는 하드 마스크 막 위에 형성된다. 예를 들어, 도 14를 참조한다.
단계(606)에서, 하드 마스크 및 상단 전극을 형성하기 위해 포토레지스트 마스크가 제자리에 있으면서 하드 마스크 막 및 상단 전극 층 내로 제1 에칭이 수행된다. 예를 들어, 도 15를 참조한다.
단계(608)에서, 하드 마스크 및 상단 전극의 하단 표면에 대해 하드 마스크 및 상단 전극의 측벽의 각도를 감소시키기 위해 트리밍 프로세스가 수행된다. 예를 들어, 도 16을 참조한다.
단계(610a)에서, 데이터 저장 구조물을 형성하기 위해, 하드 마스크가 제자리에 있으면서 데이터 저장 막 내로 제2 에칭이 수행되고 하단 전극 층 상에서 중지된다. 예를 들어, 도 17을 참조한다.
단계(2108a)에서 측벽 스페이서 층이 퇴적되어 데이터 저장 구조물을 덮고 데이터 저장 구조물의 측벽을 라이닝한다. 예를 들어, 도 18을 참조한다.
단계(2110a)에서 측벽 스페이서 층을 에칭백하고 데이터 저장 구조물의 측벽 상에 측벽 스페이서를 형성하기 위해 측벽 스페이서 층 내로 제3 에칭이 수행된다. 예를 들어, 도 19를 참조한다.
단계(2112)에서 제4 에칭은 하드 마스크 및 측벽 스페이서가 제자리에 있으면서 하단 전극 층 내로 수행되어 하단 전극을 형성하며, 하단 전극, 상단 전극, 및 데이터 저장 구조물는 메모리 셀을 규정한다. 예를 들어, 도 19를 참조한다.
단계(2114)에서, 상호 접속 구조물이 메모리 셀 위에 완성되고 이에 전기적으로 결합된다. 예를 들어, 도 20을 참조한다.
도 21의 블록도(2100)가 일련의 동작들 또는 이벤트들로서 본 명세서에서 도시되고 설명되는 한편, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한의 의미로 해석되지 말아야 된다는 것이 인식될 것이다. 예를 들어, 일부 동작은 본 명세서에서 예시되고 그리고/또는 설명되는 것과는 상이한 순서들로 그리고/또는 다른 동작이나 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 도시된 모든 동작이 요구되지 않을 수 있으며, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
도 22 내지 25를 참조하면, 도 12 내지 20의 방법의 일부 대안적인 실시예의 일련의 단면도(2200-2500)가 제공되며, 여기서 제2 에칭은 하단 전극 층(108) 내로 연장된다. 제2 에칭으로 이어지는 동작은 도 12 내지 16과 관련하여 설명되고 예시된 바와 같다. 따라서, 대안적인 실시예에서 도 22 내지 25는 도 17 내지 20을 대체하고 도 12 내지 16으로부터 진행된다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 데이터 저장 막(112)(예를 들어, 도 16 참조) 및 하단 전극 층(108)(예를 들어, 도 16 참조) 내로 제2 에칭이 수행된다. 제2 에칭은 전도성 하드 마스크 층(1404)(예를 들어, 도 16 참조)을 씨닝하고, 또한 상단 전극(204)에 대해 개별적이고 각각 이것 아래에 놓인 데이터 저장 구조물(402) 및 하단 전극(706)을 형성한다. 제2 에칭은 하단 전극(706)을 제외하고 도 17과 관련하여 설명된 바와 같다.
하단 전극(706), 상단 전극(204) 및 데이터 저장 구조물(402)은 BEVA(712b)에 대해 개별적이고 각각 이것 위에 놓인 메모리 셀(702)을 규정한다. 데이터 저장 구조물(402)이 MTJ이기 때문에, 메모리 셀(702)은 또한 MRAM 셀로서 간주될 수 있다. 대안적인 실시예에서, 데이터 저장 구조물(402)은 RRAM 셀 또는 일부 다른 적절한 유형의 메모리 셀로서 메모리 셀(702)을 형성하도록 변경될 수 있다.
도 23의 단면도(2300)에 의해 예시된 바와 같이, 측벽 스페이서 층(1802)이 퇴적되어 데이터 저장 구조물(402) 및 하단 전극(706)을 덮고 이것의 측벽을 라이닝한다. 퇴적은 하단 전극(706)을 제외하고는 도 18과 관련하여 설명된 바와 같다.
도 24의 단면도(2400)에 의해 도시된 바와 같이, 측벽 스페이서 층(1802)(예를 들어, 도 23 참조)을 에칭백하기 위해 제3 에칭이 수행되어 데이터 저장 구조물(402) 및 하단 전극(706) 상에 측벽 스페이서(708)를 형성한다. 제3 에칭은 하단 전극(706)을 제외하고는 도 19와 관련하여 설명된 바와 같다.
도 25의 단면도(2500)에 의해 예시된 바와 같이, 상호 접속 구조물(704)은 도 20과 관련하여 설명된 바와 같이 메모리 셀(702) 위에 완성된다.
도 22 내지 25가 방법을 참조해서 설명되지만, 도 22 내지 25에 도시된 구조물은 이 방법에 제한되지 않고 오히려 이 방법과 별개로 독립적일 수 있음을 이해할 것이다. 도 22 내지 25는 일련의 동작으로 설명되지만, 동작의 순서는 다른 실시예에서 변경될 수 있음을 이해할 것이다. 도 22 내지 25가 특정 동작 세트로서 도시하고 설명하지만, 도시되고 그리고/또는 설명되는 일부 동작은 다른 실시예에서 생략될 수 있다. 또한, 도시되고 그리고/또는 설명되지 않는 동작이 다른 실시예에 포함될 수 있다.
도 26을 참조하면, 도 22 내지 25의 방법의 일부 실시예의 블록도(2600)가 제공된다.
단계(2102)에서 복수의 액세스 트랜지스터가 기판 상에 형성된다. 예를 들어, 도 12를 참조한다.
단계(2104)에서, 상호 접속 구조물은 액세스 트랜지스터 위에 부분적으로 형성되고 이에 전기적으로 결합된다. 예를 들어, 도 12를 참조한다.
단계(2106)에서, 메모리 막이 상호 접속 구조물 위에 퇴적되고, 여기서 메모리 막은 하단 전극 층, 상단 전극 층, 및 하단 전극 층과 상단 전극 층 사이의 데이터 저장 막을 포함한다. 예를 들어, 도 13을 참조한다.
단계(602)에서 하드 마스크 막이 메모리 막 위에 퇴적된다. 예를 들어, 도 14를 참조한다.
단계(604)에서, 포토레지스트 마스크는 하드 마스크 막 위에 형성된다. 예를 들어, 도 14를 참조한다.
단계(606)에서, 포토레지스트 마스크가 제자리에 있으면서 하드 마스크 막 및 상단 전극 층 내로 제1 에칭이 수행되어, 하드 마스크 및 상단 전극을 형성한다. 예를 들어, 도 15를 참조한다.
단계(608)에서, 하드 마스크 및 상단 전극의 하단 표면에 대해 하드 마스크 및 상단 전극의 측벽의 각도를 감소시키기 위해 트리밍 프로세스가 수행된다. 예를 들어, 도 16을 참조한다.
단계(610b)에서 하드 마스크가 제자리에 있으면서 데이터 저장 막 및 하단 전극 층 내로 제2 에칭이 수행되어, 데이터 저장 구조물 및 하단 전극을 형성하고, 여기서 하단 전극, 상단 전극, 및 데이터 저장 구조물은 메모리 셀을 규정한다. 예를 들어, 도 22를 참조한다.
단계(2108b)에서 측벽 스페이서 층이 퇴적되어 데이터 저장 구조물 및 하단 전극을 덮고 이들의 측벽을 라이닝한다. 예를 들어, 도 23을 참조한다.
단계(2110b)에서 측벽 스페이서 층을 에칭백하고 데이터 저장 구조물 및 하단 전극의 측벽 상에 측벽 스페이서를 형성하기 위해 측벽 스페이서 층 내로 제3 에칭이 수행된다. 예를 들어, 도 24를 참조한다.
단계(2114)에서 상호 접속 구조물이 메모리 셀 위에 완성되고 이것에 전기적으로 결합된다. 예를 들어, 도 25를 참조한다.
도 26의 블록도(2600)가 일련의 동작들 또는 이벤트들로서 본 명세서에서 도시되고 설명되는 한편, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한의 의미로 해석되지 말아야 된다는 것이 인식될 것이다. 예를 들어, 일부 동작은 본 명세서에서 예시되고 그리고/또는 설명되는 것과는 상이한 순서들로 그리고/또는 다른 동작이나 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하기 위해 도시된 모든 동작이 요구되는 것은 아니며, 본 명세서에 도시된 동작들 중 하나 이상은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
도 27 및 28을 참조하여, 도 16 및 17에서 각각 그 구조물의 일부 대안 실시예들의 단면도(2700, 2800)가 제공되며, 이 단면도에서 하드 마스크(202), 상단 전극(204) 및 데이터 저장 구조물(402)의 프로파일이 변경된다.
일부 실시예에서, 본 개시는, 메모리 셀을 형성하기 위한 방법을 제공하고, 본 방법은, 기판 위에 메모리 막을 퇴적하는 단계 - 메모리 막은 하단 전극 층, 상단 전극 층, 및 상단 전극 층과 하단 전극 층 사이의 데이터 저장 막을 포함함 -; 메모리 막 위에 하드 마스크 막을 퇴적하는 단계; 상단 전극 층 및 하드 마스크 막을 패터닝하여 상단 전극 및 상단 전극 위의 하드 마스크를 각각 형성하는 단계; 하드 마스크의 측벽과 하드 마스크의 하단 표면 사이의 측벽 각도를 감소시키는 트리밍 프로세스를 수행하는 단계; 및 트리밍 프로세스 후 하드 마스크가 제자리에 있으면서 데이터 저장 막 내로 에칭을 수행하여 상단 전극 아래에 놓인 데이터 저장 구조물을 형성하는 단계를 포함한다. 일부 실시예에서, 측벽 각도는 트리밍 프로세스 전에 약 85도보다 크고 트리밍 프로세스 후에 약 82도보다 작다. 일부 실시예에서 트리밍 프로세스는 IBE를 포함한다. 일부 실시예에서, 트리밍 프로세스는 방향으로 가속된 이온으로 측벽에 충격을 가하는 단계를 포함하고, 방향은 하드 마스크의 하단 표면에 직교하는 축에 대한 이온 각도로 있고, 이온 각도는 약 35도 내지 약 90도이다. 일부 실시예에서, 트리밍 프로세스는 약 60초 내지 80초 동안 이온으로 측벽에 충격을 가하는 단계를 포함한다. 일부 실시예에서, 트리밍 프로세스는 불활성 가스로부터 플라즈마를 생성하고 플라즈마로부터 하드 마스크의 측벽을 향해 이온을 가속시키는 단계를 포함한다. 일부 실시예에서, 트리밍 프로세스 및 에칭은 공통 프로세스 챔버 내에서 수행된다. 일부 실시예에서, 상단 전극 층 및 하드 마스크 막의 패터닝은, 하드 마스크 막 위에 포토레지스트 마스크를 형성하는 단계; 및 포토레지스트 마스크가 제자리에 있으면서 하드 마스크 막 및 상단 전극 층 내로 추가 에칭을 수행하는 단계를 포함한다.
일부 실시예에서, 본 개시는 메모리 셀을 형성하기 위한 또 다른 방법을 제공하고, 본 방법은, 기판 위에 메모리 막을 퇴적하는 단계 - 메모리 막은 하단 전극 층, 상단 전극 층, 및 상단 전극 층과 하단 전극 층 사이의 데이터 저장 막을 포함함 -; 메모리 막 위에 하드 마스크 막을 퇴적하는 단계; 하드 마스크 막을 패터닝하여 하드 마스크를 형성하는 단계; 패터닝 후, 하드 마스크의 하단 표면에 직교하는 축에 대해 이온 각도로 지향된 이온으로 하드 마스크의 하드 마스크 측벽에 충격을 가하는 단계; 및 하드 마스크가 제자리에 있으면서 데이터 저장 막 내로 에칭을 수행하여 하드 마스크 아래에 놓인 데이터 저장 구조물을 형성하는 단계를 포함한다. 일부 실시예에서, 본 방법은, 하드 마스크의 하드 마스크 측벽 및 데이터 저장 구조물의 데이터 저장 측벽을 라이닝하는 스페이서 층을 퇴적하는 단계를 더 포함하고, 스페이서 층을 퇴적하는 단계 및 충격을 가하는 단계는 공통 프로세스 챔버 내에서 수행된다. 일부 실시예에서, 충격을 가하는 단계는 70초 동안 수행되며, 여기서 이온 각도는 약 50도이다. 일부 실시예에서, 충격을 가하는 단계는 하드 마스크 측벽을 기울여서, 충격을 가하는 단계가 완료될 때 하드 마스크 측벽이 하드 마스크의 하단 표면에 대해 약 75도 내지 82도의 각도에 있다. 일부 실시예에서, 충격을 가하는 단계는, 프로세스 가스로부터 플라즈마를 생성하는 단계를 포함하고, 여기서 프로세스 가스는 헬륨, 아르곤, 크립톤, 크세논, 또는 이들의 임의의 조합을 포함한다. 일부 실시예에서, 본 방법은 하드 마스크 아래에 놓인 상단 전극을 형성하기 위해 상단 전극 층을 패터닝하는 단계를 더 포함하고, 상단 전극 층을 패터닝하는 단계 및 하드 마스크 막을 패터닝하는 단계는 공통 에칭을 사용하여 함께 수행된다. 일부 실시예에서, 충격을 가하는 단계는 또한 상단 전극의 상단 전극 측벽에 충격을 가하며, 상단 전극 측벽은, 하드 마스크 측벽이 하드 마스크의 하단 표면에 대해 각진 것보다 더 큰 각도로 상단 전극의 하단 표면에 대해 각이 진다.
일부 실시예에서, 본 개시는 IC를 제공하고, IC는, 와이어 및 비아의 교번하는 스택을 포함하는 상호 접속 구조물 - 비아는 BEVA 및 TEVA를 포함함 -; 및 상호 접속 구조물 내의 메모리 셀을 포함하고, 메모리 셀은, BEVA 위에 놓인 하단 전극; 하단 전극 위에 놓인 MTJ; 및 MTJ 위에 놓이고 TEVA 아래에 놓인 상단 전극을 포함하고, 상단 전극의 측벽은 상단 전극의 하단 표면에 대해 약 75도 내지 약 82도의 각도로 배향된다. 일부 실시예에서, MTJ의 폭은 약 55 나노미터 미만이다. 일부 실시예에서, 상단 전극은 상단 전극의 하단 표면으로부터 하단 전극의 상단 표면까지 측벽을 따라 연장되는 증가된 농도의 불활성 이온을 갖는다. 일부 실시예에서, IC는 상단 전극 위에 놓이고 유전체 물질을 포함하는 하드 마스크를 더 포함하고, 여기서 TEVA는 하드 마스크를 관통해 연장된다. 일부 실시예에서, MTJ 및 상단 전극은 상단으로부터 하단까지 매끄러운 공통 측벽을 규정한다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예
1. 메모리 셀을 형성하기 위한 방법에 있어서,
기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 하단 전극 층, 상단 전극 층, 및 상단 전극 층과 상기 하단 전극 층 사이의 데이터 저장 막을 포함함 -;
상기 메모리 막 위에 하드 마스크 막을 퇴적하는 단계;
상기 상단 전극 층 및 상기 하드 마스크 막을 패터닝하여 상단 전극 및 상기 상단 전극 위의 하드 마스크를 각각 형성하는 단계;
상기 하드 마스크의 측벽과 상기 하드 마스크의 하단 표면 사이의 측벽 각도를 감소시키는 트리밍 프로세스를 수행하는 단계; 및
상기 트리밍 프로세스 후 상기 하드 마스크가 제자리에 있으면서(in place) 상기 데이터 저장 막 내로 에칭을 수행하여 상기 상단 전극 아래에 놓인 데이터 저장 구조물을 형성하는 단계
를 포함하는, 메모리 셀을 형성하기 위한 방법.
2. 제1항에 있어서,
상기 측벽 각도는 상기 트리밍 프로세스 전에 약 85도보다 크고 상기 트리밍 프로세스 후에 약 82도보다 작은 것인, 메모리 셀을 형성하기 위한 방법.
3. 제1항에 있어서,
상기 트리밍 프로세스는 이온 빔 에칭(ion beam etching; IBE)을 포함하는 것인, 메모리 셀을 형성하기 위한 방법.
4. 제1항에 있어서,
상기 트리밍 프로세스는, 상기 하드 마스크의 하단 표면에 직교하는 축에 대한 이온 각도에 있는 방향으로 가속된 이온으로 상기 측벽에 충격을 가하는(bombarding) 단계를 포함하고, 상기 이온 각도는 약 35도 내지 약 90도인 것인, 메모리 셀을 형성하기 위한 방법.
5. 제1항에 있어서,
상기 트리밍 프로세스는 약 60초 내지 80초 동안 이온으로 상기 측벽에 충격을 가하는 단계를 포함하는 것인, 메모리 셀을 형성하기 위한 방법.
6. 제1항에 있어서,
상기 트리밍 프로세스는 불활성 가스로부터 플라즈마를 생성하고 상기 플라즈마로부터 상기 하드 마스크의 측벽을 향해 이온을 가속시키는 단계를 포함하는 것인, 메모리 셀을 형성하기 위한 방법.
7. 제1항에 있어서,
상기 트리밍 프로세스 및 상기 에칭은 공통 프로세스 챔버 내에서 수행되는 것인, 메모리 셀을 형성하기 위한 방법.
8. 제1항에 있어서,
상기 상단 전극 층 및 상기 하드 마스크 막을 패터닝하는 것은,
상기 하드 마스크 막 위에 포토레지스트 마스크를 형성하는 것; 및
상기 포토레지스트 마스크가 제자리에 있으면서 상기 하드 마스크 막과 상기 상단 전극 층 내로 추가적인 에칭을 수행하는 것
을 포함하는 것인, 메모리 셀을 형성하기 위한 방법.
9. 메모리 셀을 형성하기 위한 방법에 있어서,
기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 하단 전극 층, 상단 전극 층, 및 상기 상단 전극 층과 상기 하단 전극 층 사이의 데이터 저장 막을 포함함 -;
상기 메모리 막 위에 하드 마스크 막을 퇴적하는 단계;
하드 마스크를 형성하기 위해 상기 하드 마스크 막을 패터닝하는 단계;
상기 패터닝 후, 상기 하드 마스크의 하단 표면에 직교하는 축에 대한 이온 각도로 지향된 이온으로 상기 하드 마스크의 하드 마스크 측벽에 충격을 가하는 단계; 및
상기 하드 마스크가 제자리에 있으면서 상기 데이터 저장 막 내로 에칭을 수행하여 상기 하드 마스크 아래에 놓인 데이터 저장 구조물을 형성하는 단계
를 포함하는, 메모리 셀을 형성하기 위한 방법.
10. 제9항에 있어서,
상기 하드 마스크의 하드 마스크 측벽 및 상기 데이터 저장 구조물의 데이터 저장 측벽을 라이닝하는 스페이서 층을 퇴적하는 단계
를 더 포함하고, 상기 스페이서 층을 퇴적하는 단계 및 상기 충격을 가하는 단계는 공통 프로세스 챔버 내에서 수행되는 것인, 메모리 셀을 형성하기 위한 방법.
11. 제9항에 있어서,
상기 충격을 가하는 단계는 70초 동안 수행되고, 상기 이온 각도는 약 50도인 것인, 메모리 셀을 형성하기 위한 방법.
12. 제9항에 있어서,
상기 충격을 가하는 단계는, 상기 충격을 가하는 단계가 완료될 때 상기 하드 마스크 측벽이 상기 하드 마스크의 하단 표면에 대해 약 75도 내지 82도의 각도에 있도록 상기 하드 마스크 측벽을 기울이는 것인, 메모리 셀을 형성하기 위한 방법.
13. 제9항에 있어서,
상기 충격을 가하는 단계는 프로세스 가스로부터 플라즈마를 생성하는 단계를 포함하고, 상기 프로세스 가스는 헬륨, 아르곤, 크립톤, 크세논 또는 이들의 임의의 조합을 포함하는 것인, 메모리 셀을 형성하기 위한 방법.
14. 제9항에 있어서,
상기 하드 마스크 아래에 놓인 상단 전극을 형성하기 위해 상단 전극 층을 패터닝하는 단계
를 더 포함하고, 상기 상단 전극 층을 패터닝하는 단계 및 상기 하드 마스크 막을 패터닝하는 단계는 공통 에칭을 사용하여 함께 수행되는 것인, 메모리 셀을 형성하기 위한 방법.
15. 제14항에 있어서,
상기 충격을 가하는 단계는 또한 상기 상단 전극의 상단 전극 측벽에 충격을 가하며, 상기 상단 전극 측벽은, 상기 하드 마스크 측벽이 상기 하드 마스크의 하단 표면에 대해 각진(angled) 것보다 더 큰 각도로 상기 상단 전극의 하단 표면에 대해 각진 것인, 메모리 셀을 형성하기 위한 방법.
16. 집적회로(integrated circuit; IC)에 있어서,
와이어 및 비아의 교번하는 스택을 포함하는 상호 접속 구조물 - 상기 비아는 하단 전극 비아(bottom electrode via; BEVA) 및 상단 전극 비아(top electrode via; TEVA)를 포함함 -; 및
상기 상호 접속 구조물 내의 메모리 셀
을 포함하고, 상기 메모리 셀은,
상기 BEVA 위에 놓인 하단 전극;
상기 하단 전극 위에 놓인 자기 터널 접합부(magnetic tunnel junction; MTJ); 및
상기 MTJ 위에 놓이고 상기 TEVA 아래에 놓인 상단 전극
을 포함하고, 상기 상단 전극의 측벽은 상기 상단 전극의 하단 표면에 대해 약 75도 내지 약 82도의 각도로 배향되는 것인, 집적 회로(IC).
17. 제16항에 있어서,
상기 MTJ의 폭은 약 55 나노미터보다 작은 것인, 집적 회로(IC).
18. 제16항에 있어서,
상기 상단 전극은 상단 전극의 하단 표면으로부터 상기 하단 전극의 상단 표면까지 상기 측벽을 따라 연장되는 증가된(elevated) 농도의 불활성 이온을 갖는 것인, 집적 회로(IC).
19. 제16항에 있어서,
상기 상단 전극 위에 놓이고 유전체 물질을 포함하는 하드 마스크
를 더 포함하고, 상기 TEVA는 상기 하드 마스크를 관통해 연장되는 것인, 집적 회로(IC).
20. 제16항에 있어서,
상기 MTJ 및 상기 상단 전극은 상단부터 하단까지 매끄러운(smooth) 공통 측벽을 규정하는 것인, 집적 회로(IC).
Claims (10)
- 메모리 셀을 형성하기 위한 방법에 있어서,
기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 하단 전극 층, 상단 전극 층, 및 상기 상단 전극 층과 상기 하단 전극 층 사이의 데이터 저장 막을 포함함 - ;
상기 메모리 막 위에 하드 마스크 막을 퇴적하는 단계;
상기 상단 전극 층 및 상기 하드 마스크 막을 패터닝하여 상단 전극 및 상기 상단 전극 위의 하드 마스크를 각각 형성하는 단계;
상기 하드 마스크의 측벽과 상기 하드 마스크의 하단 표면 사이의 제1 측벽 각도를 감소시키고, 상기 상단 전극의 측벽과 상기 상단 전극의 하단 표면 사이의 제2 측벽 각도를 감소시키는 트리밍 프로세스를 수행하는 단계 - 상기 제2 측벽 각도는 상기 제1 측벽 각도보다 큼 - ; 및
상기 트리밍 프로세스 후 상기 하드 마스크가 제자리에 있으면서(in place) 상기 데이터 저장 막 내로 에칭을 수행하여 상기 상단 전극 아래에 놓인 데이터 저장 구조물을 형성하는 단계
를 포함하는, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 제1 측벽 각도는 상기 트리밍 프로세스 전에 85도보다 크고, 상기 트리밍 프로세스 후에 82도보다 작은 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 트리밍 프로세스는 이온 빔 에칭(ion beam etching; IBE)을 포함하는 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 트리밍 프로세스는, 상기 하드 마스크의 하단 표면에 직교하는 축에 대한 이온 각도에 있는 방향으로 가속된 이온으로 상기 측벽에 충격을 가하는(bombarding) 단계를 포함하고, 상기 이온 각도는 35도 내지 90도인 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 트리밍 프로세스는 60초 내지 80초 동안 이온으로 상기 측벽에 충격을 가하는 단계를 포함하는 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 트리밍 프로세스는 불활성 가스로부터 플라즈마를 생성하고 상기 플라즈마로부터 상기 하드 마스크의 측벽을 향해 이온을 가속시키는 단계를 포함하는 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 트리밍 프로세스 및 상기 에칭은 공통 프로세스 챔버 내에서 수행되는 것인, 메모리 셀을 형성하기 위한 방법. - 제1항에 있어서,
상기 상단 전극 층 및 상기 하드 마스크 막을 패터닝하는 것은,
상기 하드 마스크 막 위에 포토레지스트 마스크를 형성하는 것; 및
상기 포토레지스트 마스크가 제자리에 있으면서 상기 하드 마스크 막과 상기 상단 전극 층 내로 추가적인 에칭을 수행하는 것
을 포함하는 것인, 메모리 셀을 형성하기 위한 방법. - 메모리 셀을 형성하기 위한 방법에 있어서,
기판 위에 메모리 막을 퇴적하는 단계 - 상기 메모리 막은 하단 전극 층, 상단 전극 층, 및 상기 상단 전극 층과 상기 하단 전극 층 사이의 데이터 저장 막을 포함함 - ;
상기 메모리 막 위에 하드 마스크 막을 퇴적하는 단계;
하드 마스크를 형성하기 위해 상기 하드 마스크 막을 패터닝하는 단계;
상기 하드 마스크 아래에 놓인 상단 전극을 형성하기 위해 상기 상단 전극 층을 패터닝하는 단계 - 상기 상단 전극 층을 패터닝하는 단계 및 상기 하드 마스크 막을 패터닝하는 단계는 공통 에칭을 사용하여 함께 수행됨 - ;
상기 패터닝 후, 상기 하드 마스크의 하단 표면에 직교하는 축에 대한 이온 각도로 지향된 이온으로 상기 하드 마스크의 하드 마스크 측벽에 충격을 가하는 단계 - 상기 충격을 가하는 단계는 또한, 상기 상단 전극의 상단 전극 측벽에 충격을 가하며, 상기 상단 전극 측벽은, 상기 하드 마스크 측벽이 상기 하드 마스크의 하단 표면에 대해 각진(angled) 것보다 더 큰 각도로 상기 상단 전극의 하단 표면에 대해 각진 것임 - ; 및
상기 하드 마스크가 제자리에 있으면서 상기 데이터 저장 막 내로 에칭을 수행하여 상기 하드 마스크 아래에 놓인 데이터 저장 구조물을 형성하는 단계
를 포함하는, 메모리 셀을 형성하기 위한 방법. - 집적회로(integrated circuit; IC)에 있어서,
와이어 및 비아의 교번하는 스택을 포함하는 상호 접속 구조물 - 상기 비아는 하단 전극 비아(bottom electrode via; BEVA) 및 상단 전극 비아(top electrode via; TEVA)를 포함함 - ; 및
상기 상호 접속 구조물 내의 메모리 셀
을 포함하고, 상기 메모리 셀은,
상기 BEVA 위에 놓인 하단 전극;
상기 하단 전극 위에 놓인 자기 터널 접합부(magnetic tunnel junction; MTJ); 및
상기 MTJ 위에 놓이고 상기 TEVA 아래에 놓인 상단 전극
을 포함하고, 상기 상단 전극의 측벽은 상기 상단 전극의 하단 표면에 대해 75도 내지 82도의 각도로 배향되는 것인, 집적 회로(IC).
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|---|---|---|---|---|
| JP2009500846A (ja) * | 2005-07-08 | 2009-01-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 材料のパターン形成のための方法およびハード・マスク構造 |
| JP2010103224A (ja) * | 2008-10-22 | 2010-05-06 | Toshiba Corp | 磁気抵抗素子、及び磁気メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
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| CN113809230B (zh) | 2024-03-08 |
| CN113809230A (zh) | 2021-12-17 |
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| US20230363285A1 (en) | 2023-11-09 |
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| GRNT | Written decision to grant |