KR20160023734A - 금속 충전 장치 - Google Patents

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KR20160023734A
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유리나 세키네
요시하루 구와나
류지 기무라
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유겐가이샤 나프라
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Abstract

본 발명은, 금속 충전 장치에 관한 것이다. 본 발명의 금속 충전 장치는, 웨이퍼에 존재하는 미세 공간에 용융 금속을 충전하는 금속 충전 장치로서, 지지체와, 용융 금속 공급부와, 가압 수단을 포함하고 있으며, 상기 지지체는, 상기 웨이퍼를 처리하는 처리실과, 상기 웨이퍼를 설치하는 설치면을 구비한 제1 부재와, 상기 처리실에 연결되는 금속 공급로를 구비한 제2 부재를 가지며, 상기 처리실은, 상기 제1 부재와 상기 제2 부재가 조합되는 것에 의해서 획정되고, 상기 용융 금속 공급부는, 상기 설치면에 설치된 상기 웨이퍼에 존재하는 상기 미세 공간에, 상기 금속 공급로를 통하여 상기 용융 금속을 충전하는 것이며, 상기 가압 수단은, 상기 웨이퍼와, 상기 미세 공간내에 충전된 용융 금속을 가압한다.

Description

금속 충전 장치{METAL FILLING APPARATUS}
본 발명은, 금속 충전 장치에 관한 것이다.
집적회로, 반도체소자 혹은 그 칩 등의 전자 디바이스의 분야에서, 지금까지, 회로기판 상에 반도체 칩을 평면적으로 배치하고, 그 사이를 배선으로 접속하는 방법이 취해져 왔다. 그러나, 이 방법에서는, 실장 면적이 반도체 칩의 수와 함께 증가하는 동시에, 배선 길이도 증가해 버리므로, 전자 디바이스의 소형 대용량화, 고성능화 및 저소비 전력화를 실현하는 것이 곤란하였다. 미세화 기술이 극한까지 진행된 현재 상황에서는, 반도체 칩의 미세화, 소형화를 통하여, 대용량화, 고성능화 및 저소비 전력화를 실현하는 것은 한계에 와 있다.
그리하여, 적층된 회로기판 사이를 관통 전극으로 접속하는 소위 TSV (Through-Silicon-Via) 기술의 개발이 진행되고 있다.
TSV 기술을 사용하면, 삼차원 시스템·패키지(3D-SiP) 등의 삼차원 구조체의 전자 디바이스를 실현할 수 있다. 이에 따라, 대량의 기능을 작은 점유 면적안에 담을 수 있게 되고, 또한, 소자끼리의 중요한 전기 경로를 극적으로 짧게 할 수 있기 때문에, 처리의 고속화를 도모할 수 있다.
일본 공개특허공보2002-237468호 일본 공개특허공보2006-203170호 일본 공개특허공보2002-368082호
그러나, TSV 기술에는, 이하와 같은 복수의 문제점이 존재한다.
(1)관통 전극과 실리콘 기판의 절연성
관통 전극을 실리콘 기판으로부터 전기 절연시키는 수단으로서, 일본 공개특허공보2008-251964호는, 실리콘 기판을 관통하는 관통 전극을 둘러싸도록, 실리콘 기판을 관통하는 링 형상의 분리 홈을 형성하여, 분리 홈의 저면 및 측면상에 직접 실리콘막을 형성하고, 이어서 분리 홈 내에 남겨진 간극을 메우도록, 실리콘막상에 절연막을 형성하고, 분리 홈의 안둘레측면 및 바깥둘레측면과 각각 접하는 실리콘막의 표면을 열산화하여, 실리콘열산화막으로 하는 기술을 개시하고 있다.
그러나, 관통 전극과 실리콘 기판을 전기 절연한다고 해도, 전기 절연 구조에 따라서는, 특히, GHz의 고주파 영역에서 부유(浮遊) 용량이 증대하여, 리액턴스가 저하한다. 이에 따라, 관통 전극으로부터 실리콘 기판으로 고주파 신호가 누설하여, 신호 전송 특성이 열화한다. 따라서, GHz의 고주파 영역에서의 신호 전송 특성의 개선에는, 관통 전극과 실리콘 기판을 전기 절연하는 절연부분의 비유전율을 작게 하는 동시에, 비저항을 가능한 한 높게 하는 등, 개선이 더 필요하다.
이러한 관점으로부터, 일본 공개특허공보2008-251964호에 개시된 내용을 간추리면, 관통 전극과 실리콘 기판을 실리콘열산화막에 의해서 전기 절연하는 구조이기 때문에, 신호 전송 특성은, 실리콘열산화막의 전기 절연성에 의해서 부여되는 이상은 개선될 수 없었다. 즉, 신호 전송 특성의 개선에 한계가 있다.
게다가, 분리 홈의 저면 및 측면상에 직접, 실리콘막을 형성하는 공정, 실리콘막 형성 후에, 분리 홈 내에 남겨진 간극을 메우도록 실리콘막상에 절연막을 형성하는 공정, 또한, 실리콘막의 표면을 열산화하는 공정이 필요하고, 공정이 복잡하여, 길어지지 않을 수 없었다. 종래의 평면적 배치 기술을 TSV 기술에 의해서 치환할 때에, 공업적 양산상, 중요시되는 것은, 비용·퍼포먼스이며, 상기의 기술은, 이 요청에 충분히는 응할 수 없었다.
또한, 상기의 기술은, 막에 의해서 분리 홈을 메우고자 하는 것이기 때문에, 분리 홈의 홈 폭은, 예를 들면 2㎛ 전후의 극히 협소한 값으로 하지 않을 수 없고, 웨이퍼의 통상의 두께를 고려하면, 분리 홈의 어스펙트비는, 100∼200이나 되어 버린다. 이 때문에, 분리 홈에 대한 실리콘막 형성 공정이 곤란해진다.
(2)관통 전극의 형성시 및 접합시의 열적 열화
상술한 용융 금속 충전법, 또는 도금법을 이용하여, 이미, 회로 소자가 형성되어 있는 반도체 칩 또는 웨이퍼에 대해서 관통 전극을 형성하는 경우(비어·라스트), 용융 열에 의한 회로 소자의 열적 열화를 회피해야 한다.
용융 열에 의한 회로 소자의 열화를 회피한다고 하는 관점에서는, 융점이 낮은 금속재료를 이용하면 좋지만, 그렇게 되면, 결국, 전자 디바이스로서의 내열성이 낮아져 버린다.
예를 들면, 일본 공개특허공보 2002-158191호에서, 관통 전극을 구성하는 금속재료로서 예시되어 있는 주석, 인듐은, 융점이 낮기 때문에, 관통 전극 형성시의 용융 열에 의한 반도체 회로 요소의 열화를 회피한다고 하는 점에서는 평가할 수 있지만, 융점이 낮기 때문에, 열적 신뢰성을 손상해 버린다.
또한, TSV 기술을 이용하여 삼차원 구조의 전자 디바이스를 실현하려면, 관통 전극을 형성한 복수매의 웨이퍼 또는 칩을, 관통 전극의 위치 맞춤을 한 다음, 차례로 접합해야 한다. 접합재로서는, 전기적 특성의 향상이나, 관통 전극과의 접합성 등의 관점으로부터, 금속 접합 재료가 이용된다. 이 금속 접합 재료를 용융시킨 후, 응고시키는 것에 의해서, 회로기판을 접합한다.
이 경우도 마찬가지로, 금속 접합 재료의 용융·접합 과정에서, 이미 형성된 회로 소자가 열적인 손상을 받는 경우가 있다고 하는 문제가 있다.
그 밖에도, 웨이퍼의 면상에, 관통 전극과 함께, 또는 관통 전극으로부터 독립하여, 배선용의 평면 형상 도체 패턴을 형성하는 경우에, 동일한 문제가 있다.
(3)관통 전극과 그 주변의 크랙 등의 발생
용융 금속 충전법에 일반적으로 통상 생기는 문제로서 관통 전극에 균열이 들어가거나, 관통구멍의 내벽면과 관통 전극의 바깥둘레면의 사이에 형성된 절연막이, 관통 전극에 의해서 부분적으로 파괴되어 버리거나, 혹은, 더 진행하여 관통 전극의 주위의 실리콘 기판에 크랙이 발생하거나 하는 현상이 관찰된다.
이러한 문제는, 관통 전극을 형성하는 경우에 한정되지 않는다. 상기의 삼차원 배치를 실현할 때에, 다수의 회로기판을 적층해 나가는 경우에도, 회로기판 상호간을 접속하는 터미널 등에서, 마찬가지로 발생하는 경우가 있다.
(4)관통 전극과 도체 패턴의 접속 불량
관통 전극은, 그 기능상, 적어도 일단이, 기판에 설치된 도체 패턴에 접속되지 않으면 안된다. 이 때, 도체 패턴의 표면이 산화되어 있으면, 관통 전극과 도체 패턴의 접속 불량을 일으키는 경우가 있다.
이러한 문제를 해결하는 일반적인 수단으로서는, 플럭스의 환원 작용을 이용하여, 도체 패턴의 산화막을 환원하는 것을 고려할 수 있다.
그러나, 미세 공간내에, 용융 금속재료와 함께 플럭스를 주입하면, 플럭스 가스가 발생한다. 이러한 종류의 전자 디바이스에서, 미세 공간은, 그 구멍 지름이, 예를 들면 수십 ㎛이하의 극미소 구멍이며, 게다가, 어스펙트비가 매우 높아지고 있다. 이러한 형상의 미세 공간내에서 플럭스 가스가 발생하면, 그 가스의 빠짐이 당연히 나빠져, 관통 전극의 주위에, 플럭스 가스에 기인한 보이드가 발생하여, 종도체(縱導體)의 단면적의 감소, 전기 저항의 증대, 또는 도체 패턴에 대한 접속 불량, 접합 저항의 증대 등을 초래해 버린다.
이러한 문제는, 종도체를 형성하는 경우에 한정되지 않는다. 삼차원 배치를 실현할 때에, 다수의 회로기판을 적층해 나가는 경우에도, 회로기판 상호간을 접속하는 터미널의 접속 불량, 전기 저항의 증대, 접합 저항의 증대 등을 초래해 버리는 경우가 있다.
(5)미세 공간에의 용융 금속 충전의 곤란성
관통 전극을 형성할 때에, 높은 어스펙트비를 가진 미세 공간 내에, 공극이나 경화 후 변형 등을 일으키지 않고, 그 저부까지 충전재를 충분히 충전하는 것은 극히 곤란하다.
반도체 디바이스의 제조에 이용되는 웨이퍼에는, 전극 등을 형성하기 위한 다수의 미세 공간(구멍)이 형성되어 있으며, 그 미세 공간은, 구멍 지름이 예를 들면 수십㎛ 이하이며, 매우 작다. 게다가, 이러한 미소 구멍 지름의 미세 공간에 대해서, 웨이퍼의 두께는 매우 두껍고, 미세 공간의 어스펙트비가 5이상이 되는 경우도 많다. 관통 전극을 형성하기 위해서는, 이러한 미소하고, 높은 어스펙트비의 미세 공간에, 그 저부에 달하도록, 도전재료를 확실하게 충전해야 하기 때문에, 당연히, 고도의 충전 기술이 요구된다.
전극 형성 기술로서는, 도전 금속 성분과 유기 바인더를 혼합한 도전성 페이스트를 이용하는 기술도 알려져 있지만, 도전성이 뛰어나고 손실이 낮으며, 게다가 고주파 특성이 뛰어난 용융 금속재료를 이용하는 야금적인 기술이 주목받고 있다. 그러한 기술은, 예를 들면, 일본 공개특허공보2002-237468호(이하, 문헌 1), 일본 공개특허공보2006-203170호(이하, 문헌 2), 일본 공개특허공보2002-368082호(이하, 문헌 3)에 개시되어 있다.
먼저, 문헌 1 및 2는, 용융 금속 다시 메우기법을 채용한 금속 충전 장치에 의해, 미세 공간(관통구멍) 내에 금속을 충전하는 기술을 개시하고 있다. 용융 금속 다시 메우기 법이란, 대상물(웨이퍼)이 놓여 있는 분위기를 감압하고, 이어서 감압 상태를 유지한 채로, 상기 대상물을 용융 금속에 삽입하고, 이어서 상기 용융 금속의 분위가스압을 가압하여, 금속 삽입 전후에의 분위가스압차에 의해 상기 공간에 용융 금속을 충전하고, 이어서 대상물을 용융 금속조로부터 끌어올려, 대기중에서 냉각하는 방법이다.
이 금속 충전 장치는, 챔버 내에 2개의 방이 상하로 나란히 설치되어 있으며, 양쪽 방은, 가압/감압 수단이 구비되고, 개폐 밸브에 의해 서로 나누어져 있다. 그리고, 대상물인 웨이퍼는, 공중에 매달린 상태로 반송 치구에 파지 고정되며, 아래쪽 방에 설치된 용융 금속조에 침지된 후, 미세 공간내의 용융 금속을 경화시키기 위해, 위쪽 방으로 이동시켜져 냉각된다.
그러나, 이 금속 충전 장치에 의하면, 대상물을 용융 금속조로부터 끌어올릴 때, 미세 공간 내의 용융 금속이, 용융 금속이 가진 표면장력 등의 영향에 의해 조내의 용융 금속에 의해서 흡인되어 버리거나, 줄줄 새버리거나, 혹은 공간내에서 둥글게 뭉치거나 한다.
따라서, 대상물을 용융 금속조로부터 끌어올려 냉각하면, 미세 공간 내의 금속 표면이, 대상물의 표면보다도 낮은 위치까지 요면(凹面) 형상으로 움푹 패어 버리는 경우가 있다. 이 때문에, 외부와의 사이의 전기적 도통이 불완전하게 되는 경우가 있다.
이를 회피하기 위해서는, 요면을 메울 수 있도록, 재차, 용융 금속을 공급해야 한다. 게다가, 요면을 메우기 위해서는, 공급된 금속의 표면을, 대상물의 표면보다 높게 돌출시킬 필요가 있기 때문에, 금속의 표면을 대상물의 표면과 일치시키기 위한 공정, 예를 들면 CMP(Chemical Mechanical Polishing) 공정이 필요하게 된다. 이들은, 공정의 복잡화, 그에 따른 생산수율의 저하 등을 초래하는 요인이 된다.
더 큰 문제점은, 상술한 바와 같은 복잡한 공정을 요하는 데도 불구하고, 미세 공간의, 특히 저부에, 용융 금속의 충전이 불충분한 공극 등이 생겨 버리는 것이다.
또한, 이 장치는, 구조가 복잡하기 때문에, 유지 관리가 용이하지 않아, 비용면에서도 불리하다.
한편, 문헌 3은 차압 충전 방식을 채용한 금속 충전 장치를 개시하고 있다. 이 차압 충전 방식에서는, 미세 공간이 형성된 대상물(시료)과, 이 대상물에 부착된 금속 시트를 진공 챔버 내에 배치한 후, 진공 챔버 내를 감압하고, 금속 시트를 가열 수단에 의해 용융시키고, 이어서 진공 챔버 내를 불활성 가스로 대기압 이상으로 가압한다. 이에 따라, 용융한 금속이 미세 공간 내에 진공 흡입된다. 이어서 진공 챔버를 개방하여, 시료 표면에 남은 용융 상태의 금속을 제거하고, 그 후, 대기중에서 실온 냉각한다.
문헌 3의 기재에 의하면, 용융 금속 다시 메우기 법(문헌 1)과 비교해서, 용융 금속의 열용량이 적기 때문에, 시료에 휨이나 균열이 발생하지 않는 것, 잉여 금속을 최소한으로 억제할 수 있어, 비용 저감을 도모할 수 있는 것 등의 효과가 있다고 여겨지고 있다.
그러나, 문헌 3에 기재된 차압 충전 방식으로는, 용융 금속이 미세 공간의 저부까지 완전하게는 충전되지 않고, 내부에 공극이 생겨 버린다.
또한, 시료 표면에 남은 용융 상태의 금속을 제거하므로, 그 공정에서, 미소 간극에 충전되어 있는 용융 금속의 일부(상단측)도 잘려나가 버린다. 이 때문에, 여전히 요면의 문제가 남는다.
또한, 이 장치에 의하면, 미리 대상물의 형상에 맞추어 성형한 금속 시트를 준비하는 수고, 및, 이 금속 시트를 땜납 볼 등으로 대상물 상에 부착하는 수고가 들기 때문에, 비용 면과 처리 효율 면에서도 문제가 있다.
실제로, 차압 충전 방식에 의해 제조된 웨이퍼 및 그것을 이용한 디바이스가, 아직도 시장에 제공되어 있지 않은 것은, 상술한 문제점이 해결되어 있지 않다는 증거이다.
본 발명의 목적은, 상기의 TSV 기술에 관한 복수의 문제점 중에서, 하나 이상의 문제점을 해결할 수 있는 금속 충전 장치를 제공하는 데에 있다.
1.전자 디바이스
본 발명에 관한 전자 디바이스는, 복수매의 기판을 적층하여 구성된다. 기판의 각각은, 반도체 기판과, 종도체(縱導體)와, 고리형상 절연부를 포함하고 있다. 상기 종도체는, 상기 반도체 기판의 두께 방향으로 이어지고 있다. 상기 고리형상 절연부는, 무기 절연층을 포함하고, 상기 무기 절연층은, 상기 종도체를 둘러싸며 상기 반도체 기판에 형성된 고리형상 홈 내에 충전되어 있다.
상술한 바와 같이, 본 발명에 관한 전자 디바이스에서는, 적층되는 기판의 각각에서, 고리형상 절연부가, 종도체를 둘러싸며 반도체 기판에 형성된 고리형상 홈 내에 마련되어 있기 때문에, 관통 도체 등으로 대표되는 종도체가, 고리형상 절연부에 의해, 인접한 다른 종도체로부터 전기적으로 절연된다.
게다가, 고리형상 절연부는, 무기 절연층을 포함하고 있다. 이 무기 절연층은, 유리를 주성분으로 하고, 고리형상 홈에 충전되어 있다. 유리 성분은, 여러 가지 유리 재료로부터, 비유전율이 낮고, 비저항이 높은 것을 선택하여 이용할 수 있다. 따라서, 고리형상 절연부 전체적으로의 비유전율 및 비저항을, 유리 재료의 선택에 의해서 조정하고, 그에 따라, 고주파 영역에서의 신호 누설을 저감시켜, 신호 전송 특성을 향상시킬 수 있다. 또한, 충전 구조이므로, 간극이 없는 치밀한 절연 구조를 실현할 수 있다.
게다가, 무기 절연층은, 충전층이므로, 성막 프로세스를 필요로 하는 종래 기술과 달리, 고리형상 홈의 홈 폭을 좁게 해야 할 이유가 없다. 이 때문에, 무기 절연층의 형성 공정, 나아가서는, 고리형상 절연부의 형성 공정이 용이해진다.
무기 절연층은, 액상 유리, 즉, 페이스트상의 유리를 고리형상 홈 내에 충전하고, 경화시키는 것에 의해서 형성할 수 있다. 따라서, 고리형상 홈의 내부에 액상 유리를 충전한다고 하는 간단하고도, 염가의 프로세스로 비용이 염가인 전자 디바이스용 기판을 실현할 수 있다.
무기 절연층은, 유리 성분 외에, 소결체인 세라믹 성분을 포함하고 있어도 좋다. 함유되어야 할 세라믹 성분에 대해서, 그 비유전율 및 비저항을 선택할 수 있고, 그에 따라서도, 고리형상 절연부 전체적으로의 비유전율 및 비저항을 조정할 수 있다. 따라서, 고주파 영역에서의 신호 누설을 저감하고, 신호 전송 특성을 향상시킬 수 있다.
고리형상 절연부는, 고리형상 홈의 내벽면에 절연층을 포함하고 있어도 좋다. 이 절연층은, 바람직하게는 산화층, 더 바람직하게는 질화층을 포함하고 있다. 산화층 및 질화층은, 단층이라도 좋고, 복수층이라도 좋다. 또한, 산화층 및 질화층은, 고리형상 홈의 내면에 성막된 것이라도 좋고, 고리형상 홈의 내면에 나타나는 반도체 기판의 면을, 산화 또는 질화한 것이라도 좋다. 이러한 절연 구조에 의하면, 반도체 기판에 대한 고리형상 절연부의 악영향, 특히 무기 절연층에 포함된 유리 성분의 악영향을 회피할 수 있다.
상술한 바와 같이, 본 발명에 관한 전자 디바이스에서는, 적층되는 복수매의 기판 중에서, 인접한 기판은, 각각에 구비된 접속 도체가, 접합막에 의해서 서로 접합된다. 상기 접합막은, 바람직하게는, 제1 금속 또는 합금 성분과, 융점이 상기 제1 금속 또는 합금 성분보다 높은 제2 금속 또는 합금 성분을 포함하고, 용융 온도가 상기 제1 금속 또는 합금 성분의 융점보다 높아지고 있다.
상술한 바와 같이, 인접한 기판 중에서, 한쪽의 기판의 접속 도체와, 다른쪽의 기판의 접속 도체를 접합하는 접합막이, 제1 금속 또는 합금 성분과, 제2 금속 또는 합금 성분을 포함하기 때문에, 접합시에는, 접합막의 미소 막두께에 기인하여 발생하는 미세 사이즈 효과에 의해, 제1 금속 또는 합금 성분의 융점에 가까운 온도로, 제2 금속 또는 합금 성분을 용융시킬 수 있다. 그 때, 제1 금속 또는 합금 성분의 저융점 금속은, 접속 도체와 반응하여 금속간 화합물을 형성하여 소비되기 때문에, 접합 후에는 융점을 대폭 상승시킬 수 있다.
게다가, 접합막은, 응고 후의 용융 온도가, 제1 금속 또는 합금 성분과 제2 금속 또는 합금 성분이 반응하여, 제2 금속 또는 합금 성분이 가진 융점에 가까운 온도, 즉, 적어도 제1 금속 또는 합금 성분의 융점보다도 높은 온도로 상승한다.
따라서, 본 발명에 의하면, 접합 처리시는 열처리 온도가 낮아도 되고, 응고 후는 높은 융점을 확보할 수 있는 고내열성의 전자 디바이스를 실현할 수 있다.
2.도전성 조성물
본 발명에 관한 전자 디바이스를 실현하기 위해서는, 종도체나 접합막은, 저온에서 용융하고, 용융 응고 후는 고융점화되는 것이 바람직하다. 본 발명에 관한 도전성 조성물은, 그러한 특성을 만족하는 것으로, 제1 금속 입자와 제2 금속 입자를 포함한다. 상기 제1 금속 입자는, 평균 입자지름이, 미세 사이즈 효과를 일으켜 융점보다 낮은 온도로 용융 가능한 nm영역에 있고, 상기 제2 금속 입자는, 상기 제1 금속 입자의 용융에 의해 용융한다.
대부분의 금속 입자는, 입자지름이 작으면 작을수록, 융점보다 낮은 온도에서 녹는 것이 알려져 있다. 그 이유는, 입자지름이 작을수록, 표면 원자의 점유율이 커지기 때문이라고 여겨진다. 이러한 미세화에 의한 융점 저하 효과를, 본 명세서에서는, 미세 사이즈 효과라고 칭한다.
본 발명에서는, 제1 금속 입자는, 그 평균 입자지름이 미세 사이즈 효과를 일으키는 nm영역에 있으므로, 미세 사이즈 효과에 의한 융점 저하 효과를 얻을 수 있다.
금속 입자의 입자지름(직경)을, 원자의 드·브로이 파장(수nm∼20nm) 정도까지 작게 하면, 전자가 그 영역에 갇히기 때문에, 전자의 상태 밀도가 이산화(離散化)된다. 게다가 전자의 운동의 자유도가 극단적으로 제한되기 때문에, 그 운동 에너지가 증가한다. 이 현상은, 양자 사이즈 효과라 불리는 것으로, 미세 사이즈 효과에 의한 융점 저하의 궁극적인 형태이며, 제1 금속 입자를, 예를 들면, 250℃이하, 바람직하게는 200℃이하, 더 바람직하게는 180℃이하의 온도로 용융시키는 것이 가능하게 된다.
본 발명에 관한 도전성 조성물은, 제1 금속 입자 외에, 제2 금속 입자도 포함하고 있다. 제2 금속 입자는, 제1 금속 입자의 용융에 의해 용융한다. 구체적으로는, 제2 금속 입자는, 제1 금속 입자의 용융 온도 이하의 융점을 가진 재료에 의해서 구성한다.
따라서, 본 발명에 관한 도전성 조성물을 용융시킨 후, 응고시키는 것에 의해서, 칩 또는 웨이퍼에 종도체나 배선용 도체 패턴을 형성함으로써, 이미 형성된 반도체 회로 요소에 대한 열적 열화를 일으키지 않고, 종도체나 배선용 도체 패턴을 형성하는 것이 가능하게 된다. 게다가, 응고 후에는, 제1 금속 입자가 가지는 높은 융점에 의한 내열성이 확보된다.
본 발명에 관한 도전성 조성물은, 각종의 전자 디바이스에서, 기판의 두께 방향으로 뚫려 형성된 종공(縱孔) 내에 충전된 종도체나, 기판 표면에 배선 패턴을 형성하는 전극 재료로서 이용된다. 기판의 두께 방향으로 뚫려 형성된 종공 내에 충전하는 경우는, 종도체로서의 기능 외에, 충전재료로서의 기능도 발휘한다.
또한, 삼차원 시스템·패키지(3D-SiP)를 구성할 때에, 적층되는 기판 간을 접합하는 접합 재료로서도 이용할 수 있다. 어느 경우든, 용융 온도가 낮고, 응고 후에는 높은 융점을 확보할 수 있으므로, 고신뢰도의 전자 디바이스를 실현할 수 있다.
3.종도체의 구조
본 발명에 관한 전자 디바이스에서, 기판에 포함되는 종도체는, 전자 디바이스의 성능, 신뢰성 등에 깊이 관여한다. 따라서, 고성능, 고신뢰도의 종도체를 제공하고자 하는 것이다. 상기 종도체는, 금속 또는 합금의 용융 응고체가 되고, 상기 기판에 마련되어, 적어도 상기 기판과 대면하는 영역에, 등축정 영역을 가지며, 상기 용융 응고체 내에, 접종제인 비스마스(Bi) 및 갈륨(Ga)이 함유되어 있다.
상술한 바와 같이, 본 발명에서는, 종도체는, 금속 또는 합금의 용융 응고체로 이루어지며, 적어도 기판과 대면하는 영역에, 등축정 영역을 갖기 때문에, 등축정 조직에 의한 등방성을 얻을 수 있다. 이 때문에, 종도체의 균열, 절연막의 파괴 및 기판의 크랙 등의 발생이 억제된다.
또한, 용융 응고체 내에 함유되는 접종제인 비스마스(Bi) 및 갈륨(Ga)은, 음의 체적 변화율을 갖기 때문에, 주상정의 성장을 효과적으로 억제하고, 상기의 등축정 영역의 핵생성에 적합하다.
또한, 종도체는, 적어도 기판과 대면하는 영역에서 등축정 영역이 차지하는 면적적 비율이, 주상정 영역이 차지하는 면적적 비율보다도 큰 것이 바람직하다. 이러한 관계가 있으면, 적어도 기판과 대면하는 영역에서, 등축정이 가진 등방성이 보다 지배적이 되어, 전극 균열, 절연막 파괴 및 기판 크랙 등의 발생을, 보다 효과적으로 억제할 수 있다.
종도체의 하나의 형태는, 평면 형상의 형태를 가진 배선이며, 기판의 일면상에 마스크 프레임 등에 의해서 둘러싸인 미세 공간을 형성하여, 이 미세 공간을 주형으로 하여, 그 내부에 용융 금속을 충전하고, 응고시키는 것에 의해서 실현할 수 있다.
종도체가, 관통 도체나 비관통 도체인 경우는, 기판은, 관통구멍 또는 비관통구멍 등을 가지고 있으며, 종도체는, 상기 구멍의 내면에 부착되어, 적어도 상기 구멍의 내면과 접하는 영역에, 등축정 영역을 가진다. 이러한 종도체는, 기판에 형성된 구멍을 주형으로 하여, 그 내부에 용융 금속을 충전하여, 응고시키는 것에 의해서 실현할 수 있다.
종도체에 관한 또 하나의 제안은, 기판이, 제1 도체와, 종도체와, 접합막을 포함한 경우이다. 상기 제1 도체는, 상기 기판의 일면측에 있고, 기판에 형성된 관통구멍의 저면과 마주보고 있다. 상기 종도체는, Sn합금을 함유하고, 상기 기판에 형성된 상기 관통구멍 내에 충전되어, 저면이 상기 관통구멍의 저부에서 상기 제1 도체와 마주보고 있다.
상기 접합막은, 귀금속 이외의 금속으로서, 상기 Sn합금보다 높은 융점을 갖고 있다. 그리고, 상기 접합막은, 상기 관통구멍의 저부의 내부에서, 상기 종도체의 상기 저면과 상기 제1 도체의 사이에 개재하여, 상기 종도체 속에 확산하여 합금 영역을 발생시키고, 상기 제1 도체와 상기 종도체를 접합하고 있다.
상술한 접합 구조는, 접합막을 구성하는 금속에 종도체를 구성하는 용융 금속을 공급하고, 냉각한다고 하는 간단한 공정으로 제조할 수 있다. 따라서, 도금 기술의 경우에 비하여, 공정수 및 공정 시간이 현저하게 간소화, 단축화된다. 이 때문에, 저렴한 비용으로 삼차원 배치의 전자 디바이스를 실현할 수 있다.
게다가, 접합막을 구성하는 고융점의 금속이, Sn합금을 함유한 용융 금속 속에 용해하고, 확산하여, 합금 영역을 생성하는 과정은, 주지의 상태도에 의해서 설명된다. 상태도에 의하면, Sn합금보다 고융점의 금속 미립자이라 하더라도, 250℃이하의 온도에서 용해한다. 따라서, 제1 도체에 대한 종도체의 접속을, 낮은 온도로 실현할 수 있어, 회로기판에 포함되는 경우가 있는 반도체 회로 요소의 열적 손상을 회피할 수 있다.
게다가, 접합막을 구성하는 고융점의 금속이, Sn합금을 함유한 종도체 속에 확산하여 발생한 합금 영역은, 열확산시의 융점보다, 그 융점이 높아지므로, 열적 안정성이 뛰어난 도체 접속 구조를 얻을 수 있다.
접합막을 구성하는 고융점의 금속은, 용해 공정에서 환원되므로, 플럭스 환원 공정이 불필요하다. 이 때문에, 플럭스에 기인하는 보이드 발생을 억제하여, 종도체의 단면적의 감소, 전기 저항의 증대, 또한 제1 도체에 대한 접속 불량, 접합 저항의 증대 등을 회피한 전자 디바이스를 실현할 수 있다.
4.금속 충전 장치
본 발명에 관한 전자 디바이스를 실현하려면, 종도체를 형성하지 않으면 안된다. 본 발명에 관한 금속 충전 장치는, 그러한 종도체를 형성하는 데에 적합한 것이다. 이 금속 충전 장치는, 기판(웨이퍼)에 존재하는 미세 공간에 용융 금속을 충전하는 장치로서, 지지체와, 용융 금속 공급부와, 가압 수단을 포함하고 있다.
상기 지지체는, 상기 웨이퍼를 처리하는 처리실과, 상기 웨이퍼를 설치하는 설치면을 구비한 제1 부재와, 상기 처리실에 연결되는 금속 공급로를 구비한 제2 부재를 가지고 있다. 상기 처리실은, 상기 제1 부재와 상기 제2 부재가 조합되는 것에 의해서 획정된다.
상기 용융 금속 공급부는, 상기 설치면에 설치된 상기 웨이퍼에 존재하는 상기 미세 공간에, 상기 금속 공급로를 통하여 상기 용융 금속을 충전한다. 그리고, 상기 가압 수단은, 상기 웨이퍼와, 상기 미세 공간내에 충전된 용융 금속을 가압한다.
상술한 바와 같이, 본 발명에 관한 금속 충전 장치에서는, 지지체에 구비된 처리실이, 웨이퍼를 설치하는 설치면을 가지고 있으며, 설치면에 설치된 웨이퍼의 미세 공간에, 용융 금속 공급부가 금속 공급로를 통하여, 용융 금속을 충전하도록 되어 있기 때문에, 웨이퍼를 용융 금속조로부터 끌어올리는 조작이 불필요하다. 이 때문에, 미세 공간내의 용융 금속이, 용융 금속이 가진 표면장력 등의 영향에 의해, 조내의 용융 금속에 의해서 흡인되어 버리거나, 줄줄 새버리거나 혹은 공간내에서 둥글게 뭉치거나 하는 등의 문제를 일으킬 여지가 없다. 따라서, 공극이나 보이드 등을 발생시키지 않고, 미세 공간을 금속체에 의해서 채울 수 있다.
또한, 본 발명에 관한 금속 충전 장치는, 가압 수단을 포함하고 있으며, 이 가압 수단은, 웨이퍼와 미세 공간내에 충전된 용융 금속을 가압하기 때문에, 용융 금속을 미세 공간의 저부까지 충분히 충전하는 동시에, 열수축에 의한 금속의 변형을 억제할 수 있다. 이 때문에, 공극이나 보이드 등을 발생시키지 않고, 미세 공간을 금속체에 의해서 채울 수 있다.
여기서, 미세 공간이 관통구멍인 경우, 지지체는, 처리실에 개방된 미세 공간의 개구면의 반대측으로부터 웨이퍼를 지지하기 때문에, 웨이퍼의 지지면에 있는 다른쪽의 개구면을 폐색할 수 있다. 따라서, 미세 공간 내의 용융 금속은, 개방된 개구면으로부터 한 방향의 압력이 인가되어, 확실하게 미세 공간 내로 밀어넣어져, 폐색된 다른쪽의 개구면으로부터 용융 금속이 누설되는 경우는 없다.
한편, 미세 공간이 비관통구멍인 경우도 마찬가지로, 개구면으로부터 한 방향의 압력이 인가되어, 용융 금속이 누설되는 경우가 없음은 물론이다.
이렇게 하여, 본 발명에 관한 금속 충전 장치에 의하면, 미세 간극에서 냉각되었을 때에 발생하는 용융 금속의 요면화도 회피할 수 있다. 이 때문에, 외부와의 전기적 도통을 확실하게 확보할 수 있다.
또한, 금속체의 요면화를 회피하는 것에 의해서, 냉각 후의 용융 금속의 재공급이나 CMP 공정 등이 불필요하고, 작업 공정의 간소화, 생산수율의 향상 등에 기여할 수 있다.
상술한 가압 수단은, 가스압, 프레스압, 사출압, 전압(轉壓), 자력 또는 원심력으로부터 선택된 적어도 1종으로 부여된다. 이 중에서, 가스압을 채용하는 경우, 처리실 내의 압력을 제어하는 압력 제어부를 마련하고, 이 압력 제어부를, 가압 수단으로서 겸용할 수도 있다.
또한, 사출압을 채용하는 경우에는, 가압 수단 및 용융 금속 공급부를, 사출기에 의해서 구성한다. 사출기에 따라서는, 처리실에 용융 금속을 사출하여 공급하는 동시에, 미세 공간내에 충전된 용융 금속이 냉각에 의해 경화할 때까지, 그 사출압을 처리실에 부여하도록 한다. 또한, 프레스압을 채용하는 경우에는, 가압 수단으로서, 프레스기를 이용하면 좋다.
가압 조작에서, 경화 공정의 초기의 단계에서는, 정압 뿐만 아니라, 동압도 적극적으로 이용하여, 동압에 의한 다이나믹한 밀어넣기 동작을 행하게 하는 것이 바람직하다. 이 수법에 의하면, 용융 금속을, 미세 공간의 저부까지 확실하게 도달시켜, 저부에 미충전 영역이 발생하는 것을, 더 확실하게 회피할 수 있게 된다.
더 바람직하게는, 용융 금속 공급부는, 개구면 상에 그 금속 박막이 생기도록 용융 금속을 공급하면 좋다. 이에 따라, 금속 박막이 받은 강제 외력에 의해, 용융 금속을 미세 공간의 내부에 확실하게 밀어넣을 수 있다.
이와 같이 용융 금속 공급부가 개구면 상에 그 금속 박막이 발생하도록 용융 금속을 공급한 경우는, 용융 금속을 경화시킨 후, 개구면 상의 금속 박막을 재용융하고, 재용융된 금속 박막을 닦아내는 수단을, 금속 충전 장치에 구비하면 좋다. 재용융시의 열은, 미세 간극의 내부의 경화 금속체에도 가해지지만, 경화 금속체가 가진 열용량이 금속 박막의 열용량보다 현저하게 크기 때문에, 금속 박막이 재용융해도, 경화 금속체의 재용융까지는 진전하지 않는다. 이 때문에, 금속 박막만을 닦아내어, 요면부를 가지지 않는 평탄한 면을 형성할 수 있다. 이와는 달리, 개구면 위에 남은 금속 박막을, 재용융시키지 않고, 기계적으로 제거해도 좋다.
한편, 본 명세서에서, 「금속」이라는 용어는, 단일 원소로 이루어진 금속 외에, 2종 이상의 금속 원소를 함유한 합금도 포함한 개념으로서 이용되는 경우가 있다.
본 발명의 또 다른 목적, 구성 및 장점들은 첨부한 도면을 참조하여 더 자세하게 설명될 것이다. 그러나, 첨부된 도면들은 단지 설명을 위한 일례를 나타낸 것이다.
이상 서술한 바와 같이, 본 발명에 의하면, 요면화, 공극, 보이드 등을 발생시킴이 없이, 대상물의 미세 공간을 금속 충전재에 의해서 채우고, 저 비용화와 처리 효율의 향상을 실현할 수 있는 금속 충전 장치를 제공할 수 있다.
도 1은, 본 발명에 관한 전자 디바이스의 일부를 나타내는 평면도,
도 2는, 도 1의 Ⅱ-Ⅱ선단면도
도 3은, 도 1, 도 2에 도시한 전자 디바이스의 일부를 확대하여 도시한 단면도,
도 4는, 본 발명에 관한 전자 디바이스의 다른 실시형태에서의 일부를 도시한 평면도,
도 5는, 도 1∼도 4에 도시한 전자 디바이스의 기판 접속 구조예를 도시한 단면도,
도 6은, 본 발명에 관한 전자 디바이스에 이용될 수 있는 인터포저의 단면도,
도 7은, 본 발명에 관한 도전성 조성물을 모식적으로 도시한 확대도,
도 8은, 본 발명에 관한 전자 디바이스용 기판의 일례를 개략적으로 도시한 단면도,
도 9는, 도 8에 도시한 전자 디바이스용 기판의 등축정조직을 모식적으로 확대하여 도시한 도면,
도 10은, 도 8 및 도 9에 도시한 기판의 제조 공정을 도시한 도면,
도 11은, 도 10에 도시한 공정 후의 공정을 도시한 도면,
도 12는, 주상정 조직이 지배적인 기판을 모식적으로 도시한 단면도,
도 13은, 도 12에 도시한 기판의 문제점을 모식적으로 도시한 도면,
도 14는, 본 발명에 관한 전자 디바이스용 기판의 SEM 사진,
도 15는, 비교예인 기판의 SEM 사진,
도 16은, 본 발명에 관한 전자 디바이스용 기판의 다른 실시형태를 개략적으로 도시한 단면도,
도 17은, 본 발명에 관한 전자 디바이스용 기판의 또 다른 실시형태를 도시한 도면,
도 18은, 도 17에 도시한 전자 디바이스용 기판의 제조방법을 도시한 도면,
도 19는, 도 18에 도시한 공정의 후속 공정을 도시한 도면,
도 20은, 비교예로서의 종래의 기판의 SEM 사진,
도 21은, 도 20에 도시한 SEM 사진을 확대하여 도시한 도면,
도 22는, 본 발명에 관한 전자 디바이스용 기판의 SEM 사진,
도 23은, 도 22에 도시한 SEM 사진을 확대하여 도시한 도면,
도 24는, 도 22에 도시한 SEM 사진을 더 확대하여 도시한 도면,
도 25는, 본 발명에 관한 전자 디바이스용 기판의 다른 예를 도시한 도면,
도 26은, 도 25에 도시한 전자 디바이스용 기판의 제조 공정을 도시한 도면,
도 27은, 도 26에 도시한 공정 후의 공정을 도시한 도면,
도 28은, 도 25에 도시한 전자 디바이스용 기판의 다른 제조 공정을 도시한 도면, 및,
도 29는, 도 28에 도시한 공정 후의 공정을 도시한 도면이다.
도 30은, 본 발명에 관한 금속 충전 장치의 구성을 도시한 도면(충전 전)
도 31은, 본 발명에 관한 금속 충전 장치의 구성을 도시한 도면(충전 후)
도 32는, 미세 공간에 금속을 충전하는 과정을 도시한 금속 충전 장치의 확대 단면도,
도 33은, 미세 공간에 금속을 충전하는 과정을 도시한 금속 충전 장치의 확대 단면도,
도 34는, 미세 공간에 금속을 충전하는 과정을 도시한 금속 충전 장치의 확대 단면도,
도 35는, 미세 공간에 금속을 충전하는 과정을 도시한 금속 충전 장치의 확대 단면도,
도 36은, 미세 공간에 금속을 충전하는 과정을 도시한 금속 충전 장치의 확대 단면도,
도 37은, 본 발명에 관한 금속 충전 장치에서, 가압 냉각을 생략하여 얻어진 반도체 웨이퍼(실리콘 웨이퍼)의 단면 SEM 사진,
도 38은, 본 발명에 관한 금속 충전 장치에서, 가압 냉각을 거쳐 얻어진 반도체 웨이퍼(실리콘 웨이퍼)의 단면 SEM 사진,
도 39는, 본 발명에 관한 금속 충전 장치의 다른 실시예를 도시한 도면(충전 전),
도 40은, 발명에 관한 금속 충전 장치의 다른 실시예를 도시한 도면(충전 후),
도 41은, 금속 충전 장치에 외력 발생 수단을 마련한 실시예를 도시한 도면(외력 발생 전), 및,
도 42는, 금속 충전 장치에 외력 발생 수단을 마련한 실시예를 도시한 도면(외력 발생 후)이다.
1. 전자 디바이스
도 1 및 도 2에 도시된 본 발명에 관한 전자 디바이스는, 대표적으로는, 삼차원 시스템·패키지(3D-SiP)로서의 형태를 취한다. 구체적으로는, 시스템 LSI, 메모리 LSI, 이미지 센서 또는 MEMS 등이다. 아날로그나 디지털의 회로, DRAM과 같은 메모리 회로, CPU와 같은 로직 회로 등을 포함한 전자 디바이스라도 좋고, 아날로그 고주파 회로와 저주파이고 저소비 전력의 회로와 같은 이종의 회로를, 다른 프로세스에 의해서 만들어, 그것들을 적층한 전자 디바이스라도 좋다.
도 1 및 도 2에 도시한 실시형태에서는, 인터포저인 기판 INT 상에, 반도체 웨이퍼 또는 반도체 장치인 기판(SM1∼SMn)을 차례로 적층하여, 접합한 구조로 되어 있다. 도 3을 참조하면, 기판(SM1∼SMn)의 각각은, 반도체 기판(1A)과, 종도체 (2A)와, 고리형상 절연부(3A)를 포함한다. 반도체 기판(1A)은, 예를 들면, 실리콘 기판이다. 반도체 기판(1A)의 두께는, 한정되는 것은 아니지만, 50∼700(㎛) 정도이다.
종도체(2A)는, 반도체 기판(1A)의 두께 방향으로 이어지고 있다. 종도체(2A)는, 기판면에 대해서 정렬하여 분포되어 있다. 실시형태에 나타낸 종도체(2A)는, 반도체 기판(1A)을 관통하는 관통 도체이다.
종도체(2A)는, 도 1에 도시하는 바와 같이, 기판면에 상정되는 XY평면에서 보아, X방향 및 Y방향으로 소정의 배치 피치 Dx, Dy를 가지며, 예를 들면, 매트릭스 형상으로 정렬하여 배치된다. 종도체(2A)의 배치 피치 Dx, Dy는, 예를 들면 4∼100(㎛)의 범위에서, 최대부의 지름 D1는 예를 들면 0.5∼25(㎛)의 범위이다. 무엇보다, 배치 피치 Dx, Dy는, 일정 치수일 필요는 없고, 지름 D1도 상기의 값에 한정되는 것은 아니다.
종도체(2A)는, 도금법, 상술한 용융 금속 충전법 또는 도전 페이스트 충전법 등, 공지 기술의 적용에 의해서 형성할 수 있다. 종도체(2A)를 조성하는 재료는, 형성 방법에 따라서 다르다.
도금법의 경우에는, 주로 Cu도금막이 이용된다. 용융 금속 충전법의 경우에는, Sn, In, Bi, Sb 또는 Ga로 이루어진 군으로부터 선택된 적어도 1종과, Cr, Cu, Ag, Au, Pt, Pd, Ni, Ni-P 합금, 및, Ni-B 합금으로 이루어진 군으로부터 선택된 적어도 1종을 함유한 충전재료를 이용할 수 있다.
어느 형성 방법을 취한다고 해도, 그 전에 종공(관통 비어)(20A)을 형성할 필요가 있다. 종공(관통 비어)(20A)는, CVD법, 레이저 천공법 등, 공지의 기술에 의해서 형성할 수 있다.
고리형상 절연부(3A)는, 종도체(2A)를 둘러싸며 반도체 기판(1A)에 형성된 고리형상 홈(30A) 내에 마련되어 있다. 따라서, 반도체 기판(1A)은, 고리형상 절연부(3A)에 의해서, 그 내측의 링 형상부분(11A)과, 외측 영역으로 분리된다. 이에 따라, 종도체(2A)가, 고리형상 절연부(3A)를 사이에 두고 인접한 다른 종도체(2A)로부터 전기적으로 절연되게 된다.
고리형상 홈(30A)은, 종공(20A)을 형성한 수단에 의해서 형성할 수 있다.
고리형상 홈(30A)은, 반도체 기판(1A)을 두께 방향으로 관통하여 형성되며, 종도체(2A)가 마련되어 있는 종공(20A)의 지름 D1보다 큰 제1 안지름 D2를 가지고 있다. 따라서, 종공(20A)의 안둘레면과 제1 안지름 D2를 가지는 고리형상 홈(30A)의 안둘레면의 사이에는, 지름차분(D2-D1)만큼, 반도체 기판(1A)이, 링 형상부분 (11A)으로서 섬 형상으로 존재하게 된다.
고리형상 홈(30A)은, 제1 안지름 D2로부터 홈폭만큼 떨어진 제2 안지름 D3를 가지고 있다. 즉, 고리형상 홈(30A)은, 홈폭(D3-D2)으로 되어 있다. 홈폭(D3-D2)는, 고리형상 절연부 형성에 장해가 되지 않도록 하는 폭으로 정한다. 어스펙트비로 보면, 200 이하, 바람직하게는 100 이하이다.
고리형상 절연부(3A)는, 무기 절연층(33A)을 포함하고 있다. 무기 절연층 (33A)은, 유리를 주성분으로 하고, 고리형상 홈(30A)에 충전되어, 고리형상 홈(30A)을 완전하게 채우고 있다. 따라서, 간극이 없는 치밀한 절연 구조를 실현할 수 있다.
고리형상 절연부(3A)는, 단층이라도 좋고, 간격을 두고 동축 상태로 배치된 다층 구조이라도 좋다. 또한, 그 형상은, 도시한 원형상이 아니라, 도 4에 도시한 사각형상 등의 각형 모양이라도 좋다. 또한, 종도체(2A)나, 도시한 원형상, 원기둥형상인 것은 필수적인 것은 아니다. 각기둥형상이더라도 좋다.
무기 절연층(33A)은, 액상 유리, 즉, 유리 페이스트를 고리형상 홈(30A)의 내부에 충전하고, 가압하여 경화시키는 것에 의해서 형성할 수 있다. 따라서, 무기 절연층(33A)은, 고리형상 홈(30A)의 내부에 액상 유리를 충전하여, 경화시킨다고 하는 간단하고도, 염가의 프로세스로 형성할 수 있다.
게다가, 무기 절연층(33A)은, 충전 구조이므로, 성막 프로세스를 필요로 하는 종래 기술과 달리, 고리형상 홈(30A)의 홈폭을 좁게 해야 할 이유가 없어진다. 이 때문에, 무기 절연층(33A)의 형성 공정, 나아가서는, 고리형상 절연부(3A)의 형성 공정이 용이해진다.
유리 충전의 한 방법으로서는, 액상 유리를, 감압 분위기 내에서 고리형상 홈(30A) 내에 흘려 넣은 후, 고리형상 홈(30A) 내의 액상 유리에, 프레스압, 가스압 또는 전압 등을 가하여 가압하면서 경화시키는 방법을 들 수 있다.
유리 재료로서는, 여러 가지 것을 이용할 수 있다. 일례로서 SiO2, PbO, B203, ZnO, MgO, Al2O3, Na2CO3, CaCO3, Na2O, CaO, K2O의 적어도 1종을 함유한 유리 재료를 예시할 수 있다. 이들 유리 재료로부터, 비유전율이 낮고, 비저항이 높은 것을 선택하여 이용한다. 따라서, 고리형상 절연부(3A)의 전체적으로의 비유전율 및 비저항을 조정하고, 그에 따라, 고주파 영역에서의 신호 누설을 저감하여, 신호 전송 특성을 향상시킬 수 있다.
무기 절연층(33A)은, 유리 성분 외에, 소결체인 세라믹 성분, 특히, nm사이즈의 세라믹 미립자를 포함하고 있어도 좋다. 이 경우에는, 함유되어야 할 세라믹 성분에 대해서, 그 비유전율 및 비저항을 선택할 수 있고, 그에 의해서도, 고리형상 절연부(3A)의 전체적으로의 비유전율 및 비저항을 조정하여, GHz의 고주파 영역에서의 신호 누설을 저감시켜, 신호 전송 특성을 향상시킬 수 있다.
그러한 세라믹스 재료로서는, 상온 비저항이 1014(Ω·cm)를 넘고 비유전율이 4∼9의 범위에 있는 알루미나(Al2O3), 멀라이트(3Al2O3·2SiO2), 코디어라이트(2MgO·2Al2O3·SiO2), 스테아타이트(MgO·SiO2), 포스테라이트(2MgO·SiO2), 질화 규소(Si3N4) 또는 질화알루미(AlN) 등을 들 수 있다.
고리형상 절연부(3A)는, 절연층(31A,32A)를 더 포함하고 있어도 좋다. 절연층(31A,32A)은, 바람직하게는 산화층, 더 바람직하게는 질화층을 포함하고 있다. 산화층 및 질화층은, 단층이라도 좋고, 복수층이더라도 좋으며, 혹은 이들 조합이라도 좋다.
또한, 산화층, 질화층은, 고리형상 홈(30A)의 내면에 성막된 것이더라도 좋고, 고리형상 홈(30A)의 내면에 나타난 반도체 기판(1A)의 면을, 산화 또는 질화한 것이라도 좋다. 이러한 절연 구조에 의하면, 반도체 기판(1A)에 대한 무기 절연층(33A)의 악영향을, 절연층(31A,32A)에 의해서 차단할 수 있다. 예를 들면, 상술한 유리 재료에 함유되는 경우가 있는 알칼리 금속(Na,K)에 의한 산화막 내압 불량, 천이 금속(Fe, Cu, Zn)에 의한 pn접합 리크 불량, 3족 원소(B, Al)에 의한 p반전 불량 등을, 절연층(31A,32A)에 의해서 회피할 수 있다.
실시형태에 나타낸 절연층(31A,32A)은, 고리형상 홈(30A)의 내벽면을 산화 또는 질화하여 얻어진 것이다. 즉, 고리형상 홈(30A)의 내측면이 절연층(31A,32A)에 의해서 덮여 있으며, 무기 절연층(33A)은 절연층(31A,32A)에 의해서 둘러싸인 고리형상 홈(30A)의 내부에 충전되어 있다.
반도체 기판(1A)으로서, 일반적인 실리콘 기판을 예로 들면, 산화층은 실리콘 산화층이 되고, 질화층은 실리콘 질화층이 된다. 실리콘 산화층이나 실리콘 질화층은, 이미 알려져 있는 기술을 적용하여 형성할 수 있다. 예를 들면, 실리콘 기판을 표면으로부터 산화 또는 질화하는 방법이나, 화학 기상 퇴적법(CVD법)에 따라 절연층을 성막하는 방법이 알려져 있으며, 어느 방법이나 채용할 수 있다. 절연층(31A,32A)의 산화나 질화의 심도(深度), 즉, 실질적인 층두께는, 실제로 요구되는 전송 특성과 대조하여 정하는 것이 바람직하다.
일반적으로 말해서, 실리콘 질화층은, 절연 특성이 실리콘 산화층보다, 우수하다. 게다가, 질화층은, 화학적 안정성, 전기 절연성, 내열 충격성 및 내열 변형성이 뛰어난 특성을 나타낸다. 따라서, 일반적 견지에서는, 절연층(31A,32A)을, 실리콘 질화층에 의해서 구성하는 것이 바람직하다고 할 수 있다.
또한, 실리콘 질화층으로 이루어진 절연층(31A,32A)은, 화학적 안정성, 내열 충격성 및 내열 변형성이 뛰어난 특성을 나타낸다. 따라서, 화학적 안정성, 내열 충격성 및 내열 변형성이 뛰어난 분리 절연 구조를 실현할 수 있다.
도 3을 참조하면, 실리콘 기판인 반도체 기판(1A)의 일면측에, 반도체소자 (7A)가 형성되어 있다. 종도체(2A)는 반도체 기판(1A)을 두께 방향으로 관통하고 있으며, 그 일단에 접속 전극(62A), 그 위에 외부 접속용 전극(61A)이 차례로 접합되어 있다. 반도체소자(7A)는, 도시하지 않은 배선을 사이에 두고, 접속 전극(62A)에 접속되어 있다. 반도체소자(7A) 및 접속 전극(62A)은, 반도체 기판(1A)의 일면측에 설치된 절연막(4A)에 의해서 덮여 있다. 또한, 종도체(2A)의 타단측에도, 외부 접속용 전극(63A)이 접합되어 있다.
접속 전극(62A,63A)의 적어도 한쪽은, 종도체(2A)와 동체(同體)로, 연속하여 형성하여도 좋다. 또한, 도 2에서, 기판(SM1∼SMn) 중에서, 인접한 기판, 예를 들면 기판(SM1)과 기판(SM2)의 사이에 발생하는 간극에, 절연수지를 충전하는 것이 바람직하다.
다음에, 기판(SM1∼SMn) 사이에서, 종도체끼리를 접합하는 경우에 발생할 수 있는 열적 열화를 방지할 수 있는 전자 디바이스에 대하여, 도 5를 참조하여 설명한다. 도 5를 참조하면, 접속 도체(4B)는, 제1 전극막(41B), 제2 전극막(42B) 및 제3 전극막(43B)을 포함하고 있다. 제1 전극막(41B)는, 접속부(6B)의 인출 전극이 되는 부분이며, 접속부(6B) 및 절연층(2B)의 표면을 연속하여 덮는 패턴을 가지고 있다. 제2 전극막(42B)은, 접속부(6B) 상에 있고, 제1 전극막(41B)의 표면에 부착되어 있다.
제3 전극막(43B)은, 제2 전극막(42B) 및 제1 전극막(41B) 상에 부착되어 있다. 제3 전극막(43B)은, 귀금속막으로 구성되어 있으며, 플럭스·레스로 접합하기 위한 산화 방지막으로서 기능한다. 제3 전극막(43B)을 구성하는 귀금속막은, 바람직하게는, Ag, Au, Pd 및 Pt로 이루어진 군으로부터 선택된 적어도 1종을 포함한다. 또한, 귀금속막은, 막두께가 100(nm) 이하인 것이 바람직하다. 이 범위이면, 전체 막두께에 대한 막두께 증가를 억제하면서, 본래의 산화 방지 기능을 발휘시킬 수 있다.
도 5를 참조하면 명백하듯이, 복수매의 기판(SM1∼SMn) 중에서, 인접한 기판, 예를 들면, 기판(SM1) 및 기판(SM2)은, 한쪽의 기판(SM2)의 종도체(2A)가, 다른쪽의 기판(SM1)의 접속 도체(4B)와, 접합막(5B)에 의해서 접합되고 있다.
접합막(5B)은, 제1 금속 또는 합금 성분과, 이 제1 금속 또는 합금 성분보다는 융점이 높은 제2 금속 또는 합금 성분을 포함하고 있어, 용융 온도가 제1 금속 또는 합금 성분의 융점보다 높아지고 있다.
상술한 접합막(5B)의 구성에 의하면, 접합을 위한 열처리시에는, 접합막(5B)의 미세 막두께에 기인하여 발생하는 미세 사이즈 효과에 의해, 제1 금속 또는 합금 성분의 융점에 가까운 온도로, 제2 금속 또는 합금 성분을 용융시킬 수 있다. 물론, 이 때, 제1 금속 또는 합금 성분도 용융한다. 이 때, 제1 금속 또는 합금 성분의 저융점 금속은 접속 도체(4B)와 반응하여, 금속간 화합물을 형성하여 소비되고, 접합 후에는 융점이 대폭 상승한다.
게다가, 접합막(5B)은, 응고 후의 용융 온도가, 주로, 제2 금속 또는 합금 성분의 융점에 의해서 지배되기 때문에, 응고 후의 완성품인 전자 디바이스에서는, 접합막(5B)의 용융 온도가, 제2 금속 또는 합금 성분이 가지는 융점에 가까운 온도, 즉, 적어도, 제1 금속 또는 합금 성분의 융점보다 높은 온도에 있다.
따라서, 본 발명에 의하면, 접합 처리시는 열처리 온도가 낮아도 되고, 응고 후에는 높은 융점을 확보할 수 있는 고내열성의 전자 디바이스를 실현할 수 있다.
*제1 금속 또는 합금 성분은, 바람직하게는, Sn, In, Bi, Sb 또는 Ga로 이루어진 군으로부터 선택된 적어도 1종을 포함한다. 또한, 제2 금속 또는 합금 성분은, 바람직하게는, Cr, Cu, Ag, Au, Pt, Pd, Ni, Ni-P합금, 및, Ni-B합금으로 이루어진 군으로부터 선택된 적어도 1종을 포함한다.
도 5의 전자 디바이스의 제조에서는, 인접한 기판(SM1,SM2) 중에서, 기판 (SM1)의 접속 도체(4B) 상에, 제1 금속 또는 합금 성분과 그것보다 고융점의 제2 금속 또는 합금 성분을 포함한 접합막(5B)을 형성하거나, 또는, 기판(SM2)의 종도체(31B)의 단면(端面)상에, 제1 금속 또는 합금 성분과, 제2 금속 또는 합금 성분을 포함한 접합막(5B)을 형성한다.
물론, 양쪽에 접합막(5B)을 형성해도 좋다. 제1 금속 또는 합금 성분 및 제2 금속 또는 합금 성분은, 상술한 금속재료로 이루어진다. 접합막(5B)은, 필름 전사법, 인쇄, 스퍼터, 전자빔 증착 등, 지금까지 알려져 있는 막형성 기술을 적용하여 형성할 수 있다.
다음에, 기판(SM1)과 기판(SM2)를, 위치맞춤하여 서로 겹치게 한다. 이에 따라, 기판(SM2)에 구비된 종도체(2A)의 일단과, 기판(SM1)의 접속 도체(4B)의 사이에 접합막(5B)이 개재하게 된다. 이 접합막 형성 공정 및 위치 맞춤 적층 공정을, 필요한 적층수만큼, 반복 실행한다.
다음에, 열처리하여, 접합막(5B)에 포함되는 제1 금속 또는 합금 성분 및 제2 금속 또는 합금 성분을 용융시킨다. 용융할 때에는, 이미 응고하고 있는 종도체 (2A)가, 재용융하지 않도록 하는 열처리를 행하는 것으로 한다. 이 후, 자연 냉각 또는 강제 냉각에 의해, 접합막을 응고시킨다. 이에 따라, 도 1, 도 2에 도시한 전자 디바이스를 얻을 수 있다.
상술한 열처리 공정에서, 접합막(5B)에는, 막두께의 미세 사이즈 효과에 의한 융점 저하 효과를 얻을 수 있기 때문에, 제2 금속 또는 합금 성분을, 그 융점보다 저온으로, 제1 금속 또는 합금 성분과 함께 용융시켜, 접속부(6B) 등에 대한 열적 손상을 회피할 수 있다.
접합막(5B)은, 응고 후에는, 용융 온도가, 거의, 제2 금속 또는 합금 성분의 융점까지 상승한다. 따라서, 높은 내열성을 가진 전자 디바이스를 얻을 수 있다.
또한, 상기의 결과를 발전시키는 것에 의해, 접합막(5B)은, 제1 금속 또는 합금이 표면에 형성된 금속 볼, 예를 들면 Cu나 Ni 볼을 이용하여도, 동일한 효과를 얻을 수 있음은 물론이다. 이를 조합하면, 웨이퍼 사이의 스페이스를 확보하는 방법으로서도 유효하다.
본 발명에 관한 전자 디바이스는, 도 2에 이미 도시되어 있는 바와 같이, 반도체 기판 외에, 인터포저(INT)도 포함하는 경우가 있다. 도 6에 인터포저의 일례를 도시한다. 도 6에서, 도 1∼도 5에 도시한 구성 부분에 상당하는 부분에 대해서는, 동일 참조 부호를 부여하여, 중복 설명을 생략한다. 도 1∼도 5에 도시한 기판 (SM1∼SMn)과의 차이는, 인터포저의 경우, 반도체소자를 갖지 않는 것, 절연막 (4A), 접속용 전극(61A,62A,63A) 등이 반드시 구비되어 있지는 않은 것 등이다. 무엇보다, 접속용 전극(62A)나 접속용 전극(63A)의 적어도 한쪽을, 종도체(2A)와 동체로 연속시켜도 좋다.
또한, 도시는 되어 있지 않지만, 도 1 및 도 2에 도시한 전자 디바이스를 제조할 경우, 인터포저(INT) 상에, 미리 종도체(2A)를 형성한 기판(SM1)를 적층·접합하여, 인터포저(INT)와 기판(SM1) 사이에 발생하는 간극에 절연수지를 충전하고, 이어서, 기판(SM1)의 표면을 연마하여 종도체(2A)의 단면을 드러내고, 그 후, 다음의 기판(SM2)를 적층·접합하고, 기판(SM1)과 기판(SM2) 사이에 발생하는 간극에 절연수지를 충전한다고 하는 공정을 반복하는 것에 의해, 인터포저(INT) 상에서 효율적으로 기판(SM1∼SMn)을 적층할 수 있다.
2.도전성 조성물
다음에, 본 발명에 관한 전자 디바이스에서, 종도체나, 접합막 등을 형성하는 데에 적합한 도전성 조성물에 대하여 설명한다. 도 7을 참조하면, 본 발명에 관한 도전성 조성물은, 제1 금속 입자(1D)와 제2 금속 입자(2D)를 포함한다.
제1 금속 입자(1D)는, 그 평균 입자지름이, 미세 사이즈 효과를 일으켜, 그 융점보다 낮은 온도로 용융 가능한 nm영역에 있다. 본 발명에서, nm영역이란, 100(nm) 이하의 영역을 말한다.
제2 금속 입자(2D)는, 그 융점이, 제1 금속 입자(1D)의 용융에 의해 용융하는 영역에 있다. 제1 금속 입자(1D) 및 제2 금속 입자(2D)는, 단결정이라도 좋고, 다결정이라도 좋다. 제1 및 제2 금속 입자(1D,2D)는, 구형(球形)인 것이 바람직하다.
본 발명에서는, 제1 금속 입자(1D)는, 그 평균 입자지름이, 미세 사이즈 효과를 일으켜, 그 재료가 가진 융점보다 낮은 온도로 용융 가능한 nm영역에 있기 때문에, 융점보다 낮은 온도로 용융하게 된다. 특히, 제1 금속 입자(1D)의 입자지름(평균 입자지름)이, 20(nm) 이하가 되면, 양자 사이즈 효과를 발휘하게 되므로, 구성 재료가 가진 융점으로부터 대폭 저하한 낮은 온도, 예를 들면 250℃ 이하, 바람직하게는 200℃이하, 더 바람직하게는 I80℃이하로 용융시키는 것이 가능하게 된다.
제1 금속 입자(1D)는, 구체적으로는, Ag, Cu, Au, Pt, Ti, Zn, Al, Fe, Si 또는 Ni로 이루어진 군으로부터 선택된 적어도 1종을 함유한 재료에 의해서 구성할 수 있다. 여기서, Ag의 융점은 961.93℃, Cu의 융점은 1083.4℃, Au의 융점은 1064.43℃, Pt의 융점은 1769℃, Ti의 융점은 1660℃, Zn의 융점은 419.58℃, Al의 융점은 660.4℃, Fe의 융점은 1535℃, Si의 융점은 1410℃, Ni의 융점은 1453℃이다.
이러한 고융점 금속재료로 구성된 제1 금속 입자(1D)가, 양자 사이즈 효과에 의해, 예를 들면 250℃ 전후의 온도, 바람직하게는 200℃ 이하의 온도로 용융하게 되는 것이다. 무엇보다, 접합 구조를 얻고자 하는 경우에는, 접합되는 대상물의 사이의 접합성을 고려한 금속 성분을 상기의 군으로부터 선택할 필요가 있다.
본 발명에 관한 도전성 조성물은, 제1 금속 입자(1D) 외에, 제2 금속 입자 (2D)도 포함하고 있다. 제2 금속 입자(2D)는, 제1 금속 입자(1D)의 용융에 의해 용융한다. 따라서, 제1 금속 입자(1D)의 용융과 함께, 제2 금속 입자(2D)도 용융시킬 수 있다.
제2 금속 입자(2D)는, 저하한 제1 금속 입자(1D)의 용융 온도로 용융하는 재료에 의해서 구성하면 좋다. 그러한 재료의 구체적인 예는, Sn, In, Bi로 이루어진 군으로부터 선택된 적어도 1종이다. Sn의 융점은 232℃, In의 융점은 156.61℃, Bi의 융점은 271.3℃이다. 제2 금속 입자(2D)는, 평균 입자지름 1㎛∼300㎛의 범위에 있는 것을 이용하는 것이, 용융성의 관점으로부터 바람직하다.
또한, 제2 금속 입자(2D)로서 비스마스(Bi)를 선택하면, 그 냉각시의 체적 팽창 특성을 이용하여, 상술한 금속 충전 장치에 의해 미세 공간 내에 공극이나 보이드가 없는 금속 도체를 형성할 수 있다.
본 발명에 관한 도전성 조성물을 이용하여 칩 또는 웨이퍼에 종도체, 접합막, 배선용 도체 패턴 등의 전극을 형성하려면, 도전성 조성물을 용융시킨 후, 응고시키면 좋다. 이 때의 용융 온도는, 제1 금속 입자(1D)가 가진 융점보다 대폭 저하하기 때문에, 이미 형성된 반도체 회로 요소에 대한 열적 열화를 일으키지 않고, 종도체, 접합막, 또는, 배선용 도체 패턴을 형성하는 것이 가능하게 된다. 종도체를 형성하려면, 도 30∼도 42에 도시한 장치를 이용할 수 있다.
제1 금속 입자(1D)는, 예를 들면 250℃ 전후에 용융하지만, 이것은, 미세 사이즈 효과, 양자 사이즈 효과에 의해서 그 융점이 대폭 저하한 것에 의한 것으로, 제1 금속 입자(1D)를 구성하는 금속재료의 융점은, 이미 설명한 바와 같이, 용융하는 온도보다 현저하게 높다. 따라서, 응고 후는, 제1 금속 입자(1D)가 가진 높은 융점에 의한 내열성을 확보하는 것이 가능하게 된다. 예를 들면, 제1 금속 입자 (1D)을, Ag, Cu, Au, Pt, Ti, Zn, Al, Fe, Si, Ni로 이루어진 군으로부터 선택된 적어도 1종에 의해서 구성할 경우, 응고 후에는, 그들 재료가 가진 높은 융점에 의한 내열성이 보증되게 된다.
제1 금속 입자(1D)와 제2 금속 입자(2D)의 조성비는, 선택된 재료에 따라서 다르지만, 제1 금속 입자(1D)와 제2 금속 입자(2D)의 총합(질량)에 대한 제1 금속 입자(1D)의 비율이 1∼50질량%의 범위이면, 본 발명의 효과를 얻을 수 있다.
본 발명에 관한 도전성 조성물은, 제1 금속 입자(1D)와 제2 금속 입자(2D)를 혼합한 분체로서 그대로 이용하여도 좋고, 이 분체를 유기 비클과 혼합하여 도전성 페이스트로서 이용할 수도 있다.
본 발명에 관한 금속 입자는, 일반적으로 알려진 나노 입자 제조방법에 의해 제조할 수 있다. 예를 들면, 재료의 덩어리를 볼 밀이나 제트 밀 등으로 부수어, 나노미터의 크기까지 작게 하는 분쇄법, 원료가 되는 이온 또는 착체를 환원제 또는 전기 화학적으로 환원하고, 응집시켜 나노 입자화하는 응집법 또는 환원법, 원료를 그대로, 혹은 담체에 담지시켜 가열 분해하는 열분해법, 가스중 증발법 등의 물리 기상 성장(PVD)법, 레이저로 급속히 증발시키는 레이저 증발법, 기상중에서 화학반응을 일으키는 화학 기상 성장(CDV)법 등으로 제조할 수 있다.
이들 일반적인 제조법 외에, 원심식 입상화법에 의해 제조할 수 있다. 원심식 입상화법에서는, 아르곤 불활성 가스 분위기중에서, 제1 금속 입자, 또는, 제2 금속 입자의 원료가 되는 금속, 또는, 합금의 용융물을, 고속 회전하는 접시 디스크상에 공급하여, 원심력을 작용시켜 작은 물방울로서 비산시켜, 가스 분위기와의 접촉에 의해 급랭하여 구상(球狀) 입자로 하는 공정이 실행된다.
이 입상화공정에서, 용융물은 급속 냉각 고체화중에 자기조직화되어, 결정체 또는 비결정체의 콤퍼짓 구조체를 얻을 수 있다.
여기서, 콤퍼짓 구조란, 내부의 개개의 미(微)결정이 점재물(点在物) 혹은 공극 등에 의해 서로 격리된 구조를 말한다. 구상 입자는, 이질 결정 또는 비결정체의 집합체가 된다. 또한, 자기조직화란, 용융물을, 고속 회전하는 접시 디스크상에 공급하여, 원심력을 작용시켜 작은 물방울로서 비산시키고, 급랭하여 응고시켜, 구상 입자로 하는 과정에서, 조성분의 결정 또는 비결정이 집합하여 콤퍼짓 구조를 형성하는 것을 말한다.
원심식 입상화법에서는, 일반적으로는, 제2 금속 입자(2D)의 평균 입자지름을 만족하는 1㎛∼300㎛의 범위의 금속 입자를 얻을 수 있다. 더 미립화하기 위해서는, 원심식 입상화법에 의해 얻어진 금속 입자를 플라즈마 처리에 의해서 분해하여, 재차 원심식 입상화법을 적용하면 좋다. 이에 따라, 제1 금속 입자(1D)의 평균 입자지름을 만족하는 구상 초미립자를 얻을 수 있다.
본 발명에 관한 도전성 조성물은, 충전재료로서, 상술한 금속 충전 장치의 용융 금속(MC)에 포함할 수 있고, 또한, 기판 표면에 배선 패턴을 형성하는 전극 재료로서도 이용된다. 또한, 삼차원 시스템·패키지(3D-SiP)의 전자 디바이스에서, 적층 기판에 형성된 전극을 접합하는 접합 재료로서 이용할 수도 있다.
본 발명에 관한 도전성 조성물은, 이와 같이 전극 재료, 충전 재료 및 접합 재료의 어느 쪽에 이용한 경우에도, 저온도로 용융시키고, 응고후에는 높은 융점을 확보할 수 있으므로, 고신뢰도의 전자 디바이스를 실현할 수 있다.
3.종도체(등축정화)
다음에, 상술한 바와 같은 종도체, 혹은 종도체와 관통구멍 사이에 마련된 절연막에 발생하는 크랙 등을 방지하기에 적합한 종도체의 등축정화에 대하여 설명한다.
도 8은, 본 발명에 관한 전자 디바이스에 이용되는 기판의 일례를 도시하고 있다. 종도체(3E)는, 금속 또는 합금으로 이루어지고, 기판(1E)의 일면으로부터 그 두께 방향으로 이어지는 미세 공간(30E)의 내부에 충전되어 있다. 이러한 구조는, 예를 들면, 후술의 금속 충전 장치에 의해 얻어진다.
종도체(3E)의 일단측은, 미세 공간(30E)의 저부를 폐색하는 저부층(2E)의 표면과 마주보고 있다. 저부층(2E)은, 도체, 절연체, 반도체의 어느 것이라도 좋지만, 여기에서는 박막 도체인 것으로서 설명한다.
도 8에는, 간단한 구성의 기판이 도시되어 있을 뿐이지만, 실제로는, 전자 디바이스의 종류에 따른 기능, 및, 구조를 만족시키기 위해서, 보다 복잡한 구조가 취해진다. 기판은, 웨이퍼라도 좋고, 웨이퍼로부터 잘려진 칩이라도 좋다. 또한, 단판으로서 좋고, 복수매를 적층한 적층체라도 좋다.
기판(1E)은, 일정한 내열성을 가진 것이면, 금속, 합금, 금속 산화물, 세라믹스, 유리, 플라스틱 혹은 그들 복합재, 또는, 그들 적층체의 어떤 것을 불문하고, 널리 이용할 수 있다. 기판(1E)의 물성, 구조 등은, 대상으로 하는 디바이스의 종류에 따라서 다르다.
예를 들면, 반도체 디바이스의 경우에는, Si, SiC 또는 SOI 등이 이용된다. 수동 전자 회로 디바이스의 경우에는, 유전체, 자성체 또는 그들 복합체의 형태를 취하는 경우가 있다. MRAM(Magnetoresistive Random Access Memory), MEMS(Micro Electro Mechanical Systems), 광디바이스, 태양전지, 또는, EL디스플레이, 액정 디스플레이 혹은 플라즈마 디스플레이 등의 평면 형상 디스플레이를 실현하는 경우도, 그 요구에 따른 물성 및 구조를 가진 웨이퍼가 이용된다. 기판(1E)이 반도체 기판인 경우는, 반도체 회로 요소가 이미 형성되어 있어도 좋다.
저부층(2E)은, 기판(1E)의 일면상에 마련되어 있다. 기판(1E)이 반도체 웨이퍼로서, 반도체 회로 요소가 이미 형성되어 있는 경우는, 저부층(2E)은, 이 반도체 회로 요소의 전극이 되는 경우가 있다. 이 경우, 저부층(2E)은, 요구되는 기능에 따라, 여러 가지 평면 패턴을 취한다. 저부층(2E)의 주위는, 필요에 따라 절연막에 의해 메워져 있어도 좋다.
저부층(2E)은, 공지의 재료, 예를 들면 Cu를 주성분으로 하는 금속재료에 의해서 구성된다. 필요에 따라서, Zn(아연), Al(알루미늄) 또는 Ti(티탄) 등을 함유하고 있어도 좋다. 이 저부층(2E)은, CVD법이나 스퍼터법 등의 박막 형성 기술에 의해서 형성할 수 있다.
실시형태는, 종도체(3E)가, 1개의 저부층(2E)에 대해서 1개만 구비되어 있는 경우를 예시하고 있지만, 이것에 한정하는 취지는 아니다. 1개의 저부층(2E)에 대해서 복수의 종도체(3E)를 구비하고 있어도 좋다. 미세 공간(30E)은, 상술한 바와 같은, 관통구멍, 비관통구멍(맹공(盲孔)) 등이다.
종도체(3E)는, 용융 가공 금속으로 구성되어 있으며, 도 9에 확대하여 도시한 바와 같이, 기판(1E)과 대면하는 영역에, 등축정(31E)의 영역을 가진다. 등축정 (31E)의 영역은, 종도체(3E) 전체에 분포하고 있어도 좋고, 기판(1E)과 대면하는 종도체(3E)의 바깥둘레 영역에 부분적 또는 전체면적으로 분포하고 있어도 좋다. 등축정(31E)의 영역을 가진 종도체(3E)에 의하면, 종도체(3E)의 균열, 기판(1E)의 크랙, 절연막의 파괴 등을 일으키기 어려운 고신뢰도, 고품질의 기판을 얻을 수 있다.
그 이유는, 용융 가공 금속의 마크로 조직론에 의해, 다음과 같이 설명할 수 있다. 즉, 용융 가공에 의해서 종도체(3E)를 형성하는 경우, 도 10에 도시하는 바와 같이, 기판(1E)에 설치된 구멍 형상의 미세 공간(30E)을 주형으로 하여, 그리고, 도 11에 도시하는 바와 같이, 그 내부에 용융 금속(ME)를 충전하여, 응고시킨다. 이 때, 용융 금속(ME)가 응고했을 때에 발생하는 결정립의 일반적인 형태로서 칠층(chill layer), 주상정 및 등축정의 3개의 조직 영역을 상정할 수 있다. 주상정은, 열류(熱流)방향으로 평행하게 정렬하여, 신장한 결정대이다. 등축정은 균일한 등축결정의 영역으로서, 그 특성은, 등방적이다. 등축정의 결정립 지름은 칠층의 결정입자지름보다 작다.
이 경우, 용융 금속(ME)이 응고하여 얻어지는 종도체(3E)의 재질 특성을 결정짓는 가장 중요한 인자는, 주상정대와 등축정 영역의 상대적인 비율이다. 도 12에 도시한 바와 같이, 응고하여 얻어진 종도체(3E)에, 등축정 영역이 존재하지 않고, 주상정(32E) 및 칠층(33E) 뿐인 경우는, 용융 금속중의 고용성 불순물 및 비고용성 불순물은, 주상정(32E)의 조직이 서로 부딪치는 영역에 모여, 현저한 편석을 일으킨다. 게다가, 주상정(32E)은, 원래, 크게 입자 성장하는 것이다. 이 때문에, 결정립계(34E)가, 용이하게 균열의 전파 경로가 되어, 도 13에 모식적으로 도시하는 바와 같이, 종도체(3E)의 균열, 기판(1E)의 크랙 등을 초래한다. 미세 공간 (30E)의 내면에 절연막을 가진 경우(후술함)는, 주상정 조직이 큰 입자 성장에 의해서, 절연막이 파괴되기도 한다.
이에 대해서, 등축정 조직은, 등방적이고 입자지름 자체도 작기 때문에, 주상정의 경우와 달리, 편석이 발생하기 어렵다. 본 발명에서는, 종도체(3E)는, 적어도 기판(1E)과 대면하는 영역에, 등축정(31E)의 영역을 갖기 때문에, 등축정 조직에 의한 등방성이 얻어진다. 이 때문에, 도체 균열, 절연막 파괴 및 기판 크랙 등의 발생이 억제된다.
종도체(3E)는, 적어도 기판(1E)과 대면하는 바깥둘레면의 영역에서, 등축정 영역이 차지하는 면적적 비율이, 주상정 영역이 차지하는 면적적 비율보다 큰 것이 바람직하다. 이러한 관계가 있으면, 적어도 기판(1E)과 대면하는 영역에서, 등축정이 가진 등방성이, 보다 지배적이 되어, 도체 균열, 절연막 파괴 및 기판 크랙 등의 발생을, 보다 효과적으로 억제할 수 있다.
등축정 조직을 발달시키기 위해서는, 주상정의 성장을 억제할 필요가 있고, 이것은, 등축정을 핵생성하는 데에 적당한 조건을 조장하는 것에 의해서 달성할 수 있다. 그 필요 조건은, 주상정이 성장하는 것을 방해하는 장애물로서 용융 금속 중에 결정의 그물코 구조를 만드는 것이다. 그 수단으로서 다음의 2개의 방법이 알려져 있다.
(a)용융 가공 조건을 제어하고, 접종제를 이용한다.
(b)기계적 진동 또는 초음파 진동을 부여하여, 동적인 결정 미세화를 유발한다.
본 발명에서는, 상기 방법(a), (b)의 어느 것을 적용하여도 좋고, 양자를 병용해도 좋다. 방법(a)를 선택한 경우, 접종제로서는, 음의 체적 변화율을 가진 갈륨(Ga) 또는 비스마스(Bi)를 이용하는 것이 유효하다는 것을 알 수 있었다. 이 외, 인듐(In)을 이용할 수도 있다. 용융 금속은, 이 종도체의 형성에 자주 이용되고 있는 금속 원소를 이용할 수 있다. 예를 들면 Sn, Cu, Ag, Al 또는 Au 등이다. 이들 금속과 접종제의 조성비의 바람직한 값은, 선택된 금속의 종류 및 용융 가공 프로세스에서의 온도, 압력 등에 의해서 변동하므로, 경험적, 실험적으로 정하는 것이 바람직하다. 무엇보다, 등축정은, 반드시 용융 가공 프로세스에 의해서 형성해야 하는 것은 아니다. 이용할 수 있는 다른 수단이 있으면, 그것을 이용할 수 있다.
용융 가공 프로세스에 의해서 종도체(3E)를 형성하는 경우는, 한정되는 것은 아니지만, 입자지름 1㎛ 이하이고, 내부에 200nm 이하의 결정 구조를 가진 콤퍼짓 구조의 구상 입자를 이용할 수 있다.
도 14는 본 발명에 관한 기판의 SEM 사진으로, 도 15는 본 발명을 적용하지 않은 비교예인 기판의 SEM 사진이며, 모두, 기판(1E)에 천공된 미세 공간(30E)의 내부에, 종도체(3E)가 충전되어 있다. 도 14 및 도 15에서, 종도체(3E)는, 그 주성분이 동일하고, 다만, 도 14에서는, 접종제로서 비스마스(Bi)를 함유하고 있는데 비해, 도 15에서는 비스마스(Bi)를 함유하지 않은 점에서 다르다. 비스마스(Bi) 대신에, 갈륨(Ga)이나 인듐(In)을 이용할 수 있는 것은 상술한 바와 같다.
도 14를, 도 15와 대비하여 보면 명백하듯이, 도 15의 기판에서는, 종도체 (3E)가 주상정을 나타내는 긴 결정을 많이 가지고 있는데 비해, 도 14의 본 발명에 관한 기판에서는, 종도체(3E)는, 등축정을 나타내는 미세한 결정을 가지고 있다. 도 14가 가진 등축정조직에 의하면, 도 15의 주상정조직에 문제가 되는 도체 균열, 절연막 파괴 및 기판 크랙 등의 발생이 억제된다.
도 16은, 본 발명에 관한 기판의 다른 실시형태를 도시한 도면이다. 도면에서, 도 8에 도시한 구성 부분과 대응하는 구성 부분에 대해서는, 동일한 참조 부호를 부여하고, 중복 설명을 생략한다. 이 실시형태의 특징은, 접합막이 되는 바탕층 (4E)이, 미세 공간(30E)의 내부에서, 종도체(3E)의 바깥둘레면의 거의 전체면에 접합하고 있는 것이다. 바탕층(4E)은, 스퍼터 등의 박막 형성 기술에 의해서 형성된다.
도 16에 도시한 실시형태에서도, 종도체(3E)는, 금속 또는 합금으로 이루어지고, 적어도 바탕층(4E)과 대면하는 바깥둘레 영역에, 등축정 영역을 가진다. 따라서, 주상정 조직의 입자 성장에 의해서, 종도체(3E), 바탕층(4E) 또는 기판(1E)에 균열이나 크랙이 발생한다고 하는 문제를 회피할 수 있다.
또한, 용융 가공 프로세스에 의해서 종도체(3E)를 형성하는 경우, 종도체 (3E) 및 바탕층(4E)을 구성하는 금속 성분으로서 금속간 화합물을 생성할 수 있는 금속재료를 선택적으로 사용하여, 양자(3E,4E)를 금속간 화합물에 의해 강고하게 접합할 수도 있다.
4.종도체와 다른 도체의 접합 구조
다음에, 종도체와 다른 도체의 접속 구조에 대하여, 그 바람직한 형태를 설명한다.
(1)제1 형태
도 17을 참조하면, 종도체(3)는, 기판(1)의 일면으로부터 그 두께 방향으로 이어지는 미세 공간(30)의 내부에 충전되어 있다. 종도체(3)의 일단측은, 미세 공간(30)의 저부에서, 접합막(4)을 사이에 두고, 제1 도체(2)의 막면과 마주보고 있다.
도 17에서, 종도체(3)는, 1개의 제1 도체(2)에 대하여 1개만 구비되어 있는 경우를 예시하고 있지만, 이것에 한정하는 취지는 아니다. 1개의 제1 도체(2)에 대하여 복수의 종도체(3)를 구비하고 있어도 좋다.
종도체(3)에 의해서 채워진 미세 공간(30)은, 관통구멍, 비관통구멍(맹공) 또는 비어·홀이다. 이 미세 공간(30)은, 예를 들면, 구멍 지름이 60㎛이하인데 비하여, 웨이퍼 자체의 두께는, 통상, 수십㎛이다. 따라서, 미세 공간(30)은 매우 높은 어스펙트비를 가지게 된다.
도 17을 참조하면, 제1 도체(2)는, 기판(1)의 표면상에 평면상에 마련되어 있으며, 제2 도체(3)는, 접합막(4)을 사이에 끼워, 제1 도체(2)의 표면에 적층되어 있다. 즉, 평면적인 도체 배치가 되어 있다.
도 17에는, 간단한 구성의 기판이 도시되어 있을 뿐이지만, 실제로는, 예를 들면, 도 1∼도 5에 도시한 바와 같이, 전자 디바이스의 종류에 따른 기능, 및, 구조를 만족하기 위해서, 보다 복잡한 구조를 취한다. 이 기판은, 웨이퍼라도 좋고, 웨이퍼로부터 잘려진 칩이라도 좋다.
기판(1)은, 일정한 내열성을 가진 것이면, 금속, 합금, 금속 산화물, 세라믹스, 유리, 플라스틱 혹은 그들 복합재, 또는, 그들 적층체의 어떠한 것을 불문하고, 널리 이용할 수 있다. 기판(1)의 물성, 구조 등은, 대상으로 하는 디바이스의 종류에 따라서 다르다. 예를 들면, 반도체 디바이스의 경우에는, Si, SiC 또는 SOI 등이 이용된다. 수동 전자 회로 디바이스의 경우에는, 유전체, 자성체 또는 그들 복합체의 형태를 취하는 경우가 있다. MRAM(Magnetoresistive Random Access Memory), MEMS(Micro Electro Mechanical Systems), 광디바이스, 태양전지, 또는, EL디스플레이, 액정 디스플레이 혹은 플라즈마 디스플레이 등의 평면 형상 디스플레이를 실현하는 경우도, 그 요구에 따른 물성 및 구조를 가지는 웨이퍼가 이용된다. 기판(1)이 반도체 기판인 경우는, 반도체 회로 요소가 이미 형성되어 있어도 좋다.
제1 도체(2)는, 평면 형상의 박막으로서, 기판(1)의 일면상에 마련되어 있다. 기판(1)이 실리콘 웨이퍼로서, 반도체 회로 요소가 이미 형성되어 있는 경우는, 제1 도체(2)는, 이 반도체 회로 요소의 리드 도체가 되는 경우가 있다. 제1 도체(2)는, 요구되는 기능에 따라, 여러 가지의 평면 패턴을 취한다. 제1 도체(2)의 주위는, 필요에 따라 절연막으로 메워져 있어도 좋다. 제1 도체(2)는, 공지의 재료, 예를 들면 Cu를 주성분으로 하는 금속재료에 의해서 구성된다. 필요에 따라서, Zn(아연), Al(알루미늄) 또는 Ti(티탄) 등을 함유하고 있어도 좋다. 이 제1 도체 (2)는, CVD법이나 스퍼터법 등의 박막 형성 기술에 의해서 형성할 수 있다.
제2 도체(3)는, Sn합금을 주성분으로 하는 금속재료에 의해서 구성된다. 구체적으로는, Sn와 In, Al, Bi 등의 적어도 일종을 함유한다. 또는, 산화 방지로서 유용한 Ga를 함유하고 있어도 좋다. 도시한 제2 도체(3)는, 평면 형상의 박막으로서, 접합막(4)을 사이에 두고, 제1 도체(2)의 표면에 적층되어 있다.
접합막(4)은, Sn합금보다 고융점의 금속재료로 이루어지며, 적어도, 제1 도체(2)와 제2 도체(3) 사이에 개재되어 양자를 접합하여, 그 금속 원소가, 제2 도체 (3)중에 확산하여 합금 영역(AL)을 발생시키고 있다. 금속 원소의 함유량(확산량)은, 도 17에 모식적으로 표시하는 바와 같이, 접합막(4)으로부터 멀어짐에 따라서 낮아지는 농도 구배를 가지고 확산하고 있다. 도 17에서, 합금 영역(AL)은, 일점쇄선에 의해서, 확정된 영역과 같이 표시되어 있지만, 이것은 설명을 위한 편의적 표시에 지나지 않는다. 실제로는, 명확한 경계가 있는 것은 아니다. 접합막(4)은, Sn 합금보다 고융점의 금속이면 좋다. 구체적으로는, Cu, Ag, Al, Au 또는 Zn 등을 예시할 수 있다.
<제조방법>
다음에, 상술한 전자 디바이스, 특히 전자 디바이스에 이용되는 기판 및 인터포저의 제조방법에 대하여 설명한다.
먼저, 예를 들면, 유도 결합형 고밀도 플라즈마 장치 등을 이용한 화학반응 에칭 또는 레이저 천공법 등에 의해, 도 18에 도시한 바와 같이, 기판(1)의 두께 방향으로 에칭된 미세 공간(30)을 형성한다. 미세 공간(30)의 형상은, 화학반응 에칭의 특성에 따른 것으로, 도시한 형상에 한정되지는 않는다.
다음에, 미세 공간(30)의 내부에, 예를 들면 스크린 인쇄법 등의 수단에 의해서, 금속 미립자(40)를 공급한다. 금속 미립자(40)의 구체적인 예에 대해서는, 이미 설명한 바와 같다. 금속 미립자(40)는, 예를 들면, 제1 도체(2)의 표면에 1∼3층 정도의 금속 미립자층이 생길 정도의 미량이면 된다.
다음에, 도 19에 도시한 바와 같이, 미세 공간(30)내에, Sn합금을 함유하는 용융 금속(M)을 주입하여 종도체(3)를 형성한다. 이 용융 금속 주입 공정에서, 미세 공간(30) 내의 금속 미립자(40)가, Sn합금을 함유하는 용융 금속(M)중에 용해하여, 확산한다. 그리고, 냉각·경화에 의해, 접합막(4)이, 제1 도체(2)와 종도체(3)의 사이에 개재하여 양자를 접합하고, 접합막(4) 속의 금속 원소가, 종도체(3) 속에 확산하는 것에 의한 합금 영역(AL)이 발생한다(도 17 참조). 용융 금속(M)의 충전·가압·경화의 처리에서는, 후술의 도 30∼도 42에 도시한 장치를 이용할 수 있다.
다음에, 상술한 제조방법에 의한 효과를, 도 20∼도 24의 실험 데이터를 참조하여, 종래의 기판(전자 디바이스라고 해도 좋다)과 비교하면서, 구체적으로 설명한다. 도 20은, 비교예로서의 종래의 기판의 SEM상, 도 21은, 도 20에 도시한 SEM 사진을 확대하여 도시한 도면이다. 도 22는, 본 발명에 관한 기판의 SEM상, 도 23은, 도 22에 도시한 SEM 사진을 확대하여 도시한 도면, 도 24는, 도 22에 도시한 SEM 사진을 더 확대하여 도시한 도면이다.
도 20 및 도 21에 도시한 기판은, 실리콘으로 이루어진 기판(1)의 일면에 Cu를 주성분으로 하는 제1 도체(2)를 형성하고, 종도체(3)의 일단을 제1 도체(2)에 직접 접합한 구조로 되어 있다. 제1 도체(2)의 표면의 산화막을 환원하기 위해서, 플럭스를 이용하여, 용융한 Sn합금을 주성분으로 하는 용융한 전극 재료를, 미세 공간(30)의 내부에 충전하여 종도체(3)를 형성한 것이다.
도 20 및 도 21로부터 명백하듯이, 종도체(3)의 바깥둘레와 미세 공간(30)의 내벽면의 사이에는, 매우 큰 보이드(Void)가 생기고 있다. 플럭스 환원 기술을 적용한 경우에는, 제1 도체(2)의 표면의 산화막을 환원할 수 있지만, 미세 공간(30)내에, 용융 금속재료와 함께 플럭스를 주입하면, 플럭스 가스가 발생한다. 이러한 종류의 전자 디바이스에서, 미세 공간(30)은, 그 구멍 지름이, 예를 들면 수십㎛의 극히 미소한 구멍이며, 게다가, 어스펙트비가 매우 높아지고 있다. 이러한 형상의 미세 공간(30)내에서 플럭스 가스가 발생하면, 그 가스 빠짐이 당연히 나빠진다. 이 때문에, 종도체(3)의 주위에, 플럭스 가스에 기인하는 보이드(Void)가 발생하고, 종도체(3)의 단면적의 감소, 전기 저항의 증대, 또는 제1 도체(2)에 대한 접속 불량, 접합 저항의 증대 등을 초래해 버리는 것이다.
이에 대해서, 본 발명에 관한 기판에서는, 도 22∼도 24에 도시한 바와 같이, 종도체(3)의 바깥둘레면이, 기판(1)에 설치된 미세 공간(30)의 내벽면에 밀착하고 있으며, 양자 사이에는 거의 보이드(Void)가 보이지 않는다. 제1 도체(2)와 종도체(3)의 접촉면의 사이에, 보이드(Void)와 같은 그림자가 보이지만, 이것은, SEM 사진을 찍는 데에 있어서 연마했을 때에 발생한 자국이며, 보이드(Void)는 아니다.
(2)제2 형태
도 25는, 본 발명에 관한 전자 디바이스에 이용할 수 있는 기판의 다른 실시형태를 도시한 도면이다. 이 실시형태의 특징은, 접합막(4)이, 미세 공간(30)의 내부에서, 종도체(3)의 바깥둘레면의 거의 전체면에 접합하고 있는 것이다. 접합막 (4)은, 스퍼터 등의 박막 형성 기술에 의해서 형성된다.
도 25에 도시한 실시형태에서는, 접합막(4)에 함유되는 금속 원소가, 종도체 (3)의 바깥둘레면의 전체면에서, 종도체(3) 속에 확산하여 합금 영역(AL)을 발생시키므로, 도 17에 도시된 실시예와의 대비에서는, 제1 도체(2), 종도체(3), 및, 기판(1)의 상호적인 접합 강도가 더 향상한다.
다음에, 도 25에 도시한 기판의 제조방법에 대하여 설명한다.
A. 제조방법 1
예를 들면, 유도 결합형 고밀도 플라즈마 장치 등을 이용한 화학반응 에칭 또는 레이저 천공법 등에 의해, 기판(1)의 두께 방향으로 에칭된 미세 공간(30)을 형성한 후, 도 26에 도시한 바와 같이, 미세 공간(30)의 내벽면, 및, 기판(1)의 표면에, 접합막(4)을 부착시킨다. 접합막(4)은, 스퍼터 성막법에 의해 형성할 수 있다.
다음에, 도 27에 도시한 바와 같이, 미세 공간(30)의 내벽면에 부착하고 있는 접합막(4)에 의해서 둘러싸인 공간내에, Sn합금을 함유하는 용융 금속(M)을 공급한다. 이 후, 용융 금속(M)을 냉각하여 경화시키는 것에 의해, 도 25에 도시한 본 발명에 관한 기판을 얻을 수 있다. 용융 금속(M)의 충전·가압·경화의 처리에서는, 후술의 도 30∼도 42에 도시한 장치를 이용할 수 있다.
기판(1)의 미세 공간(30)의 내벽면에, 접합막(4)을 형성하는 공정은, 도금법의 경우도 적용되는 것이지만, 본 발명에서는, 상술한 바와 같이, 도금하는 것이 아니라, 미세 공간(30)내에, Sn합금을 함유한 용융 금속(M)을 주입하여 종도체(3)를 형성한다. 용융 금속(M)의 공급 공정은, 도금 성막 공정과 비교하여, 그 공정수 및 공정 시간이 현저하게 단축된다. 이 때문에, 도금 기술의 경우와 비교해서, 공정수 및 공정 시간이 현저하게 간소화, 단축화된다. 따라서, 비용이 염가인 삼차원 배치의 기판을 실현할 수 있다.
B.제조방법 2
도 25에 도시한 기판은, 도 28, 도 29에 도시한 공정에 의해서도 제조할 수 있다. 먼저, 도 28에 도시한 바와 같이, 유도 결합형 고밀도 플라즈마 장치 등의 화학반응 에칭 또는 레이저 천공법 등에 의해 형성한 미세 공간(30)이 개구한 기판 (1)의 일면상에, 금속박체(42)를 배치한 후, 도 29에 도시한 바와 같이, 금속박체 (42) 위에 용융 금속(M)을 공급한다. 용융 금속(M)의 공급에 의해, 금속박체(42)에 포함되는 금속 원소가, 용융 금속(M)을 구성하는 Sn합금 속에 확산하여, 합금 영역을 생성한다. 이 후, 용융 금속(M)을 냉각하여 경화시킨 것에 의해, 도 25에 도시한 바와 같이, 접합막(4)이, 미세 공간(30)의 내부에서, 종도체(3)의 바깥둘레면의 거의 전체면에 접합하는 기판을 얻을 수 있다. 용융 금속(M)의 충전·가압·경화의 처리에서도, 다음에 설명하는 도 30∼도 42에 도시한 장치를 이용할 수 있다.
5.용융 금속 충전 장치
본 발명에 관한 용융 금속 충전 장치는, 광의로는, 대상물에 존재하는 미세 공간에 용융 금속을 충전하여 경화시키는 것이다. 구체적인 적용 장면인 도 1∼도 6에 도시한 전자 디바이스의 제조에서는, 종도체(2A)의 충전에 적합한 것이다. 무엇보다, 절연층(33A)의 충전에 이용해도 좋다.
도 30에 도시한 실시형태에서, 대상물(2C)로서 전자 디바이스(반도체 디바이스) 용 웨이퍼 등, 얇은 기판을 예로 들지만, 이것에 한정되지 않고 넓게 이용되는 것에 의해, 예를 들면, 다른 전자 디바이스나, 마이크로 머신 등에서, 내부에 미세한 도체 충전 구조, 접합 구조 또는 기능 부분을 형성하는 경우에도 적용이 가능하다.
또한, 대상물(2C)은, 용융 금속으로부터 방산되는 내열성을 가지는 것이면, 금속, 합금, 금속 산화물, 세라믹스, 유리, 플라스틱 혹은 그들 복합재, 또는, 그들 적층체의 어떠한 것을 불문하고, 널리 이용할 수 있다. 또한, 대상물(2C)의 외형 형상은, 도시된 평판 형상에 한정하지 않고, 임의의 형상을 취할 수 있다.
대상물(2C)로서 웨이퍼가 선택된 경우, 그 물성, 구조 등은, 대상으로 하는 디바이스의 종류에 따라서 다르다. 예를 들면, 반도체 디바이스의 경우에는, Si 웨이퍼, SiC 웨이퍼 또는 SOI 웨이퍼 등이 이용된다. 수동 전자 회로 디바이스의 경우에는, 유전체, 자성체 또는 그들 복합체의 형태를 취하는 경우가 있다. MRAM(Magnetoresistive Random Access Memory), MEMS(Micro Electro Mechanical Systems) 또는 광디바이스 등의 제조에서도, 그 요구에 따른 물성 및, 구조를 가진 웨이퍼가 이용된다.
웨이퍼에서, 미세 공간은, 일반적으로는, 관통구멍, 비관통구멍(맹공) 또는 비어·홀이라 불린다. 이 미세 공간은, 예를 들면, 구멍 지름이 10∼60(㎛)이다. 웨이퍼 자체의 두께는, 통상, 수십(㎛)이다. 따라서, 미세 공간은 매우 높은 어스펙트비를 가지게 된다. 이것이, 용융 금속(M)을 미세 공간에 충전할 때의 문제점을 일으키는 큰 이유가 되는 것이다.
금속 충전 장치는, 지지체(1C)와, 용융 금속 공급부(12C)와, 압력 제어부 (13C)를 구비하고 있다. 지지체(1C)는, 대상물(2C)인 웨이퍼를 처리하는 처리실 (AC)과 웨이퍼를 설치하는 설치면을 구비한 제1 부재(10C)와, 처리실(AC)에 연이어지는 금속 공급로(111C)를 구비한 제2 부재(11C)를 가지고 있다.
도 32에 도시된 바와 같이, 제1 부재(10C)는, 미세 공간(21C)의 개구면(H1C)의 하나가 개방된 상태로, 그 개구면(H1C)의 반대측으로부터 대상물(2C)을 지지한다. 즉, 대상물(2C)은, 제1 부재(10C)의 일면상에 설치된다. 본 실시형태에서는, 미세 공간(21C)으로서 관통구멍을 들고 있으며, 개구면(H1C)의 반대측에 있는 개구면(H2C)은, 제1 부재(10C)에 의해서 폐색되고 있다.
미세 공간(21C)은, 적어도 1개의 개구면(H1C)이, 처리실(AC)의 분위기에 노정(露呈)하고 있을 필요는 있지만, 그 구형, 경로 및 수 등은 임의이다. 본 실시형태와 같은 관통구멍일 필요는 없고, 비관통구멍이더라도 좋다. 혹은, 도시한 세로 방향뿐만 아니라, 이것과 직교하는 가로 방향으로 연장되는 복잡한 형상이더라도 좋다. 미세 공간(21C)은, 의도적으로 형성한 것에 한정되지 않는다. 의도하지 않고 발생한 것이라도 좋다.
한편, 제2 부재(11C)는, 개방된 개구면(H1C)측으로부터 제1 부재(10C)와 조합되어, 대상물(2C)을 위한 처리실(AC)을 획정한다. 여기서, 조합의 형태는, 본 실시형태와 같이 요철 끼워맞춤라도 좋고, 다른 형태라도 좋지만, 제2 부재(11C)와 제1 부재(10C)의 사이에, 보다 높은 기밀성을 가진 처리실(AC)를 형성하는 것이 바람직하다.
용융 금속 공급부(12C)는, 처리실(AC)에 용융 금속(MC)을 공급한다. 용융 금속 공급부(12C)는, 용융조를 가지며, 배송 파이프(P1C)를 사이에 두고, 제2 부재 (11C)에 설치된 금속 공급로(111C)와 접속되어 있다. 이 금속 공급로(111C)는, 처리실(AC)에 연결되어 있다. 또한, 배송 파이프(P1C)에는, 밸브(C1C)가 부착되어 있다. 밸브(C1C)는, 용융 금속(MC)을 공급할 때, 기계적 제어에 의해서, 혹은 수동에 의해서 개방된다.
도 31은, 처리실(AC)에 용융 금속이 공급된 상태를 도시하고 있다. 용융 금속 공급부(12C)는, 처리실(AC)이 용융 금속(MC)으로 채워지도록 공급한다.
용융 금속 공급부(12C)는, 일례로서 200∼300℃의 범위에서 금속을 용융시킬 수 있다. 이 용해 온도는, 후술하는 바와 같이, 금속 성분의 조합의 선택, 및, 나노화에 의해서 조정하거나, 또는 저하시킬 수 있다.
또한, 미세 공간(21C)의 저부가 도체에 의해서 닫혀져 있는 경우, 용융 금속 (MC)을 흘려 넣기 전에, 미세 공간(21C) 내에 귀금속 나노 입자를 공급해 두고, 그 후에, 용융 금속(MC)을 흘려 넣는 공정을 선택하는 것도 유효하다. 이러한 공정을 거치는 것에 의해, 귀금속 나노 입자가 가지는 촉매 작용에 의해, 도체에 형성되는 경우가 있는 산화막을 환원하고, 용융 금속(MC)과 도체와의 사이에 전기 저항이 낮은 접합을 형성할 수 있다.
귀금속에는 금(Au), 은(Ag), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 루테늄(Ru) 및 오스뮴(Os)이 함유된다. 이들 원소중에서도, 금(Au), 백금(Pt), 팔라듐(Pd)으로 이루어진 군으로부터 선택된 적어도 1종을 함유하는 것이 바람직하다.
압력 제어부(13C)는, 처리실(AC)내의 압력을 제어한다. 압력 제어부(13C)는, 감압시에, 처리실(AC)내의 압력을, 예를 들면 진공도 10-3(Pa) 정도까지 감압한다. 한편, 가압시는, N2 가스 등의 불활성 가스를 공급하여, 용융 금속재료의 산화를 방지하면서, 그 가스압을 가압하는 것이 바람직하다. 처리실(AC)내의 가스압은, 일례이지만, 0.6∼1(kgf/cm2)의 범위에서 설정할 수 있다. 이 가스압에 도달할 때까지의 승압-시간 특성을 컨트롤하는 것에 의해, 바람직한 동압을 발생시킬 수 있다.
압력 제어부(13C)는, 제어 파이프(P2C)를 사이에 두고, 제2 부재(11C)에 설치된 압력 전달로(112C)와 접속되어 있다. 이 압력 전달로(112C)는, 처리실(AC)에 연이어져 있다.
또한, 제어 파이프(P2C)에는, 밸브(C2C)가 부착되어 있다. 밸브(C2C)는, 처리실(AC)을 가감압할 때, 기계적 제어에 의해서, 혹은 수동에 의해서 개방된다.
압력 제어부(13C)는, 용융 금속 공급부(12C)가 용융 금속(MC)을 공급하기에 앞서, 처리실(AC)내의 압력을 감압한다. 이 때문에, 상술한 차압 충전이 실현된다.
금속 충전 장치는, 미세 공간(21C) 내에 용융 금속(MC)이 충전된 후, 그 용융 금속(MC)이 냉각에 의해 경화할 때까지, 처리실(AC)에 압력을 주는 가압 수단 (14C)을 가진다. 이 가압 수단(14C)은, 가스압, 프레스압, 사출압, 및 전압으로 이루어진 군으로부터 선택된 적어도 1종의 가압력을 부여한다.
상술한 가압 수단(14C)으로서, 프레스압을 인가하는 프레스기를 채용할 수 있고, 또는, 상술한 압력 제어부(13C)를 가압 수단으로서 겸용하는 것에 의해서, 가스압을 인가하는 구성으로 할 수도 있다. 혹은, 제2 부재(11C)의 내면측에 롤러 기구를 마련하면, 전압을 채용할 수도 있다. 이들 가압 수단의 가압 시간의 제어는, 수동으로 행하여도 좋고, 기계적으로 행하여도 좋다.
프레스압을 이용하는 경우는, 가압 수단(14C)은, 프레스기의 가압축(15C)을 사이에 두고 제2 부재(11C)와 접속되어, 미세 공간(21C) 내에 용융 금속(MC)이 충전된 후, 제2 부재(11C)에 프레스압을 부여하는 것에 의해, 제2 부재(11C)를 대상물(2C)을 향하여 누른다. 이에 따라, 미세 공간(21C) 내의 용융 금속(MC)을 저부까지 확실하게 충전할 수 있다.
다음에, 본 발명에 관한 금속 충전 장치의 작용 효과를 설명한다. 도 32∼도 36은, 도 30에서의 대상물(2C)의 주위를 확대한 것이며, 미세 공간(21C)에 용융 금속(MC)을 충전하는 과정을 도시하고 있다.
도 32에 도시한 상태에서, 대상물(2C)을 제1 부재(10C) 상에 세트하고, 그 위로부터 제2 부재(11C)를, 대상물(2C)을 덮도록 제1 부재(10C)와 조합한다. 이 조작은, 수동으로 행하여도 좋고, 기계적으로 행하여도 좋다. 이에 따라, 대상물(2C)의 주위에 처리실(AC)이 형성된다.
세트의 완료후, 밸브(C2C)를 열어, 압력 제어부(13C)에 의해 처리실(AC)을 감압시킨다. 감압의 완료 후, 밸브(C2C)를 폐색한다.
다음에, 도 33에 도시한 상태에서, 밸브(C1C)를 열어, 용융 금속 공급부 (12C)로부터 용융 금속(MC)을 공급한다. 이 때, 처리실(AC)은, 미리 감압되어 있기 때문에, 차압에 의해서 용융 금속(MC)이 충전된다. 이에 따라, 개구면(H1C)을 통과하여 미세 공간(21C)에도 용융 금속(MC)이 충전된다.
이 때, 처리실(AC)은, 개구면(H1C)을 포함한 평면상에 박판 형상을 이루도록 형성되어 있기 때문에, 용융 금속 공급부는, 개구면(H1C)상에 그 금속 박막(FC)이 형성되도록, 용융 금속(MC)을 공급할 수 있다.
다음에, 도 34에 도시한 상태에서, 자연 냉각, 혹은, 액체 질소나 액체 헬륨 등에 의한 강제 냉각 수단에 의해서, 충전된 용융 금속(MC)을 냉각하여 경화시킨다. 이 때, 상술한 가압 수단에 의해서, 경화할 때까지 용융 금속(MC)에 압력(PC)을 부여한다. 이에 따라, 용융 금속(MC)를 미세 공간(21C)의 저부까지 충분히 충전할 수 있다.
마지막으로, 도 35와 같이, 히터 등의 가열 수단(16C)에 의해서, 금속 박막 (FC)을 재용융시켜, 도 36과 같이, 재용융한 금속 박막(FC)을, 예를 들면 스퀴지 (17C) 등의 금속막 제거 수단에 의해 닦아내어 제거한다. 이 후속 공정에 의하면, 대상물(2C)의 표면을 평탄화할 수 있다.
게다가, 닦아 낸다고 하는 간단한 조작으로도 되고, 종래와 달리, 용융 금속 냉각 후의 용융 금속(MC)의 재공급이나 CMP 공정 등이 불필요하기 때문에, 공정의 간소화, 생산수율의 향상 등에 기여할 수 있다. 필요하면, 경화 공정에 준하여, 더 재가압하고, 그 후에 냉각하는 공정을 실행해도 좋다. 무엇보다, 이 후속 공정은, 금속 박막(FC)을 제거하여, 대상물(2C)의 일면을 평탄화하기 위한 것이기 때문에, 평탄화의 필요가 없는 경우에는, 생략할 수도 있다.
재용융시의 열은, 미세 간극(21C)의 내부에서 경화하고 있는 경화 금속체 (GC)에도 가해지지만, 경화 금속체(GC)가 가진 열용량이 금속 박막(FC)의 열용량보다 현저하게 크기 때문에, 금속 박막(FC)은 재용융해도, 경화 금속체(GC)는 재용융하지 않는다. 이 때문에, 금속 박막(FC)만을 닦아낼 수 있다. 무엇보다, 금속 박막 (FC)을, 재용융시키지 않고, 기계적으로 삭제해도 좋다.
다음에, 본 발명의 효과를 SEM(Scanning Electron Microscope) 사진에 의해서 설명한다. 도 37은, 가압 냉각을 생략하여 얻어진 반도체 웨이퍼(실리콘 웨이퍼)의 단면 SEM 사진, 도 38은 가압 냉각을 거쳐 얻어진 반도체 웨이퍼(실리콘 웨이퍼)의 단면 SEM 사진이다.
먼저, 도 37의 SEM 사진으로 보면, 대상물인 웨이퍼(2C)의 미세 공간(21C)의 내부에 충전되어 있는 경화 금속체(GC)의 상단측에, 요면부(X1C)가 발생하고 있으며, 게다가, 그 저부에도, 경화 금속체(GC)가 충전되어 있지 않은 공극부(X2C)가 발생하고 있다. 경화 금속체(GC)의 주위와 미세 공간(21C)의 내측면의 사이에도, 공극의 존재가 관찰된다.
이에 대해서, 도 38의 SEM 사진을 보면, 웨이퍼(2C)의 미세 공간(21C)의 내부에 충전되어 있는 경화 금속체(GC)의 상단면은, 웨이퍼(2C)의 상면에 연속하여 이어지는 평탄면으로 되어 있으며, 요면부는 관찰되지 않았다. 경화 금속체(GC)의 하단면은, 미세 공간(21C)의 저부에 밀접하고 있으며, 저부 공극은 보이지 않는다. 또한, 경화 금속체(GC)의 바깥둘레면은, 미세 공간(21C)의 내측면에 밀접하고 있으며, 공극의 존재는 관찰되지 않았다.
한편, 이 도 37 및 도 38에 도시된 결과를 얻을 수 있을 때의 조건을 이하에 나타낸다.
감압시의 처리 실내 압력: 10-3(Pa)
대상물:유리 보호막을 가진 300(mm)×50(㎛)의 실리콘 웨이퍼
미세 공간의 치수:개구 지름 15(㎛), 저부 구멍 지름 10(㎛)
용융 금속의 조성분:Sn, In, Cu, Bi
용융 금속의 용해 온도:250(℃)
가압 냉각시의 프레스압:2.0(kgf/cm2)
*재용융을 위한 용해 온도:250(℃)
재가압의 압력:2.0(kgf/cm2)
지금까지 설명해 온 바와 같이, 본 발명에 관한 금속 충전 장치에 의하면, 대상물(2C)은, 제1 부재(10C)와 제2 부재(11C)의 사이에 있는 처리실(AC)내에 유지되어, 대상물(2C)에 존재하는 미세 공간(21C)의 개구면(H1C)의 하나가 개방되고 있다. 그리고, 압력 제어부(13C)가 처리실(AC)내의 압력을 감소시킨 후에, 용융 금속 공급부(12C)가 처리실(AC)에 용융 금속(MC)을 공급하는 것에 의해서, 차압에 의해 용융 금속(MC)이 개방된 개구면(H1C)을 통과하여 미세 공간(21C) 내에 충전된다.
충전 후, 용융 금속(MC)이 냉각에 의해 경화할 때까지, 가압 수단에 의해 처리실(AC)에 압력(PC)를 부여하기 때문에, 그 동안에, 처리실(AC)내에 있는 대상물 (2C)의 미세 공간(21C) 내의 용융 금속(MC)도 가압된다.
따라서, 용융 금속(MC)을 미세 공간(21C)의 저부까지 충분히 충전하는 동시에, 열수축에 의한 금속의 변형을 억제할 수 있다. 이 때문에, 공극이나 보이드 등을 발생시키지 않고, 미세 공간(21C)을 금속체에 의해서 채울 수 있다.
여기서, 미세 공간(21C)이 관통구멍인 경우, 제1 부재(10C)는, 처리실(AC)에 개방된 미세 공간(21C)의 개구면(H1C)의 반대측으로부터 대상물(2C)을 지지하기 위해서, 대상물(2C)의 피지지면에 있는 다른쪽의 개구면(H2C)을 폐색할 수 있다. 따라서, 미세 공간(21C) 내의 용융 금속(MC)은, 개방된 개구면(H1C)으로부터 한 방향의 압력(PC)이 인가되어, 확실하게 미세 공간(21C)내에 밀어넣어져 폐색된 다른쪽의 개구면(H2C)로부터 용융 금속이 누설되는 경우는 없다.
한편, 미세 공간(21C)가 비관통구멍인 경우도 마찬가지로, 개구면(H1C)으로부터 한 방향의 압력이 인가되어, 용융 금속(MC)이 누설되는 경우가 없음은 물론이다.
이렇게 해서, 본 발명에 관한 금속 충전 장치에 의하면, 미세 공간(21C)에서 냉각되었을 때에 발생하는 용융 금속(MC)의 요면화도 회피할 수 있다. 이 때문에, 외부와의 전기적 도통을 확실하게 확보할 수 있다.
또한, 금속체의 요면화를 회피하는 것에 의해서, 냉각 후의 용융 금속의 재공급이나 CMP 공정 등이 불필요하고, 작업 공정의 간소화, 생산수율의 향상 등에 기여할 수 있다.
또한, 본 발명에 관한 금속 충전 장치는, 제1 부재(10C)와 제2 부재(11C)를 조합하는 것에 의해서, 대상물(2C)을 유지하는 처리실(AC)을 만들어 내고, 이와는 별개로 독립하여 용융 금속 공급부(12C)와 압력 제어부(13C)를 구비하고 있다. 따라서, 본 발명에 관한 금속 충전 장치는, 상술한 바와 같은 종래로부터의 복잡한 구조를 갖지 않고, 계속해서 말하면, 금속의 충전에 있어서, 금속 시트의 성형 및 부착의 수고도 필요로 하지 않는다. 이에 따라, 본 발명에 관한 금속 충전 장치에 의해서, 저비용화와 처리 효율의 향상을 실현할 수 있다.
다음에, 도 39 및 도 40을 참조하여, 다른 실시형태에 대하여 설명한다. 여기서, 상술한 실시형태와 중복되는 구성에 대해서는, 동일한 부호를 부여하여 설명을 생략한다.
본 실시형태와 상술한 실시형태의 차이점은, 용융 금속(MC)의 공급 수단에 있다. 본 실시형태의 용융 금속 공급부(18C)는, 스크류 압출을 이용한 사출기로서, 대략 원통 형상의 배럴(181C)과, 배럴(181C) 내부에 자유로이 회전하도록 부착된 스크류(182C)와, 스크류(182C)의 상단면과 접속되어, 이것을 회전 구동하는 모터 (m1C)와, 용융 금속(MC)을 저류하여 배럴(181C) 내에 공급하는 호퍼(183C)를 구비하고 있다.
배럴(181C)은, 제2 부재(11C)와 하면에서 접속되고, 하면에는, 제2 부재 (11C)에 설치된 공급로(113C)와 배럴(181C) 내부를 연이어 통과시키기 위한 개구가 형성되어 있다. 그리고, 공급로(113C)는, 처리실(AC)에 연이어져 있다.
또한, 호퍼(183C)에는, 히터 등의 가열 수단이 설치되어, 용융 금속을 균일한 온도로 유지하고 있다. 교반 수단을 구비해 두고, 용융 금속(MC)을 교반해도 좋다.
용융 금속(MC)을 공급할 때에, 호퍼(183C)는, 배럴(181C) 내부에 용융 금속 (MC)을 흘려 넣고, 동시에 모터(m1C)가 스크류(182C)를 회전 구동한다. 이에 따라, 용융 금속(MC)은, 배럴(181C)로부터 사출되어, 도 40에 도시하는 바와 같이, 공급로(113C)를 통과하여 처리실(AC)에 공급된다.
이 때, 이 용융 금속 공급부(18C)에 상술한 가압 수단을 마련하여, 미세 공간(21C) 내에 충전된 용융 금속(MC)이 냉각에 의해 경화할 때까지, 그 사출압을 상기 처리실에 부여할 수도 있다.
이미 설명한 가스압과 프레스압을 포함하고, 이러한 압력을 이용하는 경우, 경화 과정의 초기 단계에서는, 정압 뿐만 아니라, 동압도 적극적으로 이용하여, 동압에 의한 다이나믹한 밀어넣기 동작을 행하게 할 수 있다. 이에 따라, 공극이나 보이드의 발생을 보다 확실히 억제하는 동시에, 충전 용융 금속(MC)이, 미세 공간 (21C)의 저부에, 보다 한층 확실하게 도달하도록 조작할 수 있다.
또한, 가압 수단에 의한 경화 과정에서의 가압은, 용융 금속의 공급 과정에서의 가압으로부터 독립하여 실행해도 좋고, 연속적인 관계로 실행해도 좋다. 연속적인 관계로 실행된 경우는, 양 가압은, 하나의 가압 공정으로서 흡수되게 된다. 그 전형적인 예는, 압력 제어부(13C)에 의해 가스압을 부여하는 경우와 용융 금속 공급부(18C)에 의해서 사출압을 부여하는 경우이다. 무엇보다, 하나의 가압 공정으로서 일체화한 경우에도, 인가 압력을 조정하는 것이 바람직하다.
이러한 가압 외에, 자력 또는 원심력으로부터 선택된 적어도 일종의 외력을 부여하도록 해도 좋다. 도 41 및 도 42는, 장치가, 원심력의 외력 발생 수단을 가진 경우의 실시형태를 도시하고 있다. 여기서, 이미 설명한 부분은, 제1 부재(10C) 및 제2 부재(11C)를 제외하고, 도시를 생략하고 있다.
이 외력 발생 수단은, 모터(m2C)에 접속되어 회전 구동되고, 수직방향으로 우뚝 솟은 회전축(191C)과, 이 회전축(191C)의 상단부에서 수평방향에 부착된 지축 (支軸)(192C)과, 지축(192C)의 양단부에서 2개의 제1 부재(10c) 및 제2 부재(11C)를, 각각 매달기 위한 와이어(193C)를 포함한다.
경화 과정에서, 모터(m2C)가 회전하는 것에 의해서, 회전축(191C)과 지축 (192C)은 RC방향으로 회전한다. 이 때, 2개의 제1 부재(10C) 및 제2 부재(11C)에는, 원심력(fC)가 작용하는 것에 의해서, 도 42에 도시하는 바와 같이 회전의 중심으로부터 바깥측을 향하여 인장된다. 이 때문에, 미세 공간(21C)내의 용융 금속 (MC)에도, 마찬가지로 원심력(fC)이 작용한다. 따라서, 원심력(fC)에 의한 압력을 가할 수 있고, 보다 한층 확실하게, 용융 금속(MC)을 미세 공간(21C)의 저부까지 충전할 수 있다.
이러한 외력을 인가하는 경우, 경화 과정의 초기의 단계에서는, 정압 뿐만 아니라, 동압도 적극적으로 이용하고, 동압에 의한 다이나믹한 밀어넣기 동작을 행하게 하는 것이 바람직하다. 이 수법에 의하면, 용융 금속(MC)을, 미세 공간(21C)의 저부까지 확실하게 도달시켜, 저부에 미충전 영역이 발생하는 것을, 더 확실하게 회피할 수 있게 된다.
본 실시형태에서는 외력으로서 원심력을 채용한 예를 들었지만, 한편으로 자력을 채용할 경우, 예를 들면 제1 부재(10C)의 내부에 자석을 묻어 두고, 그 자력에 의해서 용융 금속(MC)을 미세 공간(21C) 내부로 끌어 넣을 수도 있다.
상기에서 본 발명은 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 기술분야의 당업자라면, 본 발명에 근거한 기술적사상과 본 명세서의 개시사항에 기초하여 본 발명의 다양한 변형을 쉽게 유추할 수 있음은 명확하다 할 것이다.

Claims (3)

  1. 웨이퍼에 존재하는 미세 공간에 용융 금속을 충전하는 금속 충전 장치로서,
    지지체와, 용융 금속 공급부와, 가압 수단을 포함하고 있으며,
    상기 지지체는, 상기 웨이퍼를 처리하는 처리실과, 상기 웨이퍼를 설치하는 설치면을 구비한 제1 부재와, 상기 처리실에 연결되는 금속 공급로를 구비한 제2 부재를 가지며,
    상기 처리실은, 상기 제1 부재와 상기 제2 부재가 조합되는 것에 의해서 획정되고,
    상기 용융 금속 공급부는, 상기 설치면에 설치된 상기 웨이퍼에 존재하는 상기 미세 공간에, 상기 금속 공급로를 통하여 상기 용융 금속을 충전하는 것이며,
    상기 가압 수단은, 상기 웨이퍼와, 상기 미세 공간내에 충전된 용융 금속을 가압하는 금속 충전 장치.
  2. 제 1 항에 있어서, 상기 가압 수단은, 상기 용융 금속이 냉각에 의해 경화할 때까지 상기 웨이퍼 및 용융 금속에 대한 가압을 유지하는 금속 충전 장치.
  3. 제 1 항에 있어서, 상기 가압은, 가스압, 프레스압, 사출압, 전압(轉壓), 원심력 또는 자력으로부터 선택된 적어도 1종으로 부여되는 금속 충전 장치.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8415784B2 (en) * 2009-06-02 2013-04-09 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method
JP5209075B2 (ja) 2010-05-21 2013-06-12 有限会社 ナプラ 電子デバイス及びその製造方法
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9704793B2 (en) * 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
JP2012209424A (ja) * 2011-03-30 2012-10-25 Tokyo Electron Ltd 半導体装置の製造方法
TWI467722B (zh) * 2011-07-19 2015-01-01 矽品精密工業股份有限公司 用於阻抗匹配及電性互連的矽穿孔結構
JP5303054B2 (ja) * 2011-09-14 2013-10-02 住友精密工業株式会社 金属充填装置
KR101803298B1 (ko) * 2011-09-21 2017-11-30 스미토모 세이미츠 고교 가부시키가이샤 금속 충진 장치
JP5225479B2 (ja) * 2011-09-27 2013-07-03 有限会社 ナプラ 半導体基板、電子デバイス及びその製造方法
US8816477B2 (en) * 2011-10-21 2014-08-26 SK Hynix Inc. Semiconductor package having a contamination preventing layer formed in the semiconductor chip
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
TW201325335A (zh) * 2011-10-29 2013-06-16 Cima Nanotech Israel Ltd 經圖案化基材上之導電網路
JP5687175B2 (ja) * 2011-11-28 2015-03-18 有限会社 ナプラ 微細空間内に機能部分を形成する方法
JP5599497B2 (ja) * 2012-08-29 2014-10-01 有限会社 ナプラ 機能性材料
US10283854B2 (en) 2012-10-08 2019-05-07 Taoglas Group Holdings Limited Low-cost ultra wideband LTE antenna
CN104022090B (zh) * 2013-02-28 2018-01-23 日月光半导体制造股份有限公司 半导体接合结构及方法，以及半导体芯片
AU2013381306B2 (en) 2013-03-06 2018-06-07 Retug Inc. Zinc-based composite material and use thereof
JP5575309B1 (ja) * 2013-08-05 2014-08-20 有限会社 ナプラ 集積回路装置
JP5490949B1 (ja) * 2013-08-08 2014-05-14 有限会社 ナプラ 配線基板及びその製造方法
EP2839904B1 (en) * 2013-08-21 2020-12-16 Napra Co., Ltd. Functional material
JP5885351B2 (ja) * 2013-10-09 2016-03-15 有限会社 ナプラ 接合部及び電気配線
US9305866B2 (en) 2014-02-25 2016-04-05 International Business Machines Corporation Intermetallic compound filled vias
US9443799B2 (en) * 2014-12-16 2016-09-13 International Business Machines Corporation Interposer with lattice construction and embedded conductive metal structures
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9515044B1 (en) * 2015-10-14 2016-12-06 Napra Co., Ltd. Electronic device, method of manufacturing the same, metal particle, and electroconductive paste
KR20170056391A (ko) * 2015-11-13 2017-05-23 삼성전기주식회사 프론트 엔드 모듈
US9755310B2 (en) 2015-11-20 2017-09-05 Taoglas Limited Ten-frequency band antenna
KR20180082512A (ko) * 2015-12-08 2018-07-18 쓰리엠 이노베이티브 프로퍼티즈 컴파니 자기 아이솔레이터, 이의 제조 방법 및 이를 포함하는 디바이스
US10396012B2 (en) 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US9786605B1 (en) * 2016-05-27 2017-10-10 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10312181B2 (en) 2016-05-27 2019-06-04 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
TWI716096B (zh) * 2018-09-05 2021-01-11 台灣積體電路製造股份有限公司 半導體封裝體及其形成方法
US11158519B2 (en) 2018-12-06 2021-10-26 Corning Incorporated Method of forming capped metallized vias

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237468A (ja) 2001-02-09 2002-08-23 Fujikura Ltd 基板の貫通電極形成方法および貫通電極を有する基板
JP2002368082A (ja) 2001-06-08 2002-12-20 Fujikura Ltd 微細空間への金属充填方法および装置
JP2006203170A (ja) 2004-12-22 2006-08-03 Fujikura Ltd 金属充填装置および金属充填方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS556805A (en) 1978-06-29 1980-01-18 Toshiba Corp Method of producing semiconductor
JPS5543847A (en) 1978-09-25 1980-03-27 Hitachi Ltd Forming method of multilayer interconnection
JPH0761537B2 (ja) 1986-12-15 1995-07-05 忠義 高橋 金属凝固組織の微細化方法
JPH04278007A (ja) 1991-03-01 1992-10-02 Iseki & Co Ltd 歩行型農作業機のクラッチ操作装置
US5244143A (en) * 1992-04-16 1993-09-14 International Business Machines Corporation Apparatus and method for injection molding solder and applications thereof
JPH06275557A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 金属薄膜の形成装置および形成方法
CN1187800C (zh) * 1997-04-03 2005-02-02 株式会社山武 电路板以及检测器及其制造方法
JP3340669B2 (ja) 1998-03-24 2002-11-05 株式会社ジャパンエナジー 銅めっき方法及び銅めっき液
JP3443077B2 (ja) * 1999-09-20 2003-09-02 ソニー株式会社 ロボットの運動パターン生成装置及び運動パターン生成方法、並びにロボット
JP3627856B2 (ja) 2000-11-22 2005-03-09 株式会社フジクラ 微細空間への金属充填装置及び金属充填方法
JP2002368083A (ja) * 2001-06-08 2002-12-20 Fujikura Ltd 微細空間への金属充填方法および装置
JP4863580B2 (ja) 2001-07-25 2012-01-25 京セラ株式会社 ガラス組成物および絶縁皮膜、並びにシリコンデバイス
JP3974795B2 (ja) 2001-08-24 2007-09-12 アイシン高丘株式会社 ディスクロータの製造装置及び製造方法
US7262477B2 (en) * 2002-04-30 2007-08-28 Kabushiki Kaisha Toshiba Semiconductor device
JP3947127B2 (ja) 2002-04-30 2007-07-18 株式会社東芝 半導体装置
WO2004022663A1 (ja) 2002-09-04 2004-03-18 Namics Corporation 導電性接着剤およびそれを用いた回路
JP4071615B2 (ja) 2002-12-20 2008-04-02 株式会社フジクラ 貫通電極の形成方法及び貫通電極付き基板
JP3696208B2 (ja) * 2003-01-22 2005-09-14 株式会社東芝 半導体装置
JP4535228B2 (ja) 2003-08-13 2010-09-01 株式会社フジクラ 微細孔への金属充填方法および装置
JP2005116863A (ja) 2003-10-09 2005-04-28 Sumitomo Heavy Ind Ltd 金属充填装置及び金属充填方法
US7449067B2 (en) * 2003-11-03 2008-11-11 International Business Machines Corporation Method and apparatus for filling vias
JP2005236054A (ja) 2004-02-20 2005-09-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2005303258A (ja) 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
JP4471730B2 (ja) 2004-05-10 2010-06-02 Ｈｏｙａ株式会社 両面配線基板及びその製造方法
JP4224434B2 (ja) * 2004-06-30 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
JP4795677B2 (ja) 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
US7452568B2 (en) * 2005-02-04 2008-11-18 International Business Machines Corporation Centrifugal method for filing high aspect ratio blind micro vias with powdered materials for circuit formation
KR100633846B1 (ko) * 2005-03-23 2006-10-13 삼성전기주식회사 도전성 배선재료, 배선기판의 제조방법 및 배선기판
US7749899B2 (en) * 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
JP4996182B2 (ja) 2006-09-07 2012-08-08 株式会社日立製作所 ポリマーナノコンポジット材料、その製造方法電子部品装置およびその製造方法
KR100826979B1 (ko) * 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP5563186B2 (ja) 2007-03-30 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP4386458B2 (ja) 2008-05-15 2009-12-16 有限会社ナプラ 回路基板、電子デバイス及びそれらの製造方法
US7910837B2 (en) * 2007-08-10 2011-03-22 Napra Co., Ltd. Circuit board, electronic device and method for manufacturing the same
JP2009181981A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP2009295719A (ja) 2008-06-04 2009-12-17 Zycube:Kk 貫通プラグ配線
US8415784B2 (en) * 2009-06-02 2013-04-09 Napra Co., Ltd. Electronic device, conductive composition, metal filling apparatus, and electronic device manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002237468A (ja) 2001-02-09 2002-08-23 Fujikura Ltd 基板の貫通電極形成方法および貫通電極を有する基板
JP2002368082A (ja) 2001-06-08 2002-12-20 Fujikura Ltd 微細空間への金属充填方法および装置
JP2006203170A (ja) 2004-12-22 2006-08-03 Fujikura Ltd 金属充填装置および金属充填方法

Also Published As

Publication number Publication date
EP2259307A2 (en) 2010-12-08
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