KR20150039730A - 반도체 장치의 제작 방법 - Google Patents

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미츠히로 이치조
켄이치 오카자키
테츠히로 타나카
타카시 오츠키
세이지 야스모토
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 반도체 집적 회로에 사용하는 절연막으로서 막 두께가 얇아도 신뢰성을 확보할 수 있는 절연막의 제작 방법을 제공하는 것을 과제로 한다. 특히, 유리 등의 대면적화가 가능한 절연 표면을 갖는 기판 위에 낮은 기판 온도로 고품질의 절연막을 제공하는 것을 과제로 한다. 챔버에 모노실란 가스(SiH4), 아산화질소(N2O) 및 희소 가스를 도입하고, 10Pa 내지 30Pa의 압력하에서 고밀도 플라즈마를 발생시킴으로써, 유리 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고, 대기에 노출시키지 않고 아산화질소(N2O) 및 희소 가스를 도입함으로써, 절연막 표면에 플라즈마 처리를 행한다.

Description

반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
박막 트랜지스터(이하, TFT라고 기재함)로 구성된 회로를 갖는 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 액정 표시 패널로 대표되는 전기 광학 장치나, 유기 발광 소자를 갖는 발광 표시 장치나, 안테나를 탑재하는 무선 칩이나, 수광 소자 등을 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능될 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
근년에 들어, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께 수nm 내지 수백nm 정도)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목되고 있다. 이후, 박막 트랜지스터는 IC나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되는 것이 예상되고, 반도체 장치의 소형화 혹은 고성능화의 요구에 수반되어, 더 미세한 구조를 갖는 박막 트랜지스터의 개발이 요구되고 있다.
미세한 구조를 갖는 박막 트랜지스터를 제작하기 위하여는 게이트 전극이나 소스 배선 혹은 드레인 배선 등의 도전막뿐만 아니라 게이트 절연막으로 대표되는 절연막의 박막화가 요구된다.
박막 트랜지스터를 내장한 집적 회로를 전자기기에 탑재하는 경우, 예를 들어, 액정 패널의 화소부에 있어서는, 액정의 모드에 따라 다르지만, 5V 내지 10V의 구동 전압이 사용되기 때문에, 화소부에 배치되는 박막 트랜지스터는 5V 내지 10V의 구동 전압으로 동작하기 적합한 구조로 하는 것이 바람직하다고 생각된다.
또한, 액정 표시 장치의 저전력화를 도모하는 하나의 방법으로서 구동 전압을 작게 하는 것을 들 수 있다. 저전압 동작으로도 박막 트랜지스터의 구동 능력이 저하되지 않도록 박막 트랜지스터의 게이트 절연막을 얇게 할 방법이 생각된다.
막 두께가 얇은 게이트 절연막의 제작 방법으로서, 예를 들어, 열 산화법에 의한 산화막 형성 방법을 들 수 있지만, 열 산화는 고온의 가열 처리이기 때문에 기판으로서 유리 기판을 사용하는 경우에는 열 산화시의 가열 온도는 유리 기판의 융점을 넘어 버린다. 또한, 열 산화는 반도체층의 일부분을 산화시키기 때문에 반도체층의 박막화를 촉진하고, 반도체층이 매우 얇은 경우에는 반도체층이 소실될 우려가 있다.
박막 트랜지스터의 게이트 절연막을 얇게 하면, 스위칭에 필요한 전압을 작게 할 수 있는 한편, 박막 트랜지스터의 내압이 저하될 우려가 있었다.
따라서, 박막 트랜지스터의 신뢰성을 확보하기 위하여는 게이트 절연막의 두께를 어느 정도 크게 확보할 필요가 있었다. 종래의 집적 회로를 탑재하는 전자기기는 신뢰성이 가장 우선되기 때문에, 어느 정도 두꺼운 절연막이 사용되고 있다.
액정 표시 장치에 한정되지 않고, 유기 발광 소자를 갖는 발광 표시 장치나, 안테나를 탑재하는 무선 칩이나, 수광 소자에 있어서도 신뢰성을 확보하기 위한 게이트 절연막 등의 절연막의 두께를 어느 정도 크게 확보할 필요가 있다는, 같은 문제가 있었다.
유리 등의 절연 표면을 갖는 기판 위에 형성된 반도체막 혹은 절연막에 대하여 고주파를 사용한 플라즈마 처리를 행함으로써 치밀한 절연막을 형성하는 방법이 특허 문헌 1에 개시되어 있다.
또한, 액티브 매트릭스 표시 장치에 있어서, 회로의 집적도를 높이기 위하여, 절연막을 유전체로 하고 반도체 박막과 용량선으로 구성하고, 커패시터의 반도체 박막이, 화소 전극에 접속되는 박막 트랜지스터의 채널 형성 영역과 같은 반도체 박막인 커패시터가 특허 문헌 2에 개시되어 있다.
[특허 문헌 1] 특개 2006-332634 [특허 문헌 2] 특개평 11-121763
트랜지스터나 커패시터 등의 반도체 소자에 사용하는 절연막에 대한 고내압화의 요구는 높아질 뿐이고, 막 특성의 향상이 더욱 요구되고 있다. 예를 들어, 트랜지스터의 게이트 절연막을 얇게 하면 내압이 저하되고, 게이트 절연막의 절연 파괴를 초래할 우려가 있다.
또한, 커패시터에 있어서도, 유도체가 되는 절연막을 얇게 하면 좁은 전극 면적에서 높은 용량 값을 확보할 수 있는 한편, 전압을 인가함으로써 누설 전류가 크게 흐르고 커패시터 자체가 파괴되어 기능하지 않게 될 우려가 있다.
상술한 바와 같이, 트랜지스터나 커패시터 등의 반도체 소자에 사용되는 절연막은 박막화되고, 또 높은 신뢰성을 실현할 수 있는 것이 요구되고 있다.
종래의 평행 평판형 플라즈마 처리 장치나 스퍼터링 장치를 사용하여 얇은 막 두께로 형성한 절연막은 막 내부에 결함을 갖고, 막의 성질이 충분하지 않으므로, 누설 전류의 증대나, 단락 등의 우려가 있다.
반도체 집적 회로에 사용하는 절연막으로서는 막 두께가 얇아도 신뢰성을 확보할 수 있는 절연막의 제작 방법을 제공하는 것을 과제의 하나로 한다. 특히, 유리 등의 대면적화가 가능한 절연 표면을 갖는 기판 위에 낮은 기판 온도로 고품질의 절연막을 제공하는 것을 과제의 하나로 한다.
또한, 유전체가 되는 절연막이 얇은 커패시터와 박막 트랜지스터를 동일 유리 기판 위에 갖는 반도체 장치를 제공한다.
챔버에 재료 가스로서 모노실란 가스(SiH4), 아산화질소(N2O), 희소 가스를 도입하여, 10Pa 내지 30Pa의 압력하에서 고밀도 플라즈마를 발생시켜 유리 등의 절연 표면을 갖는 기판 위에 절연막을 형성한다. 그 후, 모노실란 가스의 공급을 정지하고, 대기에 노출하지 않고 아산화질소(N2O) 및 희소 가스를 도입하여 절연 표면에 플라즈마 처리를 행한다. 적어도 아산화질소(N2O) 및 희소 가스를 도입하여 절연막 표면에 행해지는 플라즈마 처리는 절연막의 성막보다 이후에 행한다. 상기 프로세스 순서를 거친 절연막은 막 두께가 얇아도, 예를 들어 100nm 미만이라도, 신뢰성을 확보할 수 있는 절연막이다.
절연막의 형성은 고밀도 플라즈마 장치에 의하여 행한다. 여기서는, 고밀도 플라즈마 장치는 1×1011/cm3 이상의 플라즈마 밀도를 달성할 수 있는 장치를 가리킨다. 예를 들어, 3kW 내지 6kW의 마이크로파 전력을 인가하여 플라즈마를 발생시킴으로써 절연막을 형성한다.
절연막의 형성시, 챔버에 도입하는 모노실란 가스(SiH4)와 아산화질소(N2O)의 유량 비율은 1:10 내지 1:200의 범위로 한다. 또한, 챔버에 도입하는 희소 가스로서는 헬륨, 아르곤, 크립톤, 크세논 등을 사용할 수 있는데, 그 중에서도 가격이 저렴한 아르곤을 사용하는 것이 바람직하다.
또한, 고밀도 플라즈마 장치에 의하여 얻어진 절연막은 일정한 두께의 막이 형성되기 때문에 단차(段差) 피복성이 뛰어나다. 또한, 고밀도 플라즈마 장치에 의하여 얻어지는 절연막은 얇은 막 두께를 정밀하게 제어할 수 있다.
상기 프로세스 순서를 거친 절연막은 종래의 평행 평판형의 플라즈마 CVD 장치에 의하여 얻어지는 절연막과 크게 상이하고, 같은 에천트를 사용하여 에칭 속도를 비교한 경우에 있어서, 종래의 평행 평판형의 플라즈마 CVD 장치에 의하여 얻어지는 절연막의 10% 이상 혹은 20% 이상 늦고, 상기 제작 방법으로 얻어지는 절연막은 치밀한 막이라고 할 수 있다.
또한, 유리 등의 절연 표면을 갖는 기판 위에 반도체막을 형성하고, 상기 반도체막 위에 고밀도 플라즈마 장치에 의하여 절연막을 형성한 후, 대기에 노출시키지 않고 아산화질소(N2O) 및 희소 가스를 도입하여 절연막 표면에 플라즈마 처리를 행한다. 그 후, 절연막을 통하여 반도체막에 일 도전형을 부여하는 불순물 원소를 첨가한다. 그 후, 절연막 위에 금속 전극을 형성하여 용량 소자를 형성한다.
일 도전형을 부여하는 불순물 원소는 p형의 불순물 원소인 붕소를 사용한다. 붕소는 원자 반경이 작기 때문에, 절연막에 대미지를 거의 주지 않고 절연막을 통과시켜 반도체막에 첨가시킬 수 있다. 따라서, 얻어지는 용량 소자는 절연막이 얇은 막 두께라도 높은 내압을 실현할 수 있다.
또한, 상기 방법에 의하여 얻어지는 반도체 장치도 특징을 갖고, 그 구성은 동일 기판 위에 박막 트랜지스터 및 용량을 갖고, 용량은 절연막을 유전체로 하고, 금속 전극과, 반도체에 일 도전형을 부여하는 불순물 원소를 함유하는 반도체층을 한 쌍의 전극으로서 갖고, 용량의 절연막은 박막 트랜지스터의 게이트 절연막과 거의 같은 막 두께인 것을 특징으로 하는 반도체 장치이다.
예를 들어, 얻어진 절연막을 액정 표시 장치의 스위칭 소자인 박막 트랜지스터의 게이트 절연막으로서 사용함으로써 게이트 절연막의 막 두께가 30nm이라도 신뢰성을 확보할 수 있다. 또한, 얻어진 절연막을 유전체로 하고, 한 쌍의 전극의 한쪽을 도전형이 부여된 반도체막으로 하여 액정 표시 장치의 유지 용량으로서 사용한 경우라도 신뢰성을 확보할 수 있다. 액정 표시 장치의 1화소당의 유지 용량은, 예를 들어, 약 2pF 내지 5pF이고, 게이트 절연막의 막 두께를 얇게 하고 또 품질을 향상시킴으로써 용량 값을 증대할 수 있으므로 유지 용량이 차지하는 전극 면적을 축소할 수 있고, 개구율의 향상을 도모할 수 있다. 발광 표시 장치에 있어서도, 1화소당의 유지 용량이 필요하고, 예를 들어, 약 0.2pF 내지 약 0.5pF이지만, 마찬가지로 게이트 절연막의 막 두께를 얇게 하고 또 품질을 향상시킴으로써 용량 값을 증대할 수 있으므로 유지 용량이 차지하는 전극 면적을 축소할 수 있고, 개구율의 향상을 도모할 수 있다.
또한, 포토다이오드를 갖는 포토 IC의 증폭 회로에 사용되는 박막 트랜지스터의 게이트 절연막으로서 사용함으로써, 절연막의 막 두께가 20nm이라도 신뢰성을 확보할 수 있다. 게이트 절연막의 막 두께를 얇게 함으로써 박막 트랜지스터의 임계값의 편차를 억제할 수 있고, 포토 IC의 소비 전력의 저감에 기여할 수 있다.
또한, 얻어진 절연막을 유전체로 하고, 한 쌍의 전극의 한쪽을 도전형이 부여된 반도체층으로 하여 박막 트랜지스터를 갖는 무선 칩의 유지 용량부로서 사용함으로써, 절연막의 막 두께가 10nm이라도, 신뢰성을 확보할 수 있다. 박막 트랜지스터를 갖는 무선 칩은 주로 전원 회로, 제어 회로, 기억 회로, 공진 용량부를 가진다. 전원 회로는 안테나가 수신한 교류 신호를 정류(整流)한 후에 평활화(平滑化)를 행하여 직류 전압을 발생시킨다. 또한, 전원 회로는 교류 신호를 정류한 후에 평활화를 행하고 전하를 유지하기 위한 유지 용량부라고 불리는 용량 소자를 가진다. 이 용량 소자는 한 쌍의 전극으로 끼워진 절연막을 유전체로 한다. 또한, 무선 칩에는 공진 용량부 등에도 다른 용량 소자가 형성된다. 이들의 용량 소자의 정전 용량이 충분하지 않는 경우, 통신 거리의 저하나 무선 칩의 비(非)동작을 초래할 우려가 있다. 용량 소자의 면적을 크게 하면, 충분한 정전 용량을 얻을 수 있지만, 무선 칩에 있어서는 결과적으로 집적 회로가 차지하는 면적의 크기가 커져 버리고, 크기의 확대로 인하여 소비 전력의 증대를 초래할 우려도 있다. 안테나로부터 얻을 수 있는 전력은 한정되므로, 무선 칩에 있어서 소비 전력의 증대는 통신 거리의 단축의 원인이 될 우려가 있으므로 큰 문제가 된다. 또한, 정전 용량은 면적뿐만 아니라 절연막의 유전율이나 막 두께에 영향을 받는다. 따라서, 절연막의 막 두께를 10nm로 하여 정전 용량의 증대를 도모할 수 있다. 예를 들어, UHF 대역의 무선 신호를 송수신하는 경우, 교류 신호를 정류한 후에 평활화를 행하고 전하를 유지하기 위한 유지 용량부라고 불리는 용량 소자의 합계 용량 값은 1nF(1000pF)를 넘는다.
또한, 무선 칩에 탑재하는 박막 트랜지스터의 게이트 절연막의 막 두께를 얇게 함으로써 박막 트랜지스터의 임계값의 편차가 억제되고, 무선 칩의 동작 전압 및 소비 전력의 저감을 도모할 수 있고, 결과적으로, 무선 칩의 통신 거리의 연장을 실현할 수 있다.
대량 생산을 하는 데에 있어서, 대면적 유리 기판 등의 절연 표면을 갖는 기판 위에 무선 칩을 제작하는 것은 제작 비용상 유리하다. 한편, 박막 트랜지스터를 갖는 무선 칩은 송수신하기 위한 회로를 유리 등의 절연 표면을 갖는 기판 위에 형성하는 경우, 박막 트랜지스터 등을 사용하여 회로를 구성하면, 디자인 룰(rule)이 미세하고 3차원에 회로를 적층할 수 있는 단결정 실리콘 칩과 비교하여, 회로가 차지하는 면적이 커지는 단점이 있다. 따라서, 절연막의 막 두께를 얇게 함으로써 집적 회로가 차지하는 면적의 크기를 축소할 수 있고 또 소비 전력의 저감을 도모할 수 있으므로 박막 트랜지스터를 갖는 무선 칩에 있어서 특히 유효하다.
상술한 이들 수단은 단순한 설계 사항이 아니라, 고밀도 플라즈마 장치를 사용하여 절연막을 형성하고, 그 절연막을 사용한 박막 트랜지스터나 커패시터를 함유하는 반도체 장치를 제작하고, 그 반도체 장치의 신뢰성 시험을 반복하면서 발명자들이 검토를 거듭한 후 발명된 사항이다.
본 명세서에 있어서, “상”, “하”, “측”, “수평”, “수직” 등의 방향을 나타내는 문언은 기판 표면 위에 디바이스를 배치한 경우의 기판 면을 기준으로 하는 방향을 가리킨다.
또한, 본 명세서에 있어서 사용한 정도를 나타내는 용어, 예를 들어, “거의”, “약” 등은 최종 결과가 현저하게 변화하지 않도록 어느 정도 변경된 용어의 합리적인 일탈의 정도를 뜻한다. 이들 용어는 어느 정도 변경된 용어의 적어도 ±5%의 일탈을 포함하는 것으로서 해석되어야 하지만, 이 일탈이 어느 정도 변경된 용어의 뜻을 부정하지 않는 것을 조건으로 한다.
고밀도 플라즈마 장치를 사용하여 유리 등의 절연 표면을 갖는 기판 위에 낮은 기판 온도로 얻어지는 절연막은 질소를 함유하는 산화실리콘막이고, 평행 평판형의 플라즈마 CVD 장치로 얻어지는 막보다 치밀한 박막이 얻어진다. 또한, 유리 등의 절연 표면을 갖는 동일 기판 위에, 낮은 기판 온도로 얻어지는 고품질의 절연막을 유전체로 하는 커패시터와, 고품질의 절연막을 게이트 절연막으로 하는 박막 트랜지스터를 갖는 반도체 장치를 실현할 수 있다.
도 1은 제작 플로우를 도시하는 도면.
도 2는 고밀도 플라즈마 장치의 상면도를 도시하는 도면.
도 3은 고밀도 플라즈마 장치의 단면도를 도시하는 도면.
도 4a 및 도 4b는 신뢰성 시험의 결과를 나타내는 그래프.
도 5a 및 도 5b는 I-V 특성을 도시하는 그래프.
도 6은 압력 의존성을 도시하는 그래프.
도 7은 SIMS 분석 결과를 도시하는 도면.
도 8a 내지 도 8d는 무선 칩의 제작 공정도.
도 9a 내지 도 9c는 무선 칩의 제작 공정도.
도 10a 및 도 10b는 무선 칩의 제작 공정도.
도 11a 및 도 11b는 액정 표시 장치의 상면도 및 단면도.
도 12a 내지 도 12e는 발광 표시 장치의 제작 공정도.
도 13은 발광 표시 장치의 제작 공정도.
도 14는 광전 변환 장치의 단면도.
도 15a 내지 도 15c는 무선 칩의 제작 공정도.
도 16a 내지 도 16e는 전자기기의 일례를 도시하는 도면.
실시형태에 대하여 이하에 설명한다.
유리 등의 절연 표면을 갖는 기판 위에 반도체층을 덮는 절연막을 형성하는 제작 순서 플로우를 도 1에 도시한다.
반도체층이 형성된 유리 기판을 고밀도 플라즈마 장치(주파수가 1GHz 이상, 여기서는 2.45GHz의 마이크로파 플라즈마 CVD장치)의 처리 용기 내에 반송한다.
여기서, 고밀도 플라즈마 장치의 일례의 상면도를 도 2에 도시한다. 공통실(1120)은 로드/언로드(L/UL)실(1110, 1115), 및 반응실(1)(1111) 내지 반응실(4)(1114)과 게이트 밸브(1122 내지 1127)를 통하여 연결된다. 기판(1130)은 로드/언로드(L/UL)실(1110, 1115)의 카세트(1128, 1129)에 장전(裝塡)되고, 공통실(1120)의 반송 수단(1121)에 의하여 각 반응실(1) 내지 반응실(4)에 반송된다.
또한, 도 2에 도시하는 고밀도 플라즈마 CVD 장치에는 로드/언로드(L/UL)실이 복수 형성되지만, 하나라도 좋다. 또한, 고밀도 플라즈마 CVD 장치에 예비실을 형성하여도 좋다. 예비실에서 기판을 예비 가열함으로써, 각 반응실에 있어서 성막될 때까지의 가열 시간을 단축할 수 있으므로, 스루풋(throughput)을 향상시킬 수 있다.
도 3은 이러한 고밀도 플라즈마 CVD 장치의 하나의 반응실의 구성의 일례를 자세히 설명하는 것이다. 도 3은 단면도이고, 하나의 반응실에는 처리 용기(180), 처리 용기(180) 내에 형성된 기판(1130)을 배치하기 위한 지지대(181), 처리 용기(180) 내의 가스를 도입하기 위한 가스 공급부(182), 처리 용기(180) 내의 가스를 배기하기 위한 진공 펌프에 접속하는 배기구(183), 플라즈마 발생용의 마이크로파를 공급하는 마이크로파 발생 장치(184), 마이크로파 공급부로부터 마이크로파를 처리 용기(180)에 도입하는 도파관(185), 도파관(185)에 접하고 또 개구부(187a)를 갖는 천판(187), 설치 기구(188)를 사용하여 천판(187)에 형성된 복수의 유전체판(186)이 형성된다.
또한, 기판(1130) 및 유전체판(186)의 사이에 착화용 가스를 흘리는 가스관(197) 및 원료 가스를 흘리는 가스관(198)이 형성된다. 가스관(197, 198)은 가스 공급부(182)와 접속된다. 구체적으로는, 착화용 가스를 흘리는 가스관(197)은 밸브(196) 및 질량 유량 콘트롤러(194)를 통하여 비원료 가스 공급원(192)에 접속된다. 또한, 원료 가스를 흘리는 가스관(198)은 밸브(195) 및 질량 유량 콘트롤러(193)를 통하여 원료 가스 공급원(191)에 접속된다. 또한, 지지대(181)에 온도 제어부(199)를 형성함으로써, 기판(1130)의 온도를 제어할 수도 있다. 또한, 지지대(181)에 고주파 전원을 접속하고, 고주파 전원으로부터 출력된 교류의 전력에 의하여 지지대(181)에 소정의 바이어스 전압을 인가하는 구성으로 하여도 좋다. 또한, 가스 공급부(182) 및 마이크로파 발생 장치(184)는 처리 용기 외부에 형성된다.
마이크로파 발생 장치(184)는 주파수가 1GHz 이상, 바람직하게는 2.45GHz, 바람직하게는 8.3GHz의 마이크로파를 공급한다. 또한, 마이크로파 발생 장치(184)를 복수 가짐으로써, 안정적인 대면적의 플라즈마를 생성할 수 있다. 따라서, 1변이 600mm를 넘는 기판, 특히 1변이 1000mm를 넘는 대면적 기판에 있어서도, 균일성이 높은 막을 형성할 수 있고, 또 성막 속도를 높일 수 있다.
유전체판(186)은 천판(187)의 개구부에 밀착하도록 형성된다. 마이크로파 발생 장치(184)에서 발생된 마이크로파가 도파관(185) 및 천판(187)의 개구부를 거쳐, 유전체판(186)에 전파되고, 유전체판(186)을 투과하여 처리 용기 내에 방출된다. 처리 용기 내에 방출된 마이크로파의 전계 에너지에 의하여, 착화용 가스가 플라즈마화된다. 상기 플라즈마(200)는 유전체판(186) 표면에서 밀도가 더 높기 때문에, 기판(1130)에 대한 대미지를 저감할 수 있다. 또한, 유전체판(186)을 복수 형성함으로써, 균일한 대면적의 플라즈마의 발생 및 유지가 가능하다. 또한, 유전체판(186)은 플라즈마(200) 발생 측에 구덩이가 형성되어도 좋다. 상기 구덩이에 의하여 안정적인 플라즈마를 생성할 수 있다.
가스관(197 및 198)은 착화용 가스를 흘리는 가스관(197)과 원료 가스를 흘리는 가스관(198)이 교차하여 형성되고, 착화용 가스를 흘리는 가스관(197)의 분출구가 유전체판(186) 측에 형성되고, 원료 가스를 흘리는 가스관(198)의 분출구는 기판(1130) 측에 형성된다. 착화용 가스가 유전체판(186) 측에 분출됨으로써, 유전체판(186) 표면에서의 성막을 회피하면서 플라즈마(200)를 발생시킬 수 있다. 또한, 기판(1130)에 더 가까운 위치에서 원료 가스를 분출할 수 있으므로 성막 속도를 높일 수 있다. 가스관(197 및 198)은 알루미나, 질화알루미늄 등의 세라믹스로 형성된다. 세라믹스는 마이크로파의 투과율이 높기 때문에, 가스관(197, 198)을 세라믹스로 형성함으로써, 유전체판(186)의 바로 아래에 가스관을 형성하여도 전계의 혼란이 생기지 않고 플라즈마의 분포를 균일하게 할 수 있다.
도 2 및 도 3에 도시하는 고밀도 플라즈마 장치를 사용한 성막 처리의 순서를 이하에 제시한다. 우선, 도 1의 단계 S170으로부터 성막 처리를 시작하고, 단계 S171에서 기판을 가열한다. 기판은 실온 혹은 온도 제어부에 의하여 100℃ 내지 550℃로 가열한다.
단계 S172에서 처리 용기 내를 진공으로 하고, 플라즈마 착화용 가스로서 헬륨, 아르곤, 크세논, 크립톤 등의 희소 가스 중 어느 1종 이상 및 산소 가스를 도입한다. 2.45GHz의 주파수를 사용하는 경우, 희소 가스와 함께 산소 가스를 처리 용기(180) 내에 도입함으로써, 플라즈마의 착화를 용이하게 행할 수 있다. 또한, 주파수 등의 플라즈마 발생 조건을 적절히 설정함으로써, 산소 가스를 사용하지 않고 희소 가스와 아산화질소를 처리 용기 내에 도입하여 플라즈마의 착화를 행할 수도 있다. 이 경우, 사용하는 가스의 종류를 삭감할 수 있다.
다음에, 단계 S173에서 처리 용기 내의 압력을 소정의 압력으로 한다. 처리 용기 내의 압력은 1Pa 내지 200Pa, 바람직하게는 10Pa 내지 20Pa로 한다. 다음에, 단계 S174에서 마이크로파 발생 장치의 전원을 온(on) 상태로 함으로써, 마이크로파 발생 장치로부터 도파관에 마이크로파를 공급하여 처리 용기 내에서 플라즈마를 생성한다. 마이크로파 발생 장치의 출력은 500W 내지 6000W, 바람직하게는 4000W 내지 6000W로 한다. 마이크로파의 도입에 의하여 플라즈마의 여기를 행하면, 저전자 온도(0.7eV 이상 3eV 이하, 바람직하게는 0.7eV 이상 1.5eV 이하)에서 고전자 밀도(1×1011cm-3 내지 1×1013cm-3 이상)의 플라즈마를 생성할 수 있다.
단계 S175에서, 가스관으로부터 원료 가스를 처리 용기 내에 도입한다. 구체적으로는, 산소의 공급을 정지하고, 원료 가스로서 아산화질소 및 희소 가스를 도입한 후, 아산화질소, 희소 가스, 실리콘 화합물 가스를 도입함으로써, 기판 위에 반도체층을 덮는 산화실리콘막을 형성할 수 있다. 구체적으로는, 원료 가스는 실란에 대한 아산화질소의 유량 비율을 10배 이상 300배 이하, 바람직하게는 50배로 한다.
다음에, 단계 S176에서 원료 가스의 공급을 정지하고, 처리 용기 내의 압력을 저하시키고, 마이크로파 발생 장치의 전원을 오프(off) 상태로 한다.
다음에, 단계 S177에서 플라즈마 착화용 가스로서 헬륨, 아르곤, 크세논, 크립톤 등의 희소 가스 중의 어느 1종 이상 및 산소 가스를 도입한다.
다음에, 단계 S178에서 처리 용기 내의 압력을 소정의 압력으로 한다.
다음에, 단계 S179에서 마이크로파 발생 장치의 전원을 온 상태로 함으로써, 마이크로파 발생 장치로부터 도파관에 마이크로파를 공급하여 처리 용기 내에서 플라즈마를 생성한다.
다음에, 단계 S180에서 가스관으로부터 원료 가스를 처리 용기(180) 내에 도입한다. 구체적으로는, 산소 가스의 공급을 정지하고, 원료 가스로서 아산화질소 및 희소 가스를 도입함으로써, 산화실리콘막 표면에 대하여 플라즈마 처리를 행한다.
다음에, 단계 S181에서 원료 가스의 공급을 정지하고, 처리 용기 내의 압력을 저하시키고, 마이크로파 발생 장치의 전원을 오프 상태로 하고, 단계 S182에서 성막 프로세스를 종료한다. 그리고, 기판을 처리 용기 외부에 반송한다.
상술한 바와 같이 얻어지는 질소를 함유하는 산화실리콘막을 박막 트랜지스터의 절연막이나 커패시터의 유도체 등에 사용한 경우, 반도체 소자의 내압을 높일 수 있다.
얻어진 절연막의 내압을 측정하기 위하여, 이하에 제시하는 실험을 행하였다.
샘플의 제작 수순을 제시한다. 우선, 유리 기판 위에 평행 평판형 플라즈마 CVD 장치를 사용하여 비정질 실리콘막을 형성하고, 파장이 532nm의 레이저 광(500μm의 장축 빔 폭)을 주사(스캔 속도 350mm/s)함으로써 결정화시켜 폴리실리콘막을 형성한다. 또한, 레이저 조사 전에는 산화막을 플루오르화 수소를 함유하는 에천트를 사용하여 웨트 에칭으로 제거한다.
다음에, 폴리실리콘막을 선택적으로 에칭하여 섬 형상 반도체층을 형성한 후, 섬 형상 반도체층을 덮도록 고밀도 플라즈마 장치를 사용하여 절연막을 형성한다.
또한, 절연막을 형성하기 전에 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 4개의 마이크로파 발생 장치(4.5kW)를 갖는 고밀도 플라즈마 장치를 사용한다. 플라즈마 처리는 압력 20Pa, 기판 온도 325℃, 갭 간격(유전체-기판 간격) 160mm, 아산화질소 유량 1000sccm, 아르곤 유량 2500sccm으로 하여 5분간 행하였다. 다음에, 압력 20Pa, 기판 온도 325℃, 갭 간격(유전체-기판 간격) 160mm, 모노실란의 유량 30sccm, 아산화질소 유량 1500sccm, 아르곤 유량 2500sccm으로 하여 막 두께 10nm의 절연막을 형성하였다. 성막 후, 다시 성막 전에 행한 플라즈마 처리와 같은 조건의 플라즈마 처리를 행하였다.
다음에, 절연막을 통과시켜 절연막과 겹치는 반도체층에 붕소를 도핑한다. 가속 전압은 20kV로 하고, 1×1019/cm3 이상 1×1020/cm3 미만의 농도가 되는 도핑 처리를 행한다.
다음에, 반도체층과 겹치는 절연막 위에 전극을 형성하고, 전극을 마스크로 하여 붕소를 반도체층에 첨가한다. 또한, 첨가되는 붕소는 1×1020/cm3 이상 1×1022/cm3 미만의 농도가 되는 도핑 처리를 행한다.
또한, 절연막을 통과시켜 반도체층에 붕소를 첨가한 상기 샘플과는 다른 공정 순서, 구체적으로는, 절연막을 형성하기 전에 도핑을 행한 샘플을 제작하고, 절연 파괴가 생길 때까지 전압을 인가하고, 그 분포를 나타내는 그래프를 도 4a에 도시한다.
또한, 도 4a는 도핑의 가속 전압의 조건의 결과도 포함한다. 또한, 붕소 대신에 인을 도핑한 샘플의 결과도 포함한다. 도 4a의 결과를 보면, 절연막 형성 전에 도핑을 행한 샘플보다 절연막을 통과시켜 반도체에 도핑하는 샘플이 파괴되는 전압 값이 높고, 높은 내압을 갖는 경향이 있는 것을 알 수 있다. 또한, 도핑 처리의 가속 전압이 낮은 쪽이 파괴되는 전압 값이 높고, 높은 내압을 갖는 경향이 있는 것을 알 수 있다.
또한, 도 4a를 보면, 전극과 겹치는 반도체층에 인을 도핑한 샘플보다도 전극과 겹치는 반도체층에 붕소를 도핑한 샘플이 파괴되는 전압 값이 높은 경향이 있는 것을 알 수 있다. 이것은 이온종이 인인 경우에는 절연막에 도핑으로 인한 대미지가 생기지만, 이온종이 붕소인 경우에는 원자 크기가 인보다 작기 때문에 대미지를 저감할 수 있는 것에 기인한다.
또한, 도 4a와 상이한 반도체층의 상면 형상, 구체적으로는, 전극과 겹치는 반도체층을 스틱 형상으로 형성한 샘플의 결과를 도 4b에 도시한다. 도 4b에서 특필하여야 하는 것은 절연막을 통하여 붕소를 도핑한 샘플에 관하여는 도 4a와 거의 같은 결과를 나타낸 것이다. 이것은 반도체층이 스틱 형상이면 그 위에 형성되는 절연막에도 요철이 형성되지만, 본 실시형태에 제시하는 제작 방법에 의하여 막 두께 10nm으로 얇은 절연막이라도 균일한 막 두께가 스틱 형상의 반도체층 위에 피복성 좋게 형성된다고 말할 수 있다.
또한, 도 4a 및 도 4b에서는 절연막의 성막 전후에 플라즈마 처리를 행한 예를 도시하지만 특히 한정되지 않고, 예를 들어, 고신뢰성을 더 얻기 위하여는 절연막의 성막 후에만 플라즈마 처리를 행하는 것이 바람직하다.
또한, 도핑 처리의 가속 저압이 낮은 쪽이 I-V 특성의 편차도 저감된다. 도 5a 및 도 5b에 I-V 특성을 나타내는 그래프를 제시한다. 도 5a는 전극과 겹치는 스틱 형상의 반도체층에 인을 10kV로 도핑한 샘플의 I-V 특성의 편차를 나타내는 실험 결과이고, 도 5b는 전극과 겹치는 스틱 형상의 반도체층에 인을 20kV로 도핑한 샘플의 I-V 특성의 편차를 나타내는 실험 결과이다.
또한, 절연막의 성막 후의 파티클수의 압력 의존성을 측정한 결과를 도 6에 도시한다. 성막 조건은 성막 온도 325℃, 갭 간격 160mm, 실란 30sccm, 아산화질소의 유량 3000sccm, 아르곤 유량 2500sccm으로 하여 막 두께 10nm의 절연막을 형성하였다. 성막 압력 20Pa와 30Pa로 파티클수의 비교를 행하였다. 도 6에 도시하는 바와 같이, 30Pa보다도 20Pa가 파티클수가 적고, 바람직한 압력 조건인 것을 알 수 있다. 도 6의 성막 조선에 있어서, 실란에 대한 아산화질소의 유량 비율은 100배이고, 50배와 비교하여 파티클수가 많이 발생하는 조건이다. 파티클이 많이 발생되면 절연막 표면에 미소한 볼록부가 형성될 우려가 있고, 막 두께의 균일성이 저하된다.
여기서는, 막 두께 10nm의 절연막을 사용하여 비교한 예를 설명하지만, 특히, 이 막 두께에 한정되지 않고, 100nm 미만의 얇은 막 두께라면 같은 효과가 얻어진다. 물론, 막 두께가 얇으면 얇을수록 성막에 걸리는 시간을 단축할 수 있다. 또한, 고밀도 플라즈마 장치를 사용한 절연막을 유전체로 하는 용량을 형성하는 경우, 절연막의 막 두께가 얇으면 얇을수록 큰 용량을 형성할 수 있다.
또한, 고밀도 플라즈마 장치를 사용하여 실리콘 웨이퍼 위에 제 1 절연막, 제 2 절연막, 제 3 절연막, 제 4 절연막, 제 5 절연막을 각각 200nm의 막 두께로 적층하고, SIMS(2차 이온 질량 분석계)를 사용한 분석에 의하여 막 중의 수소, 탄소, 질소, 및 불소의 농도를 측정한 결과를 도 7에 도시한다. 제 1 절연막의 성막 조건은 압력을 20Pa, 실란 유량을 30sccm, 아산화질소의 유량을 1500sccm로 하여 실란에 대한 아산화질소의 유량 비율을 50배로 하였다. 또한, 제 2 절연막의 성막 조건은 압력을 20Pa, 실란 유량을 60sccm, 아산화질소의 유량을 3000sccm로 하여 실란에 대한 아산화질소의 유량 비율을 50배로 하였다. 또한, 제 3 절연막의 성막 조건은 압력을 30Pa, 실란 유량을 100sccm, 아산화질소의 유량을 3000sccm로 하여 실란에 대한 아산화질소의 유량 비율을 30배로 하였다. 또한, 제 4 절연막의 성막 조건은 압력을 30Pa, 실란의 유량을 250sccm, 아산화질소의 유량을 2500sccm로 하여 실란에 대한 아산화질소의 유량 비율을 10배로 하였다. 또한, 제 1 절연막 내지 제 4 절연막에서는 유량 2500sccm의 아르곤 가스를 유전체판 측에 분출시키고, 원료 가스(실란 및 아산화질소)를 기판 측에 분출시켰다. 또한, 제 5 절연막은 산화실리콘막의 레퍼런스이다. 제 5 절연막의 성막 조건은 압력을 15Pa, 실란 유량을 250sccm, 산소 유량을 1500sccm, 아르곤 가스의 유량을 3500sccm로 하여 모든 가스를 기판 측에 분출시켰다. 또한, 제 1 절연막 내지 제 5 절연막에서는 기판 온도를 325℃, 갭 간격을 160mm로 하였다. 도 7을 보면, 실란 및 아산화질소를 성막 가스로 하여 고밀도 플라즈마 장치를 사용하여 얻어지는 절연막의 질소 농도가 1×1019/cm3 이상 1×1021/cm3 미만인 것을 알 수 있다. 본 실시형태에서는 상술한 제 1 절연막 내지 제 4 절연막 중의 어느 하나의 절연막에 대하여 성막실과 같은 챔버에서 대기에 노출시키지 않고 연속적으로 아산화질소를 사용한 플라즈마 처리를 행함으로써 절연막의 표면 개질을 더 행하였다. 또한, 본 명세서에 있어서의 농도는 SIMS를 사용한 분석에 의한 농도의 피크 값을 가리킨다. SIMS은 농도가 낮은 쪽으로부터 높은 쪽으로 향하여 깊이 방향으로 분석된 값이다.
상술한 구성으로 이루어지는 실시형태에 대하여 이하에 제시하는 실시예에서 더 자세하게 설명하는 것으로 한다.
[실시예 1]
본 실시예에서는 안테나 회로를 포함하는 반도체 장치를 기판 위에 형성하는 구성에 대하여 설명한다.
우선, 도 8a에 도시하는 바와 같이, 기판(1901)의 일 표면에 절연막(1902)을 사이에 두고 박리층(1903)을 형성하고, 이어서 하지막으로서 기능하는 절연막(1904)과 반도체막(1905)(예를 들어, 비정질 실리콘을 함유하는 막)을 적층하여 형성한다. 또한, 절연막(1902), 박리층(1903), 절연막(1904) 및 반도체 층(1905)은 연속하여 형성할 수 있다.
또한, 기판(1901)은 유리 기판, 석영 기판, 금속 기판(예를 들어, 스테인리스 기판 등), 세라믹 기판 중에서 선택되는 것이다. 또한, 본 공정에서는, 박리층(1903)은 절연막(1902)을 사이에 두고 기판(1901)의 전면(全面)에 형성되지만, 필요에 따라, 기판(1901)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의하여 선택적으로 형성하여도 좋다.
또한, 절연막(1902 및 1904)은 플라즈마 CVD법이나 스퍼터링법 등을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘(SiOxNy)(x>y>0), 질화산화실리콘(SiNxOy)(x>y>0) 등의 재료를 사용하여 형성한다. 예를 들어, 절연막(1902 및 1904)을 2층 구조로 하는 경우, 제 1 층째의 절연막으로서 질화산화실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화질화실리콘막을 형성하면 좋다. 또한, 제 1 층째의 절연막으로서 질화실리콘막을 형성하고, 제 2 층째의 절연막으로서 산화실리콘막을 형성하여도 좋다. 절연막(1902)은 기판(1901)으로부터 박리층(1903) 혹은 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹 층으로서 기능하고, 절연막(1904)은 기판(1901) 및 박리층(1903)으로부터 그 위에 형성되는 소자에 불순물 원소가 혼입하는 것을 방지하는 블로킹 층으로서 기능한다. 이와 같이, 블로킹 층으로서 기능하는 절연막(1902 및 1904)을 형성함으로써, 기판(1901)으로부터 Na 등의 알칼리 금속이나 알칼리 토류 금속, 혹은 박리층(1903)으로부터 박리층에 함유되는 불순물 원소가, 그 위에 형성되는 소자에 악영향을 주는 것을 방지할 수 있다. 또한, 기판(1901)으로서 석영을 사용하는 경우에는 절연막(1902 및 1904)을 생략하여도 좋다.
또한, 박리층(1903)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 사용할 수 있다. 금속막으로서는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir) 중에서 선택되는 원소 혹은 상기 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 이루어지는 막을 단층 혹은 적층하여 형성한다. 또한, 이들 재료는 스퍼터링법이나 플라즈마 CVD법 등을 사용하여 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기하 혹은 산화질소 분위기하에 있어서의 플라즈마 처리, 산소 분위기하 혹은 산화질소 분위기하에 있어서의 가열 처리를 행함으로써, 금속막 표면에 상기 금속막의 산화물 혹은 산화 질화물을 형성할 수 있다. 예를 들어, 금속막으로서 스퍼터링법이나 CVD법 등에 의하여 텅스텐막을 형성한 경우, 텅스텐막에 플라즈마 처리를 행함으로써, 텅스텐막 표면에 텅스텐 산화물로 이루어지는 금속 산화막을 형성할 수 있다. 그 외에도, 예를 들어, 금속막(예를 들어, 텅스텐)을 형성한 후에, 상기 금속막 위에 스퍼터링법으로 산화실리콘 등의 절연막을 형성함과 함께 금속막 위에 금속 산화물(예를 들어, 텅스텐 위에 텅스텐 산화물)을 형성하여도 좋다. 또한, 플라즈마 처리로서, 예를 들어, 고밀도 플라즈마 장치를 사용한 고밀도 플라즈마 처리를 행하여도 좋다. 또한, 금속 산화막 외에도, 금속 질화물이나 금속 산화질화물을 사용하여도 좋다. 이 경우, 금속막에 질소 분위기하 혹은 질소와 산소 분위기하에서 플라즈마 처리나 가열 처리를 행하면 좋다.
또한, 반도체막(1905)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의하여, 25nm 이상 200nm 이하(바람직하게는 30nm 이상 150nm 이하)의 막 두께로 형성한다.
다음, 도 8b에 도시하는 바와 같이, 반도체막(1905)에 레이저 빔을 조사하여 결정화한다. 또한, 레이저 빔의 조사와, RTA 혹은 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 촉진하는 금속 원소를 사용하는 열 결정화법을 조합한 방법 등에 의하여 반도체막(1905)의 결정화를 행하여도 좋다.
결정화 공정의 일례를 이하에 간단하게 설명하면, 우선, 평행 평판형 플라즈마 CVD 장치를 사용하여 비정질 반도체막을 형성함으로써 막 두께를 66nm로 한다. 그 후, 메가 헤르츠 레이저 빔을 조사하여 포토리소그래피법을 사용함으로써 결정질 반도체막(1905)을 형성한다. 또한, 본 명세서에 있어서 메가 헤르츠 레이저 빔이란 주파수 10MHz 이상, 펄스 폭 100fs 이상 1ns 이하의 극단 펄스를 갖는 레이저 빔을 가리킨다. 주파수를 10MHz 이상으로 함으로써 연속적으로 반도체막에 열을 줄 수 있기 때문에, 연속적인 결정 성장이 가능해진다. 본 실시예에서는 메가 헤르츠 레이저 빔을 조사하기 전에 산화막 제거를 행한 후, 주파수 80MHz, 펄스 폭 15ps의 YVO4 레이저를 사용하여 파장 532nm, 조사 파워 8W 내지 9W, 장축 빔 폭 500μm, 스캔 속도 350mm/s로 한다. 조사된 후의 반도체막의 막 두께는 60nm가 된다.
반도체막(1905)의 결정화 후, 포토리소그래피법을 사용함으로써 얻어진 결정질 반도체막을 원하는 형상으로 에칭하여 결정질 반도체막(1905a, 1905b, 1905d, 1905e, 1905f)을 형성하여, 상기 반도체막을 덮도록 게이트 절연막(1906)을 형성한다.
게이트 절연막(1906)은 고밀도 플라즈마 장치를 사용하여 형성한다. 예를 들어, 압력 20Pa, 기판 온도 325℃, 갭 간격(유도체-기판 간격) 160mm, 모노실란의 유량 30sccm, 아산화질소의 유량 1500sccm, 아르곤의 유량 2500sccm로 하여 막 두께 10nm의 절연막을 형성한다.
다음에, 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 플라즈마 처리는 압력 20Pa, 기판 온도 325℃, 갭 간격(유전체-기판 간격) 160mm, 아산화질소의 유량 1000sccm, 아르곤 유량 2500sccm로 한다. 이러한 고밀도 플라즈마를 사용한 처리에 의하여 결정립계에 있어서 지나치게 산화 반응시키지 않고, 균일성이 좋고 계면 준위 밀도가 낮은 절연막이 형성되고, 결과적으로, 내압이 높은 10nm의 게이트 절연막(1906)을 얻을 수 있다.
본 실시예에서는 게이트 절연막(1906)의 막 두께를 10nm로 하는 예를 설명했지만, 특히 이 막 두께에 한정되지 않고, 10nm보다 두껍고 100nm 미만의 막 두께라도 균일성이 좋고 계면 준위 밀도가 낮은 절연막을 얻을 수 있다.
다음에, 포토리소그래피법을 사용하여 레지스트로 이루어지는 마스크를 형성하고, 이온 도핑법 혹은 이온 주입법에 의하여 유지 용량부(1900b)가 되는 반도체막(1905b)에 게이트 절연막(1906)을 통하여 p형을 부여하는 불순물 원소를 첨가한다. p형을 제시하는 불순물 원소로서는 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는 p형을 부여하는 불순물 원소로서 붕소(B)를 사용하여 1×1019/cm3 이상 1×1020/cm3 이하의 농도로 포함되도록 선택적으로 첨가한다. 첨가한 후는 레지스트로 이루어지는 마스크를 제거한다.
다음에, 게이트 절연막(1906) 위에 제 1 도전막과 제 2 도전막을 적층하여 형성한다. 여기서는, 제 1 도전막은 CVD법이나 스퍼터링법 등에 의하여, 20nm 이상 100nm 이하의 두께로 형성한다. 제 2 도전막은 100nm 이상 400nm 이하의 두께로 형성한다. 제 1 도전막과 제 2 도전막은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등으로부터 선택된 원소 혹은 이들의 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성한다. 혹은, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체 재료에 의하여 형성한다. 제 1 도전막과 제 2 도전막의 조합의 예를 들면, 질화탄탈막과 텅스텐막, 질화텅스텐막과 텅스텐막, 질화몰리브덴막과 몰리브덴막 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에 제 1 도전막과 제 2 도전막을 형성한 후에, 열 활성화를 목적으로 한 가열 처리를 할 수 있다. 또한, 2층 구조가 아니라, 3층 구조의 경우는 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트로 이루어진 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하고, 반도체막(1905a, 1905b, 1905d, 1905e, 1905f)의 위쪽에 게이트 전극(1907)을 형성한다. 여기서는, 게이트 전극(1907)을 제 1 도전막(1907a)과 제 2 도전막(1907b)의 적층 구조로 형성한 예를 제시한다.
다음에, 도 8c에 도시하는 바와 같이, 게이트 전극(1907)을 마스크로 하여 반도체막(1905a, 1905b, 1905d, 1905e, 1905f)에 이온 도핑법 혹은 이온 주입법에 의하여, n형을 부여하는 불순물 원소를 저농도로 첨가하고, 그 후, 포토리소그래피법에 의하여 레지스트로 이루어진 마스크를 선택적으로 형성하고, p형을 부여하는 불순물 원소를 고농도로 반도체막(1905b 및 1905e)에 첨가한다. n형을 나타내는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여, 1×1018/cm3 이상 1×1019/cm3 이하의 농도로 포함되도록 반도체막(1905a, 1905b, 1905d, 1905e, 1905f)에 도입하여 n형을 나타내는 불순물 영역(1908)을 형성한다. 또한, p형을 부여하는 불순물 원소로서 붕소(B)를 사용하여, 1×1018/cm3 이상 1×1019/cm3 이하의 농도로 포함되도록 선택적으로 반도체막(1905b 및 1905e)에 도입하여, p형을 나타내는 불순물 영역(1909)을 형성한다.
이어서, 게이트 절연막(1906)과 게이트 전극(1907)을 덮도록 절연막을 형성한다. 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의하여, 실리콘, 실리콘의 산화물 혹은 실리콘의 질화물의 무기 재료를 함유하는 막, 및 유기 수지 등의 유기 재료를 함유하는 막의 1종 혹은 복수종을 단층 혹은 적층으로 형성한다. 다음에, 절연막을 수직 방향을 주체로 한 이방성 에칭에 의하여 선택적으로 에칭하여, 게이트 전극(1907)의 측면에 접하는 절연막(1910; 사이드월이라고도 불림)을 형성한다. 절연막(1910)은, LDD(Lightly Doped Drain) 영역을 형성할 때의 도핑용의 마스크로서 사용한다
이어서, 포토리소그래피법에 의하여 형성한 레지스트로 이루어진 마스크와, 게이트 전극(1907) 및 절연막(1910)을 마스크로서 사용하여, 반도체막(1905a, 1905d, 1905f)에 n형을 부여하는 불순물 원소를 고농도로 첨가함으로써, n형을 나타내는 불순물 영역(1911)을 형성한다. 여기서는, n형을 부여하는 불순물 원소로서 인(P)을 사용하여, 1×1020/cm3 이상 1×1021/cm3 이하의 농도로 포함되도록 반도체막(1905a, 1905d, 1905f)에 선택적으로 도입함으로써, 불순물 영역(1908)보다 고농도의 n형을 나타내는 불순물 영역(1911)을 형성한다.
상술한 공정에 의하여, 도 8d에 도시하는 바와 같이, n채널형 박막 트랜지스터(1900a, 1900d, 1900f), p채널형 박막 트랜지스터(1900e), 유지 용량부(1900b)가 형성된다.
또한, 박막 트랜지스터(1900a)는 게이트 전극(1907)과 겹치는 반도체막(1905a)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1907) 및 절연막(1910)과 겹치지 않는 영역에 소스 영역 혹은 드레인 영역을 형성하는 고농도 불순물 영역(1911)이 형성되고, 절연막(1910)과 겹치는 영역이고 채널 형성 영역과 고농도 불순물 영역(1911) 사이에 저농도 불순물 영역(LDD 영역)이 형성된다. 또한, 박막 트랜지스터(1900d) 및 박막 트랜지스터(1900f)도 마찬가지로 채널 형성 영역, 저농도 불순물 영역 및 불순물 영역(1911)이 형성된다.
또한, 박막 트랜지스터(1900e)는 게이트 전극(1907)과 겹치는 반도체막(1905e)의 영역에 채널 형성 영역이 형성되고, 게이트 전극(1907)과 겹치지 않는 영역에 불순물 영역(1909)이 형성된다. 또한, 여기서는, 박막 트랜지스터(1900e)에는 LDD 영역을 형성하지 않지만, LDD 영역을 형성하여도 좋고, 박막 트랜지스터에 LDD 영역을 형성하지 않는 구성으로 하여도 좋다.
또한, 유지 용량부(1900b)는 게이트 전극(1907)과 같은 공정으로 형성된 전극과 반도체막(1905b)을 한 쌍의 전극으로 하고, 막 두께 10nm의 절연막을 유도체로 한다. UHF 대역의 무선 신호를 송수신하는 경우, 교류 신호를 정류한 후에 평활화를 행하여 전하를 유지하기 위한 유지 용량부의 합계 용량 값은 1nF(1000pF)를 넘는다. 여기서는 합계 용량 값이 약 30nF로 한다.
다음, 도 9a에 도시하는 바와 같이, 반도체막(1905a, 1905b, 1905d, 1905e 1905f), 게이트 전극(1907) 등을 덮도록, 절연막을 단층 혹은 적층으로 형성하고, 상기 절연막 위에 고농도 불순물 영역(1909, 1911)과 전기적으로 접속하는 도전막(1913a)과, 유지 용량부와 전기적으로 접속되는 도전막(1913b)을 형성한다. 절연막은 CVD법, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등에 의하여, 실리콘의 산화물 및 실리콘의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료, 실록산 재료의 어느 1종 혹은 복수종을 단층 혹은 적층으로 형성한다. 여기서는, 상기 절연막을 2층으로 형성하고, 1층째의 절연막(1912a)을 질화산화실리콘막으로 형성하고, 2층째의 절연막(1912b)을 산화질화실리콘막으로 형성한다. 또한, 도전막(1913a)은 반도체막(1905a, 1905d, 1905e, 1905f)과 전기적으로 접속되는 소스 전극 혹은 드레인 전극을 형성한다.
또한, 절연막(1912a, 1912b)을 형성하기 전, 혹은 절연막(1912a, 1912b) 중의 하나 혹은 복수의 박막을 형성한 후에, 반도체막의 결정성의 회복이나 반도체막에 첨가된 불순물 원소의 활성화, 반도체막의 수소화를 목적으로 한 가열 처리를 하면 좋다. 가열 처리에는 열 어닐링, 레이저 어닐링법 혹은 RTA법 등을 적용하면 좋다.
도전막(1913a 및 1913b)은 CVD법이나 스퍼터링법 등에 의하여, 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 및 실리콘(Si) 중에서 선택된 원소, 혹은 이들의 원소를 주성분으로 하는 합금재료 혹은 화합물 재료를 사용하여 단층 혹은 적층으로 형성한다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하고 니켈을 함유하는 재료, 혹은, 알루미늄을 주성분으로 하고 니켈과, 탄소 및 규소의 한쪽 또는 양쪽을 함유하는 합금 재료에 상당한다. 도전막(1913a 및 1913b)은, 예를 들어, 배리어막과 알루미늄실리콘(Al-Si)막과 배리어막의 적층 구조, 배리어막과 알루미늄실리콘(Al-Si)막과 질화티타늄막과 배리어막의 적층 구조를 채용하면 좋다. 또한, 배리어막이란, 티타늄, 티타늄의 질화물, 몰리브덴, 혹은 몰리브덴의 질화물로 이루어지는 박막에 상당한다. 알루미늄이나 알루미늄실리콘은 저항값이 낮고, 가격이 저렴하기 때문에, 도전막(1913a 및 1913b)을 형성하는 재료로서 최적이다.
다음에, 도전막(1913a 및 1913b)을 덮도록 층간 절연막(1914)을 형성한다.
또한, 층간 절연막(1914)은 CVD법이나 스퍼터링법 등에 의하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 산소 혹은 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기재료 혹은 실록산 수지 등의 실록산 재료로 이루어지는 단층 혹은 적층 구조로 형성할 수 있다. 또한, 실록산 재료란 Si-O-Si 결합을 포함하는 재료에 상당한다. 실록산은 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서 유기기(예를 들어, 알킬기, 방향족 탄화수소기)나 플루오로기를 사용하여도 좋다. 유기기는 플루오로기를 가져도 좋다.
다음에, 층간 절연막(1914) 위에 박막 트랜지스터(1900a, 1900f)의 소스 전극 혹은 드레인 전극을 형성하는 도전막(1913a)과 각각 전기적으로 접속하는 도전막(1915a, 1915b)을 형성한다. 또한, 유지 용량부(1900b)의 전극과 전기적으로 접속하는 도전막(1916a)을 형성한다. 박막 트랜지스터(1900e)의 소스 전극 혹은 드레인 전극을 형성하는 도전막(1913a)과 전기적으로 접속하는 도전막(1916b)을 형성한다. 또한, 도전막(1915a 및 1915b)과 도전막(1916a 및 1916b)는 동을 재료로 동시에 형성하여도 좋다. 도전막(1915a 및 1915b)과 도전막(1916a, 1916b)는 상술한 도전막(1913a 및 1913b)에 사용할 수 있는 재료 중의 어느 것을 사용하여 형성할 수 있다.
이어서, 도 9b에 도시하는 바와 같이, 도전막(1916a 및 1916b) 위에 안테나로서 기능하는 도전막(1917a 및 1917b)이 전기적으로 접속되도록 형성한다.
도전막(1917a 및 1917b)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료로 형성한다. 도전성 재료는, 알루미늄, 티타늄, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈, 몰리브덴 중에서 선택된 원소, 혹은 이들의 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 구조 혹은 적층 구조로 형성한다.
예를 들어, 스크린 인쇄법을 사용하여 안테나로서 기능하는 도전막(1917a 및 1917b)을 형성하는 경우에는, 입자 직경이 수nm 내지 수십μm 도전체 입자를 유기 수지에 용해 혹은 분산시킨 도전성의 페이스트를 선택적으로 인쇄함으로써 형성할 수 있다. 도전체 입자로서는 은, 금, 구리, 니켈, 백금, 팔라듐, 탄탈, 몰리브덴 및 티타늄 등의 어느 하나 이상의 금속 입자나 할로겐화 은의 미립자, 혹은 분산성 나노 입자를 사용할 수 있다. 또한, 도전성 페이스트에 포함되는 유기 수지는 금속 입자의 결합제, 용매, 분산제 및 피복재로서 기능하는 유기 수지 중에서 선택된 하나 혹은 복수를 사용할 수 있다. 대표적으로는, 에폭시 수지, 실리콘(silicone) 수지 등의 유기 수지를 들 수 있다. 또한, 도전막(1917a 및 1917b)의 형성에 있어서, 도전성의 페이스트를 압출한 후에 소성하는 것이 바람직하다. 예를 들어, 도전성의 페이스트의 재료로서, 은을 주성분으로 하는 미립자(예를 들어 입자 직경 1nm 이상 100nm 이하)를 사용하는 경우, 150℃ 이상 300℃ 이하의 온도 범위에서 소성함으로써 경화시켜 도전막을 얻을 수 있다. 또한, 땜납이나 납 프리(free)의 땜납을 주성분으로 하는 미립자를 사용하여도 좋고, 이 경우는 입자 직경 20μm 이하의 미립자를 사용하는 것이 바람직하다. 땜납이나 납 프리 땜납은 저비용이라는 이점을 가진다.
다음에, 도 9c에 도시하는 바와 같이, 도전막(1917a 및 1917b)을 덮도록 절연막(1918)을 형성한 후, 박막 트랜지스터(1900a, 1900d, 1900e, 1900f), 유지 용량부(1900b), 도전막(1917a 및 1917b) 등을 포함하는 층(이하, 소자 형성층(1919)이라고 기재함)을 기판(1901)으로부터 박리한다. 여기서는, 레이저 빔(예를 들어, UV 광)을 조사함으로써, 박막 트랜지스터(1900a, 1900d, 1900e, 1900f) 및 유지 용량부(1900b)를 피한 영역에 개구부를 형성한 후, 물리적인 힘을 사용하여 기판(1901)으로부터 소자 형성층(1919)을 박리할 수 있다.
절연막(1918)은 CVD법이나 스퍼터링법 등에 의하여, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘 등의 산소 혹은 질소를 갖는 절연막이나 DLC(다이아몬드 라이크 카본) 등의 탄소를 함유하는 막, 에폭시, 폴리이미드, 폴리아미드, 폴리비닐페놀, 벤조시클로부텐, 아크릴 등의 유기 재료 혹은 실록산 수지 등의 실록산 재료로 이루어지는 단층 혹은 적층 구조로 형성할 수 있다.
본 실시예에서는, 도 10a에 도시하는 바와 같이, 레이저 빔의 조사에 의하여 소자 형성층(1919)에 개구부를 형성한 후에, 상기 소자 형성층(1919)의 한쪽의 면(절연막(1918)이 노출된 면)에 제 1 시트재(1920)를 접착한 후, 기판(1901)으로부터 소자 형성층(1919)을 박리한다.
다음에, 도 10b에 도시하는 바와 같이, 소자 형성층(1919)의 다른 쪽의 면(박리에 의하여 노출된 면)에, 가열 처리와 가압 처리의 한쪽 혹은 양쪽 모두를 행하여, 제 2 시트재(1921)를 접착한다. 바람직하게는, 소자 형성층(1919)의 주위 전체를 제 2 시트재(1921)로 덮는다. 제 1 시트재(1920), 제 2 시트재(1921)로서, 핫 멜트 필름 등을 사용할 수 있다.
또한, 제 2 시트재(1921)로서 섬유체를 함유하는 수지를 사용하여도 좋다. 섬유체는 유기 화합물 혹은 무기 화합물의 고강도 섬유를 사용한 직포 혹은 부직포이고, 그 고강도 섬유의 대표예로서는 폴리비닐알콜계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 혹은 탄소 섬유이다. 유리 섬유로서는, E유리, S유리, D유리, Q유리 등을 사용한 유리 섬유를 들 수 있다. 또한, 섬유체는 1종류의 고강도 섬유로 형성되어도 좋다. 또한, 복수의 상기 고강도 섬유로 형성되어도 좋다. 섬유체를 함유하는 수지를 사용함으로써 고온 고습의 환경에 대하여 신뢰성을 향상시킬 수 있다.
또한, 제 2 시트재(1921)로서 종이를 사용할 수 있다. 또한, 1장의 종이에 소자 형성층(1919)을 내장시킬 수도 있다. 소자 형성층(1919)을 종이에 내장시키는 방법은 다층으로 초지(抄紙)하는 방법이 바람직하다.
또한, 제 1 시트재(1920), 제 2 시트재(1921)로서, 정전기 등을 방지하는 대전 방지 대책을 하는 필름(이하, 대전 방지 필름이라고 기재함)을 사용할 수도 있다. 대전 방지 필름으로서는, 대전 방지할 수 있는 재료를 수지 중에 분산시킨 필름, 및 대전 방지할 수 있는 재료가 점착된 필름 등을 들 수 있다. 대전 방지할 수 있는 재료가 형성된 필름은, 한쪽의 면에 대전 방지할 수 있는 재료를 형성한 필름이라도 좋고, 양쪽의 면에 대전 방지할 수 있는 재료를 형성한 필름이라도 좋다. 또한, 한쪽의 면에 대전 방지할 수 있는 재료가 형성된 필름은, 대전 방지할 수 있는 재료가 형성된 면이 필름의 내측이 되도록 소자 형성층(1919)에 접착하여도 좋고, 필름의 외측이 되도록 접착하여도 좋다. 또한, 대전 방지할 수 있는 재료는 필름의 전면, 혹은 일부분에 형성되면 좋다. 여기서의 대전방지 가능한 재료로서는, 금속, 인듐과 주석의 산화물(ITO), 양성 계면활성제나 양 이온성 계면 활성제나 비 이온성 계면 활성제 등의 계면 활성제를 사용할 수 있다. 또한, 그 외에도, 대전 방지 재료로서, 측쇄에 카르복실기 및 4급 암모늄 염기를 갖는 가교성 공중합체 고분자를 포함하는 수지 재료 등을 사용할 수 있다. 이들의 재료를 필름에 접착하거나, 이겨서 넣거나, 도포함으로써, 대전방지 필름으로 할 수 있다. 대전 방지 필름으로 밀봉함으로써, 상품으로서 취급할 때, 외부로부터의 정전기 등으로 인하여 반도체 소자에 악영향이 미치는 것을 억제할 수 있다.
다음에, 필요하면, 개개의 반도체 장치로 분단한다.
또한, 본 실시예에서는 소자 형성층(1919)을 기판(1901)으로부터 박리하여 이용하는 예를 제시하지만, 박리층(1903)을 형성하지 않고 기판(1901) 위에 상술한 소자 형성층(1919)을 제작하고, 반도체 장치로서 이용하여도 좋다. 또한, 기판(1901)으로서, SOI(Silicon on Insulator) 기판을 사용하는 경우는 반도체막으로서 단결정 반도체막을 사용하면 좋고, 반도체막의 결정화의 공정분의 단축을 도모할 수 있다.
상술한 바와 같이, 본 실시예의 제작 방법을 사용함으로써, 소형이고 물리적 형상에 대한 유연성을 갖고, 또 신뢰성이 더 높은 반도체 장치를 제공할 수 있다.
특히, 고밀도 플라즈마 장치를 사용하여 절연막의 막 두께를 균일하게 10nm로 할 수 있으므로, 비교적 좁은 평면적으로 용량을 확보할 수 있어, 유지 용량부의 합계 용량 값의 편차도 저감할 수 있다. 또한, 회로에 사용되는 박막 트랜지스터의 게이트 절연막의 막 두께를 균일하게 10nm로 할 수 있으므로, I-V 특성 곡선의 상승 부분에 있어서의 경사가 급준하게 되고, 박막 트랜지스터의 임계값을 저감할 수 있다. 박막 트랜지스터의 임계값을 저감함으로써, 저전압으로의 동작이 가능한 회로를 실현할 수 있고, 혹은 고속 동작시킬 수 있다. 무선 칩에 있어서는 저전압으로 동작 가능한 회로로 함으로써, 통신 거리의 연장을 도모할 수 있다. 본 실시예의 무선 칩에 있어서 무선 신호로부터 정전압 회로로 출력되는 전압은 2V 미만이다.
[실시예 2]
본 실시예에서는 액정 소자를 사용한 반도체 장치의 예를 도 11a 및 도 11b를 사용하여 설명한다.
투광성을 갖는 기판(900) 위에 화소부(936)와 구동 회로(934)에 각각 박막 트랜지스터를 형성한다. 또한, 화소부(936)에는 유지 용량(976)을 형성한다.
화소부(936)에 있어서는 5V 내지 10V의 구동 전압이 사용되기 때문에, 화소부(936)에 배치되는 박막 트랜지스터(975)에는 5V 내지 10V의 구동 전압으로 동작하기 적합한 구조로 하는 것이 바람직하다. 화소부(936)에 사용하는 박막 트랜지스터(975)는 적어도 실시예 1의 무선 칩에 탑재하는 박막 트랜지스터보다 게이트 절연막을 두껍게 한다. 또한, 액정 소자에는 번인(Burn-in)의 방지를 위하여, 화소 전극에는 음의 전압과 양의 전압이 교차로 인가된다. 또한, 1화소당의 유지 용량(976)은 약 0.2pF 내지 수pF로 한다.
투광성을 갖는 기판(900) 위에 배리어막이 되는 하지 절연막(901)을 형성한 후, 비정질 반도체막을 형성하고, 공지의 결정화 기술에 의하여 결정질 반도체막을 형성한다. 다음에, 결정질 반도체막을 선택적으로 에칭하여 섬 형상의 반도체층을 복수 형성하고, 그 위에 절연막(903)을 형성한다. 본 실시예에서는 고밀도 플라즈마 장치를 사용하여, 절연막(903)의 막 두께를 균일하게 30nm로 할 수 있다. 절연막(903)을 30nm으로 얇게 하여도 5V 내지 10V의 구동 전압으로 동작하기 적합한 구조로 할 수 있다. 또한, 장기 신뢰성도 높은 박막 트랜지스터를 제공할 수 있다. 또한, 절연막(903)의 막 두께를 얇게 함으로써, 1화소당의 유지 용량을 적은 전극 면적에서 확보할 수 있으므로, 화소부의 개구율의 향상에 기여할 수 있다.
본 실시예에서는 절연막(903)의 막 두께를 30nm로 하는 예를 설명했지만, 특히 이 막 두께에 한정되지 않고, 30nm보다 두껍고 100nm 미만의 막 두께라도 장기 신뢰성도 높은 박막 트랜지스터를 제공할 수 있다.
그리고, 도전막을 형성한 후, 선택적으로 에칭하여 게이트 전극(930), 및 용량 배선(931)을 형성한다. 다음에, 섬 형상 반도체층에 n형 혹은 p형을 부여하는 불순물 원소를 적절히 첨가하여 불순물 영역을 형성한다. 본 실시예에서는 2층의 도전막을 선택적으로 에칭한 후, 인을 첨가하여 저농도 불순물 영역을 형성하고, 또한 도전막의 일부분을 에칭하여 도 11b에 도시하는 전극 형상을 얻은 후, 화소부의 박막 트랜지스터(975)의 일부분과 박막 트랜지스터(973)를 덮는 레지스트 마스크를 마스크로 하여 인을 첨가하여 고농도 불순물 영역을 형성한다. 그리고, 박막 트랜지스터(974, 975) 및 유지 용량(976)이 형성되는 영역을 덮는 레지스트 마스크를 형성하고, 붕소를 첨가하여 p채널형 박막 트랜지스터(973)의 소스 영역 혹은 드레인 영역을 형성한다. 본 실시예에서는 유지 용량(976)은 절연막(903)을 유전체로 하고, 인이 첨가된 고농도 불순물 영역을 갖는 섬 형상 반도체층 및 용량 배선(931)을 한 쌍의 전극으로 하는 용량이다.
다음에, 게이트 전극(930), 및 용량 배선(931)을 층간 절연막으로 덮는다. 다음에, 섬 형상 반도체층에 도달되는 콘택트 홀을 형성한 후, 섬 형상 반도체층과 전기적으로 접속하는 소스 배선(960)이나 전극 등을 층간 절연막 위에 형성한다.
다음에, 층간 절연막 위에 평탄화막을 형성하고, 박막 트랜지스터(975)의 소스 전극 혹은 드레인 전극에 도달되는 콘택트 홀을 형성한 후, 박막 트랜지스터(975)의 소스 전극 혹은 드레인 전극과 전기적으로 접속되는 화소 전극(961)을 형성한다.
다음에, 스크린 인쇄법이나 잉크젯법에 의하여 화소부에 화소 전극(961)을 덮는 배향막(981)을 형성한다.
상술한 공정으로, 화소부에 박막 트랜지스터를 갖는 기판을 제작한다. 다음에, 대향 전극(984)을 갖는 대향 기판(995)과 기판(900)을 밀봉재(992)를 사용하여 접합한다. 또한, 접합하기 전에, 대향 기판(995)에도 컬러필터(985) 및 대향 전극(984)을 덮는 배향막(983)을 형성한다. 액정 적하법을 사용하는 경우에는 폐쇄 루프의 밀봉재(992)에 둘러싸인 영역에 액정을 적하하고, 감압하에서 한 쌍의 기판을 접합한다. 상술한 바와 같이, 한 쌍의 기판과 밀봉재로 둘러싸인 영역에 액정층(982)을 충전한다.
다음에, 기판(900)에 편광판(993) 등의 광학 필름을 형성하고, 대향 기판(995)에도 편광판(991)등의 광학 필름을 형성하다.
상술한 공정에 의하여, 액정 패널을 제작한다.
[실시예 3]
본 실시예에서는 유기 발광 소자를 사용한 반도체 장치의 제작예를 도 12a 내지 도 13을 사용하여 설명한다.
여기서는 유기 기판을 사용한 SOI 기판을 제작하여, 유기 발광 소자를 형성한다. 우선, 반도체 웨이퍼(101) 위에 버퍼층(102)을 형성한다. 본 실시예에서는 반도체 웨이퍼(101)로서, 결정 방위가 (100)인 12인치의 단결정 실리콘 웨이퍼(직경 약 300mm)를 예로 사용한다.
원형상의 단결정 반도체 웨이퍼에는 실리콘이나 게르마늄 등의 반도체 웨이퍼, 갈륨비소나 인듐인 등의 화합물 반도체 웨이퍼 등이 있다. 물론, 단결정 반도체 기판은 원형 웨이퍼에 한정되지 않고 다양한 형상의 단결정 반도체 기판을 사용할 수 있다. 예를 들어, 직사각형, 오각형, 육각형 등의 다각형의 기판을 사용할 수 있다.
또한, 직사각형의 단결정 반도체 기판은 시중에 판매되는 원형상의 단결정 반도체 웨이퍼를 절단함으로써 형성할 수 있다. 기판의 절단에는, 다이서(dicer) 혹은 와이어 톱(saw) 등의 절단 장치, 레이저 절단, 플라즈마 절단, 전자 빔 절단, 그 외의 임의의 절단 수단을 사용할 수 있다. 또한, 기판으로서 박편(薄片)화하기 전의 반도체 기판 제작용의 잉곳을, 그 단면이 직사각형이 되도록 직방체형으로 가공하고, 이 직방체형의 잉곳을 박편화함으로써도, 직사각형상의 단결정 반도체 기판을 제작할 수 있다. 또한, 단결정 반도체 기판의 두께는 특히 한정되지 않지만, 단결정 반도체 기판을 재이용하는 것을 고려하면, 두꺼운 쪽이 1장의 원료 웨이퍼로부터 더 많은 단결정 반도체 층을 형성할 수 있으므로 바람직하다. 시장에 유통되는 단결정 실리콘 웨이퍼의 두께와 그 사이즈는 SEMI 규격에 준하고, 예를 들어, 직경 6인치의 웨이퍼는 막 두께 625μm, 직경 8인치의 웨이퍼는 막 두께 725μm, 직경 12인치의 웨이퍼는 막 두께 775μm로 정해져 있다. 또한, SEMI 규격의 웨이퍼의 두께는 공차 ±25μm를 포함한다. 물론, 원료가 되는 단결정 반도체 기판의 두께는 SEMI 규격에 한정되지 않고, 잉곳을 슬라이스할 때 그 두께를 적절하게 조절할 수 있다. 물론, 재이용된 단결정 반도체 기판을 사용하는 경우에는 그 두께는 SEMI 규격보다도 얇아진다.
버퍼층(102)은 1층 혹은 2층 이상의 막으로 형성할 수 있다. 버퍼층(102)으로서는 충분한 평탄성이 얻어진다면, PECVD법 혹은 스퍼터링법 등을 사용하여 얻어지는 산화실리콘막, 산화질화실리콘막, 질화산화실리콘막, 질화실리콘막, 산화게르마늄막, 질화게르마늄막, 산화질화게르마늄막, 질화산화게르마늄막 등의 실리콘 혹은 게르마늄을 조성에 포함하는 절연막을 사용할 수 있다. 또한, 버퍼층(102)으로서 프로세스 가스에 유기 실란 가스와 산소를 사용하여 PECVD법으로 형성되는 산화실리콘막을 사용하여도 좋다. 또한, 열 산화에 의하여 얻어지는 열 산화막을 사용할 수도 있다. 다만, 열 산화에 의하여 얻어지는 열 산화막은 웨이퍼의 표면 및 이면 및 단면을 포함하는 표면에 형성된다.
또한, 버퍼층(102)으로서, 산화알루미늄, 산화탄탈, 산화하프늄 등의 금속의 산화물로 이루어지는 절연막, 질화알루미늄 등의 금속의 질화물로 이루어지는 절연막, 산화질화알루미늄막 등의 금속의 산화질화물로 이루어지는 절연막, 질화산화알루미늄막 등의 금속의 질화산화물로 이루어지는 절연막을 사용할 수도 있다.
또, 본 명세서에 있어서, 산화질화물이란 그 조성으로서, 질소 원자보다 산소 원자의 수가 많은 물질로 하고, 또한, 질화산화물이란 그 조성으로서, 산소 원자보다 질소 원자의 수가 많은 물질로 한다. 또한 산화질화실리콘막이란 그 조성으로서, 질소보다도 산소의 함유량이 많고, 러더포드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내지 15at.%, Si가 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 함유되는 것을 가리킨다. 또한, 질화산화실리콘막이란 그 조성으로서, 산소보다 질소의 함유량이 많은 것이고, RBS 및 HFS를 사용하여 측정한 경우에, 농도범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, Si가 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 함유되는 것을 가리킨다. 다만, 산화질화실리콘 혹은 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 한 경우, 질소, 산소, Si 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다
본 실시예에서는, 버퍼층(102)으로서 PECVD법에 의하여 얻어지는 산화실리콘막(막 두께 100nm)과, 그 위에 질화실리콘막(막 두께 50nm)을 적층한 2층 구조를 사용한다. 또한, 반도체 웨이퍼(101) 위에 접하여 질화실리콘막을 형성하는 것은 이후 형성되는 트랜지스터의 특성상 바람직하지 않기 때문에, 그 사이에 산화실리콘막을 형성한다. 또한, 질화실리콘막 대신에 질화산화실리콘막을 사용하여도 좋다.
또한, 버퍼층(102)의 적어도 1층으로서 질화실리콘막, 질화산화실리콘막 등의 질화산화물을 사용하는 경우, 버퍼층(102)의 막 응력에 의하여 생기는 Si의 격자 변형을 이용하여 버퍼층(102) 위에 높은 전자 이동도를 갖는 트랜지스터를 제작할 수 있다.
여기까지의 단계를 도시하는 공정 단면도가 도 12a에 상당한다.
다음에, 이온 도핑 장치를 사용하여 버퍼층(102)을 통하여 반도체 웨이퍼(101) 중에 H3 + 이온을 조사한다. 이 도핑 조건은 전원 출력 100W, 가속 전압 35kV, 도즈량 2.2×1016ions/cm2로 한다. 이온 도핑 장치는 이온의 첨가 분포를 균일화하기 위하여 반도체 웨이퍼(101)를 회전시킨다. 이 H3 +이온의 조사에 의하여 수소를 많이 함유하는 분리층(103)이 형성된다. 또한, 분리층(103)와 버퍼층(102) 사이에는 단결정 반도체층(104)이 형성된다. 여기까지의 공정을 도시하는 공정 단면도가 도 12b에 상당한다. 이 단결정 반도체층(104)의 막 두께는 분리층(103)의 깊이 방향의 위치에 따라 결정된다. 따라서, 단결정 반도체층(104)의 막 두께는 H3 + 이온의 도핑 조건(가속 전압 등)에 의존한다. 조사되는 수소 이온 종의 전체에 있어서의 H3 + 이온의 비율을 높이면 효율을 높일 수 있고 조사 시간을 단축할 수 있다.
다음에, 버퍼층(102)이 형성된 반도체 웨이퍼(101)를 순수 중에서 초음파 세정한다.
다음에, 버퍼층(102) 표면을 청정화시킨 후, 유리 기판(105)의 한쪽의 면과 버퍼층(102)의 표면을 밀착시켜, 적어도 1개소를 외부로부터 가볍게 누르면, 국소적으로 접합면들의 거리가 축소됨으로써, 반데르발스 힘(Van der Waal's force)이 강해지고 또한 수소 결합도 기여하여 서로 잡아 당김으로써, 반도체 웨이퍼(101)와 유리 기판(105)이 접착한다. 또한, 인접한 영역에서도 대향하는 기판 사이의 거리가 축소되기 때문에, 반데르발스 힘이 강하게 작용하는 영역이나 수소 결합이 관여하는 영역이 넓어짐으로써, 본딩이 진행하여 접합면 전역(全域)에 접합이 넓어진다. 또한, 접합을 형성하는 유리 기판(105)의 한쪽의 면은 충분히 청정화한다.
또한, 반도체 웨이퍼(101)의 버퍼층이 형성되는 면과 유리 기판(105)의 한쪽의 면을 밀접시키기 전에 오존을 함유하는 순수로 세정하여도 좋다.
또한, 반도체 웨이퍼(101)의 버퍼층이 형성되는 면과 유리 기판(105)의 한쪽의 면을 밀접시키기 전에 반도체 웨이퍼(101) 위에 버퍼층 중의 하나의 층이 되는 절연막을 더 형성하여도 좋다. 또한, 반도체 웨이퍼(101)의 버퍼층이 형성되는 면과 유리 기판(105)의 한쪽 면을 밀접시키기 전에 유리 기판(105) 위에 버퍼층 중의 하나의 층이 되는 절연막을 더 형성하여도 좋다.
반도체 웨이퍼(101)와 유리 기판(105)을 버퍼층(102)을 통하여 접합한 후는, 가열 처리 혹은 가압 처리를 행하는 것이 바람직하다. 가열 처리 혹은 가압 처리를 행함으로써 접합 강도를 향상시킬 수 있게 된다. 여기서의 가열 온도는 분리층(103)에 첨가한 원소 혹은 분자가 석출되지 않는 온도로 하고, 그 가열 온도는 350℃ 이하인 것이 바람직하다. 즉, 이 가열 온도는 분리층(103)으로부터 가스가 빠지지 않는 온도이다. 가압 처리를 행하는 경우, 접합면에 수직한 방향으로 압력이 가해지도록 행하고, 반도체 웨이퍼(101) 및 유리 기판(105)의 내압성을 고려하여 행한다.
여기까지의 단계를 도시하는 공정 단면도가 도 12c에 상당한다.
다음에, 400℃ 내지 600℃의 가열 처리를 행함으로써 분리층(103)에 형성된 미소한 공동의 체적 변화가 일어나, 분리층(103)을 따라 벽개(劈開)된다. 여기서의 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항 가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치에는 GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 이 가열 처리에서 단결정 반도체층(104)이 접합된 유리 기판(105)의 온도를 550℃ 이상 650℃ 이하의 범위로 상승시키는 것이 바람직하다.
본 실시예에서는 저항 가열을 갖는 종형로(縱型爐)를 사용한 가열 처리를 행한다. 반도체 웨이퍼(101)가 접합된 유리 기판(105)을 종형로의 보트(boat)에 재치(載置)한다. 보트를 종형로의 챔버에 반입한다. 반도체 웨이퍼(101)의 산화를 억제하기 위하여, 우선 챔버 내를 배기하여 진공 상태로 한다. 진공도는 5×10-3Pa 정도로 한다. 진공 상태로 한 후, 질소를 챔버 내에 공급하여, 챔버 내를 대기압의 질소 분위기로 한다. 그 동안, 가열 온도를 200℃로 상승시킨다.
챔버 내를 대기압의 질소 분위기로 한 후, 온도 200℃에서 2시간 가열한다. 그 후, 1시간 걸려서 400℃로 온도 상승시킨다. 가열 온도 400℃의 상태가 안정되면, 1시간 걸려서 온도를 600℃로 상승시킨다. 가열 온도 600℃의 상태가 안정되면, 600℃에서 2시간 가열 처리한다. 그 후, 1시간 걸려서, 가열 온도 400℃까지 내리고, 10분 내지 30분 후에 챔버 내로부터 보트를 반출한다. 대기 분위기하에서, 보트 위에 배치된 반도체 웨이퍼(101), 및 반도체 웨이퍼(101)이 접합된 유리 기판(105)을 냉각한다.
상기 저항 가열로를 사용한 가열 처리는 반도체 웨이퍼(101)와 유리 기판(105)의 결합력을 강화하기 위한 가열 처리와, 분리층(103)의 층 내 혹은 계면에 분리를 생기게 하는 가열 처리가 연속하여 행해진다. 이 2개의 가열 처리를 상이한 장치에서 행하는 경우는, 예를 들어, 저항 가열로에 있어서, 처리 온도 200℃, 처리 시간 2시간의 가열 처리를 행한 후, 접합된 유리 기판(105)과 반도체 웨이퍼(101)를 노로부터 반출한다. 다음에, RTA 장치에서 처리 온도 600℃ 이상 유리 기판(105)의 변형점 이하, 처리 시간 1분 이상 30분 이하의 가열 처리를 행함으로써 반도체 웨이퍼(101)를 분리층(103)에서 분리시킨다.
700℃ 이하의 저온 처리에서 반도체 웨이퍼(101)와 유리 기판(105)을 강고하게 접합시키기 위하여는 버퍼층(102) 표면, 및 유리 기판(105) 표면에 OH기, 물 분자(H2O)가 존재하는 것이 바람직하다. 이것은 OH기나 물 분자가 공유 결합(산소 분자와 수소 분자의 공유 결합)이나 수소 결합을 형성함으로써, 버퍼층(102)과 유리 기판(105)의 접합이 개시되기 때문이다.
상술한 공정을 거침으로써, 도 12d에 도시하는 SOI 기판을 얻을 수 있다. 도 12d에 도시하는 SOI 기판은 유리 기판(105) 위에 버퍼층(102)을 갖고, 그 버퍼층(102) 위에 단결정 반도체층(104)을 갖는 구조이다. 단결정 반도체층(104)의 두께를 100nm 혹은 그 이하로 할 수 있다. 단결정 반도체층(104)의 두께를 100nm 혹은 그 이하로 하면, 트랜지스터의 채널 형성 영역의 공핍층의 최대 깊이보다 얇게 되고, 현저한 트랜지스터의 전기 특성을 초래한다. 트랜지스터의 충분한 공핍층화에 의하여 거의 이상적인 S값, 임계값 전압 등을 얻을 수 있다. 또한, CMOS 구조를 제작한 경우, 빠른 스위칭 속도를 얻을 수 있다.
다음에, 단결정 반도체층(104)의 평탄성을 향상시키는 처리 혹은 결정성을 회복시키는 처리를 행한다. 평탄성을 향상시키는 처리로서, 화학 기계 연마(Chemical Mechanical Polishing, 약칭: CMP) 혹은 레이저 광의 조사를 행한다. 또한, 레이저 빔을 조사하는 경우에는, 조사하기 전에 단결정 반도체층(104)의 표면에 에칭 처리를 행하는 것이 바람직하다.
다음에, 단결정 반도체층(104)을 선택적으로 에칭하여 섬 형상의 반도체층(106)을 형성하여, 섬 형상의 반도체층(106)을 덮는 게이트 절연막(107)을 형성한다. 여기까지의 단면도를 도 12e에 도시한다. 게이트 절연막은 실시예 1 혹은 실시예 2와 마찬가지로 고밀도 플라즈마 장치를 사용하여 형성한다. 고밀도 플라즈마 장치를 사용하여 막 두께 10nm의 절연막을 형성한 후, 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 고밀도 플라즈마를 사용한 처리에 의하여, 결정립계에 있어서 지나치게 산화 반응시키지 않고, 균일성이 좋고 계면 준위 밀도가 낮은 절연막이 형성된다.
본 실시예에서는, 게이트 절연막(107)의 막 두께를 10nm로 하는 예를 설명하지만, 특히, 이 막 두께에 한정되지 않고, 10nm보다 두껍게 100nm 미만의 막 두께라도 균일성이 좋고 계면 준위 밀도가 낮은 절연막이 얻어진다.
다음에, 게이트 절연막(107) 위에 섬 형상의 반도체층(106)과 겹치는 게이트 전극을 형성한다. 그리고, 이 게이트 전극을 갖는 박막 트랜지스터를 형성한다. 다음에, 박막 트랜지스터와 전기적으로 접속되는 발광 소자(1605)를 형성하고, 밀봉을 행함으로써, 도 13에 도시하는 발광 표시 장치를 제작할 수 있다.
도 13의 발광 표시 장치는 도 13 중에 도시되는 화살표의 방향으로 상면 사출하는 구조이다. 도 13에 도시하는 반도체 장치는 유리 기판(105), 버퍼층(102), 박막 트랜지스터(1655), 박막 트랜지스터(1665), 박막 트랜지스터(1675), 박막 트랜지스터(1685), 배선층(1624), 제 1 전극층(1617), 발광층(1619), 제 2 전극층(1620), 투명 도전막(1621), 충전재(1622), 밀봉재(1632), 게이트 절연층(107), 절연층(1611), 절연층(1612), 절연층(1614), 밀봉 기판(1625), 배선층(1633), 단자 전극층(1681), 이방성 도전층(1682), FPC(1683)로 구성된다.
도 13에 있어서 반도체 장치는 외부 단자 접속 영역(282), 밀봉 영역(283), 구동 회로 영역(284), 화소 영역(286)을 가진다. 제 1 전극층(1617) 아래에, 반사성을 갖는 금속층인 배선층(1624)을 형성한다. 배선층(1624) 위에 투명 도전막인 제 1 전극층(1617)을 형성한다. 배선층(1624)으로서는 반사성을 가지면 좋기 때문에, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용하면 좋다. 가시광의 영역에서 반사성이 높은 물질을 사용하는 것이 바람직하다. 또한, 제 1 전극층(1617)에도 도전막을 사용하여도 좋고, 그 경우, 반사성을 갖는 배선층(1624)은 형성하지 않아도 좋다.
제 1 전극층(1617) 및 제 2 전극층(1620)에, 구체적으로는 투광성을 갖는 도전성 재료로 이루어지는 투명 도전막을 사용하면 좋고, 산화텅스텐을 함유하는 인듐산화물, 산화텅스텐을 함유하는 인듐아연산화물, 산화티탄을 함유하는 인듐산화물, 산화티타늄을 함유하는 인듐주석산화물 등을 사용할 수 있다. 물론, 인듐주석산화물(ITO), 인듐아연산화물(IZO), 산화실리콘을 첨가한 인듐주석산화물(ITSO) 등도 사용할 수 있다.
또한, 투광성을 갖지 않는 금속막과 같은 재료라도 막 두께를 얇게(바람직하게는 5nm 내지 30nm 정도의 두께) 하여 빛을 투과 가능한 상태로 함으로써, 제 1 전극층(1617), 제 2 전극층(1620)으로부터 빛을 방사하는 것이 가능해진다. 또한, 제 1 전극층(1617), 제 2 전극층(1620)에 사용할 수 있는 금속 박막으로서, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 및 이들의 합금으로 이루어지는 도전막 등을 사용할 수 있다.
밀봉 기판에 컬러 필터(착색층)를 형성하여도 좋다. 컬러 필터(착색층)는 증착법이나 액적 토출법에 의하여 형성할 수 있고, 컬러 필터(착색층)를 사용하면, 고세밀의 표시를 할 수도 있다. 컬러 필터(착색층)에 의하여, 각 RGB의 발광 스펙트럼에 있어서 편평한 피크가 날카로운 피크가 되도록 보정할 수 있기 때문이다
단색의 발광을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층을 조합함으로써 풀 컬러 표시를 할 수 있다. 컬러 필터(착색층)나 색 변환층은, 예를 들어, 밀봉 기판에 형성하고, 유리 기판(105)에 접합하면 좋다.
물론, 단색 발광의 표시를 하여도 좋다. 예를 들어, 단색 발광을 사용하여 에어리어 컬러 타입의 반도체 장치를 형성하여도 좋다. 에어리어 컬러 타입은 패시브 매트릭스형의 표시부가 적합하고, 주로 문자나 기호를 표시할 수 있다.
단결정 반도체층을 사용함으로써, 화소 영역과 구동 회로 영역을 동일 기판 위에 일체 형성할 수 있다. 그 경우, 화소 영역의 트랜지스터와, 구동 회로 영역의 트랜지스터는 동시에 형성된다.
또한, 고밀도 플라즈마 장치를 사용한 게이트 절연막을 사용함으로써, 게이트 절연막의 박막화를 실현할 수 있고, 또 박막 트랜지스터에 단결정 반도체층을 사용하기 때문에, 저소비 전력으로 구동이 가능한 발광 표시 장치를 제공할 수 있다.
본 실시예는 실시형태, 실시예 1, 실시예 2와 자유로이 조합할 수 있다.
[실시예 4]
본 실시예에서는 박막 트랜지스터와 포토다이오드를 사용한 광전 변환 장치의 예를 도 14를 사용하여 설명한다.
본 실시예에서 제시하는 광전 변환 장치에서는 박막 트랜지스터로 구성되는 증폭 회로와 포토다이오드를 동일 기판 위에 일체 형성한다.
유리 기란(401) 위에 박막 트랜지스터(402)를 형성한다. 또한, 박막 트랜지스터의 게이트 절연막(403)은 실시예 1 혹은 실시예 2와 마찬가지로 고밀도 플라즈마 장치를 사용하여 형성한다. 고밀도 플라즈마 장치를 사용하여 막 두께 20nm의 절연막을 형성한 후, 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 고밀도 플라즈마를 사용한 처리에 의하여 결정립계에 있어서 지나치게 산화 반응시키지 않고, 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막(403)이 형성된다.
본 실시예에서는 게이트 절연막(403)의 막 두께를 20nm로 하는 예를 설명하지만, 특히, 이 막 두께에 한정되지 않고, 20nm보다 두껍게 100nm 미만의 막 두께라도 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막(403)이 형성된다.
다음에, 박막 트랜지스터(402)에 접속되는 전극을 형성한다. 전극은 도전성 재료라면 좋지만, 후에 형성되는 광전 변환층(대표적으로는, 아모포스 실리콘)과 반응하여 합금이 되기 어려운 도전성의 금속막을 사용하는 것이 바람직하다. 다음에, 전극의 단부가 테이퍼 형상이 되도록 에칭하여 전극(404)을 형성한다. 이 때, 테이퍼 각도는 80도 이하, 바람직하게는 45도 이하가 되도록 형성한다. 이로써, 후에 형성되는 광전 변환층의 커버리지가 양호하게 되고, 신뢰성이 향상된다. 또한, 전극(404)의 단부와 겹치는 절연물(412)을 형성한다.
다음에, p형 반도체막을 형성한다. 본 실시예에서는 p형 반도체막으로서, 예를 들어, p형 비정질 반도체막을 형성한다. p형 비정질 반도체막으로서 주기율표 제 13족의 불순물 원소, 예를 들어, 붕소(B)를 함유한 비정질 실리콘막을 플라즈마 CVD법으로 형성한다.
p형 반도체막을 형성한 후, 또 도전형을 부여하는 불순물을 포함하지 않는 반도체막인 i형 반도체막(진성 반도체막이라고도 함) 및 n형 반도체막을 순차로 형성한다. 본 실시예에서는 p형 반도체막을 10nm 내지 50nm, i형 반도체막을 200nm 내지 1000nm, n형 반도체막을 20nm 내지 200nm의 막 두께로 형성한다.
i형 반도체막으로서는 예를 들어, 플라즈마 CVD법으로 비정질 실리콘막을 형성하면 좋다. 또한, n형 반도체막으로서는 제 15족의 불순물 원소, 예를 들어, 인(P)을 함유하는 비정질 실리콘막을 형성하여도 좋고, 비정질 실리콘막을 형성한 후, 제 15족의 불순물 원소를 도입하여도 좋다.
또한, p형 반도체막, i형 반도체막, n형 반도체막은 반대의 순서로 적층되어도 좋고, 즉, n형 반도체막, i형 반도체막, p형 반도체막의 순서로 적층되어도 좋다.
다음에, 절연막(408), 전극(409)을 스크린 인쇄법으로 형성한다. 혹은, 잉크젯법으로 형성되어도 좋고, 전면에 형성하고 포토리소그래피로 원하는 형상으로 제작하여도 좋다. 본 실시예에서는 절연막(408)은 에폭시 수지, 전극(409)은 니켈(Ni)을 사용한다. 또한, 니켈(Ni)을 스크린 인쇄법으로 형성하는 경우는 니켈(Ni)을 함유하는 도전 페이스트를 사용한다.
다음에, 절연막(408)과 전극(409)을 마스크로 하여, p형 반도체막, i형 반도체막, n형 반도체막을 에칭하여, p형 반도체층(405), i형 반도체층(406), n형 반도체층(407)을 형성한다. 이 에칭시의 오버 에칭에 의하여 전극(404)의 막도 에칭될 경우가 있고, 도전성의 저하 등의 문제가 일어나기 때문에, 전극(404)과, p형 반도체막, i형 반도체막, n형 반도체막의 에칭 선택 비율은 크게 하는 것이 바람직하다.
다음에, 절연막(410), 전극(411)을 스크린 인쇄법으로 형성한다. 본 실시예에서는 절연막(410)은 에폭시 수지를 사용하여 전극(411)은 땜납과의 습윤성 향상과 실장시의 강도 향상을 위하여 니켈(Ni)과 구리(Cu)의 적층 구조로 한다.
빛이 유리 기판(401) 측으로부터 입사되는 경우, 박막 트랜지스터(402)를 구성하는 복수의 굴절률이 상이한 절연막의 막 두께를 조정함으로써, 빛을 간섭시켜 광전 변환층으로 입사하는 빛의 파장 분포를 제어할 수 있다. 인간의 시감도(視感度)에 가능한 한 근사하도록 조정하면, 정밀도가 좋은 가시광 센서로서 사용할 수 있다.
이 광전 변환 장치는 포토다이오드의 출력을 증폭시키는 증폭 회로를 구비한다. 증폭 회로로서는 다양한 회로 구성을 적용할 수 있지만, 본 실시예에서는 복수의 박막 트랜지스터로 커런트 미러 회로를 구성한다. 포토다이오드는 pn접합, pin접합 혹은 그것과 동등한 기능을 구비한 것이면 좋다. 포토다이오드의 양극(p층 측)은 박막 트랜지스터의 드레인 단자와 접속하고, 음극(n층 측)은 출력 단자와 접속된다.
포토다이오드에 빛이 조사되면, 음극(n층 측)으로부터 양극(p층 측)으로 광전류가 흐른다. 이로써, 증폭 회로의 박막 트랜지스터에 전류가 흐르고, 그 전류를 흘리는데 필요한 전압이 게이트에 발생된다.
또한, 고밀도 플라즈마 장치를 사용한 게이트 절연막을 사용함으로써, 게이트 절연막의 박막화를 실현할 수 있다.
본 실시예는 실시형태, 실시예 1, 실시예 2와 자유로이 조합할 수 있다.
[실시예 5]
본 실시예에서는 용량 소자 및 트랜지스터에 추가하여, 메모리 소자를 동일 기판 위에 형성하고, 안테나 회로를 포함하는 반도체 장치를 제작하는 예를 도 15a 내지 도 15c를 사용하여 설명한다.
우선, 기판(501)의 일 표면에 절연막(502)을 사이에 두고, 섬 형상의 반도체막(503a, 503b, 603a, 603b)을 형성한다. 또한, 반도체막(503a)은 후에 형성되는 메모리 소자를 구성하고, 반도체막(503b)은 후에 형성되는 용량 소자를 구성하고, 반도체막(603a, 603b)은 후에 형성되는 박막 트랜지스터를 구성한다.
다음에, 반도체막(503a, 503b, 603a, 603b)을 덮도록 절연막(504)을 형성한다. 절연막(504)은 고밀도 플라즈마 장치를 사용하여 막 두께 10nm의 절연막을 형성한 후, 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 그 후, 상기 절연막(504)을 덮도록 도전막을 형성한다.
또한, 임계값 등을 제어하기 위하여, 반도체막(503a, 603a, 603b)에 미리 저농도의 불순물 원소를 도입하여도 좋다. 이 경우는, 반도체막(503a, 603a, 603b)에 있어서, 이후 채널 형성 영역으로 되는 영역에도 불순물 원소가 도입되게 된다. 불순물 원소로서는, n형을 부여하는 불순물 원소 혹은 p형을 부여하는 불순물 원소를 사용할 수 있다. n형을 나타내는 불순물 원소로서는, 인(P), 비소(As) 등을 사용할 수 있다. p형을 나타내는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기서는, 불순물 원소로서, 붕소(B)를 5×1015/cm3 내지 5×1017/cm3의 농도로 함유되도록 반도체막(503a, 603a, 603b)의 전면에 미리 도입한다.
다음에, 반도체막(603a, 603b) 위쪽에 형성된 도전막을 선택적으로 제거한 후, 절연막도 선택적으로 제거한다(도 15a 참조). 또한, 반도체막(503a, 503b) 위쪽에는 도전막(505) 및 절연막(504)을 잔존시킨다.
다음에, 잔존된 도전막(505) 위에 선택적으로 레지스트를 형성하고, 반도체막(603a, 603b)을 덮도록 레지스트를 형성한 후, 상기 레지스트를 마스크로 하여 잔존된 도전막(505)를 선택적으로 더 에칭하여, 반도체막(503a) 위에 도전막(505a), 반도체막(503b) 위에 도전막(505b)를 잔존시킨다. 이어서, 상기 레지스트를 마스크로 하여, 반도체막(503a, 503b)에 불순물 원소를 도입하여, 반도체막(503a, 503b)에 불순물 영역(507)을 형성한다.
도입하는 불순물 원소는, n형의 불순물 원소 혹은 p형의 불순물 원소를 사용한다. n형의 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. p형의 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다. 여기에서는, 반도체막(503a, 503b)에 인(P)을 도입하여, 불순물 영역(507)으로서 n형 불순물 영역을 형성하는 경우에 대하여 제시한다.
다음에, 레지스트를 제거한 후, 반도체막(603a, 603b), 도전막(505a, 505b)을 덮도록 절연막(508)을 형성한다. 절연막(508)은 고밀도 플라즈마 장치를 사용하여 막 두께 40nm의 절연막을 형성한 후, 고밀도 플라즈마 장치를 사용하여 플라즈마 처리를 행한다. 그 후, 상기 절연막(508) 위에 도전막을 형성한다.
다음에, 도전막 위에 선택적으로 레지스트(510)를 형성하고, 상기 레지스트(510)를 마스크로 하여 도전막을 선택적으로 에칭하여, 반도체막(503a, 603a, 603b) 위에 각각 도전막(509a, 609a, 609b)을 잔존시킨다. 반도체막(503b) 위에 형성된 도전막은 제거한다(도 15b 참조).
다음에, 레지스트(510)를 제거한 후, 반도체막(503a, 603b)을 덮도록 레지스트를 형성하고, 상기 레지스트, 도전막(609a)을 마스크로 하여, 반도체막(603a, 503b)에 불순물 원소를 도입한다. 반도체막(603a)에는, 도전막(609a)과 겹치지 않는 영역에 불순물 원소가 도입되어 불순물 영역(611)이 형성된다. 반도체막(503b)에는 도전막(505b)을 통하여 전면에 불순물 원소가 도입되고, 불순물 영역(512b)과 도전막(505b)과 겹치는 불순물 영역(512a)이 형성된다.
또한, 도입하는 불순물 원소는, n형의 불순물 원소 혹은 p형의 불순물 원소를 사용한다. 여기에서는, 반도체막(603a, 503b)에 고농도의 p형 불순물 원소의 붕소(B) 등의 원소(질량이 가벼운 원소)를 도입함으로써, p형의 불순물 원소가 첨가되는 불순물 영역(611, 512a, 512b)을 형성하는 경우에 대하여 제시한다. 절연막(508), 도전막(505), 절연막(504)을 통하여 반도체막(503b)에 불순물 원소의 도입을 행하는 경우, 붕소(B) 등의 원소(질량이 가벼운 원소)를 사용함으로써 절연막(504)에 가해지는 대미지를 저감할 수 있다.
다음에, 레지스트를 제거한 후, 반도체막(503b, 603a)을 덮도록 레지스트를 형성하고, 상기 레지스트, 도전막(509, 609b)을 마스크로 하여, 반도체막(503a, 603b)에 불순물 원소를 도입한다. 반도체막(503a)에는 도전막(509a)과 겹치지 않는 영역에 불순물 원소가 도입되고, 불순물 영역(511)이 형성된다. 반도체막(603b)에는 도전막(609b)과 겹치지 않는 영역에 불순물 원소가 도입되고, 불순물 영역(612)이 형성된다.
도입하는 불순물 원소는, n형의 불순물 원소 혹은 p형의 불순물 원소를 사용한다. 여기에서는, 반도체막(503a, 603b)에 고농도의 인(P)을 도입하여, n형의 불순물 원소(511, 612)를 형성하는 경우에 대하여 제시한다.
다음에, 도전막(509a, 609a, 609b), 절연막(508)을 덮도록 절연막(513)을 형성한 후, 반도체막(503a)의 불순물 영역(511), 반도체막(503b)의 불순물 영역(512b), 반도체막(603a)의 불순물 영역(611), 반도체막(603b)의 불순물 영역(612)에 전기적으로 접속된 도전막(514)을 각각 형성한다.
상술한 공정에 의하여, 메모리 소자(520), 용량 소자(521), 박막 트랜지스터(620, 621)를 갖는 반도체 장치를 얻을 수 있다.
다음에, 절연막(513), 도전막(514)을 덮도록 절연막(702)을 형성하고, 상기 절연막(702) 위에 안테나로서 기능하는 도전막(703)을 형성한다(도 15c 참조).
절연막(702)은 스퍼터링법, CVD법, SOG법, 액적 토출법 등에 의하여, 실리콘의 산화물이나 실리콘의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료 등으로 형성한다.
도전막(703)은 CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 사용하여, 도전성 재료에 의하여 형성한다. 도전성 재료는 알루미늄(Al), 티타늄(Ti), 은(Ag), 구리(Cu), 금(Au), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 탄탈(Ta), 몰리브덴(Mo) 중에서 선택된 원소, 혹은 이들의 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로, 단층 구조 혹은 적층 구조로 형성한다.
상술한 공정으로 무선 칩을 제작할 수 있다.
또한, 고밀도 플라즈마 장치를 사용한 절연막(504)을 사용함으로써, 용량 소자(521)의 용량의 증대를 도모할 수 있고, 메모리 소자(520)에의 데이터의 기록, 혹은 데이터 소거를 저전력으로 행할 수 있다. 또한, 고밀도 플라즈마 장치를 사용한 절연막(508)을 사용함으로써, 박막 트랜지스터(620 및 621)를 갖는 구동 회로의 고속 구동을 가능하게 할 수 있다.
본 실시예에서는 절연막(504)의 막 두께를 10nm로 하고, 절연막(508)의 막 두께를 40nm로 하는 예를 설명하지만, 특히 이들 막 두께에 한정되지 않고, 10nm보다 두껍고, 100nm 미만의 막 두께라면 좋다.
본 실시예는 실시형태와 자유로이 조합할 수 있다.
[실시예 6]
실시형태에 의해 집적회로를 갖는 칩(이하, 프로세서 칩, 무선 칩, 무선 프로세서, 무선 메모리, 무선 태그라고도 부름)으로서 기능하는 반도체 장치를 형성할 수 있다. 실시형태의 제작 방법에 의하여 얻어지는 반도체 장치의 용도는 광범위하고, 예를 들어, 지폐, 동전, 유가 증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변 용품, 탈 것류, 식품류, 의류, 보건 용품류, 생활 용품류, 약품류, 및 전자기기 등에 형성하여 사용할 수 있다.
예를 들어, 실시예 1이나 실시예 5에 따라 TFT를 갖는 집적 회로를 형성하여 무선 칩을 제작할 수 있다.
지폐, 동전이란, 시장에 유통되는 돈이고, 특정 지역에서 화폐와 같이 통용하는 것(금권), 기념 코인 등을 포함한다. 유가 증권이란 수표, 증권, 약속 어음 등을 가리키고, 무선 칩을 형성할 수 있다. 증서류란, 운전 면허증, 주민 등록증 등을 가리키고, 무선 칩(2101)을 형성할 수 있다(도 16a 참조).
신변 용품이란 가방, 안경 등을 가리키고, 무선 칩을 형성할 수 있다. 무기명 채권류란 우표, 쌀 쿠폰, 각종 상품권 등을 가리킨다. 포장용 용기류란 도시락 등의 포장지, 페트 병 등을 가리키고, 무선 칩을 형성할 수 있다. 서적류란, 책을 가리키고, 무선 칩을 형성할 수 있다. 기록 매체란, DVD 소프트웨어, 비디오 테이프 등을 가리키고, 무선 칩(2102)을 형성할 수 있다(도 16b 참조).
식품류란, 식료품, 음료 등을 가리킨다. 의류란, 옷, 신발 등을 가리킨다. 보건 용품류란, 의료 기구, 건강 기구 등을 가리킨다. 생활 용품류란, 가구, 조명 기구 등을 가리킨다. 약품류란, 의약 제품, 농약 등을 가리킨다. 전자기기란, 액정 표시장치, EL 표시장치, 텔레비전 장치(TV 수상기, 박형 텔레비전 수상기), 휴대 전화기 등을 가리킨다.
실시형태의 제작 방법에 의하여 얻어지는 반도체 장치는, 프린트 기판에의 실장, 표면에 부착, 혹은 매립 등에 의하여 물품에 고정된다. 예를 들어, 책의 경우, 종이에 반도체 장치를 매립하거나, 혹은 유기 수지로 이루어지는 패키지의 경우는, 상기 유기 수지에 반도체 장치를 매립하거나 하여, 각 물품에 고정된다. 실시형태의 제작 방법에 의하여 얻어지는 반도체 장치는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도, 그 물품 자체의 디자인성을 상실시키지 않는다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류 등에 실시형태의 제작 방법에 의하여 얻어지는 반도체 장치를 형성함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다.
또한, 실시형태의 제작 방법에 의하여 얻어지는 반도체 장치를 휴대 전화기에 사용하는 예를 도 16c에 도시한다. 도 16c에 있어서, 본체(2001)는 케이스(2112), 표시 패널(2113), 조작 키(2114), 음성 출력부(2115), 음성 입력부(2116), 광전 변환 장치(2117, 2118)를 포함한다. 예를 들어, 광전 변환 장치(2117, 2118)는 실시예 4에 따라 얻을 수 있다.
도 16c에 도시하는 휴대 전화기는 본체(2111)에 형성된 광전 변환 장치(2117)에 의하여 외부의 빛을 검지함으로써 표시 패널(2113) 및 조작 키(2114)의 휘도를 제어할 수 있다. 또한, 본체(2111) 내부에 광전 변환 장치(2118)를 형성한다. 광전 변환 장치(2118)에 의하여 표시 패널(2113)에 형성되는 백 라이트의 휘도를 검출할 수 있게 된다. 광전류를 증폭하여 전압 전력으로서 추출하는 회로를 구비한 광전 변환 장치가 휴대 전화기에 사용되므로, 회로 기판에 실장하는 부품의 개수를 삭감할 수 있고, 휴대 전화기 본체의 소형화를 도모할 수 있게 된다. 또한, 회로와 광전 변환 장치를 동일 기판 위에 형성할 수 있으므로, 노이즈를 저감할 수 있다.
또한, 표시 패널(2113)로서, 예를 들어, 액정 패널을 사용한 경우, 실시예 2에 따라 얻을 수도 있다.
또한, 표시 패널(2113)로서, 예를 들어, 발광 표시 패널을 사용한 경우, 실시예 3에 따라 얻을 수도 있다.
또한, 도 16d에 도시하는 휴대형 컴퓨터는 본체(2201), 표시부(2202) 등을 포함한다. 표시부(2202)에 실시예 2 혹은 실시예 3에 제시하는 표시 장치를 적용함으로써 소비 전력의 저감을 도모할 수 있다.
도 16e는 텔레비전 장치이다. 도 16e에 도시하는 바와 같이, 실시예 2 혹은 실시예 3에 제시하는 표시 장치를 케이스에 내장하여 텔레비전 장치를 완성시킬 수 있다. FPC까지 설치된 표시 패널을 표시 모듈이라고도 부른다. 표시 모듈로 주화면(2003)이 형성되고, 그 외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비된다. 상술한 바와 같이, 텔레비전 장치를 완성시킬 수 있다.
도 16e에 도시하는 바와 같이, 케이스(2001)에 표시 소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의하여 일반적인 TV 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 혹은 무선에 의한 통신 네트워크에 접속함으로써 한 방향(송신자로부터 수신자) 혹은 쌍방향(송신자와 수신자 사이, 혹은 수신자들 사이)의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은 하우징에 내장된 스위치 혹은 별체의 리모트 컨트롤 조작기(2006)로 행할 수 있고, 이 리모트 컨트롤 조작기에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 외에, 서브 화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 주화면(2003)을 실시예 2에 제시하는 액정 표시 패널로 형성하고, 서브 화면(2008)을 실시예 3에 제시한 저소비 전력으로 표시할 수 있는 발광 표시 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선하기 위하여, 주화면(2003)을 발광 표시 패널로 형성하고, 서브 화면(2008)을 발광 표시 패널로 형성하고, 서브 화면(2008)은 점멸이 가능한 구성으로 하여도 좋다.
물론, 실시형태의 제작 방법에 의하여 얻어지는 반도체 장치는 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 전철역이나 공항 등에서의 정보 표시반이나, 가두의 광고 표시반 등의 대면적 표시 매체로서도 다양한 용도에 적용할 수 있다.
대면적 기판의 유리 기판 위에 막 두께가 균일한 절연막을 제작할 수 있고, 반도체 장치 하나당의 제작 비용을 삭감할 수 있다.
1120: 공통실
1110,1115: 로드/언로드(L/UL)실
1111 ~ 1114: 반응실(1) 내지 반응실(4)
1121: 반송 수단
1122 ~ 1127: 게이트 밸브
1128, 1129: 카세트
1130: 기판

Claims (7)

  1. 기판과,
    상기 기판 위의 제1 절연막과,
    상기 제1 절연막 위의 제1 반도체층과,
    상기 제1 절연막 위의 제2 반도체층과,
    상기 제1 및 제2 반도체층을 덮는 제2 절연막과,
    상기 제2 절연막 위에 있고, 상기 제1 반도체층과 겹치는 금속 전극과,
    상기 제2 절연막 위에 있고, 상기 제2 반도체층과 겹치는 게이트 전극과,
    상기 금속 전극과 상기 게이트 전극을 덮는 층간 절연막과,
    상기 층간 절연막 위에 있고, 상기 제2 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 포함하는 반도체 장치로서,
    상기 제2 절연막은 상기 제1 절연막보다 치밀하고,
    상기 제2 절연막은 산화 실리콘과 질소를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 절연막의 질소 농도는, 1×1019/cm3이상 1×1021/cm3 미만인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기판은 유리 기판인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 반도체층 및 제2 반도체층 중 적어도 하나는 단결정 실리콘인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제2 절연막의 두께는, 10nm보다 두껍고, 100nm 미만인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제2 절연막은 평행 평판형의 PECVD 장치에 의하여 얻어지는 막보다 치밀한, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 용량을 포함하는, 반도체 장치.
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